高分解能の時間/デジタル変換器
【解決手段】時間/デジタル変換器(TDC)は、インバータの伝播遅延よりも優れた分解能を有し得る。一例では、非整数遅延素子回路は、TDC入力信号を受信し、そこから、第1信号の時間シフトした複製である第2信号を生成する。第1信号は、第1遅延線タイムスタンプ回路(DLTC)に供給され、第2信号は第2DLTCに供給される。第1DLTCは、TDCへの参照入力信号のエッジと第1信号のエッジとの間の時間を示す第1タイムスタンプを生成する。第2DLTCは、参照入力信号のエッジと第2信号のエッジとの間の時間を示す第2タイムスタンプを生成する。第1及び第2タイムスタンプは合成されて、共に高い分解能の全体のTDCタイムスタンプを構成する。これは、第1または第2タイムスタンプよりも優れた分解能を有する。
【発明の詳細な説明】
【技術分野】
【0001】
開示された実施形態は、時間/デジタル変換器(TDC:time-to-digital converter)に関する。
【背景技術】
【0002】
時間/デジタル変換器(TDC)は、デジタルの出力値(タイムスタンプと呼ばれることもある)を生成する回路である。このタイムスタンプは、第1信号のエッジと別の信号のエッジとの間で経過した時間を示す。TDCは、位相ロックループ(PLL:phase-locked loop)における使用を含む様々な用途がある。
【0003】
図1(従来技術)は、TDC PLL1のハイレベルの単純化された概念ブロック図である。TDC PLL1は、マルチビットのデジタル調整ワード(digital tuning word)のストリームを出力するループフィルタ2を含む。デジタル制御発振器(DCO:digitally controlled oscillator)3は、デジタル調整ワードを受信して、このデジタル調整ワードにより周波数が決定される対応する信号DCO_OUTを出力する。DCO_OUTは、例えば3〜4GHzの範囲の周波数を有し得る。アキュムレータ(accumulator)4は、DCO_OUTの周期毎にインクリメントし、このアキュムレータの値は参照クロック信号REFに同期してラッチ5にラッチされる。参照位相アキュムレータ6は、その入力リード(input lead)7上の値によってインクリメントする。参照位相アキュムレータ6は、クロック信号REFに同期してインクリメントする。アキュムレータ6で蓄積された値は、信号線8を介して減算器9に供給される。加算器10の出力は、信号線11を介して減算器9に供給される。減算器9は、位相検出器とも呼ばれ、信号線8上の値から信号線11上の値を減算して、その結果得られた差をデジタルワードとしてループフィルタ2に供給する。
【0004】
アキュムレータ6がインクリメントする入力リード7上の値は、信号線13上の整数の周波数制御部分と、信号線14上の小数点以下の部分(fractional portion)との和である。小数点以下の部分は、ΔΣ変調器15により時間と共に変化される。信号線11上の値は、ラッチ5により出力される整数部分と、信号線16上の小数点以下の部分との和である。時間/デジタル変換器17は、信号DCO_OUTのエッジと、参照クロック信号REFのエッジとの間の時間差を表すタイムスタンプを生成する。本例における信号REFは、固定されているがしかしDCO_OUTよりも十分に低い周波数を有する。TDC17から出力されるタイムスタンプは、信号線16上に小数点以下の部分を生成する正規化回路18によって正規化される。
【0005】
図2(従来技術)は、TDCの単純化された図である。TDC17は、インバータ19〜23の遅延線(delay line)と、対応付けられたフリップフロップ24〜28の組とを含む。信号DCO_OUTの波面(wave front)は、インバータの遅延線を下流に伝播し、そして参照クロック信号REFの立ち上がりエッジが生じた際に、遅延線における信号の状態が、フリップフロップ24〜28に平行してクロックされる。このフリップフロップは、“タイムスタンプ”とここでは呼ばれる複数ビットのデジタルワードを、信号線29上に出力する。
【0006】
図3(従来技術)は、TDC17の動作を例示する単純化された波形図である。あるlowパルスが遅延線内にキャプチャされ、遅延線内を伝播している。1及びゼロの並び30は、遅延線の種々のノード上の値を表す。DCO_OUTのlowパルスが、図3に例示した遅延線における位置に達すると、信号REFはlowからhighに遷移する。DCO_OUTのlowパルスの終わりのlow-to-highのエッジの時刻と、REFのlow-to-highの遷移の時刻との間の経過時間を、時間PDとする。DCO_OUT信号がlowを維持する時間の長さ(半周期の時間)を、時間HPERとする。もし遅延線のインバータが短い伝播時間を有していれば(インバータが“速い”)、遅延線のノード上の信号の状態は、並び30で示されるようになるだろう。PDは、7個のインバータの伝播遅延にほぼ等しく、HPERは8個のインバータの伝播遅延にほぼ等しい。ここで、PDの値は、DCO_OUTのlow-to-highのエッジと、REFのlow-to-highのエッジとの間の時間遅延を示す。時間の長さの単位は、インバータの伝播遅延である。TDC PLLは、この位相情報を用いて、TDC PLLをロック状態に維持する。
【0007】
しかしながら、遅延線のインバータがより大きな伝播遅延を有している場合(インバータが“遅い”)、遅延線のノードの信号の状態は、並び31で示されるようになるだろう。DCO_OUTのlow-to-highのエッジと、REFのlow-to-highのエッジとの間の期間を示す値PDは7ではなく、4である。同様に、HPERの値は8ではなく4である。TDCからの出力としてのタイムスタンプは、遅延線のインバータの伝播速度の変化に対する依存性がより小さいように正規化されることが望ましい。
【0008】
図4(従来技術)は、図1の正規化回路18の単純化された回路図である。正規化回路18は、TDC17から出力された、正規化されていないタイムスタンプの値PDを受信し、乗算器18を用いてこれを正規化し、そして正規化されたタイムスタンプの値PDNを信号線16上に出力する。正規化回路18は、TDC17から出力されたHPERの値を用いて正規化を実行する。4ビットの値のHPERは、信号線32上にアキュムレータ33に対して供給される。アキュムレータ33は、十分に遅い参照クロックCKRの立ち上がりエッジ毎に、HPERの値だけインクリメントする。従って、HPERの値が小さければ、アキュムレータ33がオーバーフローしてオーバーフロー信号を信号線34上に出力するには、より多くのインクリメントを必要とするだろう。しかしながら、HPERの値が大きければ、アキュムレータ33がオーバーフロー状態となるには、比較的少ないインクリメントを要するだろう。アキュムレータ33がインクリメントされた回数は、カウンタ35で記録される。オーバーフロー状態が生じると、信号線34上のオーバーフロー信号がhighに遷移し、カウンタ35からのカウンタ値をラッチ36に保持させる。従って、もしHPERが小さければ、キャプチャされるカウンタ値はより大きくなるだろう。他方でHPERが大きければ、キャプチャされるカウンタ値はより小さくなるだろう。カウンタ値AVE_PERは、信号線37によって乗算器38に供給される。もしHPERが小さければPDも同様に小さいが、乗算器38はこの小さいPDの値を大きなAVE_PERと乗算し、これにより正規化されたPDNを出力するだろう。同様に、もしHPERが大きければ同様にPDも大きいが、乗算器38はこの大きいPDの値をより小さいAVE_PERと乗算し、これにより正規化されたPDNを出力するだろう。
【0009】
図1〜4のTDC PLL1のようなPLLは、無線受信機及び無線送信機を含む多くのアプリケーションにおいて使用される。このTDC PLLの性能の改善が望まれている。
【発明の概要】
【0010】
新規な時間/デジタル変換器(TDC)によって出力された全体のタイムスタンプは、TDC内の遅延線における遅延素子の伝播遅延よりも優れた時間分解能を有し得る。一例では、非整数(fractional)遅延素子回路はTDC入力信号を受信し、そこから、第1信号の時間シフトされた複製である第2信号を生成する。TDC入力信号は、例えば完全デジタル位相ロックループ(ADPLL:all-digital phase-locked loop)におけるデジタル制御発振器(DCO)の出力信号であり得る。第1信号は、第1遅延線タイムスタンプ回路(DLTC:delay line timestamp circuit)の入力に供給され、第2信号は、第2DLTCの入力に供給される。第1DLTCは、TDCへの参照入力信号REFのエッジと第1信号のエッジとの間の時間を示す第1タイムスタンプを生成する。第2DLTCは、REFのエッジと第2信号のエッジとの間の時間を示す第2タイムスタンプを生成する。第1及び第2タイムスタンプは合成されて、共に高い分解能を有する全体のTDCタイムスタンプを構成する。これは、第1タイムスタンプまたは第2タイムスタンプよりも優れた分解能を有する。一アプリケーションでは、高分解能のTDCを用いることにより、PLL位相ノイズは低減される。
【0011】
一具体例では、各DLTCは、インバータの遅延線と、フリップフロップの対応付けられた組とを含む。フリップフロップは、参照信号REFのエッジのタイミングで、遅延線の種々のノードの状態をフリップフロップがキャプチャするように、信号REFによりクロックされる。第2信号は、第1信号に対して、インバータの伝播遅延の1/2だけ時間シフトされる。第1信号に対する第2信号の時間シフトが制御されて、インバータ遅延の1/2を維持するように、第2信号を生成する新規な時間差イコライゼーション回路、フィードバックループ、及びプログラマブルな遅延素子が開示される。
【0012】
上記はサマリであり、よって必要により単純化、一般化、及び詳細の省略を含む。従って当業者は、このサマリが例示に過ぎず、多少なりとも限定することを意図していないことを理解するだろう。もっぱら特許請求の範囲によって定義されるような、本命最初で述べられるデバイス及び/またはプロセスのその他の側面、進歩的な特徴、及び利点は、本明細書で説明される限定的でない詳細な説明において明らかになるだろう。
【図面の簡単な説明】
【0013】
【図1】図1(従来技術)は、一般的なfractional-N 時間/デジタル変換器(TDC)位相ロックループ(PLL)の単純化されたブロック図である。
【図2】図2(従来技術)は、一般的な遅延線タイムスタンプ時間/デジタル変換器(TDC)のあるタイプの図である。
【図3】図3(従来技術)は、図2のTDCのタイムスタンプ出力がどのように変化し得るかを例示する図である。
【図4】図4(従来技術)は、TDCタイムスタンプを正規化するために用いられる一般的な正規化回路の図である。
【図5】図5は、新規な一側面に従ったモバイル通信デバイス100の具体的な一タイプの、非常に単純化されたハイレベルのブロック図である。
【図6】図6は、図2のRF送受信機集積回路103のより詳細なブロック図である。
【図7】図7は、図6の局部発振器106のより詳細なブロック図である。
【図8】図8は、図7の局部発振器で使用されるリタイミング(retiming)回路の図である。
【図9】図9は、遅延線タイムスタンプ回路(DLTC)の図である。
【図10】図10は、図9のDLTCの動作を例示する図。
【図11】図11は、図9のDLTCにより出力されるタイムスタンプの値が、インバータの伝播遅延の変化によりどのように変化し得るか、を例示する図である。
【図12】図12は、TDCの量子化ノイズが、全体のPLL位相ノイズに対してどのようにして大きな寄与分(contributor)になり得るか、を例示するグラフである。
【図13】図13は、図7の局部発振器106の新規な高分解能の時間/デジタル変換器(TDC)214の回路図である。
【図14】図14は、図13のTDCの一部を例示する単純化された図である。
【図15】図15は、図14の回路のノードA、B、及びC上の信号間の時間シフトを例示する波形図である。
【図16】図16は、図13の新規な高分解能TDCのフィードバック制御ループの図である。
【図17】図17は、図13の回路600及び602を実現する一方法の図である。
【図18】図18は、図17の回路600の動作を例示する図である。
【図19】図19は、図13の新規な高分解能TDCのプログラマブルな遅延素子508を実現する一方法の回路図である。
【図20】図20は、新規な一側面に従った方法700のフローチャートである。
【発明を実施するための形態】
【0014】
図5は、新規な一側面に従ったある具体的なタイプのモバイル通信デバイス10の、非常に単純化されたハイレベルのブロック図である。本具体例では、モバイル通信デバイス100は、符号分割多重アクセス(CDMA)携帯電話通信プロトコルを使用する3G携帯電話である。携帯電話は、(図示せぬ種々のその他の部品と共に)アンテナ102及び2つの集積回路103、104を含む。集積回路104は、“デジタルベースバンド集積回路”または“ベースバンドプロセッサ集積回路”と呼ばれる。集積回路103は、RF送受信機集積回路である。RF送受信機集積回路103は、受信機と共に送信機も含むため、“送受信機”と呼ばれる。
【0015】
図6は、RF送受信機集積回路103のより詳細なブロック図である。受信機は、局部発振器(LO)106に加えて、いわゆる“受信チェーン(receive chain)”105を含む。携帯電話の受信時、高周波数RF信号107がアンテナ102で受信される。信号107からの情報は、デュプレクサ(duplexer)108及び整合ネットワーク(matching network)109を通過し、そして受信チェーン105を通過する。信号107は、低ノイズ増幅器(low noise amplifier: LNA)110により増幅され、ミキサ111によって周波数をダウンコンバートされる。結果として生じたダウンコンバート信号は、ベースバンドフィルタ112でフィルタリングされ、そしてデジタルベースバンド集積回路104に渡される。デジタルベースバンド集積回路104におけるアナログ/デジタルコンバータ113は、この信号をデジタルの形式に変換し、得られたデジタル情報は、デジタルベースバンド集積回路104におけるデジタル回路によって処理される。デジタルベースバンド集積回路104は、局部発振器106によってミキサ111に供給される局部発振器信号(LO)114の周波数を制御することにより、受信機を調整する。
【0016】
携帯電話の送信時、送信される情報は、デジタルベースバンド集積回路104におけるデジタル/アナログコンバータ115によってアナログの形式に変換され、そして“送信チェーン(transmit chain)”116に供給される。ベースバンドフィルタ117は、デジタル/アナログ変換処理によるノイズを取り除く。そして、局部発振器119の制御の下、ミキサブロック118はこの信号を高周波数信号にアップコンバートする。駆動増幅器(driver amplifier)120及び外部電力増幅器(external power amplifier)121は、この高周波信号を増幅して、高周波数RF信号122がアンテナ102から送信されるように、アンテナ102を駆動する。
【0017】
図7は、局部発振器106のより詳細な図である。局部発振器106は、参照クロック信号源123及びfractional-N位相ロックループ(PLL)124を含む。本例では、参照クロック信号源123は、外部の水晶発振器モジュールとのコネクションである。参照源123はたとえば、本例では信号のコンダクタ(conductor)であり得る。あるいは、参照源123はRF送受信機集積回路102上に配置された発振器であり、水晶が集積回路102の外部にあって、この発振器に集積回路102の端子を介して取り付けられる。
【0018】
PLL124は、時間/デジタル(TDC)完全デジタル位相ロックループ(ADPLL:all-digital phase-locked loop)である。PLL124は、デジタル調整ワード(digital tuning words)のストリームを出力するループフィルタ200を含む。デジタル制御発振器(DCO)201は、デジタル調整ワードを受信して、デジタル調整ワードにより周波数が決定される対応する信号DCO_OUTを出力する。DCO_OUTはたとえば、4GHz程度の周波数を有し得る。アキュムレータ202は、DCO_OUTの周期毎にインクリメントし、アキュムレータの値は、参照クロック信号REF1に同期してラッチ203にラッチされる。参照位相アキュムレータ204は、参照クロック信号REF1に同期して入力リード(input lead)205上の値だけインクリメントする。アキュムレータ204に蓄積された値は、信号線219を介して減算器206に供給される。加算器207の出力は、信号線208を介して減算器206に供給される。減算器206は、位相検出器とも呼ばれ、信号線219上の値から信号線208上の値を減算し、その結果得られる差分を信号線209上のデジタルワードとして、ループフィルタ200に供給する。
【0019】
アキュムレータ204がインクリメントする入力リード205上の値は、信号線210上の整数の周波数制御部分(integer frequency control portion)と、信号線211上の小数点以下の部分(fractional portion)との和である。小数点以下の部分は、ΔΣ(デルタ・シグマ)変調器212により時間と共に変化される。信号線208上の値は、ラッチ203により出力される整数部分と、信号線213上の小数点以下の部分との和である。新規な時間/デジタル変換器214は、高分解能のデジタル出力タイムスタンプを、正規化回路216への信号線215に生成する。高分解能のタイムスタンプの各々は、信号DCO_OUTのエッジと参照クロック信号REFのエッジとの間に経過した時間差を表す。本例における信号REFは固定されているが、DCO_OUTよりも十分に低い周波数である。REFは例えば100MHzであり、DCO_OUTは3.0から4.4GHzの範囲にあり得る。正規化回路216は、正規化されたタイムスタンプの値を信号線213上に出力する。TDC214によって出力されるタイムスタンプは、正規化回路216によって正規化され、これにより信号線213上に小数点部分(fractional portion)を生成する。DCO201によって出力されるDCO_OUT信号は、固定分周器(fixed divider)によって分周され(たとえば4で分周される)、これにより局部発振器信号LOが出力リード218上に生成される。
【0020】
図8は、参照クロック信号REFから参照クロック信号REF1を生成するリタイミング(retiming)回路の図である。この回路は、REFをDCO_OUT信号に同期させる。
【0021】
図9は、インバータ301〜305の第1の遅延線(delay line)、インバータ306〜310の第2の遅延線、及び差動入力フリップフロップ311〜315の対応付けられた組を含む、差動遅延線タイムスタンプ回路(DLTC:differential delay line timestamp circuit)の図である。信号DCO_OUTは第1の遅延線を伝播するようにされ、その反転DCO_OUTは第2の遅延線を伝播するようにされる。遅延線の対応するノード上の信号DCO_OUT及びDCO_OUTBは、実質的に同時に論理レベルを遷移する。フリップフロップ311〜315は、参照クロック信号REFによりクロックされ(clocked)、信号REFがlowからhighに遷移するタイミングで、種々のノードN1〜N5及びN1B〜N5B上の信号の状態をキャプチャする。デジタル値D1〜D4は、複数ビットのタイムスタンプPD及び複数ビットの値HPERを構成する。値HPERは、DCO_OUTの半周期の期間を示す。
【0022】
図10は、図9のDLTC300の動作を例示する波形図である。上の2つの波形は、第1の時刻における第1の遅延線のノードの値を例示する。次の2つの波形は、第2の時刻における第1の遅延線のノードの値を例示する。波形が、2つのインバータの感覚だけ、左から右へ伝播していることに留意する。第2の時刻では、参照クロック信号はまだデジタル論理lowである。下の2つの波形は、参照クロック信号REFがlowからhighに遷移する第3の時刻における、第1の遅延線のノードの値を例示する。遅延線において信号DCO_OUTの半周期のlowがキャプチャされ、そして第3の時刻において参照クロックREFがhighに遷移するときまでに、lowパルスの最後におけるlow-to-highの遷移316がノードN4に伝播していることに留意する。フリップフロップ311〜315は、第3の時刻においてノード上の値をキャプチャする。初めの連続する4つのhighの値は、DCO_OUTのlow-to-highのエッジ316と、REFのlowからhighへのエッジ317との間の時間を示す。4の値(PD)は、インバータの伝播遅延の単位である。連続する6個のlowの値の列は、エッジ318と316との間のDCO_OUTの半周期の期間を示す。6の値(HPER)は、インバータの伝播遅延の単位である。
【0023】
図11は、PD及びHPERの値が、同様のDCO_OUT対REFの時間差の場合に、インバータの伝播遅延の関数としてどのように変化し得るかを例示する単純化された波形図である。図9のDLTC300の遅延線のインバータが小さい伝播時間を有していれば(インバータが“速い”)、遅延線のノード上の信号の状態は、並び319によって示されるようになるだろう。PDはほぼ4つのインバータの伝播遅延に等しく、HPERはほぼ6個のインバータの伝播遅延に等しい。しかしながら、遅延線のインバータがより大きな伝播時間を有していれば(インバータが“遅い”)、遅延線のノードの信号の状態は、並び320によって示されるようになるだろう。PDの値は4ではなく、3になる。HPERの値は6ではなく、4になる。PDの値は、(図4の正規化回路18のような)正規化回路によって正規化され得る。DLTC300または同様の回路が、図7のTDC214として用いられ得る。
【0024】
図12は、TDCの全位相ノイズ400と、例えばTDCノイズ401、位相検出器ノイズ、DCOノイズ、及びその他の寄与分(contributor)のような、このノイズへの寄与分との関係を例示するグラフである。グラフに示すように、TDC量子化ノイズ401の位相ノイズ寄与は、全PLL位相ノイズ400の高い割合を占める。TDC量子化ノイズは、DLTC300の遅延線の遅延素子の伝播遅延に比例する。これが認識されれば、遅延素子の伝播遅延を極力低減すること、及び遅延素子の伝播時間を可能な限り小さくするために可能な限り速い半導体のプロセスを使用することが試みられるかもしれない。例えば、遅延素子がインバータであれば、DLTC300の遅延線のインバータがどれだけの速さとされ得るかについての実際的な限界がある。しかしながら、TDC量子化ノイズはこのレベルよりも低減されることが望ましいだろう。従って、新規な一側面では、新規なTDC214が用いられる。
【0025】
図13は、新規なTDC214の図である。新規なTDC214は、非整数(fractional)遅延素子回路500、第1遅延線タイムスタンプ回路(DLTC:delay line timestamp circuit)501、及び第2DLTC502を含む。非整数遅延素子回路500は、入力信号(DCO_OUT、ここではS0とも示す)を受信し、入力信号の第1の時間シフトされたバージョン(first time-shifted version)S1と、入力信号の第2の時間シフトされたバージョン(second time-shifted version)S2とを出力する。第1の時間シフトされたバージョンS1は、第1DLTC501の第1入力ノード503上に供給される。第2の時間シフトされたバージョンS2は、第1DLTC502の第2入力ノード504上に供給される。ノード504上の第2の時間シフトされたバージョンS2は、ノード503上の第1の時間シフトされたバージョンS1に関して、2つのDLTC501及び502の遅延線の遅延素子の伝播遅延の1/2だけ時間シフトされる。本例では、2つのDLTC501及び502の遅延線の遅延素子はインバータであり、信号S1とS2との間の時間シフトは、インバータの伝播遅延の1/2である。
【0026】
非整数遅延素子回路500は、入力リード505上の入力信号(DCO_OUT)を受信し、ノード503上に第1の時間シフトされたバージョンS1を出力する第1伝播遅延回路を含む。非整数遅延素子回路500はまた、入力リード505上の入力信号(DCO_OUT)を受信し、ノード504上に第2の時間シフトされたバージョンS2を出力する第2伝播遅延回路を含む。非整数遅延素子回路500はまた、時間差イコライゼーション回路(time difference equalization circuit)を含み、これは、第2伝播遅延回路内のプログラマブル遅延素子508を制御して、信号S1とS2との間の所望の時間シフトの関係を維持する。図13に示すように、第1及び第2DLTC501及び502の両方は、入力リード507上で受信された同じ参照クロック信号REFでクロックされる。第1DLTC501から出力されるタイムスタンプは、第2DLTC502から出力信号線215上に出力されたタイムスタンプと合成(combine)されて、DLTC501またはDLTC502よりも高い分解能を有する全体のTDCタイムスタンプ(overall TDC timestamp)を生成する。
【0027】
図14は、図13の回路の一部を例示する単純化された図である。信号DCO_OUTは入力リード505上で受信され、反転信号DCO_OUTBは入力リード509上で受信される。入力リード505上の信号DCO_OUTとノードA上の信号との間には、1つのインバータの伝播遅延が存在する。入力リード509上の信号DCO_OUTBとノードC上の信号との間には、2つのインバータの伝播遅延が存在する。DCO及びDCO_OUTBは、実質的に同時に遷移する。
【0028】
図15は、ノードA及びC上の2つの信号を例示し、ノードA上の信号のlowからhighへの立ち上がりエッジと、ノードC上の信号のlowからhighへの立ち上がりエッジとの間に、1個のインバータの伝播遅延があることを示している。第1の時間シフトされた信号S1との適切な関係で、図13のノード504上の第2の時間シフトされた信号S2を供給するために望まれるのは、図14のノードB上の信号が、ノードA上の信号の遷移時刻とノードC上の信号の遷移時刻との間の厳密に中間の時刻で遷移することである。図14のプログラマブルな遅延素子508は、ノードB上の信号がこの時刻に遷移するように制御される。
【0029】
図16は、図13の時間差イコライゼーション回路が、プログラマブルな遅延素子508をどのようにして制御するかを例示する単純化された図である。第1の回路600は出力信号を生成し、その強度は、ノードA上の信号の立ち上がりエッジと、ノードB上の信号の対応する立ち上がりエッジとの間の第1の時間差601を示す。第2の回路602は出力信号を生成し、その強度は、ノードB上の信号の立ち上がりエッジと、ノードC上の信号の対応する立ち上がりエッジとの間の第2の時間差603を示す。残りの回路は、2つの回路600及び602の出力が時間と共に実質的に同じになるようにプログラマブル遅延素子508を制御するように動作するフィードバックループを含む。より具体的には、比較器604は、回路600及び602から出力された信号を受信するように結合され、第1の時間差601が第2の時間差603よりも大きい場合にデジタルhighを出力する。比較器604は、第1の時間差601が第2の時間差603よりも小さい場合、デジタル論理lowを出力する。比較器604の出力は、カウンタ605により平滑化(smoothed)される。比較器604のデジタル出力は、カウンタ605のup/down入力制御リード上に供給されるデジタル値であり、カウンタは、REFのような参照クロックの立ち上がりエッジで、それぞれインクリメントまたはデクリメントするようにされる。UP/DNBなる表記の“B”は、ダウンの“バー(bar)”を示す。すなわち、カウンタは、UP/DNB入力リード上の信号がデジタル論理lowの場合にカウントダウンするように制御される。カウンタ605をクロックする信号REFは、固定された周波数(ほぼ10MHzから100MHzの範囲)を有し、信号REFはhighへの遷移を許されるのみで、ノードCの信号がhighに遷移したのち直ぐにカウンタ605をクロックする。カウンタ605の4ビット出力は、制御wordとして、プログラマブル遅延素子508を制御するために供給される。この閉フィードバックループは、第1の時間差601を、実質的に第2の時間差603に等しくさせる。
【0030】
図17は、回路600(及び回路602)が実現され得る一方法の回路図である。図18は、回路600の動作を例示する。ノードA及びBの両方の入力信号がlowの際、トランジスタQ1及びQ2はオフである。従って、キャパシタC1及びC2に与えられた全ての電荷は、抵抗R1及びR2を介して放電されている。次に、ノードA上の信号がhighになると、トランジスタQ2がオンし、トランジスタQ4がオフする。導通状態のトランジスタQ3によってノードNODEが接地されているので、キャパシタC2からQ2を介し、Q3を介してグランドに達する電流経路によって、キャパシタC2が充電される。これにより、ノードOUTの電圧が低下される。ノードA及びBの信号のこの状態の継続時間は、どれくらい充電を生じさせるか、及びどれくらいノードOUTの電圧を低下させるか、を決定する。次に、ノードBの信号がhighになると、トランジスタQ1がオンし、トランジスタQ3がオフする。トランジスタQ3及びQ4の両方がオフするので、ノードNODEはもはやグランドには結合されない。この状態を図18では“Z”なる記号で示している。キャパシタC1及びC2の電荷は、実質的に釣り合い、それぞれ抵抗R1及びR2を介して放電されるだろう。従って、出力ノードOUTの電圧(平均電圧)の大きさは、ノードAの信号の立ち上がりエッジとノードBの信号の立ち上がりエッジとの間の時間差の長さを示す。充電対放電の状態の期間が長いほど、ノードOUTの電圧は低くなる。
【0031】
図19は、図13のプログラマブルな遅延素子508を実現する一方法の図である。コモン・インバータを介する伝播遅延は、少なくともある程度までは、その出力ノードの負荷に依存する。図16のカウンタ605によって出力される4ビットの制御ワード(control word)は、信号線606のデジタル値の大きさが、相補型の金属・酸化物・半導体(CMOS)インバータ607及び608上の容量性負荷の大きさを決定するように、信号線606上に供給される。
【0032】
図20は、新規な方法700のフローチャートである。第1信号の時間シフトされた複製である第2信号を生成するために、プログラマブルな遅延素子が使用される(ステップ701)。一例では、第1及び第2信号の対応するエッジ間の時間シフトは、インバータの伝播遅延の1/2である。参照信号のエッジと第1信号のエッジとの間の時間を示す第1タイムスタンプを生成するために、第1の遅延線タイムスタンプ回路(DLTC)が使用される(ステップ702)。一例では、この第1のDLTCは、図13のDLTC501である。参照信号のエッジと第2信号のエッジとの間の時間を示す第2タイムスタンプを生成するために、第2の遅延線タイムスタンプ回路(DLTC)が使用される(ステップ703)。一例では、この第2のDLTCは、図13のDLTC502である。第1タイムスタンプまたは第2タイムスタンプよりも高い分解能を有する全体のタイムスタンプを生成するために、第1及び第2タイムスタンプが合成される(ステップ704)。図13の例では、第1タイムスタンプは複数ビットのデジタル値D[0]、D[2]、D[4]、などであり、第2タイムスタンプは複数ビットのデジタル値D[1]、D[3]、D[5]、などである。全体の高い分解能を有するタイムスタンプは、複数ビットのデジタル値D[0]、D[1]、D[2]、D[3]、D[4]、D[5]、などである。
【0033】
1つまたはそれ以上の典型的な実施形態において、述べられた機能は、ハードウェア、ソフトウェア、ファームウェア、またはこれらを組み合わせたもので実装され得る。もしソフトウェアによって実装されるのであれば、機能は、コンピュータ読み取り可能な媒体上の一つ以上の命令またはコードとして保持され、または伝達され得る。コンピュータ読み取り可能な媒体は、コンピュータプログラムをある場所から別の場所への持ち運びを助ける媒体を含むコミュニケーションメディアやコンピュータ記録メディアの両方を含む。記録媒体は、コンピュータによってアクセスされることが可能な市販のいずれの媒体であって良い。一例であってこれに限定するものでは無いものとして、このようなコンピュータ読み取り可能な媒体は、RAM、ROM、EEPROM、CD−ROMまたはその他の光ディスク媒体、磁気ディスク媒体またはその他の磁気記録媒体、またはコンピュータによりアクセス可能とされ且つ命令またはデータ構造の形で所望のプログラムコード手段を持ち運びまたは保持するために使用可能なその他のあらゆる媒体を含むことが出来る。また、あらゆる接続が、適切にコンピュータ読み取り可能な媒体と呼ばれる。例えば、もしソフトウェアが同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者回線(DSL)、または赤外、無線、またマイクロ波のような無線技術を用いて、ウェブサイト、サーバ、またはその他の遠隔ソースから送信される場合には、これらの同軸ケーブル、光ファイバケーブル、ツイストペア、DSL、または赤外、無線、またマイクロ波のような無線技術が、媒体の定義に含まれる。本明細書で使用されるディスク(disk and disc)は、コンパクトディスク(CD)、レーザーディスク(登録商標)、光学ディスク、デジタルバーサタイルディスク(DVD)、フロッピー(登録商標)ディスク、及びブルーレイディスクを含み、ディスク(disk)は、一般的に、磁気的にデータを再生する一方で、ディスク(disc)はレーザによって光学的にデータを再生する。上記のものを組み合わせたものもまた、コンピュータ読み取り可能な媒体に含まれるべきである。
【0034】
説明の目的である具体的な実施形態が上記では述べられたが、この特許文献の教示は一般的な適用性を有し、上記述べられた具体的な実施形態に限定されない。上記で述べられた積分回路、比較器、up/downカウンタ、及びプログラマブルな遅延素子回路は、非整数遅延素子回路がどのようにして実装され得るか、の単なる一例として説明される。実施形態は、非整数遅延素子回路によって生成された3つまたはそれ以上の時間シフトされた信号を有してもよく、この場合には3つまたはそれ以上の対応するDLTCが設けられる。タイムスタンプの値は、種々の様々な形で符号化され得る。DLTCの遅延線の遅延素子はインバータである必要はなく、受動素子を含むその他の回路素子であってよく、第1及び第2信号間の時間シフトはそのようなその他のタイプの遅延素子を介した伝播遅延の端数(fraction)となるようにされ得る。従って、述べられた具体的な実施形態の種々の特徴の種々の変形、適応、及び組み合わせが、以下で説明される特許請求の範囲から逸脱することなく実施され得る。
【技術分野】
【0001】
開示された実施形態は、時間/デジタル変換器(TDC:time-to-digital converter)に関する。
【背景技術】
【0002】
時間/デジタル変換器(TDC)は、デジタルの出力値(タイムスタンプと呼ばれることもある)を生成する回路である。このタイムスタンプは、第1信号のエッジと別の信号のエッジとの間で経過した時間を示す。TDCは、位相ロックループ(PLL:phase-locked loop)における使用を含む様々な用途がある。
【0003】
図1(従来技術)は、TDC PLL1のハイレベルの単純化された概念ブロック図である。TDC PLL1は、マルチビットのデジタル調整ワード(digital tuning word)のストリームを出力するループフィルタ2を含む。デジタル制御発振器(DCO:digitally controlled oscillator)3は、デジタル調整ワードを受信して、このデジタル調整ワードにより周波数が決定される対応する信号DCO_OUTを出力する。DCO_OUTは、例えば3〜4GHzの範囲の周波数を有し得る。アキュムレータ(accumulator)4は、DCO_OUTの周期毎にインクリメントし、このアキュムレータの値は参照クロック信号REFに同期してラッチ5にラッチされる。参照位相アキュムレータ6は、その入力リード(input lead)7上の値によってインクリメントする。参照位相アキュムレータ6は、クロック信号REFに同期してインクリメントする。アキュムレータ6で蓄積された値は、信号線8を介して減算器9に供給される。加算器10の出力は、信号線11を介して減算器9に供給される。減算器9は、位相検出器とも呼ばれ、信号線8上の値から信号線11上の値を減算して、その結果得られた差をデジタルワードとしてループフィルタ2に供給する。
【0004】
アキュムレータ6がインクリメントする入力リード7上の値は、信号線13上の整数の周波数制御部分と、信号線14上の小数点以下の部分(fractional portion)との和である。小数点以下の部分は、ΔΣ変調器15により時間と共に変化される。信号線11上の値は、ラッチ5により出力される整数部分と、信号線16上の小数点以下の部分との和である。時間/デジタル変換器17は、信号DCO_OUTのエッジと、参照クロック信号REFのエッジとの間の時間差を表すタイムスタンプを生成する。本例における信号REFは、固定されているがしかしDCO_OUTよりも十分に低い周波数を有する。TDC17から出力されるタイムスタンプは、信号線16上に小数点以下の部分を生成する正規化回路18によって正規化される。
【0005】
図2(従来技術)は、TDCの単純化された図である。TDC17は、インバータ19〜23の遅延線(delay line)と、対応付けられたフリップフロップ24〜28の組とを含む。信号DCO_OUTの波面(wave front)は、インバータの遅延線を下流に伝播し、そして参照クロック信号REFの立ち上がりエッジが生じた際に、遅延線における信号の状態が、フリップフロップ24〜28に平行してクロックされる。このフリップフロップは、“タイムスタンプ”とここでは呼ばれる複数ビットのデジタルワードを、信号線29上に出力する。
【0006】
図3(従来技術)は、TDC17の動作を例示する単純化された波形図である。あるlowパルスが遅延線内にキャプチャされ、遅延線内を伝播している。1及びゼロの並び30は、遅延線の種々のノード上の値を表す。DCO_OUTのlowパルスが、図3に例示した遅延線における位置に達すると、信号REFはlowからhighに遷移する。DCO_OUTのlowパルスの終わりのlow-to-highのエッジの時刻と、REFのlow-to-highの遷移の時刻との間の経過時間を、時間PDとする。DCO_OUT信号がlowを維持する時間の長さ(半周期の時間)を、時間HPERとする。もし遅延線のインバータが短い伝播時間を有していれば(インバータが“速い”)、遅延線のノード上の信号の状態は、並び30で示されるようになるだろう。PDは、7個のインバータの伝播遅延にほぼ等しく、HPERは8個のインバータの伝播遅延にほぼ等しい。ここで、PDの値は、DCO_OUTのlow-to-highのエッジと、REFのlow-to-highのエッジとの間の時間遅延を示す。時間の長さの単位は、インバータの伝播遅延である。TDC PLLは、この位相情報を用いて、TDC PLLをロック状態に維持する。
【0007】
しかしながら、遅延線のインバータがより大きな伝播遅延を有している場合(インバータが“遅い”)、遅延線のノードの信号の状態は、並び31で示されるようになるだろう。DCO_OUTのlow-to-highのエッジと、REFのlow-to-highのエッジとの間の期間を示す値PDは7ではなく、4である。同様に、HPERの値は8ではなく4である。TDCからの出力としてのタイムスタンプは、遅延線のインバータの伝播速度の変化に対する依存性がより小さいように正規化されることが望ましい。
【0008】
図4(従来技術)は、図1の正規化回路18の単純化された回路図である。正規化回路18は、TDC17から出力された、正規化されていないタイムスタンプの値PDを受信し、乗算器18を用いてこれを正規化し、そして正規化されたタイムスタンプの値PDNを信号線16上に出力する。正規化回路18は、TDC17から出力されたHPERの値を用いて正規化を実行する。4ビットの値のHPERは、信号線32上にアキュムレータ33に対して供給される。アキュムレータ33は、十分に遅い参照クロックCKRの立ち上がりエッジ毎に、HPERの値だけインクリメントする。従って、HPERの値が小さければ、アキュムレータ33がオーバーフローしてオーバーフロー信号を信号線34上に出力するには、より多くのインクリメントを必要とするだろう。しかしながら、HPERの値が大きければ、アキュムレータ33がオーバーフロー状態となるには、比較的少ないインクリメントを要するだろう。アキュムレータ33がインクリメントされた回数は、カウンタ35で記録される。オーバーフロー状態が生じると、信号線34上のオーバーフロー信号がhighに遷移し、カウンタ35からのカウンタ値をラッチ36に保持させる。従って、もしHPERが小さければ、キャプチャされるカウンタ値はより大きくなるだろう。他方でHPERが大きければ、キャプチャされるカウンタ値はより小さくなるだろう。カウンタ値AVE_PERは、信号線37によって乗算器38に供給される。もしHPERが小さければPDも同様に小さいが、乗算器38はこの小さいPDの値を大きなAVE_PERと乗算し、これにより正規化されたPDNを出力するだろう。同様に、もしHPERが大きければ同様にPDも大きいが、乗算器38はこの大きいPDの値をより小さいAVE_PERと乗算し、これにより正規化されたPDNを出力するだろう。
【0009】
図1〜4のTDC PLL1のようなPLLは、無線受信機及び無線送信機を含む多くのアプリケーションにおいて使用される。このTDC PLLの性能の改善が望まれている。
【発明の概要】
【0010】
新規な時間/デジタル変換器(TDC)によって出力された全体のタイムスタンプは、TDC内の遅延線における遅延素子の伝播遅延よりも優れた時間分解能を有し得る。一例では、非整数(fractional)遅延素子回路はTDC入力信号を受信し、そこから、第1信号の時間シフトされた複製である第2信号を生成する。TDC入力信号は、例えば完全デジタル位相ロックループ(ADPLL:all-digital phase-locked loop)におけるデジタル制御発振器(DCO)の出力信号であり得る。第1信号は、第1遅延線タイムスタンプ回路(DLTC:delay line timestamp circuit)の入力に供給され、第2信号は、第2DLTCの入力に供給される。第1DLTCは、TDCへの参照入力信号REFのエッジと第1信号のエッジとの間の時間を示す第1タイムスタンプを生成する。第2DLTCは、REFのエッジと第2信号のエッジとの間の時間を示す第2タイムスタンプを生成する。第1及び第2タイムスタンプは合成されて、共に高い分解能を有する全体のTDCタイムスタンプを構成する。これは、第1タイムスタンプまたは第2タイムスタンプよりも優れた分解能を有する。一アプリケーションでは、高分解能のTDCを用いることにより、PLL位相ノイズは低減される。
【0011】
一具体例では、各DLTCは、インバータの遅延線と、フリップフロップの対応付けられた組とを含む。フリップフロップは、参照信号REFのエッジのタイミングで、遅延線の種々のノードの状態をフリップフロップがキャプチャするように、信号REFによりクロックされる。第2信号は、第1信号に対して、インバータの伝播遅延の1/2だけ時間シフトされる。第1信号に対する第2信号の時間シフトが制御されて、インバータ遅延の1/2を維持するように、第2信号を生成する新規な時間差イコライゼーション回路、フィードバックループ、及びプログラマブルな遅延素子が開示される。
【0012】
上記はサマリであり、よって必要により単純化、一般化、及び詳細の省略を含む。従って当業者は、このサマリが例示に過ぎず、多少なりとも限定することを意図していないことを理解するだろう。もっぱら特許請求の範囲によって定義されるような、本命最初で述べられるデバイス及び/またはプロセスのその他の側面、進歩的な特徴、及び利点は、本明細書で説明される限定的でない詳細な説明において明らかになるだろう。
【図面の簡単な説明】
【0013】
【図1】図1(従来技術)は、一般的なfractional-N 時間/デジタル変換器(TDC)位相ロックループ(PLL)の単純化されたブロック図である。
【図2】図2(従来技術)は、一般的な遅延線タイムスタンプ時間/デジタル変換器(TDC)のあるタイプの図である。
【図3】図3(従来技術)は、図2のTDCのタイムスタンプ出力がどのように変化し得るかを例示する図である。
【図4】図4(従来技術)は、TDCタイムスタンプを正規化するために用いられる一般的な正規化回路の図である。
【図5】図5は、新規な一側面に従ったモバイル通信デバイス100の具体的な一タイプの、非常に単純化されたハイレベルのブロック図である。
【図6】図6は、図2のRF送受信機集積回路103のより詳細なブロック図である。
【図7】図7は、図6の局部発振器106のより詳細なブロック図である。
【図8】図8は、図7の局部発振器で使用されるリタイミング(retiming)回路の図である。
【図9】図9は、遅延線タイムスタンプ回路(DLTC)の図である。
【図10】図10は、図9のDLTCの動作を例示する図。
【図11】図11は、図9のDLTCにより出力されるタイムスタンプの値が、インバータの伝播遅延の変化によりどのように変化し得るか、を例示する図である。
【図12】図12は、TDCの量子化ノイズが、全体のPLL位相ノイズに対してどのようにして大きな寄与分(contributor)になり得るか、を例示するグラフである。
【図13】図13は、図7の局部発振器106の新規な高分解能の時間/デジタル変換器(TDC)214の回路図である。
【図14】図14は、図13のTDCの一部を例示する単純化された図である。
【図15】図15は、図14の回路のノードA、B、及びC上の信号間の時間シフトを例示する波形図である。
【図16】図16は、図13の新規な高分解能TDCのフィードバック制御ループの図である。
【図17】図17は、図13の回路600及び602を実現する一方法の図である。
【図18】図18は、図17の回路600の動作を例示する図である。
【図19】図19は、図13の新規な高分解能TDCのプログラマブルな遅延素子508を実現する一方法の回路図である。
【図20】図20は、新規な一側面に従った方法700のフローチャートである。
【発明を実施するための形態】
【0014】
図5は、新規な一側面に従ったある具体的なタイプのモバイル通信デバイス10の、非常に単純化されたハイレベルのブロック図である。本具体例では、モバイル通信デバイス100は、符号分割多重アクセス(CDMA)携帯電話通信プロトコルを使用する3G携帯電話である。携帯電話は、(図示せぬ種々のその他の部品と共に)アンテナ102及び2つの集積回路103、104を含む。集積回路104は、“デジタルベースバンド集積回路”または“ベースバンドプロセッサ集積回路”と呼ばれる。集積回路103は、RF送受信機集積回路である。RF送受信機集積回路103は、受信機と共に送信機も含むため、“送受信機”と呼ばれる。
【0015】
図6は、RF送受信機集積回路103のより詳細なブロック図である。受信機は、局部発振器(LO)106に加えて、いわゆる“受信チェーン(receive chain)”105を含む。携帯電話の受信時、高周波数RF信号107がアンテナ102で受信される。信号107からの情報は、デュプレクサ(duplexer)108及び整合ネットワーク(matching network)109を通過し、そして受信チェーン105を通過する。信号107は、低ノイズ増幅器(low noise amplifier: LNA)110により増幅され、ミキサ111によって周波数をダウンコンバートされる。結果として生じたダウンコンバート信号は、ベースバンドフィルタ112でフィルタリングされ、そしてデジタルベースバンド集積回路104に渡される。デジタルベースバンド集積回路104におけるアナログ/デジタルコンバータ113は、この信号をデジタルの形式に変換し、得られたデジタル情報は、デジタルベースバンド集積回路104におけるデジタル回路によって処理される。デジタルベースバンド集積回路104は、局部発振器106によってミキサ111に供給される局部発振器信号(LO)114の周波数を制御することにより、受信機を調整する。
【0016】
携帯電話の送信時、送信される情報は、デジタルベースバンド集積回路104におけるデジタル/アナログコンバータ115によってアナログの形式に変換され、そして“送信チェーン(transmit chain)”116に供給される。ベースバンドフィルタ117は、デジタル/アナログ変換処理によるノイズを取り除く。そして、局部発振器119の制御の下、ミキサブロック118はこの信号を高周波数信号にアップコンバートする。駆動増幅器(driver amplifier)120及び外部電力増幅器(external power amplifier)121は、この高周波信号を増幅して、高周波数RF信号122がアンテナ102から送信されるように、アンテナ102を駆動する。
【0017】
図7は、局部発振器106のより詳細な図である。局部発振器106は、参照クロック信号源123及びfractional-N位相ロックループ(PLL)124を含む。本例では、参照クロック信号源123は、外部の水晶発振器モジュールとのコネクションである。参照源123はたとえば、本例では信号のコンダクタ(conductor)であり得る。あるいは、参照源123はRF送受信機集積回路102上に配置された発振器であり、水晶が集積回路102の外部にあって、この発振器に集積回路102の端子を介して取り付けられる。
【0018】
PLL124は、時間/デジタル(TDC)完全デジタル位相ロックループ(ADPLL:all-digital phase-locked loop)である。PLL124は、デジタル調整ワード(digital tuning words)のストリームを出力するループフィルタ200を含む。デジタル制御発振器(DCO)201は、デジタル調整ワードを受信して、デジタル調整ワードにより周波数が決定される対応する信号DCO_OUTを出力する。DCO_OUTはたとえば、4GHz程度の周波数を有し得る。アキュムレータ202は、DCO_OUTの周期毎にインクリメントし、アキュムレータの値は、参照クロック信号REF1に同期してラッチ203にラッチされる。参照位相アキュムレータ204は、参照クロック信号REF1に同期して入力リード(input lead)205上の値だけインクリメントする。アキュムレータ204に蓄積された値は、信号線219を介して減算器206に供給される。加算器207の出力は、信号線208を介して減算器206に供給される。減算器206は、位相検出器とも呼ばれ、信号線219上の値から信号線208上の値を減算し、その結果得られる差分を信号線209上のデジタルワードとして、ループフィルタ200に供給する。
【0019】
アキュムレータ204がインクリメントする入力リード205上の値は、信号線210上の整数の周波数制御部分(integer frequency control portion)と、信号線211上の小数点以下の部分(fractional portion)との和である。小数点以下の部分は、ΔΣ(デルタ・シグマ)変調器212により時間と共に変化される。信号線208上の値は、ラッチ203により出力される整数部分と、信号線213上の小数点以下の部分との和である。新規な時間/デジタル変換器214は、高分解能のデジタル出力タイムスタンプを、正規化回路216への信号線215に生成する。高分解能のタイムスタンプの各々は、信号DCO_OUTのエッジと参照クロック信号REFのエッジとの間に経過した時間差を表す。本例における信号REFは固定されているが、DCO_OUTよりも十分に低い周波数である。REFは例えば100MHzであり、DCO_OUTは3.0から4.4GHzの範囲にあり得る。正規化回路216は、正規化されたタイムスタンプの値を信号線213上に出力する。TDC214によって出力されるタイムスタンプは、正規化回路216によって正規化され、これにより信号線213上に小数点部分(fractional portion)を生成する。DCO201によって出力されるDCO_OUT信号は、固定分周器(fixed divider)によって分周され(たとえば4で分周される)、これにより局部発振器信号LOが出力リード218上に生成される。
【0020】
図8は、参照クロック信号REFから参照クロック信号REF1を生成するリタイミング(retiming)回路の図である。この回路は、REFをDCO_OUT信号に同期させる。
【0021】
図9は、インバータ301〜305の第1の遅延線(delay line)、インバータ306〜310の第2の遅延線、及び差動入力フリップフロップ311〜315の対応付けられた組を含む、差動遅延線タイムスタンプ回路(DLTC:differential delay line timestamp circuit)の図である。信号DCO_OUTは第1の遅延線を伝播するようにされ、その反転DCO_OUTは第2の遅延線を伝播するようにされる。遅延線の対応するノード上の信号DCO_OUT及びDCO_OUTBは、実質的に同時に論理レベルを遷移する。フリップフロップ311〜315は、参照クロック信号REFによりクロックされ(clocked)、信号REFがlowからhighに遷移するタイミングで、種々のノードN1〜N5及びN1B〜N5B上の信号の状態をキャプチャする。デジタル値D1〜D4は、複数ビットのタイムスタンプPD及び複数ビットの値HPERを構成する。値HPERは、DCO_OUTの半周期の期間を示す。
【0022】
図10は、図9のDLTC300の動作を例示する波形図である。上の2つの波形は、第1の時刻における第1の遅延線のノードの値を例示する。次の2つの波形は、第2の時刻における第1の遅延線のノードの値を例示する。波形が、2つのインバータの感覚だけ、左から右へ伝播していることに留意する。第2の時刻では、参照クロック信号はまだデジタル論理lowである。下の2つの波形は、参照クロック信号REFがlowからhighに遷移する第3の時刻における、第1の遅延線のノードの値を例示する。遅延線において信号DCO_OUTの半周期のlowがキャプチャされ、そして第3の時刻において参照クロックREFがhighに遷移するときまでに、lowパルスの最後におけるlow-to-highの遷移316がノードN4に伝播していることに留意する。フリップフロップ311〜315は、第3の時刻においてノード上の値をキャプチャする。初めの連続する4つのhighの値は、DCO_OUTのlow-to-highのエッジ316と、REFのlowからhighへのエッジ317との間の時間を示す。4の値(PD)は、インバータの伝播遅延の単位である。連続する6個のlowの値の列は、エッジ318と316との間のDCO_OUTの半周期の期間を示す。6の値(HPER)は、インバータの伝播遅延の単位である。
【0023】
図11は、PD及びHPERの値が、同様のDCO_OUT対REFの時間差の場合に、インバータの伝播遅延の関数としてどのように変化し得るかを例示する単純化された波形図である。図9のDLTC300の遅延線のインバータが小さい伝播時間を有していれば(インバータが“速い”)、遅延線のノード上の信号の状態は、並び319によって示されるようになるだろう。PDはほぼ4つのインバータの伝播遅延に等しく、HPERはほぼ6個のインバータの伝播遅延に等しい。しかしながら、遅延線のインバータがより大きな伝播時間を有していれば(インバータが“遅い”)、遅延線のノードの信号の状態は、並び320によって示されるようになるだろう。PDの値は4ではなく、3になる。HPERの値は6ではなく、4になる。PDの値は、(図4の正規化回路18のような)正規化回路によって正規化され得る。DLTC300または同様の回路が、図7のTDC214として用いられ得る。
【0024】
図12は、TDCの全位相ノイズ400と、例えばTDCノイズ401、位相検出器ノイズ、DCOノイズ、及びその他の寄与分(contributor)のような、このノイズへの寄与分との関係を例示するグラフである。グラフに示すように、TDC量子化ノイズ401の位相ノイズ寄与は、全PLL位相ノイズ400の高い割合を占める。TDC量子化ノイズは、DLTC300の遅延線の遅延素子の伝播遅延に比例する。これが認識されれば、遅延素子の伝播遅延を極力低減すること、及び遅延素子の伝播時間を可能な限り小さくするために可能な限り速い半導体のプロセスを使用することが試みられるかもしれない。例えば、遅延素子がインバータであれば、DLTC300の遅延線のインバータがどれだけの速さとされ得るかについての実際的な限界がある。しかしながら、TDC量子化ノイズはこのレベルよりも低減されることが望ましいだろう。従って、新規な一側面では、新規なTDC214が用いられる。
【0025】
図13は、新規なTDC214の図である。新規なTDC214は、非整数(fractional)遅延素子回路500、第1遅延線タイムスタンプ回路(DLTC:delay line timestamp circuit)501、及び第2DLTC502を含む。非整数遅延素子回路500は、入力信号(DCO_OUT、ここではS0とも示す)を受信し、入力信号の第1の時間シフトされたバージョン(first time-shifted version)S1と、入力信号の第2の時間シフトされたバージョン(second time-shifted version)S2とを出力する。第1の時間シフトされたバージョンS1は、第1DLTC501の第1入力ノード503上に供給される。第2の時間シフトされたバージョンS2は、第1DLTC502の第2入力ノード504上に供給される。ノード504上の第2の時間シフトされたバージョンS2は、ノード503上の第1の時間シフトされたバージョンS1に関して、2つのDLTC501及び502の遅延線の遅延素子の伝播遅延の1/2だけ時間シフトされる。本例では、2つのDLTC501及び502の遅延線の遅延素子はインバータであり、信号S1とS2との間の時間シフトは、インバータの伝播遅延の1/2である。
【0026】
非整数遅延素子回路500は、入力リード505上の入力信号(DCO_OUT)を受信し、ノード503上に第1の時間シフトされたバージョンS1を出力する第1伝播遅延回路を含む。非整数遅延素子回路500はまた、入力リード505上の入力信号(DCO_OUT)を受信し、ノード504上に第2の時間シフトされたバージョンS2を出力する第2伝播遅延回路を含む。非整数遅延素子回路500はまた、時間差イコライゼーション回路(time difference equalization circuit)を含み、これは、第2伝播遅延回路内のプログラマブル遅延素子508を制御して、信号S1とS2との間の所望の時間シフトの関係を維持する。図13に示すように、第1及び第2DLTC501及び502の両方は、入力リード507上で受信された同じ参照クロック信号REFでクロックされる。第1DLTC501から出力されるタイムスタンプは、第2DLTC502から出力信号線215上に出力されたタイムスタンプと合成(combine)されて、DLTC501またはDLTC502よりも高い分解能を有する全体のTDCタイムスタンプ(overall TDC timestamp)を生成する。
【0027】
図14は、図13の回路の一部を例示する単純化された図である。信号DCO_OUTは入力リード505上で受信され、反転信号DCO_OUTBは入力リード509上で受信される。入力リード505上の信号DCO_OUTとノードA上の信号との間には、1つのインバータの伝播遅延が存在する。入力リード509上の信号DCO_OUTBとノードC上の信号との間には、2つのインバータの伝播遅延が存在する。DCO及びDCO_OUTBは、実質的に同時に遷移する。
【0028】
図15は、ノードA及びC上の2つの信号を例示し、ノードA上の信号のlowからhighへの立ち上がりエッジと、ノードC上の信号のlowからhighへの立ち上がりエッジとの間に、1個のインバータの伝播遅延があることを示している。第1の時間シフトされた信号S1との適切な関係で、図13のノード504上の第2の時間シフトされた信号S2を供給するために望まれるのは、図14のノードB上の信号が、ノードA上の信号の遷移時刻とノードC上の信号の遷移時刻との間の厳密に中間の時刻で遷移することである。図14のプログラマブルな遅延素子508は、ノードB上の信号がこの時刻に遷移するように制御される。
【0029】
図16は、図13の時間差イコライゼーション回路が、プログラマブルな遅延素子508をどのようにして制御するかを例示する単純化された図である。第1の回路600は出力信号を生成し、その強度は、ノードA上の信号の立ち上がりエッジと、ノードB上の信号の対応する立ち上がりエッジとの間の第1の時間差601を示す。第2の回路602は出力信号を生成し、その強度は、ノードB上の信号の立ち上がりエッジと、ノードC上の信号の対応する立ち上がりエッジとの間の第2の時間差603を示す。残りの回路は、2つの回路600及び602の出力が時間と共に実質的に同じになるようにプログラマブル遅延素子508を制御するように動作するフィードバックループを含む。より具体的には、比較器604は、回路600及び602から出力された信号を受信するように結合され、第1の時間差601が第2の時間差603よりも大きい場合にデジタルhighを出力する。比較器604は、第1の時間差601が第2の時間差603よりも小さい場合、デジタル論理lowを出力する。比較器604の出力は、カウンタ605により平滑化(smoothed)される。比較器604のデジタル出力は、カウンタ605のup/down入力制御リード上に供給されるデジタル値であり、カウンタは、REFのような参照クロックの立ち上がりエッジで、それぞれインクリメントまたはデクリメントするようにされる。UP/DNBなる表記の“B”は、ダウンの“バー(bar)”を示す。すなわち、カウンタは、UP/DNB入力リード上の信号がデジタル論理lowの場合にカウントダウンするように制御される。カウンタ605をクロックする信号REFは、固定された周波数(ほぼ10MHzから100MHzの範囲)を有し、信号REFはhighへの遷移を許されるのみで、ノードCの信号がhighに遷移したのち直ぐにカウンタ605をクロックする。カウンタ605の4ビット出力は、制御wordとして、プログラマブル遅延素子508を制御するために供給される。この閉フィードバックループは、第1の時間差601を、実質的に第2の時間差603に等しくさせる。
【0030】
図17は、回路600(及び回路602)が実現され得る一方法の回路図である。図18は、回路600の動作を例示する。ノードA及びBの両方の入力信号がlowの際、トランジスタQ1及びQ2はオフである。従って、キャパシタC1及びC2に与えられた全ての電荷は、抵抗R1及びR2を介して放電されている。次に、ノードA上の信号がhighになると、トランジスタQ2がオンし、トランジスタQ4がオフする。導通状態のトランジスタQ3によってノードNODEが接地されているので、キャパシタC2からQ2を介し、Q3を介してグランドに達する電流経路によって、キャパシタC2が充電される。これにより、ノードOUTの電圧が低下される。ノードA及びBの信号のこの状態の継続時間は、どれくらい充電を生じさせるか、及びどれくらいノードOUTの電圧を低下させるか、を決定する。次に、ノードBの信号がhighになると、トランジスタQ1がオンし、トランジスタQ3がオフする。トランジスタQ3及びQ4の両方がオフするので、ノードNODEはもはやグランドには結合されない。この状態を図18では“Z”なる記号で示している。キャパシタC1及びC2の電荷は、実質的に釣り合い、それぞれ抵抗R1及びR2を介して放電されるだろう。従って、出力ノードOUTの電圧(平均電圧)の大きさは、ノードAの信号の立ち上がりエッジとノードBの信号の立ち上がりエッジとの間の時間差の長さを示す。充電対放電の状態の期間が長いほど、ノードOUTの電圧は低くなる。
【0031】
図19は、図13のプログラマブルな遅延素子508を実現する一方法の図である。コモン・インバータを介する伝播遅延は、少なくともある程度までは、その出力ノードの負荷に依存する。図16のカウンタ605によって出力される4ビットの制御ワード(control word)は、信号線606のデジタル値の大きさが、相補型の金属・酸化物・半導体(CMOS)インバータ607及び608上の容量性負荷の大きさを決定するように、信号線606上に供給される。
【0032】
図20は、新規な方法700のフローチャートである。第1信号の時間シフトされた複製である第2信号を生成するために、プログラマブルな遅延素子が使用される(ステップ701)。一例では、第1及び第2信号の対応するエッジ間の時間シフトは、インバータの伝播遅延の1/2である。参照信号のエッジと第1信号のエッジとの間の時間を示す第1タイムスタンプを生成するために、第1の遅延線タイムスタンプ回路(DLTC)が使用される(ステップ702)。一例では、この第1のDLTCは、図13のDLTC501である。参照信号のエッジと第2信号のエッジとの間の時間を示す第2タイムスタンプを生成するために、第2の遅延線タイムスタンプ回路(DLTC)が使用される(ステップ703)。一例では、この第2のDLTCは、図13のDLTC502である。第1タイムスタンプまたは第2タイムスタンプよりも高い分解能を有する全体のタイムスタンプを生成するために、第1及び第2タイムスタンプが合成される(ステップ704)。図13の例では、第1タイムスタンプは複数ビットのデジタル値D[0]、D[2]、D[4]、などであり、第2タイムスタンプは複数ビットのデジタル値D[1]、D[3]、D[5]、などである。全体の高い分解能を有するタイムスタンプは、複数ビットのデジタル値D[0]、D[1]、D[2]、D[3]、D[4]、D[5]、などである。
【0033】
1つまたはそれ以上の典型的な実施形態において、述べられた機能は、ハードウェア、ソフトウェア、ファームウェア、またはこれらを組み合わせたもので実装され得る。もしソフトウェアによって実装されるのであれば、機能は、コンピュータ読み取り可能な媒体上の一つ以上の命令またはコードとして保持され、または伝達され得る。コンピュータ読み取り可能な媒体は、コンピュータプログラムをある場所から別の場所への持ち運びを助ける媒体を含むコミュニケーションメディアやコンピュータ記録メディアの両方を含む。記録媒体は、コンピュータによってアクセスされることが可能な市販のいずれの媒体であって良い。一例であってこれに限定するものでは無いものとして、このようなコンピュータ読み取り可能な媒体は、RAM、ROM、EEPROM、CD−ROMまたはその他の光ディスク媒体、磁気ディスク媒体またはその他の磁気記録媒体、またはコンピュータによりアクセス可能とされ且つ命令またはデータ構造の形で所望のプログラムコード手段を持ち運びまたは保持するために使用可能なその他のあらゆる媒体を含むことが出来る。また、あらゆる接続が、適切にコンピュータ読み取り可能な媒体と呼ばれる。例えば、もしソフトウェアが同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者回線(DSL)、または赤外、無線、またマイクロ波のような無線技術を用いて、ウェブサイト、サーバ、またはその他の遠隔ソースから送信される場合には、これらの同軸ケーブル、光ファイバケーブル、ツイストペア、DSL、または赤外、無線、またマイクロ波のような無線技術が、媒体の定義に含まれる。本明細書で使用されるディスク(disk and disc)は、コンパクトディスク(CD)、レーザーディスク(登録商標)、光学ディスク、デジタルバーサタイルディスク(DVD)、フロッピー(登録商標)ディスク、及びブルーレイディスクを含み、ディスク(disk)は、一般的に、磁気的にデータを再生する一方で、ディスク(disc)はレーザによって光学的にデータを再生する。上記のものを組み合わせたものもまた、コンピュータ読み取り可能な媒体に含まれるべきである。
【0034】
説明の目的である具体的な実施形態が上記では述べられたが、この特許文献の教示は一般的な適用性を有し、上記述べられた具体的な実施形態に限定されない。上記で述べられた積分回路、比較器、up/downカウンタ、及びプログラマブルな遅延素子回路は、非整数遅延素子回路がどのようにして実装され得るか、の単なる一例として説明される。実施形態は、非整数遅延素子回路によって生成された3つまたはそれ以上の時間シフトされた信号を有してもよく、この場合には3つまたはそれ以上の対応するDLTCが設けられる。タイムスタンプの値は、種々の様々な形で符号化され得る。DLTCの遅延線の遅延素子はインバータである必要はなく、受動素子を含むその他の回路素子であってよく、第1及び第2信号間の時間シフトはそのようなその他のタイプの遅延素子を介した伝播遅延の端数(fraction)となるようにされ得る。従って、述べられた具体的な実施形態の種々の特徴の種々の変形、適応、及び組み合わせが、以下で説明される特許請求の範囲から逸脱することなく実施され得る。
【特許請求の範囲】
【請求項1】
入力信号S0を受信し、前記入力信号の第1の時間シフトされたバージョン(S1)を出力し、前記入力信号の第2の時間シフトされたバージョン(S2)を出力する非整数(fractional)遅延素子回路と、
前記S1を受信し、前記S1が伝播する第1遅延線(delay line)を含む第1遅延線タイムスタンプ回路(DLTC)と、
前記S2を受信し、前記S2が伝播する第2遅延線を含む第2DLTCと
を備え、前記S2は、前記S1に対して、遅延素子による伝播遅延の一定の端数分(fractional amount)だけ時間シフトされる、回路。
【請求項2】
前記遅延素子はインバータであり、前記第1遅延線はインバータの遅延線であり、前記第2遅延線はインバータの遅延線である、請求項1の回路。
【請求項3】
前記非整数遅延素子回路は、
前記入力信号S0を受信して前記S1を出力する第1伝播遅延回路と、
プログラマブルな遅延素子を含み、前記入力信号S0を受信して前記S2を出力する第2伝播遅延回路と、
前記プログラマブルな遅延素子を制御する時間差イコライゼーション(equalization)回路と
を含む請求項1の回路。
【請求項4】
前記非整数遅延素子回路は、第1ノードの信号のエッジと第2ノードの信号のエッジとの間の第1時間差を検出し、
前記非整数遅延素子回路は、前記第2ノードの前記信号の前記エッジと第3ノードの信号のエッジとの間の第2時間差を検出し、
前記非整数遅延素子回路は、前記第1及び第2時間差を実質的に等しくする、請求項3の回路。
【請求項5】
前記第1ノードは前記第1伝播遅延回路のノードであり、
前記第2ノードは前記第2伝播遅延回路のノードであり、
前記第3ノードは前記第1伝播遅延回路のノードである、請求項4の回路。
【請求項6】
前記プログラマブルな遅延素子は、プログラマブルな負荷を有する論理素子を含み、
前記プログラマブルな遅延素子は、前記プログラマブルな負荷の大きさを決定する複数ビットのデジタル値を受信する、請求項3の回路。
【請求項7】
前記非整数遅延素子回路は、フィードバックループを含む、請求項1の回路。
【請求項8】
前記一定の端数分は1/2である、請求項1の回路。
【請求項9】
前記第1及び第2DLTCは、シングルエンドの遅延線タイムスタンプ回路である、請求項1の回路。
【請求項10】
前記第1及び第2DLTCは、差動遅延線タイムスタンプ回路である、請求項1の回路。
【請求項11】
(a)遅延素子の遅延線(delay line)を含む第1遅延線タイムスタンプ回路(DLTC)の第1入力ノードに第1信号を供給することと、
(b)前記第1DLTCの第2入力ノードに参照信号を供給することと、
(c)遅延素子の遅延線を含む第2DLTCの第1入力ノードに第2信号を供給することと、
(d)前記第2DLTCの第2入力ノードに前記参照信号を供給することと、
(e)前記第2信号が前記第1信号の時間シフトされた複製であるように、そして前記第2信号が前記第1信号に対して遅延素子の伝播遅延の一定の端数分(fraction)だけ時間シフトされるように、前記第1信号を前記第2信号に対して制御することと
を備える方法。
【請求項12】
前記第1DLTCの前記遅延線の前記遅延素子はインバータであり、
前記第2DLTCの前記遅延線の前記遅延素子はインバータであり、
前記(e)における前記遅延素子での前記伝播遅延は、インバータでの伝播遅延である、請求項11の方法。
【請求項13】
前記(e)は、第2論理素子の伝播遅延が、第1論理素子での伝播遅延の1.5倍の長さとなるよう、前記第2論理素子の負荷を制御すること、を含み、
前記第1及び第2論理素子は、実質的に同一の構造である、請求項11の方法。
【請求項14】
前記(e)は、第1信号のエッジが第1インバータから出力される第1時刻と、第2信号のエッジが第2インバータから出力される第2時刻との間の第1時間差を示す第1時間差信号を生成すること、を含み、
前記(e)は、前記第2時刻と、第3信号のエッジが第3インバータから出力される第3時刻との間の第2時間差を示す第2時間差信号を生成すること、を含み、
プログラマブルな負荷が、前記第2インバータの出力リードに結合され、
前記(e)の前記制御することは、前記プログラマブルな負荷を制御すること、を含む請求項11の方法。
【請求項15】
前記(e)は、第1時間差信号が前記第2時間差信号より大きいか否かを判断すること、を更に含む請求項14の方法。
【請求項16】
インバータ列である第1遅延線を含む第1遅延線タイムスタンプ回路(DLTC)と、
インバータ列である第2遅延線を含む第2遅延線タイムスタンプ回路(DLTC)と
を備え、前記第1DLTCの前記インバータ列の各々の前記インバータ、及び前記第2DLTCの前記インバータ列の各々の前記インバータは、実質的に同一の伝播遅延を有し、
前記伝播遅延よりも実質的に小さい時間分解能を有するタイムスタンプを出力する、時間/デジタル変換器。
【請求項17】
前記第1DLTCの入力リードに第1信号を供給し、前記第2DLTCの入力リードに第2信号を供給する非整数(fractional)遅延素子回路を更に備え、
前記第2信号は、前記第1信号の時間シフトした複製である、請求項16の時間/デジタル変換器。
【請求項18】
前記非整数遅延素子回路は、フィードバックループを含む、請求項17の時間/デジタル変換器。
【請求項19】
プログラマブルな遅延素子を用いて、第1信号の時間シフトされた複製であり、前記第1信号に対して時間シフトを有する第2信号を生成することと、
第1の時間/デジタル変換器(TDC)を用いて、前記第1信号のエッジと参照信号のエッジとの間の時間を示す第1タイムスタンプを生成することと、
第2のTDCを用いて、前記第2信号のエッジと前記参照信号のエッジとの間の時間を示す第2タイムスタンプを生成することと
を備え、前記時間シフトの大きさはインバータでの伝播遅延よりも小さく、
前記第1及び第2タイムスタンプは同時に生成される、方法。
【請求項20】
前記第1及び第2タイムスタンプを合成して、全体のタイムスタンプを生成すること、を更に備え、
前記全体のタイムスタンプは、前記第1タイムスタンプの分解能より高く、前記第2タイムスタンプの分解能よりも高い分解能を有する、請求項19の方法。
【請求項21】
第1タイムスタンプ分解能を有し、第1タイムスタンプを生成する第1遅延線タイムスタンプ回路(DLTC)と、
前記第1タイムスタンプ分解能と同じ第2タイムスタンプ分解能を有し、第2タイムスタンプを生成する第2DLTCと、
前記第1及び第2タイムスタンプが共に全体のタイムスタンプを形成するように、前記第1DLTCに第1信号を供給し、前記第2DLTCに第2信号を供給する手段と
を備え、前記第1及び第2DLTCは、前記第1及び第2タイムスタンプを、参照信号のエッジに応答して同時に生成し、
前記全体のタイムスタンプは、前記第1タイムスタンプ分解能または前記第2タイムスタンプ分解能よりも高い分解能を有する、回路。
【請求項22】
前記回路は、前記第1及び第2信号を生成するために用いられる入力信号を受信し、
前記全体のタイムスタンプは、前記入力信号のエッジと前記参照クロック信号のエッジとの間の遅延を示すデジタル値である、請求項21の回路。
【請求項23】
前記回路は、モバイル通信機器の受信機の一部である、請求項22の回路。
【請求項1】
入力信号S0を受信し、前記入力信号の第1の時間シフトされたバージョン(S1)を出力し、前記入力信号の第2の時間シフトされたバージョン(S2)を出力する非整数(fractional)遅延素子回路と、
前記S1を受信し、前記S1が伝播する第1遅延線(delay line)を含む第1遅延線タイムスタンプ回路(DLTC)と、
前記S2を受信し、前記S2が伝播する第2遅延線を含む第2DLTCと
を備え、前記S2は、前記S1に対して、遅延素子による伝播遅延の一定の端数分(fractional amount)だけ時間シフトされる、回路。
【請求項2】
前記遅延素子はインバータであり、前記第1遅延線はインバータの遅延線であり、前記第2遅延線はインバータの遅延線である、請求項1の回路。
【請求項3】
前記非整数遅延素子回路は、
前記入力信号S0を受信して前記S1を出力する第1伝播遅延回路と、
プログラマブルな遅延素子を含み、前記入力信号S0を受信して前記S2を出力する第2伝播遅延回路と、
前記プログラマブルな遅延素子を制御する時間差イコライゼーション(equalization)回路と
を含む請求項1の回路。
【請求項4】
前記非整数遅延素子回路は、第1ノードの信号のエッジと第2ノードの信号のエッジとの間の第1時間差を検出し、
前記非整数遅延素子回路は、前記第2ノードの前記信号の前記エッジと第3ノードの信号のエッジとの間の第2時間差を検出し、
前記非整数遅延素子回路は、前記第1及び第2時間差を実質的に等しくする、請求項3の回路。
【請求項5】
前記第1ノードは前記第1伝播遅延回路のノードであり、
前記第2ノードは前記第2伝播遅延回路のノードであり、
前記第3ノードは前記第1伝播遅延回路のノードである、請求項4の回路。
【請求項6】
前記プログラマブルな遅延素子は、プログラマブルな負荷を有する論理素子を含み、
前記プログラマブルな遅延素子は、前記プログラマブルな負荷の大きさを決定する複数ビットのデジタル値を受信する、請求項3の回路。
【請求項7】
前記非整数遅延素子回路は、フィードバックループを含む、請求項1の回路。
【請求項8】
前記一定の端数分は1/2である、請求項1の回路。
【請求項9】
前記第1及び第2DLTCは、シングルエンドの遅延線タイムスタンプ回路である、請求項1の回路。
【請求項10】
前記第1及び第2DLTCは、差動遅延線タイムスタンプ回路である、請求項1の回路。
【請求項11】
(a)遅延素子の遅延線(delay line)を含む第1遅延線タイムスタンプ回路(DLTC)の第1入力ノードに第1信号を供給することと、
(b)前記第1DLTCの第2入力ノードに参照信号を供給することと、
(c)遅延素子の遅延線を含む第2DLTCの第1入力ノードに第2信号を供給することと、
(d)前記第2DLTCの第2入力ノードに前記参照信号を供給することと、
(e)前記第2信号が前記第1信号の時間シフトされた複製であるように、そして前記第2信号が前記第1信号に対して遅延素子の伝播遅延の一定の端数分(fraction)だけ時間シフトされるように、前記第1信号を前記第2信号に対して制御することと
を備える方法。
【請求項12】
前記第1DLTCの前記遅延線の前記遅延素子はインバータであり、
前記第2DLTCの前記遅延線の前記遅延素子はインバータであり、
前記(e)における前記遅延素子での前記伝播遅延は、インバータでの伝播遅延である、請求項11の方法。
【請求項13】
前記(e)は、第2論理素子の伝播遅延が、第1論理素子での伝播遅延の1.5倍の長さとなるよう、前記第2論理素子の負荷を制御すること、を含み、
前記第1及び第2論理素子は、実質的に同一の構造である、請求項11の方法。
【請求項14】
前記(e)は、第1信号のエッジが第1インバータから出力される第1時刻と、第2信号のエッジが第2インバータから出力される第2時刻との間の第1時間差を示す第1時間差信号を生成すること、を含み、
前記(e)は、前記第2時刻と、第3信号のエッジが第3インバータから出力される第3時刻との間の第2時間差を示す第2時間差信号を生成すること、を含み、
プログラマブルな負荷が、前記第2インバータの出力リードに結合され、
前記(e)の前記制御することは、前記プログラマブルな負荷を制御すること、を含む請求項11の方法。
【請求項15】
前記(e)は、第1時間差信号が前記第2時間差信号より大きいか否かを判断すること、を更に含む請求項14の方法。
【請求項16】
インバータ列である第1遅延線を含む第1遅延線タイムスタンプ回路(DLTC)と、
インバータ列である第2遅延線を含む第2遅延線タイムスタンプ回路(DLTC)と
を備え、前記第1DLTCの前記インバータ列の各々の前記インバータ、及び前記第2DLTCの前記インバータ列の各々の前記インバータは、実質的に同一の伝播遅延を有し、
前記伝播遅延よりも実質的に小さい時間分解能を有するタイムスタンプを出力する、時間/デジタル変換器。
【請求項17】
前記第1DLTCの入力リードに第1信号を供給し、前記第2DLTCの入力リードに第2信号を供給する非整数(fractional)遅延素子回路を更に備え、
前記第2信号は、前記第1信号の時間シフトした複製である、請求項16の時間/デジタル変換器。
【請求項18】
前記非整数遅延素子回路は、フィードバックループを含む、請求項17の時間/デジタル変換器。
【請求項19】
プログラマブルな遅延素子を用いて、第1信号の時間シフトされた複製であり、前記第1信号に対して時間シフトを有する第2信号を生成することと、
第1の時間/デジタル変換器(TDC)を用いて、前記第1信号のエッジと参照信号のエッジとの間の時間を示す第1タイムスタンプを生成することと、
第2のTDCを用いて、前記第2信号のエッジと前記参照信号のエッジとの間の時間を示す第2タイムスタンプを生成することと
を備え、前記時間シフトの大きさはインバータでの伝播遅延よりも小さく、
前記第1及び第2タイムスタンプは同時に生成される、方法。
【請求項20】
前記第1及び第2タイムスタンプを合成して、全体のタイムスタンプを生成すること、を更に備え、
前記全体のタイムスタンプは、前記第1タイムスタンプの分解能より高く、前記第2タイムスタンプの分解能よりも高い分解能を有する、請求項19の方法。
【請求項21】
第1タイムスタンプ分解能を有し、第1タイムスタンプを生成する第1遅延線タイムスタンプ回路(DLTC)と、
前記第1タイムスタンプ分解能と同じ第2タイムスタンプ分解能を有し、第2タイムスタンプを生成する第2DLTCと、
前記第1及び第2タイムスタンプが共に全体のタイムスタンプを形成するように、前記第1DLTCに第1信号を供給し、前記第2DLTCに第2信号を供給する手段と
を備え、前記第1及び第2DLTCは、前記第1及び第2タイムスタンプを、参照信号のエッジに応答して同時に生成し、
前記全体のタイムスタンプは、前記第1タイムスタンプ分解能または前記第2タイムスタンプ分解能よりも高い分解能を有する、回路。
【請求項22】
前記回路は、前記第1及び第2信号を生成するために用いられる入力信号を受信し、
前記全体のタイムスタンプは、前記入力信号のエッジと前記参照クロック信号のエッジとの間の遅延を示すデジタル値である、請求項21の回路。
【請求項23】
前記回路は、モバイル通信機器の受信機の一部である、請求項22の回路。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【公表番号】特表2011−517161(P2011−517161A)
【公表日】平成23年5月26日(2011.5.26)
【国際特許分類】
【出願番号】特願2010−549825(P2010−549825)
【出願日】平成21年3月3日(2009.3.3)
【国際出願番号】PCT/US2009/035913
【国際公開番号】WO2009/111496
【国際公開日】平成21年9月11日(2009.9.11)
【出願人】(595020643)クゥアルコム・インコーポレイテッド (7,166)
【氏名又は名称原語表記】QUALCOMM INCORPORATED
【Fターム(参考)】
【公表日】平成23年5月26日(2011.5.26)
【国際特許分類】
【出願日】平成21年3月3日(2009.3.3)
【国際出願番号】PCT/US2009/035913
【国際公開番号】WO2009/111496
【国際公開日】平成21年9月11日(2009.9.11)
【出願人】(595020643)クゥアルコム・インコーポレイテッド (7,166)
【氏名又は名称原語表記】QUALCOMM INCORPORATED
【Fターム(参考)】
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