位相比較器及び測定装置
【課題】２つの信号の位相比較結果を確実に保持できる位相比較器を提供する。
【解決手段】２つの信号ＣＭＰ、ＲＥＦの位相を比較して、その位相関係を出力する比較部１０と、比較部より出力される位相比較結果を入力信号として受信し信号ＯＵＴとして出力するホールド回路３０と、比較部の出力に基づいて位相比較結果が確定したか否かを判定し、位相比較結果が確定したと判定した場合にホールド信号Ｃを出力するホールド信号生成部２０とを備え、ホールド回路は、ホールド信号が出力されている期間は前記入力信号を保持するようにして、比較部による位相比較結果が確定する前に状態が保持されることを防止し、位相比較結果を確実に保持できるようにする。
【解決手段】２つの信号ＣＭＰ、ＲＥＦの位相を比較して、その位相関係を出力する比較部１０と、比較部より出力される位相比較結果を入力信号として受信し信号ＯＵＴとして出力するホールド回路３０と、比較部の出力に基づいて位相比較結果が確定したか否かを判定し、位相比較結果が確定したと判定した場合にホールド信号Ｃを出力するホールド信号生成部２０とを備え、ホールド回路は、ホールド信号が出力されている期間は前記入力信号を保持するようにして、比較部による位相比較結果が確定する前に状態が保持されることを防止し、位相比較結果を確実に保持できるようにする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、２つの信号の位相を比較して比較結果を出力する位相比較器及びそれを備える測定装置に関する。
【背景技術】
【０００２】
半導体集積回路に搭載されるＴＤＣ（Time-to-Digital Converter）やＤＬＬ（Delay Locked Loop）回路において、２つの信号の位相を比較して２値で結果を出力する位相比較器が使用されている。この位相比較器は、２つの信号の位相差を測定するのではなく、一方の信号を基準信号として、他方の信号（比較信号）の位相が進んでいるか、遅れているかを判定する。その結果、例えば、基準信号に比べて比較信号の位相が進んでいれば比較結果として“１”を出力し、基準信号に比べて比較信号の位相が遅れていれば比較結果として“０”を出力する。
【０００３】
図１２に、従来の位相比較器の構成例を示す（例えば、特許文献１参照。）。
比較信号（例えば、入力データ信号）ＣＭＰが、否定論理積演算回路（ＮＡＮＤ回路）１０１に入力されるとともに、遅延回路Ａ１０２及びインバータ１０３により遅延時間ＤＷ１だけ遅延されてＮＡＮＤ回路１０１に入力される。また、基準信号（例えば、クロック信号）ＲＥＦが、ＮＡＮＤ回路１０４に入力されるとともに、遅延回路Ａ１０５及びインバータ１０６により遅延時間ＤＷ１だけ遅延されてＮＡＮＤ回路１０４に入力される。
【０００４】
ＮＡＮＤ回路１０１の出力Ｚ１がＮＡＮＤ回路１０７に入力され、ＮＡＮＤ回路１０４の出力Ｚ２がＮＡＮＤ回路１０８に入力される。また、ＮＡＮＤ回路１０７にはＮＡＮＤ回路１０８の出力Ｑ２が入力され、ＮＡＮＤ回路１０８にはＮＡＮＤ回路１０７の出力Ｑ１が入力される。すなわち、ＮＡＮＤ回路１０７、１０８により、セット・リセットフリップフロップ（ＳＲ−ＦＦ）が構成されている。
【０００５】
ＮＡＮＤ回路１０７の出力Ｑ１がＤフリップフロップ（Ｄ−ＦＦ）１０９に入力される。また、Ｄ−ＦＦ１０９には、遅延回路Ａ１０５及びインバータ１０６により遅延時間ＤＷ１だけ遅延され、さらに遅延回路Ｂ１１０により遅延時間ＤＷ２だけ遅延されて基準信号ＲＥＦが入力される。そして、Ｄ−ＦＦ１０９の出力が、位相比較器の出力ＯＵＴとして出力される。
【０００６】
図１２に示した位相比較器において、比較信号ＣＭＰがローレベル（“Ｌ”）からハイレベル（“Ｈ”）に変化すると、図１３に示したように期間ＤＷ１だけ“Ｌ”となるワンショットパルスがＮＡＮＤ回路１０１の出力Ｚ１に発生する（時刻Ｔ５１〜Ｔ５３）。同様に、基準信号ＲＥＦが“Ｌ”から“Ｈ”に変化すると、期間ＤＷ１だけ“Ｌ”となるワンショットパルスがＮＡＮＤ回路１０４の出力Ｚ２に発生する（時刻Ｔ５２〜Ｔ５４）。
【０００７】
ＮＡＮＤ回路１０１、１０４の出力Ｚ１、Ｚ２がともに“Ｌ”になることにより、ＮＡＮＤ回路１０７、１０８の出力Ｑ１、Ｑ２がともに“Ｈ”になる。そして、出力Ｚ１、Ｚ２の一方が“Ｈ”になることに応じて出力Ｑ１、Ｑ２の一方のみが“Ｌ”になり（時刻Ｔ５３、Ｔ５４）、続いて出力Ｚ１、Ｚ２がともに“Ｈ”になって位相比較結果が保持される。具体的には、ＮＡＮＤ回路１０１の出力Ｚ１が先に“Ｈ”になると、ＮＡＮＤ回路１０７の出力Ｑ１が“Ｌ”となり、出力Ｑ１、Ｑ２の各々が“Ｌ”、“Ｈ”である状態が位相比較結果として保持される。一方、ＮＡＮＤ回路１０４の出力Ｚ２が先に“Ｈ”になると、ＮＡＮＤ回路１０８の出力Ｑ２が“Ｌ”となり、出力Ｑ１、Ｑ２の各々が“Ｈ”、“Ｌ”である状態が位相比較結果として保持される。
【０００８】
その後、基準信号ＲＥＦが“Ｈ”から“Ｌ”に変化すると（時刻Ｔ５５）、遅延回路Ａ１０５及びインバータ１０６により遅延時間ＤＷ１だけ遅れて出力Ｒ１が“Ｌ”から“Ｈ”に変化し（時刻Ｔ５６）、さらに遅延回路Ｂ１１０により遅延時間ＤＷ２だけ遅れて出力Ｒ２が“Ｌ”から“Ｈ”に変化する（時刻Ｔ５７）。Ｄ−ＦＦ１０９は、この出力Ｒ２が“Ｌ”から“Ｈ”に変化することによって、位相比較結果であるＮＡＮＤ回路１０７の出力Ｑ１をホールドし出力ＯＵＴとして出力する（時刻Ｔ５８）。
【０００９】
【特許文献１】特開２００３−２４３９８１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
２つの信号の位相を比較して２値で結果を出力する位相比較器は、２つの信号の位相差が狭まると位相比較を行うことができなくなる。これは不感帯と呼ばれ、通常、位相比較器は、ある程度の幅の不感帯を持つ。位相比較器には当然ながら応答時間があり、これがＴＤＣのタイミングの大部分を占めている。特に、位相比較器が不感帯付近で動作する場合には応答速度が低下する。例えば、信号が“Ｌ”から“Ｈ”に変化するポジティブエッジ同士の位相比較を行う位相比較器では、回路構成によっては“Ｈ”から“Ｌ”に変化するネガティブエッジにより位相比較結果がクリアされるものもある。
【００１１】
ＴＤＣは、異なる遅延時間τs、τfの遅延素子を用いて構成され、遅延素子でつくる遅延差を時間分解能（τs−τf）として２つの信号の位相差をコード（例えば、サーモメータコード）で出力する。測定時間分解能が細かいほど、位相比較器の不感帯の広さが誤差要因になる。また、位相比較器の応答時間がＴＤＣのタイミングの最もクリティカルな要因になっているので、位相比較器がＴＤＣの速度性能の上限を決めている。また、位相比較器の位相比較結果がネガティブエッジでクリアされる場合には、信号のデューティ（Duty）比がＴＤＣの速度上限を決めてしまうこともある。
【００１２】
したがって、高周波信号の位相差を高分解能で測定する目的のＴＤＣでは、位相比較器は、不感帯が狭く（高感度）、不感帯付近でも高速動作し、かつ信号のデューティ比に依存しないことが要求される。
【００１３】
２つの信号の位相を比較して２値で結果を出力する位相比較器として、ＳＲ−ＦＦ、及びＤ−ＦＦがある。ＳＲ−ＦＦは、不感帯が狭く（１ｐｓｅｃ程度）、位相比較の感度が高い。しかし、ＳＲ−ＦＦは、ネガティブエッジにより位相比較結果がクリアされてしまうため、周波数限界が被測定信号のデューティ比に依存するという欠点を持つ。また、Ｄ−ＦＦは、ＮＡＮＤゲートで構成する回路方式のものと、インバータとトランスファーゲートとで構成する回路方式のものがある。ＮＡＮＤゲートで構成する回路方式のものは、ＳＲ−ＦＦを組み合わせて使うために周波数限界が被測定信号のデューティ比に依存する。一方、インバータとトランスファーゲートとで構成する回路方式のものは、被測定信号のネガティブエッジは作用しないので、周波数限界が被測定信号のデューティ比に依存せず位相比較器の応答速度に依存するという点では優れているが不感帯が広い（８ｐｓｅｃ程度）。
【００１４】
図１２に示したように、信号のネガティブエッジで位相比較結果がクリアされることを防止するために、位相比較器の後段にホールド回路を設ける方法がある。しかしながら、位相比較結果をホールドするためにワンショットパルスを使用しており、ＳＲ−ＦＦが応答できる十分なパルス幅を持ち、かつ各信号に基づくワンショットパルスがともに“Ｌ”となって前の位相比較結果がクリアされる必要がある。したがって、図１２に示した遅延回路Ａ１０２、１０５による遅延時間ＤＷ１を十分長くしなければならず、動作速度が低
下する。
【００１５】
また、位相比較結果を外部に出力したり、ＲＡＭ等の内部記憶回路に記録したりするには、デジタル回路に信号を送る必要がある。つまり、図１２に示したように、位相比較結果がＤ−ＦＦ１０９等にホールドされクロック同期転送される必要がある。
【００１６】
しかしながら、図１４に一例を示すように、比較信号ＣＭＰと基準信号ＲＥＦの位相差（Ｐ１１）が小さくメタステーブル等が発生した場合には、位相比較結果の確定に時間を要し、ＳＲ−ＦＦによる位相判定時間が長くなる。したがって、基準信号ＲＥＦのネガティブエッジ（時刻Ｔ６１）から遅延時間ＤＷ１、ＤＷ２が経過した時刻Ｔ６３までに位相比較結果が確定していないと、正確な位相比較結果をホールドすることができない。また、図１５に一例を示すように遅延時間ＤＷ２が長すぎても、基準信号ＲＥＦのネガティブエッジ（時刻Ｔ７１）から遅延時間ＤＷ１、ＤＷ２が経過した時刻Ｔ７４になる以前に、位相比較結果がクリアされてしまい正確な位相比較結果をホールドすることができない。また、ネガティブエッジにより位相比較結果をＤ−ＦＦにホールドするため、位相比較可能な周波数限界が信号のデューティ比に依存する。
【００１７】
本発明は、２つの信号の位相比較結果を確実に保持できる位相比較器及びそれを用いた測定装置を提供することを目的とする。
【課題を解決するための手段】
【００１８】
本発明の一観点によれば、第１入力信号と第２入力信号の位相を比較してその位相関係を出力する比較部と、前記比較部より出力される位相比較結果を第３入力信号として受信して出力する第１の保持部と、前記比較部の出力に基づいて位相比較結果が確定したか否かを判定し、位相比較結果が確定したと判定した場合には第１制御信号を出力する第１の信号生成部とを備える位相比較器が提供される。第１の保持部は、第１制御信号が出力されている期間は第３入力信号を保持する。
【発明の効果】
【００１９】
比較部での位相比較結果が確定したことをもって、第１の信号生成部が第１制御信号を出力し第１の保持部が位相比較結果を保持するので、第１入力信号と第２入力信号の位相比較結果が確定する前に状態が保持されることを防止し、位相比較結果を確実に保持することができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施形態を図面に基づいて説明する。
【００２１】
（第１の実施形態）
本発明の第１の実施形態について説明する。
図１は、第１の実施形態に係る位相比較器の構成例を示すブロック図である。第１の実施形態に係る位相比較器は、比較部１０、ホールド信号生成部２０、及び第１のホールド回路３０を有する。
【００２２】
比較部１０は、比較信号（例えば、入力データ信号）ＣＭＰ及び基準信号（例えば、クロック信号）ＲＥＦが入力される。比較部１０は、入力される比較信号ＣＭＰと基準信号ＲＥＦの位相を比較し、位相比較結果を出力信号Ｓ１により２値で出力する。
【００２３】
ホールド信号生成部２０は、比較部１０の出力信号Ｓ１が入力され、該出力信号Ｓ１に基づいてホールド信号Ｓ３を生成し出力する。具体的には、ホールド信号生成部２０は、入力される信号Ｓ１に基づいて、比較信号ＣＭＰと基準信号ＲＥＦの位相比較結果が確定
したか否かを判定し、位相比較結果が確定したと判定した場合にはホールド信号Ｓ３を出力（アサート）する。また、ホールド信号生成部２０は、比較部１０の出力信号Ｓ１、すなわち位相比較結果を第１のホールド回路３０に合うように処理し出力信号Ｓ２として出力する。
【００２４】
第１のホールド回路３０は、ホールド信号生成部２０より出力信号Ｓ２及びホールド信号Ｓ３が入力される。第１のホールド回路３０は、ホールド信号Ｓ３に応じて、出力信号Ｓ２により伝達される位相比較結果を保持（ホールド）し、出力信号ＯＵＴとして出力する。第１のホールド回路３０は、ホールド信号Ｓ３がアサートされている期間及び出力信号Ｓ２が所定値である期間において値を保持して出力信号ＯＵＴとして出力し、それ以外の期間（ホールド信号Ｓ３が停止（ネゲート）されかつ出力信号Ｓ２が所定値でない期間）において出力信号Ｓ２を取り込んで出力信号ＯＵＴとして出力する。
【００２５】
図２は、図１に示した位相比較器の回路構成例を示す図である。
比較部１０は、２つのＮＡＮＤ回路１１、１２を有する。ＮＡＮＤ回路１１は、比較信号ＣＭＰ、及びＮＡＮＤ回路１２の出力ＱＮが入力される。また、ＮＡＮＤ回路１２は、基準信号ＲＥＦ、及びＮＡＮＤ回路１１の出力ＱＰが入力される。すなわち、ＮＡＮＤ回路１１、１２により、ＳＲ−ＦＦが構成されている。このように、比較信号ＣＭＰと基準信号ＲＥＦの位相比較を行う比較部１０にＳＲ−ＦＦを使用することで、比較部自体の不感帯を非常に狭くすることができ、高感度の位相比較を実現することができる。なお、位相比較精度の向上等を図るためにＮＡＮＤ回路１１、１２の駆動能力を調整可能なように構成しても良い。
【００２６】
比較部１０の論理式を以下に示す。
【００２７】
【数１】
【００２８】
すなわち、比較信号ＣＭＰ及び基準信号ＲＥＦがともに“Ｌ”の場合には、比較部１０の出力ＱＰ、ＱＮがともに“Ｈ”になる。比較信号ＣＭＰ及び基準信号ＲＥＦがともに“Ｌ”の状態から比較信号ＣＭＰが“Ｈ”に変化すると、出力ＱＰが“Ｌ”になり、出力ＱＮが“Ｈ”を維持する。一方、比較信号ＣＭＰ及び基準信号ＲＥＦがともに“Ｌ”の状態から基準信号ＲＥＦが“Ｈ”に変化すると、出力ＱＮが“Ｌ”になり、出力ＱＰが“Ｈ”を維持する。
【００２９】
ホールド信号生成部２０は、２つのインバータ２１、２２及び否定論理和演算回路（ＮＯＲ回路）２３を有する。インバータ２１は、比較部１０内のＮＡＮＤ回路１１の出力ＱＰが入力され、インバータ２２は、比較部１０内のＮＡＮＤ回路１２の出力ＱＮが入力される。ＮＯＲ回路２３は、インバータ２１、２２の各出力ＡＰ、ＡＮが入力され、その演算結果をホールド信号Ｃとして出力する。
【００３０】
すなわち、比較信号ＣＭＰ及び基準信号ＲＥＦがともに“Ｌ”の場合にはインバータ２１、２２の出力ＡＰ、ＡＮがともに“Ｌ”であるので、ＮＯＲ回路２３の出力であるホールド信号Ｃは“Ｈ”（ネゲート）になる。比較信号ＣＭＰ及び基準信号ＲＥＦがともに“Ｌ”の状態から、比較信号ＣＭＰ又は基準信号ＲＥＦの少なくとも一方が“Ｈ”になり、比較部１０での位相比較結果が確定すると、出力ＡＰ、ＡＮの一方が“Ｈ”になりホールド信号Ｃは“Ｌ”にアサートされる。
【００３１】
第１のホールド回路３０は、ホールド信号生成部２０内のインバータ２１、２２の出力ＡＰ、ＡＮがそれぞれ入力される入力端子ＡＰ，ＡＮ、及びＮＯＲ回路２３の出力（ホールド信号Ｃ）が入力される入力端子Ｃを有する。また、第１のホールド回路３０は、出力端子ＸＰ、ＸＮを有し、出力端子ＸＰからの出力が位相比較器の出力信号ＯＵＴとして出力される。
【００３２】
ホールド回路３０の論理式を以下に示す。
【００３３】
【数２】
【００３４】
すなわち、第１のホールド回路３０は、入力端子Ｃへの入力が“Ｌ”の場合には、ホールド状態となり前の値を保持し出力する。また、第１のホールド回路３０は、入力端子Ｃへの入力が“Ｈ”であって、かつ入力端子ＡＰ，ＡＮへの入力がともに“Ｌ”の場合にも、ホールド状態となり前の値を保持し出力する。それ以外の場合、すなわち入力端子Ｃへの入力が“Ｈ”であって、かつ入力端子ＡＰ，ＡＮへの入力の一方が“Ｈ”の場合には、オープン状態となり入力端子ＡＰ，ＡＮへの入力を出力端子ＸＰ、ＸＮから出力する。
【００３５】
図３は、ホールド回路３０の具体的な回路構成例を示す図である。
図３には、一例として入力ＡＰ，ＡＮやホールド信号Ｃのパルス幅が狭くても入力値を書き込むことができるパルスドラッチ型のホールド回路を示している。
【００３６】
図３において、Ｎチャネルトランジスタ３１、３２のゲートにはホールド信号Ｃが供給され、Ｎチャネルトランジスタ３３、３４のゲートには入力ＡＰ、ＡＮが供給される。トランジスタ３１は、ソースが基準電位（“Ｌ”レベルに相当）に接続され、ドレインがトランジスタ３３のソースに接続される。同様に、トランジスタ３２は、ソースが基準電位に接続され、ドレインがトランジスタ３４のソースに接続される。
【００３７】
また、インバータ３５、３６によりラッチが構成される。トランジスタ３３のドレインが、インバータ３５の入力端とインバータ３６の出力端との接続点に接続され、トランジスタ３４のドレインが、インバータ３５の出力端とインバータ３６の入力端との接続点に接続される。インバータ３５の出力が出力ＸＰとして出力され、インバータ３６の出力が出力ＸＮとして出力される。なお、図３に示したホールド回路３０を用いる場合には、入力値の取り込み時において、入力ＡＮは入力ＡＰの反転となっていなければならない。
【００３８】
図３に示したホールド回路３０の入出力を下表に示す。
【００３９】
【表１】
【００４０】
図３に示すようなパルスドラッチ型のホールド回路３０を用いることで、上述したように入力ＡＰ，ＡＮやホールド信号Ｃのパルス幅が狭くても入力値を書き込むことができ、入力ＡＰ，ＡＮやホールド信号Ｃのパルス幅が狭くなりやすい高周波信号でも安定した動作を実現することができる。例えば、比較部１０の不感帯付近で動作して比較部１０の応答速度が低下し、かつ測定対象の信号の周波数が高いために十分なパルス幅のホールド信号Ｃが出力されなくても入力ＡＰ，ＡＮを書き込んでホールドすることができる。
【００４１】
図４は、ホールド回路３０の他の回路構成例を示す図である。
図４には、一例としてＳＲ−ＦＦを使用した一般的なクロック同期式のホールド回路を示している。
【００４２】
図４において、ＮＡＮＤ回路７１は、ホールド信号Ｃ及び入力ＡＰが入力され、ＮＡＮＤ回路７２は、ホールド信号Ｃ及び入力ＡＮが入力される。また、ＮＡＮＤ回路７３は、ＮＡＮＤ回路７１の出力が入力されるとともに、ＮＡＮＤ回路７４の出力が入力される。同様に、ＮＡＮＤ回路７４は、ＮＡＮＤ回路７２の出力が入力されるとともに、ＮＡＮＤ回路７３の出力が入力される。すなわち、ＮＡＮＤ回路７３及び７４によりＳＲ−ＦＦが構成され、ＮＡＮＤ回路７３の出力が出力ＸＰとして出力され、ＮＡＮＤ回路７４の出力が出力ＸＮとして出力される。なお、図４に示したホールド回路３０を用いる場合には、ホールド時において、入力ＡＮは入力ＡＰの反転となっていなければならない。
【００４３】
図４に示したホールド回路３０の論理式を以下に示す。
【００４４】
【数３】
【００４５】
次に、第１の実施形態に係る位相比較器の動作について説明する。
図５は、第１の実施形態に係る位相比較器の動作例を示すタイミングチャートである。
【００４６】
第１の実施形態に係る位相比較器において、図５に示すように比較信号ＣＭＰ及び基準信号ＲＥＦがともに“Ｌ”の状態から、時刻Ｔ１１にて比較信号ＣＭＰが“Ｈ”に変化すると、比較部１０での比較信号ＣＭＰと基準信号ＲＥＦの位相比較により出力ＱＰが“Ｈ”から“Ｌ”に変化する（時刻Ｔ１２）。
【００４７】
これにより、時刻Ｔ１３にてホールド信号生成部２０内のインバータ２１の出力ＡＰが“Ｌ”から“Ｈ”に変化する。このとき、ホールド信号Ｃが“Ｈ”であるので、インバータ２１、２２の出力ＡＰ、ＡＮはホールド回路３０に取り込まれる。また、ホールド信号生成部２０は、インバータ２１の出力ＡＰが“Ｌ”から“Ｈ”に変化することにより比較部１０での位相比較結果が確定したと判定し、時刻Ｔ１３からＮＯＲ回路２３による遅延時間が経過した時刻Ｔ１４にてホールド信号Ｃが“Ｌ”にアサートされる。これにより、ホールド回路３０は、ホールド状態となり、時刻Ｔ１４における入力値、すなわち２値で出力された確定した位相比較結果を保持する。
【００４８】
続いて、時刻Ｔ１５にて比較信号ＣＭＰが“Ｈ”から“Ｌ”に変化することにより、時刻Ｔ１６から時刻Ｔ２０に示すように各信号が変化する。このとき、インバータ２１、２２の出力ＡＰ、ＡＮも変化するが、時刻Ｔ２０まではホールド信号Ｃが“Ｌ”に維持されるので出力ＡＰ、ＡＮはホールド回路３０に取り込まれない。すなわち、時刻Ｔ１４から時刻Ｔ２０までの期間Ｐ１において、ホールド回路３０は、アサートされたホールド信号Ｃに基づいて保持動作を行い、値を保持し続ける。
【００４９】
ここで、時刻Ｔ１９においてインバータ２１、２２の出力ＡＰ、ＡＮがともに“Ｌ”になることで、時刻Ｔ２０において、ホールド信号生成部２０から出力されるホールド信号Ｃが“Ｌ”から“Ｈ”に変化する。したがって、ホールド回路３０は、ホールド信号Ｃによる保持動作を行わないが、インバータ２１、２２の出力ＡＰ、ＡＮがともに“Ｌ”であることによる保持動作を行い、ホールド状態を維持して値を保持する。時刻Ｔ２１にて基準信号ＲＥＦが“Ｌ”から“Ｈ”に変化することにより時刻Ｔ２１から時刻Ｔ２４に示すように各信号が変化し、インバータ２１、２２の出力ＡＰ、ＡＮの一方が“Ｈ”になる時刻Ｔ２３までは出力ＡＰ、ＡＮがともに“Ｌ”であることによる保持動作が行われる。すなわち、時刻Ｔ１９から時刻Ｔ２３までの期間Ｐ２において、ホールド回路３０は、入力端子ＡＰ，ＡＮへの入力がともに“Ｌ”であることによって入力値を保持し続ける。
【００５０】
したがって、第１の実施形態に係る位相比較器では、図５に示すように期間Ｐ１ではホールド信号Ｃにより値を保持し、期間Ｐ２ではホールド回路３０の機能（所定入力によるホールド）により値が保持される。また、期間Ｐ１と期間Ｐ２とは、ホールド信号生成部２０内のＮＯＲ回路２３の遅延時間分だけオーバーラップするので、比較部１０による位相比較結果を確実に保持し続けることができる。また、図５においてＰ３に示すように、比較信号ＣＭＰ及び基準信号ＲＥＦのポジティブエッジによる位相比較結果を、比較信号ＣＭＰ及び基準信号ＲＥＦのネガティブエッジによりクリアされることなく保持することができる。そのため、信号のデューティ比に依存することがなくなり、位相比較可能な周波数限界を上げることができ、高速かつ高感度な位相比較を実現することができる。
【００５１】
第１の実施形態によれば、比較部１０にて比較信号ＣＭＰと基準信号ＲＥＦの位相比較を行い、ホールド信号生成部２０が、比較部１０の位相比較の結果が確定したことをもって、位相比較結果をホールド回路３０に保持させるためのホールド信号Ｃをアサートする。これにより、比較部１０の位相比較の結果が確定する前に、位相比較結果として値を保持することを防止し、確定した位相比較結果を確実に保持することができる。
また、図１２に示した位相比較器のようなワンショットパルスも使用しないので、時間的な制約が緩和され高速かつ高感度な位相比較動作を実現することができる。
【００５２】
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。
【００５３】
第２の実施形態に係る位相比較器は、第１の実施形態に係る位相比較器に対してさらに１つのホールド回路を設け、ホールド信号とクロック信号を基にクロック同期信号を生成
して新たに設けたホールド回路のホールド制御を行う。なお、以下に説明する第２の実施形態では、基準信号ＲＥＦはクロック信号であるとする。
【００５４】
図６は、第２の実施形態に係る位相比較器の構成例を示すブロック図である。この図６において、図１に示した構成要素と同一の構成要素には同一の符号を付し、重複する説明は省略する。第２の実施形態に係る位相比較器は、比較部１０、ホールド信号生成部２０、第１のホールド回路３０、クロック同期信号生成部４０、及び第２のホールド回路５０を有する。
【００５５】
クロック同期信号生成部４０は、基準信号ＲＥＦ及びホールド信号生成部２０よりホールド信号Ｓ３が入力される。クロック同期信号生成部４０は、基準信号ＲＥＦ及びホールド信号Ｓ３に基づいてクロック同期信号Ｓ５を生成し出力する。具体的には、クロック同期信号生成部４０は、入力されるホールド信号Ｓ３に基づいて位相比較結果が確定したことを検出し、かつ基準信号ＲＥＦのポジティブエッジを検出して、その検出結果を基にクロック同期信号Ｓ５を出力する。
【００５６】
第２のホールド回路５０は、第１のホールド回路３０より出力信号Ｓ４として出力される位相比較結果及びクロック同期信号Ｓ５が入力される。第２のホールド回路５０は、クロック同期信号Ｓ５に応じて、出力信号Ｓ４により伝達される位相比較結果を取り込んで保持し、出力信号ＯＵＴとして出力する。
【００５７】
図７は、図６に示した位相比較器の回路構成例を示す図である。この図７において、図２に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。なお、図７においては、ホールド信号をＣ１とし、第１のホールド回路３０の出力端子ＸＰ、ＸＮからの出力を出力ＸＰ１、ＸＮ１としている。
【００５８】
クロック同期信号生成部４０は、ＮＡＮＤ回路４１、インバータ４２、４４、Ｄ−ＦＦ４３、及び遅延回路４５を有する。ＮＡＮＤ回路４１は、インバータ４２を介してホールド信号Ｃ１が入力されるとともに、Ｄ−ＦＦ４３の出力ＣＫＰが入力される。ＮＡＮＤ回路４１の出力がインバータ４４を介してクロック同期信号Ｃ２として出力される。
【００５９】
Ｄ−ＦＦ４３は、データ入力端子が“Ｈ”に固定され、クロック入力端子に基準信号ＲＥＦが供給される。Ｄ−ＦＦ４３は、基準信号ＲＥＦのポジティブエッジを検出すると、その出力ＣＫＰが“Ｈ”に固定される。なお、Ｄ−ＦＦ４３は、遅延回路４５を介して供給されるクロック同期信号Ｃ２に応じてリセットされる。遅延回路４５は、クロック同期信号Ｃ２を所定時間だけ遅延させるとともに反転して出力する。遅延回路４５は、例えば奇数段のインバータを縦続接続して構成される。
【００６０】
第２のホールド回路５０は、第１ホールド回路３０と同様に構成される。第２のホールド回路５０は、第１のホールド回路３０の出力ＸＰ１、ＸＮ１がそれぞれ入力される入力端子ＡＰ，ＡＮ、及びクロック同期信号生成部４０より出力されるクロック同期信号Ｃ２が入力される入力端子Ｃを有する。また、第２のホールド回路５０は、出力端子ＸＰ、ＸＮを有し、出力端子ＸＰからの出力ＸＰ２が位相比較器の出力信号ＯＵＴとして出力される。
【００６１】
第２のホールド回路５０は、入力端子Ｃへの入力が“Ｌ”の場合には、ホールド状態となり前の値を保持して出力し、入力端子Ｃへの入力が“Ｈ”の場合には、オープン状態となり入力端子ＡＰ，ＡＮへの入力を出力端子ＸＰ、ＸＮから出力する。
【００６２】
次に、第２の実施形態に係る位相比較器の動作について説明する。
図８は、第２の実施形態に係る位相比較器の動作例を示すタイミングチャートである。
【００６３】
第２の実施形態に係る位相比較器において、比較信号ＣＭＰ及び基準信号ＲＥＦがともに“Ｌ”の状態から、比較信号ＣＭＰ及び基準信号ＲＥＦの少なくとも一方が“Ｈ”に変化すると、第１の実施形態と同様にして比較部１０での位相比較結果が第１のホールド回路３０に保持される。
【００６４】
ここで、図８に示すように、比較信号ＣＭＰ及び基準信号ＲＥＦがともに“Ｌ”の状態から、時刻Ｔ３１にて基準信号ＲＥＦが“Ｈ”に変化したとする。これにより、クロック同期信号生成部４０内のＤ−ＦＦ４３は、基準信号ＲＥＦのポジティブエッジを検出し、その出力ＣＫＰが“Ｈ”となる（時刻Ｔ３２）。
【００６５】
比較部１０での位相比較結果が確定する前は、ホールド信号Ｃ１が“Ｈ”であるのでインバータ４２の出力ＣＬＰは“Ｌ”である。したがって、クロック同期信号Ｃ２は“Ｌ”であり、第２のホールド回路５０は、ホールド状態となって値を保持する。
【００６６】
その後、比較部１０での位相比較結果が確定することによりホールド信号Ｃ１が“Ｌ”となると、位相比較結果が第１のホールド回路３０に保持される（時刻Ｔ３３）。
【００６７】
また、Ｄ−ＦＦ４３の出力ＣＫＰが“Ｈ”であり、かつホールド信号Ｃ１が“Ｌ”になってインバータ４２の出力ＣＬＰが“Ｈ”になると、クロック同期信号Ｃ２が“Ｈ”となる（時刻３４）。これにより、第２のホールド回路５０は、オープン状態となって、第１のホールド回路３０の出力ＸＰ１、ＸＮ１（すなわち、保持している比較部１０での確定した位相比較結果）を取り込んで、出力ＸＰ２、ＸＮ２として出力する。時刻Ｔ３５に示すように、基準信号ＲＥＦが“Ｌ”に変化しても、基準信号ＲＥＦのネガティブエッジではＤ−ＦＦ４３の出力を変化させないために出力ＣＫＰは“Ｈ”を維持し、クロック同期信号Ｃ２が“Ｈ”に維持される。
【００６８】
そして、クロック同期信号Ｃ２が“Ｈ”となってから遅延回路４５による遅延時間が経過した時刻Ｔ３６にて、Ｄ−ＦＦ４３がリセットされ、出力ＣＫＰが“Ｌ”になる。これにより、時刻Ｔ３７にて、クロック同期信号Ｃ２が“Ｌ”となり、第２のホールド回路５０は、ホールド状態となって値を保持する。
【００６９】
第２の実施形態によれば、第１の実施形態に係る位相比較器と同様の効果が得られるとともに、基準信号ＲＥＦに同期させ、位相比較結果を外部に出力したり内部記憶回路に記録したりすることができる。
【００７０】
以下、上述した各実施形態に係る位相比較器を適用した測定装置について説明する。上述した各実施形態に係る位相比較器を測定装置に用いることで、高速かつ高感度な位相比較動作を実現し、かつ高周波信号でも安定した動作を実現することができる。
図９は、上述した各実施形態に係る位相比較器を用いて構成された測定装置の構成例を示す図であり、図９においては、一例としてＴＤＣを示している。
【００７１】
図９において、ＦＣ０〜ＦＣ７、ＦＲ０〜ＦＲ７、ＳＣ１〜ＳＣ７、ＳＲ１〜ＳＲ７は可変遅延素子である。可変遅延素子ＦＣ０〜ＦＣ７、ＦＲ０〜ＦＲ７の遅延時間はτfで
あり、可変遅延素子ＳＣ１〜ＦＣ７、ＳＲ１〜ＦＲ７の遅延時間はτsである。ここで、
遅延時間τf＜遅延時間τsとする。
【００７２】
可変遅延素子ＦＣ０〜ＦＣ７は、縦続接続され比較信号ＣＭＰを遅延させる。可変遅延素子ＦＣ０の出力をＰＤ０．Ｃとし、可変遅延素子ＦＣｉ（ｉ＝１〜７）の出力をＰＤｉ
＋．Ｃとする。また、可変遅延素子ＦＲ０〜ＦＲ７は、縦続接続され基準信号ＲＥＦを遅延させる。可変遅延素子ＦＲ０の出力をＰＤ０．Ｒとし、可変遅延素子ＦＲｉ（ｉ＝１〜７）の出力をＰＤｉ＋．Ｒとする。
【００７３】
同様に、可変遅延素子ＳＣ１〜ＳＣ７は、縦続接続され比較信号ＣＭＰを遅延させる。可変遅延素子ＳＣｉ（ｉ＝１〜７）の出力をＰＤｉ−．Ｃとする。また、可変遅延素子ＳＲ１〜ＳＲ７は、縦続接続され基準信号ＲＥＦを遅延させる。可変遅延素子ＳＲｉ（ｉ＝１〜７）の出力をＰＤｉ−．Ｒとする。
【００７４】
また、９０、９１Ａ、９１Ｂ、・・・、９７Ａ、９７Ｂは上述した実施形態に係る位相比較器である。位相比較器９０は、ＰＤ０．Ｃ及びＰＤ０．Ｒが入力され、その位相比較結果をＱｆ０として出力する。位相比較器９１Ａは、ＰＤ１＋．Ｃ及びＰＤ１＋．Ｒが入力され、その位相比較結果をＱｆ１＋として出力し、位相比較器９１Ｂは、ＰＤ１−．Ｃ及びＰＤ１−．Ｒが入力され、その位相比較結果をＱｆ１−として出力する。同様に、位相比較器９７Ａは、ＰＤ７＋．Ｃ及びＰＤ７＋．Ｒが入力され、その位相比較結果をＱｆ７＋として出力し、位相比較器９７Ｂは、ＰＤ７−．Ｃ及びＰＤ７−．Ｒが入力され、その位相比較結果をＱｆ７−として出力する。
【００７５】
図９に示すＴＤＣは、位相比較器９０、９１Ａ、９１Ｂ、・・・、９７Ａ、９７Ｂの出力Ｑｆ０、Ｑｆ１＋、Ｑｆ１−、・・・、Ｑｆ７＋、Ｑｆ７−により、比較信号ＣＭＰと基準信号ＲＥＦの位相差をサーモメータコードで出力する。
図１０及び図１１は、図９に示したＴＤＣの出力例を示している。図１０に示すようなサーモメータコードが出力された場合には、比較信号ＣＭＰが基準信号ＲＥＦに対して４（τs−τf）分の時間だけ遅れていることとなる。一方、図１１に示すようなサーモメータコードが出力された場合には、比較信号ＣＭＰが基準信号ＲＥＦに対して４（τs−τf）分の時間だけ進んでいることとなる。
【００７６】
なお、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
本発明の諸態様を付記として以下に示す。
【００７７】
（付記１）第１入力信号と第２入力信号の位相を比較し、前記第１入力信号と前記第２入力信号の位相関係を出力する比較部と、
前記比較部より出力される位相比較結果を第３入力信号として受信して出力する第１の保持部と、
前記比較部の出力に基づいて前記比較部による位相比較結果が確定したか否かを判定し、位相比較結果が確定したと判定した場合には第１制御信号を出力する第１の信号生成部とを備え、
前記第１の保持部は、前記第１制御信号が出力されている期間は前記第３入力信号を保持することを特徴とする位相比較器。
（付記２）前記第１入力信号と前記第２入力信号の位相比較結果が確定しておらず所定出力が前記比較部から出力されている場合には、前記第１の保持部は前記第３入力信号を保持することを特徴とする付記１記載の位相比較器。
（付記３）前記第１の信号生成部は、前記所定出力が前記比較部から出力されていることを検出して、前記第１制御信号を停止することを特徴とする付記２記載の位相比較器。
（付記４）前記第１の信号生成部は、前記比較部の出力が前記所定出力から変化することによって位相比較結果が確定したことを検出し、検出してから所定時間後に前記第１制御信号を出力することを特徴とする付記２記載の位相比較器。
（付記５）前記第１の保持部の出力を第４入力信号として受信して出力する第２の保持部と、
前記比較部による位相比較結果が確定したことを検出し、かつ基準クロックに基づいて、第２制御信号を停止する第２の信号生成部とを備え、
前記第２の保持部は、前記第２制御信号が出力されている期間は前記第４入力信号を保持することを特徴とする付記１〜４の何れか１項に記載の位相比較器。
（付記６）前記第２の信号生成部は、前記第２制御信号を停止してから所定時間後に前記第２制御信号を出力することを特徴とする付記５記載の位相比較器。
（付記７）前記第２の信号生成部は、前記第１制御信号と前記基準クロックのエッジ検出信号とを論理演算し、演算結果を前記第２制御信号として出力することを特徴とする付記５記載の位相比較器。
（付記８）付記１〜７の何れか１項に記載の位相比較器と、
比較信号を遅延させる複数の遅延素子と、
基準信号を遅延させる複数の遅延素子とを備え、
組毎に遅延量を互いに異ならせた前記比較信号と前記基準信号との組を各位相比較器に入力し、前記位相比較器の出力を基に前記比較信号と前記基準信号の位相差を測定することを特徴とする測定装置。
【図面の簡単な説明】
【００７８】
【図１】第１の実施形態に係る位相比較器の構成例を示す図である。
【図２】第１の実施形態に係る位相比較器の回路構成例を示す図である。
【図３】ホールド回路の回路構成例を示す図である。
【図４】ホールド回路の他の回路構成例を示す図である。
【図５】第１の実施形態に係る位相比較器の動作例を示すタイミングチャートである。
【図６】第２の実施形態に係る位相比較器の構成例を示す図である。
【図７】第２の実施形態に係る位相比較器の回路構成例を示す図である。
【図８】第２の実施形態に係る位相比較器の動作例を示すタイミングチャートである。
【図９】本実施形態における位相比較器を適用した測定装置の構成例を示す図である。
【図１０】図９に示した測定装置による出力例を示す図である。
【図１１】図９に示した測定装置による出力例を示す図である。
【図１２】従来の位相比較器の構成例を示す図である。
【図１３】図１２に示した位相比較器の動作例を示すタイミングチャートである。
【図１４】図１２に示した位相比較器の他の動作例を示すタイミングチャートである。
【図１５】図１２に示した位相比較器のその他の動作例を示すタイミングチャートである。
【符号の説明】
【００７９】
１０ 比較部
２０ ホールド信号生成部
３０、５０ ホールド回路
４０ クロック同期信号生成部
ＣＭＰ 比較信号
ＲＥＦ 基準信号
【技術分野】
【０００１】
本発明は、２つの信号の位相を比較して比較結果を出力する位相比較器及びそれを備える測定装置に関する。
【背景技術】
【０００２】
半導体集積回路に搭載されるＴＤＣ（Time-to-Digital Converter）やＤＬＬ（Delay Locked Loop）回路において、２つの信号の位相を比較して２値で結果を出力する位相比較器が使用されている。この位相比較器は、２つの信号の位相差を測定するのではなく、一方の信号を基準信号として、他方の信号（比較信号）の位相が進んでいるか、遅れているかを判定する。その結果、例えば、基準信号に比べて比較信号の位相が進んでいれば比較結果として“１”を出力し、基準信号に比べて比較信号の位相が遅れていれば比較結果として“０”を出力する。
【０００３】
図１２に、従来の位相比較器の構成例を示す（例えば、特許文献１参照。）。
比較信号（例えば、入力データ信号）ＣＭＰが、否定論理積演算回路（ＮＡＮＤ回路）１０１に入力されるとともに、遅延回路Ａ１０２及びインバータ１０３により遅延時間ＤＷ１だけ遅延されてＮＡＮＤ回路１０１に入力される。また、基準信号（例えば、クロック信号）ＲＥＦが、ＮＡＮＤ回路１０４に入力されるとともに、遅延回路Ａ１０５及びインバータ１０６により遅延時間ＤＷ１だけ遅延されてＮＡＮＤ回路１０４に入力される。
【０００４】
ＮＡＮＤ回路１０１の出力Ｚ１がＮＡＮＤ回路１０７に入力され、ＮＡＮＤ回路１０４の出力Ｚ２がＮＡＮＤ回路１０８に入力される。また、ＮＡＮＤ回路１０７にはＮＡＮＤ回路１０８の出力Ｑ２が入力され、ＮＡＮＤ回路１０８にはＮＡＮＤ回路１０７の出力Ｑ１が入力される。すなわち、ＮＡＮＤ回路１０７、１０８により、セット・リセットフリップフロップ（ＳＲ−ＦＦ）が構成されている。
【０００５】
ＮＡＮＤ回路１０７の出力Ｑ１がＤフリップフロップ（Ｄ−ＦＦ）１０９に入力される。また、Ｄ−ＦＦ１０９には、遅延回路Ａ１０５及びインバータ１０６により遅延時間ＤＷ１だけ遅延され、さらに遅延回路Ｂ１１０により遅延時間ＤＷ２だけ遅延されて基準信号ＲＥＦが入力される。そして、Ｄ−ＦＦ１０９の出力が、位相比較器の出力ＯＵＴとして出力される。
【０００６】
図１２に示した位相比較器において、比較信号ＣＭＰがローレベル（“Ｌ”）からハイレベル（“Ｈ”）に変化すると、図１３に示したように期間ＤＷ１だけ“Ｌ”となるワンショットパルスがＮＡＮＤ回路１０１の出力Ｚ１に発生する（時刻Ｔ５１〜Ｔ５３）。同様に、基準信号ＲＥＦが“Ｌ”から“Ｈ”に変化すると、期間ＤＷ１だけ“Ｌ”となるワンショットパルスがＮＡＮＤ回路１０４の出力Ｚ２に発生する（時刻Ｔ５２〜Ｔ５４）。
【０００７】
ＮＡＮＤ回路１０１、１０４の出力Ｚ１、Ｚ２がともに“Ｌ”になることにより、ＮＡＮＤ回路１０７、１０８の出力Ｑ１、Ｑ２がともに“Ｈ”になる。そして、出力Ｚ１、Ｚ２の一方が“Ｈ”になることに応じて出力Ｑ１、Ｑ２の一方のみが“Ｌ”になり（時刻Ｔ５３、Ｔ５４）、続いて出力Ｚ１、Ｚ２がともに“Ｈ”になって位相比較結果が保持される。具体的には、ＮＡＮＤ回路１０１の出力Ｚ１が先に“Ｈ”になると、ＮＡＮＤ回路１０７の出力Ｑ１が“Ｌ”となり、出力Ｑ１、Ｑ２の各々が“Ｌ”、“Ｈ”である状態が位相比較結果として保持される。一方、ＮＡＮＤ回路１０４の出力Ｚ２が先に“Ｈ”になると、ＮＡＮＤ回路１０８の出力Ｑ２が“Ｌ”となり、出力Ｑ１、Ｑ２の各々が“Ｈ”、“Ｌ”である状態が位相比較結果として保持される。
【０００８】
その後、基準信号ＲＥＦが“Ｈ”から“Ｌ”に変化すると（時刻Ｔ５５）、遅延回路Ａ１０５及びインバータ１０６により遅延時間ＤＷ１だけ遅れて出力Ｒ１が“Ｌ”から“Ｈ”に変化し（時刻Ｔ５６）、さらに遅延回路Ｂ１１０により遅延時間ＤＷ２だけ遅れて出力Ｒ２が“Ｌ”から“Ｈ”に変化する（時刻Ｔ５７）。Ｄ−ＦＦ１０９は、この出力Ｒ２が“Ｌ”から“Ｈ”に変化することによって、位相比較結果であるＮＡＮＤ回路１０７の出力Ｑ１をホールドし出力ＯＵＴとして出力する（時刻Ｔ５８）。
【０００９】
【特許文献１】特開２００３−２４３９８１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
２つの信号の位相を比較して２値で結果を出力する位相比較器は、２つの信号の位相差が狭まると位相比較を行うことができなくなる。これは不感帯と呼ばれ、通常、位相比較器は、ある程度の幅の不感帯を持つ。位相比較器には当然ながら応答時間があり、これがＴＤＣのタイミングの大部分を占めている。特に、位相比較器が不感帯付近で動作する場合には応答速度が低下する。例えば、信号が“Ｌ”から“Ｈ”に変化するポジティブエッジ同士の位相比較を行う位相比較器では、回路構成によっては“Ｈ”から“Ｌ”に変化するネガティブエッジにより位相比較結果がクリアされるものもある。
【００１１】
ＴＤＣは、異なる遅延時間τs、τfの遅延素子を用いて構成され、遅延素子でつくる遅延差を時間分解能（τs−τf）として２つの信号の位相差をコード（例えば、サーモメータコード）で出力する。測定時間分解能が細かいほど、位相比較器の不感帯の広さが誤差要因になる。また、位相比較器の応答時間がＴＤＣのタイミングの最もクリティカルな要因になっているので、位相比較器がＴＤＣの速度性能の上限を決めている。また、位相比較器の位相比較結果がネガティブエッジでクリアされる場合には、信号のデューティ（Duty）比がＴＤＣの速度上限を決めてしまうこともある。
【００１２】
したがって、高周波信号の位相差を高分解能で測定する目的のＴＤＣでは、位相比較器は、不感帯が狭く（高感度）、不感帯付近でも高速動作し、かつ信号のデューティ比に依存しないことが要求される。
【００１３】
２つの信号の位相を比較して２値で結果を出力する位相比較器として、ＳＲ−ＦＦ、及びＤ−ＦＦがある。ＳＲ−ＦＦは、不感帯が狭く（１ｐｓｅｃ程度）、位相比較の感度が高い。しかし、ＳＲ−ＦＦは、ネガティブエッジにより位相比較結果がクリアされてしまうため、周波数限界が被測定信号のデューティ比に依存するという欠点を持つ。また、Ｄ−ＦＦは、ＮＡＮＤゲートで構成する回路方式のものと、インバータとトランスファーゲートとで構成する回路方式のものがある。ＮＡＮＤゲートで構成する回路方式のものは、ＳＲ−ＦＦを組み合わせて使うために周波数限界が被測定信号のデューティ比に依存する。一方、インバータとトランスファーゲートとで構成する回路方式のものは、被測定信号のネガティブエッジは作用しないので、周波数限界が被測定信号のデューティ比に依存せず位相比較器の応答速度に依存するという点では優れているが不感帯が広い（８ｐｓｅｃ程度）。
【００１４】
図１２に示したように、信号のネガティブエッジで位相比較結果がクリアされることを防止するために、位相比較器の後段にホールド回路を設ける方法がある。しかしながら、位相比較結果をホールドするためにワンショットパルスを使用しており、ＳＲ−ＦＦが応答できる十分なパルス幅を持ち、かつ各信号に基づくワンショットパルスがともに“Ｌ”となって前の位相比較結果がクリアされる必要がある。したがって、図１２に示した遅延回路Ａ１０２、１０５による遅延時間ＤＷ１を十分長くしなければならず、動作速度が低
下する。
【００１５】
また、位相比較結果を外部に出力したり、ＲＡＭ等の内部記憶回路に記録したりするには、デジタル回路に信号を送る必要がある。つまり、図１２に示したように、位相比較結果がＤ−ＦＦ１０９等にホールドされクロック同期転送される必要がある。
【００１６】
しかしながら、図１４に一例を示すように、比較信号ＣＭＰと基準信号ＲＥＦの位相差（Ｐ１１）が小さくメタステーブル等が発生した場合には、位相比較結果の確定に時間を要し、ＳＲ−ＦＦによる位相判定時間が長くなる。したがって、基準信号ＲＥＦのネガティブエッジ（時刻Ｔ６１）から遅延時間ＤＷ１、ＤＷ２が経過した時刻Ｔ６３までに位相比較結果が確定していないと、正確な位相比較結果をホールドすることができない。また、図１５に一例を示すように遅延時間ＤＷ２が長すぎても、基準信号ＲＥＦのネガティブエッジ（時刻Ｔ７１）から遅延時間ＤＷ１、ＤＷ２が経過した時刻Ｔ７４になる以前に、位相比較結果がクリアされてしまい正確な位相比較結果をホールドすることができない。また、ネガティブエッジにより位相比較結果をＤ−ＦＦにホールドするため、位相比較可能な周波数限界が信号のデューティ比に依存する。
【００１７】
本発明は、２つの信号の位相比較結果を確実に保持できる位相比較器及びそれを用いた測定装置を提供することを目的とする。
【課題を解決するための手段】
【００１８】
本発明の一観点によれば、第１入力信号と第２入力信号の位相を比較してその位相関係を出力する比較部と、前記比較部より出力される位相比較結果を第３入力信号として受信して出力する第１の保持部と、前記比較部の出力に基づいて位相比較結果が確定したか否かを判定し、位相比較結果が確定したと判定した場合には第１制御信号を出力する第１の信号生成部とを備える位相比較器が提供される。第１の保持部は、第１制御信号が出力されている期間は第３入力信号を保持する。
【発明の効果】
【００１９】
比較部での位相比較結果が確定したことをもって、第１の信号生成部が第１制御信号を出力し第１の保持部が位相比較結果を保持するので、第１入力信号と第２入力信号の位相比較結果が確定する前に状態が保持されることを防止し、位相比較結果を確実に保持することができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施形態を図面に基づいて説明する。
【００２１】
（第１の実施形態）
本発明の第１の実施形態について説明する。
図１は、第１の実施形態に係る位相比較器の構成例を示すブロック図である。第１の実施形態に係る位相比較器は、比較部１０、ホールド信号生成部２０、及び第１のホールド回路３０を有する。
【００２２】
比較部１０は、比較信号（例えば、入力データ信号）ＣＭＰ及び基準信号（例えば、クロック信号）ＲＥＦが入力される。比較部１０は、入力される比較信号ＣＭＰと基準信号ＲＥＦの位相を比較し、位相比較結果を出力信号Ｓ１により２値で出力する。
【００２３】
ホールド信号生成部２０は、比較部１０の出力信号Ｓ１が入力され、該出力信号Ｓ１に基づいてホールド信号Ｓ３を生成し出力する。具体的には、ホールド信号生成部２０は、入力される信号Ｓ１に基づいて、比較信号ＣＭＰと基準信号ＲＥＦの位相比較結果が確定
したか否かを判定し、位相比較結果が確定したと判定した場合にはホールド信号Ｓ３を出力（アサート）する。また、ホールド信号生成部２０は、比較部１０の出力信号Ｓ１、すなわち位相比較結果を第１のホールド回路３０に合うように処理し出力信号Ｓ２として出力する。
【００２４】
第１のホールド回路３０は、ホールド信号生成部２０より出力信号Ｓ２及びホールド信号Ｓ３が入力される。第１のホールド回路３０は、ホールド信号Ｓ３に応じて、出力信号Ｓ２により伝達される位相比較結果を保持（ホールド）し、出力信号ＯＵＴとして出力する。第１のホールド回路３０は、ホールド信号Ｓ３がアサートされている期間及び出力信号Ｓ２が所定値である期間において値を保持して出力信号ＯＵＴとして出力し、それ以外の期間（ホールド信号Ｓ３が停止（ネゲート）されかつ出力信号Ｓ２が所定値でない期間）において出力信号Ｓ２を取り込んで出力信号ＯＵＴとして出力する。
【００２５】
図２は、図１に示した位相比較器の回路構成例を示す図である。
比較部１０は、２つのＮＡＮＤ回路１１、１２を有する。ＮＡＮＤ回路１１は、比較信号ＣＭＰ、及びＮＡＮＤ回路１２の出力ＱＮが入力される。また、ＮＡＮＤ回路１２は、基準信号ＲＥＦ、及びＮＡＮＤ回路１１の出力ＱＰが入力される。すなわち、ＮＡＮＤ回路１１、１２により、ＳＲ−ＦＦが構成されている。このように、比較信号ＣＭＰと基準信号ＲＥＦの位相比較を行う比較部１０にＳＲ−ＦＦを使用することで、比較部自体の不感帯を非常に狭くすることができ、高感度の位相比較を実現することができる。なお、位相比較精度の向上等を図るためにＮＡＮＤ回路１１、１２の駆動能力を調整可能なように構成しても良い。
【００２６】
比較部１０の論理式を以下に示す。
【００２７】
【数１】
【００２８】
すなわち、比較信号ＣＭＰ及び基準信号ＲＥＦがともに“Ｌ”の場合には、比較部１０の出力ＱＰ、ＱＮがともに“Ｈ”になる。比較信号ＣＭＰ及び基準信号ＲＥＦがともに“Ｌ”の状態から比較信号ＣＭＰが“Ｈ”に変化すると、出力ＱＰが“Ｌ”になり、出力ＱＮが“Ｈ”を維持する。一方、比較信号ＣＭＰ及び基準信号ＲＥＦがともに“Ｌ”の状態から基準信号ＲＥＦが“Ｈ”に変化すると、出力ＱＮが“Ｌ”になり、出力ＱＰが“Ｈ”を維持する。
【００２９】
ホールド信号生成部２０は、２つのインバータ２１、２２及び否定論理和演算回路（ＮＯＲ回路）２３を有する。インバータ２１は、比較部１０内のＮＡＮＤ回路１１の出力ＱＰが入力され、インバータ２２は、比較部１０内のＮＡＮＤ回路１２の出力ＱＮが入力される。ＮＯＲ回路２３は、インバータ２１、２２の各出力ＡＰ、ＡＮが入力され、その演算結果をホールド信号Ｃとして出力する。
【００３０】
すなわち、比較信号ＣＭＰ及び基準信号ＲＥＦがともに“Ｌ”の場合にはインバータ２１、２２の出力ＡＰ、ＡＮがともに“Ｌ”であるので、ＮＯＲ回路２３の出力であるホールド信号Ｃは“Ｈ”（ネゲート）になる。比較信号ＣＭＰ及び基準信号ＲＥＦがともに“Ｌ”の状態から、比較信号ＣＭＰ又は基準信号ＲＥＦの少なくとも一方が“Ｈ”になり、比較部１０での位相比較結果が確定すると、出力ＡＰ、ＡＮの一方が“Ｈ”になりホールド信号Ｃは“Ｌ”にアサートされる。
【００３１】
第１のホールド回路３０は、ホールド信号生成部２０内のインバータ２１、２２の出力ＡＰ、ＡＮがそれぞれ入力される入力端子ＡＰ，ＡＮ、及びＮＯＲ回路２３の出力（ホールド信号Ｃ）が入力される入力端子Ｃを有する。また、第１のホールド回路３０は、出力端子ＸＰ、ＸＮを有し、出力端子ＸＰからの出力が位相比較器の出力信号ＯＵＴとして出力される。
【００３２】
ホールド回路３０の論理式を以下に示す。
【００３３】
【数２】
【００３４】
すなわち、第１のホールド回路３０は、入力端子Ｃへの入力が“Ｌ”の場合には、ホールド状態となり前の値を保持し出力する。また、第１のホールド回路３０は、入力端子Ｃへの入力が“Ｈ”であって、かつ入力端子ＡＰ，ＡＮへの入力がともに“Ｌ”の場合にも、ホールド状態となり前の値を保持し出力する。それ以外の場合、すなわち入力端子Ｃへの入力が“Ｈ”であって、かつ入力端子ＡＰ，ＡＮへの入力の一方が“Ｈ”の場合には、オープン状態となり入力端子ＡＰ，ＡＮへの入力を出力端子ＸＰ、ＸＮから出力する。
【００３５】
図３は、ホールド回路３０の具体的な回路構成例を示す図である。
図３には、一例として入力ＡＰ，ＡＮやホールド信号Ｃのパルス幅が狭くても入力値を書き込むことができるパルスドラッチ型のホールド回路を示している。
【００３６】
図３において、Ｎチャネルトランジスタ３１、３２のゲートにはホールド信号Ｃが供給され、Ｎチャネルトランジスタ３３、３４のゲートには入力ＡＰ、ＡＮが供給される。トランジスタ３１は、ソースが基準電位（“Ｌ”レベルに相当）に接続され、ドレインがトランジスタ３３のソースに接続される。同様に、トランジスタ３２は、ソースが基準電位に接続され、ドレインがトランジスタ３４のソースに接続される。
【００３７】
また、インバータ３５、３６によりラッチが構成される。トランジスタ３３のドレインが、インバータ３５の入力端とインバータ３６の出力端との接続点に接続され、トランジスタ３４のドレインが、インバータ３５の出力端とインバータ３６の入力端との接続点に接続される。インバータ３５の出力が出力ＸＰとして出力され、インバータ３６の出力が出力ＸＮとして出力される。なお、図３に示したホールド回路３０を用いる場合には、入力値の取り込み時において、入力ＡＮは入力ＡＰの反転となっていなければならない。
【００３８】
図３に示したホールド回路３０の入出力を下表に示す。
【００３９】
【表１】
【００４０】
図３に示すようなパルスドラッチ型のホールド回路３０を用いることで、上述したように入力ＡＰ，ＡＮやホールド信号Ｃのパルス幅が狭くても入力値を書き込むことができ、入力ＡＰ，ＡＮやホールド信号Ｃのパルス幅が狭くなりやすい高周波信号でも安定した動作を実現することができる。例えば、比較部１０の不感帯付近で動作して比較部１０の応答速度が低下し、かつ測定対象の信号の周波数が高いために十分なパルス幅のホールド信号Ｃが出力されなくても入力ＡＰ，ＡＮを書き込んでホールドすることができる。
【００４１】
図４は、ホールド回路３０の他の回路構成例を示す図である。
図４には、一例としてＳＲ−ＦＦを使用した一般的なクロック同期式のホールド回路を示している。
【００４２】
図４において、ＮＡＮＤ回路７１は、ホールド信号Ｃ及び入力ＡＰが入力され、ＮＡＮＤ回路７２は、ホールド信号Ｃ及び入力ＡＮが入力される。また、ＮＡＮＤ回路７３は、ＮＡＮＤ回路７１の出力が入力されるとともに、ＮＡＮＤ回路７４の出力が入力される。同様に、ＮＡＮＤ回路７４は、ＮＡＮＤ回路７２の出力が入力されるとともに、ＮＡＮＤ回路７３の出力が入力される。すなわち、ＮＡＮＤ回路７３及び７４によりＳＲ−ＦＦが構成され、ＮＡＮＤ回路７３の出力が出力ＸＰとして出力され、ＮＡＮＤ回路７４の出力が出力ＸＮとして出力される。なお、図４に示したホールド回路３０を用いる場合には、ホールド時において、入力ＡＮは入力ＡＰの反転となっていなければならない。
【００４３】
図４に示したホールド回路３０の論理式を以下に示す。
【００４４】
【数３】
【００４５】
次に、第１の実施形態に係る位相比較器の動作について説明する。
図５は、第１の実施形態に係る位相比較器の動作例を示すタイミングチャートである。
【００４６】
第１の実施形態に係る位相比較器において、図５に示すように比較信号ＣＭＰ及び基準信号ＲＥＦがともに“Ｌ”の状態から、時刻Ｔ１１にて比較信号ＣＭＰが“Ｈ”に変化すると、比較部１０での比較信号ＣＭＰと基準信号ＲＥＦの位相比較により出力ＱＰが“Ｈ”から“Ｌ”に変化する（時刻Ｔ１２）。
【００４７】
これにより、時刻Ｔ１３にてホールド信号生成部２０内のインバータ２１の出力ＡＰが“Ｌ”から“Ｈ”に変化する。このとき、ホールド信号Ｃが“Ｈ”であるので、インバータ２１、２２の出力ＡＰ、ＡＮはホールド回路３０に取り込まれる。また、ホールド信号生成部２０は、インバータ２１の出力ＡＰが“Ｌ”から“Ｈ”に変化することにより比較部１０での位相比較結果が確定したと判定し、時刻Ｔ１３からＮＯＲ回路２３による遅延時間が経過した時刻Ｔ１４にてホールド信号Ｃが“Ｌ”にアサートされる。これにより、ホールド回路３０は、ホールド状態となり、時刻Ｔ１４における入力値、すなわち２値で出力された確定した位相比較結果を保持する。
【００４８】
続いて、時刻Ｔ１５にて比較信号ＣＭＰが“Ｈ”から“Ｌ”に変化することにより、時刻Ｔ１６から時刻Ｔ２０に示すように各信号が変化する。このとき、インバータ２１、２２の出力ＡＰ、ＡＮも変化するが、時刻Ｔ２０まではホールド信号Ｃが“Ｌ”に維持されるので出力ＡＰ、ＡＮはホールド回路３０に取り込まれない。すなわち、時刻Ｔ１４から時刻Ｔ２０までの期間Ｐ１において、ホールド回路３０は、アサートされたホールド信号Ｃに基づいて保持動作を行い、値を保持し続ける。
【００４９】
ここで、時刻Ｔ１９においてインバータ２１、２２の出力ＡＰ、ＡＮがともに“Ｌ”になることで、時刻Ｔ２０において、ホールド信号生成部２０から出力されるホールド信号Ｃが“Ｌ”から“Ｈ”に変化する。したがって、ホールド回路３０は、ホールド信号Ｃによる保持動作を行わないが、インバータ２１、２２の出力ＡＰ、ＡＮがともに“Ｌ”であることによる保持動作を行い、ホールド状態を維持して値を保持する。時刻Ｔ２１にて基準信号ＲＥＦが“Ｌ”から“Ｈ”に変化することにより時刻Ｔ２１から時刻Ｔ２４に示すように各信号が変化し、インバータ２１、２２の出力ＡＰ、ＡＮの一方が“Ｈ”になる時刻Ｔ２３までは出力ＡＰ、ＡＮがともに“Ｌ”であることによる保持動作が行われる。すなわち、時刻Ｔ１９から時刻Ｔ２３までの期間Ｐ２において、ホールド回路３０は、入力端子ＡＰ，ＡＮへの入力がともに“Ｌ”であることによって入力値を保持し続ける。
【００５０】
したがって、第１の実施形態に係る位相比較器では、図５に示すように期間Ｐ１ではホールド信号Ｃにより値を保持し、期間Ｐ２ではホールド回路３０の機能（所定入力によるホールド）により値が保持される。また、期間Ｐ１と期間Ｐ２とは、ホールド信号生成部２０内のＮＯＲ回路２３の遅延時間分だけオーバーラップするので、比較部１０による位相比較結果を確実に保持し続けることができる。また、図５においてＰ３に示すように、比較信号ＣＭＰ及び基準信号ＲＥＦのポジティブエッジによる位相比較結果を、比較信号ＣＭＰ及び基準信号ＲＥＦのネガティブエッジによりクリアされることなく保持することができる。そのため、信号のデューティ比に依存することがなくなり、位相比較可能な周波数限界を上げることができ、高速かつ高感度な位相比較を実現することができる。
【００５１】
第１の実施形態によれば、比較部１０にて比較信号ＣＭＰと基準信号ＲＥＦの位相比較を行い、ホールド信号生成部２０が、比較部１０の位相比較の結果が確定したことをもって、位相比較結果をホールド回路３０に保持させるためのホールド信号Ｃをアサートする。これにより、比較部１０の位相比較の結果が確定する前に、位相比較結果として値を保持することを防止し、確定した位相比較結果を確実に保持することができる。
また、図１２に示した位相比較器のようなワンショットパルスも使用しないので、時間的な制約が緩和され高速かつ高感度な位相比較動作を実現することができる。
【００５２】
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。
【００５３】
第２の実施形態に係る位相比較器は、第１の実施形態に係る位相比較器に対してさらに１つのホールド回路を設け、ホールド信号とクロック信号を基にクロック同期信号を生成
して新たに設けたホールド回路のホールド制御を行う。なお、以下に説明する第２の実施形態では、基準信号ＲＥＦはクロック信号であるとする。
【００５４】
図６は、第２の実施形態に係る位相比較器の構成例を示すブロック図である。この図６において、図１に示した構成要素と同一の構成要素には同一の符号を付し、重複する説明は省略する。第２の実施形態に係る位相比較器は、比較部１０、ホールド信号生成部２０、第１のホールド回路３０、クロック同期信号生成部４０、及び第２のホールド回路５０を有する。
【００５５】
クロック同期信号生成部４０は、基準信号ＲＥＦ及びホールド信号生成部２０よりホールド信号Ｓ３が入力される。クロック同期信号生成部４０は、基準信号ＲＥＦ及びホールド信号Ｓ３に基づいてクロック同期信号Ｓ５を生成し出力する。具体的には、クロック同期信号生成部４０は、入力されるホールド信号Ｓ３に基づいて位相比較結果が確定したことを検出し、かつ基準信号ＲＥＦのポジティブエッジを検出して、その検出結果を基にクロック同期信号Ｓ５を出力する。
【００５６】
第２のホールド回路５０は、第１のホールド回路３０より出力信号Ｓ４として出力される位相比較結果及びクロック同期信号Ｓ５が入力される。第２のホールド回路５０は、クロック同期信号Ｓ５に応じて、出力信号Ｓ４により伝達される位相比較結果を取り込んで保持し、出力信号ＯＵＴとして出力する。
【００５７】
図７は、図６に示した位相比較器の回路構成例を示す図である。この図７において、図２に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。なお、図７においては、ホールド信号をＣ１とし、第１のホールド回路３０の出力端子ＸＰ、ＸＮからの出力を出力ＸＰ１、ＸＮ１としている。
【００５８】
クロック同期信号生成部４０は、ＮＡＮＤ回路４１、インバータ４２、４４、Ｄ−ＦＦ４３、及び遅延回路４５を有する。ＮＡＮＤ回路４１は、インバータ４２を介してホールド信号Ｃ１が入力されるとともに、Ｄ−ＦＦ４３の出力ＣＫＰが入力される。ＮＡＮＤ回路４１の出力がインバータ４４を介してクロック同期信号Ｃ２として出力される。
【００５９】
Ｄ−ＦＦ４３は、データ入力端子が“Ｈ”に固定され、クロック入力端子に基準信号ＲＥＦが供給される。Ｄ−ＦＦ４３は、基準信号ＲＥＦのポジティブエッジを検出すると、その出力ＣＫＰが“Ｈ”に固定される。なお、Ｄ−ＦＦ４３は、遅延回路４５を介して供給されるクロック同期信号Ｃ２に応じてリセットされる。遅延回路４５は、クロック同期信号Ｃ２を所定時間だけ遅延させるとともに反転して出力する。遅延回路４５は、例えば奇数段のインバータを縦続接続して構成される。
【００６０】
第２のホールド回路５０は、第１ホールド回路３０と同様に構成される。第２のホールド回路５０は、第１のホールド回路３０の出力ＸＰ１、ＸＮ１がそれぞれ入力される入力端子ＡＰ，ＡＮ、及びクロック同期信号生成部４０より出力されるクロック同期信号Ｃ２が入力される入力端子Ｃを有する。また、第２のホールド回路５０は、出力端子ＸＰ、ＸＮを有し、出力端子ＸＰからの出力ＸＰ２が位相比較器の出力信号ＯＵＴとして出力される。
【００６１】
第２のホールド回路５０は、入力端子Ｃへの入力が“Ｌ”の場合には、ホールド状態となり前の値を保持して出力し、入力端子Ｃへの入力が“Ｈ”の場合には、オープン状態となり入力端子ＡＰ，ＡＮへの入力を出力端子ＸＰ、ＸＮから出力する。
【００６２】
次に、第２の実施形態に係る位相比較器の動作について説明する。
図８は、第２の実施形態に係る位相比較器の動作例を示すタイミングチャートである。
【００６３】
第２の実施形態に係る位相比較器において、比較信号ＣＭＰ及び基準信号ＲＥＦがともに“Ｌ”の状態から、比較信号ＣＭＰ及び基準信号ＲＥＦの少なくとも一方が“Ｈ”に変化すると、第１の実施形態と同様にして比較部１０での位相比較結果が第１のホールド回路３０に保持される。
【００６４】
ここで、図８に示すように、比較信号ＣＭＰ及び基準信号ＲＥＦがともに“Ｌ”の状態から、時刻Ｔ３１にて基準信号ＲＥＦが“Ｈ”に変化したとする。これにより、クロック同期信号生成部４０内のＤ−ＦＦ４３は、基準信号ＲＥＦのポジティブエッジを検出し、その出力ＣＫＰが“Ｈ”となる（時刻Ｔ３２）。
【００６５】
比較部１０での位相比較結果が確定する前は、ホールド信号Ｃ１が“Ｈ”であるのでインバータ４２の出力ＣＬＰは“Ｌ”である。したがって、クロック同期信号Ｃ２は“Ｌ”であり、第２のホールド回路５０は、ホールド状態となって値を保持する。
【００６６】
その後、比較部１０での位相比較結果が確定することによりホールド信号Ｃ１が“Ｌ”となると、位相比較結果が第１のホールド回路３０に保持される（時刻Ｔ３３）。
【００６７】
また、Ｄ−ＦＦ４３の出力ＣＫＰが“Ｈ”であり、かつホールド信号Ｃ１が“Ｌ”になってインバータ４２の出力ＣＬＰが“Ｈ”になると、クロック同期信号Ｃ２が“Ｈ”となる（時刻３４）。これにより、第２のホールド回路５０は、オープン状態となって、第１のホールド回路３０の出力ＸＰ１、ＸＮ１（すなわち、保持している比較部１０での確定した位相比較結果）を取り込んで、出力ＸＰ２、ＸＮ２として出力する。時刻Ｔ３５に示すように、基準信号ＲＥＦが“Ｌ”に変化しても、基準信号ＲＥＦのネガティブエッジではＤ−ＦＦ４３の出力を変化させないために出力ＣＫＰは“Ｈ”を維持し、クロック同期信号Ｃ２が“Ｈ”に維持される。
【００６８】
そして、クロック同期信号Ｃ２が“Ｈ”となってから遅延回路４５による遅延時間が経過した時刻Ｔ３６にて、Ｄ−ＦＦ４３がリセットされ、出力ＣＫＰが“Ｌ”になる。これにより、時刻Ｔ３７にて、クロック同期信号Ｃ２が“Ｌ”となり、第２のホールド回路５０は、ホールド状態となって値を保持する。
【００６９】
第２の実施形態によれば、第１の実施形態に係る位相比較器と同様の効果が得られるとともに、基準信号ＲＥＦに同期させ、位相比較結果を外部に出力したり内部記憶回路に記録したりすることができる。
【００７０】
以下、上述した各実施形態に係る位相比較器を適用した測定装置について説明する。上述した各実施形態に係る位相比較器を測定装置に用いることで、高速かつ高感度な位相比較動作を実現し、かつ高周波信号でも安定した動作を実現することができる。
図９は、上述した各実施形態に係る位相比較器を用いて構成された測定装置の構成例を示す図であり、図９においては、一例としてＴＤＣを示している。
【００７１】
図９において、ＦＣ０〜ＦＣ７、ＦＲ０〜ＦＲ７、ＳＣ１〜ＳＣ７、ＳＲ１〜ＳＲ７は可変遅延素子である。可変遅延素子ＦＣ０〜ＦＣ７、ＦＲ０〜ＦＲ７の遅延時間はτfで
あり、可変遅延素子ＳＣ１〜ＦＣ７、ＳＲ１〜ＦＲ７の遅延時間はτsである。ここで、
遅延時間τf＜遅延時間τsとする。
【００７２】
可変遅延素子ＦＣ０〜ＦＣ７は、縦続接続され比較信号ＣＭＰを遅延させる。可変遅延素子ＦＣ０の出力をＰＤ０．Ｃとし、可変遅延素子ＦＣｉ（ｉ＝１〜７）の出力をＰＤｉ
＋．Ｃとする。また、可変遅延素子ＦＲ０〜ＦＲ７は、縦続接続され基準信号ＲＥＦを遅延させる。可変遅延素子ＦＲ０の出力をＰＤ０．Ｒとし、可変遅延素子ＦＲｉ（ｉ＝１〜７）の出力をＰＤｉ＋．Ｒとする。
【００７３】
同様に、可変遅延素子ＳＣ１〜ＳＣ７は、縦続接続され比較信号ＣＭＰを遅延させる。可変遅延素子ＳＣｉ（ｉ＝１〜７）の出力をＰＤｉ−．Ｃとする。また、可変遅延素子ＳＲ１〜ＳＲ７は、縦続接続され基準信号ＲＥＦを遅延させる。可変遅延素子ＳＲｉ（ｉ＝１〜７）の出力をＰＤｉ−．Ｒとする。
【００７４】
また、９０、９１Ａ、９１Ｂ、・・・、９７Ａ、９７Ｂは上述した実施形態に係る位相比較器である。位相比較器９０は、ＰＤ０．Ｃ及びＰＤ０．Ｒが入力され、その位相比較結果をＱｆ０として出力する。位相比較器９１Ａは、ＰＤ１＋．Ｃ及びＰＤ１＋．Ｒが入力され、その位相比較結果をＱｆ１＋として出力し、位相比較器９１Ｂは、ＰＤ１−．Ｃ及びＰＤ１−．Ｒが入力され、その位相比較結果をＱｆ１−として出力する。同様に、位相比較器９７Ａは、ＰＤ７＋．Ｃ及びＰＤ７＋．Ｒが入力され、その位相比較結果をＱｆ７＋として出力し、位相比較器９７Ｂは、ＰＤ７−．Ｃ及びＰＤ７−．Ｒが入力され、その位相比較結果をＱｆ７−として出力する。
【００７５】
図９に示すＴＤＣは、位相比較器９０、９１Ａ、９１Ｂ、・・・、９７Ａ、９７Ｂの出力Ｑｆ０、Ｑｆ１＋、Ｑｆ１−、・・・、Ｑｆ７＋、Ｑｆ７−により、比較信号ＣＭＰと基準信号ＲＥＦの位相差をサーモメータコードで出力する。
図１０及び図１１は、図９に示したＴＤＣの出力例を示している。図１０に示すようなサーモメータコードが出力された場合には、比較信号ＣＭＰが基準信号ＲＥＦに対して４（τs−τf）分の時間だけ遅れていることとなる。一方、図１１に示すようなサーモメータコードが出力された場合には、比較信号ＣＭＰが基準信号ＲＥＦに対して４（τs−τf）分の時間だけ進んでいることとなる。
【００７６】
なお、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
本発明の諸態様を付記として以下に示す。
【００７７】
（付記１）第１入力信号と第２入力信号の位相を比較し、前記第１入力信号と前記第２入力信号の位相関係を出力する比較部と、
前記比較部より出力される位相比較結果を第３入力信号として受信して出力する第１の保持部と、
前記比較部の出力に基づいて前記比較部による位相比較結果が確定したか否かを判定し、位相比較結果が確定したと判定した場合には第１制御信号を出力する第１の信号生成部とを備え、
前記第１の保持部は、前記第１制御信号が出力されている期間は前記第３入力信号を保持することを特徴とする位相比較器。
（付記２）前記第１入力信号と前記第２入力信号の位相比較結果が確定しておらず所定出力が前記比較部から出力されている場合には、前記第１の保持部は前記第３入力信号を保持することを特徴とする付記１記載の位相比較器。
（付記３）前記第１の信号生成部は、前記所定出力が前記比較部から出力されていることを検出して、前記第１制御信号を停止することを特徴とする付記２記載の位相比較器。
（付記４）前記第１の信号生成部は、前記比較部の出力が前記所定出力から変化することによって位相比較結果が確定したことを検出し、検出してから所定時間後に前記第１制御信号を出力することを特徴とする付記２記載の位相比較器。
（付記５）前記第１の保持部の出力を第４入力信号として受信して出力する第２の保持部と、
前記比較部による位相比較結果が確定したことを検出し、かつ基準クロックに基づいて、第２制御信号を停止する第２の信号生成部とを備え、
前記第２の保持部は、前記第２制御信号が出力されている期間は前記第４入力信号を保持することを特徴とする付記１〜４の何れか１項に記載の位相比較器。
（付記６）前記第２の信号生成部は、前記第２制御信号を停止してから所定時間後に前記第２制御信号を出力することを特徴とする付記５記載の位相比較器。
（付記７）前記第２の信号生成部は、前記第１制御信号と前記基準クロックのエッジ検出信号とを論理演算し、演算結果を前記第２制御信号として出力することを特徴とする付記５記載の位相比較器。
（付記８）付記１〜７の何れか１項に記載の位相比較器と、
比較信号を遅延させる複数の遅延素子と、
基準信号を遅延させる複数の遅延素子とを備え、
組毎に遅延量を互いに異ならせた前記比較信号と前記基準信号との組を各位相比較器に入力し、前記位相比較器の出力を基に前記比較信号と前記基準信号の位相差を測定することを特徴とする測定装置。
【図面の簡単な説明】
【００７８】
【図１】第１の実施形態に係る位相比較器の構成例を示す図である。
【図２】第１の実施形態に係る位相比較器の回路構成例を示す図である。
【図３】ホールド回路の回路構成例を示す図である。
【図４】ホールド回路の他の回路構成例を示す図である。
【図５】第１の実施形態に係る位相比較器の動作例を示すタイミングチャートである。
【図６】第２の実施形態に係る位相比較器の構成例を示す図である。
【図７】第２の実施形態に係る位相比較器の回路構成例を示す図である。
【図８】第２の実施形態に係る位相比較器の動作例を示すタイミングチャートである。
【図９】本実施形態における位相比較器を適用した測定装置の構成例を示す図である。
【図１０】図９に示した測定装置による出力例を示す図である。
【図１１】図９に示した測定装置による出力例を示す図である。
【図１２】従来の位相比較器の構成例を示す図である。
【図１３】図１２に示した位相比較器の動作例を示すタイミングチャートである。
【図１４】図１２に示した位相比較器の他の動作例を示すタイミングチャートである。
【図１５】図１２に示した位相比較器のその他の動作例を示すタイミングチャートである。
【符号の説明】
【００７９】
１０ 比較部
２０ ホールド信号生成部
３０、５０ ホールド回路
４０ クロック同期信号生成部
ＣＭＰ 比較信号
ＲＥＦ 基準信号
【特許請求の範囲】
【請求項１】
第１入力信号と第２入力信号の位相を比較し、前記第１入力信号と前記第２入力信号の位相関係を出力する比較部と、
前記比較部より出力される位相比較結果を第３入力信号として受信して出力する第１の保持部と、
前記比較部の出力に基づいて前記比較部による位相比較結果が確定したか否かを判定し、位相比較結果が確定したと判定した場合には第１制御信号を出力する第１の信号生成部とを備え、
前記第１の保持部は、前記第１制御信号が出力されている期間は前記第３入力信号を保持することを特徴とする位相比較器。
【請求項２】
前記第１入力信号と前記第２入力信号の位相比較結果が確定しておらず所定出力が前記比較部から出力されている場合には、前記第１の保持部は前記第３入力信号を保持することを特徴とする請求項１記載の位相比較器。
【請求項３】
前記第１の信号生成部は、前記所定出力が前記比較部から出力されていることを検出して、前記第１制御信号を停止することを特徴とする請求項２記載の位相比較器。
【請求項４】
前記第１の保持部の出力を第４入力信号として受信して出力する第２の保持部と、
前記比較部による位相比較結果が確定したことを検出し、かつ基準クロックに基づいて、第２制御信号を停止する第２の信号生成部とを備え、
前記第２の保持部は、前記第２制御信号が出力されている期間は前記第４入力信号を保持することを特徴とする請求項１〜３の何れか１項に記載の位相比較器。
【請求項５】
請求項１〜４の何れか１項に記載の位相比較器と、
比較信号を遅延させる複数の遅延素子と、
基準信号を遅延させる複数の遅延素子とを備え、
組毎に遅延量を互いに異ならせた前記比較信号と前記基準信号との組を各位相比較器に入力し、前記位相比較器の出力を基に前記比較信号と前記基準信号の位相差を測定することを特徴とする測定装置。
【請求項１】
第１入力信号と第２入力信号の位相を比較し、前記第１入力信号と前記第２入力信号の位相関係を出力する比較部と、
前記比較部より出力される位相比較結果を第３入力信号として受信して出力する第１の保持部と、
前記比較部の出力に基づいて前記比較部による位相比較結果が確定したか否かを判定し、位相比較結果が確定したと判定した場合には第１制御信号を出力する第１の信号生成部とを備え、
前記第１の保持部は、前記第１制御信号が出力されている期間は前記第３入力信号を保持することを特徴とする位相比較器。
【請求項２】
前記第１入力信号と前記第２入力信号の位相比較結果が確定しておらず所定出力が前記比較部から出力されている場合には、前記第１の保持部は前記第３入力信号を保持することを特徴とする請求項１記載の位相比較器。
【請求項３】
前記第１の信号生成部は、前記所定出力が前記比較部から出力されていることを検出して、前記第１制御信号を停止することを特徴とする請求項２記載の位相比較器。
【請求項４】
前記第１の保持部の出力を第４入力信号として受信して出力する第２の保持部と、
前記比較部による位相比較結果が確定したことを検出し、かつ基準クロックに基づいて、第２制御信号を停止する第２の信号生成部とを備え、
前記第２の保持部は、前記第２制御信号が出力されている期間は前記第４入力信号を保持することを特徴とする請求項１〜３の何れか１項に記載の位相比較器。
【請求項５】
請求項１〜４の何れか１項に記載の位相比較器と、
比較信号を遅延させる複数の遅延素子と、
基準信号を遅延させる複数の遅延素子とを備え、
組毎に遅延量を互いに異ならせた前記比較信号と前記基準信号との組を各位相比較器に入力し、前記位相比較器の出力を基に前記比較信号と前記基準信号の位相差を測定することを特徴とする測定装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２００９−１６４８３１（Ｐ２００９−１６４８３１Ａ）
【公開日】平成２１年７月２３日（２００９．７．２３）
【国際特許分類】
【出願番号】特願２００７−３４１０４７（Ｐ２００７−３４１０４７）
【出願日】平成１９年１２月２８日（２００７．１２．２８）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成２１年７月２３日（２００９．７．２３）
【国際特許分類】
【出願日】平成１９年１２月２８日（２００７．１２．２８）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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