【課題】ＴＤＣ（Ｔｉｍｅ−ｔｏ−ＤｉｇｉｔａｌＣｏｎｖｅｒｔｅｒ）の回路規模を拡張することなく、デスキュー用途に用いることが可能であるＡＤＰＬＬの構成の提供。
【解決手段】ＤＣＯ１９と、ＦＲＥＦを分周するＭＤＩＶ１１と、ＤＣＯの出力ＦＯを分周するＰＤＩＶ２０と、ＰＤＩＶの出力ＦＯＵＴを分周するＮＤＩＶ１２と、ＭＤＩＶの出力信号ＦＲとＤＣＯの出力ＦＯの位相差を測定するＴＤＣ１３と、ＮＤＩＶの出力ＦＤとＦＯの位相差を測定するＴＤＣ１４と、ＦＲでＦＯをサンプルするＦＦ１５と、ＦＲとＦＤのうち位相が先行するパルスと次のパルスのエッジの期間、ＦＯをカウントするＣＯＮＴ１７と、ＴＤＣ１３、１４、ＦＦ１５の出力を入力し、カウンタの出力を受け、ＦＲとＦＤの位相差を演算するＰＥＲＲ１６と、ＰＥＲＲの出力を入力し、フィルタ処理した信号をＤＣＯに供給するＤＦＩＬ１８を備える。 （もっと読む）

【課題】必要な特性を満たしつつ、回路構成を簡素化し、省面積化を可能とするデジタルＰＬＬの提供。
【解決手段】リファレンスクロック信号ＦＲと分周クロック信号ＦＤの位相差を検出するＴＤＣ１０１、ＦＤとＦＲの進み遅れを出力するＦＦ１０３、位相誤差演算器１０２、位相誤差（ＰＥＲＲ）を平滑化するデジタルフィルタ１０４、出力クロック信号ＦＯを出力するＤＣＯ１０５、ＦＯを分周したＦＤを出力するＮ分周器１０６、Ｎ分周器１０６内のカウンタ値をＦＲに応答してサンプルするレジスタ１０７を備え、ＴＤＣ１０１は、位相差検出測定範囲がＦＯの１周期以内とされ、ＦＲとＦＤの位相差をＦＯの１周期に換算した小数で出力し、位相誤差演算器１０２は、ＦＤとＦＲの位相差が、ＦＯの周期の整数倍以上のときは、レジスタ１０７出力と符号情報ｓｉｇｎから、ＦＯの１周期内のときは、ＴＤＣの出力と符号情報ｓｉｇｎからＰＥＲＲを演算出力する。 （もっと読む）

【課題】高精度で回路面積および消費電力が小さいデジタル位相差検出器を提供する。
【解決手段】デジタル位相差検出器は、第１の信号を累積的に遅延させて各遅延量の信号を生成する遅延回路(10)と、第２の信号に同期して各遅延量の信号をラッチするフリップフロップ群(20)と、フリップフロップ群の出力から、第１の信号の立ち上がりと第２の信号の立ち上がりおよび立ち下がりのいずれか一方との第１の位相差、および第１の信号の立ち下がりと第２の信号の立ち上がりおよび立ち下がりのいずれか一方との第２の位相差を検出するエッジ検出器(30)と、第１および第２の位相差を記憶する記憶回路(40)と、記憶回路が記憶している過去の第１および第２の位相差の差分およびエッジ検出器が新たに検出した第１および第２の位相差の差分から第１の信号の周期を算出し、当該周期を基準にして第１および第２の信号の位相差を正規化する正規化回路(50)とを備えている。 （もっと読む）

【課題】検出可能範囲の拡大と分解能の向上とを両立可能なＴＤＣ回路を提供する。
【解決手段】２ｎ個の遅延量の異なる反転遅延素子を直列接続して形成されたループをそれぞれ含む第１の遅延回路および第２の遅延回路に、第１パルス信号駆動回路および第２のパルス信号駆動回路により、第１の遅延回路および第２の遅延回路にそれぞれ検出対象エッジとリセットエッジを有するパルス信号伝搬させる構成を持つバーニアディレイに、第１の遅延回路の反転遅延素子のいずれかと第２の遅延回路の反転遅延素子のいずれかに対して、伝搬されるリセットエッジの入力に対応する論理反転を選択的に遮断する操作をそれぞれ行う遮断回路と、第１の遅延回路および第２の遅延回路に含まれる遮断対象の反転遅延素子に対して、伝搬された検出対象エッジの入力に応じて反転した論理をリセットする操作をそれぞれ行うリセット回路とを備える。 （もっと読む）

【課題】２つのクロック信号の位相比較に基づき生成する２つのパルス信号の遅延時間を極力短くすることができ、かつ確実にリセットできる位相検出回路および該位相検出回路を備えたＰＬＬ回路を提供すること。
【解決手段】位相検出回路は、位相比較を行う２つのクロック信号の論理和信号と論理積信号とに基づき、進相側と遅相側の２つのパルス信号の生成に用いる一方の出力を、前記位相比較を行う準備動作状態と、前記位相比較を行った回路動作状態とに切り替えて保持するラッチ回路を備えている。 （もっと読む）

【課題】ノイズ等によって生じるチャタリングの発生を検知・訂正する機能をＡＤＰＬＬに提供する。
【解決手段】ＴＤＣ８０２−２とカウンタ８０１−１を含むＡＤＰＬＬにおいて、ＴＤＣの出力（伝播遅延情報）をエンコードするエンコーダ８０２−３を用意する。エンコーダ８０２−３は複数のビットからなる伝播遅延情報を所定の単位に分けて、エンコーダ８０２−３内の１６ビットエンコーダに個々の処理を行わせる。各１６ビットエンコーダは、受け取った伝播遅延情報の一部の中に複数の変化点が存在する場合は、最下位ビットに近い変化点のみを残置させる。 （もっと読む）

【課題】 相当量の電力を消費し、かつジッタを生成する分周器回路を必要とせずに、高周波周期出力信号を生成する位相ロックループを提供すること。
【解決手段】 位相検出器回路は、第１および第２周期入力信号の位相を比較して、出力信号を生成する。位相検出器は、第１および第２周期入力信号の２つの異なる組み合わせを作り、第３および第４周期信号を生成する回路を備える。この回路は、第３周期信号を、第１相対位相シフトを付与する、第１周期信号および第２周期信号の第１の組み合わせに基づかせる。この回路は、第４周期信号を、第１周期信号および第２周期信号の第２の組み合わせに基づかせて、異なる相対位相シフトを提供する。位相検出器は、また、第３周期信号の電力の大きさを第４周期信号の電力の大きさと比較して、位相比較出力信号を生成する比較回路も備える。 （もっと読む）

【課題】出力周波数を切り替えた際の追従性の悪化を抑止すること。
【解決手段】分周部２は、基準信号と出力信号との位相を同期させるための信号である帰還信号を所定の分周比に分周する。そして、位相比較部３は、出力信号を用いて基準信号および帰還信号の位相を比較することで、分周部２が分周した分周比の増減に追従して、出力信号を生成するための位相比較部出力のゲインが増減する。濾波部４は、位相比較部３によって生成されたアナログ信号を濾波する。出力信号発振部５は、濾波部４によって濾波されたアナログ信号に基づいて、出力信号を生成する。 （もっと読む）

【課題】ジッタに高速に追従可能なＣＤＲ回路を提供する。
【解決手段】フリップフロップＦＦ１〜ＦＦ４はそれぞれ、入力データＤ_ＩＮを対応するクロック信号ＣＫのタイミングでラッチする。ｉ（ｉは自然数）番目の第１論理ゲートＧ１ｉは、（２×ｉ−１）番目のフリップフロップＦＦの出力と（２×ｉ）番目のフリップフロップＦＦの出力とが不一致のときアサートされる内部アップ信号ＵＰを生成する。ｊ（ｊは自然数）番目の第２論理ゲートＧ２ｊは、（２×ｊ）番目のフリップフロップＦＦの出力と（２×ｊ＋１）番目のフリップフロップＦＦの出力とが不一致のときアサートされる内部ダウン信号ｄｎを生成する。第３論理ゲートＧ３は、複数の内部アップ信号ｕｐ１〜ｕｐ２にもとづきアップ信号ＵＰ＿Ａを生成する。第４論理ゲートＧ４は、複数の内部ダウン信号ｄｎ１、ｄｎ２にもとづきダウン信号ＤＮ＿Ａを生成する。 （もっと読む）

【課題】利得を自動的に設定する位相ロックループＰＬＬを提供する。
【解決手段】ＰＬＬ９９は、第１の周波数ＳＲと第２の周波数ＳＮの差を表す第１の信号Ａを供給する周波数弁別器１３０を備える。またＰＬＬ９９は、周波数弁別器１３０に結合され、第１の信号Ａを受信し、第１の信号Ａからの情報に基づいて第２の信号Ｂを供給する比較器１３５を備えている。第２の信号Ｂは設定する位相ロックループに対する利得設定を表す。 （もっと読む）