位相検出回路および方法
【課題】 相当量の電力を消費し、かつジッタを生成する分周器回路を必要とせずに、高周波周期出力信号を生成する位相ロックループを提供すること。
【解決手段】 位相検出器回路は、第1および第2周期入力信号の位相を比較して、出力信号を生成する。位相検出器は、第1および第2周期入力信号の2つの異なる組み合わせを作り、第3および第4周期信号を生成する回路を備える。この回路は、第3周期信号を、第1相対位相シフトを付与する、第1周期信号および第2周期信号の第1の組み合わせに基づかせる。この回路は、第4周期信号を、第1周期信号および第2周期信号の第2の組み合わせに基づかせて、異なる相対位相シフトを提供する。位相検出器は、また、第3周期信号の電力の大きさを第4周期信号の電力の大きさと比較して、位相比較出力信号を生成する比較回路も備える。
【解決手段】 位相検出器回路は、第1および第2周期入力信号の位相を比較して、出力信号を生成する。位相検出器は、第1および第2周期入力信号の2つの異なる組み合わせを作り、第3および第4周期信号を生成する回路を備える。この回路は、第3周期信号を、第1相対位相シフトを付与する、第1周期信号および第2周期信号の第1の組み合わせに基づかせる。この回路は、第4周期信号を、第1周期信号および第2周期信号の第2の組み合わせに基づかせて、異なる相対位相シフトを提供する。位相検出器は、また、第3周期信号の電力の大きさを第4周期信号の電力の大きさと比較して、位相比較出力信号を生成する比較回路も備える。
【発明の詳細な説明】
【技術分野】
【0001】
関連出願の相互参照
[0001] 本特許出願は、参照により全体が本明細書に組み込まれる、2010年1
月21日出願の米国仮特許出願第61/297,002号の利益を請求する。
【0002】
技術分野
[0002] 本開示は、電子回路に関連し、より詳細には、位相検出回路および方法に関連する。
【背景技術】
【0003】
[0003] 図1は、従来技術の位相ロックループ(PLL)100を示す。PLL100は、位相検出器回路101、ループフィルタ回路102、発振器回路103、および、分周器回路104を備える。位相検出器回路101は、フィードバッククロック信号FBCLKの位相を参照クロック信号REFCLKの位相と比較し、制御信号VCを生成する。ループフィルタ回路102は、制御信号VCをフィルタ処理し、フィルタ処理された制御信号VCFを生成する。発振器回路103は、周期出力クロック信号OUTCLKを生成する。発振器回路103は、フィルタ処理された制御信号VCFの変化に基づいて、OUTCLKの周波数を変動させる。
【0004】
[0004] 分周器回路104は、OUTCLKに応じてFBCLKを生成する。分周器回路104は、OUTCLKの周波数を分周し、FBCLKの周波数を生成する。PLL100は、FBCLKとREFCLKとの間の位相差および周波数差をゼロにする。
【0005】
[0005] 分周器回路104は、通常、高周波出力クロック信号OUTCLKに応じてフィードバッククロック信号FBCLKを生成するために、相当量の電力を消費する。また、分周器回路104は、OUTCLK内にジッタも生成する。したがって、相当量の電力を消費し、かつジッタを生成する分周器回路を必要とせずに、高周波周期出力信号を生成する位相ロックループを提供することが望ましい。
【図面の簡単な説明】
【0006】
【図1】[0006] 図1は、従来技術の位相ロックループ(PLL)を示す。
【図2A】[0007] 図2Aは、位相検出器回路の一例を示す。
【図2B】[0008] 図2Bは、φ1およびφ2がそれぞれ90°(+j)、270°(−j)である場合において、図2Aの組み合わせ回路の入力信号間の位相差を関数とした、組み合わせ回路の2つの信号の正規化された平均電力の一例を示す。
【図2C】[0009] 図2Cは、φ1およびφ2の範囲にわたって組み合わせ回路からの2つの信号の正規化された平均電力を比較することにより、組み合わせ回路の入力信号間の90°位相差に対する図2Aの位相検出器の感度を示す。
【図2D】[0010] 図2Dは、図2Aの位相検出回路の実施形態を使用して高周波周期出力信号を生成することができる位相ロックロープ(PLL)回路の一例を示す。
【図3A】[0011] 図3Aは、図2DのPLLにおいて受動ハイブリッドカプラを実現するために使用可能なハイブリッドカプラ回路の一例を示す。
【図3B】[0012] 図3Bは、図2DのPLLにおいて受動ハイブリッドカプラを実現するために使用可能なLC回路の一例を示す。
【図4】[0013] 図4は、信号がA+jBおよびA−jBに等しい一実施形態において、受動ハイブリッドカプラからの信号間の正規化された振幅差に対する、図2Dの受動ハイブリッドカプラへの周期入力信号間の位相差をプロットした一例を示すグラフである。
【図5A】[0014] 図5Aは、図2DのPLLにおいて振幅/電力検出器回路を実現するために使用可能な包絡線検波器回路の一例を示す。
【図5B】[0015] 図5Bは、図2DのPLLにおいて振幅/電力検出器回路を実現するために使用可能な自己ミキサ回路の一例を示す。
【図6】[0016] 図6は、図2Aの位相検出器回路の実施形態を使用して高周波周期出力信号を生成することができる遅延ロックループ(DLL)回路の一例を示す。
【図7A】[0017] 図7Aは、図2DのPLLを含む集積回路の一部分の一例を示す。
【図7B】[0018] 図7Bは、図6のDLLを含む集積回路の一部分の一例を示す。
【発明を実施するための形態】
【0007】
[0019] 位相検出器回路は、第1および第2周期入力信号を組み合わせて、入力信号の位相シフトされた像の異なる組み合わせを表す2つの異なる中間信号を生成する。位相検出器は、これら2つの中間信号の電力を比較して、第1周期入力信号と第2周期入力信号との間の位相差を決定する。位相検出器は、受動ハイブリッドカプラのような受動回路を使用して、2つの出力信号を生成することができる。PLLのようなロックループでこのタイプの位相検出器回路を使用することにより、低電力回路を使用して特定の位相を有するタイミング信号を生成することができる。このような回路は、デジタルエレクトロニクスにおいて多様な用途を有し、その一つとして、チップまたは回路がタイミング参照信号と同期されたり、あるいはタイミング参照信号に対して制御されたりする低電力デジタル装置の用途における使用が含まれる。
【0008】
[0020] 図2Aは、位相検出器回路200の一例を示す。位相検出器回路200は、2つの周期入力信号AおよびBの位相を比較して、出力信号OUTを生成する。出力信号OUTは、入力信号Aと出力信号Bとの間の位相差に直接依存するため、それら信号の相対的な位相を同期させるか、またはそれら信号を制御された関係にロックするために使用することができる。位相検出器回路200は、2つの入力信号AおよびBを組み合わせて、これら入力信号の位相シフトされた像の異なる組み合わせを表す2つの中間信号を生成する組み合わせ回路201を備える。これら2つの中間信号は、それぞれ、A+exp(j×φ1)×BおよびA+exp(j×φ2)×Bとして図2Aに表現されているが、これらの信号を組み合わせて相対的な位相シフトを付与し得るほかの方法もある。2つの中間信号は、比較回路202に入力され、比較回路202が出力信号OUTを生成する。一実施形態では、比較回路は、これら2つの中間信号の差を取って差分信号を生成し、その後、この差分信号を処理して(少なくともある周波数帯域に対する)ピーク電力を検出する。差分信号は、AおよびBが同相であるとき最大ピーク電力を有し、AおよびBの位相が180°ずれているとき最小ピーク電力を有する。また、信号AおよびBがいずれの位相関係にあっても、ピーク電力の差は、φ1およびφ2の位相が180°ずれているときに最大になる。これらの関係は、それぞれ、図4および図2B、2Cに示されている。
【0009】
[0021] 図2Aに示す実施形態では、組み合わせ回路201は、入力信号AおよびBを互いに対して修正し、A+exp(j×φ1)×BおよびA+exp(j×φ2)×B(ここで、
【数1】
)に等しい2つの周期信号を生成する。パラメータφ1は、組み合わせ回路201が、A+exp(j×φ1)×Bに等しい中間信号を生成するために、周期信号Aに対して生成する周期信号Bの位相オフセットを示す。パラメータφ2は、組み合わせ回路201が、A+exp(j×φ2)×Bに等しい中間信号を生成するために、周期信号Aに対して生成する周期信号Bの位相オフセットを示す。上述のとおり、これらの信号間に相対的な位相遅れを付与する他の方法を含む、信号を組み合わせる他の方法もまた可能である。
【0010】
[0022] φ1およびφ2が特定の範囲内にあるとき、信号A+exp(j×φ1)×BおよびA+exp(j×φ2)×Bの電力差は、信号Aと信号Bとの間の位相差に比例する。図2Bは、φ1およびφ2がそれぞれ90°(+j)、270°(−j)である場合において、入力信号Aと入力信号Bとの間の位相差を関数とした、組み合わせ回路の201からの2つの中間信号の正規化された平均電力の一例を示す。組み合わせ回路201からの中間信号A+exp(j×φ1)×BおよびA+exp(j×φ2)×Bは、それぞれ、実線の曲線および点線の曲線として図2Bに示されている。組み合わせ回路201は、信号A+exp(j×φ1)×BおよびA+exp(j×φ2)×Bに、位相合わせされている信号AおよびBに応じて同一の正規化された平均電力を持たせる。
【0011】
[0023] 図2Dに関連して後述する実施形態を含むいくつかの実施形態は、これらの原理を利用して、PLLの構築を容易にしている。例えば、位相検出器回路(図2Aのブロック200)は、信号「B」としてPLLフィードバックを受信することができ、信号「A」として提供された参照入力にロックされる。この場合、上述したように、組み合わせ回路を使用して信号Aに対する信号Bの位相シフトされた2つの異なる像を生じさせ、2つの異なる出力A+exp(j×φ1)×BおよびA+exp(j×φ2)×Bを作り出すことができる。図2Aの組み合わせ回路は、追加の電力源によって駆動されることなくこの組み合わせを作り出す受動回路として実現することができ、これにより低電力PLLを容易に実現することができる。図2Dの実施形態では、この回路は、さらに「ハイブリッドカプラ」として実現され得る。
【0012】
[0024] 図2Cは、入力信号Aと入力信号Bとの間の位相差が90°であるとき、φ1およびφ2の位相範囲にわたって出力される2つの中間信号間の正規化された電力差を比較することにより、位相検出器200の感度を示す。信号間の電力差は、図2Cにおいて0〜1.0の間の正規化された値として表されている。図2Cに示される9本の曲線は、φ1およびφ2の位相範囲に対して、0.1、0.2、0.3、0.4、0.5、0.6、0.7、0.8、0.9での組み合わせ回路201からの信号間の正規化された電力差を示している。φ1およびφ2の最適な値は、それぞれ90度および270度であるものの、図2Cに示すように、位相検出器200は、広範囲のパラメータφ1およびφ2の値にわたって機能する。
【0013】
[0025] 比較回路202は、周期信号A+exp(j×φ1)×Bの電力を、周期信号号A+exp(j×φ2)×Bの電力と比較し、位相検出器回路200の位相比較出力信号OUTを生成する。位相検出器200の位相比較出力信号OUTは、周期入力信号Aと周期入力信号Bとの間の位相差の変化に基づき変動する。
【0014】
[0026] 図2Dは、図2Aの位相検出器回路の実施形態を使用して高周波周期信号Bを生成することができる位相ロックループ(PLL)回路210の一例を示す。PLL210は、一般的に相当量の電力を消費し、かつ信号B内にジッタを生成するループ経路内の分周器回路の使用を必要としない。
【0015】
[0027] PLL回路210は、位相検出器、ループフィルタ回路219、および電圧制御発振器(VCO)回路220を備える。位相検出器は、受動ハイブリッドカプラ211、振幅/電力検出器回路212〜213、および比較器回路218を備える。PLL回路210内の位相検出器は、図2Aに示す位相検出器回路200の一例である。
【0016】
[0028] 2つの周期信号AおよびBは、図2Dに示すように受動ハイブリッドカプラ211の入力へと伝送される。受動ハイブリッドカプラ211は、例えば、伝送線、抵抗器、コンデンサ、インダクタまたはダイオードなどの受動回路部品を備える。
【0017】
[0029] 周期信号AおよびBは、例えば、クロック信号であってよい。受動ハイブリッドカプラ211は、これら2つの信号を2つの異なる態様で組み合わせ、周期信号AおよびBに応じて、2つの中間信号A+exp(j×φ1)×BおよびA+exp(j×φ2)×Bを生成する。中間信号A+exp(j×φ1)×BおよびA+exp(j×φ2)×Bは、信号Aと信号Bとの2つの異なる位相シフトされた組み合わせに等しい。
【0018】
[0030] 振幅/電力検出器回路212は、周期信号A+exp(j×φ1)×Bの電力(例えば、ピーク振幅)に比例した電圧信号V1を生成する。電圧信号V1は、比較器218の非反転(+)入力に伝送される。振幅/電力検出器回路213は、周期信号A+exp(j×φ2)×Bの電力(例えば、ピーク振幅)に比例した電圧信号V2を生成する。電圧信号V2は、比較器218の反転(−)入力に伝送される。
【0019】
[0031] 比較回路218は、信号V1の電圧を信号V2の電圧と比較し、位相比較信号VCPを生成する。比較器回路218は、信号V1およびV2間の線形差分に等しいアナログ出力電圧信号VCPを生成する差分回路である。あるいは、比較器回路218は、例えば、V1の電圧がV2の電圧よりも大きい場合に、VCPに論理高状態を生成し、V2の電圧がV1の電圧よりも大きい場合にVCPに論理低状態を生成するデジタル2進比較器とすることができる。デジタル2進比較器の出力信号VCPは、例えば、電荷ポンプ回路を駆動してアナログ信号を生成してもよい。
【0020】
[0032] ループフィルタ回路219は、比較器回路218の出力信号VCPに基づいた1つ以上のフィルタ処理した信号VFを生成する。比較器218がアナログ出力信号VCPを生成する場合、ループフィルタ回路219は信号VCPをローパスフィルタ処理してフィルタ処理した信号VFを生成するコンデンサを備えることができる。あるいは、比較器218がデジタル出力信号VCPを生成する場合、ループフィルタ回路219は、例えば、出力信号VCPのデジタル値を複数のサイクルにわたって積分してフィルタ処理した信号VFを生成する積分器回路とすることができる。
【0021】
[0033] 電圧制御発振器(VCO)回路220は、発振周期出力電圧信号Bを生成する。VCO回路220は、ループフィルタ回路219によって生成されたフィルタ処理後の信号の値に基づいて周期信号Bの周波数を設定する。VCO回路220は、フィルタ処理された信号VFの変化に基づいて周期信号Bの周波数を変動させる。VCO回路220は、例えば、リング発振器、LCタンク発振器、水晶発振器等であってよい。
【0022】
[0034] 周期信号Aと周期信号Bとの間の位相差は、受動ハイブリッドカプラ211により出力される中間信号A+exp(j×φ1)×BおよびA+exp(j×φ2)×Bの相対電力(例えば、ピーク振幅)に差異を生じさせる。信号AおよびBの位相が等しい場合、2つの中間信号は同一のピーク電力を有することになる。入力信号AおよびBの位相が異なる場合、2つの中間信号は、少なくとも特定の周波数帯域内で、異なるピーク電力を有することになる。信号A+exp(j×φ1)×BおよびA+exp(j×φ2)×Bの電力差は、周期信号Aと周期信号Bとの間の位相差に比例する。信号A+exp(j×φ1)×BおよびA+exp(j×φ2)×Bの電力差は、振幅/電力検出器212〜213により生成された信号V1と信号V2との間の電圧差として反映される。
【0023】
[0035] 周期信号Aの位相が周期信号Bに対して進んでいる場合(∠A>∠B)、受動ハイブリッドカプラ211および振幅/電力検出器212〜213は、例えば図2Bに示すように、信号V1の電圧を信号V2の電圧よりも大きくする。これに応じて、比較器218は、信号VCPを増大させるか、または、VCPを論理高状態にし、ループフィルタ219は、フィルタ処理された信号VFの値を増大させ、発振器220は、周期信号Bの周波数を増加させる。
【0024】
[0036] 周期信号Aの位相が周期信号Bに対して遅延している場合(∠A<∠B)、受動ハイブリッドカプラ211および振幅/電力検出器212〜213は、信号V1の電圧を、信号V2の電圧よりも小さくする。これに応じて、比較器218は、信号VCPを減少させるか、または、VCPを論理低状態にし、ループフィルタ219は、フィルタ処理された信号VFの値を減少させ、発振器220は、周期信号Bの周波数を減少させる。
【0025】
[0037] PLL回路210は、周期信号AおよびBが同一の周波数を有し、かつ位相が一致するまで、周期信号Bの位相および周波数を前述したように調整し続け、PLL210をロックさせる。周期信号AおよびBは、位相差が0°または360°の倍数のとき、位相が一致している。
【0026】
[0038] 図2Dの実施形態では、受動ハイブリッドカプラ211は、トランジスタのような能動部品を含まない。結果として、PLL210は、ロック状態のとき、信号Aと信号Bとの間に非常に小さいスキューを生成し、PLL210は、実質的により少ないジッタを周期信号Bに生成する。
【0027】
[0039] 上述したように、PLL210は、VCO220の出力と受動ハイブリッドカプラ211の第2の入力との間のループ経路に分周器回路を必要としない。結果として、PLL210は、PLL100に比べて消費する電力が大幅に少なく、かつ、周期信号B内に生成するジッタおよび位相ノイズがかなり少ない。
【0028】
[0040] しかし、別の実施形態では、PLL210は、VCO220の出力と受動ハイブリッドカプラ211の第2の入力との間に連結された分周器回路を有してもよい。本実施形態では、分周器回路は、VCO220の周期出力信号に応じて周期信号Bを生成する。
【0029】
[0041] さらに別の実施形態では、PLL回路210は、PLL210の参照入力Aと受動ハイブリッドカプラ211の第1の入力との間に連結された分周器回路を有してもよい。
【0030】
[0042] 図3Aは、PLL210内に受動ハイブリッドカプラ211を実現するために使用可能なハイブリッドカプラ回路300の一例を示す。ハイブリッドカプラ回路300は、リング状に連結された4本の伝送線301〜304を備える。
【0031】
[0043] 伝送線301〜302および303〜304の特性インピーダンスは、それぞれ、
【数2】
およびZ0であり、ここで、Z0は任意の特性インピーダンスを示す。伝送線301〜304の長さは、ハイブリッドカプラ回路300が、周期信号AおよびBに応じて、A+exp(j×φ1)×BおよびA+exp(j×φ2)×Bに等しい周期中間信号を生成するように選択される。ハイブリッドカプラ回路300は、対称的な構造を有する。
【0032】
[0044] 図3Bは、PLL210内に受動ハイブリッドカプラ211を実現するために使用することができるLC回路350の一例を示す。LC回路350は、リング状に連結されたインダクタ311〜314とコンデンサ321〜324とを備える。コンデンサ321〜324のそれぞれは、インダクタのうちの2つと接地ノードとの間に連結される。
【0033】
[0045] インダクタ311、312、313および314は、それぞれ、L1、L1、L2、L2のインダクタンス値を有する。コンデンサ321〜324のそれぞれは、同一の容量値を有し、この容量値は図3BにおいてCで表される。インダクタ311〜314のインダクタンスと、コンデンサ321〜324の容量は、LC回路350が周期信号AおよびBに応じてA+exp(j×φ1)×BおよびA+exp(j×φ2)×Bに等しい中間信号を生成するように選択される。LC回路350は、対称的な構造を有する。
【0034】
[0046] インダクタ311〜314およびコンデンサ321〜324の値は、1/4波長伝送線の集中素子等価回路から概算することができる。例えば、L1=Z0/W0、C=1/(Z0×W0)、そして、L2=(Z0/√2)/W0、ここでW0=2πf0であり、f0は設計周波数であり、Z0は伝送線の特性インピーダンスである。
【0035】
[0047] φ1=90°、φ2=270°の特定の例によると、回路300および350はA+jBおよびA−jBに等しい信号を生成するよう設計される。図4は、出力がA+jBおよびA−jBに等しい一実施形態において、受動ハイブリッドカプラ211の出力間の正規化された振幅差に対する、周期信号Aと周期信号Bとの間の位相差をプロットした一例を示すグラフである。また、本実施形態では、電圧信号V1およびV2は、A+jBおよびA−jBの振幅を示している。図4に示すように、信号A+jBと信号A−jBとの間のピーク振幅の差は、信号Aと信号Bとの間の位相差が約0のとき、約0である。信号Aと信号Bとの間の位相差が増加するにつれ、これら信号間のピーク振幅の差も増加する。
【0036】
[0048] 図2Dおよび図4の特定の実施形態では、これに限定するものではないが、PLL210が、例えば、約10%の精度内で信号A+jBと信号A−jBとの間の差を測定することができる。本例では、PLL210は、10ギガヘルツ(GHz)の周波数で、周期信号AおよびBにおける1ピコ秒(ps)未満の位相誤差を測定する。10GHzでは、信号AおよびBの周期は100psであり、1ps未満の位相誤差の測定値は、AおよびBの周期の1%未満を表す。
【0037】
[0049] 図5Aは、図2DのPLL210において、それぞれ、振幅/電力検出器回路212および213を実現するために使用することができる包絡線検波器回路500および501の例を示す。包絡線検波器回路500は、ダイオード502、コンデンサ504、およびレジスタ506を備える。包絡線検波器回路501は、ダイオード503、コンデンサ505、およびレジスタ507を備える。
【0038】
[0050] コンデンサ504およびレジスタ506は、ダイオード502のカソードと接地電圧のノードとの間に並列に連結されている。包絡線検波器回路500は、周期信号A+exp(j×φ1)×Bのピーク振幅の大きさに等しい電圧信号V1を生成する。周期信号A+exp(j×φ1)×Bのピーク振幅の大きさは、周期信号A+exp(j×φ1)×Bの電力を示す。
【0039】
[0051] コンデンサ505およびレジスタ507は、ダイオード503のカソードと接地ノードとの間に並列に連結されている。包絡線検波器回路501は、周期信号A+exp(j×φ2)×Bのピーク振幅の大きさに等しい電圧信号V2を生成する。周期信号A+exp(j×φ2)×Bのピーク振幅の大きさは、周期信号A+exp(j×φ2)×Bの電力を示す。
【0040】
[0052] 別の実施形態によると、振幅/電力検出器回路212〜213は、信号V1およびV2を生成する自己ミキサ回路を使用して実現することができる。図5Bは、図2DのPLL210において、それぞれ、振幅/電力検出器回路212および213を実現するために使用可能な自己ミキサ回路511および512の例を示す。自己ミキサ回路511は、ミキサ回路521およびローパスフィルタ回路522を備える。自己ミキサ回路512は、ミキサ回路531およびローパスフィルタ回路532を備える。
【0041】
[0053] ミキサ回路521は、A+exp(j×φ1)×Bを自乗して信号M1を生成する。ローパスフィルタ(LPF)522は、信号M1の高周波成分をフィルタ除去し、周期信号A+exp(j×φ1)×Bのピーク振幅の大きさに比例する低周波電圧信号V1を生成する。電圧信号V1は、比較器218の非反転入力に供給される。
【0042】
[0054] ミキサ回路531は、A+exp(j×φ2)×Bを自乗して信号M2を生成する。ローパスフィルタ(LPF)532は、信号M2の高周波成分をフィルタ除去し、周期信号A+exp(j×φ2)×Bのピーク振幅の大きさに比例する低周波電圧信号V2を生成する。電圧信号V2は、比較器218の反転入力に供給される。
【0043】
[0055] 図6は、図2Aの位相検出器回路の実施形態を使用して高周波周期信号Bを生成することができる遅延ロックループ(DLL)回路600の一例を示す。DLL回路600は、受動ハイブリッドカプラ211、振幅/電力検出器回路212〜213、比較器回路218、ループフィルタ回路219および可変遅延回路610を備える。
【0044】
[0056] 受動ハイブリッドカプラ211、振幅/電力検出器回路212〜213、比較器回路218、ループフィルタ回路219は、図2Dに関連して上述したように機能する。ループフィルタ回路219の出力信号VFは、可変遅延回路610の1つ以上の制御入力に伝送される。可変遅延回路610は、周期信号Aを遅延させて、周期信号Bを生成させる。したがって、DLL600において、信号Bは信号Aを遅延させたバージョンであり、信号AおよびBは同一の周波数を有する。可変遅延回路610は、信号Bに与える信号Aに対する遅延を、フィルタ処理された信号VFの変化に基づいて変動させる。周期信号Bは、可変遅延回路610の出力から受動ハイブリッドカプラ211の入力へと伝送される。可変遅延回路610は、例えば、電圧制御遅延チェーン(voltage-controlled delay chain)、位相補間器、または他のあらゆる好適な調節可能遅延回路とすることができる。
【0045】
[0057] 本明細書に記載した位相検出器、PLLおよびDLLは、例えば、メモリIC、コントローラIC、メモリコントローラIC、プロセッサIC、アナログIC、デジタルIC、プログラマブルICなどのあらゆる好適な集積回路(IC)内に作製することができる。図7Aは、図2Dに示したPLL210を含む集積回路700の一部分の一例を示す。図7Bは、図6に示したDLL600を含む集積回路710の一部分の一例を示す。これらの実施形態の各々において、集積回路は、PLLまたはDLLを適宜有し、メソクロナス通信を目的として外部のタイミング基準に同期するメモリデバイスとすることができる。必要に応じて、この集積回路は、さらに、携帯デバイス(例えば、携帯電話または多機能デバイス)などの低電力用においてインスタンス化されるダイナミックランダムアクセスメモリ(DRAM)として構成されてもよい。あるいは、この集積回路は、例えばDRAM集積回路のようなメモリデバイスに接続するメモリコントローラの典型ともなり得る。さらに別の実施形態では、この集積回路は、無線デバイスで使用される無線通信用送受信機として使用することもできる。この集積回路は、1つ以上のアンテナに連結されてもよく、必要に応じて、共通のシリコン片を介して、または、共通のパッケージに搭載されて集積回路と一体化された1つ以上のアンテナを有してもよい。
【0046】
[0058] 例示的な実施形態の上記説明は、例示および説明を目的として記載したものである。上記説明は、本明細書に開示される例に徹底したり限定したりすることを意図したものではない。場合によっては、実施形態の所定の特徴は、上述したような他の特徴を対応して使用しなくとも、採用することができる。請求の範囲から逸脱しない限り、上記教示を踏まえた多くの改良、置き換え、変形が可能である。
【技術分野】
【0001】
関連出願の相互参照
[0001] 本特許出願は、参照により全体が本明細書に組み込まれる、2010年1
月21日出願の米国仮特許出願第61/297,002号の利益を請求する。
【0002】
技術分野
[0002] 本開示は、電子回路に関連し、より詳細には、位相検出回路および方法に関連する。
【背景技術】
【0003】
[0003] 図1は、従来技術の位相ロックループ(PLL)100を示す。PLL100は、位相検出器回路101、ループフィルタ回路102、発振器回路103、および、分周器回路104を備える。位相検出器回路101は、フィードバッククロック信号FBCLKの位相を参照クロック信号REFCLKの位相と比較し、制御信号VCを生成する。ループフィルタ回路102は、制御信号VCをフィルタ処理し、フィルタ処理された制御信号VCFを生成する。発振器回路103は、周期出力クロック信号OUTCLKを生成する。発振器回路103は、フィルタ処理された制御信号VCFの変化に基づいて、OUTCLKの周波数を変動させる。
【0004】
[0004] 分周器回路104は、OUTCLKに応じてFBCLKを生成する。分周器回路104は、OUTCLKの周波数を分周し、FBCLKの周波数を生成する。PLL100は、FBCLKとREFCLKとの間の位相差および周波数差をゼロにする。
【0005】
[0005] 分周器回路104は、通常、高周波出力クロック信号OUTCLKに応じてフィードバッククロック信号FBCLKを生成するために、相当量の電力を消費する。また、分周器回路104は、OUTCLK内にジッタも生成する。したがって、相当量の電力を消費し、かつジッタを生成する分周器回路を必要とせずに、高周波周期出力信号を生成する位相ロックループを提供することが望ましい。
【図面の簡単な説明】
【0006】
【図1】[0006] 図1は、従来技術の位相ロックループ(PLL)を示す。
【図2A】[0007] 図2Aは、位相検出器回路の一例を示す。
【図2B】[0008] 図2Bは、φ1およびφ2がそれぞれ90°(+j)、270°(−j)である場合において、図2Aの組み合わせ回路の入力信号間の位相差を関数とした、組み合わせ回路の2つの信号の正規化された平均電力の一例を示す。
【図2C】[0009] 図2Cは、φ1およびφ2の範囲にわたって組み合わせ回路からの2つの信号の正規化された平均電力を比較することにより、組み合わせ回路の入力信号間の90°位相差に対する図2Aの位相検出器の感度を示す。
【図2D】[0010] 図2Dは、図2Aの位相検出回路の実施形態を使用して高周波周期出力信号を生成することができる位相ロックロープ(PLL)回路の一例を示す。
【図3A】[0011] 図3Aは、図2DのPLLにおいて受動ハイブリッドカプラを実現するために使用可能なハイブリッドカプラ回路の一例を示す。
【図3B】[0012] 図3Bは、図2DのPLLにおいて受動ハイブリッドカプラを実現するために使用可能なLC回路の一例を示す。
【図4】[0013] 図4は、信号がA+jBおよびA−jBに等しい一実施形態において、受動ハイブリッドカプラからの信号間の正規化された振幅差に対する、図2Dの受動ハイブリッドカプラへの周期入力信号間の位相差をプロットした一例を示すグラフである。
【図5A】[0014] 図5Aは、図2DのPLLにおいて振幅/電力検出器回路を実現するために使用可能な包絡線検波器回路の一例を示す。
【図5B】[0015] 図5Bは、図2DのPLLにおいて振幅/電力検出器回路を実現するために使用可能な自己ミキサ回路の一例を示す。
【図6】[0016] 図6は、図2Aの位相検出器回路の実施形態を使用して高周波周期出力信号を生成することができる遅延ロックループ(DLL)回路の一例を示す。
【図7A】[0017] 図7Aは、図2DのPLLを含む集積回路の一部分の一例を示す。
【図7B】[0018] 図7Bは、図6のDLLを含む集積回路の一部分の一例を示す。
【発明を実施するための形態】
【0007】
[0019] 位相検出器回路は、第1および第2周期入力信号を組み合わせて、入力信号の位相シフトされた像の異なる組み合わせを表す2つの異なる中間信号を生成する。位相検出器は、これら2つの中間信号の電力を比較して、第1周期入力信号と第2周期入力信号との間の位相差を決定する。位相検出器は、受動ハイブリッドカプラのような受動回路を使用して、2つの出力信号を生成することができる。PLLのようなロックループでこのタイプの位相検出器回路を使用することにより、低電力回路を使用して特定の位相を有するタイミング信号を生成することができる。このような回路は、デジタルエレクトロニクスにおいて多様な用途を有し、その一つとして、チップまたは回路がタイミング参照信号と同期されたり、あるいはタイミング参照信号に対して制御されたりする低電力デジタル装置の用途における使用が含まれる。
【0008】
[0020] 図2Aは、位相検出器回路200の一例を示す。位相検出器回路200は、2つの周期入力信号AおよびBの位相を比較して、出力信号OUTを生成する。出力信号OUTは、入力信号Aと出力信号Bとの間の位相差に直接依存するため、それら信号の相対的な位相を同期させるか、またはそれら信号を制御された関係にロックするために使用することができる。位相検出器回路200は、2つの入力信号AおよびBを組み合わせて、これら入力信号の位相シフトされた像の異なる組み合わせを表す2つの中間信号を生成する組み合わせ回路201を備える。これら2つの中間信号は、それぞれ、A+exp(j×φ1)×BおよびA+exp(j×φ2)×Bとして図2Aに表現されているが、これらの信号を組み合わせて相対的な位相シフトを付与し得るほかの方法もある。2つの中間信号は、比較回路202に入力され、比較回路202が出力信号OUTを生成する。一実施形態では、比較回路は、これら2つの中間信号の差を取って差分信号を生成し、その後、この差分信号を処理して(少なくともある周波数帯域に対する)ピーク電力を検出する。差分信号は、AおよびBが同相であるとき最大ピーク電力を有し、AおよびBの位相が180°ずれているとき最小ピーク電力を有する。また、信号AおよびBがいずれの位相関係にあっても、ピーク電力の差は、φ1およびφ2の位相が180°ずれているときに最大になる。これらの関係は、それぞれ、図4および図2B、2Cに示されている。
【0009】
[0021] 図2Aに示す実施形態では、組み合わせ回路201は、入力信号AおよびBを互いに対して修正し、A+exp(j×φ1)×BおよびA+exp(j×φ2)×B(ここで、
【数1】
)に等しい2つの周期信号を生成する。パラメータφ1は、組み合わせ回路201が、A+exp(j×φ1)×Bに等しい中間信号を生成するために、周期信号Aに対して生成する周期信号Bの位相オフセットを示す。パラメータφ2は、組み合わせ回路201が、A+exp(j×φ2)×Bに等しい中間信号を生成するために、周期信号Aに対して生成する周期信号Bの位相オフセットを示す。上述のとおり、これらの信号間に相対的な位相遅れを付与する他の方法を含む、信号を組み合わせる他の方法もまた可能である。
【0010】
[0022] φ1およびφ2が特定の範囲内にあるとき、信号A+exp(j×φ1)×BおよびA+exp(j×φ2)×Bの電力差は、信号Aと信号Bとの間の位相差に比例する。図2Bは、φ1およびφ2がそれぞれ90°(+j)、270°(−j)である場合において、入力信号Aと入力信号Bとの間の位相差を関数とした、組み合わせ回路の201からの2つの中間信号の正規化された平均電力の一例を示す。組み合わせ回路201からの中間信号A+exp(j×φ1)×BおよびA+exp(j×φ2)×Bは、それぞれ、実線の曲線および点線の曲線として図2Bに示されている。組み合わせ回路201は、信号A+exp(j×φ1)×BおよびA+exp(j×φ2)×Bに、位相合わせされている信号AおよびBに応じて同一の正規化された平均電力を持たせる。
【0011】
[0023] 図2Dに関連して後述する実施形態を含むいくつかの実施形態は、これらの原理を利用して、PLLの構築を容易にしている。例えば、位相検出器回路(図2Aのブロック200)は、信号「B」としてPLLフィードバックを受信することができ、信号「A」として提供された参照入力にロックされる。この場合、上述したように、組み合わせ回路を使用して信号Aに対する信号Bの位相シフトされた2つの異なる像を生じさせ、2つの異なる出力A+exp(j×φ1)×BおよびA+exp(j×φ2)×Bを作り出すことができる。図2Aの組み合わせ回路は、追加の電力源によって駆動されることなくこの組み合わせを作り出す受動回路として実現することができ、これにより低電力PLLを容易に実現することができる。図2Dの実施形態では、この回路は、さらに「ハイブリッドカプラ」として実現され得る。
【0012】
[0024] 図2Cは、入力信号Aと入力信号Bとの間の位相差が90°であるとき、φ1およびφ2の位相範囲にわたって出力される2つの中間信号間の正規化された電力差を比較することにより、位相検出器200の感度を示す。信号間の電力差は、図2Cにおいて0〜1.0の間の正規化された値として表されている。図2Cに示される9本の曲線は、φ1およびφ2の位相範囲に対して、0.1、0.2、0.3、0.4、0.5、0.6、0.7、0.8、0.9での組み合わせ回路201からの信号間の正規化された電力差を示している。φ1およびφ2の最適な値は、それぞれ90度および270度であるものの、図2Cに示すように、位相検出器200は、広範囲のパラメータφ1およびφ2の値にわたって機能する。
【0013】
[0025] 比較回路202は、周期信号A+exp(j×φ1)×Bの電力を、周期信号号A+exp(j×φ2)×Bの電力と比較し、位相検出器回路200の位相比較出力信号OUTを生成する。位相検出器200の位相比較出力信号OUTは、周期入力信号Aと周期入力信号Bとの間の位相差の変化に基づき変動する。
【0014】
[0026] 図2Dは、図2Aの位相検出器回路の実施形態を使用して高周波周期信号Bを生成することができる位相ロックループ(PLL)回路210の一例を示す。PLL210は、一般的に相当量の電力を消費し、かつ信号B内にジッタを生成するループ経路内の分周器回路の使用を必要としない。
【0015】
[0027] PLL回路210は、位相検出器、ループフィルタ回路219、および電圧制御発振器(VCO)回路220を備える。位相検出器は、受動ハイブリッドカプラ211、振幅/電力検出器回路212〜213、および比較器回路218を備える。PLL回路210内の位相検出器は、図2Aに示す位相検出器回路200の一例である。
【0016】
[0028] 2つの周期信号AおよびBは、図2Dに示すように受動ハイブリッドカプラ211の入力へと伝送される。受動ハイブリッドカプラ211は、例えば、伝送線、抵抗器、コンデンサ、インダクタまたはダイオードなどの受動回路部品を備える。
【0017】
[0029] 周期信号AおよびBは、例えば、クロック信号であってよい。受動ハイブリッドカプラ211は、これら2つの信号を2つの異なる態様で組み合わせ、周期信号AおよびBに応じて、2つの中間信号A+exp(j×φ1)×BおよびA+exp(j×φ2)×Bを生成する。中間信号A+exp(j×φ1)×BおよびA+exp(j×φ2)×Bは、信号Aと信号Bとの2つの異なる位相シフトされた組み合わせに等しい。
【0018】
[0030] 振幅/電力検出器回路212は、周期信号A+exp(j×φ1)×Bの電力(例えば、ピーク振幅)に比例した電圧信号V1を生成する。電圧信号V1は、比較器218の非反転(+)入力に伝送される。振幅/電力検出器回路213は、周期信号A+exp(j×φ2)×Bの電力(例えば、ピーク振幅)に比例した電圧信号V2を生成する。電圧信号V2は、比較器218の反転(−)入力に伝送される。
【0019】
[0031] 比較回路218は、信号V1の電圧を信号V2の電圧と比較し、位相比較信号VCPを生成する。比較器回路218は、信号V1およびV2間の線形差分に等しいアナログ出力電圧信号VCPを生成する差分回路である。あるいは、比較器回路218は、例えば、V1の電圧がV2の電圧よりも大きい場合に、VCPに論理高状態を生成し、V2の電圧がV1の電圧よりも大きい場合にVCPに論理低状態を生成するデジタル2進比較器とすることができる。デジタル2進比較器の出力信号VCPは、例えば、電荷ポンプ回路を駆動してアナログ信号を生成してもよい。
【0020】
[0032] ループフィルタ回路219は、比較器回路218の出力信号VCPに基づいた1つ以上のフィルタ処理した信号VFを生成する。比較器218がアナログ出力信号VCPを生成する場合、ループフィルタ回路219は信号VCPをローパスフィルタ処理してフィルタ処理した信号VFを生成するコンデンサを備えることができる。あるいは、比較器218がデジタル出力信号VCPを生成する場合、ループフィルタ回路219は、例えば、出力信号VCPのデジタル値を複数のサイクルにわたって積分してフィルタ処理した信号VFを生成する積分器回路とすることができる。
【0021】
[0033] 電圧制御発振器(VCO)回路220は、発振周期出力電圧信号Bを生成する。VCO回路220は、ループフィルタ回路219によって生成されたフィルタ処理後の信号の値に基づいて周期信号Bの周波数を設定する。VCO回路220は、フィルタ処理された信号VFの変化に基づいて周期信号Bの周波数を変動させる。VCO回路220は、例えば、リング発振器、LCタンク発振器、水晶発振器等であってよい。
【0022】
[0034] 周期信号Aと周期信号Bとの間の位相差は、受動ハイブリッドカプラ211により出力される中間信号A+exp(j×φ1)×BおよびA+exp(j×φ2)×Bの相対電力(例えば、ピーク振幅)に差異を生じさせる。信号AおよびBの位相が等しい場合、2つの中間信号は同一のピーク電力を有することになる。入力信号AおよびBの位相が異なる場合、2つの中間信号は、少なくとも特定の周波数帯域内で、異なるピーク電力を有することになる。信号A+exp(j×φ1)×BおよびA+exp(j×φ2)×Bの電力差は、周期信号Aと周期信号Bとの間の位相差に比例する。信号A+exp(j×φ1)×BおよびA+exp(j×φ2)×Bの電力差は、振幅/電力検出器212〜213により生成された信号V1と信号V2との間の電圧差として反映される。
【0023】
[0035] 周期信号Aの位相が周期信号Bに対して進んでいる場合(∠A>∠B)、受動ハイブリッドカプラ211および振幅/電力検出器212〜213は、例えば図2Bに示すように、信号V1の電圧を信号V2の電圧よりも大きくする。これに応じて、比較器218は、信号VCPを増大させるか、または、VCPを論理高状態にし、ループフィルタ219は、フィルタ処理された信号VFの値を増大させ、発振器220は、周期信号Bの周波数を増加させる。
【0024】
[0036] 周期信号Aの位相が周期信号Bに対して遅延している場合(∠A<∠B)、受動ハイブリッドカプラ211および振幅/電力検出器212〜213は、信号V1の電圧を、信号V2の電圧よりも小さくする。これに応じて、比較器218は、信号VCPを減少させるか、または、VCPを論理低状態にし、ループフィルタ219は、フィルタ処理された信号VFの値を減少させ、発振器220は、周期信号Bの周波数を減少させる。
【0025】
[0037] PLL回路210は、周期信号AおよびBが同一の周波数を有し、かつ位相が一致するまで、周期信号Bの位相および周波数を前述したように調整し続け、PLL210をロックさせる。周期信号AおよびBは、位相差が0°または360°の倍数のとき、位相が一致している。
【0026】
[0038] 図2Dの実施形態では、受動ハイブリッドカプラ211は、トランジスタのような能動部品を含まない。結果として、PLL210は、ロック状態のとき、信号Aと信号Bとの間に非常に小さいスキューを生成し、PLL210は、実質的により少ないジッタを周期信号Bに生成する。
【0027】
[0039] 上述したように、PLL210は、VCO220の出力と受動ハイブリッドカプラ211の第2の入力との間のループ経路に分周器回路を必要としない。結果として、PLL210は、PLL100に比べて消費する電力が大幅に少なく、かつ、周期信号B内に生成するジッタおよび位相ノイズがかなり少ない。
【0028】
[0040] しかし、別の実施形態では、PLL210は、VCO220の出力と受動ハイブリッドカプラ211の第2の入力との間に連結された分周器回路を有してもよい。本実施形態では、分周器回路は、VCO220の周期出力信号に応じて周期信号Bを生成する。
【0029】
[0041] さらに別の実施形態では、PLL回路210は、PLL210の参照入力Aと受動ハイブリッドカプラ211の第1の入力との間に連結された分周器回路を有してもよい。
【0030】
[0042] 図3Aは、PLL210内に受動ハイブリッドカプラ211を実現するために使用可能なハイブリッドカプラ回路300の一例を示す。ハイブリッドカプラ回路300は、リング状に連結された4本の伝送線301〜304を備える。
【0031】
[0043] 伝送線301〜302および303〜304の特性インピーダンスは、それぞれ、
【数2】
およびZ0であり、ここで、Z0は任意の特性インピーダンスを示す。伝送線301〜304の長さは、ハイブリッドカプラ回路300が、周期信号AおよびBに応じて、A+exp(j×φ1)×BおよびA+exp(j×φ2)×Bに等しい周期中間信号を生成するように選択される。ハイブリッドカプラ回路300は、対称的な構造を有する。
【0032】
[0044] 図3Bは、PLL210内に受動ハイブリッドカプラ211を実現するために使用することができるLC回路350の一例を示す。LC回路350は、リング状に連結されたインダクタ311〜314とコンデンサ321〜324とを備える。コンデンサ321〜324のそれぞれは、インダクタのうちの2つと接地ノードとの間に連結される。
【0033】
[0045] インダクタ311、312、313および314は、それぞれ、L1、L1、L2、L2のインダクタンス値を有する。コンデンサ321〜324のそれぞれは、同一の容量値を有し、この容量値は図3BにおいてCで表される。インダクタ311〜314のインダクタンスと、コンデンサ321〜324の容量は、LC回路350が周期信号AおよびBに応じてA+exp(j×φ1)×BおよびA+exp(j×φ2)×Bに等しい中間信号を生成するように選択される。LC回路350は、対称的な構造を有する。
【0034】
[0046] インダクタ311〜314およびコンデンサ321〜324の値は、1/4波長伝送線の集中素子等価回路から概算することができる。例えば、L1=Z0/W0、C=1/(Z0×W0)、そして、L2=(Z0/√2)/W0、ここでW0=2πf0であり、f0は設計周波数であり、Z0は伝送線の特性インピーダンスである。
【0035】
[0047] φ1=90°、φ2=270°の特定の例によると、回路300および350はA+jBおよびA−jBに等しい信号を生成するよう設計される。図4は、出力がA+jBおよびA−jBに等しい一実施形態において、受動ハイブリッドカプラ211の出力間の正規化された振幅差に対する、周期信号Aと周期信号Bとの間の位相差をプロットした一例を示すグラフである。また、本実施形態では、電圧信号V1およびV2は、A+jBおよびA−jBの振幅を示している。図4に示すように、信号A+jBと信号A−jBとの間のピーク振幅の差は、信号Aと信号Bとの間の位相差が約0のとき、約0である。信号Aと信号Bとの間の位相差が増加するにつれ、これら信号間のピーク振幅の差も増加する。
【0036】
[0048] 図2Dおよび図4の特定の実施形態では、これに限定するものではないが、PLL210が、例えば、約10%の精度内で信号A+jBと信号A−jBとの間の差を測定することができる。本例では、PLL210は、10ギガヘルツ(GHz)の周波数で、周期信号AおよびBにおける1ピコ秒(ps)未満の位相誤差を測定する。10GHzでは、信号AおよびBの周期は100psであり、1ps未満の位相誤差の測定値は、AおよびBの周期の1%未満を表す。
【0037】
[0049] 図5Aは、図2DのPLL210において、それぞれ、振幅/電力検出器回路212および213を実現するために使用することができる包絡線検波器回路500および501の例を示す。包絡線検波器回路500は、ダイオード502、コンデンサ504、およびレジスタ506を備える。包絡線検波器回路501は、ダイオード503、コンデンサ505、およびレジスタ507を備える。
【0038】
[0050] コンデンサ504およびレジスタ506は、ダイオード502のカソードと接地電圧のノードとの間に並列に連結されている。包絡線検波器回路500は、周期信号A+exp(j×φ1)×Bのピーク振幅の大きさに等しい電圧信号V1を生成する。周期信号A+exp(j×φ1)×Bのピーク振幅の大きさは、周期信号A+exp(j×φ1)×Bの電力を示す。
【0039】
[0051] コンデンサ505およびレジスタ507は、ダイオード503のカソードと接地ノードとの間に並列に連結されている。包絡線検波器回路501は、周期信号A+exp(j×φ2)×Bのピーク振幅の大きさに等しい電圧信号V2を生成する。周期信号A+exp(j×φ2)×Bのピーク振幅の大きさは、周期信号A+exp(j×φ2)×Bの電力を示す。
【0040】
[0052] 別の実施形態によると、振幅/電力検出器回路212〜213は、信号V1およびV2を生成する自己ミキサ回路を使用して実現することができる。図5Bは、図2DのPLL210において、それぞれ、振幅/電力検出器回路212および213を実現するために使用可能な自己ミキサ回路511および512の例を示す。自己ミキサ回路511は、ミキサ回路521およびローパスフィルタ回路522を備える。自己ミキサ回路512は、ミキサ回路531およびローパスフィルタ回路532を備える。
【0041】
[0053] ミキサ回路521は、A+exp(j×φ1)×Bを自乗して信号M1を生成する。ローパスフィルタ(LPF)522は、信号M1の高周波成分をフィルタ除去し、周期信号A+exp(j×φ1)×Bのピーク振幅の大きさに比例する低周波電圧信号V1を生成する。電圧信号V1は、比較器218の非反転入力に供給される。
【0042】
[0054] ミキサ回路531は、A+exp(j×φ2)×Bを自乗して信号M2を生成する。ローパスフィルタ(LPF)532は、信号M2の高周波成分をフィルタ除去し、周期信号A+exp(j×φ2)×Bのピーク振幅の大きさに比例する低周波電圧信号V2を生成する。電圧信号V2は、比較器218の反転入力に供給される。
【0043】
[0055] 図6は、図2Aの位相検出器回路の実施形態を使用して高周波周期信号Bを生成することができる遅延ロックループ(DLL)回路600の一例を示す。DLL回路600は、受動ハイブリッドカプラ211、振幅/電力検出器回路212〜213、比較器回路218、ループフィルタ回路219および可変遅延回路610を備える。
【0044】
[0056] 受動ハイブリッドカプラ211、振幅/電力検出器回路212〜213、比較器回路218、ループフィルタ回路219は、図2Dに関連して上述したように機能する。ループフィルタ回路219の出力信号VFは、可変遅延回路610の1つ以上の制御入力に伝送される。可変遅延回路610は、周期信号Aを遅延させて、周期信号Bを生成させる。したがって、DLL600において、信号Bは信号Aを遅延させたバージョンであり、信号AおよびBは同一の周波数を有する。可変遅延回路610は、信号Bに与える信号Aに対する遅延を、フィルタ処理された信号VFの変化に基づいて変動させる。周期信号Bは、可変遅延回路610の出力から受動ハイブリッドカプラ211の入力へと伝送される。可変遅延回路610は、例えば、電圧制御遅延チェーン(voltage-controlled delay chain)、位相補間器、または他のあらゆる好適な調節可能遅延回路とすることができる。
【0045】
[0057] 本明細書に記載した位相検出器、PLLおよびDLLは、例えば、メモリIC、コントローラIC、メモリコントローラIC、プロセッサIC、アナログIC、デジタルIC、プログラマブルICなどのあらゆる好適な集積回路(IC)内に作製することができる。図7Aは、図2Dに示したPLL210を含む集積回路700の一部分の一例を示す。図7Bは、図6に示したDLL600を含む集積回路710の一部分の一例を示す。これらの実施形態の各々において、集積回路は、PLLまたはDLLを適宜有し、メソクロナス通信を目的として外部のタイミング基準に同期するメモリデバイスとすることができる。必要に応じて、この集積回路は、さらに、携帯デバイス(例えば、携帯電話または多機能デバイス)などの低電力用においてインスタンス化されるダイナミックランダムアクセスメモリ(DRAM)として構成されてもよい。あるいは、この集積回路は、例えばDRAM集積回路のようなメモリデバイスに接続するメモリコントローラの典型ともなり得る。さらに別の実施形態では、この集積回路は、無線デバイスで使用される無線通信用送受信機として使用することもできる。この集積回路は、1つ以上のアンテナに連結されてもよく、必要に応じて、共通のシリコン片を介して、または、共通のパッケージに搭載されて集積回路と一体化された1つ以上のアンテナを有してもよい。
【0046】
[0058] 例示的な実施形態の上記説明は、例示および説明を目的として記載したものである。上記説明は、本明細書に開示される例に徹底したり限定したりすることを意図したものではない。場合によっては、実施形態の所定の特徴は、上述したような他の特徴を対応して使用しなくとも、採用することができる。請求の範囲から逸脱しない限り、上記教示を踏まえた多くの改良、置き換え、変形が可能である。
【特許請求の範囲】
【請求項1】
位相検出器回路であって、
第1および第2周期信号を2つの異なる態様で組み合わせて、第3および第4周期信号を生成する組み合わせ回路であって、前記第3周期信号を、第1相対位相シフトを有する前記第1周期信号と前記第2周期信号との組み合わせに基づかせ、前記第4周期信号を、第2相対位相シフトを有する前記第1周期信号と前記第2周期信号との組み合わせに基づかせる、組み合わせ回路と、
前記第3周期信号の電力の大きさを前記第4周期信号の電力の大きさと比較し、前記位相検出器回路の出力信号を生成する比較回路と、
を備える、位相検出器回路。
【請求項2】
前記第3周期信号の前記電力を示す第1包路線信号を生成する第1包絡線検波器回路と、
前記第4周期信号の前記電力を示す第2包路線信号を生成する第2包絡線検波器回路と、をさらに備え、
前記比較回路が、前記第1包路線信号を前記第2包路線信号と比較して、前記位相検出器回路の前記出力信号を生成する、
請求項1に記載の位相検出器回路。
【請求項3】
前記第1包路線検波器回路が、第1ダイオードと、第1レジスタと、前記第1レジスタと並列に連結され、かつ前記第1ダイオードと連結された第1コンデンサと、を備え、前記第2包路線検波器回路が、第2ダイオードと、第2レジスタと、前記第2レジスタと並列に連結され、かつ前記第2ダイオードと連結された第2コンデンサと、を備える、請求項2に記載の位相検出器回路。
【請求項4】
前記組み合わせ回路が、リング構造で連結される4本の伝送線を備える、請求項1に記載の位相検出器回路。
【請求項5】
前記組み合わせ回路が、リング構造で連結される第1、第2、第3、および第4インダクタを備える、請求項1に記載の位相検出器回路。
【請求項6】
前記組み合わせ回路が、さらに、前記第1および前記第2インダクタに連結された第1コンデンサと、前記第2および前記第3インダクタに連結された第2コンデンサと、前記第3および前記第4インダクタに連結された第3コンデンサと、前記第4および前記第1インダクタに連結された第4コンデンサと、を備える、請求項5に記載の位相検出器回路。
【請求項7】
前記第3周期信号の前記電力を示す第1電力信号を生成する第1自己ミキサ回路と、
前記第4周期信号の前記電力を示す第2電力信号を生成する第2自己ミキサ回路と、をさらに備え、
前記比較回路が、前記第1電力信号を前記第2電力信号と比較し、前記位相検出器回路の前記出力信号を生成する、
請求項1に記載の位相検出器回路。
【請求項8】
前記位相検出器回路は、位相ロックループ回路の一部であり、前記第2周期信号が前記位相ロックループ回路のフィードバック信号である、請求項1に記載の位相検出器回路。
【請求項9】
前記第2周期信号が、前記位相ロックループ回路内の発振器回路の出力から、前記位相検出器回路の入力へとルーティングされる、請求項8に記載の位相検出器回路。
【請求項10】
前記位相検出器回路が、遅延ロックループ回路の一部であり、前記第2周期信号が前記遅延ロックループ回路のフィードバック信号である、請求項1に記載の位相検出器回路。
【請求項11】
前記組み合わせ回路が受動回路である、請求項1に記載の位相検出器回路。
【請求項12】
前記受動回路が受動ハイブリッドカプラである、請求項11に記載の位相検出器回路。
【請求項13】
前記組み合わせ回路が、前記第3周期信号を、約90°の相対位相シフトを導入する態様で前記第1周期信号と前記第2周期信号との組み合わせに基づかせ、前記組み合わせ回路が、前記第4周期信号を、約270°の相対位相シフトを導入する態様で前記第1周期信号と前記第2周期信号との組み合わせに基づかせる、請求項1に記載の位相検出器回路。
【請求項14】
前記位相検出器回路が集積回路である、請求項1に記載の位相検出器回路。
【請求項15】
前記位相検出器回路がダイナミックランダムアクセスメモリ集積回路内にある、請求項1に記載の位相検出器回路。
【請求項16】
前記位相検出器回路がメモリデバイスの一部である、請求項1に記載の位相検出器回路。
【請求項17】
前記位相検出器回路がメモリコントローラ集積回路である、請求項1に記載の位相検出器回路。
【請求項18】
前記組み合わせ回路が、前記第1および前記第2周期信号を組み合わせることにより前記第3および前記第4周期信号を生成して、前記第3周期信号に対する第1極性位相シフトと前記第4周期信号に対する第2極性位相シフトと、を生成し、前記比較回路が、前記第3および前記第4周期信号を減算して、前記第1周期信号と前記第2周期信号との間の位相差を分離する出力を得て、これにより前記出力が前記第1周期信号と前記第2周期信号との間の特定の位相差に集中する、請求項1に記載の位相検出器回路。
【請求項19】
第1および第2周期信号を受信し、かつ前記第1および前記第2周期信号に応じて第3および第4周期信号を生成する位相検出器回路であって、前記第3周期信号を、第1相対位相シフトを付与する態様で前記第1周期信号と前記第2周期信号との組み合わせに基づかせ、前記第4周期信号を、第2相対位相シフトを付与する態様で前記第1周期信号と前記第2周期信号との組み合わせに基づかせ、前記第3周期信号の電力を前記第4周期信号の電力と比較して出力信号を生成する、位相検出器回路と、
前記位相検出器回路に連結されたループ回路であって、前記第2周期信号を生成し、かつ前記位相検出器回路の前記出力信号の変化に基づいて前記第2周期信号の位相を変動させる、ループ回路と、
を備える、回路。
【請求項20】
前記ループ回路が、発振器に連結されたループフィルタを備え、前記ループフィルタが、前記位相検出器回路の前記出力信号を受信し、前記回路が位相ロックループである、請求項19に記載の回路。
【請求項21】
前記ループ回路が、可変遅延回路に連結されたループフィルタを備え、前記ループフィルタが、前記位相検出器回路の前記出力信号を受信し、前記回路が遅延ロックループである、請求項19に記載の回路。
【請求項22】
前記位相検出器回路が、前記第1および前記第2周期信号に応じて前記第3および前記第4周期信号を生成する受動ハイブリッドカプラを備える、請求項19に記載の回路。
【請求項23】
前記位相検出器回路が、さらに、
前記第3周期信号の電力を示す第1包絡線信号を生成する第1包絡線検波器回路と、
前記第4周期信号の電力を示す第2包絡線信号を生成する第2包絡線検波器回路と、
前記第1および前記第2包絡線信号を比較して前記位相検出器回路の前記出力信号を生成する比較器回路と、を備える、
請求項22に記載の回路。
【請求項24】
前記受動ハイブリッドカプラが、リング構造で連結される4本の伝送線を備える、請求項22に記載の回路。
【請求項25】
前記受動ハイブリッドカプラが、リング構造で連結される第1、第2、第3、および第4インダクタと、前記第1および前記第2インダクタに連結された第1コンデンサと、前記第2および前記第3インダクタに連結された第2コンデンサと、前記第3および前記第4インダクタに連結された第3コンデンサと、前記第4および前記第1インダクタに連結された第4コンデンサと、を備える、請求項22に記載の回路
【請求項26】
前記位相検出器回路が、前記第3周期信号を、約90°の相対位相シフトを付与する態様で前記第1周期信号と前記第2周期信号との組み合わせに基づかせ、前記位相検出器回路が、前記第4周期信号を、約270°の相対位相シフトを付与する態様で前記第1周期信号と前記第2周期信号との組み合わせに基づかせる、請求項19に記載の回路。
【請求項27】
第1ミキサ回路および第1ローパスフィルタ回路を備える第1自己ミキサ回路であって、前記第3周期信号の電力を示す第1電力信号を生成する、第1自己ミキサ回路と、
第2ミキサ回路および第2ローパスフィルタ回路を備える第2自己ミキサ回路であって、前記第4周期信号の電力を示す第2電力信号を生成する、第2自己ミキサ回路と
前記第1および前記第2電力信号を比較して前記位相検出器回路の前記出力信号を生成する比較器回路と、
をさらに備える、請求項19に記載の回路。
【請求項28】
第1および第2周期信号を組み合わせて、前記第1周期信号および前記第2周期信号の第1関数に基づく第3周期信号と、前記第1周期信号および前記第2周期信号の第2関数に基づく第4周期信号と、を生成することと、
前記第3周期信号の電力の大きさを前記第4周期信号の電力の大きさと比較して、前記第1周期信号と前記第2周期信号との間の位相差の変化に基づいて変動する位相比較信号を生成することと、
を含む、方法。
【請求項29】
第1および第2周期信号を組み合わせて、第3および第4周期信号を生成することが、さらに、受動ハイブリッドカプラを使用することを含む、請求項28に記載の方法。
【請求項30】
前記受動ハイブリッドカプラが、リング構造で連結される4本の伝送線を備える、請求項29に記載の方法。
【請求項31】
前記受動ハイブリッドカプラが、リング構造で連結される第1、第2、第3、および第4インダクタを備える、請求項29に記載の方法。
【請求項32】
前記第2周期信号が位相ロックループ回路の発振器回路によって生成される、請求項28に記載の方法。
【請求項33】
前記第2周期信号が、遅延ロックループ回路におけるフィードバック信号である、請求項28に記載の方法。
【請求項34】
前記第1関数が、前記第1周期信号と前記第2周期信号との間に第1相対位相シフトを付与し、前記第2関数が、前記第1周期信号と前記第2周期信号との間に第2相対位相シフトを付与する、請求項28に記載の方法。
【請求項35】
第1および第2周期信号を組み合わせて、前記第1周期信号および前記第2周期信号の第1関数に基づく第3周期信号と、前記第1周期信号および前記第2周期信号の第2関数に基づく第4周期信号と、を生成することと、
前記第3周期信号の電力の大きさを前記第4周期信号の電力の大きさと比較して、前記第1周期信号と前記第2周期信号との間の位相差の変化に基づいて変動する位相比較信号を生成することと、
ループ回路を使用して、前記第2周期信号を前記位相比較信号に基づいて変動させることと、
を含む、方法。
【請求項36】
ループ回路を使用して、前記第2周期信号を前記位相比較信号に基づいて変動させることは、さらに、位相ロックループを使用して、前記第2周期信号を前記位相比較信号の変化に基づいて変動させることを含む、請求項35に記載の方法。
【請求項37】
ループ回路を使用して、前記第2周期信号を前記位相比較信号に基づいて変動させることは、さらに、遅延ロックループを使用して、前記第2周期信号を前記位相比較信号の変化に基づいて変動させることを含む、請求項35に記載の方法。
【請求項38】
前記第3周期信号の電力を示す第1包絡線信号を生成することと、
前記第4周期信号の電力を示す第2包絡線信号を生成することと、をさらに含み、
前記第3周期信号の電力の大きさを前記第4周期信号の電力の大きさと比較して、位相比較信号を生成することは、さらに、前記第1包絡線信号を前記第2包絡線信号と比較して、前記位相比較信号を生成することを含む、
請求項35に記載の方法。
【請求項39】
第1自己ミキサ回路を使用して、前記第3周期信号の電力を示す第1電力信号を生成することと、
第2自己ミキサ回路を使用して、前記第4周期信号の電力を示す第2電力信号を生成することと、をさらに含み、
前記第3周期信号の電力の大きさを前記第4周期信号の電力の大きさと比較して、位相比較信号を生成することは、さらに、前記第1電力信号を前記第2電力信号と比較して、前記位相比較信号を生成することを含む、
請求項35に記載の方法。
【請求項1】
位相検出器回路であって、
第1および第2周期信号を2つの異なる態様で組み合わせて、第3および第4周期信号を生成する組み合わせ回路であって、前記第3周期信号を、第1相対位相シフトを有する前記第1周期信号と前記第2周期信号との組み合わせに基づかせ、前記第4周期信号を、第2相対位相シフトを有する前記第1周期信号と前記第2周期信号との組み合わせに基づかせる、組み合わせ回路と、
前記第3周期信号の電力の大きさを前記第4周期信号の電力の大きさと比較し、前記位相検出器回路の出力信号を生成する比較回路と、
を備える、位相検出器回路。
【請求項2】
前記第3周期信号の前記電力を示す第1包路線信号を生成する第1包絡線検波器回路と、
前記第4周期信号の前記電力を示す第2包路線信号を生成する第2包絡線検波器回路と、をさらに備え、
前記比較回路が、前記第1包路線信号を前記第2包路線信号と比較して、前記位相検出器回路の前記出力信号を生成する、
請求項1に記載の位相検出器回路。
【請求項3】
前記第1包路線検波器回路が、第1ダイオードと、第1レジスタと、前記第1レジスタと並列に連結され、かつ前記第1ダイオードと連結された第1コンデンサと、を備え、前記第2包路線検波器回路が、第2ダイオードと、第2レジスタと、前記第2レジスタと並列に連結され、かつ前記第2ダイオードと連結された第2コンデンサと、を備える、請求項2に記載の位相検出器回路。
【請求項4】
前記組み合わせ回路が、リング構造で連結される4本の伝送線を備える、請求項1に記載の位相検出器回路。
【請求項5】
前記組み合わせ回路が、リング構造で連結される第1、第2、第3、および第4インダクタを備える、請求項1に記載の位相検出器回路。
【請求項6】
前記組み合わせ回路が、さらに、前記第1および前記第2インダクタに連結された第1コンデンサと、前記第2および前記第3インダクタに連結された第2コンデンサと、前記第3および前記第4インダクタに連結された第3コンデンサと、前記第4および前記第1インダクタに連結された第4コンデンサと、を備える、請求項5に記載の位相検出器回路。
【請求項7】
前記第3周期信号の前記電力を示す第1電力信号を生成する第1自己ミキサ回路と、
前記第4周期信号の前記電力を示す第2電力信号を生成する第2自己ミキサ回路と、をさらに備え、
前記比較回路が、前記第1電力信号を前記第2電力信号と比較し、前記位相検出器回路の前記出力信号を生成する、
請求項1に記載の位相検出器回路。
【請求項8】
前記位相検出器回路は、位相ロックループ回路の一部であり、前記第2周期信号が前記位相ロックループ回路のフィードバック信号である、請求項1に記載の位相検出器回路。
【請求項9】
前記第2周期信号が、前記位相ロックループ回路内の発振器回路の出力から、前記位相検出器回路の入力へとルーティングされる、請求項8に記載の位相検出器回路。
【請求項10】
前記位相検出器回路が、遅延ロックループ回路の一部であり、前記第2周期信号が前記遅延ロックループ回路のフィードバック信号である、請求項1に記載の位相検出器回路。
【請求項11】
前記組み合わせ回路が受動回路である、請求項1に記載の位相検出器回路。
【請求項12】
前記受動回路が受動ハイブリッドカプラである、請求項11に記載の位相検出器回路。
【請求項13】
前記組み合わせ回路が、前記第3周期信号を、約90°の相対位相シフトを導入する態様で前記第1周期信号と前記第2周期信号との組み合わせに基づかせ、前記組み合わせ回路が、前記第4周期信号を、約270°の相対位相シフトを導入する態様で前記第1周期信号と前記第2周期信号との組み合わせに基づかせる、請求項1に記載の位相検出器回路。
【請求項14】
前記位相検出器回路が集積回路である、請求項1に記載の位相検出器回路。
【請求項15】
前記位相検出器回路がダイナミックランダムアクセスメモリ集積回路内にある、請求項1に記載の位相検出器回路。
【請求項16】
前記位相検出器回路がメモリデバイスの一部である、請求項1に記載の位相検出器回路。
【請求項17】
前記位相検出器回路がメモリコントローラ集積回路である、請求項1に記載の位相検出器回路。
【請求項18】
前記組み合わせ回路が、前記第1および前記第2周期信号を組み合わせることにより前記第3および前記第4周期信号を生成して、前記第3周期信号に対する第1極性位相シフトと前記第4周期信号に対する第2極性位相シフトと、を生成し、前記比較回路が、前記第3および前記第4周期信号を減算して、前記第1周期信号と前記第2周期信号との間の位相差を分離する出力を得て、これにより前記出力が前記第1周期信号と前記第2周期信号との間の特定の位相差に集中する、請求項1に記載の位相検出器回路。
【請求項19】
第1および第2周期信号を受信し、かつ前記第1および前記第2周期信号に応じて第3および第4周期信号を生成する位相検出器回路であって、前記第3周期信号を、第1相対位相シフトを付与する態様で前記第1周期信号と前記第2周期信号との組み合わせに基づかせ、前記第4周期信号を、第2相対位相シフトを付与する態様で前記第1周期信号と前記第2周期信号との組み合わせに基づかせ、前記第3周期信号の電力を前記第4周期信号の電力と比較して出力信号を生成する、位相検出器回路と、
前記位相検出器回路に連結されたループ回路であって、前記第2周期信号を生成し、かつ前記位相検出器回路の前記出力信号の変化に基づいて前記第2周期信号の位相を変動させる、ループ回路と、
を備える、回路。
【請求項20】
前記ループ回路が、発振器に連結されたループフィルタを備え、前記ループフィルタが、前記位相検出器回路の前記出力信号を受信し、前記回路が位相ロックループである、請求項19に記載の回路。
【請求項21】
前記ループ回路が、可変遅延回路に連結されたループフィルタを備え、前記ループフィルタが、前記位相検出器回路の前記出力信号を受信し、前記回路が遅延ロックループである、請求項19に記載の回路。
【請求項22】
前記位相検出器回路が、前記第1および前記第2周期信号に応じて前記第3および前記第4周期信号を生成する受動ハイブリッドカプラを備える、請求項19に記載の回路。
【請求項23】
前記位相検出器回路が、さらに、
前記第3周期信号の電力を示す第1包絡線信号を生成する第1包絡線検波器回路と、
前記第4周期信号の電力を示す第2包絡線信号を生成する第2包絡線検波器回路と、
前記第1および前記第2包絡線信号を比較して前記位相検出器回路の前記出力信号を生成する比較器回路と、を備える、
請求項22に記載の回路。
【請求項24】
前記受動ハイブリッドカプラが、リング構造で連結される4本の伝送線を備える、請求項22に記載の回路。
【請求項25】
前記受動ハイブリッドカプラが、リング構造で連結される第1、第2、第3、および第4インダクタと、前記第1および前記第2インダクタに連結された第1コンデンサと、前記第2および前記第3インダクタに連結された第2コンデンサと、前記第3および前記第4インダクタに連結された第3コンデンサと、前記第4および前記第1インダクタに連結された第4コンデンサと、を備える、請求項22に記載の回路
【請求項26】
前記位相検出器回路が、前記第3周期信号を、約90°の相対位相シフトを付与する態様で前記第1周期信号と前記第2周期信号との組み合わせに基づかせ、前記位相検出器回路が、前記第4周期信号を、約270°の相対位相シフトを付与する態様で前記第1周期信号と前記第2周期信号との組み合わせに基づかせる、請求項19に記載の回路。
【請求項27】
第1ミキサ回路および第1ローパスフィルタ回路を備える第1自己ミキサ回路であって、前記第3周期信号の電力を示す第1電力信号を生成する、第1自己ミキサ回路と、
第2ミキサ回路および第2ローパスフィルタ回路を備える第2自己ミキサ回路であって、前記第4周期信号の電力を示す第2電力信号を生成する、第2自己ミキサ回路と
前記第1および前記第2電力信号を比較して前記位相検出器回路の前記出力信号を生成する比較器回路と、
をさらに備える、請求項19に記載の回路。
【請求項28】
第1および第2周期信号を組み合わせて、前記第1周期信号および前記第2周期信号の第1関数に基づく第3周期信号と、前記第1周期信号および前記第2周期信号の第2関数に基づく第4周期信号と、を生成することと、
前記第3周期信号の電力の大きさを前記第4周期信号の電力の大きさと比較して、前記第1周期信号と前記第2周期信号との間の位相差の変化に基づいて変動する位相比較信号を生成することと、
を含む、方法。
【請求項29】
第1および第2周期信号を組み合わせて、第3および第4周期信号を生成することが、さらに、受動ハイブリッドカプラを使用することを含む、請求項28に記載の方法。
【請求項30】
前記受動ハイブリッドカプラが、リング構造で連結される4本の伝送線を備える、請求項29に記載の方法。
【請求項31】
前記受動ハイブリッドカプラが、リング構造で連結される第1、第2、第3、および第4インダクタを備える、請求項29に記載の方法。
【請求項32】
前記第2周期信号が位相ロックループ回路の発振器回路によって生成される、請求項28に記載の方法。
【請求項33】
前記第2周期信号が、遅延ロックループ回路におけるフィードバック信号である、請求項28に記載の方法。
【請求項34】
前記第1関数が、前記第1周期信号と前記第2周期信号との間に第1相対位相シフトを付与し、前記第2関数が、前記第1周期信号と前記第2周期信号との間に第2相対位相シフトを付与する、請求項28に記載の方法。
【請求項35】
第1および第2周期信号を組み合わせて、前記第1周期信号および前記第2周期信号の第1関数に基づく第3周期信号と、前記第1周期信号および前記第2周期信号の第2関数に基づく第4周期信号と、を生成することと、
前記第3周期信号の電力の大きさを前記第4周期信号の電力の大きさと比較して、前記第1周期信号と前記第2周期信号との間の位相差の変化に基づいて変動する位相比較信号を生成することと、
ループ回路を使用して、前記第2周期信号を前記位相比較信号に基づいて変動させることと、
を含む、方法。
【請求項36】
ループ回路を使用して、前記第2周期信号を前記位相比較信号に基づいて変動させることは、さらに、位相ロックループを使用して、前記第2周期信号を前記位相比較信号の変化に基づいて変動させることを含む、請求項35に記載の方法。
【請求項37】
ループ回路を使用して、前記第2周期信号を前記位相比較信号に基づいて変動させることは、さらに、遅延ロックループを使用して、前記第2周期信号を前記位相比較信号の変化に基づいて変動させることを含む、請求項35に記載の方法。
【請求項38】
前記第3周期信号の電力を示す第1包絡線信号を生成することと、
前記第4周期信号の電力を示す第2包絡線信号を生成することと、をさらに含み、
前記第3周期信号の電力の大きさを前記第4周期信号の電力の大きさと比較して、位相比較信号を生成することは、さらに、前記第1包絡線信号を前記第2包絡線信号と比較して、前記位相比較信号を生成することを含む、
請求項35に記載の方法。
【請求項39】
第1自己ミキサ回路を使用して、前記第3周期信号の電力を示す第1電力信号を生成することと、
第2自己ミキサ回路を使用して、前記第4周期信号の電力を示す第2電力信号を生成することと、をさらに含み、
前記第3周期信号の電力の大きさを前記第4周期信号の電力の大きさと比較して、位相比較信号を生成することは、さらに、前記第1電力信号を前記第2電力信号と比較して、前記位相比較信号を生成することを含む、
請求項35に記載の方法。
【図1】
【図2A】
【図2B】
【図2C】
【図2D】
【図3A】
【図3B】
【図4】
【図5A】
【図5B】
【図6】
【図7A】
【図7B】
【図2A】
【図2B】
【図2C】
【図2D】
【図3A】
【図3B】
【図4】
【図5A】
【図5B】
【図6】
【図7A】
【図7B】
【公表番号】特表2013−518462(P2013−518462A)
【公表日】平成25年5月20日(2013.5.20)
【国際特許分類】
【出願番号】特願2012−550004(P2012−550004)
【出願日】平成22年12月30日(2010.12.30)
【国際出願番号】PCT/US2010/062615
【国際公開番号】WO2011/090767
【国際公開日】平成23年7月28日(2011.7.28)
【出願人】(501055961)ラムバス・インコーポレーテッド (89)
【Fターム(参考)】
【公表日】平成25年5月20日(2013.5.20)
【国際特許分類】
【出願日】平成22年12月30日(2010.12.30)
【国際出願番号】PCT/US2010/062615
【国際公開番号】WO2011/090767
【国際公開日】平成23年7月28日(2011.7.28)
【出願人】(501055961)ラムバス・インコーポレーテッド (89)
【Fターム(参考)】
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