PLL回路および通信装置
【課題】出力周波数を切り替えた際の追従性の悪化を抑止すること。
【解決手段】分周部2は、基準信号と出力信号との位相を同期させるための信号である帰還信号を所定の分周比に分周する。そして、位相比較部3は、出力信号を用いて基準信号および帰還信号の位相を比較することで、分周部2が分周した分周比の増減に追従して、出力信号を生成するための位相比較部出力のゲインが増減する。濾波部4は、位相比較部3によって生成されたアナログ信号を濾波する。出力信号発振部5は、濾波部4によって濾波されたアナログ信号に基づいて、出力信号を生成する。
【解決手段】分周部2は、基準信号と出力信号との位相を同期させるための信号である帰還信号を所定の分周比に分周する。そして、位相比較部3は、出力信号を用いて基準信号および帰還信号の位相を比較することで、分周部2が分周した分周比の増減に追従して、出力信号を生成するための位相比較部出力のゲインが増減する。濾波部4は、位相比較部3によって生成されたアナログ信号を濾波する。出力信号発振部5は、濾波部4によって濾波されたアナログ信号に基づいて、出力信号を生成する。
【発明の詳細な説明】
【技術分野】
【0001】
この発明は、PLL回路および通信装置に関する。
【背景技術】
【0002】
従来、移動通信や映像伝送、デジタルTV放送などに用いられる無線装置や光伝送装置などにおいては、広帯域の周波数の信号を安定して出力することを目的としてPLL(Phase Locked loop)回路が用いられている。例えば、携帯電話、PHS(Personal Handy phone System)または無線LAN(Local Area Network)に代表される無線通信技術では、PLL回路により発振された周波数の搬送波にデータを乗せて電波を発生し、発生した電波を送受信することによって通信を行う。
【0003】
ここで、無線通信技術は、PLL回路によって搬送波の周波数を適宜変更することにより、複数のデータを正確に送受信する。以下で、従来のPLL回路について説明する。図8は、従来のPLL回路の一例を説明するための図である。図8に示すように、PLL回路は、位相比較器、ループフィルタ、VCO(Voltage Controlled Oscillator)およびフィードバック分周器を有する。
【0004】
PLL回路は、PLL入力された基準信号であるREFCLKの位相にVCOが自励発振した信号の位相を同期させることにより、REFCLKに追従した信号を出力する(PLL出力)。具体的には、位相比較器が、REFCLKの位相とVCOが発振した信号であるFBCLKの位相とを比較し、2つの位相の位相差を差信号としてループフィルタに出力する。ループフィルタは、位相比較器から入力された差信号をフィルタリングして、VCOに出力する。そして、VCOは、ループフィルタを介して位相比較器から出力された差信号に基づく周波数で発振し、信号を出力する。なお、図8に示すループフィルタは、LPF(Low Pass Filter)であり、高域周波数を除去するフィルタである。
【0005】
ここで、PLL回路は、VCOが発振した信号の周波数をフィードバック分周器によって所定の割合で分周し、分周した信号をFBCLKとして位相比較器に出力することで、REFCLKの周波数を分周数倍した信号を出力することができる。すなわち、PLL回路は、入力されたREFCLKに同期した多様な周波数を生成することで、複数データの正確な送受信を可能にしている。
【0006】
なお、近年では、基準信号であるREFCLKとの位相誤差を小さくするPLL回路や、ループフィルタを取り除くことにより出力周波数への切り替えを早くするPLL回路が知られている。
【先行技術文献】
【特許文献】
【0007】
【特許文献1】特開平8−162948号公報
【特許文献2】特開平5−90962号公報
【発明の概要】
【発明が解決しようとする課題】
【0008】
しかしながら、従来のPLL回路では、出力周波数を切り替えた際に追従性が悪化するという課題があった。以下に、PLL出力される信号の「出力周波数:fOUT」を表す式を式(1)として示す。
【0009】
【数1】
【0010】
式(1)に示すように、PLL出力される信号の「出力周波数:fOUT」は、「REFCLKの周波数:fIN」に「フィードバック分周比:NDIV」を積算することにより求められる。すなわち、従来のPLL回路は、入力される信号の周波数が一定で出力周波数を切り替えるためには、「フィードバック分周比:NDIV」を変化させる必要がある。
【0011】
さらに、PLL回路はフィードバック制御であることから、PLL回路のループの応答速度および安定性に関与する伝達関数である「PLL回路制御ループ特性:H(s)」は、閉ループにおける伝達関数を用いることで以下の式(2)で表される。なお、「KP」は位相比較器のゲインであり、「F(s)」はループフィルタの伝達関数であり、「KV」はVCOの周波数可変特性である(図8参照)。
【0012】
【数2】
【0013】
式(2)に示す「PLL回路制御ループ特性:H(s)」と信号発振器が発振する信号の周波数との関係を図9に示す。図9は、PLL回路制御ループ特性と周波数との関係を説明するための図である。縦軸はPLL回路制御ループ特性を示し、横軸は周波数を示す。図9に示すように、「PLL回路制御ループ特性:H(s)」は、所定の周波数まで一定値で推移し、所定の周波数以降、周波数の増加に伴い減少する。ループ帯域は、「PLL回路制御ループ特性:H(s)」が一定値で推移する周波数帯域であり、ループ帯域の上限周波数である「自然周波数:fn」は、以下に示す式(3)および式(4)によって求められる。なお、「ωn」は自然角速度であり、「A0」はループフィルタによって定まる定数である。
【0014】
【数3】
【0015】
【数4】
【0016】
式(3)に示すように、従来のPLL回路は、ループ帯域を決定するパラメータに「フィードバック分周比:NDIV」が含まれていることから、出力周波数を切り替えた場合には「PLL回路制御ループ特性:H(s)」も変化することとなる。
【0017】
図10は、課題を説明するための図であり、出力周波数を2倍にした際の「PLL回路制御ループ特性:H(s)」の変化を示している。なお、縦軸はPLL回路制御ループ特性を示し、横軸は周波数を示す。また、点線は、所定の出力周波数での「PLL回路制御ループ特性:H(s)」の変化を示し、実線は、出力周波数を2倍にした際の「PLL回路制御ループ特性:H(s)」の変化を示す。
【0018】
図10の実線に示すように、出力周波数を2倍にした場合には、点線で示した「PLL回路制御ループ特性:H(s)」の変化と比較して、自然周波数が低周波数側にシフトしてループ帯域が狭くなる。すなわち、出力周波数を2倍にした場合には、「PLL回路制御ループ特性:H(s)」の変化がより低い周波数側で生じるために、入力されたREFCLKに対する追従性が悪くなり、出力周波数への切り替えに時間を要することとなる。
【0019】
そこで、本開示の技術は、上述した従来技術の問題を鑑みて、出力周波数を切り替えた際の追従性の悪化を抑止することが可能となるPLL回路および通信装置を提供することを目的とする。
【課題を解決するための手段】
【0020】
上述した課題を解決し、目的を達成するため、この装置は、分周部が基準信号と出力信号との位相を同期させるための信号である帰還信号を所定の分周比に分周する。そして、位相比較部が、出力信号を用いて基準信号および帰還信号の位相を比較することで、分周部が分周した分周比の増減に追従して出力信号を生成するためのアナログ信号のゲインを調整する。そして、濾波部が、位相比較部によってゲインが調整されたアナログ信号を濾波し、出力信号発振部が、濾波部によって濾波されたアナログ信号に基づいて、出力信号を生成する。
【発明の効果】
【0021】
開示の装置は、出力周波数を切り替えた際の追従性の悪化を抑止することが可能となる。
【図面の簡単な説明】
【0022】
【図1】図1は、実施例1にかかるPLL回路の構成を説明するための図である。
【図2】図2は、実施例2にかかるPLL回路の構成を説明するための図である。
【図3】図3は、エッジ検出部および位相計数部を説明するための図である。
【図4】図4は、DA変換部を説明するための図である。
【図5】図5は、実施例2にかかる位相比較器の一例を説明するための図である。
【図6】図6は、位相比較器の出力例を説明するための図である。
【図7】図7は、実施例3にかかる通信装置を説明するための図である。
【図8】図8は、従来のPLL回路を説明するための図である。
【図9】図9は、PLL回路制御ループ特性と周波数との関係を説明するための図である。
【図10】図10は、課題を説明するための図である。
【発明を実施するための形態】
【0023】
以下に添付図面を参照して、本願の開示するPLL回路および通信装置の実施例を詳細に説明する。
【実施例1】
【0024】
まず、図1を用いて、本実施例にかかるPLL回路の構成を説明する。図1は、実施例1にかかるPLL回路の構成を説明するための図である。
【0025】
図1に示すように、PLL回路1は、分周部2と、位相比較部3と、濾波部4と、出力信号発振部5とを有し、図示しない信号発振器から入力された基準信号に同期した出力信号を生成し、生成した出力信号を図示しない出力先に出力する。
【0026】
分周部2は、基準信号と出力信号との位相を同期させるための信号である帰還信号を所定の分周比に分周する。そして、位相比較部3は、出力信号を用いて基準信号および帰還信号の位相を比較することで、分周部2が分周した分周比の増減に追従して出力ゲインを調整し、出力信号を生成する。
【0027】
濾波部4は、位相比較部3の出力信号を濾波する。出力信号発振部5は、濾波部4から出力されたアナログ信号に基づいて、出力信号を生成する。
【0028】
上述したように、実施例1によれば、分周部2による帰還信号の「フィードバック分周比:NDIV」が減少した場合には「位相比較器ゲイン:KP」を減少させ、逆に、「NDIV」が増加した場合には「KP」を増加させる。したがって、出力信号の周波数を切り替えるための分周比の増減によるループ帯域の変動をキャンセルすることで、ループ帯域を一定に保つことができ、出力周波数を切り替える際の追従性の悪化を抑止することができる。
【実施例2】
【0029】
[実施例2における安否確認装置の構成]
まず、実施例2にかかるPLL回路10を図2〜6を用いて説明する。図2は、実施例2にかかるPLL回路の構成を説明するための図である。図2に示すように、PLL回路10は、分周部20と、位相比較部30と、濾波部40と、出力信号発振部50とを有する。そして、PLL回路10は、図示しない信号発振器から入力される基準信号に同期した出力信号を生成し、生成した出力信号を図示しない出力先に出力する。なお、図示しない信号発振器とは、例えば、高純度な正弦波を発生させる水晶発振器などであり、図示しない出力先とは、例えば、複数の信号を合成する回路であるミキサ回路などである。
【0030】
分周部20は、基準信号と出力信号との位相を同期させるため、出力信号を所定の分周比で分周する。なお、分周部20の分周比は、図示しない制御部によって制御され、使用する周波数帯域に応じて自動で設定されたり、PLL回路の管理者によって任意に設定したりすることができる。
【0031】
濾波部40は、後述する位相比較部30によって生成されたアナログ信号出力を濾波する。濾波部40は、LPF(Low Pass Filter)である。
【0032】
また、濾波部40は、後述するDA変換部33からアナログ信号として電流が入力された場合には、入力された電流を積分することにより電圧に変換し、変換したアナログ信号を後述する出力信号発振部50に出力する。
【0033】
出力信号発振部50は、濾波部40によって濾波されたアナログ信号に基づいて、出力信号を生成する。例えば、出力信号発振部50は、VCO(Voltage Controlled Oscillator)であり、LPFによって生成除去されたアナログ信号に基づいて、出力信号を生成する。
【0034】
位相比較部30は、出力信号を用いて基準信号および帰還信号の位相を比較することで、分周部20が分周した分周比の増減に追従して出力信号を生成するためのアナログ信号の出力ゲインを調整する。位相比較部30は、図2に示すように、エッジ検出部31と、位相計数部32と、DA変換部33とを有する。
【0035】
エッジ検出部31は、分周部20によって分周された帰還信号および基準信号それぞれの立ち上がりエッジまたは立ち下がりエッジを検出する。具体的には、エッジ検出部31は、分周部20から入力された帰還信号および図示しない信号発振器から入力された基準信号それぞれの立ち上がりエッジまたは立ち下がりエッジを検出し、後述する位相計数部32に通知する。
【0036】
位相計数部32は、エッジ検出部31によって検出された立ち上がりエッジ間または立ち下がりエッジ間の出力信号のパルス数を計数する。具体的には、位相計数部32は、エッジ検出部31によって検出された基準信号の立ち上がりエッジと帰還信号の立ち上がりエッジとの間の出力信号のパルス数を計数する。または、位相計数部32は、エッジ検出部31によって検出された基準信号の立ち下がりエッジと帰還信号の立ち下がりエッジとの間の出力信号のパルス数を計数する。
【0037】
図3は、エッジ検出部および位相計数部を説明するための図である。図3において、横方向は時間軸を示し、「REFCLK」は、図示しない信号発振器から入力された基準信号を示す。また、「FBCLK」は、分周部20を介して入力された帰還信号を示し、「COUNTCLK」は、出力信号発振部50から入力された出力信号を示す。図3に示すように、各信号は、それぞれ別の周期で立ち上がりと立ち下がりとを繰り返している。
【0038】
例えば、位相計数部32は、図3に示すように、エッジ検出部31によって検出された基準信号(REFCLK)の立ち上がりエッジと帰還信号(FEBCLK)の立ち上がりエッジとの間の出力信号(COUNTCLK)のパルス数を計数する(位相差カウント)。例えば、図3を例に説明すると、位相計数部32は、REFCLKの最初の立ち上がりからFEBCLKの最初の立ち上がりの間の位相差カウントとして「4」を計数する。同様に、位相計数部32は、REFCLKの次の立ち上がりからFEBCLKの次の立ち上がりの間の位相差カウントとして「4」を計数する。
【0039】
図2に戻って、DA変換部33は、位相計数部32によって計数されたパルス数に基づいて、電流または電圧を出力する。具体的には、DA変換部33は、位相計数部32によって計数されたパルス数に対応するように電圧または電流を濾波部40に出力する。
【0040】
図4は、DA変換部を説明するための図である。図4において、横方向は時間軸を示し、「REFCLK」は、図示しない信号発振器からエッジ検出部31に入力された基準信号を示す。また、「FBCLK」は、分周部20を介してエッジ検出部31に入力された帰還信号を示し、「COUNTCLK(出力周波数f0)」は、出力信号発振部50から位相計数部32に入力された所定の出力周波数f0の出力信号を示す。また、「COUNTCLK(出力周波数f0×2)」は、所定の出力周波数f0を2倍にした出力信号を示す。また、「位相差カウント」は、位相計数部32によって「REFCLK」の立ち上がりから「FBCLK」の立ち上がりの間に計数された「COUNTCLK(出力周波数f0)」または「COUNTCLK(出力周波数f0×2)」のパルス数を示している。また、「位相比較部出力」は、位相計数部32によって計数されたパルス数に応じて位相比較部30から出力される直流電流または直流電圧の出力量を示している。図4に示すように、「REFCLK」、「FBCLK」、「COUNTCLK(出力周波数f0)」および「COUNTCLK(出力周波数f0×2)」は、それぞれ別の周期で立ち上がりと立ち下がりとを繰り返している。
【0041】
例えば、図4の(1)に示すように、位相計数部32が「出力周波数f0」のCOUNTCLKに対して「4」を位相差カウントした場合には、DA変換部33は、位相比較部出力として「出力周波数f0」の直流電流または直流電圧を出力する。また、図4の(2)に示すように、位相計数部32が「出力周波数f0×2」のCOUNTCLKに対して「8」を位相差カウントした場合には、DA変換部33は、位相比較部出力として「出力周波数f0×2」の直流電流または直流電圧を出力する。すなわち、DA変換部33は、COUNTCLKの出力周波数が2倍になった場合には、2倍の直流電流または直流電圧を出力する。
【0042】
以下で、上述した位相比較部を機能させる位相比較器の一例を説明する。図5は、実施例2にかかる位相比較器の一例を説明するための図である。図5に示すように、上述した位相比較部を機能させる位相比較器30aは、エッジ検出部31としてD−FF(D型 Flip Flop 回路)31aを、位相計数部32としてNAND回路32aおよびパルス計数器32bを有する。また、位相比較器30aは、DA変換部33としてDAC(Digital to Analog Converter)33aを有する。
【0043】
D−FF31aは、基準信号の立ち上がりエッジから帰還信号の立ち上がりエッジまでの区間である位相差区間に所定の信号を継続して出力し、位相差区間以外の区間に所定の信号とは異なる信号を継続して出力する。例えば、D−FF31aは、図5に示すように、CK端子から入力されるREFCLKの立ち上がりエッジに合わせて、D端子の入力値である「Hi:1」をQ端子から継続して出力する。そして、D−FF31aは、CLR端子から入力されたFBCLKの立ち上がりエッジに合わせて、SET端子の入力値である「Lo:0」をQ端子から継続して出力する。
【0044】
すなわち、D−FF31aは、REFCLKの立ち上がりエッジからFBCLKの立ち上がりエッジまでの位相差区間では「Hi:1」を出力し、上述した位相差区間以外の区間では「Lo:0」を出力する。なお、「QI」はQのインバースを示す。
【0045】
NAND回路32aは、フリップフロップから出力された信号と出力信号とを比較し、出力信号が所定の信号と同一である場合に、所定の信号とは異なる信号を出力する。例えば、NAND回路32aは、D−FF31aから出力された信号とCOUNTCLKとを比較し、両方の信号が「1」である場合に、「0」を出力する。
【0046】
パルス計数器32bは、NAND回路32aから出力された信号の出力パルスを計数する。具体的には、パルス計数器32bは、所定の期間内に入力されたパルス数を計数し、計数したパルスの数を出力する。例えば、パルス計数器32bは、所定の期間内にNAND回路32aから出力された「0」の回数をカウントして出力する。
【0047】
DAC33aは、パルス計数器32bによって計数された出力回数に基づいて、アナログ信号を生成する。例えば、DAC33aは、パルス計数器32bによってカウントされた「0」の回数に基づいて、直流電流を生成し、生成した直流電流を出力する。
【0048】
上述した位相比較器30aの出力例を、図6を用いて説明する。図6は、位相比較器の出力例を説明するための図である。図6において、横方向は時間軸を示し、「D−FF CK入力(REFCLK)」は、図示しない信号発振器からD−FF31aのCK端子に入力された基準信号を示している。また、「D−FF CLR入力(FBCLK)」は、D−FF31aのCLR端子に入力された帰還信号を示し、「D−FF Q出力 NAND入力1」は、D−FF31aのQ端子から出力され、NAND回路32aに入力される信号を示している。また、「NAND入力2(COUNTCLK)」は、NAND回路32aに入力される出力信号を示している。図6に示すように、各信号は、それぞれ別の周期で立ち上がりと立ち下がりとを繰り返している。
【0049】
また、「NAND出力 パルス計数器入力」は、NAND回路32aから出力され、パルス計数器32bに入力される信号を示し、「パルス計数器出力 DAC入力」は、パルス計数器32bから出力され、DAC33aに入力される信号を示している。また、「DAC出力 位相比較器出力」は、パルス計数器32bから出力される信号に応じてDAC33aから出力される信号、すなわち、位相比較器30aから出力されるアナログ信号を示している。
【0050】
例えば、図6に示すように、D−FF31aのCK端子からREFCLKが入力され、D−FF31aのCLR端子からFBCLKが入力された場合には、D−FF31aは、図6の「D−FF Q出力 NAND入力1」に示す信号をQ端子から出力する。すなわち、D−FF31aは、REFCLKの立ち上がりエッジからFBCLKの立ち上がりエッジまでの間のみが「1」である信号をQ端子から出力する。
【0051】
そして、NAND回路32aは、D−FF31aから入力された図6の「D−FF Q出力 NAND入力1」に示す信号と、図6の「NAND入力2(COUNTCLK)」に示す信号とを比較する。そして、NAND回路32aは、「D−FF Q出力 NAND入力1」および「NAND入力2(COUNTCLK)」が「1」である場合にのみ「0」を出力した「NAND出力 パルス計数器入力」に示す信号を出力する。
【0052】
パルス計数器32bは、NAND回路32aから入力された「NAND出力 パルス計数器入力」に示す信号にて、所定の期間内に出力されている「0」の回数を計数して、図6の「パルス計数器出力 DAC入力」に示すようにカウント数を出力する。例えば、所定の期間内に「0」が「4回」出力されている場合には、パルス計数器32bは、「4カウント」を出力する。同様に、所定の期間内に「0」が「3回」または「2回」出力されている場合には、パルス計数器32bは、それぞれ「3カウント」または「2カウント」を出力する。
【0053】
そして、DAC33aは、パルス計数器32bによってカウントされた「0」の出力回数に応じた直流電流を位相比較器30aの出力として出力する。例えば、DAC33aは、パルス計数器32bが出力した「4カウント」に応じて、図6の「DAC出力 位相比較出力」に示す「IOUT1」の直流電流を位相比較器30aの出力として出力する。同様に、DAC33aは、パルス計数器32bが出力した「3カウント」または「2カウント」に応じて、図6の「DAC出力 位相比較出力」に示す「IOUT2」または「IOUT3」の直流電流を位相比較器30aの出力として出力する。なお、「IOUT」はDAC33aの出力端子を示す。
【0054】
ここで、上述した位相比較器30aは、あくまでも一例であり、本実施例にかかる位相比較部30を機能させる位相比較器30aとして図5に示した各回路および機器以外を用いる場合であってもよい。また、上述した実施例では、基準信号および帰還信号の立ち上がりエッジ間の出力信号のパルス数を計数する場合について説明した。しかしながら、本実施例はこれに限定されるものではなく、基準信号および帰還信号の立ち下がりエッジ間の出力信号のパルス数を計数する場合であってもよい。
【0055】
[実施例2の効果]
上述したように、実施例2によれば、分周部20は、基準信号と出力信号との位相を同期させるための信号である帰還信号を所定の分周比に分周する。そして、エッジ検出部31は、分周部20によって分周された帰還信号および基準信号それぞれの立ち上がりエッジまたは立ち下がりエッジを検出する。そして、位相計数部32は、エッジ検出部31によって検出された立ち上がりエッジ間または立ち下がりエッジ間の出力信号のパルス数を計数する。そして、DA変換部33は、位相計数部32によって計数されたパルス数に基づいて、出力信号を生成する。そして、出力信号発振部50は、濾波部40によって濾波されたアナログ信号に基づいて、出力信号を生成する。したがって、ループ帯域を一定に保つことができ、出力周波数の切り替えの際の追従性の悪化を抑止することができる。
【0056】
ここで、上述した手段によって、出力周波数を切り替えるために分周比が増減した場合でも位相比較部30のゲインを調整してループ帯域が一定に保たれていることを、式(5)〜(9)を用いて説明する。まず、本実施例における位相比較部30のゲイン「KP」は、位相計数部32のゲインである「KCNT」とDA変換部33の変換ゲインである「KDAC」を積算した以下の式(5)で示される。
【0057】
【数5】
【0058】
そして、位相計数部32のゲイン「KCNT」は、「位相比較周波数:fDPD」および「出力周波数:fOUT」」を用いて以下の式(6)に変換することができる。
【0059】
【数6】
【0060】
また、DA変換部33の変換ゲイン「KDAC」は、DA変換部33の最大出力電流である「IOUTMAX」およびDA変換部33の入力ビット数である「Bin」を用いて以下の式(7)に変換することができる。
【0061】
【数7】
【0062】
したがって、式(3)に示す「自然角速度:ωn」は、式(5)〜(7)を用いて、以下に示す式(8)のように変換することができる。
【0063】
【数8】
【0064】
ここで、式(8)の変換経過に示すように、「フィードバック分周比:NDIV」が出力周波数を切り替えるために変化したとしても、位相計数部32のゲイン「KCNT」を分周比の増減に追従して調整することで相殺できる。すなわち、分周比の増減に伴う「自然角速度:ωn」の増減がなくなることから、ループ帯域の上限周波数である「自然周波数:fn」も変化することがなく、ループ帯域を一定に保つことができる(式(4)参照)。
【0065】
さらに、式(8)に示す「自然角速度:ωn」は、式(1)を用いることにより、以下に示す式(9)に変換することができる。
【0066】
【数9】
【0067】
式(9)に示すように、本実施例の手段を用いることによって、「自然角速度:ωn」のパラメータから「出力周波数:fOUT」や「フィードバック分周比:NDIV」を除くことができる。したがって、出力周波数を切り替えた場合でもループ帯域が一定であることから、「PLL回路制御ループ特性:H(s)」が変化することがなく、出力周波数の切り替えの際の追従性の悪化を抑止することができる。
【0068】
また、実施例2によれば、DA変換部33は、位相計数部32によって計数されたパルス数を電流または電圧に変換する。したがって、従来のPLL回路の位相比較器を変更するだけで実現することが可能となる。
【0069】
また、実施例2によれば、エッジ検出部31は、基準信号の立ち上がりエッジから帰還信号の立ち上がりエッジまでの位相差区間に所定の信号を継続して出力し、位相差区間以外の区間に所定の信号とは異なる信号を継続して出力するフリップフロップである。そして、位相計数部32は、フリップフロップから出力された信号と出力信号とを比較し、出力信号が所定の信号と同一である場合に、所定の信号とは異なる信号を出力するNANDである。また、位相計数部32は、NANDから出力された信号の出力回数を計数するパルス計数器である。そして、DA変換部33は、パルス計数器によって計数された出力回数に基づいて、アナログ信号を生成するDA変換器である。したがって、従来の回路構成要素を用いて容易に実現することが可能である。
【実施例3】
【0070】
上述した実施例2では、分周比の増減に追従して位相比較器のPLL回路について説明した。実施例3では、上述したPLL回路を有する通信装置について説明する。なお、通信装置としては、例えば、無線通信装置や光伝送装置などであり、出力信号の周波数を切り替えるためにPLL回路を有する通信装置である。例えば、携帯電話などの無線通信に用いられる通信装置の場合には、基地局においてキャリア周波数を生成する局面で用いられるPLL回路に適用される。
【0071】
[実施例3にかかる通信装置の構成]
まず、図7を用いて、実施例3にかかる通信装置の構成を説明する。図7は、実施例3にかかる通信装置の構成を説明するための図である。通信装置100は、図7に示すように、実施例2にかかるPLL回路10と通信制御部60とを有し、PLL回路10によって発振された出力信号を用いて通信を行う。なお、PLL回路10の構成および処理内容は、実施例2と同一であることから、詳細な説明を省略する。
【0072】
PLL回路10の位相比較部30は、基準信号と、分周部20によって所定の分周比で分周された帰還信号と、出力信号発振部50によって生成された出力信号とを用いて、分周比の増減に追従してゲイン調整されたアナログ信号を生成する。そして、濾波部40は、位相比較部30が生成したアナログ信号をフィルタし、出力信号発振部50は、濾波部40から入力された電圧に応じた周波数の出力信号を発振する。なお、分周部20の分周比は、通信装置から出力される搬送波の周波数が最適な周波数になるように、図示しない制御部によって適宜制御されている。
【0073】
通信制御部60は、搬送波生成部70と、通信部80とを有し、出力信号発振部50によって生成された出力信号に基づいて搬送波を生成し、生成した搬送波を用いて通信処理を制御する。
【0074】
搬送波生成部70は、出力信号発振部50によって生成された出力信号に基づいて搬送波を生成する。具体的には、搬送波生成部70は、出力信号発振部50によって生成された異なる周波数ごとの出力信号に異なるデータを乗せた搬送波を生成する。
【0075】
通信部80は、搬送波生成部70によって生成された搬送波を所定の出力部から送信するように制御する。例えば、通信部80は、搬送波生成部70によって生成された搬送波をアンテナから送信するように制御する。
【0076】
すなわち、実施例3にかかる通信装置100においては、PLL回路10が、基準信号および帰還信号の立ち上がりエッジ間の出力信号のパルス数に応じて生成したアナログ信号から出力信号を発振する。そして、搬送波生成部70は、PLL回路10によって発振された出力信号にデータを乗せた搬送波を生成する。その後、通信部80は、搬送波生成部70によって生成された搬送波を送信する。例えば、通信部80は、搬送波生成部70によって生成された搬送波をアンテナから送信する。
【0077】
[実施例3の効果]
上述したように、実施例3によれば、分周部20は、基準信号と出力信号との位相を同期させるための信号である帰還信号を所定の分周比に分周する。そして、エッジ検出部31は、分周部20によって分周された帰還信号および基準信号それぞれの立ち上がりエッジまたは立ち下がりエッジを検出する。そして、位相計数部32は、エッジ検出部31によって検出された立ち上がりエッジ間または立ち下がりエッジ間の出力信号のパルス数を計数する。そして、DA変換部33は、位相計数部32によって計数されたパルス数に基づいて、出力信号を生成する。そして、濾波部40は、DA変換部33によって生成されたアナログ信号を濾波し、出力信号発振部50は、濾波部40によって濾波されたアナログ信号に基づいて、出力信号を生成する。そして、通信制御部60は、出力信号発振部によって生成された出力信号に基づいて搬送波を生成し、生成した搬送波を用いて通信する。したがって、出力周波数を切り替えた際にも追従性が悪化しない通信装置を実現できる。
【0078】
以上の本実施例を含む実施形態に関し、更に以下の付記を開示する。
【0079】
(付記1)基準信号と出力信号との位相を同期させるための信号である帰還信号を所定の分周比に分周する分周部と、
前記基準信号、前記出力信号および前記帰還信号の位相を比較することで、前記分周部が分周した分周比の増減に追従して前記出力信号を生成するためのアナログ信号のゲインを調整する位相比較部と、
前記位相比較部によってゲインが調整されたアナログ信号を濾波する濾波部と、
前記濾波部によって所定の周波数成分が濾波されたアナログ信号に基づいて、出力信号を生成する出力信号発振部と、
を有することを特徴とするPLL回路。
【0080】
(付記2)基準信号と出力信号との位相を同期させるための信号である帰還信号を所定の分周比に分周する分周部と、
前記分周部によって分周された帰還信号および前記基準信号それぞれの立ち上がりエッジまたは立ち下がりエッジを検出するエッジ検出部と、
前記エッジ検出部によって検出された立ち上がりエッジ間または立ち下がりエッジ間の前記出力信号のパルス数を計数する位相計数部と、
前記位相計数部によって計数されたパルス数に基づいて、前記出力信号を生成するためのアナログ信号のゲインを調整するDA変換部と、
前記DA変換部によってゲインが調整されたアナログ信号を濾波する濾波部と、
前記濾波部によって濾波されたアナログ信号に基づいて、出力信号を生成する出力信号発振部と、
を有することを特徴とするPLL回路。
【0081】
(付記3)前記DA変換部は、前記位相計数部によって計数されたパルス数を電流または電圧に変換することを特徴とする付記2に記載のPLL回路。
【0082】
(付記4)前記エッジ検出部は、
前記基準信号の立ち上がりエッジから前記帰還信号の立ち上がりエッジまでの区間である位相差区間に所定の信号を継続して出力し、当該位相差区間以外の区間に前記所定の信号とは異なる信号を継続して出力するフリップフロップであり、
前記位相計数部は、
前記フリップフロップから出力された信号と前記出力信号とを比較し、当該出力信号が前記所定の信号と同一である場合に、前記所定の信号とは異なる信号を出力するNANDと、
前記NANDから出力された信号の出力パルスを計数するパルス計数器とであり、
前記DA変換部は、
前記パルス計数器によって計数された前記出力パルス数に基づいて、アナログ信号を生成するDA変換器であることを特徴とする付記2に記載のPLL回路。
【0083】
(付記5)基準信号と出力信号との位相を同期させるための信号である帰還信号を所定の分周比に分周する分周部と、
前記分周部によって分周された帰還信号および前記基準信号それぞれの立ち上がりエッジまたは立ち下がりエッジを検出するエッジ検出部と、
前記エッジ検出部によって検出された立ち上がりエッジ間または立ち下がりエッジ間の前記出力信号のパルス数を計数する位相計数部と、
前記位相計数部によって計数されたパルス数に基づいて、前記出力信号を生成するためのアナログ信号を生成するDA変換部と、
前記DA変換部によって生成されたアナログ信号を濾波する濾波部と、
前記濾波部によって濾波されたアナログ信号に基づいて、出力信号を生成する出力信号発振部と、
前記出力信号発振部によって生成された出力信号に基づいて搬送波を生成し、生成した搬送波を用いて通信処理を制御する通信制御部と
を有することを特徴とする通信装置。
【0084】
(付記6)前記DA変換部は、前記位相計数部によって計数されたパルス数を電流または電圧に変換することを特徴とする付記5に記載の通信装置。
【0085】
(付記7)前記エッジ検出部は、
前記基準信号の立ち上がりエッジから前記帰還信号の立ち上がりエッジまでの区間である位相差区間に所定の信号を継続して出力し、当該位相差区間以外の区間に前記所定の信号とは異なる信号を継続して出力するフリップフロップであり、
前記位相計数部は、
前記フリップフロップから出力された信号と前記出力信号とを比較し、当該出力信号が前記所定の信号と同一である場合に、前記所定の信号とは異なる信号を出力するNANDと、
前記NANDから出力された信号の出力回数を計数するパルス計数器とであり、
前記DA変換部は、
前記パルス計数器によって計数された前記出力回数に基づいて、アナログ信号を生成するDA変換器であることを特徴とする付記5に記載の通信装置。
【符号の説明】
【0086】
1 PLL回路
2 分周部
3 位相比較部
4 濾波部
5 出力信号発振部
10 PLL回路
20 分周部
30 位相比較部
30a 位相比較器
31 エッジ検出部
31a D−FF
32 位相計数部
32a NAND回路
32b パルス計数器
33 DA変換部
33a DAC
40 濾波部
50 出力信号発振部
60 通信制御部
100 通信装置
【技術分野】
【0001】
この発明は、PLL回路および通信装置に関する。
【背景技術】
【0002】
従来、移動通信や映像伝送、デジタルTV放送などに用いられる無線装置や光伝送装置などにおいては、広帯域の周波数の信号を安定して出力することを目的としてPLL(Phase Locked loop)回路が用いられている。例えば、携帯電話、PHS(Personal Handy phone System)または無線LAN(Local Area Network)に代表される無線通信技術では、PLL回路により発振された周波数の搬送波にデータを乗せて電波を発生し、発生した電波を送受信することによって通信を行う。
【0003】
ここで、無線通信技術は、PLL回路によって搬送波の周波数を適宜変更することにより、複数のデータを正確に送受信する。以下で、従来のPLL回路について説明する。図8は、従来のPLL回路の一例を説明するための図である。図8に示すように、PLL回路は、位相比較器、ループフィルタ、VCO(Voltage Controlled Oscillator)およびフィードバック分周器を有する。
【0004】
PLL回路は、PLL入力された基準信号であるREFCLKの位相にVCOが自励発振した信号の位相を同期させることにより、REFCLKに追従した信号を出力する(PLL出力)。具体的には、位相比較器が、REFCLKの位相とVCOが発振した信号であるFBCLKの位相とを比較し、2つの位相の位相差を差信号としてループフィルタに出力する。ループフィルタは、位相比較器から入力された差信号をフィルタリングして、VCOに出力する。そして、VCOは、ループフィルタを介して位相比較器から出力された差信号に基づく周波数で発振し、信号を出力する。なお、図8に示すループフィルタは、LPF(Low Pass Filter)であり、高域周波数を除去するフィルタである。
【0005】
ここで、PLL回路は、VCOが発振した信号の周波数をフィードバック分周器によって所定の割合で分周し、分周した信号をFBCLKとして位相比較器に出力することで、REFCLKの周波数を分周数倍した信号を出力することができる。すなわち、PLL回路は、入力されたREFCLKに同期した多様な周波数を生成することで、複数データの正確な送受信を可能にしている。
【0006】
なお、近年では、基準信号であるREFCLKとの位相誤差を小さくするPLL回路や、ループフィルタを取り除くことにより出力周波数への切り替えを早くするPLL回路が知られている。
【先行技術文献】
【特許文献】
【0007】
【特許文献1】特開平8−162948号公報
【特許文献2】特開平5−90962号公報
【発明の概要】
【発明が解決しようとする課題】
【0008】
しかしながら、従来のPLL回路では、出力周波数を切り替えた際に追従性が悪化するという課題があった。以下に、PLL出力される信号の「出力周波数:fOUT」を表す式を式(1)として示す。
【0009】
【数1】
【0010】
式(1)に示すように、PLL出力される信号の「出力周波数:fOUT」は、「REFCLKの周波数:fIN」に「フィードバック分周比:NDIV」を積算することにより求められる。すなわち、従来のPLL回路は、入力される信号の周波数が一定で出力周波数を切り替えるためには、「フィードバック分周比:NDIV」を変化させる必要がある。
【0011】
さらに、PLL回路はフィードバック制御であることから、PLL回路のループの応答速度および安定性に関与する伝達関数である「PLL回路制御ループ特性:H(s)」は、閉ループにおける伝達関数を用いることで以下の式(2)で表される。なお、「KP」は位相比較器のゲインであり、「F(s)」はループフィルタの伝達関数であり、「KV」はVCOの周波数可変特性である(図8参照)。
【0012】
【数2】
【0013】
式(2)に示す「PLL回路制御ループ特性:H(s)」と信号発振器が発振する信号の周波数との関係を図9に示す。図9は、PLL回路制御ループ特性と周波数との関係を説明するための図である。縦軸はPLL回路制御ループ特性を示し、横軸は周波数を示す。図9に示すように、「PLL回路制御ループ特性:H(s)」は、所定の周波数まで一定値で推移し、所定の周波数以降、周波数の増加に伴い減少する。ループ帯域は、「PLL回路制御ループ特性:H(s)」が一定値で推移する周波数帯域であり、ループ帯域の上限周波数である「自然周波数:fn」は、以下に示す式(3)および式(4)によって求められる。なお、「ωn」は自然角速度であり、「A0」はループフィルタによって定まる定数である。
【0014】
【数3】
【0015】
【数4】
【0016】
式(3)に示すように、従来のPLL回路は、ループ帯域を決定するパラメータに「フィードバック分周比:NDIV」が含まれていることから、出力周波数を切り替えた場合には「PLL回路制御ループ特性:H(s)」も変化することとなる。
【0017】
図10は、課題を説明するための図であり、出力周波数を2倍にした際の「PLL回路制御ループ特性:H(s)」の変化を示している。なお、縦軸はPLL回路制御ループ特性を示し、横軸は周波数を示す。また、点線は、所定の出力周波数での「PLL回路制御ループ特性:H(s)」の変化を示し、実線は、出力周波数を2倍にした際の「PLL回路制御ループ特性:H(s)」の変化を示す。
【0018】
図10の実線に示すように、出力周波数を2倍にした場合には、点線で示した「PLL回路制御ループ特性:H(s)」の変化と比較して、自然周波数が低周波数側にシフトしてループ帯域が狭くなる。すなわち、出力周波数を2倍にした場合には、「PLL回路制御ループ特性:H(s)」の変化がより低い周波数側で生じるために、入力されたREFCLKに対する追従性が悪くなり、出力周波数への切り替えに時間を要することとなる。
【0019】
そこで、本開示の技術は、上述した従来技術の問題を鑑みて、出力周波数を切り替えた際の追従性の悪化を抑止することが可能となるPLL回路および通信装置を提供することを目的とする。
【課題を解決するための手段】
【0020】
上述した課題を解決し、目的を達成するため、この装置は、分周部が基準信号と出力信号との位相を同期させるための信号である帰還信号を所定の分周比に分周する。そして、位相比較部が、出力信号を用いて基準信号および帰還信号の位相を比較することで、分周部が分周した分周比の増減に追従して出力信号を生成するためのアナログ信号のゲインを調整する。そして、濾波部が、位相比較部によってゲインが調整されたアナログ信号を濾波し、出力信号発振部が、濾波部によって濾波されたアナログ信号に基づいて、出力信号を生成する。
【発明の効果】
【0021】
開示の装置は、出力周波数を切り替えた際の追従性の悪化を抑止することが可能となる。
【図面の簡単な説明】
【0022】
【図1】図1は、実施例1にかかるPLL回路の構成を説明するための図である。
【図2】図2は、実施例2にかかるPLL回路の構成を説明するための図である。
【図3】図3は、エッジ検出部および位相計数部を説明するための図である。
【図4】図4は、DA変換部を説明するための図である。
【図5】図5は、実施例2にかかる位相比較器の一例を説明するための図である。
【図6】図6は、位相比較器の出力例を説明するための図である。
【図7】図7は、実施例3にかかる通信装置を説明するための図である。
【図8】図8は、従来のPLL回路を説明するための図である。
【図9】図9は、PLL回路制御ループ特性と周波数との関係を説明するための図である。
【図10】図10は、課題を説明するための図である。
【発明を実施するための形態】
【0023】
以下に添付図面を参照して、本願の開示するPLL回路および通信装置の実施例を詳細に説明する。
【実施例1】
【0024】
まず、図1を用いて、本実施例にかかるPLL回路の構成を説明する。図1は、実施例1にかかるPLL回路の構成を説明するための図である。
【0025】
図1に示すように、PLL回路1は、分周部2と、位相比較部3と、濾波部4と、出力信号発振部5とを有し、図示しない信号発振器から入力された基準信号に同期した出力信号を生成し、生成した出力信号を図示しない出力先に出力する。
【0026】
分周部2は、基準信号と出力信号との位相を同期させるための信号である帰還信号を所定の分周比に分周する。そして、位相比較部3は、出力信号を用いて基準信号および帰還信号の位相を比較することで、分周部2が分周した分周比の増減に追従して出力ゲインを調整し、出力信号を生成する。
【0027】
濾波部4は、位相比較部3の出力信号を濾波する。出力信号発振部5は、濾波部4から出力されたアナログ信号に基づいて、出力信号を生成する。
【0028】
上述したように、実施例1によれば、分周部2による帰還信号の「フィードバック分周比:NDIV」が減少した場合には「位相比較器ゲイン:KP」を減少させ、逆に、「NDIV」が増加した場合には「KP」を増加させる。したがって、出力信号の周波数を切り替えるための分周比の増減によるループ帯域の変動をキャンセルすることで、ループ帯域を一定に保つことができ、出力周波数を切り替える際の追従性の悪化を抑止することができる。
【実施例2】
【0029】
[実施例2における安否確認装置の構成]
まず、実施例2にかかるPLL回路10を図2〜6を用いて説明する。図2は、実施例2にかかるPLL回路の構成を説明するための図である。図2に示すように、PLL回路10は、分周部20と、位相比較部30と、濾波部40と、出力信号発振部50とを有する。そして、PLL回路10は、図示しない信号発振器から入力される基準信号に同期した出力信号を生成し、生成した出力信号を図示しない出力先に出力する。なお、図示しない信号発振器とは、例えば、高純度な正弦波を発生させる水晶発振器などであり、図示しない出力先とは、例えば、複数の信号を合成する回路であるミキサ回路などである。
【0030】
分周部20は、基準信号と出力信号との位相を同期させるため、出力信号を所定の分周比で分周する。なお、分周部20の分周比は、図示しない制御部によって制御され、使用する周波数帯域に応じて自動で設定されたり、PLL回路の管理者によって任意に設定したりすることができる。
【0031】
濾波部40は、後述する位相比較部30によって生成されたアナログ信号出力を濾波する。濾波部40は、LPF(Low Pass Filter)である。
【0032】
また、濾波部40は、後述するDA変換部33からアナログ信号として電流が入力された場合には、入力された電流を積分することにより電圧に変換し、変換したアナログ信号を後述する出力信号発振部50に出力する。
【0033】
出力信号発振部50は、濾波部40によって濾波されたアナログ信号に基づいて、出力信号を生成する。例えば、出力信号発振部50は、VCO(Voltage Controlled Oscillator)であり、LPFによって生成除去されたアナログ信号に基づいて、出力信号を生成する。
【0034】
位相比較部30は、出力信号を用いて基準信号および帰還信号の位相を比較することで、分周部20が分周した分周比の増減に追従して出力信号を生成するためのアナログ信号の出力ゲインを調整する。位相比較部30は、図2に示すように、エッジ検出部31と、位相計数部32と、DA変換部33とを有する。
【0035】
エッジ検出部31は、分周部20によって分周された帰還信号および基準信号それぞれの立ち上がりエッジまたは立ち下がりエッジを検出する。具体的には、エッジ検出部31は、分周部20から入力された帰還信号および図示しない信号発振器から入力された基準信号それぞれの立ち上がりエッジまたは立ち下がりエッジを検出し、後述する位相計数部32に通知する。
【0036】
位相計数部32は、エッジ検出部31によって検出された立ち上がりエッジ間または立ち下がりエッジ間の出力信号のパルス数を計数する。具体的には、位相計数部32は、エッジ検出部31によって検出された基準信号の立ち上がりエッジと帰還信号の立ち上がりエッジとの間の出力信号のパルス数を計数する。または、位相計数部32は、エッジ検出部31によって検出された基準信号の立ち下がりエッジと帰還信号の立ち下がりエッジとの間の出力信号のパルス数を計数する。
【0037】
図3は、エッジ検出部および位相計数部を説明するための図である。図3において、横方向は時間軸を示し、「REFCLK」は、図示しない信号発振器から入力された基準信号を示す。また、「FBCLK」は、分周部20を介して入力された帰還信号を示し、「COUNTCLK」は、出力信号発振部50から入力された出力信号を示す。図3に示すように、各信号は、それぞれ別の周期で立ち上がりと立ち下がりとを繰り返している。
【0038】
例えば、位相計数部32は、図3に示すように、エッジ検出部31によって検出された基準信号(REFCLK)の立ち上がりエッジと帰還信号(FEBCLK)の立ち上がりエッジとの間の出力信号(COUNTCLK)のパルス数を計数する(位相差カウント)。例えば、図3を例に説明すると、位相計数部32は、REFCLKの最初の立ち上がりからFEBCLKの最初の立ち上がりの間の位相差カウントとして「4」を計数する。同様に、位相計数部32は、REFCLKの次の立ち上がりからFEBCLKの次の立ち上がりの間の位相差カウントとして「4」を計数する。
【0039】
図2に戻って、DA変換部33は、位相計数部32によって計数されたパルス数に基づいて、電流または電圧を出力する。具体的には、DA変換部33は、位相計数部32によって計数されたパルス数に対応するように電圧または電流を濾波部40に出力する。
【0040】
図4は、DA変換部を説明するための図である。図4において、横方向は時間軸を示し、「REFCLK」は、図示しない信号発振器からエッジ検出部31に入力された基準信号を示す。また、「FBCLK」は、分周部20を介してエッジ検出部31に入力された帰還信号を示し、「COUNTCLK(出力周波数f0)」は、出力信号発振部50から位相計数部32に入力された所定の出力周波数f0の出力信号を示す。また、「COUNTCLK(出力周波数f0×2)」は、所定の出力周波数f0を2倍にした出力信号を示す。また、「位相差カウント」は、位相計数部32によって「REFCLK」の立ち上がりから「FBCLK」の立ち上がりの間に計数された「COUNTCLK(出力周波数f0)」または「COUNTCLK(出力周波数f0×2)」のパルス数を示している。また、「位相比較部出力」は、位相計数部32によって計数されたパルス数に応じて位相比較部30から出力される直流電流または直流電圧の出力量を示している。図4に示すように、「REFCLK」、「FBCLK」、「COUNTCLK(出力周波数f0)」および「COUNTCLK(出力周波数f0×2)」は、それぞれ別の周期で立ち上がりと立ち下がりとを繰り返している。
【0041】
例えば、図4の(1)に示すように、位相計数部32が「出力周波数f0」のCOUNTCLKに対して「4」を位相差カウントした場合には、DA変換部33は、位相比較部出力として「出力周波数f0」の直流電流または直流電圧を出力する。また、図4の(2)に示すように、位相計数部32が「出力周波数f0×2」のCOUNTCLKに対して「8」を位相差カウントした場合には、DA変換部33は、位相比較部出力として「出力周波数f0×2」の直流電流または直流電圧を出力する。すなわち、DA変換部33は、COUNTCLKの出力周波数が2倍になった場合には、2倍の直流電流または直流電圧を出力する。
【0042】
以下で、上述した位相比較部を機能させる位相比較器の一例を説明する。図5は、実施例2にかかる位相比較器の一例を説明するための図である。図5に示すように、上述した位相比較部を機能させる位相比較器30aは、エッジ検出部31としてD−FF(D型 Flip Flop 回路)31aを、位相計数部32としてNAND回路32aおよびパルス計数器32bを有する。また、位相比較器30aは、DA変換部33としてDAC(Digital to Analog Converter)33aを有する。
【0043】
D−FF31aは、基準信号の立ち上がりエッジから帰還信号の立ち上がりエッジまでの区間である位相差区間に所定の信号を継続して出力し、位相差区間以外の区間に所定の信号とは異なる信号を継続して出力する。例えば、D−FF31aは、図5に示すように、CK端子から入力されるREFCLKの立ち上がりエッジに合わせて、D端子の入力値である「Hi:1」をQ端子から継続して出力する。そして、D−FF31aは、CLR端子から入力されたFBCLKの立ち上がりエッジに合わせて、SET端子の入力値である「Lo:0」をQ端子から継続して出力する。
【0044】
すなわち、D−FF31aは、REFCLKの立ち上がりエッジからFBCLKの立ち上がりエッジまでの位相差区間では「Hi:1」を出力し、上述した位相差区間以外の区間では「Lo:0」を出力する。なお、「QI」はQのインバースを示す。
【0045】
NAND回路32aは、フリップフロップから出力された信号と出力信号とを比較し、出力信号が所定の信号と同一である場合に、所定の信号とは異なる信号を出力する。例えば、NAND回路32aは、D−FF31aから出力された信号とCOUNTCLKとを比較し、両方の信号が「1」である場合に、「0」を出力する。
【0046】
パルス計数器32bは、NAND回路32aから出力された信号の出力パルスを計数する。具体的には、パルス計数器32bは、所定の期間内に入力されたパルス数を計数し、計数したパルスの数を出力する。例えば、パルス計数器32bは、所定の期間内にNAND回路32aから出力された「0」の回数をカウントして出力する。
【0047】
DAC33aは、パルス計数器32bによって計数された出力回数に基づいて、アナログ信号を生成する。例えば、DAC33aは、パルス計数器32bによってカウントされた「0」の回数に基づいて、直流電流を生成し、生成した直流電流を出力する。
【0048】
上述した位相比較器30aの出力例を、図6を用いて説明する。図6は、位相比較器の出力例を説明するための図である。図6において、横方向は時間軸を示し、「D−FF CK入力(REFCLK)」は、図示しない信号発振器からD−FF31aのCK端子に入力された基準信号を示している。また、「D−FF CLR入力(FBCLK)」は、D−FF31aのCLR端子に入力された帰還信号を示し、「D−FF Q出力 NAND入力1」は、D−FF31aのQ端子から出力され、NAND回路32aに入力される信号を示している。また、「NAND入力2(COUNTCLK)」は、NAND回路32aに入力される出力信号を示している。図6に示すように、各信号は、それぞれ別の周期で立ち上がりと立ち下がりとを繰り返している。
【0049】
また、「NAND出力 パルス計数器入力」は、NAND回路32aから出力され、パルス計数器32bに入力される信号を示し、「パルス計数器出力 DAC入力」は、パルス計数器32bから出力され、DAC33aに入力される信号を示している。また、「DAC出力 位相比較器出力」は、パルス計数器32bから出力される信号に応じてDAC33aから出力される信号、すなわち、位相比較器30aから出力されるアナログ信号を示している。
【0050】
例えば、図6に示すように、D−FF31aのCK端子からREFCLKが入力され、D−FF31aのCLR端子からFBCLKが入力された場合には、D−FF31aは、図6の「D−FF Q出力 NAND入力1」に示す信号をQ端子から出力する。すなわち、D−FF31aは、REFCLKの立ち上がりエッジからFBCLKの立ち上がりエッジまでの間のみが「1」である信号をQ端子から出力する。
【0051】
そして、NAND回路32aは、D−FF31aから入力された図6の「D−FF Q出力 NAND入力1」に示す信号と、図6の「NAND入力2(COUNTCLK)」に示す信号とを比較する。そして、NAND回路32aは、「D−FF Q出力 NAND入力1」および「NAND入力2(COUNTCLK)」が「1」である場合にのみ「0」を出力した「NAND出力 パルス計数器入力」に示す信号を出力する。
【0052】
パルス計数器32bは、NAND回路32aから入力された「NAND出力 パルス計数器入力」に示す信号にて、所定の期間内に出力されている「0」の回数を計数して、図6の「パルス計数器出力 DAC入力」に示すようにカウント数を出力する。例えば、所定の期間内に「0」が「4回」出力されている場合には、パルス計数器32bは、「4カウント」を出力する。同様に、所定の期間内に「0」が「3回」または「2回」出力されている場合には、パルス計数器32bは、それぞれ「3カウント」または「2カウント」を出力する。
【0053】
そして、DAC33aは、パルス計数器32bによってカウントされた「0」の出力回数に応じた直流電流を位相比較器30aの出力として出力する。例えば、DAC33aは、パルス計数器32bが出力した「4カウント」に応じて、図6の「DAC出力 位相比較出力」に示す「IOUT1」の直流電流を位相比較器30aの出力として出力する。同様に、DAC33aは、パルス計数器32bが出力した「3カウント」または「2カウント」に応じて、図6の「DAC出力 位相比較出力」に示す「IOUT2」または「IOUT3」の直流電流を位相比較器30aの出力として出力する。なお、「IOUT」はDAC33aの出力端子を示す。
【0054】
ここで、上述した位相比較器30aは、あくまでも一例であり、本実施例にかかる位相比較部30を機能させる位相比較器30aとして図5に示した各回路および機器以外を用いる場合であってもよい。また、上述した実施例では、基準信号および帰還信号の立ち上がりエッジ間の出力信号のパルス数を計数する場合について説明した。しかしながら、本実施例はこれに限定されるものではなく、基準信号および帰還信号の立ち下がりエッジ間の出力信号のパルス数を計数する場合であってもよい。
【0055】
[実施例2の効果]
上述したように、実施例2によれば、分周部20は、基準信号と出力信号との位相を同期させるための信号である帰還信号を所定の分周比に分周する。そして、エッジ検出部31は、分周部20によって分周された帰還信号および基準信号それぞれの立ち上がりエッジまたは立ち下がりエッジを検出する。そして、位相計数部32は、エッジ検出部31によって検出された立ち上がりエッジ間または立ち下がりエッジ間の出力信号のパルス数を計数する。そして、DA変換部33は、位相計数部32によって計数されたパルス数に基づいて、出力信号を生成する。そして、出力信号発振部50は、濾波部40によって濾波されたアナログ信号に基づいて、出力信号を生成する。したがって、ループ帯域を一定に保つことができ、出力周波数の切り替えの際の追従性の悪化を抑止することができる。
【0056】
ここで、上述した手段によって、出力周波数を切り替えるために分周比が増減した場合でも位相比較部30のゲインを調整してループ帯域が一定に保たれていることを、式(5)〜(9)を用いて説明する。まず、本実施例における位相比較部30のゲイン「KP」は、位相計数部32のゲインである「KCNT」とDA変換部33の変換ゲインである「KDAC」を積算した以下の式(5)で示される。
【0057】
【数5】
【0058】
そして、位相計数部32のゲイン「KCNT」は、「位相比較周波数:fDPD」および「出力周波数:fOUT」」を用いて以下の式(6)に変換することができる。
【0059】
【数6】
【0060】
また、DA変換部33の変換ゲイン「KDAC」は、DA変換部33の最大出力電流である「IOUTMAX」およびDA変換部33の入力ビット数である「Bin」を用いて以下の式(7)に変換することができる。
【0061】
【数7】
【0062】
したがって、式(3)に示す「自然角速度:ωn」は、式(5)〜(7)を用いて、以下に示す式(8)のように変換することができる。
【0063】
【数8】
【0064】
ここで、式(8)の変換経過に示すように、「フィードバック分周比:NDIV」が出力周波数を切り替えるために変化したとしても、位相計数部32のゲイン「KCNT」を分周比の増減に追従して調整することで相殺できる。すなわち、分周比の増減に伴う「自然角速度:ωn」の増減がなくなることから、ループ帯域の上限周波数である「自然周波数:fn」も変化することがなく、ループ帯域を一定に保つことができる(式(4)参照)。
【0065】
さらに、式(8)に示す「自然角速度:ωn」は、式(1)を用いることにより、以下に示す式(9)に変換することができる。
【0066】
【数9】
【0067】
式(9)に示すように、本実施例の手段を用いることによって、「自然角速度:ωn」のパラメータから「出力周波数:fOUT」や「フィードバック分周比:NDIV」を除くことができる。したがって、出力周波数を切り替えた場合でもループ帯域が一定であることから、「PLL回路制御ループ特性:H(s)」が変化することがなく、出力周波数の切り替えの際の追従性の悪化を抑止することができる。
【0068】
また、実施例2によれば、DA変換部33は、位相計数部32によって計数されたパルス数を電流または電圧に変換する。したがって、従来のPLL回路の位相比較器を変更するだけで実現することが可能となる。
【0069】
また、実施例2によれば、エッジ検出部31は、基準信号の立ち上がりエッジから帰還信号の立ち上がりエッジまでの位相差区間に所定の信号を継続して出力し、位相差区間以外の区間に所定の信号とは異なる信号を継続して出力するフリップフロップである。そして、位相計数部32は、フリップフロップから出力された信号と出力信号とを比較し、出力信号が所定の信号と同一である場合に、所定の信号とは異なる信号を出力するNANDである。また、位相計数部32は、NANDから出力された信号の出力回数を計数するパルス計数器である。そして、DA変換部33は、パルス計数器によって計数された出力回数に基づいて、アナログ信号を生成するDA変換器である。したがって、従来の回路構成要素を用いて容易に実現することが可能である。
【実施例3】
【0070】
上述した実施例2では、分周比の増減に追従して位相比較器のPLL回路について説明した。実施例3では、上述したPLL回路を有する通信装置について説明する。なお、通信装置としては、例えば、無線通信装置や光伝送装置などであり、出力信号の周波数を切り替えるためにPLL回路を有する通信装置である。例えば、携帯電話などの無線通信に用いられる通信装置の場合には、基地局においてキャリア周波数を生成する局面で用いられるPLL回路に適用される。
【0071】
[実施例3にかかる通信装置の構成]
まず、図7を用いて、実施例3にかかる通信装置の構成を説明する。図7は、実施例3にかかる通信装置の構成を説明するための図である。通信装置100は、図7に示すように、実施例2にかかるPLL回路10と通信制御部60とを有し、PLL回路10によって発振された出力信号を用いて通信を行う。なお、PLL回路10の構成および処理内容は、実施例2と同一であることから、詳細な説明を省略する。
【0072】
PLL回路10の位相比較部30は、基準信号と、分周部20によって所定の分周比で分周された帰還信号と、出力信号発振部50によって生成された出力信号とを用いて、分周比の増減に追従してゲイン調整されたアナログ信号を生成する。そして、濾波部40は、位相比較部30が生成したアナログ信号をフィルタし、出力信号発振部50は、濾波部40から入力された電圧に応じた周波数の出力信号を発振する。なお、分周部20の分周比は、通信装置から出力される搬送波の周波数が最適な周波数になるように、図示しない制御部によって適宜制御されている。
【0073】
通信制御部60は、搬送波生成部70と、通信部80とを有し、出力信号発振部50によって生成された出力信号に基づいて搬送波を生成し、生成した搬送波を用いて通信処理を制御する。
【0074】
搬送波生成部70は、出力信号発振部50によって生成された出力信号に基づいて搬送波を生成する。具体的には、搬送波生成部70は、出力信号発振部50によって生成された異なる周波数ごとの出力信号に異なるデータを乗せた搬送波を生成する。
【0075】
通信部80は、搬送波生成部70によって生成された搬送波を所定の出力部から送信するように制御する。例えば、通信部80は、搬送波生成部70によって生成された搬送波をアンテナから送信するように制御する。
【0076】
すなわち、実施例3にかかる通信装置100においては、PLL回路10が、基準信号および帰還信号の立ち上がりエッジ間の出力信号のパルス数に応じて生成したアナログ信号から出力信号を発振する。そして、搬送波生成部70は、PLL回路10によって発振された出力信号にデータを乗せた搬送波を生成する。その後、通信部80は、搬送波生成部70によって生成された搬送波を送信する。例えば、通信部80は、搬送波生成部70によって生成された搬送波をアンテナから送信する。
【0077】
[実施例3の効果]
上述したように、実施例3によれば、分周部20は、基準信号と出力信号との位相を同期させるための信号である帰還信号を所定の分周比に分周する。そして、エッジ検出部31は、分周部20によって分周された帰還信号および基準信号それぞれの立ち上がりエッジまたは立ち下がりエッジを検出する。そして、位相計数部32は、エッジ検出部31によって検出された立ち上がりエッジ間または立ち下がりエッジ間の出力信号のパルス数を計数する。そして、DA変換部33は、位相計数部32によって計数されたパルス数に基づいて、出力信号を生成する。そして、濾波部40は、DA変換部33によって生成されたアナログ信号を濾波し、出力信号発振部50は、濾波部40によって濾波されたアナログ信号に基づいて、出力信号を生成する。そして、通信制御部60は、出力信号発振部によって生成された出力信号に基づいて搬送波を生成し、生成した搬送波を用いて通信する。したがって、出力周波数を切り替えた際にも追従性が悪化しない通信装置を実現できる。
【0078】
以上の本実施例を含む実施形態に関し、更に以下の付記を開示する。
【0079】
(付記1)基準信号と出力信号との位相を同期させるための信号である帰還信号を所定の分周比に分周する分周部と、
前記基準信号、前記出力信号および前記帰還信号の位相を比較することで、前記分周部が分周した分周比の増減に追従して前記出力信号を生成するためのアナログ信号のゲインを調整する位相比較部と、
前記位相比較部によってゲインが調整されたアナログ信号を濾波する濾波部と、
前記濾波部によって所定の周波数成分が濾波されたアナログ信号に基づいて、出力信号を生成する出力信号発振部と、
を有することを特徴とするPLL回路。
【0080】
(付記2)基準信号と出力信号との位相を同期させるための信号である帰還信号を所定の分周比に分周する分周部と、
前記分周部によって分周された帰還信号および前記基準信号それぞれの立ち上がりエッジまたは立ち下がりエッジを検出するエッジ検出部と、
前記エッジ検出部によって検出された立ち上がりエッジ間または立ち下がりエッジ間の前記出力信号のパルス数を計数する位相計数部と、
前記位相計数部によって計数されたパルス数に基づいて、前記出力信号を生成するためのアナログ信号のゲインを調整するDA変換部と、
前記DA変換部によってゲインが調整されたアナログ信号を濾波する濾波部と、
前記濾波部によって濾波されたアナログ信号に基づいて、出力信号を生成する出力信号発振部と、
を有することを特徴とするPLL回路。
【0081】
(付記3)前記DA変換部は、前記位相計数部によって計数されたパルス数を電流または電圧に変換することを特徴とする付記2に記載のPLL回路。
【0082】
(付記4)前記エッジ検出部は、
前記基準信号の立ち上がりエッジから前記帰還信号の立ち上がりエッジまでの区間である位相差区間に所定の信号を継続して出力し、当該位相差区間以外の区間に前記所定の信号とは異なる信号を継続して出力するフリップフロップであり、
前記位相計数部は、
前記フリップフロップから出力された信号と前記出力信号とを比較し、当該出力信号が前記所定の信号と同一である場合に、前記所定の信号とは異なる信号を出力するNANDと、
前記NANDから出力された信号の出力パルスを計数するパルス計数器とであり、
前記DA変換部は、
前記パルス計数器によって計数された前記出力パルス数に基づいて、アナログ信号を生成するDA変換器であることを特徴とする付記2に記載のPLL回路。
【0083】
(付記5)基準信号と出力信号との位相を同期させるための信号である帰還信号を所定の分周比に分周する分周部と、
前記分周部によって分周された帰還信号および前記基準信号それぞれの立ち上がりエッジまたは立ち下がりエッジを検出するエッジ検出部と、
前記エッジ検出部によって検出された立ち上がりエッジ間または立ち下がりエッジ間の前記出力信号のパルス数を計数する位相計数部と、
前記位相計数部によって計数されたパルス数に基づいて、前記出力信号を生成するためのアナログ信号を生成するDA変換部と、
前記DA変換部によって生成されたアナログ信号を濾波する濾波部と、
前記濾波部によって濾波されたアナログ信号に基づいて、出力信号を生成する出力信号発振部と、
前記出力信号発振部によって生成された出力信号に基づいて搬送波を生成し、生成した搬送波を用いて通信処理を制御する通信制御部と
を有することを特徴とする通信装置。
【0084】
(付記6)前記DA変換部は、前記位相計数部によって計数されたパルス数を電流または電圧に変換することを特徴とする付記5に記載の通信装置。
【0085】
(付記7)前記エッジ検出部は、
前記基準信号の立ち上がりエッジから前記帰還信号の立ち上がりエッジまでの区間である位相差区間に所定の信号を継続して出力し、当該位相差区間以外の区間に前記所定の信号とは異なる信号を継続して出力するフリップフロップであり、
前記位相計数部は、
前記フリップフロップから出力された信号と前記出力信号とを比較し、当該出力信号が前記所定の信号と同一である場合に、前記所定の信号とは異なる信号を出力するNANDと、
前記NANDから出力された信号の出力回数を計数するパルス計数器とであり、
前記DA変換部は、
前記パルス計数器によって計数された前記出力回数に基づいて、アナログ信号を生成するDA変換器であることを特徴とする付記5に記載の通信装置。
【符号の説明】
【0086】
1 PLL回路
2 分周部
3 位相比較部
4 濾波部
5 出力信号発振部
10 PLL回路
20 分周部
30 位相比較部
30a 位相比較器
31 エッジ検出部
31a D−FF
32 位相計数部
32a NAND回路
32b パルス計数器
33 DA変換部
33a DAC
40 濾波部
50 出力信号発振部
60 通信制御部
100 通信装置
【特許請求の範囲】
【請求項1】
基準信号と出力信号との位相を同期させるための信号である帰還信号を所定の分周比に分周する分周部と、
前記出力信号を用いて、前記基準信号および前記帰還信号の位相を比較することで、前記分周部が分周した分周比の増減に追従して前記出力信号を生成するためのアナログ信号を生成するゲインを調整する位相比較部と、
前記位相比較部によってゲインが調整されたアナログ信号を濾波する濾波部と、
前記濾波部によって濾波されたアナログ信号に基づいて、出力信号を生成する出力信号発振部と、
を有することを特徴とするPLL回路。
【請求項2】
基準信号と出力信号との位相を同期させるための信号である帰還信号を所定の分周比に分周する分周部と、
前記分周部によって分周された帰還信号および前記基準信号それぞれの立ち上がりエッジまたは立ち下がりエッジを検出するエッジ検出部と、
前記エッジ検出部によって検出された立ち上がりエッジ間または立ち下がりエッジ間の前記出力信号のパルス数を計数する位相計数部と、
前記位相計数部によって計数されたパルス数に基づいて、前記出力信号を生成するためのアナログ信号を生成するDA変換部と、
前記DA変換部によって生成されたアナログ信号を濾波する濾波部と、
前記濾波部によって濾波されたアナログ信号に基づいて、出力信号を生成する出力信号発振部と、
を有することを特徴とするPLL回路。
【請求項3】
前記DA変換部は、前記位相計数部によって計数されたパルス数を電流または電圧に変換することを特徴とする請求項2に記載のPLL回路。
【請求項4】
前記エッジ検出部は、
前記基準信号の立ち上がりエッジから前記帰還信号の立ち上がりエッジまでの区間である位相差区間に所定の信号を継続して出力し、当該位相差区間以外の区間に前記所定の信号とは異なる信号を継続して出力するフリップフロップであり、
前記位相計数部は、
前記フリップフロップから出力された信号と前記出力信号とを比較し、当該出力信号が前記所定の信号と同一である場合に、前記所定の信号とは異なる信号を出力するNANDと、
前記NANDから出力された信号の出力回数を計数するパルス計数器とであり、
前記DA変換部は、
前記パルス計数器によって計数された前記出力回数に基づいて、アナログ信号を生成するDA変換器であることを特徴とする請求項2に記載のPLL回路。
【請求項5】
基準信号と出力信号との位相を同期させるための信号である帰還信号を所定の分周比に分周する分周部と、
前記分周部によって分周された帰還信号および前記基準信号それぞれの立ち上がりエッジまたは立ち下がりエッジを検出するエッジ検出部と、
前記エッジ検出部によって検出された立ち上がりエッジ間または立ち下がりエッジ間の前記出力信号のパルス数を計数する位相計数部と、
前記位相計数部によって計数されたパルス数に基づいて、前記出力信号を生成するためのアナログ信号のゲインを調整するDA変換部と、
前記DA変換部によってゲインが調整されたアナログ信号を濾波する濾波部と、
前記濾波部によって濾波されたアナログ信号に基づいて、出力信号を生成する出力信号発振部と、
前記出力信号発振部によって生成された出力信号に基づいて搬送波を生成し、生成した搬送波を用いて通信する通信制御部と
を有することを特徴とする通信装置。
【請求項1】
基準信号と出力信号との位相を同期させるための信号である帰還信号を所定の分周比に分周する分周部と、
前記出力信号を用いて、前記基準信号および前記帰還信号の位相を比較することで、前記分周部が分周した分周比の増減に追従して前記出力信号を生成するためのアナログ信号を生成するゲインを調整する位相比較部と、
前記位相比較部によってゲインが調整されたアナログ信号を濾波する濾波部と、
前記濾波部によって濾波されたアナログ信号に基づいて、出力信号を生成する出力信号発振部と、
を有することを特徴とするPLL回路。
【請求項2】
基準信号と出力信号との位相を同期させるための信号である帰還信号を所定の分周比に分周する分周部と、
前記分周部によって分周された帰還信号および前記基準信号それぞれの立ち上がりエッジまたは立ち下がりエッジを検出するエッジ検出部と、
前記エッジ検出部によって検出された立ち上がりエッジ間または立ち下がりエッジ間の前記出力信号のパルス数を計数する位相計数部と、
前記位相計数部によって計数されたパルス数に基づいて、前記出力信号を生成するためのアナログ信号を生成するDA変換部と、
前記DA変換部によって生成されたアナログ信号を濾波する濾波部と、
前記濾波部によって濾波されたアナログ信号に基づいて、出力信号を生成する出力信号発振部と、
を有することを特徴とするPLL回路。
【請求項3】
前記DA変換部は、前記位相計数部によって計数されたパルス数を電流または電圧に変換することを特徴とする請求項2に記載のPLL回路。
【請求項4】
前記エッジ検出部は、
前記基準信号の立ち上がりエッジから前記帰還信号の立ち上がりエッジまでの区間である位相差区間に所定の信号を継続して出力し、当該位相差区間以外の区間に前記所定の信号とは異なる信号を継続して出力するフリップフロップであり、
前記位相計数部は、
前記フリップフロップから出力された信号と前記出力信号とを比較し、当該出力信号が前記所定の信号と同一である場合に、前記所定の信号とは異なる信号を出力するNANDと、
前記NANDから出力された信号の出力回数を計数するパルス計数器とであり、
前記DA変換部は、
前記パルス計数器によって計数された前記出力回数に基づいて、アナログ信号を生成するDA変換器であることを特徴とする請求項2に記載のPLL回路。
【請求項5】
基準信号と出力信号との位相を同期させるための信号である帰還信号を所定の分周比に分周する分周部と、
前記分周部によって分周された帰還信号および前記基準信号それぞれの立ち上がりエッジまたは立ち下がりエッジを検出するエッジ検出部と、
前記エッジ検出部によって検出された立ち上がりエッジ間または立ち下がりエッジ間の前記出力信号のパルス数を計数する位相計数部と、
前記位相計数部によって計数されたパルス数に基づいて、前記出力信号を生成するためのアナログ信号のゲインを調整するDA変換部と、
前記DA変換部によってゲインが調整されたアナログ信号を濾波する濾波部と、
前記濾波部によって濾波されたアナログ信号に基づいて、出力信号を生成する出力信号発振部と、
前記出力信号発振部によって生成された出力信号に基づいて搬送波を生成し、生成した搬送波を用いて通信する通信制御部と
を有することを特徴とする通信装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【公開番号】特開2011−135381(P2011−135381A)
【公開日】平成23年7月7日(2011.7.7)
【国際特許分類】
【出願番号】特願2009−293488(P2009−293488)
【出願日】平成21年12月24日(2009.12.24)
【出願人】(000005223)富士通株式会社 (25,993)
【Fターム(参考)】
【公開日】平成23年7月7日(2011.7.7)
【国際特許分類】
【出願日】平成21年12月24日(2009.12.24)
【出願人】(000005223)富士通株式会社 (25,993)
【Fターム(参考)】
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