【課題】ＤＰＬＬ回路において、入力クロックの瞬間的な位相跳びによる出力クロックの位相跳びの発生を抑制する。
【解決手段】出力クロックを入力クロックに同期させる制御を行う制御装置は、前記入力クロックと前記出力クロックとの位相差をカウントするカウント部と、前記カウント部がカウントした位相差のうち、所定範囲内の位相差を示すカウント値を抽出する抽出部と、抽出された前記所定範囲内の位相差を示すカウント値に基づいて位相差情報を生成する位相差情報生成部と、前記位相差情報生成部により生成された前記位相差情報に基づいて、生成する前記出力クロックの周波数を制御可能なクロック生成部と、を備える。 （もっと読む）

【課題】位相ロックループ周波数シンセサイザ設計における、大きな電圧制御発振器範囲（例えば、４８７ＭＨｚ）、（例えば）１．２Ｖ電力供給電圧、および低い電力消費の要求を達成する。
【解決手段】位相検出回路は、参照信号を受信するように構成された参照入力と、フィードバック経路においてディバイダ回路からの分周信号を受信するように構成されたフィードバック入力と、参照信号と分周信号の間の周波数及び位相関係に従って位相ロックループ内のチャージポンプを制御するための制御パルスを生成するように構成されたパルス生成回路と、を有し、分周信号は、分周信号の周期の半分よりも短い長さを具備するパルスを有し、且つ、パルス生成回路は、分周信号のエッジ及び参照信号のエッジから制御パルスのエッジを定義するように、分周信号のパルスをマスクとして使用して参照信号をマスキングすることにより、制御パルスを生成するように構成されている。 （もっと読む）

【課題】雑音の影響によらず高精度な周波数誤差を推定できる周波数誤差装置を提供する。
【解決手段】周波数誤差推定装置は、周波数誤差検出範囲が可変である周波数誤差検出回路と、周波数誤差検出回路の検出値を入力とし、平滑化処理し、周波数誤差推定値として出力する第１の平滑化フィルタ回路と、周波数誤差検出回路の周波数誤差検出範囲又は第１の平滑化フィルタ回路のフィルタ帯域幅を調整する調整回路とを備え、調整回路は、周波数誤差検出範囲に含まれる有効領域を設定し、周波数誤差検出値が有効領域を超えたとき、有効領域の中心周波数を周波数誤差検出値に再設定し、有効領域の再設定が所定の時間内に起きない場合、周波数誤差検出範囲又は第１の平滑化フィルタ回路のフィルタ帯域幅を狭める。 （もっと読む）

【課題】Ｄ−ＦＦの内部遅延が無視できない高速動作時において位相比較回路の低消費電力化を実現する。
【解決手段】マスタースレーブマスター型Ｄ−ＦＦ１１は、第１のＭ−ＦＦ１１−１，Ｓ−ＦＦ１１−２および第２のＭ−ＦＦ１１−３が縦続接続され、入力ＮＲＺデータ信号をクロック信号に応答して識別し、Ｓ−ＦＦおよび第２のＭ−ＦＦから出力する。遅延回路４は、入力ＮＲＺデータ信号をＳ−ＦＦと同じ時間だけ遅延させる。第１のＥＸＯＲ回路７は遅延回路の出力とＳ−ＦＦの出力の排他的論理和演算を行ない、第２のＥＸＯＲ８はＳ−ＦＦの出力と第２のＭ−ＦＦの出力の排他的論理和演算を行なう。加算器９は第１のＥＸＯＲ回路の出力と第２のＥＸＯＲの反転出力を加算する。 （もっと読む）

【課題】本発明は、正確に位相を調整することが可能なＰＬＬ回路およびそれを用いた角速度センサを提供することを目的とするものである。
【解決手段】本発明のＰＬＬ回路およびそれを用いた角速度センサは、ＡＤ変換器２１が電圧制御発振器２６の出力するタイミング信号により動作し、かつＤＡ変換器２４が分周器２７の出力するタイミング信号でのＡＤ変換器２１の出力する値に応じたアナログ信号を出力する構成としたものである。 （もっと読む）

【課題】入力信号とトリガ信号の間に遅延時間が存在するというフリップフロップ自身の特性に起因した検出誤差を改善するＴＤＣ回路を提供する。
【解決手段】各フリップフロップ１０５−１、…は、ＣＬＫ_REF、Ｂ₂からＤｅｌａｙ₁だけ遅延したタイミングをトリガにして入力信号Ａ₀、Ａ₁、Ａ₂をそれぞれ保持し、データ系列［Ｃ₀：Ｃ₃］として“１１１０”を得る。例えば、［Ｃ₀：Ｃ₁］が“１１”の場合は遅延量の符号をマイナスとし、［Ｃ₂：Ｃ₃］を左から１から０に変化する点をカウントすることでデコードされる。よって、この例では、“−１”とデコードされ、Ｄｅｌａｙ＝−Ｄを検出する。 （もっと読む）

【課題】デジタル位相検出器の時間分解能をデジタル制御し、回路規模・消費電力を低減する。
【解決手段】信号Ｓ１が入力される直列に接続された第１の遅延素子１０１１〜１０１Ｎと、信号Ｓ２が入力される直列に接続された第２の遅延素子１０２１〜１０２Ｎと、各々の第１の遅延素子の出力が与えられ、各々の第２の遅延素子の出力をクロックとするラッチ回路１０３１〜１０３Ｎと、前記ラッチ回路の出力値に基づいて信号Ｓ１のパルス幅を示すデジタルコードＰＷｍを算出して出力するデコーダ回路１０４と、デジタルコードＰＷｍと所定のデジタルコードＰＷｒとを比較し、比較結果を出力する比較器１０５と、前記比較結果に基づいて前記第１及び第２の遅延素子の少なくともいずれか一方の遅延時間を制御する遅延制御回路１０６と、を備える。 （もっと読む）

【課題】
記録媒体から再生される再生信号とクロック信号との位相差を正確に検出することが可能な位相検出装置、位相検出方法、該位相検出装置を備えた再生装置、再生方法を提供する。
【解決手段】
位相同期回路３９がリミット位相ディテクタ４１を備えるので、例えば図４に示すゼロクロスのタイミング（Ｃ）が検出されたとき（ＳＴ６０５でＹＥＳ）、クロックカウンタ４７によるカウント値と所定の値とを比較し（ＳＴ６０６）、カウント値が所定の値より小さいときに（ＳＴ６０６でＮＯ）Ｃから次のクロックの立ち上がりまでの間、位相カウンタ５１をイネブルでない状態とすることができる。つまり、リミット位相ディテクタ４１（の位相カウンタ５１）の出力を無効にすることができる。この結果、例えばノイズ等の影響を受け易い所定カウント値より小さいパルス幅のＲＦ信号（入力信号）に基づき位相エラー信号が求められることを防止することができる。 （もっと読む）

【課題】各種大振幅雑音、伝送路ロスの増大、雑音レベルの増大が発生するような大規模なＰＬＣシステムに用いても、ＰＬＬの受信ダイナミックレンジ拡大、雑音耐力向上が実現でき、アナログ素子の特性のバラツキなどに影響されずに安定して動作し、広範囲な安定したジッタ特性が得られるようにする。
【解決手段】このＰＬＬ制御装置は、入力信号からタイミング位相ベクトル信号を抽出するタイミング抽出回路と、供給される制御係数に基づいて基準信号の位相及び／又は発振周波数を制御するＶＣＸＯと、抽出されたタイミング位相ベクトル信号の位相又は位相差に基づいて基準信号の位相及び／又は発振周波数を制御するための制御係数を出力する２次ＰＬＬ回路１０２とを備えている。この２次ＰＬＬ回路１０２は、抽出されたタイミング位相ベクトル信号について対数軸上で位相検出を行うとともに、対数軸上で制御係数を発生する制御係数発生回路１１１を有している。 （もっと読む）

【課題】大規模なＰＬＣシステムに用いても、ＰＬＬの受信ダイナミックレンジ拡大、雑音耐力向上が実現でき、アナログ素子の特性のバラツキなどに影響されずに安定して動作し、広範囲な安定したジッタ特性が得られるようにする。
【解決手段】ＰＬＬ制御装置は、入力信号からタイミング位相ベクトル信号を抽出するタイミング抽出回路と、供給される制御係数に基づき基準信号の位相及び／又は発振周波数を制御するＶＣＸＯと、タイミング位相ベクトル信号の位相及び位相差に基づき制御係数を出力する２次ＰＬＬ回路とを備える。この２次ＰＬＬ回路は、タイミング位相ベクトル信号に基づき制御係数を発生する制御係数発生回路と、制御計数発生回路からの制御係数につき６ｄＢ単位での対数軸上におけるレベル調整を行う第１のレベル調整回路と、第１のレベル調整回路からの制御係数について±６ｄＢレベルの微調整を行う第２のレベル調整回路とを有する。 （もっと読む）