ＴＤＣ回路、ＰＬＬ回路、並びに無線通信装置
【課題】入力信号とトリガ信号の間に遅延時間が存在するというフリップフロップ自身の特性に起因した検出誤差を改善するＴＤＣ回路を提供する。
【解決手段】各フリップフロップ１０５−１、…は、ＣＬＫREF、Ｂ2からＤｅｌａｙ1だけ遅延したタイミングをトリガにして入力信号Ａ0、Ａ1、Ａ2をそれぞれ保持し、データ系列［Ｃ0：Ｃ3］として“１１１０”を得る。例えば、［Ｃ0：Ｃ1］が“１１”の場合は遅延量の符号をマイナスとし、［Ｃ2：Ｃ3］を左から１から０に変化する点をカウントすることでデコードされる。よって、この例では、“−１”とデコードされ、Ｄｅｌａｙ＝−Ｄを検出する。
【解決手段】各フリップフロップ１０５−１、…は、ＣＬＫREF、Ｂ2からＤｅｌａｙ1だけ遅延したタイミングをトリガにして入力信号Ａ0、Ａ1、Ａ2をそれぞれ保持し、データ系列［Ｃ0：Ｃ3］として“１１１０”を得る。例えば、［Ｃ0：Ｃ1］が“１１”の場合は遅延量の符号をマイナスとし、［Ｃ2：Ｃ3］を左から１から０に変化する点をカウントすることでデコードされる。よって、この例では、“−１”とデコードされ、Ｄｅｌａｙ＝−Ｄを検出する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばディジタル制御発振器（ＤＣＯ）を持つＰＬＬ回路において、分周比の分数成分に相当する時間差をディジタル値に変換するために使用されるＴＤＣ（Ｔｉｍｅ−ｔｏ−Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）回路、ＰＬＬ回路、並びに無線通信装置に係り、具体的には、発振周波数クロックの立ち上がりエッジと基準周波数の立ち上がりエッジ及び立ち下がりエッジ間の時間差をディジタル的に変換するＴＤＣ回路、ＰＬＬ回路、並びに無線通信装置に関する。
【０００２】
さらに詳しくは、本発明は、複数の遅延素子が従属接続された回路に発振周波数クロックを入力するとともに、各遅延素子の出力を基準周波数の立ち上がりエッジで動作するフリップフロップで保持し、基準周波数クロックの立ち上がりエッジと発振周波数クロックの立ち上がりエッジ及び立下りエッジとの時間差をそれぞれディジタル値に変換するＴＤＣ回路、ＰＬＬ回路、並びに無線通信装置に係り、特に、入力信号とトリガ信号の間に遅延時間が存在するというフリップフロップ自身の特性に起因した検出誤差を改善するＴＤＣ回路、ＰＬＬ回路、並びに無線通信装置に関する。
【背景技術】
【０００３】
無線通信端末では、搬送波周波数を正確な周波数にロックさせておくために、通常はＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路が用いられる。
近年では、半導体プロセスの微細化に伴い、アナログ電圧で制御する電圧制御発振器（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ：ＶＣＯ）をディジタル制御発振器（Ｄｉｇｉｔａｌ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ：ＤＣＯ）に置き換えた、フルディジタル構成のＰＬＬ回路が着目されつつある。
【０００４】
従来のＶＣＯを用いたＰＬＬ回路では、基準クロックとＶＣＯ出力を分周したクロックの２つのクロック間の位相差を位相比較器で比較するように構成されている。一般的な位相比較器として、位相差をアップ、ダウン、アップ＋ダウンの３状態のパルス幅に変換する回路が用いられ、このパルスを用いてチャージ・ポンプ回路の電流源を制御し、出力される電流をループ・フィルタで電圧に変換して、ＶＣＯを制御する仕組みとなっている。位相比較器をリニアで動作させるにはドレイン・ソース間電圧ＶDSを消費するため、低電圧には不向きとされている。
【０００５】
これに対し、図１６に示すように、ＤＣＯを用いたＡｌｌ−Ｄｉｇｉｔａｌ ＰＬＬ回路の一構成例では、分周比のＦｒａｃｔｉｏｎａｌ（分数）成分に相当する時間差をＴｉｍｅ−ｔｏ−Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ（ＴＤＣ）回路で、Ｉｎｔｅｇｅｒ（整数）成分をアキュムレータ回路でそれぞれディジタル値に変換し、検出したこれらの分周比に相当するディジタル値をさまざまな手法でフィードバックし、ＤＣＯをディジタル的に制御する（例えば、非特許文献１を参照のこと）。
【０００６】
ここで、ＴＤＣ回路は、発振周波数クロックの立ち上がりエッジと基準周波数の立ち上がりエッジ及び立ち下がりエッジ間の時間差をディジタル的に変換する手段として、当業界で広く知られている。ＴＤＣ回路は、大部分をインバータ回路やフリップフロップといったディジタル制御回路で構成されるので、微細なＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）技術を適用して低コストに製作し易い。
【０００７】
図１７には、一般的なＴＤＣ回路の構成例を示している。ＴＤＣ回路は、図１７Ａに示すように、遅延素子として複数（図示の例では１０個）のインバータ回路などが従属に接続された回路に発振周波数クロックＣＬＫRFが入力され、各遅延素子の出力Ｄ1、Ｄ2、…、Ｄ10を基準周波数ＣＬＫREFの立ち上がりエッジで動作するフリップフロップＤＦＦでそれぞれ保持する構成を備えている。
【０００８】
そして、図１７Ｂに示すデコーダは、各フリップフロップの出力［Ｑ1：Ｑ10］をデコードして、基準周波数ＣＬＫREFの立ち上がりエッジと発振周波数クロックＣＬＫRFの立ち上がりエッジ間の時間差ΔｔRと、基準周波数ＣＬＫREFの立ち上がりエッジと発振周波数クロックＣＬＫRFの立ち下がりエッジ間の時間差ΔｔFを、それぞれディジタル値ＤR及びＤFに変換する。
【０００９】
ここで、図１７に示したＴＤＣ回路において、図１８に示す各遅延素子の出力波形例Ｄ1、Ｄ2、…、Ｄ10を用いて、時間差をディジタル値に変換するための動作について説明する。
【００１０】
遅延素子を経由する毎に時間Ｄずつ遅延し、ＴＤＣ回路に入力された発振周波数ＣＬＫRFに対してＤ1はＤ、Ｄ2は２Ｄ、そしてＤ10は１０Ｄだけ遅延した波形になる。ここで、基準周波数ＣＬＫREFをトリガ信号（同図中の一点鎖線）として各遅延素子の出力Ｄ1〜Ｄ10をフリップフロップで保持すると、各フリップフロップの出力［Ｑ1：Ｑ10］は“１１１０００００１１”となる。このデータを左から順番に１から０に変化する点をカウントすると３になり、これが基準周波数ＣＬＫREFの立ち上がりエッジと発振周波数クロックＣＬＫRFの立ち上がりエッジ間の時間差ΔｔRのディジタル値ＤRとなる。次に、上記のデータを左から０から１に変化する点をカウントすると８となり、これが基準周波数ＣＬＫREFの立ち上がりエッジと発振周波数クロックＣＬＫRFの立ち下がりエッジ間の時間差ΔｔFのディジタル値ＤFとなる。
【００１１】
このように、図１７に示したＴＤＣ回路を用いて、基準周波数ＣＬＫREFの立ち上がりエッジと発振周波数クロックＣＬＫRFの立ち上がりエッジ間の時間差ΔｔR、及び基準周波数ＣＬＫREFの立ち上がりエッジと発振周波数クロックＣＬＫRFの立ち下がりエッジ間の時間差ΔｔFをディジタル値ＤR、ＤFに変換することが可能であることを理解できよう。
【００１２】
ここで、図１７Ａに示したＴＤＣ回路で、各遅延素子の出力を保持するために使用されるフリップフロップについて考察してみる。
【００１３】
理想的なフリップフロップは、図１９Ａに示すように、入力信号Ｄとトリガ信号であるＣＬＫの間には遅延時間がない。これに対し、実際のフリップフロップ動作では、入力Ｄとトリガ信号であるＣＬＫの間には遅延時間が存在するはずである。具体的には、図１９Ｂに示すように入力Ｄに対しトリガ信号ＣＬＫがＤｅｌａｙ1だけ遅延する等価回路や、図１９Ｃに示すようにトリガ信号に対し入力ＤがＤｅｌａｙ2だけ遅延する等価回路となる。
【００１４】
このような遅延時間Ｄｅｌａｙ1、Ｄｅｌａｙ2はフリップフロップの応答誤差の原因となる。応答誤差は、低速な入力に対しては十分無視できるものの、Ａｌｌ Ｄｉｇｉｔａｌ ＰＬＬのように、高速な発振周波数クロックＣＬＫRFを入力に用いる用途では、検出誤差の発生が懸念される。
【００１５】
図２０には、図１８に示したと同様の各遅延素子からの入力波形（各遅延素子の出力波形Ｄ1〜Ｄ10）に対する、トリガ信号となる発振周波数クロックＣＬＫRFがＤｅｌａｙ1だけ遅延する各フリップフロップ（図１９Ｂに相当）の出力波形例を示している。この場合、遅延素子からの入力をフリップフロップが保持するタイミングが相対的に遅延し、各フリップフロップの出力データ系列［Ｑ1：Ｑ10］は“１１１１０００００１”となる。したがって、このデータを左から順番に１から０に変化する点をカウントした値４が基準周波数ＣＬＫREFの立ち上がりエッジと発振周波数クロックＣＬＫRFの立ち上がりエッジ間の時間差ΔｔRのディジタル値ＤRとなるとともに、上記のデータを左から０から１に変化する点をカウントした値９が基準周波数ＣＬＫREFの立ち上がりエッジと発振周波数クロックＣＬＫRFの立ち下がりエッジ間の時間差ΔｔFのディジタル値ＤFとなり、図１８の場合のデコード結果とは明らかに相違する。
【００１６】
また、図２１には、図１８に示したと同様の各遅延素子の入力波形（各遅延素子の出力波形Ｄ1〜Ｄ10）が、トリガ信号となる発振周波数クロックＣＬＫRFよりもＤｅｌａｙ2だけ遅延する場合の各フリップフロップ（図１９Ｃに相当）の出力波形例を示している。この場合、遅延素子からの入力をフリップフロップが保持するタイミングが相対的に早くなり、各フリップフロップの出力データ系列［Ｑ1：Ｑ10］は“１１０００００１１１”となる。したがって、このデータを左から順番に１から０に変化する点をカウントした値２が基準周波数ＣＬＫREFの立ち上がりエッジと発振周波数クロックＣＬＫRFの立ち上がりエッジ間の時間差ΔｔRのディジタル値ＤRとなるとともに、上記のデータを左から０から１に変化する点をカウントした値７が基準周波数ＣＬＫREFの立ち上がりエッジと発振周波数クロックＣＬＫRFの立ち下がりエッジ間の時間差ΔｔFのディジタル値ＤFとなり、図１８の場合のデコード結果とは明らかに相違する。
【００１７】
図２０及び図２１には、フリップフロップの入力Ｄとトリガ信号ＣＬＫ間の相対遅延時間が図１９Ｂ、図１９Ｃに示したＤ＜Ｄｅｌａｙ１＜２Ｄ、Ｄ＜Ｄｅｌａｙ２＜２Ｄとなるフリップフロップの例をそれぞれ示したが、図１９Ａの理想的なフリップフロップの例に比べ、検出誤差を発生することが分かる。
【００１８】
【非特許文献１】Ｒ．Ｂ．Ｓｔａｓｚｅｗｓｋｉ ｅｔ ａｌ．“Ａｌｌ−Ｄｉｇｉｔａｌ Ｐｈａｓｅ−Ｄｏｍａｉｎ ＴＸ Ｆｒｅｑｕｅｎｃｙ Ｓｙｎｔｈｅｓｉｚｅｒ ｆｏｒ Ｂｌｕｅｔｏｏｔｈ Ｒａｄｉｏｓ ｉｎ ０．１３μｍ ＣＭＯＳ”（ＩＳＳＣＣ２００４ Ｄｉｇｅｓｔ）
【発明の開示】
【発明が解決しようとする課題】
【００１９】
本発明の目的は、ディジタル制御発振器（ＤＣＯ）を持つＰＬＬ回路において分周比の分数成分に相当する時間差をディジタル値に変換するために使用することができる、優れたＴＤＣ回路、ＰＬＬ回路、並びに無線通信装置を提供することにある。
【００２０】
本発明のさらなる目的は、複数の遅延素子が従属接続された回路に発振周波数クロックを入力するとともに、各遅延素子の出力を基準周波数の立ち上がりエッジで動作するフリップフロップで保持し、基準周波数クロックの立ち上がりエッジと発振周波数クロックの立ち上がりエッジ及び立下りエッジとの時間差をそれぞれディジタル値に変換する、優れたＴＤＣ回路、ＰＬＬ回路、並びに無線通信装置を提供することにある。
【００２１】
本発明のさらなる目的は、入力信号とトリガ信号の間に遅延時間が存在するというフリップフロップ自身の特性に起因した検出誤差を改善することができる、優れたＴＤＣ回路、ＰＬＬ回路、並びに無線通信装置を提供することにある。
【課題を解決するための手段】
【００２２】
本発明は、上記課題を参酌してなされたものであり、請求項１に記載の発明は、
複数の遅延素子が従属接続され、高速な第１の周波数クロックを入力に持つ第１の遅延回路と、
各遅延素子の出力をそれぞれ入力信号に持つとともに前記第１の周波数クロックよりも低速となる第２の周波数クロックをトリガ信号として動作する複数のフリップフロップからなる第１のフリップフロップ部と、
前記第１の遅延回路を構成する遅延素子と等価な単位遅延時間を有する複数の遅延素子が従属接続され、前記第２の周波数クロックを入力に持つ第２の遅延回路と、
前記第１の遅延回路を構成する遅延素子と等価な単位遅延時間を有する複数の遅延素子が従属接続され、前記第２の周波数クロックを入力に持つ第３の遅延回路と、
前記第２の周波数クロック及び前記第２の遅延回路に含まれる一部の遅延素子の出力をそれぞれ入力信号に持つとともに前記第３の遅延回路の出力をトリガ信号として動作する複数のフリップフロップからなる第２のフリップフロップ部と、 前記第２の遅延回路に含まれる一部の遅延素子の出力をそれぞれ入力信号に持つとともに前記第２の周波数クロックをトリガ信号として動作する複数のフリップフロップからなる第３のフリップフロップ部と、
前記第１のフリップフロップ部の各フリップフロップが保持するデータからなるデータ系列、及び、前記第２及び３のフリップフロップ部の各フリップフロップ部が保持するデータに基づいて、前記第２の周波数クロックの立ち上がりと前記第１の周波数クロックの立ち上がり及び立下りの時間差をディジタル値に変換するデコーダと、
を具備することを特徴とするＴＤＣ回路である。
【００２３】
本発明に係るＴＤＣ回路は、複数の遅延素子が従属接続された回路に発振周波数クロックを入力するとともに、各遅延素子の出力を基準周波数の立ち上がりエッジで動作するフリップフロップで保持し、各フリップフロップの出力からなる２値データの系列をデコードして、基準周波数クロックの立ち上がりエッジと発振周波数クロックの立ち上がりエッジ及び立下りエッジとの時間差をそれぞれディジタル値に変換するように構成されている。ところが、フリップフロップには一般に入力信号とトリガ信号の間に遅延時間が存在するという特性があるため、高速な発振周波数クロックを入力に用いる用途では、各フリップフロップで入力信号を保持するタイミングが前後にずれることから、異なる出力データ系列が得られることから検出誤差となる。
【００２４】
これに対し、請求項１に記載のＴＤＣ回路は、複数の遅延素子の出力をトリガ信号に応じてサンプリングするためにフリップフロップを用いるが、各フリップフロップで発生する入力信号とトリガ信号間の相対遅延時間差を検出する機能を備えているので、フリップフロップ単体の特性の補償を施すことにより、ＴＤＣ回路全体としての検出精度を改善するようにしている。
【００２５】
ここで、第２のフリップフロップ部と第３のフリップフロップ部の各フリップフロップへの入力信号とトリガ信号間の相対遅延時間差が、−ｎＤ、−（ｎ−１）Ｄ、…、（ｎ−１）Ｄ、ｎＤという具合に、遅延素子１個分に相当する単位遅延時間Ｄずつ異なるように構成されていることが重要である（但し、ｎは２以上の正の整数とする）。このような場合、第２のフリップフロップ部と第３のフリップフロップ部の各フリップフロップの出力を基に、−ｎＤ〜ｎＤの範囲で、単位支援時間Ｄを単位として、第１のフリップフロップ部における入力信号とトリガ信号間の相対遅延時間を検出することができる。
【００２６】
また、本発明の請求項２に記載の発明は、第２のフリップフロップ部及び第３のフリップフロップ部の各出力からデコードしたデータを前記第２の周波数クロックの複数の周期にわたって平均化する平均化部をさらに備えており、デコーダは、この平均化部で平均化したデータと、第１のフリップフロップ部の各フリップフロップが保持するデータからなるデータ系列に基づいて、第２の周波数クロックの立ち上がりと第１の周波数クロックの立ち上がり及び立下りの時間差をディジタル値に変換するようになっており、ＴＤＣ回路に対しより精度の高い補償を施すことが可能である。
【００２７】
また、本発明の請求項３に記載の発明は、ディジタル値を用いて制御されるディジタル制御発振器と、分周比の分数成分に相当する時間差をディジタル値に変換するためのＴＤＣ回路と、分周比の整数成分をディジタル値に変換するアキュムレータと、これらの分周比に相当するディジタル値を基に前記ディジタル制御発振器をディジタル的にフィードバック制御する制御手段を備えたディジタルＰＬＬ回路であるが、請求項１又は２のいずれかに記載のＴＤＣ回路を用いたものである。上述したように、請求項１並びに請求項２によればＴＤＣ回路全体としての検出精度を改善することから、同様の作用のあるＰＬＬ回路を実現することができる。
【００２８】
また、本発明の請求項４に記載の発明は、
ディジタル値の制御データを用いて制御されるディジタル制御発振器と、
所定の基準周波数と所望の発振周波数との設定分周比を累積加算する第１の累積加算器と、
前記ディジタル制御発振器が出力する発振周波数の累積クロック数を計測する第２の累積加算器と、
前記第２の累積加算器の出力を、前記基準周波数クロックのエッジより後のタイミングで且つ最も早いタイミングの整数値としてサンプリングする第１の保持部と、
前記基準周波数クロックと前記ディジタル制御発振器が出力する発振周波数クロックのエッジ間の時間差をディジタル値に変換する、請求項１又は請求項２のいずれかに記載のＴＤＣ回路と、
前記第１の保持部でサンプリングした整数値と、前記ＴＤＣ回路で得られた前記基準周波数クロックと前記ディジタル制御発振器が出力クロックのエッジ間の時間差のディジタル値から、前記ディジタル制御発振器の出力クロック数の累積加算値を小数表示する小数表示部と、
前記第１の累積加算器の出力から前記小数表示部の出力を減じる第１の加算器と、
前記第１の加算器の出力を増幅する第１の可変利得回路と、
（前記第１の加算器の出力の可変範囲の中点に相当する）第１の設定値を前記第１の可変利得回路と等価な利得で増幅する第２の可変利得回路と、
前記第１の可変利得回路の出力から前記第２の可変利得回路の出力を減じる第２の加算器と、
前記第２の加算器の出力に前記設定分周比を加算する第３の加算器と、
前記第３の加算器の出力から、（前記ディジタル制御発振器が出力する発振周波数クロックの下限値を前記基準周波数値で除した値に相当する）第２の設定値を減じる第４の加算器と、
前記第４の加算器の出力に（前記基準周波数値を前記ディジタル制御発振器が持つ変換利得で除した値に相当する）第３の設定値を乗算する乗算器と、
を備え、
前記乗算器の出力を制御データとして前記ディジタル制御発振器に供給する、
ことを特徴とするＰＬＬ回路である。
【００２９】
本発明の請求項４に係るディジタルＰＬＬ回路は、請求項１又は請求項２のいずれかに記載のＴＤＣ回路を用いて構成されるが、ディジタル制御発振器の発振周波数と基準周波数の位相を比較する位相比較器に相当する第１の加算器の出力を可変範囲の中点付近に収束させることで、収束性を改善することができる。
【００３０】
また、請求項５に記載の発明は、請求項４に記載のＰＬＬ回路を例えばローカル周波数の発振源として備える無線通信装置であり、複数のディジタル制御発振器を切り換えて用いることによって広帯域化を実現したり、効率的に設計したりすることが可能である。
【００３１】
請求項４に記載のＰＬＬ回路においては、ＴＤＣ回路と同様に、第１の累積加算器の出力をサンプリングするためのクロックを生成する際にもフリップフロップが用いられ、入力信号とトリガ信号間の相対遅延時間差が検出精度に影響することが懸念される。そこで、請求項６並びに請求項７に記載のＴＤＣ回路は、請求項１又は請求項２に記載のＴＤＣ回路に用いるフリップフロップの相対遅延時間によるサンプリング信号とのミスマッチ分を補償する遅延回路を備えており、ミスマッチによる検出誤差を改善するようにしている。
【発明の効果】
【００３２】
本発明によれば、ディジタル制御発振器（ＤＣＯ）を持つＰＬＬ回路において分周比の分数成分に相当する時間差をディジタル値に変換するために使用することができる、優れたＴＤＣ回路、ＰＬＬ回路、並びに無線通信装置を提供することができる。
【００３３】
本発明に係るＴＤＣ回路は、複数の遅延素子が従属接続された回路に発振周波数クロックを入力するとともに、各遅延素子の出力を基準周波数の立ち上がりエッジで動作するフリップフロップで保持し、基準周波数クロックの立ち上がりエッジと発振周波数クロックの立ち上がりエッジ及び立下りエッジとの時間差をそれぞれディジタル値に変換するように構成されるが、入力信号とトリガ信号の間に遅延時間が存在するというフリップフロップ自身の特性に起因した検出誤差を改善することができる。
【００３４】
本発明の請求項１に記載の発明によれば、ＴＤＣ回路を構成する複数の遅延素子の出力をトリガ信号に応じてサンプリングするために用いるフリップフロップの入力信号とトリガ信号入力間の相対時間差を検出し、ＴＤＣ回路で検出した値に対して、このフリップフロップ単体の特性の補償を施すことにより、検出精度を改善することが可能である。
【００３５】
また、本発明の請求項２に記載の発明によれば、フリップフロップ自身で発生する入力信号とトリガ信号間の相対遅延時間差をトリガ信号の複数周期にわたって平均化することによって、より精度の高い補償を施すことが可能となる。
【００３６】
また、本発明の請求項３に記載の発明によれば、請求項１並びに請求項２と同様の作用があるＰＬＬ回路を実現することができる。
【００３７】
また、本発明の請求項４に記載の発明によれば、は、請求項１又は請求項２のいずれかに記載のＴＤＣ回路を用いてディジタルＰＬＬ回路を構成さし、位相比較器の出力を可変範囲の中点付近に収束させることで、収束性を改善することができる。
【００３８】
また、本発明の請求項５に記載の発明によれば、本願の請求項４に記載のディジタルＰＬＬ回路を、広帯域にわたって安定して収束する周波数発振源として、各種の無線通信端末に搭載することができる。
【００３９】
また、本発明の請求項６並びに請求項７に記載の発明によれば、第１の累積加算器の出力をサンプリングするためのクロックを生成する際にもＴＤＣ回路と同等価なフリップフロップを用いる際の入力信号とトリガ信号間の相対遅延時間差によるサンプリング信号とのミスマッチ分を補償する遅延回路を備え、ミスマッチによる検出誤差を改善するようにしている。
【００４０】
本発明のさらに他の目的、特徴や利点は、後述する本発明の実施形態や添付する図面に基づくより詳細な説明によって明らかになるであろう。
【発明を実施するための最良の形態】
【００４１】
以下、図面を参照しながら本発明の実施形態について詳解する。
【００４２】
図１には、本発明の一実施形態に係るＴＤＣ回路１００の構成を示している。図示のＴＤＣ回路１００は、基本的に、複数の遅延素子が従属接続された第１の遅延回路１０１に発振周波数ＣＬＫRFなどの高速クロックを入力するとともに、各遅延素子の出力を基準周波数ＣＬＫREFなどの低速クロックの立ち上がりエッジで動作する第１のフリップフロップ部１０２を構成する各フリップフロップで保持し、各フリップフロップの出力からなる２値データの系列［Ｑ1：Ｑ10］をデコーダ１０７でデコードして、基準周波数クロックＣＬＫREFの立ち上がりエッジと発振周波数クロックＣＬＫRFの立ち上がりエッジ及び立下りエッジとの時間差ΔｔR並びにΔｔFをそれぞれディジタル値ＤR並びにＤFに変換するように構成されている。但し、すべての遅延素子は均一に遅延時間Ｄを持つものとする。
【００４３】
図示のＴＤＣ回路１００は、大部分をインバータ回路やフリップフロップといったディジタル制御回路で構成されるので、微細なＣＭＯＳ技術を適用して低コストに製作し易いという特徴がある。
【００４４】
ここで、フリップフロップには、遅延素子からの入力信号とトリガ信号の間に遅延時間が存在するため、発振周波数クロックなどの高速クロックを基準周波数などの低速クロックをトリガにしてサンプリングすると誤差を生じることが懸念される。そこで、本実施形態では、ＴＤＣ回路１００は、さらに、第１のフリップフロップ部１０２を構成する各フリップフロップで発生する入力信号とトリガ信号間の相対遅延時間差を検出する機能を備え、フリップフロップ単体の特性の補償を施すことにより、ＴＤＣ回路全体としての検出精度を改善するようにしている。
【００４５】
相対遅延時間差の検出機能は、第２の遅延回路１０３及び第３の遅延回路１０４と、第２のフリップフロップ部１０５及び第３のフリップフロップ部１０６で構成される。
【００４６】
第２の遅延回路１０３及び第３の遅延回路１０４は、第１の遅延回路１０１を構成する遅延素子と等価な遅延時間Ｄを有する遅延素子を従属接続して構成され、第１の遅延回路１０１のフリップフロップ部のトリガ信号に用いられる低速な基準周波数クロックＣＬＫREFをそれぞれ入力に持つ。
【００４７】
第２のフリップフロップ部１０５を構成する各フリップフロップ１０５−１、１０５−２は、低速な基準周波数クロックＣＬＫREF並びに第２の遅延回路１０３の各遅延素子の出力をそれぞれ入力し、第３の遅延回路１０４の出力をトリガ信号として入力信号をサンプリングする。
【００４８】
また、第３のフリップフロップ部１０６を構成する各フリップフロップ１０６−１、１０６−２は、第２の遅延回路１０３の各遅延素子の出力をそれぞれ入力し、低速な基準周波数クロックＣＬＫREFをトリガ信号として入力信号をサンプリングする。
【００４９】
ここで、第２のフリップフロップ部１０５と第３のフリップフロップ部１０６の各フリップフロップ１０５−１、１０５−２、１０６−１、１０６−２への入力信号とトリガ信号間の遅延時間が、遅延素子１個分の遅延時間Ｄを単位として、それぞれ−２Ｄ、−Ｄ、Ｄ、２Ｄとなるように接続されている。
【００５０】
但し、本実施形態では、フリップフロップ毎の入力信号とトリガ信号間の相対遅延時間が遅延素子の単位遅延時間Ｄずつ異なることが重要なのであり、かかる相対遅延時間を生成するために、図１に示した構成に必ずしも限定されるものではない。
【００５１】
デコーダ１０７は、第２のフリップフロップ部１０５及び第３のフリップフロップ部１０６を構成する各フリップフロップ部で保持するデータ系列［Ｃ0：Ｃ3］に基づいて、−２Ｄ〜２Ｄの範囲で、単位遅延時間Ｄを単位として、第１のフリップフロップ部１０２内のフリップフロップにおける入力信号とトリガ信号間の相対遅延時間を検出することができる。そして、この検出結果を用いて、第１のフリップフロップ部１０２を構成する各フリップフロップで保持するデータ系列［Ｑ1：Ｑ10］に含まれる検出誤差を補正して、フリップフロップ単体の特性の補償を施す。
【００５２】
フリップフロップにおけるトリガ信号が入力信号に対しＤｅｌａｙ1だけ遅延する等価回路（図１９Ｂを参照のこと）である場合において、各フリップフロップ１０５−１、１０５−２、１０６−１、１０６−２で保持するデータ系列［Ｃ0：Ｃ3］に基づいてその遅延時間Ｄｅｌａｙ1を検出する方法について、図２Ａを参照しながら説明する。但し、Ｄ＜Ｄｅｌａｙ1＜２Ｄとする。
【００５３】
同図において、第２のフリップフロップ部１０５及び第３のフリップフロップ部１０６の入力信号Ａ0、Ａ1、Ａ2は、図１に示したように、基準周波数クロックＣＬＫREF並びに第２の遅延回路１０３の各遅延素子の出力に相当し、基準周波数クロックＣＬＫREFに対しそれぞれ０、Ｄ、２Ｄの遅延時間を持つ。また、第２のフリップフロップ部１０５のトリガ信号Ｂ2は、第３の遅延回路１０４の出力Ｂ2、すなわち基準周波数クロックＣＬＫREFに対し２Ｄだけ遅延した信号をトリガ信号とする。また、第３のフリップフロップ部１０６は基準周波数クロックＣＬＫREFをトリガ信号とする。
【００５４】
第２のフリップフロップ部１０５及び第３のフリップフロップ部１０６は、ＣＬＫREF、Ｂ2からＤｅｌａｙ1だけ遅延したタイミング（同図中の破線を参照のこと）をトリガにして、入力信号Ａ0、Ａ1、Ａ2をそれぞれ保持する。したがって、各フリップフロップ１０５−１、１０５−２、１０６−１、１０６−２で保持するデータ系列［Ｃ0：Ｃ3］は“１１１０”となる。例えば、［Ｃ0：Ｃ1］が“１１”の場合は遅延量の符号をマイナスとし、［Ｃ2：Ｃ3］を左から１から０に変化する点をカウントすることでデコードされる。よって、この例では、“−１”とデコードされ、Ｄｅｌａｙ＝−Ｄを検出することができる。
【００５５】
また、フリップフロップにおける入力信号がトリガ信号に対しＤｅｌａｙ2だけ遅延する等価回路（図１９Ｃを参照のこと）である場合において、各フリップフロップ１０５−１、１０５−２、１０６−１、１０６−２で保持するデータ系列［Ｃ0：Ｃ3］に基づいてその遅延時間Ｄｅｌａｙ2を検出する方法について、図２Ｂを参照しながら説明する。但し、Ｄ＜Ｄｅｌａｙ2＜２Ｄとする。
【００５６】
第２のフリップフロップ部１０５及び第３のフリップフロップ部１０６は、ＣＬＫREF、Ｂ2の立ち上がりをタイミングにして、入力信号Ａ0、Ａ1、Ａ2をＤｅｌａｙ2だけ遅延させた信号（同図中の破線を参照のこと）をそれぞれ保持する。したがって、各フリップフロップ１０５−１、１０５−２、１０６−１、１０６−２で保持するデータ系列［Ｃ0：Ｃ3］は“１０００” となる。例えば、［Ｃ2：Ｃ3］が“００”の場合は遅延量の符号をプラスとし、［Ｃ0：Ｃ1］を右から０から１に変化する点をカウントすることでデコードされる。よって、この例では、“＋１”とデコードされ、Ｄｅｌａｙ＝＋Ｄを検出することができる。
【００５７】
そして、デコーダ１０７は、第１のフリップフロップ部１０２の出力［Ｑ1：Ｑ10］からデコードされる、基準周波数ＣＬＫREFの立ち上がりエッジと発振周波数クロックＣＬＫRFの立ち上がり及び立下りエッジ間の時間差のディジタル値ＤR、ＤFに対し、上述のようにして得られた遅延時間Ｄｅｌａｙで補正することで、フリップフロップ自体の特性の影響を取り除くことができる。
【００５８】
なお、図１に示した実施形態では、第２及び第３の遅延回路１０３、１０４はそれぞれ２個の従属接続された遅延素子で構成され基準周波数クロックＣＬＫREFに対し２Ｄ分までの遅延時間を生じさせるとともに、第２及び第３のフリップフロップ部１０５、１０６は基準周波数クロックＣＬＫREFから２Ｄだけ遅延した信号並びに基準周波数クロックＣＬＫREFそのものをそれぞれトリガ信号に用いており、第１のフリップフロップ部１０２を構成する各フリップフロップの入力信号とトリガ信号の間に存在する−２Ｄ〜２Ｄの範囲内の遅延時間を検出し補償することができる、さらに、±３Ｄ、±４Ｄ、…までの遅延時間を検出し補償するには、第２及び第３の遅延回路１０３、１０４において従属接続させる遅延素子の個数、並びに、各遅延素子の出力をサンプリングするために第２及び第３のフリップフロップ部１０５、１０６内のフリップフロップの個数をそれぞれ３個、４個と増やしていけばよい。
【００５９】
図３には、本発明の第２の実施形態に係るＴＤＣ回路２００の構成を示している。図示のＴＤＣ回路２００は、基本的に、複数の遅延素子が従属接続された第１の遅延回路２０１に発振周波数ＣＬＫRFなどの高速クロックを入力するとともに、各遅延素子の出力を基準周波数ＣＬＫREFなどの低速クロックの立ち上がりエッジで動作する第１のフリップフロップ部２０２を構成する各フリップフロップで保持し、各フリップフロップの出力からなる２値データの系列［Ｑ1：Ｑ10］をデコーダ２０７でデコードして、基準周波数クロックの立ち上がりエッジと発振周波数クロックの立ち上がりエッジ及び立下りエッジとの時間差ΔｔR並びにΔｔFをそれぞれディジタル値ＤR並びにＤFに変換するように構成されている。
【００６０】
図３に示すＴＤＣ回路２００も、第１のフリップフロップ部２０２を構成する各フリップフロップで発生する入力信号とトリガ信号間の相対遅延時間差を検出する機能として、第２の遅延回路２０３及び第３の遅延回路２０４と、第２のフリップフロップ部２０５及び第３のフリップフロップ部２０６を備えているが、第２のフリップフロップ部２０５及び第３のフリップフロップ２０６の出力である［Ｃ0：Ｃ2］から検出したフリップフロップのデータ入力端子及びトリガ入力端子間の遅延時間を平均化する平均化回路２０８を追加した点で相違する。
【００６１】
デコーダ２０７において、各フリップフロップ２０５−１、２０５−２、２０６−１、２０６−２で保持するデータ系列［Ｃ0：Ｃ3］に基づいてフリップフロップの入力信号とトリガ信号間の相対遅延時間を検出する方法自体は、上記と同様である（図２Ａ並びに図２Ｂを参照のこと）。第２の実施形態では、検出された遅延時間を基準周波数クロックＣＬＫREFの複数周期にわたって平均化することで、精度改善が期待でき、経時変化、温度変化に対しても適応的に補償することを可能とする。
【００６２】
［背景技術］の欄で既に述べたように、ディジタル制御発振器を用いたフルディジタル構成のディジタルＰＬＬ回路は、分周比の分数成分に相当する時間差をＴＤＣ回路でディジタル値に変換するとともに、その整数成分をアキュムレータ回路でディジタル値に変換し、これらの分周比に相当するディジタル値をフィードバックして、ディジタル制御発振器を制御するものである。
【００６３】
図４には、ディジタルＰＬＬ回路３００の構成例を示しているが、ＴＤＣ回路３０６には、図１又は図３に示したものを適用することができる。
【００６４】
第1の累積加算器３０３は、基準周波数発振器３０１で生成される基準周波数の出力クロックＣＬＫREFの周期で、入力部３０２から与えられる分数分周比“Ｎ”を累積加算する。一方、第２の累積加算器３０５は、ディジタル制御発振器（ＤＣＯ）３０４の発振周波数クロックＣＬＫRFのクロック数を累積加算する。また、ＴＤＣ回路３０６は、ディジタル制御発振器３０４の出力クロックＣＬＫRF及び発振器３０１が出力する基準周波数クロックＣＬＫREFの各エッジ間の時間差、すなわち分周比の分数部分に相当する時間差をディジタル化する。
【００６５】
ＴＤＣ回路３０６で検出されたディジタル制御発振器３０４の発振周波数クロックＣＬＫRFの立ち上がりエッジと基準周波数クロックＣＬＫREFの立ち上がりエッジ間の時間差のディジタル値をＤRとし、ディジタル制御発振器３０４の発振周波数クロックＣＬＫRFの立ち下がりエッジと基準周波数クロックＣＬＫREFの立ち上がりエッジ間の時間差のディジタル値をＤFとすると、ディジタル制御発振器３０４の発振周波数クロックＣＬＫRFの１周期のディジタル値ＤTは、次式（１）より求めることができる。
【００６６】
【数１】
【００６７】
また、精度を改善するためには、上式（１）によって検出した値を発振周波数クロックＣＬＫRFの複数周期にわたって平均化する、若しくは、ＴＤＣ回路３０６を構成する遅延素子数を増やして、直接ディジタル値ＤTを検出するなどの手法を採り入れる必要がある。
【００６８】
ディジタル制御発振器３０４が出力する発振周波数クロックＣＬＫRFのクロック数の累積加算値を小数点表示するに際し、まず、再タイミング信号生成回路（Ｒｅ−ｔｉｍｅｄ）３０７は、この累積加算値より大きく、且つ、最も近い整数値になるように再タイミングするための再タイミング信号を生成する。第１のフリップフロップ３０８は、ディジタル制御発振器３０４の発振周波数クロックＣＬＫRFのクロック数を累積加算する第２の累積加算器３０５の出力を、再タイミング信号をトリガとして用いて保持することにより、小数点表示する際の累積加算値より大きく（すなわち、基準周波数クロックのエッジより後のタイミングで）、且つ、最も近い整数値（すなわち、最も早いタイミングの整数値）を得ることができる。この整数値と実際の小数点表示した累積加算値の差、つまり小数点部分（Ｆｒａｃ）は、次式（２）により求めることができる。
【００６９】
【数２】
【００７０】
よって、第５の加算器３０９は、ディジタル制御発振器３０４の出力クロック数の累積値を小数表示する小数表示部として、第１のフリップフロップ３０８で再タイミング保持した整数値から、上式（２）で求めた小数部分の値Ｆｒａｃを減じる操作を行なう。これによって、ディジタル制御発振器３０４の発振周波数クロックＣＬＫRFのクロック数の小数点表示された累積加算値を検出することができる。
【００７１】
図示のディジタルＰＬＬ回路３００は、分数分周比“Ｎ” の累積加算値と、ディジタル制御発振器３０４の発振周波数クロックＣＬＫRFのクロック数の小数点表示された累積加算値の差分の変化が０に近づくように、第１の加算器３１０でＵｎｓｉｇｎｅｄ（符号なし）のデータを出力する減算を行ない、第２のフリップフロップ３１１で再タイミングした信号を制御データとしてディジタル制御発振器３０４に負帰還をかける構成になっている。
【００７２】
制御データ生成部３１２では、第２のフリップフロップ３１１の出力から、ディジタル制御発振器３０４に負帰還をかけるための実際の制御データＹを生成するが、この点について説明する。
【００７３】
第１の可変利得回路３１２−１では、当該ディジタルＰＬＬ回路３００のループ利得を可変させるための１／Ｇの利得処理を行なう。第２の可変利得回路３１２−３は、入力部３１２−２を介して任意に設定された設定値“Ａ”を、第１の可変利得回路３１２−１の利得と常に等価な利得で処理する。ここで、入力部３１２−２では、任意の設定値“Ａ” を、位相比較器としての第１の加算器３１０の出力の可変範囲の中点付近の値（例えばＵｎｓｉｇｎｅｄ（符号なし）の１０ビットであれば、５１２）を設定する。
【００７４】
第２の加算器３１２−４は、第１の可変利得回路３１２−１の出力から第２の可変利得回路３１２−３の出力を減じる。次いで、第３の加算器３１２−５は、第２の加算器３１２−４の出力に、上記の分数分周比“Ｎ”を加算する。
【００７５】
制御データＤ＝０の際のディジタル制御発振器３０４の発振周波数の下限値を基準周波数値で除した値と等価な設定値“Ｂ”を入力部３１２−６から入力し、第４の加算器３１２−７では、この設定値“Ｂ”を第３の加算器３１２−５の出力から減じる。
【００７６】
さらに、基準周波数値をディジタル制御発振器３０４の変換利得ｋDCOで除した値と等価な設定値“Ｃ”を入力部３１２−８から入力し、乗算器３１２−９はこの設定値“Ｃ” を第４の加算器３１２−７と乗算して、ディジタル制御発振器３０４の制御データＹを生成する。
【００７７】
ディジタル制御発振器３０４への制御データＹを生成するための上記の操作を、次式（３）のように表現することができる。なお、同式中のＸは、第１の加算器３１０のＵｎｓｉｇｎｅｄの出力値である。
【００７８】
【数３】
【００７９】
上式（３）に、入力部３１２から入力された設定値ＡとしてＵｎｓｉｇｎｅｄの１０ビットのデータの中点となる５１２、入力部３０２から入力された分数分周比Ｎとして所望の発振周波数値ｆRFを基準周波数値ｆREFで除した値ｆRF／ｆREF、入力部３１２−６から入力された設定値Ｂとして発振周波数の下限値ｆRF_minを基準周波数値ｆREFで除した値ｆRF_min／ｆREF、入力部３１２−８から入力された設定値Ｃとして基準周波数値ｆREFをディジタル制御発振器３０４の変換利得ｋDCOで除した値ｆREF ／ｋDCOをそれぞれ代入すると、下式（４）のように変形することができる。
【００８０】
【数４】
【００８１】
ここで、ディジタルＰＬＬ回路３００が収束する際、ディジタル制御発振器３０４への制御データＹは近似的に（ｆRF−ｆRF_min）／ｋDCOに収束するはずである。したがって、上式（４）から、第１の加算器の出力Ｘ≒５１２が得られる。つまり、位相比較器に相当する第１の加算器３１０の出力Ｘは、その出力レベルの可変範囲０〜１０２３の中点に収束することから、ディジタルＰＬＬ回路３００が安定して収束動作することが期待できる。
【００８２】
制御データ生成部３１２が上式（３）に示すデータ変換処理を行なったデータをディジタル制御発振器３０４の制御に用いるディジタルＰＬＬ回路３００において、図１若しくは図３に示したＴＤＣ回路１００、２００を用いることが重要である。但し、本発明の要旨は図４に示したディジタルＰＬＬ回路の構成に限定されるものではない、ということを十分理解された。
【００８３】
図４に示したディジタルＰＬＬ回路を適用することで、広帯域化を実現したり、種々の発振器を用いて効率的に回路設計したりすることができる。この種のディジタルＰＬ回路を搭載することができる無線通信装置の構成を、図５に示しておく。
【００８４】
既に説明したように、図１、図２に示したＴＤＣ回路１００、２００は、入力信号とトリガ信号間の遅延時間がそれぞれ−２Ｄ、−Ｄ、Ｄ、２Ｄとなるように接続された４個のフリップフロップ１０５−１、１０５−２、１０６−１、１０６−２によって相対遅延時間の検出機能を構成している。フリップフロップには入力信号とトリガ信号の間に相対遅延時間が存在し（図１９Ｂ、図１９Ｃを参照のこと）、ＴＤＣ回路のように高速な発振周波数クロックを入力信号とする用途では検出誤差が生じることが懸念されるが、当該相対遅延時間検出機能は、±２Ｄの範囲内で入力信号とトリガ信号間の相対遅延時間を検出し、検出誤差を補償することができる。
【００８５】
ところが、上記以外にも、発振周波数クロックＣＬＫRFと基準周波数クロックＣＬＫREFの立ち上がりエッジが近接する場合にも、ＴＤＣ回路の検出誤差の要因となる。
【００８６】
発振周波数クロックＣＬＫRFと基準周波数クロックＣＬＫREFの立ち上がりエッジが近接する場合の、分周比の時間差の小数点部分の検出方法について、図６を参照しながら考察してみる。但し、以下では、ディジタル制御発振器の発振周波数クロックＣＬＫRFの１周期ＤTは８Ｄとする（Ｄは遅延素子１個の単位遅延時間）。
【００８７】
図６（Ａ）に示す例では、ＴＤＣ回路で、発振周波数クロックＣＬＫRFと基準周波数クロックＣＬＫREFの各立ち上がりエッジ間の時間差としてΔｔRが正しく検出され、サンプリング・エッジとなる発振周波数クロックＣＬＫRFの立ち上がりからの時間差である小数点部分Ｆｒａｃは、下式（５）により求まる。
【００８８】
【数５】
【００８９】
次に、図６（Ｂ）に示す例では、発振周波数クロックＣＬＫRFと基準周波数クロックＣＬＫREFの各立ち上がりエッジ間の時間差ΔｔRは単位遅延時間Ｄ未満すなわち０であるものの、ＴＤＣ回路では、発振周波数クロックＣＬＫRFの１つ前の周期の立ち上がりをサンプリング・エッジとして、８Ｄ（＝ＤT）と検出する。このため、サンプリング・エッジからの差である小数点部分Ｆｒａｃは、０と誤計算されてしまい、上式（５）とは異なる結果となる。
【００９０】
さらに、図４に示したディジタルＰＬＬ回路３００の場合、発振周波数クロックＣＬＫRF の小数点表示した累積クロック数を切り上げした整数部分を第２の累積加算器３０５で計測し、補正する小数点部分をＴＤＣ回路３０６で計測するように構成されている。このため、ディジタル制御発振器３０４の発振周波数ＣＬＫRFと基準周波数ＣＬＫREFの立ち上がりエッジが近接する場合には、第２の累積加算器３０５での処理前後の微妙なタイミングで累積加算値をサンプリングすることになることから、検出誤差を引き起こす。
【００９１】
かかる検出誤差を回避するために、発振周波数クロックＣＬＫRFと基準周波数クロックＣＬＫREFの各立ち上がりエッジ間の時間差ΔｔRに応じてサンプリング・エッジを切り換える方法が考えられる。
【００９２】
発振周波数クロックＣＬＫRFと基準周波数クロックＣＬＫREFの各立ち上がりエッジ間の時間差ΔｔRがＤT／４＜ΔｔR＜３ＤT／４の場合には、図６（Ａ）に示したようにサンプリング・エッジとして発振周波数クロックＣＬＫRFの立ち上がりエッジを選択して、上式（５）により小数部分Ｆｒａｃを計算する。
【００９３】
他方、時間差ΔｔRがそれ以外となる場合には、サンプリング・エッジとして発振周波数クロックＣＬＫRFの立ち上がりではなく立ち下がりエッジを選択する。例えば図６（Ｃ）に示すように、ΔｔR＝ＤTより発振周波数クロックＣＬＫRFの立ち下がりエッジをサンプリング・エッジに選択し、小数部分を下式（６）により計算する。これにより、第２の累積加算器３０５での処理前後の微妙なタイミングで累積加算値をサンプリングすることはなくなり、検出精度は改善される。
【００９４】
【数６】
【００９５】
一方、ＴＤＣ回路３０４と同様に、第１の累積加算器３０３の出力をサンプリングするためのクロック、すなわち再タイミング信号生成回路３０７において再タイミング信号を生成する際にもフリップフロップが用いられ、入力信号とトリガ信号間の相対遅延時間差が検出精度に影響することが懸念される。
【００９６】
図７には、ＴＤＣ用フリップフロップ及び再タイミング信号生成用フリップフロップがともにトリガ信号に対し入力信号に相対遅延時間Ｄｅｌａｙ2を持ち（同図左）、発振周波数クロックＣＬＫRFと基準周波数クロックＣＬＫREFの各立ち上がりエッジ間の時間差ΔｔRがＤT／４＜ΔｔR＜３ＤT／４となる場合の（同図右上段）、各フリップフロップの動作の一例（同図右中段並びに右下段）を示している。但し、図中のＴＤＣ用フリップフロップへの入力信号ＣＬＫRFに遅延時間Ｄｅｌａｙ2が反映されていないのは、小数点部分を検出する際に、図１又は図３に示したＴＤＣ回路において相対遅延時間の補正が行なわれるためである。
【００９７】
図７に示す例では、ＴＤＣ回路３０６が期待するサンプリング・エッジは、発振周波数クロックＣＬＫRFのｎ番目の立ち上がりエッジであり、上式（５）に従って小数点部分が算出される。また、再タイミング信号生成用フリップフロップでは、入力信号である基準周波数クロックＣＬＫREFに遅延時間Ｄｅｌａｙ2が反映されるが、遅延後の立ち上がりエッジはトリガ信号である発振周波数クロックＣＬＫRFの立ち上がりエッジを超えないことから、ＴＤＣ用フリップフロップと同様に発振周波数クロックＣＬＫRFのｎ番目の立ち上がりエッジがサンプリング・エッジとなる。
【００９８】
また、図８には、ＴＤＣ用フリップフロップ及び再タイミング信号生成用フリップフロップがともにトリガ信号に対し入力信号に相対遅延時間Ｄｅｌａｙ2を持ち（同図左）、発振周波数クロックＣＬＫRFと基準周波数クロックＣＬＫREFの各立ち上がりエッジ間の時間差ΔｔRがＤT／４＜ΔｔR＜３ＤT／４となる場合の（同図右上段）、各フリップフロップの動作の他の例（同図右中段並びに右下段）を示している。但し、図中のＴＤＣ用フリップフロップへの入力信号ＣＬＫRFに遅延時間Ｄｅｌａｙ2が反映されていないのは、小数点部分を検出する際に相対遅延時間の補正が行なわれるためである（同上）。
【００９９】
図８に示す例では、ＴＤＣ回路３０６が期待するサンプリング・エッジは、発振周波数クロックＣＬＫRFのｎ番目の立ち上がりエッジであり、上式（５）に従って小数点部分が算出される。また、再タイミング信号生成用フリップフロップでは、入力信号である基準周波数クロックＣＬＫREFに遅延時間Ｄｅｌａｙ2が反映されると、遅延後の立ち上がりエッジがトリガ信号である発振周波数クロックＣＬＫRFの立ち上がりエッジを超えてしまうことから、そのサンプリング・エッジは、発振周波数クロックＣＬＫRFの１周期先の（ｎ＋１）番目にシフトしている。
【０１００】
つまり、ＴＤＣ回路が期待するサンプリング・エッジは発振周波数クロックＣＬＫRFのｎ番目をサンプリングするタイミングであるのに対し、再タイミング信号のサンプリング・エッジは発振周波数クロックＣＬＫRFの（ｎ＋１）番目の周期をサンプリングするタイミングになっており、検出誤差を発生させる。
【０１０１】
また、図９には、ＴＤＣ用フリップフロップ及び再タイミング信号生成用フリップフロップがともに入力信号に対しトリガ信号に相対遅延時間Ｄｅｌａｙ1を持ち（同図左）、発振周波数クロックＣＬＫRFと基準周波数クロックＣＬＫREFの各立ち上がりエッジ間の時間差ΔｔRがΔｔR＞３ＤT／４となる場合の（同図右上段）、各フリップフロップの動作の一例（同図右中段並びに右下段）を示している。
【０１０２】
各立ち上がりエッジ間の時間差ΔｔRがΔｔR＞３ＤT／４となる場合には、ＴＤＣ用フリップフロップでは、サンプリング・エッジとして発振周波数クロックＣＬＫRFのｎ番目の周期の立ち上がりではなく立ち下がりエッジを選択し、上式（６）に従って小数点部分が算出される。また、再タイミング信号生成用フリップフロップでは、トリガ信号である発振周波数クロックＣＬＫRFに遅延時間Ｄｅｌａｙ1が反映されるが、遅延後の立ち下がりエッジはトリガ信号である基準周波数クロックＣＬＫREFの立ち上がりエッジを超えないことから、発振周波数クロックＣＬＫRFのｎ番目の立ち下がりエッジがサンプリング・エッジとなる。
【０１０３】
この場合、両フリップフロップのサンプリング・エッジは完全には一致しないものの、ともに発振周波数クロックＣＬＫRFの同じｎ番目の周期をサンプリングするタイミングになっていることから、問題とはならない。
【０１０４】
また、図１０には、ＴＤＣ用フリップフロップ及び再タイミング信号生成用フリップフロップがともに入力信号に対しトリガ信号に相対遅延時間Ｄｅｌａｙ1を持ち（同図左）、発振周波数クロックＣＬＫRFと基準周波数クロックＣＬＫREFの各立ち上がりエッジ間の時間差ΔｔRがΔｔR＞３ＤT／４となる場合の（同図右上段）、各フリップフロップの動作の他の例（同図右中段並びに右下段）を示している。
【０１０５】
各立ち上がりエッジ間の時間差ΔｔRがΔｔR＞３ＤT／４となる場合には、ＴＤＣ用フリップフロップでは、サンプリング・エッジとして発振周波数クロックＣＬＫRFのｎ番目の周期の立ち上がりではなく立ち下がりエッジを選択し、上式（６）に従って小数点部分が算出される（同上）。また、再タイミング信号生成用フリップフロップでは、トリガ信号である発振周波数クロックＣＬＫRFに遅延時間Ｄｅｌａｙ1が反映されると、遅延後の立ち立ち下がりエッジはトリガ信号である基準周波数クロックＣＬＫREFの立ち上がりエッジを超えてしまうから、そのサンプリング・エッジは、発振周波数クロックＣＬＫRFの１周期手前の（ｎ−１）番目にシフトしている。
【０１０６】
つまり、ＴＤＣ回路が期待するサンプリング・エッジは発振周波数クロックＣＬＫRFのｎ番目をサンプリングするタイミングであるのに対し、再タイミング信号のサンプリング・エッジは発振周波数クロックＣＬＫRFの（ｎ−１）番目の周期をサンプリングするタイミングになっており、検出誤差を発生させる。
【０１０７】
以上から、図６に示したようにＴＤＣ回路で検出した各立ち上がりエッジ間の時間差ΔｔRによりサンプリング・エッジを立ち上がりエッジと立下りエッジ間で切り替えるだけでは不十分であり、ΔｔR＞３ＤT／４において発振周波数クロックＣＬＫRFの同じ周期をサンプリングするタイミングに補正する手段が必要である。
【０１０８】
そこで、本発明者は、ＴＤＣ回路に用いるフリップフロップの相対遅延時間による再タイミング信号とのミスマッチ分を補償するための遅延回路を、図４に示したディジタルＰＬＬ回路内に追加することを提案する。
【０１０９】
図１１には、ＴＤＣ回路に用いるフリップフロップの相対遅延時間による再タイミング信号とのミスマッチ分を補償するための遅延回路を追加した、ＴＤＣ回路並びにその周辺の回路構成を示している。
【０１１０】
同図中の参照番号４０６で示されるＴＤＣ回路は、図１又は図３に示したＴＤＣ回路であり、入力信号とトリガ信号間に存在する相対遅延時間を補正するものとする。
【０１１１】
図示の回路は、単位遅延時間Ｄを持つ複数の遅延素子を従属接続してそれぞれ構成される第１の遅延回路４０１及び第２の遅延回路を備えている。第１の遅延回路４０１には、ＴＤＣ回路４０６への入力信号となるべき、低速な基準周波数クロックＣＬＫREFが入力される。
【０１１２】
また、第１の遅延回路４０１の各遅延素子の出力は第１のマルチプレクサ４０３に接続されており、第１のマルチプレクサ４０３は、ＦＦ（フリップフロップ）相対遅延時間検出回路４０５の検出結果に応じて、基準周波数クロックＣＬＫREFに適切な遅延を与えてＴＤＣ回路４０６に入力信号として供給する。同様に、第２の遅延回路４０２にはＴＤＣ回路４０６へのトリガ信号となるべき高速な発振周波数クロックＣＬＫRFが入力され、第２の遅延回路４０２内の各遅延素子の出力に接続される第２のマルチプレクサ４０４は、ＦＦ相対遅延時間検出回路４０５の検出結果に応じて、発振周波数クロックＣＬＫRFに適切な遅延を与えてＴＤＣ回路４０６にトリガ信号として供給する。
【０１１３】
ここで、ＴＤＣ回路４０６とサンプリング信号生成回路４１０にそれぞれ用いられるフリップフロップが等価なものである場合には、ＦＦ相対時間検出回路４０５は、例えば、図１に示したＴＤＣ回路１００、又は、図３に示したＴＤＣ回路２００から出力されるデータ系列［Ｃ0：Ｃ3］を入力して、基準周波数クロックＣＬＫREFと発振周波数クロックＣＬＫRFの間の遅延時間Ｄｅｌａｙ1又はＤｅｌａｙ2を検出する。検出方法は図２を用いて既に説明したので、ここでは説明を省略する。一方、ＴＤＣ回路４０６とサンプリング信号生成回路４１０にそれぞれ用いられるフリップフロップが等価でない場合には、別途、ＦＦ相対遅延時間検出回路４０５を構成する必要がある。
【０１１４】
ＴＤＣ回路４０６は、第１のマルチプレクサ４０３経由で入力する基準周波数クロックＣＬＫREFの立ち上がりエッジと、第２のマルチプレクサ４０４経由で入力する発振周波数クロックＣＬＫRFの立ち上がりエッジ及び立下りエッジとの時間差ΔｔR並びにΔｔFをそれぞれディジタル値ＤR並びにＤFに変換する。
【０１１５】
サンプリング・エッジ選択回路４０７は、ＴＤＣ回路４０６で検出したＤRに応じて、「ＤT／４＜ＤR＜３ＤT／４」の真偽を判定する。そして、「真」であれば、「立ち上がりエッジ」を選択し（図６（Ａ）を参照のこと）、「偽」であれば、「立ち下がりエッジ」を選択するよう（図６（Ｃ）を参照のこと）、エッジ制御信号４０９を小数点演算回路４０８並びにサンプリング信号生成回路４１０に出力する。
【０１１６】
小数点演算回路４０８は、ＴＤＣ回路４０６から入力されるディジタル値ＤR並びにＤFから、エッジ間の時間差の小数点部分Ｆｒａｃを算出する。「立ち上がりエッジ」が選択されたときには、上式（５）を用いて小数点部分Ｆｒａｃを算出するが、「立ち下がりエッジ」が選択されたときには、上式（６）用いて小数点部分Ｆｒａｃを算出する。
【０１１７】
また、再タイミング信号生成回路３０７に相当するサンプリング信号生成回路４１０は、「立ち上がりエッジ」が選択されたときには、基準周波数クロックＣＬＫREFを発振周波数クロックＣＬＫRFの各立ち上がりエッジでサンプリングした信号を生成し、「立ち下がりエッジ」が選択されたときには、基準周波数クロックＣＬＫREFを発振周波数クロックＣＬＫRFの各立ち下がりエッジでサンプリングした信号を生成する。
【０１１８】
図１２には、図１１に示したＴＤＣ用フリップフロップ及び再タイミング信号生成用フリップフロップがともにトリガ信号に対し入力信号に相対遅延時間Ｄｅｌａｙ2を持ち（同図左）、発振周波数クロックＣＬＫRFと基準周波数クロックＣＬＫREFの各立ち上がりエッジ間の時間差ΔｔRがＤT／４＜ΔｔR＜３ＤT／４となる場合の（同図右上段）、各フリップフロップの動作の一例（同図右中段並びに右下段）を示している。発振周波数クロックＣＬＫRFと基準周波数クロックＣＬＫREFは図７に示したものと同様とする。
【０１１９】
図１２に示す例では、相対遅延時間Ｄｅｌａｙ2が２Ｄ＜Ｄｅｌａｙ2＜３Ｄとする。ＦＦ相対遅延時間検出回路４０５は、２Ｄの相対遅延時間Ｄｅｌａｙ2を第２のマルチプレクサ４０４に出力し、この結果、ＴＤＣ回路４０６には、基準周波数クロックＣＬＫREFを遅延時間２Ｄだけ遅延させた信号がトリガ信号として入力される。
【０１２０】
ＴＤＣ回路４０６は、入力された基準周波数クロックＣＬＫREFの立ち上がりエッジと発振周波数クロックＣＬＫRFの立ち上がりエッジ及び立下りエッジとの時間差ΔｔR並びにΔｔFをそれぞれディジタル値ＤR並びにＤFに変換する。また、サンプリング・エッジ選択回路４０７は、ＴＤＣ回路４０６で検出したＤRに応じて、「ＤT／４＜ＤR＜３ＤT／４」を真偽判定するが、基準周波数クロックＣＬＫREFが２Ｄだけ遅延されていることから、「偽」と判定し、「立ち下がりエッジ」を選択する。
【０１２１】
小数点演算回路４０８は、偽判定を受けて、上式（６）に従って小数点部分Ｆｒａｃを算出する。また、サンプリング信号生成回路４１０では、「立ち下がりエッジ」が選択されたことに応答して、発振周波数クロックＣＬＫRFの各立ち下がりエッジでサンプリングしたサンプリング信号（再タイミング信号）を生成する。
【０１２２】
つまり、両フリップフロップのサンプリング・エッジはともに、発振周波数クロックＣＬＫRFの同じｎ番目の周期をサンプリングするタイミングになっていることから、検出誤差は発生しない。
【０１２３】
また、図１３には、図１１に示したＴＤＣ用フリップフロップ及び再タイミング信号生成用フリップフロップがともにトリガ信号に対し入力信号に相対遅延時間Ｄｅｌａｙ2を持ち（同図左）、発振周波数クロックＣＬＫRFと基準周波数クロックＣＬＫREFの各立ち上がりエッジ間の時間差ΔｔRがＤT／４＜ΔｔR＜３ＤT／４となる場合の（同図右上段）、各フリップフロップの動作の他の例（同図右中段並びに右下段）を示している。発振周波数クロックＣＬＫRFと基準周波数クロックＣＬＫREFは図８に示したものと同様とする。
【０１２４】
図１３に示す例では、相対遅延時間Ｄｅｌａｙ2が２Ｄ＜Ｄｅｌａｙ2＜３Ｄとする。ＦＦ相対遅延時間検出回路４０５は、２Ｄの相対遅延時間Ｄｅｌａｙ2を第２のマルチプレクサ４０４に出力し、この結果、ＴＤＣ回路４０６には、基準周波数クロックＣＬＫREFを遅延時間２Ｄだけ遅延させた信号がトリガ信号として入力される。
【０１２５】
ＴＤＣ回路４０６は、入力された基準周波数クロックＣＬＫREFの立ち上がりエッジと発振周波数クロックＣＬＫRFの立ち上がりエッジ及び立下りエッジとの時間差ΔｔR並びにΔｔFをそれぞれディジタル値ＤR並びにＤFに変換する。また、サンプリング・エッジ選択回路４０７は、ＴＤＣ回路４０６で検出したＤRに応じて、「ＤT／４＜ＤR＜３ＤT／４」を真偽判定するが、基準周波数クロックＣＬＫREFが２Ｄだけ遅延されていることから、「偽」と判定し、「立ち下がりエッジ」を選択する。
【０１２６】
小数点演算回路４０８は、偽判定を受けて、上式（６）に従って小数点部分Ｆｒａｃを算出する。また、サンプリング信号生成回路４１０では、「立ち下がりエッジ」が選択されたことに応答して、発振周波数クロックＣＬＫRFの各立ち下がりエッジでサンプリングしたサンプリング信号（再タイミング信号）を生成する。
【０１２７】
図１３に示した例では、再タイミング信号生成用フリップフロップでは、入力信号である基準周波数クロックＣＬＫREFに遅延時間Ｄｅｌａｙ2が反映されるが、発振周波数クロックＣＬＫRFの各立ち下がりエッジでサンプリングするので、サンプリング・エッジは発振周波数クロックＣＬＫRFのｎ番目の周期のままである。つまり、両フリップフロップのサンプリング・エッジはともに、発振周波数クロックＣＬＫRFの同じｎ番目の周期をサンプリングするタイミングになっていることから、検出誤差は発生しない。これに対し、図８に示した動作例では、遅延時間Ｄｅｌａｙ2が反映されることに起因して、そのサンプリング・エッジが発振周波数クロックＣＬＫRFの１周期先の（ｎ＋１）番目にシフトし、これが検出誤差を招来する。
【０１２８】
また、図１４には、図１１に示したＴＤＣ用フリップフロップ及び再タイミング信号生成用フリップフロップがともに入力信号に対しトリガ信号に相対遅延時間Ｄｅｌａｙ1を持ち（同図左）、発振周波数クロックＣＬＫRFと基準周波数クロックＣＬＫREFの各立ち上がりエッジ間の時間差ΔｔRがΔｔR＞３ＤT／４となる場合の（同図右上段）、各フリップフロップの動作の一例（同図右中段並びに右下段）を示している。発振周波数クロックＣＬＫRFと基準周波数クロックＣＬＫREFは図９に示したものと同様とする。
【０１２９】
図１４に示す例では、相対遅延時間Ｄｅｌａｙ1が２Ｄ＜Ｄｅｌａｙ1＜３Ｄとする。ＦＦ相対遅延時間検出回路４０５は、２Ｄの相対遅延時間Ｄｅｌａｙ1を第１のマルチプレクサ４０３に出力し、この結果、ＴＤＣ回路４０６には、発振周波数クロックＣＬＫRFを遅延時間２Ｄだけ遅延させた信号がトリガ信号として入力される。
【０１３０】
ＴＤＣ回路４０６は、入力された基準周波数クロックＣＬＫREFの立ち上がりエッジと発振周波数クロックＣＬＫRFの立ち上がりエッジ及び立下りエッジとの時間差ΔｔR並びにΔｔFをそれぞれディジタル値ＤR並びにＤFに変換する。また、サンプリング・エッジ選択回路４０７は、ＴＤＣ回路４０６で検出したＤRに応じて、「ＤT／４＜ＤR＜３ＤT／４」を真偽判定するが、発振周波数クロックＣＬＫREFが２Ｄだけ遅延されていることから、「真」と判定し、「立ち上がりエッジ」を選択する。
【０１３１】
小数点演算回路４０８は、真判定を受けて、上式（５）に従って小数点部分Ｆｒａｃを算出する。また、サンプリング信号生成回路４１０では、「立ち上がりエッジ」が選択されたことに応答して、発振周波数クロックＣＬＫRFの各立ち上がりエッジでサンプリングしたサンプリング信号（再タイミング信号）を生成する。
【０１３２】
図１４に示した例では、再タイミング信号生成用フリップフロップでは、入力信号である発振周波数クロックＣＬＫRFに遅延時間Ｄｅｌａｙ1が反映されるが、発振周波数クロックＣＬＫRF及び基準周波数クロックＣＬＫREFの各立ち上がりエッジでサンプリングするので、サンプリング・エッジは発振周波数クロックＣＬＫRFのｎ番目の周期のままである。つまり、両フリップフロップのサンプリング・エッジはともに、発振周波数クロックＣＬＫRFの同じｎ番目の周期をサンプリングするタイミングになっていることから、検出誤差は発生しない。
【０１３３】
また、図１５には、図１１に示したＴＤＣ用フリップフロップ及び再タイミング信号生成用フリップフロップがともに入力信号に対しトリガ信号に相対遅延時間Ｄｅｌａｙ1を持ち（同図左）、発振周波数クロックＣＬＫRFと基準周波数クロックＣＬＫREFの各立ち上がりエッジ間の時間差ΔｔRがΔｔR＞３ＤT／４となる場合の（同図右上段）、各フリップフロップの動作の他の例（同図右中段並びに右下段）を示している。発振周波数クロックＣＬＫRFと基準周波数クロックＣＬＫREFは図１０に示したものと同様とする。
【０１３４】
図１５に示す例では、相対遅延時間Ｄｅｌａｙ1が２Ｄ＜Ｄｅｌａｙ1＜３Ｄとする。ＦＦ相対遅延時間検出回路４０５は、２Ｄの相対遅延時間Ｄｅｌａｙ1を第１のマルチプレクサ４０３に出力し、この結果、ＴＤＣ回路４０６には、発振周波数クロックＣＬＫRFを遅延時間２Ｄだけ遅延させた信号がトリガ信号として入力される。
【０１３５】
ＴＤＣ回路４０６は、入力された基準周波数クロックＣＬＫREFの立ち上がりエッジと発振周波数クロックＣＬＫRFの立ち上がりエッジ及び立下りエッジとの時間差ΔｔR並びにΔｔFをそれぞれディジタル値ＤR並びにＤFに変換する。また、サンプリング・エッジ選択回路４０７は、ＴＤＣ回路４０６で検出したＤRに応じて、「ＤT／４＜ＤR＜３ＤT／４」を真偽判定するが、発振周波数クロックＣＬＫREFが２Ｄだけ遅延されていることから、「真」と判定し、「立ち上がりエッジ」を選択する。
【０１３６】
小数点演算回路４０８は、真判定を受けて、上式（５）に従って小数点部分Ｆｒａｃを算出する。また、サンプリング信号生成回路４１０では、「立ち上がりエッジ」が選択されたことに応答して、発振周波数クロックＣＬＫRFの各立ち上がりエッジでサンプリングしたサンプリング信号（再タイミング信号）を生成する。
【０１３７】
図１５に示した例では、再タイミング信号生成用フリップフロップでは、入力信号である基準周波数クロックＣＬＫREFに遅延時間Ｄｅｌａｙ1が反映されるが、発振周波数クロックＣＬＫRF及び基準周波数クロックＣＬＫREFの各立ち上がりエッジでサンプリングするので、サンプリング・エッジは発振周波数クロックＣＬＫRFのｎ番目の周期のままである。
【０１３８】
つまり、両フリップフロップのサンプリング・エッジはともに、発振周波数クロックＣＬＫRFの同じｎ番目の周期をサンプリングするタイミングになっていることから、検出誤差は発生しない。これに対し、図１０に示した動作例では、遅延時間Ｄｅｌａｙ1が反映されることに起因して、そのサンプリング・エッジが発振周波数クロックＣＬＫRFの１周期１周期手前の（ｎ−１）番目にシフトし、これが検出誤差を招来する。
【０１３９】
図１２〜図１５に示した動作例から判るように、ディジタルＰＬＬ回路内に、ＴＤＣ回路に用いるフリップフロップの相対遅延時間による再タイミング信号とのミスマッチ分を補償するための遅延回路を追加することで、検出誤差を改善できることが分かる。
【産業上の利用可能性】
【０１４０】
以上、特定の実施形態を参照しながら、本発明について詳解してきた。しかしながら、本発明の要旨を逸脱しない範囲で当業者が該実施形態の修正や代用を成し得ることは自明である。
【０１４１】
本発明に係るＴＤＣ回路は、計測対象となる信号の時間情報を量子化してディジタル出力するコンバータであり、本明細書中で実施形態として紹介したディジタルＰＬＬ回路などの周波数シンセサイザ以外にも、ＡＤ変換器に適用することができる。
【０１４２】
また、本発明に係るＴＤＣ回路を適用して構成されるディジタルＰＬＬ回路は、位相比較器に相当する加算器の出力を可変範囲の中点付近に収束させることで、収束性を改善することができるが、その用途は無線通信端末の周波数発生源に限定されるものではない。ディジタルＰＬＬ回路の多くはその出力がクロックとして利用されるが、無線通信端末以外にも、ディジタルテレビやＡＶアンプなどに用いられるＩＥＥＥ１３９４、ＨＤＭＩ（Ｈｉｇｈ Ｄｅｆｉｎｉｔｉｏｎ Ｍｕｌｔｉｍｅｄｉａ Ｉｎｔｅｒｆａｃｅ）などのディジタル・インターフェースで伝送されたクロックの再生に適用することができる。
【０１４３】
要するに、例示という形態で本発明を開示してきたのであり、本明細書の記載内容を限定的に解釈するべきではない。本発明の要旨を判断するためには、特許請求の範囲を参酌すべきである。
【図面の簡単な説明】
【０１４４】
【図１】図１は、発明の一実施形態に係るＴＤＣ回路１００の構成を示した図である。
【図２Ａ】図２Ａは、第２及び第３のフリップフロップ部で保持するデータ系列［Ｃ0：Ｃ3］に基づいてトリガ信号の入力信号に対する遅延時間Ｄｅｌａｙ1を検出する方法を説明するための図である。
【図２Ｂ】図２Ｂは、第２及び第３のフリップフロップ部で保持するデータ系列［Ｃ0：Ｃ3］に基づいて入力信号のトリガ信号に対する遅延時間Ｄｅｌａｙ1を検出する方法を説明するための図である。
【図３】図３は、本発明の第２の実施形態に係るＴＤＣ回路２００の構成を示した図である。
【図４】図４は、ディジタルＰＬＬ回路３００の構成例を示した図である。
【図５】図５は、図４に示しディジタルＰＬＬ回路を搭載する無線通信装置の構成例を示した図である。
【図６】図６は、発振周波数クロックＣＬＫRFと基準周波数クロックＣＬＫREFの立ち上がりエッジが近接する場合の、分周比の時間差の小数点部分の検出方法を説明するための図である。
【図７】図７は、ＴＤＣ用フリップフロップ及び再タイミング信号生成用フリップフロップがともにトリガ信号に対し入力信号に相対遅延時間Ｄｅｌａｙ2を持ち、発振周波数クロックＣＬＫRFと基準周波数クロックＣＬＫREFの各立ち上がりエッジ間の時間差ΔｔRがＤT／４＜ΔｔR＜３ＤT／４となる場合の、各フリップフロップの動作の一例を示した図である。
【図８】図８は、ＴＤＣ用フリップフロップ及び再タイミング信号生成用フリップフロップがともにトリガ信号に対し入力信号に相対遅延時間Ｄｅｌａｙ2を持ち、発振周波数クロックＣＬＫRFと基準周波数クロックＣＬＫREFの各立ち上がりエッジ間の時間差ΔｔRがＤT／４＜ΔｔR＜３ＤT／４となる場合の、各フリップフロップの動作の他の例を示した図である。
【図９】図９は、ＴＤＣ用フリップフロップ及び再タイミング信号生成用フリップフロップがともに入力信号に対しトリガ信号に相対遅延時間Ｄｅｌａｙ1を持ち、発振周波数クロックＣＬＫRFと基準周波数クロックＣＬＫREFの各立ち上がりエッジ間の時間差ΔｔRがΔｔR＞３ＤT／４となる場合の、各フリップフロップの動作の一例を示した図である。
【図１０】図１０は、ＴＤＣ用フリップフロップ及び再タイミング信号生成用フリップフロップがともに入力信号に対しトリガ信号に相対遅延時間Ｄｅｌａｙ1を持ち、発振周波数クロックＣＬＫRFと基準周波数クロックＣＬＫREFの各立ち上がりエッジ間の時間差ΔｔRがΔｔR＞３ＤT／４となる場合の、各フリップフロップの動作の他の例を示した図である。
【図１１】図１１は、ＴＤＣ回路に用いるフリップフロップの相対遅延時間による再タイミング信号とのミスマッチ分を補償するための遅延回路を追加した、ＴＤＣ回路並びにその周辺の回路構成を示した図である。
【図１２】図１２は、図１１に示したＴＤＣ用フリップフロップ及び再タイミング信号生成用フリップフロップがともにトリガ信号に対し入力信号に相対遅延時間Ｄｅｌａｙ2を持ち、発振周波数クロックＣＬＫRFと基準周波数クロックＣＬＫREFの各立ち上がりエッジ間の時間差ΔｔRがＤT／４＜ΔｔR＜３ＤT／４となる場合の、各フリップフロップの動作の一例を示した図である。
【図１３】図１３は、図１１に示したＴＤＣ用フリップフロップ及び再タイミング信号生成用フリップフロップがともにトリガ信号に対し入力信号に相対遅延時間Ｄｅｌａｙ2を持ち、発振周波数クロックＣＬＫRFと基準周波数クロックＣＬＫREFの各立ち上がりエッジ間の時間差ΔｔRがＤT／４＜ΔｔR＜３ＤT／４となる場合の、各フリップフロップの動作の他の例を示した図である。
【図１４】図１４は、図１１に示したＴＤＣ用フリップフロップ及び再タイミング信号生成用フリップフロップがともに入力信号に対しトリガ信号に相対遅延時間Ｄｅｌａｙ1を持ち、発振周波数クロックＣＬＫRFと基準周波数クロックＣＬＫREFの各立ち上がりエッジ間の時間差ΔｔRがΔｔR＞３ＤT／４となる場合の、各フリップフロップの動作の一例を示した図である。
【図１５】図１５は、図１１に示したＴＤＣ用フリップフロップ及び再タイミング信号生成用フリップフロップがともに入力信号に対しトリガ信号に相対遅延時間Ｄｅｌａｙ1を持ち、発振周波数クロックＣＬＫRFと基準周波数クロックＣＬＫREFの各立ち上がりエッジ間の時間差ΔｔRがΔｔR＞３ＤT／４となる場合の、各フリップフロップの動作の他の例を示した図である。
【図１６】図１６は、ＤＣＯを用いたＡｌｌ−Ｄｉｇｉｔａｌ ＰＬＬ回路の一構成例を示した図である。
【図１７Ａ】図１７Ａは、一般的なＴＤＣ回路の構成例を示した図である。
【図１７Ｂ】図１７Ｂは、図１７Ａに示したＴＤＣ回路のデコーダを示した図である。
【図１８】図１８は、図１７に示したＴＤＣ回路において時間差をディジタル値に変換する動作を説明するための図である。
【図１９Ａ】図１９Ａは、入力信号とトリガ信号間に遅延時間がない理想的なフリップフロップを示した図である。
【図１９Ｂ】図１９Ｂは、入力Ｄに対しトリガ信号ＣＬＫがＤｅｌａｙ1だけ遅延するフリップフロップの等価回路を示した図である。
【図１９Ｃ】図１９Ｃは、リガ信号に対し入力ＤがＤｅｌａｙ2だけ遅延するフリップフロップの等価回路を示した図である。
【図２０】図２０は、図１９Ｂに示したＴＤＣ回路において時間差をディジタル値に変換する動作を説明するための図である。
【図２１】図２１は、図１９Ｃに示したＴＤＣ回路において時間差をディジタル値に変換する動作を説明するための図である。
【符号の説明】
【０１４５】
１００…ＴＤＣ回路（第１の実施形態）
１０１…第１の遅延回路
１０２…第１のフリップフロップ部
１０３…第２の遅延回路
１０４…第３の遅延回路
１０５…第２のフリップフロップ部
１０６…第３のフリップフロップ部
１０７…デコーダ
２００…ＴＤＣ回路（第２の実施形態）
２０１…第１の遅延回路
２０２…第１のフリップフロップ部
２０３…第２の遅延回路
２０４…第３の遅延回路
２０５…第２のフリップフロップ部
２０６…第３のフリップフロップ部
２０７…デコーダ
２０８…平均化回路
３００…ディジタルＰＬＬ回路
３０１…基準周波数発振器
３０２…入力部
３０３…第１の累積加算器
３０４…ディジタル制御発振器
３０５…第２の累積加算器
３０６…ＴＤＣ回路
３０７…再タイミング信号生成回路（Ｒｅ−ｔｉｍｅｄ）
３０８…第１のフリップフロップ
３０９…第５の加算器
３１０…第１の加算器
３１１…第２のフリップフロップ
３１２…制御データ生成部
３１２−１…第１の可変利得回路
３１２−２…入力部
３１２−３…第２の可変利得回路
３１２−４…第２の加算器
３１２−５…第３の加算器
３１２−６…入力部
３１２−７…第４の加算器
３１２−８…入力部
３１２−９…乗算器
４０１…第１の遅延回路
４０２…第２の遅延回路
４０３…第１のマルチプレクサ
４０４…第２のマルチプレクサ
４０５…ＦＦ相対遅延時間検出回路
４０６…ＴＤＣ回路
４０７…サンプリング・エッジ選択回路
４０８…小数点演算回路
４０９…エッジ制御信号
４１０…サンプリング信号生成回路
【技術分野】
【０００１】
本発明は、例えばディジタル制御発振器（ＤＣＯ）を持つＰＬＬ回路において、分周比の分数成分に相当する時間差をディジタル値に変換するために使用されるＴＤＣ（Ｔｉｍｅ−ｔｏ−Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）回路、ＰＬＬ回路、並びに無線通信装置に係り、具体的には、発振周波数クロックの立ち上がりエッジと基準周波数の立ち上がりエッジ及び立ち下がりエッジ間の時間差をディジタル的に変換するＴＤＣ回路、ＰＬＬ回路、並びに無線通信装置に関する。
【０００２】
さらに詳しくは、本発明は、複数の遅延素子が従属接続された回路に発振周波数クロックを入力するとともに、各遅延素子の出力を基準周波数の立ち上がりエッジで動作するフリップフロップで保持し、基準周波数クロックの立ち上がりエッジと発振周波数クロックの立ち上がりエッジ及び立下りエッジとの時間差をそれぞれディジタル値に変換するＴＤＣ回路、ＰＬＬ回路、並びに無線通信装置に係り、特に、入力信号とトリガ信号の間に遅延時間が存在するというフリップフロップ自身の特性に起因した検出誤差を改善するＴＤＣ回路、ＰＬＬ回路、並びに無線通信装置に関する。
【背景技術】
【０００３】
無線通信端末では、搬送波周波数を正確な周波数にロックさせておくために、通常はＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路が用いられる。
近年では、半導体プロセスの微細化に伴い、アナログ電圧で制御する電圧制御発振器（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ：ＶＣＯ）をディジタル制御発振器（Ｄｉｇｉｔａｌ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ：ＤＣＯ）に置き換えた、フルディジタル構成のＰＬＬ回路が着目されつつある。
【０００４】
従来のＶＣＯを用いたＰＬＬ回路では、基準クロックとＶＣＯ出力を分周したクロックの２つのクロック間の位相差を位相比較器で比較するように構成されている。一般的な位相比較器として、位相差をアップ、ダウン、アップ＋ダウンの３状態のパルス幅に変換する回路が用いられ、このパルスを用いてチャージ・ポンプ回路の電流源を制御し、出力される電流をループ・フィルタで電圧に変換して、ＶＣＯを制御する仕組みとなっている。位相比較器をリニアで動作させるにはドレイン・ソース間電圧ＶDSを消費するため、低電圧には不向きとされている。
【０００５】
これに対し、図１６に示すように、ＤＣＯを用いたＡｌｌ−Ｄｉｇｉｔａｌ ＰＬＬ回路の一構成例では、分周比のＦｒａｃｔｉｏｎａｌ（分数）成分に相当する時間差をＴｉｍｅ−ｔｏ−Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ（ＴＤＣ）回路で、Ｉｎｔｅｇｅｒ（整数）成分をアキュムレータ回路でそれぞれディジタル値に変換し、検出したこれらの分周比に相当するディジタル値をさまざまな手法でフィードバックし、ＤＣＯをディジタル的に制御する（例えば、非特許文献１を参照のこと）。
【０００６】
ここで、ＴＤＣ回路は、発振周波数クロックの立ち上がりエッジと基準周波数の立ち上がりエッジ及び立ち下がりエッジ間の時間差をディジタル的に変換する手段として、当業界で広く知られている。ＴＤＣ回路は、大部分をインバータ回路やフリップフロップといったディジタル制御回路で構成されるので、微細なＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）技術を適用して低コストに製作し易い。
【０００７】
図１７には、一般的なＴＤＣ回路の構成例を示している。ＴＤＣ回路は、図１７Ａに示すように、遅延素子として複数（図示の例では１０個）のインバータ回路などが従属に接続された回路に発振周波数クロックＣＬＫRFが入力され、各遅延素子の出力Ｄ1、Ｄ2、…、Ｄ10を基準周波数ＣＬＫREFの立ち上がりエッジで動作するフリップフロップＤＦＦでそれぞれ保持する構成を備えている。
【０００８】
そして、図１７Ｂに示すデコーダは、各フリップフロップの出力［Ｑ1：Ｑ10］をデコードして、基準周波数ＣＬＫREFの立ち上がりエッジと発振周波数クロックＣＬＫRFの立ち上がりエッジ間の時間差ΔｔRと、基準周波数ＣＬＫREFの立ち上がりエッジと発振周波数クロックＣＬＫRFの立ち下がりエッジ間の時間差ΔｔFを、それぞれディジタル値ＤR及びＤFに変換する。
【０００９】
ここで、図１７に示したＴＤＣ回路において、図１８に示す各遅延素子の出力波形例Ｄ1、Ｄ2、…、Ｄ10を用いて、時間差をディジタル値に変換するための動作について説明する。
【００１０】
遅延素子を経由する毎に時間Ｄずつ遅延し、ＴＤＣ回路に入力された発振周波数ＣＬＫRFに対してＤ1はＤ、Ｄ2は２Ｄ、そしてＤ10は１０Ｄだけ遅延した波形になる。ここで、基準周波数ＣＬＫREFをトリガ信号（同図中の一点鎖線）として各遅延素子の出力Ｄ1〜Ｄ10をフリップフロップで保持すると、各フリップフロップの出力［Ｑ1：Ｑ10］は“１１１０００００１１”となる。このデータを左から順番に１から０に変化する点をカウントすると３になり、これが基準周波数ＣＬＫREFの立ち上がりエッジと発振周波数クロックＣＬＫRFの立ち上がりエッジ間の時間差ΔｔRのディジタル値ＤRとなる。次に、上記のデータを左から０から１に変化する点をカウントすると８となり、これが基準周波数ＣＬＫREFの立ち上がりエッジと発振周波数クロックＣＬＫRFの立ち下がりエッジ間の時間差ΔｔFのディジタル値ＤFとなる。
【００１１】
このように、図１７に示したＴＤＣ回路を用いて、基準周波数ＣＬＫREFの立ち上がりエッジと発振周波数クロックＣＬＫRFの立ち上がりエッジ間の時間差ΔｔR、及び基準周波数ＣＬＫREFの立ち上がりエッジと発振周波数クロックＣＬＫRFの立ち下がりエッジ間の時間差ΔｔFをディジタル値ＤR、ＤFに変換することが可能であることを理解できよう。
【００１２】
ここで、図１７Ａに示したＴＤＣ回路で、各遅延素子の出力を保持するために使用されるフリップフロップについて考察してみる。
【００１３】
理想的なフリップフロップは、図１９Ａに示すように、入力信号Ｄとトリガ信号であるＣＬＫの間には遅延時間がない。これに対し、実際のフリップフロップ動作では、入力Ｄとトリガ信号であるＣＬＫの間には遅延時間が存在するはずである。具体的には、図１９Ｂに示すように入力Ｄに対しトリガ信号ＣＬＫがＤｅｌａｙ1だけ遅延する等価回路や、図１９Ｃに示すようにトリガ信号に対し入力ＤがＤｅｌａｙ2だけ遅延する等価回路となる。
【００１４】
このような遅延時間Ｄｅｌａｙ1、Ｄｅｌａｙ2はフリップフロップの応答誤差の原因となる。応答誤差は、低速な入力に対しては十分無視できるものの、Ａｌｌ Ｄｉｇｉｔａｌ ＰＬＬのように、高速な発振周波数クロックＣＬＫRFを入力に用いる用途では、検出誤差の発生が懸念される。
【００１５】
図２０には、図１８に示したと同様の各遅延素子からの入力波形（各遅延素子の出力波形Ｄ1〜Ｄ10）に対する、トリガ信号となる発振周波数クロックＣＬＫRFがＤｅｌａｙ1だけ遅延する各フリップフロップ（図１９Ｂに相当）の出力波形例を示している。この場合、遅延素子からの入力をフリップフロップが保持するタイミングが相対的に遅延し、各フリップフロップの出力データ系列［Ｑ1：Ｑ10］は“１１１１０００００１”となる。したがって、このデータを左から順番に１から０に変化する点をカウントした値４が基準周波数ＣＬＫREFの立ち上がりエッジと発振周波数クロックＣＬＫRFの立ち上がりエッジ間の時間差ΔｔRのディジタル値ＤRとなるとともに、上記のデータを左から０から１に変化する点をカウントした値９が基準周波数ＣＬＫREFの立ち上がりエッジと発振周波数クロックＣＬＫRFの立ち下がりエッジ間の時間差ΔｔFのディジタル値ＤFとなり、図１８の場合のデコード結果とは明らかに相違する。
【００１６】
また、図２１には、図１８に示したと同様の各遅延素子の入力波形（各遅延素子の出力波形Ｄ1〜Ｄ10）が、トリガ信号となる発振周波数クロックＣＬＫRFよりもＤｅｌａｙ2だけ遅延する場合の各フリップフロップ（図１９Ｃに相当）の出力波形例を示している。この場合、遅延素子からの入力をフリップフロップが保持するタイミングが相対的に早くなり、各フリップフロップの出力データ系列［Ｑ1：Ｑ10］は“１１０００００１１１”となる。したがって、このデータを左から順番に１から０に変化する点をカウントした値２が基準周波数ＣＬＫREFの立ち上がりエッジと発振周波数クロックＣＬＫRFの立ち上がりエッジ間の時間差ΔｔRのディジタル値ＤRとなるとともに、上記のデータを左から０から１に変化する点をカウントした値７が基準周波数ＣＬＫREFの立ち上がりエッジと発振周波数クロックＣＬＫRFの立ち下がりエッジ間の時間差ΔｔFのディジタル値ＤFとなり、図１８の場合のデコード結果とは明らかに相違する。
【００１７】
図２０及び図２１には、フリップフロップの入力Ｄとトリガ信号ＣＬＫ間の相対遅延時間が図１９Ｂ、図１９Ｃに示したＤ＜Ｄｅｌａｙ１＜２Ｄ、Ｄ＜Ｄｅｌａｙ２＜２Ｄとなるフリップフロップの例をそれぞれ示したが、図１９Ａの理想的なフリップフロップの例に比べ、検出誤差を発生することが分かる。
【００１８】
【非特許文献１】Ｒ．Ｂ．Ｓｔａｓｚｅｗｓｋｉ ｅｔ ａｌ．“Ａｌｌ−Ｄｉｇｉｔａｌ Ｐｈａｓｅ−Ｄｏｍａｉｎ ＴＸ Ｆｒｅｑｕｅｎｃｙ Ｓｙｎｔｈｅｓｉｚｅｒ ｆｏｒ Ｂｌｕｅｔｏｏｔｈ Ｒａｄｉｏｓ ｉｎ ０．１３μｍ ＣＭＯＳ”（ＩＳＳＣＣ２００４ Ｄｉｇｅｓｔ）
【発明の開示】
【発明が解決しようとする課題】
【００１９】
本発明の目的は、ディジタル制御発振器（ＤＣＯ）を持つＰＬＬ回路において分周比の分数成分に相当する時間差をディジタル値に変換するために使用することができる、優れたＴＤＣ回路、ＰＬＬ回路、並びに無線通信装置を提供することにある。
【００２０】
本発明のさらなる目的は、複数の遅延素子が従属接続された回路に発振周波数クロックを入力するとともに、各遅延素子の出力を基準周波数の立ち上がりエッジで動作するフリップフロップで保持し、基準周波数クロックの立ち上がりエッジと発振周波数クロックの立ち上がりエッジ及び立下りエッジとの時間差をそれぞれディジタル値に変換する、優れたＴＤＣ回路、ＰＬＬ回路、並びに無線通信装置を提供することにある。
【００２１】
本発明のさらなる目的は、入力信号とトリガ信号の間に遅延時間が存在するというフリップフロップ自身の特性に起因した検出誤差を改善することができる、優れたＴＤＣ回路、ＰＬＬ回路、並びに無線通信装置を提供することにある。
【課題を解決するための手段】
【００２２】
本発明は、上記課題を参酌してなされたものであり、請求項１に記載の発明は、
複数の遅延素子が従属接続され、高速な第１の周波数クロックを入力に持つ第１の遅延回路と、
各遅延素子の出力をそれぞれ入力信号に持つとともに前記第１の周波数クロックよりも低速となる第２の周波数クロックをトリガ信号として動作する複数のフリップフロップからなる第１のフリップフロップ部と、
前記第１の遅延回路を構成する遅延素子と等価な単位遅延時間を有する複数の遅延素子が従属接続され、前記第２の周波数クロックを入力に持つ第２の遅延回路と、
前記第１の遅延回路を構成する遅延素子と等価な単位遅延時間を有する複数の遅延素子が従属接続され、前記第２の周波数クロックを入力に持つ第３の遅延回路と、
前記第２の周波数クロック及び前記第２の遅延回路に含まれる一部の遅延素子の出力をそれぞれ入力信号に持つとともに前記第３の遅延回路の出力をトリガ信号として動作する複数のフリップフロップからなる第２のフリップフロップ部と、 前記第２の遅延回路に含まれる一部の遅延素子の出力をそれぞれ入力信号に持つとともに前記第２の周波数クロックをトリガ信号として動作する複数のフリップフロップからなる第３のフリップフロップ部と、
前記第１のフリップフロップ部の各フリップフロップが保持するデータからなるデータ系列、及び、前記第２及び３のフリップフロップ部の各フリップフロップ部が保持するデータに基づいて、前記第２の周波数クロックの立ち上がりと前記第１の周波数クロックの立ち上がり及び立下りの時間差をディジタル値に変換するデコーダと、
を具備することを特徴とするＴＤＣ回路である。
【００２３】
本発明に係るＴＤＣ回路は、複数の遅延素子が従属接続された回路に発振周波数クロックを入力するとともに、各遅延素子の出力を基準周波数の立ち上がりエッジで動作するフリップフロップで保持し、各フリップフロップの出力からなる２値データの系列をデコードして、基準周波数クロックの立ち上がりエッジと発振周波数クロックの立ち上がりエッジ及び立下りエッジとの時間差をそれぞれディジタル値に変換するように構成されている。ところが、フリップフロップには一般に入力信号とトリガ信号の間に遅延時間が存在するという特性があるため、高速な発振周波数クロックを入力に用いる用途では、各フリップフロップで入力信号を保持するタイミングが前後にずれることから、異なる出力データ系列が得られることから検出誤差となる。
【００２４】
これに対し、請求項１に記載のＴＤＣ回路は、複数の遅延素子の出力をトリガ信号に応じてサンプリングするためにフリップフロップを用いるが、各フリップフロップで発生する入力信号とトリガ信号間の相対遅延時間差を検出する機能を備えているので、フリップフロップ単体の特性の補償を施すことにより、ＴＤＣ回路全体としての検出精度を改善するようにしている。
【００２５】
ここで、第２のフリップフロップ部と第３のフリップフロップ部の各フリップフロップへの入力信号とトリガ信号間の相対遅延時間差が、−ｎＤ、−（ｎ−１）Ｄ、…、（ｎ−１）Ｄ、ｎＤという具合に、遅延素子１個分に相当する単位遅延時間Ｄずつ異なるように構成されていることが重要である（但し、ｎは２以上の正の整数とする）。このような場合、第２のフリップフロップ部と第３のフリップフロップ部の各フリップフロップの出力を基に、−ｎＤ〜ｎＤの範囲で、単位支援時間Ｄを単位として、第１のフリップフロップ部における入力信号とトリガ信号間の相対遅延時間を検出することができる。
【００２６】
また、本発明の請求項２に記載の発明は、第２のフリップフロップ部及び第３のフリップフロップ部の各出力からデコードしたデータを前記第２の周波数クロックの複数の周期にわたって平均化する平均化部をさらに備えており、デコーダは、この平均化部で平均化したデータと、第１のフリップフロップ部の各フリップフロップが保持するデータからなるデータ系列に基づいて、第２の周波数クロックの立ち上がりと第１の周波数クロックの立ち上がり及び立下りの時間差をディジタル値に変換するようになっており、ＴＤＣ回路に対しより精度の高い補償を施すことが可能である。
【００２７】
また、本発明の請求項３に記載の発明は、ディジタル値を用いて制御されるディジタル制御発振器と、分周比の分数成分に相当する時間差をディジタル値に変換するためのＴＤＣ回路と、分周比の整数成分をディジタル値に変換するアキュムレータと、これらの分周比に相当するディジタル値を基に前記ディジタル制御発振器をディジタル的にフィードバック制御する制御手段を備えたディジタルＰＬＬ回路であるが、請求項１又は２のいずれかに記載のＴＤＣ回路を用いたものである。上述したように、請求項１並びに請求項２によればＴＤＣ回路全体としての検出精度を改善することから、同様の作用のあるＰＬＬ回路を実現することができる。
【００２８】
また、本発明の請求項４に記載の発明は、
ディジタル値の制御データを用いて制御されるディジタル制御発振器と、
所定の基準周波数と所望の発振周波数との設定分周比を累積加算する第１の累積加算器と、
前記ディジタル制御発振器が出力する発振周波数の累積クロック数を計測する第２の累積加算器と、
前記第２の累積加算器の出力を、前記基準周波数クロックのエッジより後のタイミングで且つ最も早いタイミングの整数値としてサンプリングする第１の保持部と、
前記基準周波数クロックと前記ディジタル制御発振器が出力する発振周波数クロックのエッジ間の時間差をディジタル値に変換する、請求項１又は請求項２のいずれかに記載のＴＤＣ回路と、
前記第１の保持部でサンプリングした整数値と、前記ＴＤＣ回路で得られた前記基準周波数クロックと前記ディジタル制御発振器が出力クロックのエッジ間の時間差のディジタル値から、前記ディジタル制御発振器の出力クロック数の累積加算値を小数表示する小数表示部と、
前記第１の累積加算器の出力から前記小数表示部の出力を減じる第１の加算器と、
前記第１の加算器の出力を増幅する第１の可変利得回路と、
（前記第１の加算器の出力の可変範囲の中点に相当する）第１の設定値を前記第１の可変利得回路と等価な利得で増幅する第２の可変利得回路と、
前記第１の可変利得回路の出力から前記第２の可変利得回路の出力を減じる第２の加算器と、
前記第２の加算器の出力に前記設定分周比を加算する第３の加算器と、
前記第３の加算器の出力から、（前記ディジタル制御発振器が出力する発振周波数クロックの下限値を前記基準周波数値で除した値に相当する）第２の設定値を減じる第４の加算器と、
前記第４の加算器の出力に（前記基準周波数値を前記ディジタル制御発振器が持つ変換利得で除した値に相当する）第３の設定値を乗算する乗算器と、
を備え、
前記乗算器の出力を制御データとして前記ディジタル制御発振器に供給する、
ことを特徴とするＰＬＬ回路である。
【００２９】
本発明の請求項４に係るディジタルＰＬＬ回路は、請求項１又は請求項２のいずれかに記載のＴＤＣ回路を用いて構成されるが、ディジタル制御発振器の発振周波数と基準周波数の位相を比較する位相比較器に相当する第１の加算器の出力を可変範囲の中点付近に収束させることで、収束性を改善することができる。
【００３０】
また、請求項５に記載の発明は、請求項４に記載のＰＬＬ回路を例えばローカル周波数の発振源として備える無線通信装置であり、複数のディジタル制御発振器を切り換えて用いることによって広帯域化を実現したり、効率的に設計したりすることが可能である。
【００３１】
請求項４に記載のＰＬＬ回路においては、ＴＤＣ回路と同様に、第１の累積加算器の出力をサンプリングするためのクロックを生成する際にもフリップフロップが用いられ、入力信号とトリガ信号間の相対遅延時間差が検出精度に影響することが懸念される。そこで、請求項６並びに請求項７に記載のＴＤＣ回路は、請求項１又は請求項２に記載のＴＤＣ回路に用いるフリップフロップの相対遅延時間によるサンプリング信号とのミスマッチ分を補償する遅延回路を備えており、ミスマッチによる検出誤差を改善するようにしている。
【発明の効果】
【００３２】
本発明によれば、ディジタル制御発振器（ＤＣＯ）を持つＰＬＬ回路において分周比の分数成分に相当する時間差をディジタル値に変換するために使用することができる、優れたＴＤＣ回路、ＰＬＬ回路、並びに無線通信装置を提供することができる。
【００３３】
本発明に係るＴＤＣ回路は、複数の遅延素子が従属接続された回路に発振周波数クロックを入力するとともに、各遅延素子の出力を基準周波数の立ち上がりエッジで動作するフリップフロップで保持し、基準周波数クロックの立ち上がりエッジと発振周波数クロックの立ち上がりエッジ及び立下りエッジとの時間差をそれぞれディジタル値に変換するように構成されるが、入力信号とトリガ信号の間に遅延時間が存在するというフリップフロップ自身の特性に起因した検出誤差を改善することができる。
【００３４】
本発明の請求項１に記載の発明によれば、ＴＤＣ回路を構成する複数の遅延素子の出力をトリガ信号に応じてサンプリングするために用いるフリップフロップの入力信号とトリガ信号入力間の相対時間差を検出し、ＴＤＣ回路で検出した値に対して、このフリップフロップ単体の特性の補償を施すことにより、検出精度を改善することが可能である。
【００３５】
また、本発明の請求項２に記載の発明によれば、フリップフロップ自身で発生する入力信号とトリガ信号間の相対遅延時間差をトリガ信号の複数周期にわたって平均化することによって、より精度の高い補償を施すことが可能となる。
【００３６】
また、本発明の請求項３に記載の発明によれば、請求項１並びに請求項２と同様の作用があるＰＬＬ回路を実現することができる。
【００３７】
また、本発明の請求項４に記載の発明によれば、は、請求項１又は請求項２のいずれかに記載のＴＤＣ回路を用いてディジタルＰＬＬ回路を構成さし、位相比較器の出力を可変範囲の中点付近に収束させることで、収束性を改善することができる。
【００３８】
また、本発明の請求項５に記載の発明によれば、本願の請求項４に記載のディジタルＰＬＬ回路を、広帯域にわたって安定して収束する周波数発振源として、各種の無線通信端末に搭載することができる。
【００３９】
また、本発明の請求項６並びに請求項７に記載の発明によれば、第１の累積加算器の出力をサンプリングするためのクロックを生成する際にもＴＤＣ回路と同等価なフリップフロップを用いる際の入力信号とトリガ信号間の相対遅延時間差によるサンプリング信号とのミスマッチ分を補償する遅延回路を備え、ミスマッチによる検出誤差を改善するようにしている。
【００４０】
本発明のさらに他の目的、特徴や利点は、後述する本発明の実施形態や添付する図面に基づくより詳細な説明によって明らかになるであろう。
【発明を実施するための最良の形態】
【００４１】
以下、図面を参照しながら本発明の実施形態について詳解する。
【００４２】
図１には、本発明の一実施形態に係るＴＤＣ回路１００の構成を示している。図示のＴＤＣ回路１００は、基本的に、複数の遅延素子が従属接続された第１の遅延回路１０１に発振周波数ＣＬＫRFなどの高速クロックを入力するとともに、各遅延素子の出力を基準周波数ＣＬＫREFなどの低速クロックの立ち上がりエッジで動作する第１のフリップフロップ部１０２を構成する各フリップフロップで保持し、各フリップフロップの出力からなる２値データの系列［Ｑ1：Ｑ10］をデコーダ１０７でデコードして、基準周波数クロックＣＬＫREFの立ち上がりエッジと発振周波数クロックＣＬＫRFの立ち上がりエッジ及び立下りエッジとの時間差ΔｔR並びにΔｔFをそれぞれディジタル値ＤR並びにＤFに変換するように構成されている。但し、すべての遅延素子は均一に遅延時間Ｄを持つものとする。
【００４３】
図示のＴＤＣ回路１００は、大部分をインバータ回路やフリップフロップといったディジタル制御回路で構成されるので、微細なＣＭＯＳ技術を適用して低コストに製作し易いという特徴がある。
【００４４】
ここで、フリップフロップには、遅延素子からの入力信号とトリガ信号の間に遅延時間が存在するため、発振周波数クロックなどの高速クロックを基準周波数などの低速クロックをトリガにしてサンプリングすると誤差を生じることが懸念される。そこで、本実施形態では、ＴＤＣ回路１００は、さらに、第１のフリップフロップ部１０２を構成する各フリップフロップで発生する入力信号とトリガ信号間の相対遅延時間差を検出する機能を備え、フリップフロップ単体の特性の補償を施すことにより、ＴＤＣ回路全体としての検出精度を改善するようにしている。
【００４５】
相対遅延時間差の検出機能は、第２の遅延回路１０３及び第３の遅延回路１０４と、第２のフリップフロップ部１０５及び第３のフリップフロップ部１０６で構成される。
【００４６】
第２の遅延回路１０３及び第３の遅延回路１０４は、第１の遅延回路１０１を構成する遅延素子と等価な遅延時間Ｄを有する遅延素子を従属接続して構成され、第１の遅延回路１０１のフリップフロップ部のトリガ信号に用いられる低速な基準周波数クロックＣＬＫREFをそれぞれ入力に持つ。
【００４７】
第２のフリップフロップ部１０５を構成する各フリップフロップ１０５−１、１０５−２は、低速な基準周波数クロックＣＬＫREF並びに第２の遅延回路１０３の各遅延素子の出力をそれぞれ入力し、第３の遅延回路１０４の出力をトリガ信号として入力信号をサンプリングする。
【００４８】
また、第３のフリップフロップ部１０６を構成する各フリップフロップ１０６−１、１０６−２は、第２の遅延回路１０３の各遅延素子の出力をそれぞれ入力し、低速な基準周波数クロックＣＬＫREFをトリガ信号として入力信号をサンプリングする。
【００４９】
ここで、第２のフリップフロップ部１０５と第３のフリップフロップ部１０６の各フリップフロップ１０５−１、１０５−２、１０６−１、１０６−２への入力信号とトリガ信号間の遅延時間が、遅延素子１個分の遅延時間Ｄを単位として、それぞれ−２Ｄ、−Ｄ、Ｄ、２Ｄとなるように接続されている。
【００５０】
但し、本実施形態では、フリップフロップ毎の入力信号とトリガ信号間の相対遅延時間が遅延素子の単位遅延時間Ｄずつ異なることが重要なのであり、かかる相対遅延時間を生成するために、図１に示した構成に必ずしも限定されるものではない。
【００５１】
デコーダ１０７は、第２のフリップフロップ部１０５及び第３のフリップフロップ部１０６を構成する各フリップフロップ部で保持するデータ系列［Ｃ0：Ｃ3］に基づいて、−２Ｄ〜２Ｄの範囲で、単位遅延時間Ｄを単位として、第１のフリップフロップ部１０２内のフリップフロップにおける入力信号とトリガ信号間の相対遅延時間を検出することができる。そして、この検出結果を用いて、第１のフリップフロップ部１０２を構成する各フリップフロップで保持するデータ系列［Ｑ1：Ｑ10］に含まれる検出誤差を補正して、フリップフロップ単体の特性の補償を施す。
【００５２】
フリップフロップにおけるトリガ信号が入力信号に対しＤｅｌａｙ1だけ遅延する等価回路（図１９Ｂを参照のこと）である場合において、各フリップフロップ１０５−１、１０５−２、１０６−１、１０６−２で保持するデータ系列［Ｃ0：Ｃ3］に基づいてその遅延時間Ｄｅｌａｙ1を検出する方法について、図２Ａを参照しながら説明する。但し、Ｄ＜Ｄｅｌａｙ1＜２Ｄとする。
【００５３】
同図において、第２のフリップフロップ部１０５及び第３のフリップフロップ部１０６の入力信号Ａ0、Ａ1、Ａ2は、図１に示したように、基準周波数クロックＣＬＫREF並びに第２の遅延回路１０３の各遅延素子の出力に相当し、基準周波数クロックＣＬＫREFに対しそれぞれ０、Ｄ、２Ｄの遅延時間を持つ。また、第２のフリップフロップ部１０５のトリガ信号Ｂ2は、第３の遅延回路１０４の出力Ｂ2、すなわち基準周波数クロックＣＬＫREFに対し２Ｄだけ遅延した信号をトリガ信号とする。また、第３のフリップフロップ部１０６は基準周波数クロックＣＬＫREFをトリガ信号とする。
【００５４】
第２のフリップフロップ部１０５及び第３のフリップフロップ部１０６は、ＣＬＫREF、Ｂ2からＤｅｌａｙ1だけ遅延したタイミング（同図中の破線を参照のこと）をトリガにして、入力信号Ａ0、Ａ1、Ａ2をそれぞれ保持する。したがって、各フリップフロップ１０５−１、１０５−２、１０６−１、１０６−２で保持するデータ系列［Ｃ0：Ｃ3］は“１１１０”となる。例えば、［Ｃ0：Ｃ1］が“１１”の場合は遅延量の符号をマイナスとし、［Ｃ2：Ｃ3］を左から１から０に変化する点をカウントすることでデコードされる。よって、この例では、“−１”とデコードされ、Ｄｅｌａｙ＝−Ｄを検出することができる。
【００５５】
また、フリップフロップにおける入力信号がトリガ信号に対しＤｅｌａｙ2だけ遅延する等価回路（図１９Ｃを参照のこと）である場合において、各フリップフロップ１０５−１、１０５−２、１０６−１、１０６−２で保持するデータ系列［Ｃ0：Ｃ3］に基づいてその遅延時間Ｄｅｌａｙ2を検出する方法について、図２Ｂを参照しながら説明する。但し、Ｄ＜Ｄｅｌａｙ2＜２Ｄとする。
【００５６】
第２のフリップフロップ部１０５及び第３のフリップフロップ部１０６は、ＣＬＫREF、Ｂ2の立ち上がりをタイミングにして、入力信号Ａ0、Ａ1、Ａ2をＤｅｌａｙ2だけ遅延させた信号（同図中の破線を参照のこと）をそれぞれ保持する。したがって、各フリップフロップ１０５−１、１０５−２、１０６−１、１０６−２で保持するデータ系列［Ｃ0：Ｃ3］は“１０００” となる。例えば、［Ｃ2：Ｃ3］が“００”の場合は遅延量の符号をプラスとし、［Ｃ0：Ｃ1］を右から０から１に変化する点をカウントすることでデコードされる。よって、この例では、“＋１”とデコードされ、Ｄｅｌａｙ＝＋Ｄを検出することができる。
【００５７】
そして、デコーダ１０７は、第１のフリップフロップ部１０２の出力［Ｑ1：Ｑ10］からデコードされる、基準周波数ＣＬＫREFの立ち上がりエッジと発振周波数クロックＣＬＫRFの立ち上がり及び立下りエッジ間の時間差のディジタル値ＤR、ＤFに対し、上述のようにして得られた遅延時間Ｄｅｌａｙで補正することで、フリップフロップ自体の特性の影響を取り除くことができる。
【００５８】
なお、図１に示した実施形態では、第２及び第３の遅延回路１０３、１０４はそれぞれ２個の従属接続された遅延素子で構成され基準周波数クロックＣＬＫREFに対し２Ｄ分までの遅延時間を生じさせるとともに、第２及び第３のフリップフロップ部１０５、１０６は基準周波数クロックＣＬＫREFから２Ｄだけ遅延した信号並びに基準周波数クロックＣＬＫREFそのものをそれぞれトリガ信号に用いており、第１のフリップフロップ部１０２を構成する各フリップフロップの入力信号とトリガ信号の間に存在する−２Ｄ〜２Ｄの範囲内の遅延時間を検出し補償することができる、さらに、±３Ｄ、±４Ｄ、…までの遅延時間を検出し補償するには、第２及び第３の遅延回路１０３、１０４において従属接続させる遅延素子の個数、並びに、各遅延素子の出力をサンプリングするために第２及び第３のフリップフロップ部１０５、１０６内のフリップフロップの個数をそれぞれ３個、４個と増やしていけばよい。
【００５９】
図３には、本発明の第２の実施形態に係るＴＤＣ回路２００の構成を示している。図示のＴＤＣ回路２００は、基本的に、複数の遅延素子が従属接続された第１の遅延回路２０１に発振周波数ＣＬＫRFなどの高速クロックを入力するとともに、各遅延素子の出力を基準周波数ＣＬＫREFなどの低速クロックの立ち上がりエッジで動作する第１のフリップフロップ部２０２を構成する各フリップフロップで保持し、各フリップフロップの出力からなる２値データの系列［Ｑ1：Ｑ10］をデコーダ２０７でデコードして、基準周波数クロックの立ち上がりエッジと発振周波数クロックの立ち上がりエッジ及び立下りエッジとの時間差ΔｔR並びにΔｔFをそれぞれディジタル値ＤR並びにＤFに変換するように構成されている。
【００６０】
図３に示すＴＤＣ回路２００も、第１のフリップフロップ部２０２を構成する各フリップフロップで発生する入力信号とトリガ信号間の相対遅延時間差を検出する機能として、第２の遅延回路２０３及び第３の遅延回路２０４と、第２のフリップフロップ部２０５及び第３のフリップフロップ部２０６を備えているが、第２のフリップフロップ部２０５及び第３のフリップフロップ２０６の出力である［Ｃ0：Ｃ2］から検出したフリップフロップのデータ入力端子及びトリガ入力端子間の遅延時間を平均化する平均化回路２０８を追加した点で相違する。
【００６１】
デコーダ２０７において、各フリップフロップ２０５−１、２０５−２、２０６−１、２０６−２で保持するデータ系列［Ｃ0：Ｃ3］に基づいてフリップフロップの入力信号とトリガ信号間の相対遅延時間を検出する方法自体は、上記と同様である（図２Ａ並びに図２Ｂを参照のこと）。第２の実施形態では、検出された遅延時間を基準周波数クロックＣＬＫREFの複数周期にわたって平均化することで、精度改善が期待でき、経時変化、温度変化に対しても適応的に補償することを可能とする。
【００６２】
［背景技術］の欄で既に述べたように、ディジタル制御発振器を用いたフルディジタル構成のディジタルＰＬＬ回路は、分周比の分数成分に相当する時間差をＴＤＣ回路でディジタル値に変換するとともに、その整数成分をアキュムレータ回路でディジタル値に変換し、これらの分周比に相当するディジタル値をフィードバックして、ディジタル制御発振器を制御するものである。
【００６３】
図４には、ディジタルＰＬＬ回路３００の構成例を示しているが、ＴＤＣ回路３０６には、図１又は図３に示したものを適用することができる。
【００６４】
第1の累積加算器３０３は、基準周波数発振器３０１で生成される基準周波数の出力クロックＣＬＫREFの周期で、入力部３０２から与えられる分数分周比“Ｎ”を累積加算する。一方、第２の累積加算器３０５は、ディジタル制御発振器（ＤＣＯ）３０４の発振周波数クロックＣＬＫRFのクロック数を累積加算する。また、ＴＤＣ回路３０６は、ディジタル制御発振器３０４の出力クロックＣＬＫRF及び発振器３０１が出力する基準周波数クロックＣＬＫREFの各エッジ間の時間差、すなわち分周比の分数部分に相当する時間差をディジタル化する。
【００６５】
ＴＤＣ回路３０６で検出されたディジタル制御発振器３０４の発振周波数クロックＣＬＫRFの立ち上がりエッジと基準周波数クロックＣＬＫREFの立ち上がりエッジ間の時間差のディジタル値をＤRとし、ディジタル制御発振器３０４の発振周波数クロックＣＬＫRFの立ち下がりエッジと基準周波数クロックＣＬＫREFの立ち上がりエッジ間の時間差のディジタル値をＤFとすると、ディジタル制御発振器３０４の発振周波数クロックＣＬＫRFの１周期のディジタル値ＤTは、次式（１）より求めることができる。
【００６６】
【数１】
【００６７】
また、精度を改善するためには、上式（１）によって検出した値を発振周波数クロックＣＬＫRFの複数周期にわたって平均化する、若しくは、ＴＤＣ回路３０６を構成する遅延素子数を増やして、直接ディジタル値ＤTを検出するなどの手法を採り入れる必要がある。
【００６８】
ディジタル制御発振器３０４が出力する発振周波数クロックＣＬＫRFのクロック数の累積加算値を小数点表示するに際し、まず、再タイミング信号生成回路（Ｒｅ−ｔｉｍｅｄ）３０７は、この累積加算値より大きく、且つ、最も近い整数値になるように再タイミングするための再タイミング信号を生成する。第１のフリップフロップ３０８は、ディジタル制御発振器３０４の発振周波数クロックＣＬＫRFのクロック数を累積加算する第２の累積加算器３０５の出力を、再タイミング信号をトリガとして用いて保持することにより、小数点表示する際の累積加算値より大きく（すなわち、基準周波数クロックのエッジより後のタイミングで）、且つ、最も近い整数値（すなわち、最も早いタイミングの整数値）を得ることができる。この整数値と実際の小数点表示した累積加算値の差、つまり小数点部分（Ｆｒａｃ）は、次式（２）により求めることができる。
【００６９】
【数２】
【００７０】
よって、第５の加算器３０９は、ディジタル制御発振器３０４の出力クロック数の累積値を小数表示する小数表示部として、第１のフリップフロップ３０８で再タイミング保持した整数値から、上式（２）で求めた小数部分の値Ｆｒａｃを減じる操作を行なう。これによって、ディジタル制御発振器３０４の発振周波数クロックＣＬＫRFのクロック数の小数点表示された累積加算値を検出することができる。
【００７１】
図示のディジタルＰＬＬ回路３００は、分数分周比“Ｎ” の累積加算値と、ディジタル制御発振器３０４の発振周波数クロックＣＬＫRFのクロック数の小数点表示された累積加算値の差分の変化が０に近づくように、第１の加算器３１０でＵｎｓｉｇｎｅｄ（符号なし）のデータを出力する減算を行ない、第２のフリップフロップ３１１で再タイミングした信号を制御データとしてディジタル制御発振器３０４に負帰還をかける構成になっている。
【００７２】
制御データ生成部３１２では、第２のフリップフロップ３１１の出力から、ディジタル制御発振器３０４に負帰還をかけるための実際の制御データＹを生成するが、この点について説明する。
【００７３】
第１の可変利得回路３１２−１では、当該ディジタルＰＬＬ回路３００のループ利得を可変させるための１／Ｇの利得処理を行なう。第２の可変利得回路３１２−３は、入力部３１２−２を介して任意に設定された設定値“Ａ”を、第１の可変利得回路３１２−１の利得と常に等価な利得で処理する。ここで、入力部３１２−２では、任意の設定値“Ａ” を、位相比較器としての第１の加算器３１０の出力の可変範囲の中点付近の値（例えばＵｎｓｉｇｎｅｄ（符号なし）の１０ビットであれば、５１２）を設定する。
【００７４】
第２の加算器３１２−４は、第１の可変利得回路３１２−１の出力から第２の可変利得回路３１２−３の出力を減じる。次いで、第３の加算器３１２−５は、第２の加算器３１２−４の出力に、上記の分数分周比“Ｎ”を加算する。
【００７５】
制御データＤ＝０の際のディジタル制御発振器３０４の発振周波数の下限値を基準周波数値で除した値と等価な設定値“Ｂ”を入力部３１２−６から入力し、第４の加算器３１２−７では、この設定値“Ｂ”を第３の加算器３１２−５の出力から減じる。
【００７６】
さらに、基準周波数値をディジタル制御発振器３０４の変換利得ｋDCOで除した値と等価な設定値“Ｃ”を入力部３１２−８から入力し、乗算器３１２−９はこの設定値“Ｃ” を第４の加算器３１２−７と乗算して、ディジタル制御発振器３０４の制御データＹを生成する。
【００７７】
ディジタル制御発振器３０４への制御データＹを生成するための上記の操作を、次式（３）のように表現することができる。なお、同式中のＸは、第１の加算器３１０のＵｎｓｉｇｎｅｄの出力値である。
【００７８】
【数３】
【００７９】
上式（３）に、入力部３１２から入力された設定値ＡとしてＵｎｓｉｇｎｅｄの１０ビットのデータの中点となる５１２、入力部３０２から入力された分数分周比Ｎとして所望の発振周波数値ｆRFを基準周波数値ｆREFで除した値ｆRF／ｆREF、入力部３１２−６から入力された設定値Ｂとして発振周波数の下限値ｆRF_minを基準周波数値ｆREFで除した値ｆRF_min／ｆREF、入力部３１２−８から入力された設定値Ｃとして基準周波数値ｆREFをディジタル制御発振器３０４の変換利得ｋDCOで除した値ｆREF ／ｋDCOをそれぞれ代入すると、下式（４）のように変形することができる。
【００８０】
【数４】
【００８１】
ここで、ディジタルＰＬＬ回路３００が収束する際、ディジタル制御発振器３０４への制御データＹは近似的に（ｆRF−ｆRF_min）／ｋDCOに収束するはずである。したがって、上式（４）から、第１の加算器の出力Ｘ≒５１２が得られる。つまり、位相比較器に相当する第１の加算器３１０の出力Ｘは、その出力レベルの可変範囲０〜１０２３の中点に収束することから、ディジタルＰＬＬ回路３００が安定して収束動作することが期待できる。
【００８２】
制御データ生成部３１２が上式（３）に示すデータ変換処理を行なったデータをディジタル制御発振器３０４の制御に用いるディジタルＰＬＬ回路３００において、図１若しくは図３に示したＴＤＣ回路１００、２００を用いることが重要である。但し、本発明の要旨は図４に示したディジタルＰＬＬ回路の構成に限定されるものではない、ということを十分理解された。
【００８３】
図４に示したディジタルＰＬＬ回路を適用することで、広帯域化を実現したり、種々の発振器を用いて効率的に回路設計したりすることができる。この種のディジタルＰＬ回路を搭載することができる無線通信装置の構成を、図５に示しておく。
【００８４】
既に説明したように、図１、図２に示したＴＤＣ回路１００、２００は、入力信号とトリガ信号間の遅延時間がそれぞれ−２Ｄ、−Ｄ、Ｄ、２Ｄとなるように接続された４個のフリップフロップ１０５−１、１０５−２、１０６−１、１０６−２によって相対遅延時間の検出機能を構成している。フリップフロップには入力信号とトリガ信号の間に相対遅延時間が存在し（図１９Ｂ、図１９Ｃを参照のこと）、ＴＤＣ回路のように高速な発振周波数クロックを入力信号とする用途では検出誤差が生じることが懸念されるが、当該相対遅延時間検出機能は、±２Ｄの範囲内で入力信号とトリガ信号間の相対遅延時間を検出し、検出誤差を補償することができる。
【００８５】
ところが、上記以外にも、発振周波数クロックＣＬＫRFと基準周波数クロックＣＬＫREFの立ち上がりエッジが近接する場合にも、ＴＤＣ回路の検出誤差の要因となる。
【００８６】
発振周波数クロックＣＬＫRFと基準周波数クロックＣＬＫREFの立ち上がりエッジが近接する場合の、分周比の時間差の小数点部分の検出方法について、図６を参照しながら考察してみる。但し、以下では、ディジタル制御発振器の発振周波数クロックＣＬＫRFの１周期ＤTは８Ｄとする（Ｄは遅延素子１個の単位遅延時間）。
【００８７】
図６（Ａ）に示す例では、ＴＤＣ回路で、発振周波数クロックＣＬＫRFと基準周波数クロックＣＬＫREFの各立ち上がりエッジ間の時間差としてΔｔRが正しく検出され、サンプリング・エッジとなる発振周波数クロックＣＬＫRFの立ち上がりからの時間差である小数点部分Ｆｒａｃは、下式（５）により求まる。
【００８８】
【数５】
【００８９】
次に、図６（Ｂ）に示す例では、発振周波数クロックＣＬＫRFと基準周波数クロックＣＬＫREFの各立ち上がりエッジ間の時間差ΔｔRは単位遅延時間Ｄ未満すなわち０であるものの、ＴＤＣ回路では、発振周波数クロックＣＬＫRFの１つ前の周期の立ち上がりをサンプリング・エッジとして、８Ｄ（＝ＤT）と検出する。このため、サンプリング・エッジからの差である小数点部分Ｆｒａｃは、０と誤計算されてしまい、上式（５）とは異なる結果となる。
【００９０】
さらに、図４に示したディジタルＰＬＬ回路３００の場合、発振周波数クロックＣＬＫRF の小数点表示した累積クロック数を切り上げした整数部分を第２の累積加算器３０５で計測し、補正する小数点部分をＴＤＣ回路３０６で計測するように構成されている。このため、ディジタル制御発振器３０４の発振周波数ＣＬＫRFと基準周波数ＣＬＫREFの立ち上がりエッジが近接する場合には、第２の累積加算器３０５での処理前後の微妙なタイミングで累積加算値をサンプリングすることになることから、検出誤差を引き起こす。
【００９１】
かかる検出誤差を回避するために、発振周波数クロックＣＬＫRFと基準周波数クロックＣＬＫREFの各立ち上がりエッジ間の時間差ΔｔRに応じてサンプリング・エッジを切り換える方法が考えられる。
【００９２】
発振周波数クロックＣＬＫRFと基準周波数クロックＣＬＫREFの各立ち上がりエッジ間の時間差ΔｔRがＤT／４＜ΔｔR＜３ＤT／４の場合には、図６（Ａ）に示したようにサンプリング・エッジとして発振周波数クロックＣＬＫRFの立ち上がりエッジを選択して、上式（５）により小数部分Ｆｒａｃを計算する。
【００９３】
他方、時間差ΔｔRがそれ以外となる場合には、サンプリング・エッジとして発振周波数クロックＣＬＫRFの立ち上がりではなく立ち下がりエッジを選択する。例えば図６（Ｃ）に示すように、ΔｔR＝ＤTより発振周波数クロックＣＬＫRFの立ち下がりエッジをサンプリング・エッジに選択し、小数部分を下式（６）により計算する。これにより、第２の累積加算器３０５での処理前後の微妙なタイミングで累積加算値をサンプリングすることはなくなり、検出精度は改善される。
【００９４】
【数６】
【００９５】
一方、ＴＤＣ回路３０４と同様に、第１の累積加算器３０３の出力をサンプリングするためのクロック、すなわち再タイミング信号生成回路３０７において再タイミング信号を生成する際にもフリップフロップが用いられ、入力信号とトリガ信号間の相対遅延時間差が検出精度に影響することが懸念される。
【００９６】
図７には、ＴＤＣ用フリップフロップ及び再タイミング信号生成用フリップフロップがともにトリガ信号に対し入力信号に相対遅延時間Ｄｅｌａｙ2を持ち（同図左）、発振周波数クロックＣＬＫRFと基準周波数クロックＣＬＫREFの各立ち上がりエッジ間の時間差ΔｔRがＤT／４＜ΔｔR＜３ＤT／４となる場合の（同図右上段）、各フリップフロップの動作の一例（同図右中段並びに右下段）を示している。但し、図中のＴＤＣ用フリップフロップへの入力信号ＣＬＫRFに遅延時間Ｄｅｌａｙ2が反映されていないのは、小数点部分を検出する際に、図１又は図３に示したＴＤＣ回路において相対遅延時間の補正が行なわれるためである。
【００９７】
図７に示す例では、ＴＤＣ回路３０６が期待するサンプリング・エッジは、発振周波数クロックＣＬＫRFのｎ番目の立ち上がりエッジであり、上式（５）に従って小数点部分が算出される。また、再タイミング信号生成用フリップフロップでは、入力信号である基準周波数クロックＣＬＫREFに遅延時間Ｄｅｌａｙ2が反映されるが、遅延後の立ち上がりエッジはトリガ信号である発振周波数クロックＣＬＫRFの立ち上がりエッジを超えないことから、ＴＤＣ用フリップフロップと同様に発振周波数クロックＣＬＫRFのｎ番目の立ち上がりエッジがサンプリング・エッジとなる。
【００９８】
また、図８には、ＴＤＣ用フリップフロップ及び再タイミング信号生成用フリップフロップがともにトリガ信号に対し入力信号に相対遅延時間Ｄｅｌａｙ2を持ち（同図左）、発振周波数クロックＣＬＫRFと基準周波数クロックＣＬＫREFの各立ち上がりエッジ間の時間差ΔｔRがＤT／４＜ΔｔR＜３ＤT／４となる場合の（同図右上段）、各フリップフロップの動作の他の例（同図右中段並びに右下段）を示している。但し、図中のＴＤＣ用フリップフロップへの入力信号ＣＬＫRFに遅延時間Ｄｅｌａｙ2が反映されていないのは、小数点部分を検出する際に相対遅延時間の補正が行なわれるためである（同上）。
【００９９】
図８に示す例では、ＴＤＣ回路３０６が期待するサンプリング・エッジは、発振周波数クロックＣＬＫRFのｎ番目の立ち上がりエッジであり、上式（５）に従って小数点部分が算出される。また、再タイミング信号生成用フリップフロップでは、入力信号である基準周波数クロックＣＬＫREFに遅延時間Ｄｅｌａｙ2が反映されると、遅延後の立ち上がりエッジがトリガ信号である発振周波数クロックＣＬＫRFの立ち上がりエッジを超えてしまうことから、そのサンプリング・エッジは、発振周波数クロックＣＬＫRFの１周期先の（ｎ＋１）番目にシフトしている。
【０１００】
つまり、ＴＤＣ回路が期待するサンプリング・エッジは発振周波数クロックＣＬＫRFのｎ番目をサンプリングするタイミングであるのに対し、再タイミング信号のサンプリング・エッジは発振周波数クロックＣＬＫRFの（ｎ＋１）番目の周期をサンプリングするタイミングになっており、検出誤差を発生させる。
【０１０１】
また、図９には、ＴＤＣ用フリップフロップ及び再タイミング信号生成用フリップフロップがともに入力信号に対しトリガ信号に相対遅延時間Ｄｅｌａｙ1を持ち（同図左）、発振周波数クロックＣＬＫRFと基準周波数クロックＣＬＫREFの各立ち上がりエッジ間の時間差ΔｔRがΔｔR＞３ＤT／４となる場合の（同図右上段）、各フリップフロップの動作の一例（同図右中段並びに右下段）を示している。
【０１０２】
各立ち上がりエッジ間の時間差ΔｔRがΔｔR＞３ＤT／４となる場合には、ＴＤＣ用フリップフロップでは、サンプリング・エッジとして発振周波数クロックＣＬＫRFのｎ番目の周期の立ち上がりではなく立ち下がりエッジを選択し、上式（６）に従って小数点部分が算出される。また、再タイミング信号生成用フリップフロップでは、トリガ信号である発振周波数クロックＣＬＫRFに遅延時間Ｄｅｌａｙ1が反映されるが、遅延後の立ち下がりエッジはトリガ信号である基準周波数クロックＣＬＫREFの立ち上がりエッジを超えないことから、発振周波数クロックＣＬＫRFのｎ番目の立ち下がりエッジがサンプリング・エッジとなる。
【０１０３】
この場合、両フリップフロップのサンプリング・エッジは完全には一致しないものの、ともに発振周波数クロックＣＬＫRFの同じｎ番目の周期をサンプリングするタイミングになっていることから、問題とはならない。
【０１０４】
また、図１０には、ＴＤＣ用フリップフロップ及び再タイミング信号生成用フリップフロップがともに入力信号に対しトリガ信号に相対遅延時間Ｄｅｌａｙ1を持ち（同図左）、発振周波数クロックＣＬＫRFと基準周波数クロックＣＬＫREFの各立ち上がりエッジ間の時間差ΔｔRがΔｔR＞３ＤT／４となる場合の（同図右上段）、各フリップフロップの動作の他の例（同図右中段並びに右下段）を示している。
【０１０５】
各立ち上がりエッジ間の時間差ΔｔRがΔｔR＞３ＤT／４となる場合には、ＴＤＣ用フリップフロップでは、サンプリング・エッジとして発振周波数クロックＣＬＫRFのｎ番目の周期の立ち上がりではなく立ち下がりエッジを選択し、上式（６）に従って小数点部分が算出される（同上）。また、再タイミング信号生成用フリップフロップでは、トリガ信号である発振周波数クロックＣＬＫRFに遅延時間Ｄｅｌａｙ1が反映されると、遅延後の立ち立ち下がりエッジはトリガ信号である基準周波数クロックＣＬＫREFの立ち上がりエッジを超えてしまうから、そのサンプリング・エッジは、発振周波数クロックＣＬＫRFの１周期手前の（ｎ−１）番目にシフトしている。
【０１０６】
つまり、ＴＤＣ回路が期待するサンプリング・エッジは発振周波数クロックＣＬＫRFのｎ番目をサンプリングするタイミングであるのに対し、再タイミング信号のサンプリング・エッジは発振周波数クロックＣＬＫRFの（ｎ−１）番目の周期をサンプリングするタイミングになっており、検出誤差を発生させる。
【０１０７】
以上から、図６に示したようにＴＤＣ回路で検出した各立ち上がりエッジ間の時間差ΔｔRによりサンプリング・エッジを立ち上がりエッジと立下りエッジ間で切り替えるだけでは不十分であり、ΔｔR＞３ＤT／４において発振周波数クロックＣＬＫRFの同じ周期をサンプリングするタイミングに補正する手段が必要である。
【０１０８】
そこで、本発明者は、ＴＤＣ回路に用いるフリップフロップの相対遅延時間による再タイミング信号とのミスマッチ分を補償するための遅延回路を、図４に示したディジタルＰＬＬ回路内に追加することを提案する。
【０１０９】
図１１には、ＴＤＣ回路に用いるフリップフロップの相対遅延時間による再タイミング信号とのミスマッチ分を補償するための遅延回路を追加した、ＴＤＣ回路並びにその周辺の回路構成を示している。
【０１１０】
同図中の参照番号４０６で示されるＴＤＣ回路は、図１又は図３に示したＴＤＣ回路であり、入力信号とトリガ信号間に存在する相対遅延時間を補正するものとする。
【０１１１】
図示の回路は、単位遅延時間Ｄを持つ複数の遅延素子を従属接続してそれぞれ構成される第１の遅延回路４０１及び第２の遅延回路を備えている。第１の遅延回路４０１には、ＴＤＣ回路４０６への入力信号となるべき、低速な基準周波数クロックＣＬＫREFが入力される。
【０１１２】
また、第１の遅延回路４０１の各遅延素子の出力は第１のマルチプレクサ４０３に接続されており、第１のマルチプレクサ４０３は、ＦＦ（フリップフロップ）相対遅延時間検出回路４０５の検出結果に応じて、基準周波数クロックＣＬＫREFに適切な遅延を与えてＴＤＣ回路４０６に入力信号として供給する。同様に、第２の遅延回路４０２にはＴＤＣ回路４０６へのトリガ信号となるべき高速な発振周波数クロックＣＬＫRFが入力され、第２の遅延回路４０２内の各遅延素子の出力に接続される第２のマルチプレクサ４０４は、ＦＦ相対遅延時間検出回路４０５の検出結果に応じて、発振周波数クロックＣＬＫRFに適切な遅延を与えてＴＤＣ回路４０６にトリガ信号として供給する。
【０１１３】
ここで、ＴＤＣ回路４０６とサンプリング信号生成回路４１０にそれぞれ用いられるフリップフロップが等価なものである場合には、ＦＦ相対時間検出回路４０５は、例えば、図１に示したＴＤＣ回路１００、又は、図３に示したＴＤＣ回路２００から出力されるデータ系列［Ｃ0：Ｃ3］を入力して、基準周波数クロックＣＬＫREFと発振周波数クロックＣＬＫRFの間の遅延時間Ｄｅｌａｙ1又はＤｅｌａｙ2を検出する。検出方法は図２を用いて既に説明したので、ここでは説明を省略する。一方、ＴＤＣ回路４０６とサンプリング信号生成回路４１０にそれぞれ用いられるフリップフロップが等価でない場合には、別途、ＦＦ相対遅延時間検出回路４０５を構成する必要がある。
【０１１４】
ＴＤＣ回路４０６は、第１のマルチプレクサ４０３経由で入力する基準周波数クロックＣＬＫREFの立ち上がりエッジと、第２のマルチプレクサ４０４経由で入力する発振周波数クロックＣＬＫRFの立ち上がりエッジ及び立下りエッジとの時間差ΔｔR並びにΔｔFをそれぞれディジタル値ＤR並びにＤFに変換する。
【０１１５】
サンプリング・エッジ選択回路４０７は、ＴＤＣ回路４０６で検出したＤRに応じて、「ＤT／４＜ＤR＜３ＤT／４」の真偽を判定する。そして、「真」であれば、「立ち上がりエッジ」を選択し（図６（Ａ）を参照のこと）、「偽」であれば、「立ち下がりエッジ」を選択するよう（図６（Ｃ）を参照のこと）、エッジ制御信号４０９を小数点演算回路４０８並びにサンプリング信号生成回路４１０に出力する。
【０１１６】
小数点演算回路４０８は、ＴＤＣ回路４０６から入力されるディジタル値ＤR並びにＤFから、エッジ間の時間差の小数点部分Ｆｒａｃを算出する。「立ち上がりエッジ」が選択されたときには、上式（５）を用いて小数点部分Ｆｒａｃを算出するが、「立ち下がりエッジ」が選択されたときには、上式（６）用いて小数点部分Ｆｒａｃを算出する。
【０１１７】
また、再タイミング信号生成回路３０７に相当するサンプリング信号生成回路４１０は、「立ち上がりエッジ」が選択されたときには、基準周波数クロックＣＬＫREFを発振周波数クロックＣＬＫRFの各立ち上がりエッジでサンプリングした信号を生成し、「立ち下がりエッジ」が選択されたときには、基準周波数クロックＣＬＫREFを発振周波数クロックＣＬＫRFの各立ち下がりエッジでサンプリングした信号を生成する。
【０１１８】
図１２には、図１１に示したＴＤＣ用フリップフロップ及び再タイミング信号生成用フリップフロップがともにトリガ信号に対し入力信号に相対遅延時間Ｄｅｌａｙ2を持ち（同図左）、発振周波数クロックＣＬＫRFと基準周波数クロックＣＬＫREFの各立ち上がりエッジ間の時間差ΔｔRがＤT／４＜ΔｔR＜３ＤT／４となる場合の（同図右上段）、各フリップフロップの動作の一例（同図右中段並びに右下段）を示している。発振周波数クロックＣＬＫRFと基準周波数クロックＣＬＫREFは図７に示したものと同様とする。
【０１１９】
図１２に示す例では、相対遅延時間Ｄｅｌａｙ2が２Ｄ＜Ｄｅｌａｙ2＜３Ｄとする。ＦＦ相対遅延時間検出回路４０５は、２Ｄの相対遅延時間Ｄｅｌａｙ2を第２のマルチプレクサ４０４に出力し、この結果、ＴＤＣ回路４０６には、基準周波数クロックＣＬＫREFを遅延時間２Ｄだけ遅延させた信号がトリガ信号として入力される。
【０１２０】
ＴＤＣ回路４０６は、入力された基準周波数クロックＣＬＫREFの立ち上がりエッジと発振周波数クロックＣＬＫRFの立ち上がりエッジ及び立下りエッジとの時間差ΔｔR並びにΔｔFをそれぞれディジタル値ＤR並びにＤFに変換する。また、サンプリング・エッジ選択回路４０７は、ＴＤＣ回路４０６で検出したＤRに応じて、「ＤT／４＜ＤR＜３ＤT／４」を真偽判定するが、基準周波数クロックＣＬＫREFが２Ｄだけ遅延されていることから、「偽」と判定し、「立ち下がりエッジ」を選択する。
【０１２１】
小数点演算回路４０８は、偽判定を受けて、上式（６）に従って小数点部分Ｆｒａｃを算出する。また、サンプリング信号生成回路４１０では、「立ち下がりエッジ」が選択されたことに応答して、発振周波数クロックＣＬＫRFの各立ち下がりエッジでサンプリングしたサンプリング信号（再タイミング信号）を生成する。
【０１２２】
つまり、両フリップフロップのサンプリング・エッジはともに、発振周波数クロックＣＬＫRFの同じｎ番目の周期をサンプリングするタイミングになっていることから、検出誤差は発生しない。
【０１２３】
また、図１３には、図１１に示したＴＤＣ用フリップフロップ及び再タイミング信号生成用フリップフロップがともにトリガ信号に対し入力信号に相対遅延時間Ｄｅｌａｙ2を持ち（同図左）、発振周波数クロックＣＬＫRFと基準周波数クロックＣＬＫREFの各立ち上がりエッジ間の時間差ΔｔRがＤT／４＜ΔｔR＜３ＤT／４となる場合の（同図右上段）、各フリップフロップの動作の他の例（同図右中段並びに右下段）を示している。発振周波数クロックＣＬＫRFと基準周波数クロックＣＬＫREFは図８に示したものと同様とする。
【０１２４】
図１３に示す例では、相対遅延時間Ｄｅｌａｙ2が２Ｄ＜Ｄｅｌａｙ2＜３Ｄとする。ＦＦ相対遅延時間検出回路４０５は、２Ｄの相対遅延時間Ｄｅｌａｙ2を第２のマルチプレクサ４０４に出力し、この結果、ＴＤＣ回路４０６には、基準周波数クロックＣＬＫREFを遅延時間２Ｄだけ遅延させた信号がトリガ信号として入力される。
【０１２５】
ＴＤＣ回路４０６は、入力された基準周波数クロックＣＬＫREFの立ち上がりエッジと発振周波数クロックＣＬＫRFの立ち上がりエッジ及び立下りエッジとの時間差ΔｔR並びにΔｔFをそれぞれディジタル値ＤR並びにＤFに変換する。また、サンプリング・エッジ選択回路４０７は、ＴＤＣ回路４０６で検出したＤRに応じて、「ＤT／４＜ＤR＜３ＤT／４」を真偽判定するが、基準周波数クロックＣＬＫREFが２Ｄだけ遅延されていることから、「偽」と判定し、「立ち下がりエッジ」を選択する。
【０１２６】
小数点演算回路４０８は、偽判定を受けて、上式（６）に従って小数点部分Ｆｒａｃを算出する。また、サンプリング信号生成回路４１０では、「立ち下がりエッジ」が選択されたことに応答して、発振周波数クロックＣＬＫRFの各立ち下がりエッジでサンプリングしたサンプリング信号（再タイミング信号）を生成する。
【０１２７】
図１３に示した例では、再タイミング信号生成用フリップフロップでは、入力信号である基準周波数クロックＣＬＫREFに遅延時間Ｄｅｌａｙ2が反映されるが、発振周波数クロックＣＬＫRFの各立ち下がりエッジでサンプリングするので、サンプリング・エッジは発振周波数クロックＣＬＫRFのｎ番目の周期のままである。つまり、両フリップフロップのサンプリング・エッジはともに、発振周波数クロックＣＬＫRFの同じｎ番目の周期をサンプリングするタイミングになっていることから、検出誤差は発生しない。これに対し、図８に示した動作例では、遅延時間Ｄｅｌａｙ2が反映されることに起因して、そのサンプリング・エッジが発振周波数クロックＣＬＫRFの１周期先の（ｎ＋１）番目にシフトし、これが検出誤差を招来する。
【０１２８】
また、図１４には、図１１に示したＴＤＣ用フリップフロップ及び再タイミング信号生成用フリップフロップがともに入力信号に対しトリガ信号に相対遅延時間Ｄｅｌａｙ1を持ち（同図左）、発振周波数クロックＣＬＫRFと基準周波数クロックＣＬＫREFの各立ち上がりエッジ間の時間差ΔｔRがΔｔR＞３ＤT／４となる場合の（同図右上段）、各フリップフロップの動作の一例（同図右中段並びに右下段）を示している。発振周波数クロックＣＬＫRFと基準周波数クロックＣＬＫREFは図９に示したものと同様とする。
【０１２９】
図１４に示す例では、相対遅延時間Ｄｅｌａｙ1が２Ｄ＜Ｄｅｌａｙ1＜３Ｄとする。ＦＦ相対遅延時間検出回路４０５は、２Ｄの相対遅延時間Ｄｅｌａｙ1を第１のマルチプレクサ４０３に出力し、この結果、ＴＤＣ回路４０６には、発振周波数クロックＣＬＫRFを遅延時間２Ｄだけ遅延させた信号がトリガ信号として入力される。
【０１３０】
ＴＤＣ回路４０６は、入力された基準周波数クロックＣＬＫREFの立ち上がりエッジと発振周波数クロックＣＬＫRFの立ち上がりエッジ及び立下りエッジとの時間差ΔｔR並びにΔｔFをそれぞれディジタル値ＤR並びにＤFに変換する。また、サンプリング・エッジ選択回路４０７は、ＴＤＣ回路４０６で検出したＤRに応じて、「ＤT／４＜ＤR＜３ＤT／４」を真偽判定するが、発振周波数クロックＣＬＫREFが２Ｄだけ遅延されていることから、「真」と判定し、「立ち上がりエッジ」を選択する。
【０１３１】
小数点演算回路４０８は、真判定を受けて、上式（５）に従って小数点部分Ｆｒａｃを算出する。また、サンプリング信号生成回路４１０では、「立ち上がりエッジ」が選択されたことに応答して、発振周波数クロックＣＬＫRFの各立ち上がりエッジでサンプリングしたサンプリング信号（再タイミング信号）を生成する。
【０１３２】
図１４に示した例では、再タイミング信号生成用フリップフロップでは、入力信号である発振周波数クロックＣＬＫRFに遅延時間Ｄｅｌａｙ1が反映されるが、発振周波数クロックＣＬＫRF及び基準周波数クロックＣＬＫREFの各立ち上がりエッジでサンプリングするので、サンプリング・エッジは発振周波数クロックＣＬＫRFのｎ番目の周期のままである。つまり、両フリップフロップのサンプリング・エッジはともに、発振周波数クロックＣＬＫRFの同じｎ番目の周期をサンプリングするタイミングになっていることから、検出誤差は発生しない。
【０１３３】
また、図１５には、図１１に示したＴＤＣ用フリップフロップ及び再タイミング信号生成用フリップフロップがともに入力信号に対しトリガ信号に相対遅延時間Ｄｅｌａｙ1を持ち（同図左）、発振周波数クロックＣＬＫRFと基準周波数クロックＣＬＫREFの各立ち上がりエッジ間の時間差ΔｔRがΔｔR＞３ＤT／４となる場合の（同図右上段）、各フリップフロップの動作の他の例（同図右中段並びに右下段）を示している。発振周波数クロックＣＬＫRFと基準周波数クロックＣＬＫREFは図１０に示したものと同様とする。
【０１３４】
図１５に示す例では、相対遅延時間Ｄｅｌａｙ1が２Ｄ＜Ｄｅｌａｙ1＜３Ｄとする。ＦＦ相対遅延時間検出回路４０５は、２Ｄの相対遅延時間Ｄｅｌａｙ1を第１のマルチプレクサ４０３に出力し、この結果、ＴＤＣ回路４０６には、発振周波数クロックＣＬＫRFを遅延時間２Ｄだけ遅延させた信号がトリガ信号として入力される。
【０１３５】
ＴＤＣ回路４０６は、入力された基準周波数クロックＣＬＫREFの立ち上がりエッジと発振周波数クロックＣＬＫRFの立ち上がりエッジ及び立下りエッジとの時間差ΔｔR並びにΔｔFをそれぞれディジタル値ＤR並びにＤFに変換する。また、サンプリング・エッジ選択回路４０７は、ＴＤＣ回路４０６で検出したＤRに応じて、「ＤT／４＜ＤR＜３ＤT／４」を真偽判定するが、発振周波数クロックＣＬＫREFが２Ｄだけ遅延されていることから、「真」と判定し、「立ち上がりエッジ」を選択する。
【０１３６】
小数点演算回路４０８は、真判定を受けて、上式（５）に従って小数点部分Ｆｒａｃを算出する。また、サンプリング信号生成回路４１０では、「立ち上がりエッジ」が選択されたことに応答して、発振周波数クロックＣＬＫRFの各立ち上がりエッジでサンプリングしたサンプリング信号（再タイミング信号）を生成する。
【０１３７】
図１５に示した例では、再タイミング信号生成用フリップフロップでは、入力信号である基準周波数クロックＣＬＫREFに遅延時間Ｄｅｌａｙ1が反映されるが、発振周波数クロックＣＬＫRF及び基準周波数クロックＣＬＫREFの各立ち上がりエッジでサンプリングするので、サンプリング・エッジは発振周波数クロックＣＬＫRFのｎ番目の周期のままである。
【０１３８】
つまり、両フリップフロップのサンプリング・エッジはともに、発振周波数クロックＣＬＫRFの同じｎ番目の周期をサンプリングするタイミングになっていることから、検出誤差は発生しない。これに対し、図１０に示した動作例では、遅延時間Ｄｅｌａｙ1が反映されることに起因して、そのサンプリング・エッジが発振周波数クロックＣＬＫRFの１周期１周期手前の（ｎ−１）番目にシフトし、これが検出誤差を招来する。
【０１３９】
図１２〜図１５に示した動作例から判るように、ディジタルＰＬＬ回路内に、ＴＤＣ回路に用いるフリップフロップの相対遅延時間による再タイミング信号とのミスマッチ分を補償するための遅延回路を追加することで、検出誤差を改善できることが分かる。
【産業上の利用可能性】
【０１４０】
以上、特定の実施形態を参照しながら、本発明について詳解してきた。しかしながら、本発明の要旨を逸脱しない範囲で当業者が該実施形態の修正や代用を成し得ることは自明である。
【０１４１】
本発明に係るＴＤＣ回路は、計測対象となる信号の時間情報を量子化してディジタル出力するコンバータであり、本明細書中で実施形態として紹介したディジタルＰＬＬ回路などの周波数シンセサイザ以外にも、ＡＤ変換器に適用することができる。
【０１４２】
また、本発明に係るＴＤＣ回路を適用して構成されるディジタルＰＬＬ回路は、位相比較器に相当する加算器の出力を可変範囲の中点付近に収束させることで、収束性を改善することができるが、その用途は無線通信端末の周波数発生源に限定されるものではない。ディジタルＰＬＬ回路の多くはその出力がクロックとして利用されるが、無線通信端末以外にも、ディジタルテレビやＡＶアンプなどに用いられるＩＥＥＥ１３９４、ＨＤＭＩ（Ｈｉｇｈ Ｄｅｆｉｎｉｔｉｏｎ Ｍｕｌｔｉｍｅｄｉａ Ｉｎｔｅｒｆａｃｅ）などのディジタル・インターフェースで伝送されたクロックの再生に適用することができる。
【０１４３】
要するに、例示という形態で本発明を開示してきたのであり、本明細書の記載内容を限定的に解釈するべきではない。本発明の要旨を判断するためには、特許請求の範囲を参酌すべきである。
【図面の簡単な説明】
【０１４４】
【図１】図１は、発明の一実施形態に係るＴＤＣ回路１００の構成を示した図である。
【図２Ａ】図２Ａは、第２及び第３のフリップフロップ部で保持するデータ系列［Ｃ0：Ｃ3］に基づいてトリガ信号の入力信号に対する遅延時間Ｄｅｌａｙ1を検出する方法を説明するための図である。
【図２Ｂ】図２Ｂは、第２及び第３のフリップフロップ部で保持するデータ系列［Ｃ0：Ｃ3］に基づいて入力信号のトリガ信号に対する遅延時間Ｄｅｌａｙ1を検出する方法を説明するための図である。
【図３】図３は、本発明の第２の実施形態に係るＴＤＣ回路２００の構成を示した図である。
【図４】図４は、ディジタルＰＬＬ回路３００の構成例を示した図である。
【図５】図５は、図４に示しディジタルＰＬＬ回路を搭載する無線通信装置の構成例を示した図である。
【図６】図６は、発振周波数クロックＣＬＫRFと基準周波数クロックＣＬＫREFの立ち上がりエッジが近接する場合の、分周比の時間差の小数点部分の検出方法を説明するための図である。
【図７】図７は、ＴＤＣ用フリップフロップ及び再タイミング信号生成用フリップフロップがともにトリガ信号に対し入力信号に相対遅延時間Ｄｅｌａｙ2を持ち、発振周波数クロックＣＬＫRFと基準周波数クロックＣＬＫREFの各立ち上がりエッジ間の時間差ΔｔRがＤT／４＜ΔｔR＜３ＤT／４となる場合の、各フリップフロップの動作の一例を示した図である。
【図８】図８は、ＴＤＣ用フリップフロップ及び再タイミング信号生成用フリップフロップがともにトリガ信号に対し入力信号に相対遅延時間Ｄｅｌａｙ2を持ち、発振周波数クロックＣＬＫRFと基準周波数クロックＣＬＫREFの各立ち上がりエッジ間の時間差ΔｔRがＤT／４＜ΔｔR＜３ＤT／４となる場合の、各フリップフロップの動作の他の例を示した図である。
【図９】図９は、ＴＤＣ用フリップフロップ及び再タイミング信号生成用フリップフロップがともに入力信号に対しトリガ信号に相対遅延時間Ｄｅｌａｙ1を持ち、発振周波数クロックＣＬＫRFと基準周波数クロックＣＬＫREFの各立ち上がりエッジ間の時間差ΔｔRがΔｔR＞３ＤT／４となる場合の、各フリップフロップの動作の一例を示した図である。
【図１０】図１０は、ＴＤＣ用フリップフロップ及び再タイミング信号生成用フリップフロップがともに入力信号に対しトリガ信号に相対遅延時間Ｄｅｌａｙ1を持ち、発振周波数クロックＣＬＫRFと基準周波数クロックＣＬＫREFの各立ち上がりエッジ間の時間差ΔｔRがΔｔR＞３ＤT／４となる場合の、各フリップフロップの動作の他の例を示した図である。
【図１１】図１１は、ＴＤＣ回路に用いるフリップフロップの相対遅延時間による再タイミング信号とのミスマッチ分を補償するための遅延回路を追加した、ＴＤＣ回路並びにその周辺の回路構成を示した図である。
【図１２】図１２は、図１１に示したＴＤＣ用フリップフロップ及び再タイミング信号生成用フリップフロップがともにトリガ信号に対し入力信号に相対遅延時間Ｄｅｌａｙ2を持ち、発振周波数クロックＣＬＫRFと基準周波数クロックＣＬＫREFの各立ち上がりエッジ間の時間差ΔｔRがＤT／４＜ΔｔR＜３ＤT／４となる場合の、各フリップフロップの動作の一例を示した図である。
【図１３】図１３は、図１１に示したＴＤＣ用フリップフロップ及び再タイミング信号生成用フリップフロップがともにトリガ信号に対し入力信号に相対遅延時間Ｄｅｌａｙ2を持ち、発振周波数クロックＣＬＫRFと基準周波数クロックＣＬＫREFの各立ち上がりエッジ間の時間差ΔｔRがＤT／４＜ΔｔR＜３ＤT／４となる場合の、各フリップフロップの動作の他の例を示した図である。
【図１４】図１４は、図１１に示したＴＤＣ用フリップフロップ及び再タイミング信号生成用フリップフロップがともに入力信号に対しトリガ信号に相対遅延時間Ｄｅｌａｙ1を持ち、発振周波数クロックＣＬＫRFと基準周波数クロックＣＬＫREFの各立ち上がりエッジ間の時間差ΔｔRがΔｔR＞３ＤT／４となる場合の、各フリップフロップの動作の一例を示した図である。
【図１５】図１５は、図１１に示したＴＤＣ用フリップフロップ及び再タイミング信号生成用フリップフロップがともに入力信号に対しトリガ信号に相対遅延時間Ｄｅｌａｙ1を持ち、発振周波数クロックＣＬＫRFと基準周波数クロックＣＬＫREFの各立ち上がりエッジ間の時間差ΔｔRがΔｔR＞３ＤT／４となる場合の、各フリップフロップの動作の他の例を示した図である。
【図１６】図１６は、ＤＣＯを用いたＡｌｌ−Ｄｉｇｉｔａｌ ＰＬＬ回路の一構成例を示した図である。
【図１７Ａ】図１７Ａは、一般的なＴＤＣ回路の構成例を示した図である。
【図１７Ｂ】図１７Ｂは、図１７Ａに示したＴＤＣ回路のデコーダを示した図である。
【図１８】図１８は、図１７に示したＴＤＣ回路において時間差をディジタル値に変換する動作を説明するための図である。
【図１９Ａ】図１９Ａは、入力信号とトリガ信号間に遅延時間がない理想的なフリップフロップを示した図である。
【図１９Ｂ】図１９Ｂは、入力Ｄに対しトリガ信号ＣＬＫがＤｅｌａｙ1だけ遅延するフリップフロップの等価回路を示した図である。
【図１９Ｃ】図１９Ｃは、リガ信号に対し入力ＤがＤｅｌａｙ2だけ遅延するフリップフロップの等価回路を示した図である。
【図２０】図２０は、図１９Ｂに示したＴＤＣ回路において時間差をディジタル値に変換する動作を説明するための図である。
【図２１】図２１は、図１９Ｃに示したＴＤＣ回路において時間差をディジタル値に変換する動作を説明するための図である。
【符号の説明】
【０１４５】
１００…ＴＤＣ回路（第１の実施形態）
１０１…第１の遅延回路
１０２…第１のフリップフロップ部
１０３…第２の遅延回路
１０４…第３の遅延回路
１０５…第２のフリップフロップ部
１０６…第３のフリップフロップ部
１０７…デコーダ
２００…ＴＤＣ回路（第２の実施形態）
２０１…第１の遅延回路
２０２…第１のフリップフロップ部
２０３…第２の遅延回路
２０４…第３の遅延回路
２０５…第２のフリップフロップ部
２０６…第３のフリップフロップ部
２０７…デコーダ
２０８…平均化回路
３００…ディジタルＰＬＬ回路
３０１…基準周波数発振器
３０２…入力部
３０３…第１の累積加算器
３０４…ディジタル制御発振器
３０５…第２の累積加算器
３０６…ＴＤＣ回路
３０７…再タイミング信号生成回路（Ｒｅ−ｔｉｍｅｄ）
３０８…第１のフリップフロップ
３０９…第５の加算器
３１０…第１の加算器
３１１…第２のフリップフロップ
３１２…制御データ生成部
３１２−１…第１の可変利得回路
３１２−２…入力部
３１２−３…第２の可変利得回路
３１２−４…第２の加算器
３１２−５…第３の加算器
３１２−６…入力部
３１２−７…第４の加算器
３１２−８…入力部
３１２−９…乗算器
４０１…第１の遅延回路
４０２…第２の遅延回路
４０３…第１のマルチプレクサ
４０４…第２のマルチプレクサ
４０５…ＦＦ相対遅延時間検出回路
４０６…ＴＤＣ回路
４０７…サンプリング・エッジ選択回路
４０８…小数点演算回路
４０９…エッジ制御信号
４１０…サンプリング信号生成回路
【特許請求の範囲】
【請求項１】
複数の遅延素子が従属接続され、高速な第１の周波数クロックを入力に持つ第１の遅延回路と、
各遅延素子の出力をそれぞれ入力信号に持つとともに前記第１の周波数クロックよりも低速となる第２の周波数クロックをトリガ信号として動作する複数のフリップフロップからなる第１のフリップフロップ部と、
前記第１の遅延回路を構成する遅延素子と等価な単位遅延時間を有する複数の遅延素子が従属接続され、前記第２の周波数クロックを入力に持つ第２の遅延回路と、
前記第１の遅延回路を構成する遅延素子と等価な単位遅延時間を有する複数の遅延素子が従属接続され、前記第２の周波数クロックを入力に持つ第３の遅延回路と、
前記第２の周波数クロック及び前記第２の遅延回路に含まれる一部の遅延素子の出力をそれぞれ入力信号に持つとともに前記第３の遅延回路の出力をトリガ信号として動作する複数のフリップフロップからなる第２のフリップフロップ部と、
前記第２の遅延回路に含まれる一部の遅延素子の出力をそれぞれ入力信号に持つとともに前記第２の周波数クロックをトリガ信号として動作する複数のフリップフロップからなる第３のフリップフロップ部と、
前記第１のフリップフロップ部の各フリップフロップが保持するデータからなるデータ系列、及び、前記第２及び３のフリップフロップ部の各フリップフロップ部が保持するデータに基づいて、前記第２の周波数クロックの立ち上がりと前記第１の周波数クロックの立ち上がり及び立下りの時間差をディジタル値に変換するデコーダと、
を具備することを特徴とするＴＤＣ回路。
【請求項２】
前記第２のフリップフロップ部及び前記第３のフリップフロップ部の各出力からデコードしたデータを前記第２の周波数クロックの複数の周期にわたって平均化する平均化部をさらに備え、
前記デコーダは、前記平均化部で平均化したデータ及び前記第１のフリップフロップ部の各フリップフロップが保持するデータからなるデータ系列に基づいて、前記第２の周波数クロックの立ち上がりと前記第１の周波数クロックの立ち上がり及び立下りの時間差をディジタル値に変換する、
ことを特徴とする請求項１に記載のＴＤＣ回路。
【請求項３】
ディジタル値を用いて制御されるディジタル制御発振器と、
分周比の分数成分に相当する時間差をディジタル値に変換するための、請求項１又は２のいずれかに記載のＴＤＣ回路と、
分周比の整数成分をディジタル値に変換するアキュムレータと、
これらの分周比に相当するディジタル値を基に前記ディジタル制御発振器をディジタル的にフィードバック制御する制御手段と、
を具備することを特徴とするＰＬＬ回路。
【請求項４】
ディジタル値の制御データを用いて制御されるディジタル制御発振器と、
所定の基準周波数と所望の発振周波数との設定分周比を累積加算する第１の累積加算器と、
前記ディジタル制御発振器が出力する発振周波数の累積クロック数を計測する第２の累積加算器と、
前記第２の累積加算器の出力を、前記基準周波数クロックのエッジより後のタイミングで且つ最も早いタイミングの整数値としてサンプリングする第１の保持部と、
前記基準周波数クロックと前記ディジタル制御発振器が出力する発振周波数クロックのエッジ間の時間差をディジタル値に変換する、請求項１又は請求項２のいずれかに記載のＴＤＣ回路と、
前記第１の保持部でサンプリングした整数値と、前記ＴＤＣ回路で得られた前記基準周波数クロックと前記ディジタル制御発振器が出力クロックのエッジ間の時間差のディジタル値から、前記ディジタル制御発振器の出力クロック数の累積加算値を小数表示する小数表示部と、
前記第１の累積加算器の出力から前記小数表示部の出力を減じる第１の加算器と、
前記第１の加算器の出力を増幅する第１の可変利得回路と、
第１の設定値を前記第１の可変利得回路と等価な利得で増幅する第２の可変利得回路と、
前記第１の可変利得回路の出力から前記第２の可変利得回路の出力を減じる第２の加算器と、
前記第２の加算器の出力に前記設定分周比を加算する第３の加算器と、
前記第３の加算器の出力から、第２の設定値を減じる第４の加算器と、
前記第４の加算器の出力に第３の設定値を乗算する乗算器と、
を備え、
前記乗算器の出力を制御データとして前記ディジタル制御発振器に供給する、
ことを特徴とするＰＬＬ回路。
【請求項５】
請求項４に記載のＰＬＬ回路を備える、
ことを特徴とする無線通信装置。
【請求項６】
請求項１又は２のいずれかに記載のＴＤＣ回路と、
前記ＴＤＣ回路のフリップフロップに入力される前記第１の周波数クロックと前記第２の周波数クロック間の相対遅延時間を検出するフリップフロップ相対遅延時間検出回路と、
複数の遅延素子が従属接続され、高速な第１の周波数クロックを入力に持つ第１の遅延回路と、
前記第１の遅延回路の各遅延素子の出力に接続され、前記フリップフロップ相対遅延時間検出回路により検出された相対遅延時間に応じて、いずれかの遅延素子の出力を前記ＴＤＣ回路への入力信号として選択的に出力する第１のマルチプレクサと、
複数の遅延素子が従属接続され、前記第１の周波数クロックよりも低速となる第２の周波数クロックを入力に持つ第２の遅延回路と、
前記第２の遅延回路の各遅延素子の出力に接続され、前記フリップフロップ相対遅延時間検出回路により検出された相対遅延時間に応じて、いずれかの遅延素子の出力を前記ＴＤＣ回路へのトリガ信号として選択的に出力する第２のマルチプレクサと、
前記ＴＤＣ回路が出力する前記第２の周波数クロックの立ち上がりと前記第１の周波数クロックの立ち上がり及び立下りの時間差のディジタル値に基づいて、前記第２の周波数クロックを前記第１の周波数クロックでサンプリングしてサンプリング信号を生成するためのサンプリング・エッジを選択するサンプリング・エッジ選択回路と、
前記サンプリング・エッジ選択回路が選択したサンプリング・エッジに応じた小数点部分の演算を行なう小数点演算回路と、
を具備することを特徴とする、フリップフロップの相対遅延時間補償機能付きのＴＤＣ回路。
【請求項７】
前記サンプリング信号の生成に用いるフリップフロップの遅延時間差のディジタル値を検出する手段をさらに備える、
ことを特徴とする請求項６に記載のＴＤＣ回路。
【請求項１】
複数の遅延素子が従属接続され、高速な第１の周波数クロックを入力に持つ第１の遅延回路と、
各遅延素子の出力をそれぞれ入力信号に持つとともに前記第１の周波数クロックよりも低速となる第２の周波数クロックをトリガ信号として動作する複数のフリップフロップからなる第１のフリップフロップ部と、
前記第１の遅延回路を構成する遅延素子と等価な単位遅延時間を有する複数の遅延素子が従属接続され、前記第２の周波数クロックを入力に持つ第２の遅延回路と、
前記第１の遅延回路を構成する遅延素子と等価な単位遅延時間を有する複数の遅延素子が従属接続され、前記第２の周波数クロックを入力に持つ第３の遅延回路と、
前記第２の周波数クロック及び前記第２の遅延回路に含まれる一部の遅延素子の出力をそれぞれ入力信号に持つとともに前記第３の遅延回路の出力をトリガ信号として動作する複数のフリップフロップからなる第２のフリップフロップ部と、
前記第２の遅延回路に含まれる一部の遅延素子の出力をそれぞれ入力信号に持つとともに前記第２の周波数クロックをトリガ信号として動作する複数のフリップフロップからなる第３のフリップフロップ部と、
前記第１のフリップフロップ部の各フリップフロップが保持するデータからなるデータ系列、及び、前記第２及び３のフリップフロップ部の各フリップフロップ部が保持するデータに基づいて、前記第２の周波数クロックの立ち上がりと前記第１の周波数クロックの立ち上がり及び立下りの時間差をディジタル値に変換するデコーダと、
を具備することを特徴とするＴＤＣ回路。
【請求項２】
前記第２のフリップフロップ部及び前記第３のフリップフロップ部の各出力からデコードしたデータを前記第２の周波数クロックの複数の周期にわたって平均化する平均化部をさらに備え、
前記デコーダは、前記平均化部で平均化したデータ及び前記第１のフリップフロップ部の各フリップフロップが保持するデータからなるデータ系列に基づいて、前記第２の周波数クロックの立ち上がりと前記第１の周波数クロックの立ち上がり及び立下りの時間差をディジタル値に変換する、
ことを特徴とする請求項１に記載のＴＤＣ回路。
【請求項３】
ディジタル値を用いて制御されるディジタル制御発振器と、
分周比の分数成分に相当する時間差をディジタル値に変換するための、請求項１又は２のいずれかに記載のＴＤＣ回路と、
分周比の整数成分をディジタル値に変換するアキュムレータと、
これらの分周比に相当するディジタル値を基に前記ディジタル制御発振器をディジタル的にフィードバック制御する制御手段と、
を具備することを特徴とするＰＬＬ回路。
【請求項４】
ディジタル値の制御データを用いて制御されるディジタル制御発振器と、
所定の基準周波数と所望の発振周波数との設定分周比を累積加算する第１の累積加算器と、
前記ディジタル制御発振器が出力する発振周波数の累積クロック数を計測する第２の累積加算器と、
前記第２の累積加算器の出力を、前記基準周波数クロックのエッジより後のタイミングで且つ最も早いタイミングの整数値としてサンプリングする第１の保持部と、
前記基準周波数クロックと前記ディジタル制御発振器が出力する発振周波数クロックのエッジ間の時間差をディジタル値に変換する、請求項１又は請求項２のいずれかに記載のＴＤＣ回路と、
前記第１の保持部でサンプリングした整数値と、前記ＴＤＣ回路で得られた前記基準周波数クロックと前記ディジタル制御発振器が出力クロックのエッジ間の時間差のディジタル値から、前記ディジタル制御発振器の出力クロック数の累積加算値を小数表示する小数表示部と、
前記第１の累積加算器の出力から前記小数表示部の出力を減じる第１の加算器と、
前記第１の加算器の出力を増幅する第１の可変利得回路と、
第１の設定値を前記第１の可変利得回路と等価な利得で増幅する第２の可変利得回路と、
前記第１の可変利得回路の出力から前記第２の可変利得回路の出力を減じる第２の加算器と、
前記第２の加算器の出力に前記設定分周比を加算する第３の加算器と、
前記第３の加算器の出力から、第２の設定値を減じる第４の加算器と、
前記第４の加算器の出力に第３の設定値を乗算する乗算器と、
を備え、
前記乗算器の出力を制御データとして前記ディジタル制御発振器に供給する、
ことを特徴とするＰＬＬ回路。
【請求項５】
請求項４に記載のＰＬＬ回路を備える、
ことを特徴とする無線通信装置。
【請求項６】
請求項１又は２のいずれかに記載のＴＤＣ回路と、
前記ＴＤＣ回路のフリップフロップに入力される前記第１の周波数クロックと前記第２の周波数クロック間の相対遅延時間を検出するフリップフロップ相対遅延時間検出回路と、
複数の遅延素子が従属接続され、高速な第１の周波数クロックを入力に持つ第１の遅延回路と、
前記第１の遅延回路の各遅延素子の出力に接続され、前記フリップフロップ相対遅延時間検出回路により検出された相対遅延時間に応じて、いずれかの遅延素子の出力を前記ＴＤＣ回路への入力信号として選択的に出力する第１のマルチプレクサと、
複数の遅延素子が従属接続され、前記第１の周波数クロックよりも低速となる第２の周波数クロックを入力に持つ第２の遅延回路と、
前記第２の遅延回路の各遅延素子の出力に接続され、前記フリップフロップ相対遅延時間検出回路により検出された相対遅延時間に応じて、いずれかの遅延素子の出力を前記ＴＤＣ回路へのトリガ信号として選択的に出力する第２のマルチプレクサと、
前記ＴＤＣ回路が出力する前記第２の周波数クロックの立ち上がりと前記第１の周波数クロックの立ち上がり及び立下りの時間差のディジタル値に基づいて、前記第２の周波数クロックを前記第１の周波数クロックでサンプリングしてサンプリング信号を生成するためのサンプリング・エッジを選択するサンプリング・エッジ選択回路と、
前記サンプリング・エッジ選択回路が選択したサンプリング・エッジに応じた小数点部分の演算を行なう小数点演算回路と、
を具備することを特徴とする、フリップフロップの相対遅延時間補償機能付きのＴＤＣ回路。
【請求項７】
前記サンプリング信号の生成に用いるフリップフロップの遅延時間差のディジタル値を検出する手段をさらに備える、
ことを特徴とする請求項６に記載のＴＤＣ回路。
【図１】
【図２Ａ】
【図２Ｂ】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７Ａ】
【図１７Ｂ】
【図１８】
【図１９Ａ】
【図１９Ｂ】
【図１９Ｃ】
【図２０】
【図２１】
【図２Ａ】
【図２Ｂ】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７Ａ】
【図１７Ｂ】
【図１８】
【図１９Ａ】
【図１９Ｂ】
【図１９Ｃ】
【図２０】
【図２１】
【公開番号】特開２０１０−２８６００（Ｐ２０１０−２８６００Ａ）
【公開日】平成２２年２月４日（２０１０．２．４）
【国際特許分類】
【出願番号】特願２００８−１８９３４４（Ｐ２００８−１８９３４４）
【出願日】平成２０年７月２３日（２００８．７．２３）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２２年２月４日（２０１０．２．４）
【国際特許分類】
【出願日】平成２０年７月２３日（２００８．７．２３）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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