制御装置、クロック同期方法
【課題】ＤＰＬＬ回路において、入力クロックの瞬間的な位相跳びによる出力クロックの位相跳びの発生を抑制する。
【解決手段】出力クロックを入力クロックに同期させる制御を行う制御装置は、前記入力クロックと前記出力クロックとの位相差をカウントするカウント部と、前記カウント部がカウントした位相差のうち、所定範囲内の位相差を示すカウント値を抽出する抽出部と、抽出された前記所定範囲内の位相差を示すカウント値に基づいて位相差情報を生成する位相差情報生成部と、前記位相差情報生成部により生成された前記位相差情報に基づいて、生成する前記出力クロックの周波数を制御可能なクロック生成部と、を備える。
【解決手段】出力クロックを入力クロックに同期させる制御を行う制御装置は、前記入力クロックと前記出力クロックとの位相差をカウントするカウント部と、前記カウント部がカウントした位相差のうち、所定範囲内の位相差を示すカウント値を抽出する抽出部と、抽出された前記所定範囲内の位相差を示すカウント値に基づいて位相差情報を生成する位相差情報生成部と、前記位相差情報生成部により生成された前記位相差情報に基づいて、生成する前記出力クロックの周波数を制御可能なクロック生成部と、を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック同期の制御を行う制御装置及びクロック同期方法に関する。例えば、通信装置に備えられるＤＰＬＬ（Ｄｉｇｉｔａｌ Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路に用いられると特に好適である。
【背景技術】
【０００２】
無線通信基地局のような通信装置は、例えば、ＤＰＬＬ回路を用いて、上位局とのディジタル同期網であるＨＷＹ（Ｈｉｇｈｗａｙ）回線から抽出されるクロックに同期したシステムクロック（例えば、３．８４ＭＨｚ）を生成する。
【０００３】
ＤＰＬＬ回路の構成例を図１０に示す。ＤＰＬＬ回路はアナログのＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路（例えば、特許文献１）と同様、入力クロックに位相同期した出力クロックを発生するものであるが、ＰＬＬ回路の構成要素である位相比較器、ループフィルタ、発振器がディジタル化されたものである。
【０００４】
図において、５はＨＷＹインタフェース、６は位相比較器、７はループフィルタ、８は発振器、９は分周器を示す。
【０００５】
なお、図の例では、位相比較器６にはＤＰＤ（Ｄｉｇｉｔａｌ Ｐｈａｓｅ Ｄｅｔｅｃｔｏｒ）、ループフィルタ７にはＤＬＦ（Ｄｉｇｉｔａｌ Ｌｏｏｐ Ｆｉｌｔｅｒ）、発振器４にはＮＣＯ（Ｎｕｍｅｒｉｃａｌｌｙ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ)が用いられる。
【０００６】
ＨＷＹ回線から抽出されるクロック信号が、ＨＹＷインタフェース５を介してＤＰＬＬ回路の位相比較器６に入力される。
【０００７】
位相比較器６は、ＨＹＷインタフェース５からの入力クロックと、分周器９で分周（周波数が１／Ｎ倍に変換）された発振器４からの出力クロックとの位相差をカウントし、カウントした結果を位相差情報としてディジタル値で出力する。
【０００８】
位相比較器６から出力された位相差情報を含む信号はループフィルタ７を介して発振器８に入力される。
【０００９】
発振器８は、入力された位相差情報に基づいて出力周波数を変化させることにより、ＨＹＷインタフェース５から位相比較器への入力クロックと同期した出力クロックを発生する。
【００１０】
発振器８からの出力クロックは、システムクロックとしてＤＰＬＬ回路から出力されるとともに、フィードバック制御により分周器５で分周され位相比較器６に入力される。
【００１１】
以上により、ＤＰＬＬ回路はＨＷＹ回線からの入力クロックと同期した出力クロックを生成する。
【００１２】
次に、図１０の位相比較器６において位相差情報を生成する過程をより詳細に説明する。
【００１３】
位相比較器６において複数の入力クロックの位相差を検出する原理を図１１に示す。
【００１４】
図１１において、ＲＥＦ（Ｒｅｆｅｒｅｎｃｅ）入力クロックは、図１１においてＨＹＷ回線から抽出され位相比較器６に入力される入力クロックを示す。また、ＦＢ（Ｆｅｅｄ Ｂａｃｋ）入力クロックは、図１１においてフィードバック制御により位相比較器６に入力される発振器８からの出力クロックを示す。
【００１５】
また、カウントクロックは、ＲＥＦ入力クロック及びＦＢ入力クロックに比較して十分高速、すなわち高周波数の基準クロックである。
【００１６】
位相比較器６は、ＲＥＦ入力クロック及びＦＢ入力クロックのそれぞれの立ち上がりエッジを検出する。そして、ＲＥＦ入力クロックの立ち上がりエッジの検出からＦＢ入力クロックの立ち上がりエッジの検出までの位相差をカウントクロックでカウントする。
【００１７】
位相比較器６の構成例を図１２に示す。
【００１８】
図において、３０１はＲＥＦ入力クロックのエッジ検出部、３０２はＦＢ入力クロックのエッジ検出部、３０３は位相差カウント部、３０４は履歴レジスタ、３０５は加算回路を示す。
【００１９】
エッジ検出部３０１及びエッジ検出部３０２は、それぞれＲＥＦ入力クロックの立ち上がりエッジ及びＦＢクロックの立ち上がりエッジを検出し、検出情報を位相差カウント部３０３に送る。
【００２０】
位相差カウント部３０３は、エッジ検出部３０１及びエッジ検出部３０２から取得する検出情報に基づき、ＲＥＦ入力クロックの立ち上がりエッジとＦＢ入力クロックの立ち上がりエッジとの位相差をカウントクロックでカウントし、カウントした値（以下、カウント値と表記）を履歴レジスタ３０４に格納する。
【００２１】
履歴レジスタ３０４は複数のレジスタを備え、それぞれに位相差カウント部３０３でカウントされたカウント値１〜ｍが、例えばＲＥＦ入力クロックの周波数（比較周波数）の逆数の周期で順次格納される。
【００２２】
加算回路３０５は、履歴レジスタ３０４に格納されたカウント値１〜ｍを加算しトータル値を算出する。加算回路３０５は算出したトータル値を位相差情報として出力する。
【００２３】
具体的例として、比較周波数を８ｋＨｚ、カウントクロックの周波数を７７．７６ＭＨｚとすると、位相比較器６における位相差の検出分解能ΔＰは、下記数式１の通りとなる。
【００２４】
【数１】
【００２５】
また、ＤＰＬＬ回路がロック状態、すなわち、ＤＰＬＬ回路への入力クロックと出力クロックとが同期したと判定される状態として収束するときの、位相比較器６への入力クロック（ＲＥＦ入力クロック及びＦＢ入力クロック）の位相差を１８０度とした場合、当該ロック状態におけるカウントクロックによるカウント値は、数式２により、
【００２６】
【数２】
【００２７】
と求められる。
【００２８】
上記の例では、ロック状態の位相差カウント値は４８６０で推移し、当該カウント値の変動量は発振器８の安定度等に応じて、通常±１〜１０カウント程度（位相差で０．１ｍ〜１ｍＵＩ：Ｕｎｉｔ Ｉｎｔｅｒｖａｌ程度）である。よって、履歴レジスタ３０４に格納されるカウント値は４８６０±１〜１０となり、例えば図１３に示すように、履歴レジスタ３０４に８個のカウント値が格納される場合、加算回路３０５により算出され出力されるトータル値は３８８８０±８〜８０となる。
【００２９】
ＤＰＬＬ回路に入力される入力クロックは、例えば、回線や装置内に生じる雑音や漏話による外乱等により、瞬間的な位相跳びが発生することがある。このように位相跳びが発生する場合も、ＤＰＬＬ回路は当該入力クロックに同期した出力クロック（システムクロック）を生成するため、通信装置のシステムエラーを引き起こすという問題が生じる。
【００３０】
例えば、図１４のように、０．１ＵＩの瞬間的な位相跳びが発生した場合、位相差カウント部３０３によるカウント値はロック状態のときと比較して９７２カウント増加又は減少する。
【００３１】
位相差カウント部で算出された位相跳びに基づくカウント値は後段のループフィルタを介して発振器に入力され、発振器から出力される出力クロックにも位相跳びの影響が反映されることになる。つまり、ＤＰＬＬ回路への入力クロックに追従して出力クロックにも位相跳びが生じてしまう。
【００３２】
従来、上記のような課題に対し、例えば、ＤＰＬＬ回路に設けられるループフィルタの特性を変える、すなわち、カットオフ周波数を低く設定するという対策が提案されてきた。
【００３３】
しかし、カットオフ周波数を低く設定することにより上記位相跳びの影響は低減できるものの、ＤＰＬＬ回路の応答特性が低速化したり、より位相雑音特性の小さい高額な発振器が必要になり製造コストが上がるなどの新たな問題が生じることになる。
【００３４】
また、特許文献１には、ＰＬＬ回路において、位相差飛びの発生が判定された場合位相比較器での位相比較を禁止する技術が開示されている。しかし、位相比較が禁止されれば、ＶＣＸＯ（電圧制御発振回路）は入出力クロックの位相差によらない固定値により自走することとなり、ＶＣＸＯの精度に応じて出力クロックに周波数変動が生じることになる場合がある。
【特許文献１】特開２００２−１５２７３６号公報
【発明の開示】
【発明が解決しようとする課題】
【００３５】
ＤＰＬＬ回路において、入力クロックに生じる瞬間的な位相跳びの影響による、出力クロックについての位相跳びの発生を抑制する制御装置及びクロック同期方法を提供する。
【００３６】
また、ＤＰＬＬ回路に設けられるループフィルタのカットオフ周波数の設定を変更しなくても上記出力クロックについての位相跳びの発生を抑制する制御装置又はクロック同期方法を提供する。
【課題を解決するための手段】
【００３７】
例えば、出力クロックを入力クロックに同期させる制御を行う制御装置において、前記入力クロックと前記出力クロックとの位相差をカウントするカウント部と、前記カウント部がカウントした位相差のうち、所定範囲内の位相差を示すカウント値を抽出する抽出部と、抽出された前記所定範囲内の位相差を示すカウント値に基づいて位相差情報を生成する位相差情報生成部と、前記位相差情報生成部により生成された前記位相差情報に基づいて、生成する前記出力クロックの周波数を制御可能なクロック生成部と、を備えたことを特徴とする制御装置を用いる。
【発明の効果】
【００３８】
ＤＰＬＬ回路において、入力クロックに生じる瞬間的な位相跳びの影響による、出力クロックについての位相跳びの発生を抑制することが可能となる。
【００３９】
また、ＤＰＬＬ回路に設けられるループフィルタのカットオフ周波数の設定を変更しなくても上記出力クロックについての位相跳びの発生を抑制することが可能となる。
【発明を実施するための最良の形態】
【００４０】
以下、図面を用いて本実施について説明する。
【００４１】
（１）全体構成
図１は、本実施例に用いられるＤＰＬＬ回路の構成例を示す。
【００４２】
図において、１は位相比較器、２はループフィルタ、３は発振器、４は分周器を示す。
【００４３】
なお、例えば、位相比較器１にはＤＰＤ、ループフィルタ２にはＤＬＦ、発振器３にはＮＣＯを用いることができる。また、ループフィルタ２には、例えばＩＩＲフィルタ等が用いられ、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｃｅｓｓｏｒ）等により構成する。
【００４４】
図示しない外部回線（例えば、上位局と接続されたディジタル同期網）から抽出されるクロック信号が、ＤＰＬＬ回路の位相比較器１に入力される。
【００４５】
位相比較器１は、外部回線から抽出された入力クロックと、分周器４で分周（周波数が１／Ｎ倍に変換）された発振器３からの出力クロックとの位相差をカウントし、カウントした結果を位相差情報としてディジタル値で出力する。
【００４６】
位相比較器１から出力された位相差情報を含む信号はループフィルタ２によりフィルタ処理された後に発振器３に入力される。
【００４７】
発振器３は、入力された位相差情報に基づいて出力周波数を変化させることにより、外部回線から位相比較器へ入力された入力クロックと同期した出力クロックを生成する。
【００４８】
発振器３で生成された出力クロックは、システムクロックとしてＤＰＬＬ回路から出力されるとともに、フィードバック制御により分周器４で分周され位相比較器１に入力される。
【００４９】
以上により、本実施例のＤＰＬＬ回路は外部回線からの入力クロックと同期した出力クロックを生成する。
【００５０】
なお、以下、外部回路から抽出され位相比較器１に入力されるクロック信号をＲＥＦ入力クロックとし、発振器３から出力され分周された後に位相比較器１に入力されるクロック信号をＦＢ入力クロックとする。
【００５１】
（２）位相比較器の構成例
図２は、本実施例に用いられる位相比較器の構成例を示す。
【００５２】
図において、１０１はＲＥＦ入力クロックのエッジ検出部、１０２はＦＢ入力クロックのエッジ検出部、１０３は位相差カウント部、１０４は履歴レジスタ、１０５は加算回路、１０６は位相跳び判定回路、１０７は位相跳び補正回路、１０８はセレクタ回路を示す。
【００５３】
エッジ検出部１０１は、ＲＥＦ入力クロックの立ち上がりエッジを検出し、検出情報を位相差カウント部１０３に送る。また、同様に、エッジ検出部１０２は、ＦＢ入力クロックの立ち上がりエッジを検出し、検出情報を位相差カウント部１０３に送る。
【００５４】
位相差カウント部１０３は、エッジ検出部１０１及びエッジ検出部１０２から取得する検出情報に基づき、例えば図１１に示す原理を用いて、ＲＥＦ入力クロックの立ち上がりエッジとＦＢ入力クロックの立ち上がりエッジとの位相差をカウントクロックでカウントし、カウントした値（以下、カウント値と表記）を履歴レジスタ１０４に格納する。
【００５５】
履歴レジスタ１０４は複数のレジスタを備え、それぞれに位相差カウント部１０３でカウントされたカウント値１〜ｍが格納される。カウント値が更新される、すなわち、新たなカウント値がカウント値８として履歴レジスタ１０４に格納されると、更新前のカウント値２〜８はそれぞれカウント値１〜７としてシフトするとともに、更新前のカウント値１が履歴レジスタ１０４から削除される。カウント値が更新される周期はＲＥＦ入力クロックの周波数（比較周波数）の逆数とすることができる。
【００５６】
加算回路１０５は、履歴レジスタ１０４に格納されたカウント値を抽出するとともに、抽出したカウント値１〜ｍを加算することによりトータル値を算出する。加算回路１０５は算出したトータル値を用いて位相差情報を生成し出力する。
【００５７】
位相跳び判定回路１０６は、履歴レジスタ値１０４に格納される各カウント値を抽出し、抽出した各カウント値と予め設定されたカウント値の範囲との比較に基づいて、ＲＥＦ入力クロックの位相跳びの発生の有無を判定する。すなわち、位相跳び判定回路１０６は、履歴レジスタ値１０４に格納されるカウント値が、所定範囲内の位相差を示す場合は位相跳びが発生していないと判定し、当該所定範囲内でない位相差を示す場合は位相跳びが発生したと判定する。
【００５８】
位相跳び判定回路１０６における上記判定の基準となる所定範囲内の位相差を示すカウント値は適宜設定可能であり、例えば基地局装置の場合、ロック状態におけるカウント値±位相差０．１〜１ｍＵＩに相当するカウント値とすることが好ましい。
【００５９】
位相跳び判定回路１０６は、履歴レジスタ１０４に格納されるカウント値に基づいて位相跳びが発生していないと判定するとき、位相跳びが発生していないことを示す信号をセレクタ回路１０８に送出する。また、位相跳び判定回路１０６は、履歴レジスタ１０４に格納されるいずれかのカウント値に基づいて位相跳びが発生したと判定するとき、位相跳びが発生したことを示す信号を位相跳び補正回路１０７及びセレクタ回路１０８に送出する。ただし、位相跳び判定回路１０６は、位相跳びが発生していないと判定するときも位相跳びが発生していないことを示す信号をセレクタ回路１０８に送出しないこととしてもよい。
【００６０】
位相跳び補正回路１０７は、位相跳び判定回路１０６から位相跳びが発生したことを示す信号を受信すると、当該位相跳びが発生したと判定されたカウント値以外の履歴レジスタ１０４に格納されている各カウント値を抽出するとともに、抽出したカウント値に後述の演算を施すことにより得られる値を用いて位相差情報を生成し出力する。
【００６１】
セレクタ回路１０８には、加算回路１０５及び位相跳び補正回路１０７から出力された位相差情報が入力される。
【００６２】
セレクタ回路１０８は、位相差跳び判定回路１０６から受信する、位相跳びが発生していないことを示す信号又は位相跳びが発生したことを示す信号に基づいて、出力する位相差情報を選択する。すなわち、位相差跳びが発生していないことを示す信号を受信するとき又は位相差跳びが発生したことを示す信号を受信しないときは加算回路１０５からの位相差情報を出力し、位相跳びが発生したことを示す信号を受信するときは位相跳び補正回路１０７からの位相差情報を出力する。
【００６３】
セレクタ回路１０８から出力された位相差情報は図示しないループフィルタに入力される。
【００６４】
（３）位相差情報生成動作の詳細
図３〜図８を用いて、図２に示す位相比較器において位相差情報を生成する際の動作を具体的に説明する。なお、図２と共通する部分には同一の符号を付すものとする。
【００６５】
以下の説明において例として、ＲＥＦ入力クロックの周波数（比較周波数）を８ｋＨｚ、カウントクロック周波数を７７．７６ＭＨｚ、履歴レジスタのレジスタ数を８（ｍ＝８）とする。
【００６６】
上記の場合、ロック状態における位相差関係を１８０度とすると、数式２によりロック状態でのＲＥＦ入力クロックとＦＢ入力クロックとの位相差を示すカウントクロックのカウント値は４８６０となる。よって、例えば、位相跳び判定回路１０６に設定される所定範囲内の位相差を示すカウント値を４８６０±１〜１０とする。
【００６７】
図３は、履歴レジスタ１０４に格納されるカウント値１〜８がすべて４８６０±１〜１０の範囲である場合を示す。
【００６８】
位相差カウント部１０３でカウントされたカウント値がカウント値８として履歴レジスタ１０４に格納されると、位相跳び判定回路１０６は、カウント値８について位相跳びは発生していないと判定するので、セレクタ回路１０８は加算回路１０５が生成する位相差情報を出力する。ここで、加算回路１０５が生成する位相差情報は、カウント値１〜８のすべてを合算して得られるトータル値３８８８０±８〜８０を示す情報である。
【００６９】
図４〜６は、ＲＥＦ入力クロックに位相差跳びが発生し、カウント値８が４８６０±１〜１０の範囲を超える５８３２となる場合を示す。なお、履歴レジスタに既に格納されているカウント値１〜７は４８６０±１〜１０の範囲であるとする。
【００７０】
図４において、位相跳び判定回路１０６は、カウント値８について位相跳びが発生したと判定し、図示しない位相跳び補正回路１０７及びセレクタ回路１０８に対し、位相跳びが発生したことを示す信号を送出する。
【００７１】
図５において、位相跳び補正回路１０７は、カウント値８について位相跳びが発生したことを示す信号を受信すると、カウント値８を除くカウント値１〜７を用いて演算を行う。具体的には、カウント値１〜７の各カウント値を合算した値３４０２０±７〜７０に、（履歴レジスタに格納されるカウント値の数）／（所定範囲内の位相差を示すカウント値の数）である８／７を乗算する。位相跳び補正回路１０６は、演算により得られる値３８８８０±８〜８０を示す位相差情報を出力する。
【００７２】
図６は、位相跳びが発生したときのセレクタ回路１０８の動作を示す。
【００７３】
セレクタ回路１０８は、位相跳び判定回路１０６から位相跳びが発生したことを示す信号を受信すると、加算回路１０５で生成される位相差情報と位相跳び補正回路１０７で生成される位相差情報とのうち、位相跳び補正回路１０７で生成される位相差情報を選択して出力する制御を行う。したがって、セレクタ回路１０８は、図５で位相跳び補正回路１０７により演算された値３８８８０±８〜８０を示す位相差情報を出力する。
【００７４】
以上によれば、カウント値８について発生した位相跳びの影響を発振器３での制御に及ばせないことができる。つまり、ＤＰＬＬ回路において、位相比較器へ入力される入力クロックに瞬間的な位相跳びが生じても、当該位相跳びの発生により発振器で生成される出力クロックに急激な変動が生じないようにすることが可能となる。
【００７５】
（４）変形例
上記の実施例では、ロック時にＤＰＬＬ回路の位相比較器へ入力される入力クロックに瞬間的な位相跳びが発生した場合に、当該位相跳びの影響により発振器から出力される出力クロックに急激な変動が生じないようにするものである。
【００７６】
一方、本変形例では、位相比較器へ入力される入力クロックの位相跳びが瞬間的である場合は上記実施例と同様の動作を実行し、更に、当該入力クロックの位相跳びが瞬間的でない、すなわち、連続的に入力クロックと出力クロックとが所定範囲内でない位相差を生じる場合は当該位相跳びに応じて、発振器で出力される出力クロックが変動するよう制御する機能が追加される。
【００７７】
すなわち、本変形例では、例えば位相跳び判定回路が、履歴レジスタに格納されるカウント値に基づいて、位相比較器へ入力される入力クロックに生じる位相跳びが瞬間的であるか否かを判定する。
【００７８】
なお、上記の連続的に入力クロックと出力クロックとが所定範囲内でない位相差を生じる場合とは、通常の引き込み時のような場合である。
【００７９】
以下、図７〜図９を用いて本変形例の具体的な動作を説明する。
【００８０】
図７〜図９において、２０３は位相差カウント部、２０４は履歴レジスタ、２０５は加算回路、２０６は位相跳び判定回路、２０７は位相跳び補正回路、２０８はセレクタ回路を示す。なお、図７〜９において共通する部分には同一の符号を付すものとする。
【００８１】
なお、上記の実施例の説明と同様、ＲＥＦ入力クロックの周波数（比較周波数）を８ｋＨｚ、カウントクロック周波数を７７．７６ＭＨｚ、履歴レジスタのレジスタ数を８（ｍ＝８）とし、位相跳び判定回路に設定される所定範囲内の位相差を示すカウント値を４８６０±１〜１０とする。
【００８２】
図７、図８は、ＲＥＦ入力クロックに生じる位相跳びが瞬間的である場合の位相跳び判定回路２０６の動作を示す。図には、履歴レジスタ２０４に格納されるカウント値の更新により、所定範囲内でない位相差を示すカウント値（カウント値７）の次に所定範囲内の位相差を示すカウント値（カウント値８）が格納される場合を例に示す。
【００８３】
上記の場合、位相跳び判定回路２０６は履歴レジスタ２０４に格納されているカウント値５８３２（＝４８６０±９７２）を示すカウント値７について位相跳びが発生したと判定する。また、位相跳び判定回路２０６は、カウント値７の前のカウント値６又は後のカウント値８のいずれも所定範囲内の位相差を示すカウント値であり位相跳びが発生したと判定しないため、カウント値７の位相跳びは瞬間的であると判定する。
【００８４】
よって、位相跳び判定回路２０６は上記判定結果に基づき、図示しない位相跳び補正回路２０７及びセレクタ回路２０８に対し、位相跳びが発生したことを示す信号を送出する。
【００８５】
図８において、加算回路２０５は、図７の履歴レジスタ２０４に格納されたカウント値を抽出するとともに、抽出したカウント値１〜８を加算することによりトータル値を算出する。上記の場合、加算回路２０５が生成する位相差情報は、カウント値１〜８のすべてを合算して得られるトータル値３９８５２±７〜７０を示す情報である。加算回路２０５は算出したトータル値を用いて位相差情報を生成し出力する。
【００８６】
位相跳び補正回路２０７は、位相跳び判定回路２０６から、カウント値７について位相跳びが発生したことを示す信号を受信すると、カウント値７を除くカウント値１〜６、８を用いて図５の場合と同様の演算を行う。具体的には、カウント値１〜６、８の各カウント値を合算した値３４０２０±７〜７０に８／７を乗算する。位相跳び補正回路２０６は、演算により得られる値３８８８０±８〜８０を示す位相差情報を出力する。
【００８７】
セレクタ回路２０８は、位相差跳び判定回路２０６から受信する、位相跳びが発生していないことを示す信号又は位相跳びが発生したことを示す信号、及び、入力クロックに連続的に所定範囲内でない位相差が発生したことを示す信号に基づいて、出力する位相差情報を選択する。すなわち、位相跳びが発生したことを示す信号を受信しないとき、位相跳びが発生していないことを示す信号を受信するとき、又は入力クロックに連続的に所定範囲内でない位相差が発生したことを示す信号を受信するときは加算回路２０５からの位相差情報を出力する。一方、位相跳びが発生したことを示す信号を受信するときは位相跳び補正回路２０７からの位相差情報を出力する。
【００８８】
よって、セレクタ回路２０８は、位相跳び判定回路２０６から位相跳びが発生したことを示す信号を受信すると、加算回路２０５で生成される位相差情報と位相跳び補正回路２０７で生成される位相差情報とのうち、位相跳び補正回路２０７で生成される位相差情報を選択して出力する制御を行う。したがって、セレクタ回路２０８は、位相跳び補正回路２０７により演算された値３８８８０±８〜８０を示す位相差情報を出力する。
【００８９】
次に、図９は、ＲＥＦ入力クロックの位相跳びが瞬間的でない、すなわち、連続的に所定範囲内でない位相差を生じる場合の位相跳び判定回路２０６の動作を示す。図には、履歴レジスタ２０４に格納されるカウント値の更新により、所定範囲内でない位相差を示すカウント値（カウント値７）の次に、更に所定範囲内でない位相差を示すカウント値（カウント値８）が格納される場合を例に示す。
【００９０】
位相差カウント部２０３でカウントされたカウント値がカウント値８として履歴レジスタ２０４に格納されると、履歴レジスタ２０４のカウント値が更新される。
【００９１】
加算回路２０５は、履歴レジスタ２０４に格納されたカウント値を抽出するとともに、抽出したカウント値１〜８を加算することによりトータル値を算出する。上記の場合、加算回路２０５が生成する位相差情報は、カウント値１〜８のすべてを合算して得られるトータル値４０８２４±６〜６０を示す情報である。加算回路２０５は算出したトータル値を用いて位相差情報を生成し出力する。
【００９２】
位相跳び判定回路２０６は、履歴レジスタ値２０４に格納される各カウント値を抽出し、カウント値５８３２（＝４８６０±９７２）を示す、カウント値７及び上記更新により新たに格納されたカウント値８のそれぞれについて位相跳びが発生したと判定する。また、位相跳び判定回路２０６は、履歴レジスタ２０４に連続して格納された複数のカウント値について位相跳びが発生したと判定することにより、カウント値７及びカウント値８の位相跳びは瞬間的ではない、すなわち、入力クロックに連続的に所定範囲内でない位相差が発生したと判定する。なお、入力クロックに連続的に所定範囲内でない位相差が発生したと判定する基準、すなわち、カウント値に連続して位相跳びが発生したと判定する回数は２回以上の回数で適宜設定可能とする。
【００９３】
よって、位相跳び判定回路２０６は上記判定の結果に基づき、位相跳び判定回路２０６は上記判定結果に基づき、位相跳び補正回路２０７に対し、位相跳びが発生したことを示す信号を送出するとともに、セレクタ回路２０８に対し、入力クロックに連続的に所定範囲内でない位相差が発生したことを示す信号を送出する。
【００９４】
位相跳び補正回路２０６は、カウント値７及びカウント値８について位相跳びが発生したことを示す信号を受信すると、カウント値７及びカウント値８を除くカウント値１〜６を用いて演算を行う。具体的には、図５の場合と同様に、カウント値１〜６の各カウント値を合算した値２９１６０±６〜６０に８／６を乗算する。位相跳び補正回路２０７は、演算により得られる値３８８８０±８〜８０を示す位相差情報を出力する。
【００９５】
セレクタ回路２０８は、位相跳び判定回路２０６から入力クロックに連続的に所定範囲内でない位相差が発生したことを示す信号を受信すると、加算回路２０５で生成される位相差情報と位相跳び補正回路２０７で生成される位相差情報とのうち、加算回路２０５で生成される位相差情報を選択して出力する制御を行う。したがって、セレクタ回路２０８は、加算回路２０７により演算された値４０８２４±６〜６０を示す位相差情報を出力する。
【００９６】
上記では、位相跳び判定回路２０６は、判定の結果に基づき、位相跳び補正回路２０７に対し、位相跳びが発生したことを示す信号を送出するとしたが、入力クロックに連続的に所定範囲内でない位相差が発生したと判定するときは、位相跳び補正回路２０７に位相跳びが発生したことを示す信号を送出しないこととしてもよい。
【００９７】
以上によれば、位相比較器へ入力される入力クロックの位相跳びが瞬間的である場合は上記実施例と同様の動作を実行し、更に、当該入力クロックの位相跳びが瞬間的でない、すなわち、連続的に所定範囲内でない位相差を生じる場合は当該位相跳びに応じて発振器で出力される出力クロックが変動するよう制御することができる。
【００９８】
したがって、ＤＰＬＬ回路において、位相比較器へ入力される入力クロックに瞬間的な位相跳びが生じても、当該位相跳びにより発振器で出力される出力クロックに急激な変動が生じないようにするとともに、当該入力クロックに連続的に所定範囲内でない位相差が発生する場合は当該位相差が抑制されるよう発振器で出力される出力クロックを制御することが可能となる。
【００９９】
（５）その他
上記の実施例及び実施例の変形例において、位相跳び判定回路で位相跳びが発生したと判定するとき、位相跳び判定回路は位相跳びが発生したことを示す信号を加算回路に送出し、加算回路は当該位相跳びが発生したことを示す信号の受信により、履歴レジスタに格納されているカウント値の合算を行わないよう制御されてもよい。
【０１００】
また、上記の実施例及び実施例の変形例において、履歴レジスタに格納されるカウント値のうち、設定された所定範囲内でない位相差を示すカウント値は、所定範囲内の位相差のカウント値に書き換えられる、又は消去されることとしてもよい。
【図面の簡単な説明】
【０１０１】
【図１】本実施例に用いられるＤＰＬＬ回路の構成例
【図２】本実施例に用いられる位相比較器の構成例
【図３】位相比較器において位相差情報を生成する際の動作例（位相跳びが発生してい ない場合）
【図４】位相跳び発生時の位相跳び判定回路の動作例
【図５】位相跳び発生時の位相跳び補正回路の動作例
【図６】位相跳び発生時のセレクタ回路の動作例
【図７】位相跳びの発生が瞬間的である場合の位相跳び判定回路の動作例
【図８】位相跳びの発生が瞬間的である場合のセレクタ回路の動作例
【図９】位相比較器において位相差情報を生成する際の動作例（位相跳びの発生が瞬間 的でない場合）
【図１０】従来のＤＰＬＬ回路の構成例
【図１１】位相比較器において複数の入力クロックの位相差を検出する原理
【図１２】従来の位相比較器の構成例
【図１３】従来の位相比較器において位相差情報を生成する際の動作例（位相跳びが発 生していない場合）
【図１４】従来の位相比較器において位相差情報を生成する際の動作例（位相跳びが発 生した場合
【符号の説明】
【０１０２】
１、６ 位相比較器
２、７ ループフィルタ
３、８ 発振器
４、９ 分周器
５ ＨＷＹインタフェース
１０１、１０２ エッジ検出部
１０３、２０３ 位相差カウント部
１０４、２０４ 履歴レジスタ
１０５、２０５ 加算器
１０６、２０６ 位相跳び判定回路
１０７、２０７ 位相跳び補正回路
１０８、２０８ セレクタ
【技術分野】
【０００１】
本発明は、クロック同期の制御を行う制御装置及びクロック同期方法に関する。例えば、通信装置に備えられるＤＰＬＬ（Ｄｉｇｉｔａｌ Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路に用いられると特に好適である。
【背景技術】
【０００２】
無線通信基地局のような通信装置は、例えば、ＤＰＬＬ回路を用いて、上位局とのディジタル同期網であるＨＷＹ（Ｈｉｇｈｗａｙ）回線から抽出されるクロックに同期したシステムクロック（例えば、３．８４ＭＨｚ）を生成する。
【０００３】
ＤＰＬＬ回路の構成例を図１０に示す。ＤＰＬＬ回路はアナログのＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路（例えば、特許文献１）と同様、入力クロックに位相同期した出力クロックを発生するものであるが、ＰＬＬ回路の構成要素である位相比較器、ループフィルタ、発振器がディジタル化されたものである。
【０００４】
図において、５はＨＷＹインタフェース、６は位相比較器、７はループフィルタ、８は発振器、９は分周器を示す。
【０００５】
なお、図の例では、位相比較器６にはＤＰＤ（Ｄｉｇｉｔａｌ Ｐｈａｓｅ Ｄｅｔｅｃｔｏｒ）、ループフィルタ７にはＤＬＦ（Ｄｉｇｉｔａｌ Ｌｏｏｐ Ｆｉｌｔｅｒ）、発振器４にはＮＣＯ（Ｎｕｍｅｒｉｃａｌｌｙ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ)が用いられる。
【０００６】
ＨＷＹ回線から抽出されるクロック信号が、ＨＹＷインタフェース５を介してＤＰＬＬ回路の位相比較器６に入力される。
【０００７】
位相比較器６は、ＨＹＷインタフェース５からの入力クロックと、分周器９で分周（周波数が１／Ｎ倍に変換）された発振器４からの出力クロックとの位相差をカウントし、カウントした結果を位相差情報としてディジタル値で出力する。
【０００８】
位相比較器６から出力された位相差情報を含む信号はループフィルタ７を介して発振器８に入力される。
【０００９】
発振器８は、入力された位相差情報に基づいて出力周波数を変化させることにより、ＨＹＷインタフェース５から位相比較器への入力クロックと同期した出力クロックを発生する。
【００１０】
発振器８からの出力クロックは、システムクロックとしてＤＰＬＬ回路から出力されるとともに、フィードバック制御により分周器５で分周され位相比較器６に入力される。
【００１１】
以上により、ＤＰＬＬ回路はＨＷＹ回線からの入力クロックと同期した出力クロックを生成する。
【００１２】
次に、図１０の位相比較器６において位相差情報を生成する過程をより詳細に説明する。
【００１３】
位相比較器６において複数の入力クロックの位相差を検出する原理を図１１に示す。
【００１４】
図１１において、ＲＥＦ（Ｒｅｆｅｒｅｎｃｅ）入力クロックは、図１１においてＨＹＷ回線から抽出され位相比較器６に入力される入力クロックを示す。また、ＦＢ（Ｆｅｅｄ Ｂａｃｋ）入力クロックは、図１１においてフィードバック制御により位相比較器６に入力される発振器８からの出力クロックを示す。
【００１５】
また、カウントクロックは、ＲＥＦ入力クロック及びＦＢ入力クロックに比較して十分高速、すなわち高周波数の基準クロックである。
【００１６】
位相比較器６は、ＲＥＦ入力クロック及びＦＢ入力クロックのそれぞれの立ち上がりエッジを検出する。そして、ＲＥＦ入力クロックの立ち上がりエッジの検出からＦＢ入力クロックの立ち上がりエッジの検出までの位相差をカウントクロックでカウントする。
【００１７】
位相比較器６の構成例を図１２に示す。
【００１８】
図において、３０１はＲＥＦ入力クロックのエッジ検出部、３０２はＦＢ入力クロックのエッジ検出部、３０３は位相差カウント部、３０４は履歴レジスタ、３０５は加算回路を示す。
【００１９】
エッジ検出部３０１及びエッジ検出部３０２は、それぞれＲＥＦ入力クロックの立ち上がりエッジ及びＦＢクロックの立ち上がりエッジを検出し、検出情報を位相差カウント部３０３に送る。
【００２０】
位相差カウント部３０３は、エッジ検出部３０１及びエッジ検出部３０２から取得する検出情報に基づき、ＲＥＦ入力クロックの立ち上がりエッジとＦＢ入力クロックの立ち上がりエッジとの位相差をカウントクロックでカウントし、カウントした値（以下、カウント値と表記）を履歴レジスタ３０４に格納する。
【００２１】
履歴レジスタ３０４は複数のレジスタを備え、それぞれに位相差カウント部３０３でカウントされたカウント値１〜ｍが、例えばＲＥＦ入力クロックの周波数（比較周波数）の逆数の周期で順次格納される。
【００２２】
加算回路３０５は、履歴レジスタ３０４に格納されたカウント値１〜ｍを加算しトータル値を算出する。加算回路３０５は算出したトータル値を位相差情報として出力する。
【００２３】
具体的例として、比較周波数を８ｋＨｚ、カウントクロックの周波数を７７．７６ＭＨｚとすると、位相比較器６における位相差の検出分解能ΔＰは、下記数式１の通りとなる。
【００２４】
【数１】
【００２５】
また、ＤＰＬＬ回路がロック状態、すなわち、ＤＰＬＬ回路への入力クロックと出力クロックとが同期したと判定される状態として収束するときの、位相比較器６への入力クロック（ＲＥＦ入力クロック及びＦＢ入力クロック）の位相差を１８０度とした場合、当該ロック状態におけるカウントクロックによるカウント値は、数式２により、
【００２６】
【数２】
【００２７】
と求められる。
【００２８】
上記の例では、ロック状態の位相差カウント値は４８６０で推移し、当該カウント値の変動量は発振器８の安定度等に応じて、通常±１〜１０カウント程度（位相差で０．１ｍ〜１ｍＵＩ：Ｕｎｉｔ Ｉｎｔｅｒｖａｌ程度）である。よって、履歴レジスタ３０４に格納されるカウント値は４８６０±１〜１０となり、例えば図１３に示すように、履歴レジスタ３０４に８個のカウント値が格納される場合、加算回路３０５により算出され出力されるトータル値は３８８８０±８〜８０となる。
【００２９】
ＤＰＬＬ回路に入力される入力クロックは、例えば、回線や装置内に生じる雑音や漏話による外乱等により、瞬間的な位相跳びが発生することがある。このように位相跳びが発生する場合も、ＤＰＬＬ回路は当該入力クロックに同期した出力クロック（システムクロック）を生成するため、通信装置のシステムエラーを引き起こすという問題が生じる。
【００３０】
例えば、図１４のように、０．１ＵＩの瞬間的な位相跳びが発生した場合、位相差カウント部３０３によるカウント値はロック状態のときと比較して９７２カウント増加又は減少する。
【００３１】
位相差カウント部で算出された位相跳びに基づくカウント値は後段のループフィルタを介して発振器に入力され、発振器から出力される出力クロックにも位相跳びの影響が反映されることになる。つまり、ＤＰＬＬ回路への入力クロックに追従して出力クロックにも位相跳びが生じてしまう。
【００３２】
従来、上記のような課題に対し、例えば、ＤＰＬＬ回路に設けられるループフィルタの特性を変える、すなわち、カットオフ周波数を低く設定するという対策が提案されてきた。
【００３３】
しかし、カットオフ周波数を低く設定することにより上記位相跳びの影響は低減できるものの、ＤＰＬＬ回路の応答特性が低速化したり、より位相雑音特性の小さい高額な発振器が必要になり製造コストが上がるなどの新たな問題が生じることになる。
【００３４】
また、特許文献１には、ＰＬＬ回路において、位相差飛びの発生が判定された場合位相比較器での位相比較を禁止する技術が開示されている。しかし、位相比較が禁止されれば、ＶＣＸＯ（電圧制御発振回路）は入出力クロックの位相差によらない固定値により自走することとなり、ＶＣＸＯの精度に応じて出力クロックに周波数変動が生じることになる場合がある。
【特許文献１】特開２００２−１５２７３６号公報
【発明の開示】
【発明が解決しようとする課題】
【００３５】
ＤＰＬＬ回路において、入力クロックに生じる瞬間的な位相跳びの影響による、出力クロックについての位相跳びの発生を抑制する制御装置及びクロック同期方法を提供する。
【００３６】
また、ＤＰＬＬ回路に設けられるループフィルタのカットオフ周波数の設定を変更しなくても上記出力クロックについての位相跳びの発生を抑制する制御装置又はクロック同期方法を提供する。
【課題を解決するための手段】
【００３７】
例えば、出力クロックを入力クロックに同期させる制御を行う制御装置において、前記入力クロックと前記出力クロックとの位相差をカウントするカウント部と、前記カウント部がカウントした位相差のうち、所定範囲内の位相差を示すカウント値を抽出する抽出部と、抽出された前記所定範囲内の位相差を示すカウント値に基づいて位相差情報を生成する位相差情報生成部と、前記位相差情報生成部により生成された前記位相差情報に基づいて、生成する前記出力クロックの周波数を制御可能なクロック生成部と、を備えたことを特徴とする制御装置を用いる。
【発明の効果】
【００３８】
ＤＰＬＬ回路において、入力クロックに生じる瞬間的な位相跳びの影響による、出力クロックについての位相跳びの発生を抑制することが可能となる。
【００３９】
また、ＤＰＬＬ回路に設けられるループフィルタのカットオフ周波数の設定を変更しなくても上記出力クロックについての位相跳びの発生を抑制することが可能となる。
【発明を実施するための最良の形態】
【００４０】
以下、図面を用いて本実施について説明する。
【００４１】
（１）全体構成
図１は、本実施例に用いられるＤＰＬＬ回路の構成例を示す。
【００４２】
図において、１は位相比較器、２はループフィルタ、３は発振器、４は分周器を示す。
【００４３】
なお、例えば、位相比較器１にはＤＰＤ、ループフィルタ２にはＤＬＦ、発振器３にはＮＣＯを用いることができる。また、ループフィルタ２には、例えばＩＩＲフィルタ等が用いられ、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｃｅｓｓｏｒ）等により構成する。
【００４４】
図示しない外部回線（例えば、上位局と接続されたディジタル同期網）から抽出されるクロック信号が、ＤＰＬＬ回路の位相比較器１に入力される。
【００４５】
位相比較器１は、外部回線から抽出された入力クロックと、分周器４で分周（周波数が１／Ｎ倍に変換）された発振器３からの出力クロックとの位相差をカウントし、カウントした結果を位相差情報としてディジタル値で出力する。
【００４６】
位相比較器１から出力された位相差情報を含む信号はループフィルタ２によりフィルタ処理された後に発振器３に入力される。
【００４７】
発振器３は、入力された位相差情報に基づいて出力周波数を変化させることにより、外部回線から位相比較器へ入力された入力クロックと同期した出力クロックを生成する。
【００４８】
発振器３で生成された出力クロックは、システムクロックとしてＤＰＬＬ回路から出力されるとともに、フィードバック制御により分周器４で分周され位相比較器１に入力される。
【００４９】
以上により、本実施例のＤＰＬＬ回路は外部回線からの入力クロックと同期した出力クロックを生成する。
【００５０】
なお、以下、外部回路から抽出され位相比較器１に入力されるクロック信号をＲＥＦ入力クロックとし、発振器３から出力され分周された後に位相比較器１に入力されるクロック信号をＦＢ入力クロックとする。
【００５１】
（２）位相比較器の構成例
図２は、本実施例に用いられる位相比較器の構成例を示す。
【００５２】
図において、１０１はＲＥＦ入力クロックのエッジ検出部、１０２はＦＢ入力クロックのエッジ検出部、１０３は位相差カウント部、１０４は履歴レジスタ、１０５は加算回路、１０６は位相跳び判定回路、１０７は位相跳び補正回路、１０８はセレクタ回路を示す。
【００５３】
エッジ検出部１０１は、ＲＥＦ入力クロックの立ち上がりエッジを検出し、検出情報を位相差カウント部１０３に送る。また、同様に、エッジ検出部１０２は、ＦＢ入力クロックの立ち上がりエッジを検出し、検出情報を位相差カウント部１０３に送る。
【００５４】
位相差カウント部１０３は、エッジ検出部１０１及びエッジ検出部１０２から取得する検出情報に基づき、例えば図１１に示す原理を用いて、ＲＥＦ入力クロックの立ち上がりエッジとＦＢ入力クロックの立ち上がりエッジとの位相差をカウントクロックでカウントし、カウントした値（以下、カウント値と表記）を履歴レジスタ１０４に格納する。
【００５５】
履歴レジスタ１０４は複数のレジスタを備え、それぞれに位相差カウント部１０３でカウントされたカウント値１〜ｍが格納される。カウント値が更新される、すなわち、新たなカウント値がカウント値８として履歴レジスタ１０４に格納されると、更新前のカウント値２〜８はそれぞれカウント値１〜７としてシフトするとともに、更新前のカウント値１が履歴レジスタ１０４から削除される。カウント値が更新される周期はＲＥＦ入力クロックの周波数（比較周波数）の逆数とすることができる。
【００５６】
加算回路１０５は、履歴レジスタ１０４に格納されたカウント値を抽出するとともに、抽出したカウント値１〜ｍを加算することによりトータル値を算出する。加算回路１０５は算出したトータル値を用いて位相差情報を生成し出力する。
【００５７】
位相跳び判定回路１０６は、履歴レジスタ値１０４に格納される各カウント値を抽出し、抽出した各カウント値と予め設定されたカウント値の範囲との比較に基づいて、ＲＥＦ入力クロックの位相跳びの発生の有無を判定する。すなわち、位相跳び判定回路１０６は、履歴レジスタ値１０４に格納されるカウント値が、所定範囲内の位相差を示す場合は位相跳びが発生していないと判定し、当該所定範囲内でない位相差を示す場合は位相跳びが発生したと判定する。
【００５８】
位相跳び判定回路１０６における上記判定の基準となる所定範囲内の位相差を示すカウント値は適宜設定可能であり、例えば基地局装置の場合、ロック状態におけるカウント値±位相差０．１〜１ｍＵＩに相当するカウント値とすることが好ましい。
【００５９】
位相跳び判定回路１０６は、履歴レジスタ１０４に格納されるカウント値に基づいて位相跳びが発生していないと判定するとき、位相跳びが発生していないことを示す信号をセレクタ回路１０８に送出する。また、位相跳び判定回路１０６は、履歴レジスタ１０４に格納されるいずれかのカウント値に基づいて位相跳びが発生したと判定するとき、位相跳びが発生したことを示す信号を位相跳び補正回路１０７及びセレクタ回路１０８に送出する。ただし、位相跳び判定回路１０６は、位相跳びが発生していないと判定するときも位相跳びが発生していないことを示す信号をセレクタ回路１０８に送出しないこととしてもよい。
【００６０】
位相跳び補正回路１０７は、位相跳び判定回路１０６から位相跳びが発生したことを示す信号を受信すると、当該位相跳びが発生したと判定されたカウント値以外の履歴レジスタ１０４に格納されている各カウント値を抽出するとともに、抽出したカウント値に後述の演算を施すことにより得られる値を用いて位相差情報を生成し出力する。
【００６１】
セレクタ回路１０８には、加算回路１０５及び位相跳び補正回路１０７から出力された位相差情報が入力される。
【００６２】
セレクタ回路１０８は、位相差跳び判定回路１０６から受信する、位相跳びが発生していないことを示す信号又は位相跳びが発生したことを示す信号に基づいて、出力する位相差情報を選択する。すなわち、位相差跳びが発生していないことを示す信号を受信するとき又は位相差跳びが発生したことを示す信号を受信しないときは加算回路１０５からの位相差情報を出力し、位相跳びが発生したことを示す信号を受信するときは位相跳び補正回路１０７からの位相差情報を出力する。
【００６３】
セレクタ回路１０８から出力された位相差情報は図示しないループフィルタに入力される。
【００６４】
（３）位相差情報生成動作の詳細
図３〜図８を用いて、図２に示す位相比較器において位相差情報を生成する際の動作を具体的に説明する。なお、図２と共通する部分には同一の符号を付すものとする。
【００６５】
以下の説明において例として、ＲＥＦ入力クロックの周波数（比較周波数）を８ｋＨｚ、カウントクロック周波数を７７．７６ＭＨｚ、履歴レジスタのレジスタ数を８（ｍ＝８）とする。
【００６６】
上記の場合、ロック状態における位相差関係を１８０度とすると、数式２によりロック状態でのＲＥＦ入力クロックとＦＢ入力クロックとの位相差を示すカウントクロックのカウント値は４８６０となる。よって、例えば、位相跳び判定回路１０６に設定される所定範囲内の位相差を示すカウント値を４８６０±１〜１０とする。
【００６７】
図３は、履歴レジスタ１０４に格納されるカウント値１〜８がすべて４８６０±１〜１０の範囲である場合を示す。
【００６８】
位相差カウント部１０３でカウントされたカウント値がカウント値８として履歴レジスタ１０４に格納されると、位相跳び判定回路１０６は、カウント値８について位相跳びは発生していないと判定するので、セレクタ回路１０８は加算回路１０５が生成する位相差情報を出力する。ここで、加算回路１０５が生成する位相差情報は、カウント値１〜８のすべてを合算して得られるトータル値３８８８０±８〜８０を示す情報である。
【００６９】
図４〜６は、ＲＥＦ入力クロックに位相差跳びが発生し、カウント値８が４８６０±１〜１０の範囲を超える５８３２となる場合を示す。なお、履歴レジスタに既に格納されているカウント値１〜７は４８６０±１〜１０の範囲であるとする。
【００７０】
図４において、位相跳び判定回路１０６は、カウント値８について位相跳びが発生したと判定し、図示しない位相跳び補正回路１０７及びセレクタ回路１０８に対し、位相跳びが発生したことを示す信号を送出する。
【００７１】
図５において、位相跳び補正回路１０７は、カウント値８について位相跳びが発生したことを示す信号を受信すると、カウント値８を除くカウント値１〜７を用いて演算を行う。具体的には、カウント値１〜７の各カウント値を合算した値３４０２０±７〜７０に、（履歴レジスタに格納されるカウント値の数）／（所定範囲内の位相差を示すカウント値の数）である８／７を乗算する。位相跳び補正回路１０６は、演算により得られる値３８８８０±８〜８０を示す位相差情報を出力する。
【００７２】
図６は、位相跳びが発生したときのセレクタ回路１０８の動作を示す。
【００７３】
セレクタ回路１０８は、位相跳び判定回路１０６から位相跳びが発生したことを示す信号を受信すると、加算回路１０５で生成される位相差情報と位相跳び補正回路１０７で生成される位相差情報とのうち、位相跳び補正回路１０７で生成される位相差情報を選択して出力する制御を行う。したがって、セレクタ回路１０８は、図５で位相跳び補正回路１０７により演算された値３８８８０±８〜８０を示す位相差情報を出力する。
【００７４】
以上によれば、カウント値８について発生した位相跳びの影響を発振器３での制御に及ばせないことができる。つまり、ＤＰＬＬ回路において、位相比較器へ入力される入力クロックに瞬間的な位相跳びが生じても、当該位相跳びの発生により発振器で生成される出力クロックに急激な変動が生じないようにすることが可能となる。
【００７５】
（４）変形例
上記の実施例では、ロック時にＤＰＬＬ回路の位相比較器へ入力される入力クロックに瞬間的な位相跳びが発生した場合に、当該位相跳びの影響により発振器から出力される出力クロックに急激な変動が生じないようにするものである。
【００７６】
一方、本変形例では、位相比較器へ入力される入力クロックの位相跳びが瞬間的である場合は上記実施例と同様の動作を実行し、更に、当該入力クロックの位相跳びが瞬間的でない、すなわち、連続的に入力クロックと出力クロックとが所定範囲内でない位相差を生じる場合は当該位相跳びに応じて、発振器で出力される出力クロックが変動するよう制御する機能が追加される。
【００７７】
すなわち、本変形例では、例えば位相跳び判定回路が、履歴レジスタに格納されるカウント値に基づいて、位相比較器へ入力される入力クロックに生じる位相跳びが瞬間的であるか否かを判定する。
【００７８】
なお、上記の連続的に入力クロックと出力クロックとが所定範囲内でない位相差を生じる場合とは、通常の引き込み時のような場合である。
【００７９】
以下、図７〜図９を用いて本変形例の具体的な動作を説明する。
【００８０】
図７〜図９において、２０３は位相差カウント部、２０４は履歴レジスタ、２０５は加算回路、２０６は位相跳び判定回路、２０７は位相跳び補正回路、２０８はセレクタ回路を示す。なお、図７〜９において共通する部分には同一の符号を付すものとする。
【００８１】
なお、上記の実施例の説明と同様、ＲＥＦ入力クロックの周波数（比較周波数）を８ｋＨｚ、カウントクロック周波数を７７．７６ＭＨｚ、履歴レジスタのレジスタ数を８（ｍ＝８）とし、位相跳び判定回路に設定される所定範囲内の位相差を示すカウント値を４８６０±１〜１０とする。
【００８２】
図７、図８は、ＲＥＦ入力クロックに生じる位相跳びが瞬間的である場合の位相跳び判定回路２０６の動作を示す。図には、履歴レジスタ２０４に格納されるカウント値の更新により、所定範囲内でない位相差を示すカウント値（カウント値７）の次に所定範囲内の位相差を示すカウント値（カウント値８）が格納される場合を例に示す。
【００８３】
上記の場合、位相跳び判定回路２０６は履歴レジスタ２０４に格納されているカウント値５８３２（＝４８６０±９７２）を示すカウント値７について位相跳びが発生したと判定する。また、位相跳び判定回路２０６は、カウント値７の前のカウント値６又は後のカウント値８のいずれも所定範囲内の位相差を示すカウント値であり位相跳びが発生したと判定しないため、カウント値７の位相跳びは瞬間的であると判定する。
【００８４】
よって、位相跳び判定回路２０６は上記判定結果に基づき、図示しない位相跳び補正回路２０７及びセレクタ回路２０８に対し、位相跳びが発生したことを示す信号を送出する。
【００８５】
図８において、加算回路２０５は、図７の履歴レジスタ２０４に格納されたカウント値を抽出するとともに、抽出したカウント値１〜８を加算することによりトータル値を算出する。上記の場合、加算回路２０５が生成する位相差情報は、カウント値１〜８のすべてを合算して得られるトータル値３９８５２±７〜７０を示す情報である。加算回路２０５は算出したトータル値を用いて位相差情報を生成し出力する。
【００８６】
位相跳び補正回路２０７は、位相跳び判定回路２０６から、カウント値７について位相跳びが発生したことを示す信号を受信すると、カウント値７を除くカウント値１〜６、８を用いて図５の場合と同様の演算を行う。具体的には、カウント値１〜６、８の各カウント値を合算した値３４０２０±７〜７０に８／７を乗算する。位相跳び補正回路２０６は、演算により得られる値３８８８０±８〜８０を示す位相差情報を出力する。
【００８７】
セレクタ回路２０８は、位相差跳び判定回路２０６から受信する、位相跳びが発生していないことを示す信号又は位相跳びが発生したことを示す信号、及び、入力クロックに連続的に所定範囲内でない位相差が発生したことを示す信号に基づいて、出力する位相差情報を選択する。すなわち、位相跳びが発生したことを示す信号を受信しないとき、位相跳びが発生していないことを示す信号を受信するとき、又は入力クロックに連続的に所定範囲内でない位相差が発生したことを示す信号を受信するときは加算回路２０５からの位相差情報を出力する。一方、位相跳びが発生したことを示す信号を受信するときは位相跳び補正回路２０７からの位相差情報を出力する。
【００８８】
よって、セレクタ回路２０８は、位相跳び判定回路２０６から位相跳びが発生したことを示す信号を受信すると、加算回路２０５で生成される位相差情報と位相跳び補正回路２０７で生成される位相差情報とのうち、位相跳び補正回路２０７で生成される位相差情報を選択して出力する制御を行う。したがって、セレクタ回路２０８は、位相跳び補正回路２０７により演算された値３８８８０±８〜８０を示す位相差情報を出力する。
【００８９】
次に、図９は、ＲＥＦ入力クロックの位相跳びが瞬間的でない、すなわち、連続的に所定範囲内でない位相差を生じる場合の位相跳び判定回路２０６の動作を示す。図には、履歴レジスタ２０４に格納されるカウント値の更新により、所定範囲内でない位相差を示すカウント値（カウント値７）の次に、更に所定範囲内でない位相差を示すカウント値（カウント値８）が格納される場合を例に示す。
【００９０】
位相差カウント部２０３でカウントされたカウント値がカウント値８として履歴レジスタ２０４に格納されると、履歴レジスタ２０４のカウント値が更新される。
【００９１】
加算回路２０５は、履歴レジスタ２０４に格納されたカウント値を抽出するとともに、抽出したカウント値１〜８を加算することによりトータル値を算出する。上記の場合、加算回路２０５が生成する位相差情報は、カウント値１〜８のすべてを合算して得られるトータル値４０８２４±６〜６０を示す情報である。加算回路２０５は算出したトータル値を用いて位相差情報を生成し出力する。
【００９２】
位相跳び判定回路２０６は、履歴レジスタ値２０４に格納される各カウント値を抽出し、カウント値５８３２（＝４８６０±９７２）を示す、カウント値７及び上記更新により新たに格納されたカウント値８のそれぞれについて位相跳びが発生したと判定する。また、位相跳び判定回路２０６は、履歴レジスタ２０４に連続して格納された複数のカウント値について位相跳びが発生したと判定することにより、カウント値７及びカウント値８の位相跳びは瞬間的ではない、すなわち、入力クロックに連続的に所定範囲内でない位相差が発生したと判定する。なお、入力クロックに連続的に所定範囲内でない位相差が発生したと判定する基準、すなわち、カウント値に連続して位相跳びが発生したと判定する回数は２回以上の回数で適宜設定可能とする。
【００９３】
よって、位相跳び判定回路２０６は上記判定の結果に基づき、位相跳び判定回路２０６は上記判定結果に基づき、位相跳び補正回路２０７に対し、位相跳びが発生したことを示す信号を送出するとともに、セレクタ回路２０８に対し、入力クロックに連続的に所定範囲内でない位相差が発生したことを示す信号を送出する。
【００９４】
位相跳び補正回路２０６は、カウント値７及びカウント値８について位相跳びが発生したことを示す信号を受信すると、カウント値７及びカウント値８を除くカウント値１〜６を用いて演算を行う。具体的には、図５の場合と同様に、カウント値１〜６の各カウント値を合算した値２９１６０±６〜６０に８／６を乗算する。位相跳び補正回路２０７は、演算により得られる値３８８８０±８〜８０を示す位相差情報を出力する。
【００９５】
セレクタ回路２０８は、位相跳び判定回路２０６から入力クロックに連続的に所定範囲内でない位相差が発生したことを示す信号を受信すると、加算回路２０５で生成される位相差情報と位相跳び補正回路２０７で生成される位相差情報とのうち、加算回路２０５で生成される位相差情報を選択して出力する制御を行う。したがって、セレクタ回路２０８は、加算回路２０７により演算された値４０８２４±６〜６０を示す位相差情報を出力する。
【００９６】
上記では、位相跳び判定回路２０６は、判定の結果に基づき、位相跳び補正回路２０７に対し、位相跳びが発生したことを示す信号を送出するとしたが、入力クロックに連続的に所定範囲内でない位相差が発生したと判定するときは、位相跳び補正回路２０７に位相跳びが発生したことを示す信号を送出しないこととしてもよい。
【００９７】
以上によれば、位相比較器へ入力される入力クロックの位相跳びが瞬間的である場合は上記実施例と同様の動作を実行し、更に、当該入力クロックの位相跳びが瞬間的でない、すなわち、連続的に所定範囲内でない位相差を生じる場合は当該位相跳びに応じて発振器で出力される出力クロックが変動するよう制御することができる。
【００９８】
したがって、ＤＰＬＬ回路において、位相比較器へ入力される入力クロックに瞬間的な位相跳びが生じても、当該位相跳びにより発振器で出力される出力クロックに急激な変動が生じないようにするとともに、当該入力クロックに連続的に所定範囲内でない位相差が発生する場合は当該位相差が抑制されるよう発振器で出力される出力クロックを制御することが可能となる。
【００９９】
（５）その他
上記の実施例及び実施例の変形例において、位相跳び判定回路で位相跳びが発生したと判定するとき、位相跳び判定回路は位相跳びが発生したことを示す信号を加算回路に送出し、加算回路は当該位相跳びが発生したことを示す信号の受信により、履歴レジスタに格納されているカウント値の合算を行わないよう制御されてもよい。
【０１００】
また、上記の実施例及び実施例の変形例において、履歴レジスタに格納されるカウント値のうち、設定された所定範囲内でない位相差を示すカウント値は、所定範囲内の位相差のカウント値に書き換えられる、又は消去されることとしてもよい。
【図面の簡単な説明】
【０１０１】
【図１】本実施例に用いられるＤＰＬＬ回路の構成例
【図２】本実施例に用いられる位相比較器の構成例
【図３】位相比較器において位相差情報を生成する際の動作例（位相跳びが発生してい ない場合）
【図４】位相跳び発生時の位相跳び判定回路の動作例
【図５】位相跳び発生時の位相跳び補正回路の動作例
【図６】位相跳び発生時のセレクタ回路の動作例
【図７】位相跳びの発生が瞬間的である場合の位相跳び判定回路の動作例
【図８】位相跳びの発生が瞬間的である場合のセレクタ回路の動作例
【図９】位相比較器において位相差情報を生成する際の動作例（位相跳びの発生が瞬間 的でない場合）
【図１０】従来のＤＰＬＬ回路の構成例
【図１１】位相比較器において複数の入力クロックの位相差を検出する原理
【図１２】従来の位相比較器の構成例
【図１３】従来の位相比較器において位相差情報を生成する際の動作例（位相跳びが発 生していない場合）
【図１４】従来の位相比較器において位相差情報を生成する際の動作例（位相跳びが発 生した場合
【符号の説明】
【０１０２】
１、６ 位相比較器
２、７ ループフィルタ
３、８ 発振器
４、９ 分周器
５ ＨＷＹインタフェース
１０１、１０２ エッジ検出部
１０３、２０３ 位相差カウント部
１０４、２０４ 履歴レジスタ
１０５、２０５ 加算器
１０６、２０６ 位相跳び判定回路
１０７、２０７ 位相跳び補正回路
１０８、２０８ セレクタ
【特許請求の範囲】
【請求項１】
出力クロックを入力クロックに同期させる制御を行う制御装置において、
前記入力クロックと前記出力クロックとの位相差をカウントするカウント部と、
前記カウント部がカウントした位相差のうち、所定範囲内の位相差を示すカウント値を抽出する抽出部と、
抽出された前記所定範囲内の位相差を示すカウント値に基づいて位相差情報を生成する位相差情報生成部と、
前記位相差情報生成部により生成された前記位相差情報に基づいて、生成する前記出力クロックの周波数を制御可能なクロック生成部と、
を備えたことを特徴とする制御装置。
【請求項２】
前記カウント部が連続して所定範囲内でない位相差をカウントするとき、前記抽出部は、更に該所定範囲内でない位相差を示すカウント値を抽出し、前記位相差情報生成部は、抽出された前記所定範囲内の位相差を示すカウント値と該所定範囲内でない位相差を示すカウント値とを用いて前記位相差情報を生成することを特徴とする請求項１記載の制御装置。
【請求項３】
出力クロックを入力クロックに同期させる制御を行うクロック同期方法において、
前記入力クロックと前記出力クロックとの位相差をカウントし、
カウントした前記位相差のうち、所定範囲内の位相差を示すカウント値を抽出し、
抽出された前記所定範囲内の位相差を示すカウント値に基づいて位相差情報を生成し、
生成された前記位相差情報に基づいて、生成する前記出力クロックの周波数を制御する、
ことを特徴とするクロック同期方法。
【請求項１】
出力クロックを入力クロックに同期させる制御を行う制御装置において、
前記入力クロックと前記出力クロックとの位相差をカウントするカウント部と、
前記カウント部がカウントした位相差のうち、所定範囲内の位相差を示すカウント値を抽出する抽出部と、
抽出された前記所定範囲内の位相差を示すカウント値に基づいて位相差情報を生成する位相差情報生成部と、
前記位相差情報生成部により生成された前記位相差情報に基づいて、生成する前記出力クロックの周波数を制御可能なクロック生成部と、
を備えたことを特徴とする制御装置。
【請求項２】
前記カウント部が連続して所定範囲内でない位相差をカウントするとき、前記抽出部は、更に該所定範囲内でない位相差を示すカウント値を抽出し、前記位相差情報生成部は、抽出された前記所定範囲内の位相差を示すカウント値と該所定範囲内でない位相差を示すカウント値とを用いて前記位相差情報を生成することを特徴とする請求項１記載の制御装置。
【請求項３】
出力クロックを入力クロックに同期させる制御を行うクロック同期方法において、
前記入力クロックと前記出力クロックとの位相差をカウントし、
カウントした前記位相差のうち、所定範囲内の位相差を示すカウント値を抽出し、
抽出された前記所定範囲内の位相差を示すカウント値に基づいて位相差情報を生成し、
生成された前記位相差情報に基づいて、生成する前記出力クロックの周波数を制御する、
ことを特徴とするクロック同期方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２０１０−１２４２９５（Ｐ２０１０−１２４２９５Ａ）
【公開日】平成２２年６月３日（２０１０．６．３）
【国際特許分類】
【出願番号】特願２００８−２９６６３５（Ｐ２００８−２９６６３５）
【出願日】平成２０年１１月２０日（２００８．１１．２０）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成２２年６月３日（２０１０．６．３）
【国際特許分類】
【出願日】平成２０年１１月２０日（２００８．１１．２０）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
[ Back to top ]