アクティブマトリクス基板及びその製造方法
【課題】表示動作に必要な構成を利用して製造情報を書き込むことができ、アクティブマトリクス基板のセットへの組み込み工程後であっても、既に書き込まれた製造情報を容易に読み込むことが可能なアクティブマトリクス基板を提案する。
【解決手段】表示パネルを構成するアクティブマトリクス基板１は、データ信号を書き込む画素２０Ａを選択するための複数のゲート配線２１と、複数のゲート配線２１のそれぞれに接続された複数のゲート端子Ｇ１〜Ｇｍと、一端がゲート端子Ｇ３と接続された切断可能体１０１を有し、切断可能体１０１の両端間が導通状態であるか切断状態であるかを１ビットの情報として記憶するＲＯＭ回路１０とを具備する。
【解決手段】表示パネルを構成するアクティブマトリクス基板１は、データ信号を書き込む画素２０Ａを選択するための複数のゲート配線２１と、複数のゲート配線２１のそれぞれに接続された複数のゲート端子Ｇ１〜Ｇｍと、一端がゲート端子Ｇ３と接続された切断可能体１０１を有し、切断可能体１０１の両端間が導通状態であるか切断状態であるかを１ビットの情報として記憶するＲＯＭ回路１０とを具備する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アクティブマトリクス基板及びその製造方法に関し、特に、表示パネルの製造情報を書き込んだアクティブマトリクス基板及びその製造方法に関する。
【背景技術】
【０００２】
近年の表示装置の高品位化への需要に伴い、薄型で低消費電力の表示パネルとして、２次元に配列された複数の画素を備える液晶表示パネルや有機エレクトロルミネッセンス（ＥＬ）表示パネルが注目されている。これらの表示パネルの中でも、アクティブマトリクス型の表示パネルは、複数の走査線と複数のデータ線との交点に薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）が設けられ、選択した走査線を通じてこのＴＦＴをオンさせ、データ線からのデータ信号等をこのＴＦＴに接続された駆動トランジスタ及び保持容量素子に入力することにより、発光素子の発光輝度及び発光タイミングを制御している。これにより、アクティブマトリクス型の表示パネルでは、次の走査（選択）まで発光素子を発光させることが可能であるため、デューティ比が上がってもディスプレイの輝度減少を招くようなことはない。
【０００３】
上述したアクティブマトリクス型の表示パネルの製造工程において形成されるアクティブマトリクス基板には、完成した表示パネルと各種ドライバ回路とを組み立てる後工程において活用される製造情報が付加されている。
【０００４】
特許文献１には、輝度調整に関する光学的に読取可能な検査データが付加された表示装置が開示されている。具体的には、ＥＬ表示パネルを構成するアクティブマトリクス基板の製造工程において、当該工程途中のアクティブマトリクス基板に、検査データ情報を示すＱＲコードなどの光学的読取可能データが書き込まれる。そして完成したアクティブマトリクス基板を含むＥＬ表示パネルの駆動に必要な輝度調整データの作成工程において、上記光学的読取可能データを光学的に読み取ることにより輝度調整データを作成して記憶させる。これにより、表示装置のドライバ集積回路は、記憶部に記憶された輝度調整データに基づいて発光部の輝度を調整するので、当該発光部を所望の輝度に調整でき、また、上記光学的読取可能データのように、輝度を調整するためのデータが光学的に読取可能な状態で設けられるので、発光部を動作させることなく所望の輝度に調整できるとしている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−２６３６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、前述した表示装置の輝度調整データ作成工程では、光学的読取可能データが付加されたアクティブマトリクス基板は、各種ドライバ回路とともに表示装置内に組み込まれる。そうすると、上記輝度調整データ作成工程において、表示装置外部から光学的読取可能データをカメラなどにより光学的に読み取ることが困難となる場合が想定される。
【０００７】
また、アクティブマトリクス基板の各製造工程において、管理コードなどの情報を、上記検査データ情報を示すＱＲコードが既に印字された後の工程にて追加したい場合、ＱＲコードを再度更新して書き込む必要があり、工程途中における製造情報の書き込み作業が煩雑化することが懸念される。
【０００８】
上記課題に鑑み、本発明は、アクティブマトリクス基板の作製工程において、基本的な表示動作に必要な構成を利用して製造情報を書き込むことができ、アクティブマトリクス基板のセットへの組み込み工程後であっても、上記製造情報を容易に読み込むことが可能なアクティブマトリクス基板及びその製造方法を提案することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明の一態様に係るアクティブマトリクス基板は、基板と、前記基板上に配置され、複数の画素のうちデータ信号を書き込む画素を選択するための複数のゲート配線と、前記基板上であって前記複数のゲート配線と直交する方向に配置され、選択された前記画素へ前記データ信号を書き込むための複数のソース配線と、前記複数のゲート配線または前記複数のソース配線のそれぞれに接続された複数の端子部と、一端が前記複数のゲート配線及び前記複数のソース配線のうちの１本を介して前記複数の端子部の１つと接続された切断可能体を有し、当該切断可能体の両端間が導通状態であるか切断状態であるかを１ビットの情報として記憶する情報記憶部とを具備することを特徴とする。
【発明の効果】
【００１０】
本発明のアクティブマトリクス基板及びその製造方法によれば、情報記憶部に記憶された製造情報を、基本的な表示動作に不可欠であるゲート端子またはソース端子を用いることにより接続端子数を増やすことなく、光学的手段によらずに容易に読み出すことが可能となる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施の形態１に係るアクティブマトリクス基板の構成を示すブロック図である。
【図２Ａ】本発明の実施の形態１に係るＲＯＭ回路への書き込み動作を説明する回路遷移図である。
【図２Ｂ】本発明の実施の形態１に係るＲＯＭ回路からの論理“１”を読み出す動作を説明する回路遷移図である。
【図２Ｃ】本発明の実施の形態１に係るＲＯＭ回路からの論理“０”を読み出す動作を説明する回路遷移図である。
【図３】本発明の実施の形態１に係るアクティブマトリクス基板の製造方法を説明する動作フローチャートである。
【図４】本発明の実施の形態２に係るアクティブマトリクス基板の構成を示すブロック図である。
【図５Ａ】本発明の実施の形態２に係るＲＯＭ回路への書き込み動作を説明する回路遷移図である。
【図５Ｂ】本発明の実施の形態２に係るＲＯＭ回路からの読み出し動作を説明する回路遷移図である。
【図６】本発明のアクティブマトリクス基板を内蔵した薄型フラットＴＶの外観図である。
【発明を実施するための形態】
【００１２】
本発明の一態様に係るアクティブマトリクス基板は、基板と、前記基板上に配置され、複数の画素のうちデータ信号を書き込む画素を選択するための複数のゲート配線と、前記基板上であって前記複数のゲート配線と直交する方向に配置され、選択された前記画素へ前記データ信号を書き込むための複数のソース配線と、前記複数のゲート配線または前記複数のソース配線のそれぞれに接続された複数の端子部と、一端が前記複数のゲート配線及び前記複数のソース配線のうちの１本を介して前記複数の端子部の１つと接続された切断可能体を有し、当該切断可能体の両端間が導通状態であるか切断状態であるかを１ビットの情報として記憶する情報記憶部とを具備するものである。
【００１３】
本態様によれば、表示パネルの表示動作に必要なゲート配線及びゲート端子を利用して、１ビットセルの情報記憶部を構成することが可能となる。
【００１４】
上記情報記憶部に記憶された製造情報をアクティブマトリクス基板の組み立て工程において活用する場合、当該工程ではアクティブマトリクス基板がもはや表示パネルに組み込まれ、情報記憶部が外部から視認できない場合が想定される。しかし、このような場合であっても、本発明のアクティブマトリクス基板によれば、基本的な表示動作に不可欠であるゲート端子またはソース端子を用いることで接続端子数を増やすことなく、書き込まれた製造情報を光学的手段によらずに容易に読み出すことが可能となる。
【００１５】
また、本発明の一態様に係るアクティブマトリクス基板は、さらに、前記切断可能体の他端に接続された固定電位端子を備えてもよい。
【００１６】
これにより、上記端子部及び固定電位端子に異なる電位を設定することが可能となる。よって、切断可能部に読み出し電流が流れるか否かを検出することで、切断可能部が切断状態であるか導通状態であるかを判定することが可能となる。
【００１７】
また、本発明の一態様に係るアクティブマトリクス基板は、さらに、前記切断可能体の他端と前記固定電位端子との間に直列に挿入された電流制限素子を備えることが好ましい。
【００１８】
これにより、アクティブマトリクス基板を含む表示パネルの表示動作時には、切断可能部が導通状態であっても、ゲート配線またはソース配線と固定電位端子との間で弱電流しか流れない。よって、表示動作時におけるゲート配線またはソース配線の電位は、電流制限素子を介して変動しない。つまり、電流制限素子の配置により、表示動作時には、ゲート配線と固定電位端子とを電気的に独立な状態に維持できる。よって、情報記憶部が、表示パネルの表示駆動に影響を及ぼさないようにすることが可能となる。
【００１９】
また、本発明の一態様に係るアクティブマトリクス基板は、さらに、前記切断可能体の他端に接続された書き込み端子を備え、前記切断可能体の一端が接続された前記端子部と前記書き込み端子との間に、当該端子部と前記固定電位端子との間に設定される電位差よりも大きい所定の電位差が設定されることにより、前記切断可能体に切断電流が流れて当該切断可能体が切断状態となってもよい。
【００２０】
これにより、表示動作に不可欠なゲート配線またはソース配線の端子部から書き込み電流を流すことで製造情報を書き込むことができるので、従来の光学的な読み取り方式のためのコードを印刷するための面積を必要とせず、また、当該コードを作製する印字装置のような専用装置を必要としないので、製造工程の簡略化が図られる。
【００２１】
また、本発明の一態様に係るアクティブマトリクス基板は、前記切断可能体に所定の照射条件にてレーザーが照射されることにより、前記切断可能体が切断状態となってもよい。
【００２２】
これにより、切断可能体に書き込み電流を流すための書き込み端子を配置する必要がないので、情報記憶部の省面積化が図られる。
【００２３】
また、本発明の一態様に係るアクティブマトリクス基板は、前記情報記憶部は、前記複数のゲート配線または前記複数のソース配線のうちｋ（ｋは２以上の自然数）本のゲート配線またはソース配線のそれぞれに対応して配置されたｋ個の前記切断可能体を有し、当該ｋ個の切断可能体のそれぞれの両端間が導通状態であるか切断状態であるかをｋビットの情報として記憶してもよい。
【００２４】
これにより、表示パネルの表示動作に必要なゲート配線及びゲート端子を利用して、２ビット以上の情報記憶部を構成することが可能となる。また、基本的な表示動作に不可欠であるゲート端子またはソース端子を用いることで接続端子数を増やすことなく、必要な情報量を、光学的手段によらずに容易に読み出すことが可能となる。
【００２５】
また、本発明は、このような特徴的な手段を備えるアクティブマトリクス基板として実現することができるだけでなく、アクティブマトリクス基板に含まれる特徴的な手段をステップとするアクティブマトリクス基板の製造方法として実現することができる。
【００２６】
以下、本発明の実施の形態について図面を参照しながら説明する。なお、以下の実施の形態および各図面において、同じ構成要素には同じ符号を付し説明する。
【００２７】
（実施の形態１）
本実施の形態におけるアクティブマトリクス基板は、基板上に配置され複数の表示画素へ信号を書き込むタイミングを制御するための複数のゲート配線と、上記基板上であって複数のゲート配線と直交する方向に配置され上記複数の表示画素へ信号を書き込むための複数のソース配線と、上記複数のゲート配線または上記複数のソース配線のそれぞれに接続された複数の端子部と、一端が当該複数の端子部の１つと接続された切断可能体を有し当該切断可能体の両端間が導通状態であるか切断状態であるかを１ビットの情報として記憶する情報記憶部とを具備する。
【００２８】
これにより、複数の表示画素の表示動作に必要なゲート配線またはソース配線、及びこれらの端子部を利用して、１ビットセルで構成された情報記憶部を構成することが可能となる。よって、アクティブマトリクス基板の製造情報を情報記憶部に書き込むことができる。そして、当該製造情報をその後の製造工程において活用する場合、アクティブマトリクス基板の表示動作に不可欠な上記端子部から、光学的手段によらずに容易に読み取ることが可能となる。
【００２９】
以下、本発明の実施の形態１について、図面を参照しながら説明する。
【００３０】
図１は、本発明の実施の形態１に係るアクティブマトリクス基板の構成を示すブロック図である。同図におけるアクティブマトリクス基板１は、基板上にＲＯＭ回路１０と表示部２０とを備える。上記基板は、例えば、ガラス基板である。アクティブマトリクス基板１は、例えば、有機ＥＬディスプレイに代表されるような、表示装置の一部である表示パネルを構成する。
【００３１】
表示部２０は、行列状に配置された複数の画素２０Ａと、画素行ごとに配置された複数のゲート配線２１と、画素列ごとに配置された複数のソース配線２２とを備える。表示部２０において、アクティブマトリクス基板１と接続されるゲートドライバ及びソースドライバからそれぞれ供給されるゲート信号及びソース信号により、複数の画素２０Ａにデータ電圧が書き込まれる。書き込まれたデータ電圧に応じて、画素２０Ａに発光電流が流れ画素２０Ａが発光することにより、表示部２０は映像信号を反映した画像を表示する。
【００３２】
ゲート配線２１は、基板上に配置され、複数の画素２０Ａのうちソース信号を書き込む画素を選択するゲート信号を当該画素に与える機能を有する。
【００３３】
ソース配線２２は、基板上であってゲート配線２１と直交する方向に配置され、上記ゲート信号により選択された画素へソース信号であるデータ電圧を書き込む機能を有する。
【００３４】
アクティブマトリクス基板１は、ゲートドライバ及びソースドライバなどの周辺回路との組み立て工程において、ゲート端子Ｇ１〜Ｇｍを介してゲートドライバと接続され、ソース端子Ｓ１〜Ｓｎを介してソースドライバと接続される。
【００３５】
なお、表示部２０は、複数の画素２０Ａが配置されていない形態であってもよい。複数の画素２０Ａは、アクティブマトリクス基板１と異なる別基板上に形成される場合がある。あるいは、本発明のアクティブマトリクス基板１は、表示パネルの製造工程途中の仕掛かり状態を含むものであって、複数の画素２０Ａが形成されておらずゲート配線２１及びソース配線２２のみが形成されている表示部とＲＯＭ回路１０とで構成される場合も本発明のアクティブマトリクス基板に含まれる。
【００３６】
ＲＯＭ回路１０は、切断可能体１０１と、ＴＦＴ１０２とを備え、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）の１ビットセルを構成する。つまり、ＲＯＭ回路１０は、切断可能体１０１の両端間が導通状態であるか切断状態であるかを１ビットの情報として記憶する情報記憶部である。
【００３７】
切断可能体１０１は、例えば、所定の閾値電流以上の電流を流すことにより溶断する金属配線で構成されたｅヒューズ、または、所定条件のレーザーを照射することにより溶断する金属配線である。切断可能体１０１の一端は、複数のゲート配線２１の一本に接続され、他端は、書き込み端子であるテスト端子ＴならびにＴＦＴ１０２のゲート電極及びドレイン電極に接続されている。
【００３８】
ＴＦＴ１０２は、ダイオード接続されており、互いに短絡されたドレイン電極及びゲート電極がテスト端子Ｔ及び切断可能体１０１の他端に接続されている。ＴＦＴ１０２のソース電極は、固定電位ＶＦＩＸに設定されている。これにより、ＴＦＴ１０２は、切断可能体１０１からＴＦＴ１０２のソース電極の方向へのみ電流を流すダイオードとして機能する。以下、図２Ａ〜図２Ｃにより、ＲＯＭ回路１０の書き込み動作及び読み取り動作を説明する。
【００３９】
図２Ａは、本発明の実施の形態１に係るＲＯＭ回路への書き込み動作を説明する回路遷移図である。ＲＯＭ回路１０は、例えば、切断可能体１０１が切断された状態を論理“１”とし、切断可能体１０１が切断されていない状態を、例えば、論理“０”とする。このとき、論理“１”を書き込む場合には、ゲート端子Ｇ３をハイレベルの電位ＶＨとし、テスト端子Ｔをローレベルの電位ＶＬと設定することにより、ゲート端子Ｇ３からテスト端子Ｔへと書き込み電流が流れる。この書き込み電流は、言い換えれば、切断可能体１０１を切断する切断電流である。つまり、ＶＨとＶＬとの電位差は、上記切断電流以上の電流を切断可能体１０１に流す電位差である。ここで、ＶＬはＶＦＩＸよりも低電位であるが、ＴＦＴ１０２のダイオード特性によりＴＦＴ１０２のソース電極からテスト端子Ｔへ電流は流れない。
【００４０】
図２Ｂは、本発明の実施の形態１に係るＲＯＭ回路からの論理“１”を読み出す動作を説明する回路遷移図である。また、図２Ｃは、本発明の実施の形態１に係るＲＯＭ回路からの論理“０”を読み出す動作を説明する回路遷移図である。
【００４１】
図２Ｂにおいて、ＲＯＭ回路１０の切断可能体１０１は、図２Ａに示された書き込み電流により、書き込み時に切断されている。よって、切断可能体１０１の切断状態において、ゲート端子Ｇ３の電位ＶＨが固定電位ＶＦＩＸより高い状態であっても、ゲート端子Ｇ３からＴＦＴ１０２のソース電極へ向けて電流は流れない。この電流が検知されない場合には、ＲＯＭ回路１０から論理“１”が読み出されたと判定される。
【００４２】
一方、図２Ｃにおいて、ＲＯＭ回路１０の切断可能体１０１は、書き込み時に切断されていない。よって、切断可能体１０１の導通状態において、ゲート端子Ｇ３の電位ＶＨが固定電位ＶＦＩＸより高い状態の場合、ゲート端子Ｇ３からＴＦＴ１０２のソース電極へ向けて読み出し電流が流れる。この読み出し電流を検知することにより、ＲＯＭ回路１０から論理“０”が読み出されたと判定される。
【００４３】
なお、上記読み出し電流は、例えば、表示装置に組み込まれるゲートドライバまたはソースドライバをゲート端子またはソース端子に接続することにより、ゲートドライバまたはソースドライバにより検出されてもよい。
【００４４】
なお、読み出し時において、読み出し電流により切断可能体１０１が溶断しないよう、当該読み出し電流は切断電流より小さい電流に設定されている。つまり、読み出し電流が切断電流より小さい電流となるよう、ＶＨとＶＦＩＸとの電位差が設定される。
【００４５】
また、アクティブマトリクス基板１を含む表示パネルの表示動作時には、ＴＦＴ１０２はオン状態でありダイオード機能を維持するが、当該オン状態は、閾値電圧を少し超えた状態であるので、ＴＦＴ１０２には弱電流が流れるのみである。これより、表示動作時におけるゲート配線２１の電位は、ＴＦＴ１０２を介して変動しない。よって、ＴＦＴ１０２は、表示動作時には、ゲート配線２１の電位とＴＦＴ１０２のソース電極の固定電位ＶＦＩＸとを電気的に独立な状態に維持する。つまり、ＴＦＴ１０２は、表示パネルの表示駆動中に、ＲＯＭ回路１０が当該表示駆動に影響を及ぼさないようにする機能を有する。
【００４６】
次に、本実施の形態に係るアクティブマトリクス基板１の製造方法について説明する。図３は、本発明の実施の形態１に係るアクティブマトリクス基板の製造方法を説明する動作フローチャートである。
【００４７】
まず、基板と、基板上に配置される複数のゲート配線２１及び複数のソース配線２２と、ゲート端子Ｇ１〜Ｇｍと、ソース端子Ｓ１〜Ｓｎと、切断可能体１０１及びＴＦＴ１０２を有するＲＯＭ回路１０を形成する（ステップＳ０１）。
【００４８】
次に、切断可能体１０１の両端間を、導通状態または切断状態とすることにより、当該導通状態または当該切断状態を１ビットの情報としてＲＯＭ回路１０へ書き込む（ステップＳ０２）。
【００４９】
最後に、切断可能体１０１の一端に接続されたゲート端子とＴＦＴ１０２のソース端子との間に所定の電位差を設定して当該切断可能体１０１に電流が流れるか否かを判定することにより、ＲＯＭ回路１０から１ビットの情報を読み出す（ステップＳ０３）。
【００５０】
なお、上記ステップＳ０１では、さらに、複数の画素２０Ａが有する画素回路を構成するトランジスタ素子と、ＴＦＴ１０２と、切断可能体１０１とが、同一の薄膜形成プロセスにより同時に形成されることが好ましい。
【００５１】
また、上記ステップＳ０２では、具体的には、ゲート端子とテスト端子Ｔとの間に所定の電位差を設定して切断可能体１０１に切断電流を流すことにより、切断可能体１０１の両端間を切断状態とする。
【００５２】
なお、上記ステップＳ０２では、切断可能体１０１に所定の照射条件にてレーザーを照射することにより、切断可能体１０１の両端間を切断状態としてもよい。これによれば、切断可能体１０１に切断電流を流すためのテスト端子Ｔを配置する必要がないので、ＲＯＭ回路の省面積化が図られる。
【００５３】
以上、本実施の形態に係るアクティブマトリクス基板１及びその製造方法によれば、表示パネルの表示動作に必要なゲート配線及びゲート端子を利用して、１ビットセルのＲＯＭ回路を構成することが可能となる。これにより、アクティブマトリクス基板１を製造する工程において、アクティブマトリクス基板１の製造情報をＲＯＭ回路１０に書き込むことができる。ここで、製造情報とは、例えば、製造ロット番号や製造年月日などに関する情報であり、さらには、ＴＦＴの閾値電圧や移動度を調整するための管理コードが含まれる。
【００５４】
また、上述した製造情報をアクティブマトリクス基板１と周辺機器との組み立て工程において活用する場合、当該工程ではアクティブマトリクス基板１がもはや表示パネルに組み込まれ、ＲＯＭ回路１０が外部から視認できない場合が想定される。しかし、このような場合であっても、本発明のアクティブマトリクス基板１によれば、基本的な表示動作に不可欠であるゲート端子またはソース端子を用いることで接続端子数を増やすことなく、書き込まれた製造情報を光学的手段によらずに容易に読み出すことが可能となる。
【００５５】
また、ＲＯＭ回路１０として本来の製造工程から新たに付加しなければならない要素は、ＴＦＴ１０２及び金属配線からなる切断可能体１０１である。これらは、表示部２０の画素回路の製造工程において、当該画素回路の薄膜形成工程の中で作製可能である。よって、本発明に係るＲＯＭ回路１０は、光学的な読み取り方式によるＱＲコードのような面積を必要とせず、また、ＱＲコードを作製する印字装置のような専用装置を必要としないので、製造工程の簡略化が図られる。
【００５６】
また、本実施の形態では、１本のゲート配線２１に接続されたＲＯＭ回路１０を例示したが、複数のゲート配線２１のそれぞれに対応したＲＯＭ回路１０が複数配置されていてもよい。例えば、ｋ本のゲート配線のそれぞれに対してＲＯＭ回路１０が配置されている場合には、ｋビットの製造情報を書き込むことが可能となる。
【００５７】
（実施の形態２）
実施の形態１に係るアクティブマトリクス基板１は、１ビットのＲＯＭ回路を有しているのに対し、本実施の形態に係るアクティブマトリクス基板は、ｍ行×ｎ列の画素２０Ａに対応して、ｍビット（ｍは自然数）のＲＯＭ回路を有し、ＲＯＭ回路、表示部及びゲート端子の配置関係が異なる。
【００５８】
以下、本発明の実施の形態２について、図面を参照しながら説明する。
【００５９】
図４は、本発明の実施の形態２に係るアクティブマトリクス基板の構成を示すブロック図である。同図におけるアクティブマトリクス基板２は、ＲＯＭ回路１１と表示部２０とを備える。アクティブマトリクス基板２は、例えば、有機ＥＬディスプレイに代表されるような表示装置の一部である表示パネルを構成する。
【００６０】
ＲＯＭ回路１１は、ｍ個の１ビットセル１１１〜１１ｍを備え、ＲＯＭのｍビットセルを構成する。また、１ビットセル１１１〜１１ｍは、それぞれ、切断可能体１０１と、ダイオード接続されたＴＦＴ１０２とを備える。つまり、ＲＯＭ回路１１は、切断可能体１０１の両端間が導通状態であるか切断状態であるかを１ビットの情報として記憶する１ビットセルをｍ個有する情報記憶部である。
【００６１】
切断可能体１０１は、ゲート配線２１ごとに配置され、所定の閾値電流以上の電流を流すことにより、または、所定条件のレーザーを照射することにより溶断する金属配線である。切断可能体１０１の一端は、複数のゲート配線２１の一本に接続され、他端は、奇数行テスト端子ＴＯＤＤまたは偶数行テスト端子ＴＥＶＥＮ、ならびに、ＴＦＴ１０２のゲート電極及びドレイン電極に接続されている。
【００６２】
ＴＦＴ１０２は、ダイオード接続されており、互いに短絡されたドレイン電極及びゲート電極が、奇数行テスト端子ＴＯＤＤまたは偶数行テスト端子ＴＥＶＥＮ、及び切断可能体１０１の他端に接続されている。ＴＦＴ１０２のソース電極は、固定電位ＶＦＩＸに設定された固定電位端子ＴＦＩＸに接続されている。これにより、ＴＦＴ１０２は、切断可能体１０１から固定電位端子ＴＦＩＸの方向へのみ電流を流すダイオードとして機能する。
【００６３】
奇数行テスト端子ＴＯＤＤ及び偶数行テスト端子ＴＥＶＥＮは、アクティブマトリクス基板２の製造工程において、本来、例えば、隣接するゲート配線のショート不良を検査するために設けられるものである。本実施の形態によれば、アクティブマトリクス基板２の製造工程においてショート不良の検査工程のための奇数行テスト端子ＴＯＤＤ及び偶数行テスト端子ＴＥＶＥＮを利用することで、ＲＯＭ回路１１の作製のための製造工程を簡略化することが可能となる。
【００６４】
なお、奇数行テスト端子ＴＯＤＤ及び偶数行テスト端子ＴＥＶＥＮは、１つの端子でまとめられたテスト端子であってもよいし、また、ゲート配線ごとに配置されたテスト端子であってもてもよい。１つの端子でまとめる場合には、書き込み時には、ゲート端子Ｇ１〜Ｇｍの電位を、書き込み電流を流すための電位または流さないための電位に設定し、テスト端子側は固定電位とすればよい。以下、図５Ａ及び図５Ｂにより、ＲＯＭ回路１１の書き込み動作及び読み取り動作を説明する。
【００６５】
図５Ａは、本発明の実施の形態２に係るＲＯＭ回路への書き込み動作を説明する回路遷移図である。ＲＯＭ回路１１は、例えば、ゲート配線２１ごとに配置された１ビットセルの切断可能体１０１ごとに、切断された状態を論理“１”とし、切断されていない状態を論理“０”とする。このとき、例えば、１行目のゲート配線２１に配置された１ビットセル１１１に論理“１”を書き込む場合には、ゲート端子Ｇ１をハイレベルの電位ＶＨとし、奇数行テスト端子ＴＯＤＤをローレベルの電位ＶＬと設定することにより、ゲート端子Ｇ１から奇数行テスト端子ＴＯＤＤへと書き込み電流を流す。この書き込み電流は、言い換えれば、１行目に配置された切断可能体１０１を切断する切断電流である。ここで、ＶＬはＶＦＩＸよりも低電位であり、ＶＨとＶＬとの電位差は、上記切断電流を切断可能体１０１に流す電位差である。一方、２行目のゲート配線に配置された１ビットセル１１２に論理“０”を書き込む場合には、ゲート端子Ｇ２をローレベルの電位ＶＬとし、偶数行テスト端子ＴＥＶＥＮをローレベルの電位ＶＬと設定することにより、ゲート端子Ｇ２から偶数行テスト端子ＴＥＶＥＮへは書き込み電流が流れない。
【００６６】
３行目以降のゲート配線に配置された１ビットセル１１３〜１１ｍに対しても、上述した同様の書き込み動作により、例えば、３行目に配置された１ビットセル１１３に論理“０”を、４行目に配置された１ビットセル１１４に論理“１”を、ｍ行目に配置された１ビットセル１１ｍに論理“０”を書き込む。このようにして、ゲート配線ごとに、製造情報などを書き込むことが可能であり、本実施の形態では、ｍビットの情報“１００１・・・０”が書き込まれる。
【００６７】
ここで、ＶＬはＶＦＩＸよりも低電位であるが、ＴＦＴ１０２のダイオード特性により、固定電位端子ＴＦＩＸから奇数行テスト端子ＴＯＤＤへ、及び、固定電位端子ＴＦＩＸから偶数行テスト端子ＴＥＶＥＮへ電流は流れない。
【００６８】
図５Ｂは、本発明の実施の形態２に係るＲＯＭ回路からの読み取り動作を説明する回路遷移図である。
【００６９】
図５Ｂにおいて、１行目及び４行目に配置された１ビットセル１１１及び１１４の切断可能体１０１は、図５Ａに示された書き込み電流により、書き込み時に切断されている。よって、切断可能体１０１の切断状態において、ゲート端子Ｇ１及びＧ４の電位ＶＨが固定電位端子ＴＦＩＸの固定電位ＶＦＩＸより高い状態であっても、ゲート端子Ｇ１及びＧ４から固定電位端子ＴＦＩＸへ向けて電流は流れない。この電流が検知されない場合には、１行目及び４行目に配置された１ビットセル１１１及び１１４から論理“１”が読み出されたと判定される。
【００７０】
一方、２行目、３行目及びｍ行目に配置された１ビットセル１１２、１１３及び１１ｍの切断可能体１０１は、書き込み時に切断されていない。よって、切断可能体１０１の導通状態において、ゲート端子Ｇ２、Ｇ３及びＧｍの電位ＶＨが固定電位ＶＦＩＸより高い状態の場合、ゲート端子Ｇ２、Ｇ３及びＧｍから固定電位端子ＴＦＩＸへ向けて読み出し電流が流れる。この読み出し電流を検知することにより、２行目、３行目及びｍ行目に配置された１ビットセル１１２、１１３及び１１ｍから論理“０”が読み出されたと判定される。
【００７１】
このようにして、ゲート配線ごとに、１ビットの情報を読み出すことが可能であり、本実施の形態では、ｍビットの情報“１００１・・・０”が読み出される。
【００７２】
なお、読み出し時には、ゲート端子Ｇ１〜Ｇｍのそれぞれと固定電位端子との間に流れる読み出し電流の有無を検出することにより論理“０”または“１”を読み出すので、奇数行テスト端子ＴＯＤＤ及び偶数行テスト端子ＴＥＶＥＮは不要である。また、奇数行テスト端子ＴＯＤＤ及び偶数行テスト端子ＴＥＶＥＮにより、奇数行のゲート配線２１、及び偶数行のゲート配線２１をそれぞれ結線しておくと、表示動作時において行順次書き込みが不可能となる。よって、本実施の形態に係る構成では、読み出し時には、ゲート端子Ｇ１〜Ｇｍと奇数行テスト端子ＴＯＤＤ及び偶数行テスト端子ＴＥＶＥＮとを非導通としておく必要がある。
【００７３】
アクティブマトリクス基板２の製造工程において、通常、アクティブマトリクス基板２は、一体のガラス基板上に多数個作製される。そして、アクティブマトリクス基板２の製造工程の最終段階で、上記多数個取りのガラス基板がガラスカット工程によりアクティブマトリクス基板２の単位に個片化される。よって、図５Ｂに示されたように、上述したＲＯＭ回路１１からの読み出し時の前に、上記ガラスカット工程を利用して奇数行テスト端子ＴＯＤＤ及び偶数行テスト端子ＴＥＶＥＮを含むガラス基板の一部を切断しておくことが可能である。この切断工程は、通常のガラスカット工程の付随的な工程として導入されるものであり、製造工程の負担を増加させるものでない。
【００７４】
なお、上記テスト端子が、ゲート配線ごとに配置されたｍ個のテスト端子である場合には、読み出し動作及び表示動作において当該テスト端子を各ゲート配線から切断しておく必要はない。
【００７５】
また、読み出し時において、読み出し電流により切断可能体１０１が溶断しないよう、当該読み出し電流は切断電流より小さい電流に設定されている。つまり、読み出し電流が切断電流より小さい電流となるよう、ＶＨとＶＦＩＸとの電位差が設定される。
【００７６】
また、アクティブマトリクス基板２を含む表示パネルの表示動作時には、ＴＦＴ１０２はオン状態でありダイオード機能を維持するが、当該オン状態は、閾値電圧を少し超えた状態であるので、ＴＦＴ１０２には弱電流が流れるのみである。これより、表示動作時におけるゲート配線２１の電位は、ＴＦＴ１０２を介して変動しない。よって、ＴＦＴ１０２は、表示動作時には、ゲート配線２１と固定電位端子ＴＦＩＸとを電気的に独立な状態に維持する。つまり、ＴＦＴ１０２は、表示パネルの表示駆動中に、ＲＯＭ回路１１が当該表示駆動に影響を及ぼさないようにする機能を有する。
【００７７】
なお、本実施の形態に係るアクティブマトリクス基板２の製造方法は、実施の形態１に係るアクティブマトリクス基板１の製造方法と実質的に同じであるので、説明を省略する。具体的には、実施の形態１では、図３のステップＳ０２及びステップＳ０３においてＲＯＭ回路から１ビットの情報を書き込み、読み出したが、本実施の形態では、ＲＯＭ回路からｍビットの情報を書き込み、読み出す点のみが異なる。
【００７８】
以上により、表示パネルの表示動作に必要なゲート配線及びゲート端子を利用して、ｍビットセルのＲＯＭ回路を構成することが可能となる。これにより、アクティブマトリクス基板２を製造する工程において、アクティブマトリクス基板２の製造情報をＲＯＭ回路１１に書き込むことができる。
【００７９】
また、上述した製造情報をアクティブマトリクス基板２と周辺機器との組み立て工程において活用する場合、当該工程ではアクティブマトリクス基板２がもはや表示パネルに組み込まれ、ＲＯＭ回路１１が外部から視認できない場合が想定される。しかし、このような場合であっても、本発明のアクティブマトリクス基板２によれば、基本的な表示動作に不可欠であるゲート端子またはソース端子を用いることで接続端子数を増やすことなく、書き込まれた製造情報を光学的手段によらずに容易に読み出すことが可能となる。
【００８０】
また、ＲＯＭ回路１１として本来の製造工程から新たに付加しなければならない要素は、ＴＦＴ１０２及び金属配線からなる切断可能体１０１である。これらは、表示部２０の画素回路の製造工程において、当該画素回路とともに微細加工により作製可能である。よって、本発明に係るＲＯＭ回路１１は、光学的な読み取り方式によるＱＲコードのような面積を必要とせず、また、ＱＲコードを作製する印字装置のような専用装置を必要としないので、製造工程の簡略化が図られる。
【００８１】
また、アクティブマトリクス基板２の製造工程において、管理コードなどの情報の書き込みを追加したい場合、まだ書き込み動作が実施されていない１ビットセルに対して初期書き込み時と同様の書き込み動作を追加実行すればよい。これに対し、従来のＱＲコードなどの光学的な読み取り手段を利用する場合には、一度印刷したＱＲコードを消去して再度印刷するか、または、追加情報のためのＱＲコードを印字するスペースを別途設けて印刷する必要があり、工程途中における製造情報の書き込み作業が煩雑化または書き込みスペースが大面積化することが懸念される。
【００８２】
また、本実施の形態では、全てのｍ行のゲート配線２１に配置されたｍ個の１ビットセルの構成を例示したが、ＲＯＭ回路１１は全てのゲート配線に配置される必要はなく、例えば、ｋ（ｍ＞ｋ）本のゲート配線に対してＲＯＭ回路１１が配置されている場合であっても、本発明に含まれる。つまり、書き込むべき情報量に応じて、１ビットセルの配置数を決定すればよい。
【００８３】
以上、実施の形態１および２について説明してきたが、本発明に係るアクティブマトリクス基板及びその製造方法は、上述した実施の形態に限定されるものではない。実施の形態１及び２における任意の構成要素を組み合わせて実現される別の実施の形態や、実施の形態に対して本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本発明に係るアクティブマトリクス基板を内蔵した各種機器も本発明に含まれる。
【００８４】
例えば、実施の形態１及び２では、ＲＯＭ回路１０及び１１をゲート配線及びゲート端子に接続した構成を例示したが、当該ＲＯＭ回路をソース配線及びソース端子に接続したアクティブマトリクス回路も本発明に含まれる。さらには、ゲート配線及びゲート端子、ならびに、ソース配線及びソース端子のそれぞれに、上記ＲＯＭ回路を接続したアクティブマトリクス回路も本発明に含まれる。
【００８５】
また、実施の形態１及び２では、マトリクス状に配置された画素２０Ａを備える表示部２０として、本発明の一態様を説明したが、当該表示部としてではなく、製造工程途中における、画素２０Ａが形成されていない表示部を有するアクティブマトリクス基板も、同様の効果を奏する。
【００８６】
なお、以上述べた実施の形態では、ＴＦＴ１０２をｎ型トランジスタとして記述しているが、これらをｐ型トランジスタで形成したアクティブマトリクス基板及びその製造方法でも、上述した実施の形態と同様の効果を奏する。
【００８７】
また、例えば、本発明に係るアクティブマトリクス基板及びその製造方法は、図６に記載されたような薄型フラットＴＶに内蔵される。本発明に係るアクティブマトリクス基板が内蔵されることにより、製造工程途中のアクティブマトリクス基板に書き込まれた製造情報を光学的手段によらずに容易に読み出すことが可能な薄型フラットＴＶが実現される。
【産業上の利用可能性】
【００８８】
本発明のアクティブマトリクス基板及びその製造方法は、特に、表示階調に応じた画素信号電流により発光画素の発光強度を制御することで輝度を変動させるアクティブ型の有機ＥＬフラットパネルディスプレイに有用である。
【符号の説明】
【００８９】
１、２ アクティブマトリクス基板
１０、１１ ＲＯＭ回路
２０ 表示部
２０Ａ 画素
２１ ゲート配線
２２ ソース配線
１０１ 切断可能体
１０２ ＴＦＴ
１１１、１１２、１１３、１１４、１１ｍ １ビットセル
【技術分野】
【０００１】
本発明は、アクティブマトリクス基板及びその製造方法に関し、特に、表示パネルの製造情報を書き込んだアクティブマトリクス基板及びその製造方法に関する。
【背景技術】
【０００２】
近年の表示装置の高品位化への需要に伴い、薄型で低消費電力の表示パネルとして、２次元に配列された複数の画素を備える液晶表示パネルや有機エレクトロルミネッセンス（ＥＬ）表示パネルが注目されている。これらの表示パネルの中でも、アクティブマトリクス型の表示パネルは、複数の走査線と複数のデータ線との交点に薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）が設けられ、選択した走査線を通じてこのＴＦＴをオンさせ、データ線からのデータ信号等をこのＴＦＴに接続された駆動トランジスタ及び保持容量素子に入力することにより、発光素子の発光輝度及び発光タイミングを制御している。これにより、アクティブマトリクス型の表示パネルでは、次の走査（選択）まで発光素子を発光させることが可能であるため、デューティ比が上がってもディスプレイの輝度減少を招くようなことはない。
【０００３】
上述したアクティブマトリクス型の表示パネルの製造工程において形成されるアクティブマトリクス基板には、完成した表示パネルと各種ドライバ回路とを組み立てる後工程において活用される製造情報が付加されている。
【０００４】
特許文献１には、輝度調整に関する光学的に読取可能な検査データが付加された表示装置が開示されている。具体的には、ＥＬ表示パネルを構成するアクティブマトリクス基板の製造工程において、当該工程途中のアクティブマトリクス基板に、検査データ情報を示すＱＲコードなどの光学的読取可能データが書き込まれる。そして完成したアクティブマトリクス基板を含むＥＬ表示パネルの駆動に必要な輝度調整データの作成工程において、上記光学的読取可能データを光学的に読み取ることにより輝度調整データを作成して記憶させる。これにより、表示装置のドライバ集積回路は、記憶部に記憶された輝度調整データに基づいて発光部の輝度を調整するので、当該発光部を所望の輝度に調整でき、また、上記光学的読取可能データのように、輝度を調整するためのデータが光学的に読取可能な状態で設けられるので、発光部を動作させることなく所望の輝度に調整できるとしている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−２６３６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、前述した表示装置の輝度調整データ作成工程では、光学的読取可能データが付加されたアクティブマトリクス基板は、各種ドライバ回路とともに表示装置内に組み込まれる。そうすると、上記輝度調整データ作成工程において、表示装置外部から光学的読取可能データをカメラなどにより光学的に読み取ることが困難となる場合が想定される。
【０００７】
また、アクティブマトリクス基板の各製造工程において、管理コードなどの情報を、上記検査データ情報を示すＱＲコードが既に印字された後の工程にて追加したい場合、ＱＲコードを再度更新して書き込む必要があり、工程途中における製造情報の書き込み作業が煩雑化することが懸念される。
【０００８】
上記課題に鑑み、本発明は、アクティブマトリクス基板の作製工程において、基本的な表示動作に必要な構成を利用して製造情報を書き込むことができ、アクティブマトリクス基板のセットへの組み込み工程後であっても、上記製造情報を容易に読み込むことが可能なアクティブマトリクス基板及びその製造方法を提案することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明の一態様に係るアクティブマトリクス基板は、基板と、前記基板上に配置され、複数の画素のうちデータ信号を書き込む画素を選択するための複数のゲート配線と、前記基板上であって前記複数のゲート配線と直交する方向に配置され、選択された前記画素へ前記データ信号を書き込むための複数のソース配線と、前記複数のゲート配線または前記複数のソース配線のそれぞれに接続された複数の端子部と、一端が前記複数のゲート配線及び前記複数のソース配線のうちの１本を介して前記複数の端子部の１つと接続された切断可能体を有し、当該切断可能体の両端間が導通状態であるか切断状態であるかを１ビットの情報として記憶する情報記憶部とを具備することを特徴とする。
【発明の効果】
【００１０】
本発明のアクティブマトリクス基板及びその製造方法によれば、情報記憶部に記憶された製造情報を、基本的な表示動作に不可欠であるゲート端子またはソース端子を用いることにより接続端子数を増やすことなく、光学的手段によらずに容易に読み出すことが可能となる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施の形態１に係るアクティブマトリクス基板の構成を示すブロック図である。
【図２Ａ】本発明の実施の形態１に係るＲＯＭ回路への書き込み動作を説明する回路遷移図である。
【図２Ｂ】本発明の実施の形態１に係るＲＯＭ回路からの論理“１”を読み出す動作を説明する回路遷移図である。
【図２Ｃ】本発明の実施の形態１に係るＲＯＭ回路からの論理“０”を読み出す動作を説明する回路遷移図である。
【図３】本発明の実施の形態１に係るアクティブマトリクス基板の製造方法を説明する動作フローチャートである。
【図４】本発明の実施の形態２に係るアクティブマトリクス基板の構成を示すブロック図である。
【図５Ａ】本発明の実施の形態２に係るＲＯＭ回路への書き込み動作を説明する回路遷移図である。
【図５Ｂ】本発明の実施の形態２に係るＲＯＭ回路からの読み出し動作を説明する回路遷移図である。
【図６】本発明のアクティブマトリクス基板を内蔵した薄型フラットＴＶの外観図である。
【発明を実施するための形態】
【００１２】
本発明の一態様に係るアクティブマトリクス基板は、基板と、前記基板上に配置され、複数の画素のうちデータ信号を書き込む画素を選択するための複数のゲート配線と、前記基板上であって前記複数のゲート配線と直交する方向に配置され、選択された前記画素へ前記データ信号を書き込むための複数のソース配線と、前記複数のゲート配線または前記複数のソース配線のそれぞれに接続された複数の端子部と、一端が前記複数のゲート配線及び前記複数のソース配線のうちの１本を介して前記複数の端子部の１つと接続された切断可能体を有し、当該切断可能体の両端間が導通状態であるか切断状態であるかを１ビットの情報として記憶する情報記憶部とを具備するものである。
【００１３】
本態様によれば、表示パネルの表示動作に必要なゲート配線及びゲート端子を利用して、１ビットセルの情報記憶部を構成することが可能となる。
【００１４】
上記情報記憶部に記憶された製造情報をアクティブマトリクス基板の組み立て工程において活用する場合、当該工程ではアクティブマトリクス基板がもはや表示パネルに組み込まれ、情報記憶部が外部から視認できない場合が想定される。しかし、このような場合であっても、本発明のアクティブマトリクス基板によれば、基本的な表示動作に不可欠であるゲート端子またはソース端子を用いることで接続端子数を増やすことなく、書き込まれた製造情報を光学的手段によらずに容易に読み出すことが可能となる。
【００１５】
また、本発明の一態様に係るアクティブマトリクス基板は、さらに、前記切断可能体の他端に接続された固定電位端子を備えてもよい。
【００１６】
これにより、上記端子部及び固定電位端子に異なる電位を設定することが可能となる。よって、切断可能部に読み出し電流が流れるか否かを検出することで、切断可能部が切断状態であるか導通状態であるかを判定することが可能となる。
【００１７】
また、本発明の一態様に係るアクティブマトリクス基板は、さらに、前記切断可能体の他端と前記固定電位端子との間に直列に挿入された電流制限素子を備えることが好ましい。
【００１８】
これにより、アクティブマトリクス基板を含む表示パネルの表示動作時には、切断可能部が導通状態であっても、ゲート配線またはソース配線と固定電位端子との間で弱電流しか流れない。よって、表示動作時におけるゲート配線またはソース配線の電位は、電流制限素子を介して変動しない。つまり、電流制限素子の配置により、表示動作時には、ゲート配線と固定電位端子とを電気的に独立な状態に維持できる。よって、情報記憶部が、表示パネルの表示駆動に影響を及ぼさないようにすることが可能となる。
【００１９】
また、本発明の一態様に係るアクティブマトリクス基板は、さらに、前記切断可能体の他端に接続された書き込み端子を備え、前記切断可能体の一端が接続された前記端子部と前記書き込み端子との間に、当該端子部と前記固定電位端子との間に設定される電位差よりも大きい所定の電位差が設定されることにより、前記切断可能体に切断電流が流れて当該切断可能体が切断状態となってもよい。
【００２０】
これにより、表示動作に不可欠なゲート配線またはソース配線の端子部から書き込み電流を流すことで製造情報を書き込むことができるので、従来の光学的な読み取り方式のためのコードを印刷するための面積を必要とせず、また、当該コードを作製する印字装置のような専用装置を必要としないので、製造工程の簡略化が図られる。
【００２１】
また、本発明の一態様に係るアクティブマトリクス基板は、前記切断可能体に所定の照射条件にてレーザーが照射されることにより、前記切断可能体が切断状態となってもよい。
【００２２】
これにより、切断可能体に書き込み電流を流すための書き込み端子を配置する必要がないので、情報記憶部の省面積化が図られる。
【００２３】
また、本発明の一態様に係るアクティブマトリクス基板は、前記情報記憶部は、前記複数のゲート配線または前記複数のソース配線のうちｋ（ｋは２以上の自然数）本のゲート配線またはソース配線のそれぞれに対応して配置されたｋ個の前記切断可能体を有し、当該ｋ個の切断可能体のそれぞれの両端間が導通状態であるか切断状態であるかをｋビットの情報として記憶してもよい。
【００２４】
これにより、表示パネルの表示動作に必要なゲート配線及びゲート端子を利用して、２ビット以上の情報記憶部を構成することが可能となる。また、基本的な表示動作に不可欠であるゲート端子またはソース端子を用いることで接続端子数を増やすことなく、必要な情報量を、光学的手段によらずに容易に読み出すことが可能となる。
【００２５】
また、本発明は、このような特徴的な手段を備えるアクティブマトリクス基板として実現することができるだけでなく、アクティブマトリクス基板に含まれる特徴的な手段をステップとするアクティブマトリクス基板の製造方法として実現することができる。
【００２６】
以下、本発明の実施の形態について図面を参照しながら説明する。なお、以下の実施の形態および各図面において、同じ構成要素には同じ符号を付し説明する。
【００２７】
（実施の形態１）
本実施の形態におけるアクティブマトリクス基板は、基板上に配置され複数の表示画素へ信号を書き込むタイミングを制御するための複数のゲート配線と、上記基板上であって複数のゲート配線と直交する方向に配置され上記複数の表示画素へ信号を書き込むための複数のソース配線と、上記複数のゲート配線または上記複数のソース配線のそれぞれに接続された複数の端子部と、一端が当該複数の端子部の１つと接続された切断可能体を有し当該切断可能体の両端間が導通状態であるか切断状態であるかを１ビットの情報として記憶する情報記憶部とを具備する。
【００２８】
これにより、複数の表示画素の表示動作に必要なゲート配線またはソース配線、及びこれらの端子部を利用して、１ビットセルで構成された情報記憶部を構成することが可能となる。よって、アクティブマトリクス基板の製造情報を情報記憶部に書き込むことができる。そして、当該製造情報をその後の製造工程において活用する場合、アクティブマトリクス基板の表示動作に不可欠な上記端子部から、光学的手段によらずに容易に読み取ることが可能となる。
【００２９】
以下、本発明の実施の形態１について、図面を参照しながら説明する。
【００３０】
図１は、本発明の実施の形態１に係るアクティブマトリクス基板の構成を示すブロック図である。同図におけるアクティブマトリクス基板１は、基板上にＲＯＭ回路１０と表示部２０とを備える。上記基板は、例えば、ガラス基板である。アクティブマトリクス基板１は、例えば、有機ＥＬディスプレイに代表されるような、表示装置の一部である表示パネルを構成する。
【００３１】
表示部２０は、行列状に配置された複数の画素２０Ａと、画素行ごとに配置された複数のゲート配線２１と、画素列ごとに配置された複数のソース配線２２とを備える。表示部２０において、アクティブマトリクス基板１と接続されるゲートドライバ及びソースドライバからそれぞれ供給されるゲート信号及びソース信号により、複数の画素２０Ａにデータ電圧が書き込まれる。書き込まれたデータ電圧に応じて、画素２０Ａに発光電流が流れ画素２０Ａが発光することにより、表示部２０は映像信号を反映した画像を表示する。
【００３２】
ゲート配線２１は、基板上に配置され、複数の画素２０Ａのうちソース信号を書き込む画素を選択するゲート信号を当該画素に与える機能を有する。
【００３３】
ソース配線２２は、基板上であってゲート配線２１と直交する方向に配置され、上記ゲート信号により選択された画素へソース信号であるデータ電圧を書き込む機能を有する。
【００３４】
アクティブマトリクス基板１は、ゲートドライバ及びソースドライバなどの周辺回路との組み立て工程において、ゲート端子Ｇ１〜Ｇｍを介してゲートドライバと接続され、ソース端子Ｓ１〜Ｓｎを介してソースドライバと接続される。
【００３５】
なお、表示部２０は、複数の画素２０Ａが配置されていない形態であってもよい。複数の画素２０Ａは、アクティブマトリクス基板１と異なる別基板上に形成される場合がある。あるいは、本発明のアクティブマトリクス基板１は、表示パネルの製造工程途中の仕掛かり状態を含むものであって、複数の画素２０Ａが形成されておらずゲート配線２１及びソース配線２２のみが形成されている表示部とＲＯＭ回路１０とで構成される場合も本発明のアクティブマトリクス基板に含まれる。
【００３６】
ＲＯＭ回路１０は、切断可能体１０１と、ＴＦＴ１０２とを備え、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）の１ビットセルを構成する。つまり、ＲＯＭ回路１０は、切断可能体１０１の両端間が導通状態であるか切断状態であるかを１ビットの情報として記憶する情報記憶部である。
【００３７】
切断可能体１０１は、例えば、所定の閾値電流以上の電流を流すことにより溶断する金属配線で構成されたｅヒューズ、または、所定条件のレーザーを照射することにより溶断する金属配線である。切断可能体１０１の一端は、複数のゲート配線２１の一本に接続され、他端は、書き込み端子であるテスト端子ＴならびにＴＦＴ１０２のゲート電極及びドレイン電極に接続されている。
【００３８】
ＴＦＴ１０２は、ダイオード接続されており、互いに短絡されたドレイン電極及びゲート電極がテスト端子Ｔ及び切断可能体１０１の他端に接続されている。ＴＦＴ１０２のソース電極は、固定電位ＶＦＩＸに設定されている。これにより、ＴＦＴ１０２は、切断可能体１０１からＴＦＴ１０２のソース電極の方向へのみ電流を流すダイオードとして機能する。以下、図２Ａ〜図２Ｃにより、ＲＯＭ回路１０の書き込み動作及び読み取り動作を説明する。
【００３９】
図２Ａは、本発明の実施の形態１に係るＲＯＭ回路への書き込み動作を説明する回路遷移図である。ＲＯＭ回路１０は、例えば、切断可能体１０１が切断された状態を論理“１”とし、切断可能体１０１が切断されていない状態を、例えば、論理“０”とする。このとき、論理“１”を書き込む場合には、ゲート端子Ｇ３をハイレベルの電位ＶＨとし、テスト端子Ｔをローレベルの電位ＶＬと設定することにより、ゲート端子Ｇ３からテスト端子Ｔへと書き込み電流が流れる。この書き込み電流は、言い換えれば、切断可能体１０１を切断する切断電流である。つまり、ＶＨとＶＬとの電位差は、上記切断電流以上の電流を切断可能体１０１に流す電位差である。ここで、ＶＬはＶＦＩＸよりも低電位であるが、ＴＦＴ１０２のダイオード特性によりＴＦＴ１０２のソース電極からテスト端子Ｔへ電流は流れない。
【００４０】
図２Ｂは、本発明の実施の形態１に係るＲＯＭ回路からの論理“１”を読み出す動作を説明する回路遷移図である。また、図２Ｃは、本発明の実施の形態１に係るＲＯＭ回路からの論理“０”を読み出す動作を説明する回路遷移図である。
【００４１】
図２Ｂにおいて、ＲＯＭ回路１０の切断可能体１０１は、図２Ａに示された書き込み電流により、書き込み時に切断されている。よって、切断可能体１０１の切断状態において、ゲート端子Ｇ３の電位ＶＨが固定電位ＶＦＩＸより高い状態であっても、ゲート端子Ｇ３からＴＦＴ１０２のソース電極へ向けて電流は流れない。この電流が検知されない場合には、ＲＯＭ回路１０から論理“１”が読み出されたと判定される。
【００４２】
一方、図２Ｃにおいて、ＲＯＭ回路１０の切断可能体１０１は、書き込み時に切断されていない。よって、切断可能体１０１の導通状態において、ゲート端子Ｇ３の電位ＶＨが固定電位ＶＦＩＸより高い状態の場合、ゲート端子Ｇ３からＴＦＴ１０２のソース電極へ向けて読み出し電流が流れる。この読み出し電流を検知することにより、ＲＯＭ回路１０から論理“０”が読み出されたと判定される。
【００４３】
なお、上記読み出し電流は、例えば、表示装置に組み込まれるゲートドライバまたはソースドライバをゲート端子またはソース端子に接続することにより、ゲートドライバまたはソースドライバにより検出されてもよい。
【００４４】
なお、読み出し時において、読み出し電流により切断可能体１０１が溶断しないよう、当該読み出し電流は切断電流より小さい電流に設定されている。つまり、読み出し電流が切断電流より小さい電流となるよう、ＶＨとＶＦＩＸとの電位差が設定される。
【００４５】
また、アクティブマトリクス基板１を含む表示パネルの表示動作時には、ＴＦＴ１０２はオン状態でありダイオード機能を維持するが、当該オン状態は、閾値電圧を少し超えた状態であるので、ＴＦＴ１０２には弱電流が流れるのみである。これより、表示動作時におけるゲート配線２１の電位は、ＴＦＴ１０２を介して変動しない。よって、ＴＦＴ１０２は、表示動作時には、ゲート配線２１の電位とＴＦＴ１０２のソース電極の固定電位ＶＦＩＸとを電気的に独立な状態に維持する。つまり、ＴＦＴ１０２は、表示パネルの表示駆動中に、ＲＯＭ回路１０が当該表示駆動に影響を及ぼさないようにする機能を有する。
【００４６】
次に、本実施の形態に係るアクティブマトリクス基板１の製造方法について説明する。図３は、本発明の実施の形態１に係るアクティブマトリクス基板の製造方法を説明する動作フローチャートである。
【００４７】
まず、基板と、基板上に配置される複数のゲート配線２１及び複数のソース配線２２と、ゲート端子Ｇ１〜Ｇｍと、ソース端子Ｓ１〜Ｓｎと、切断可能体１０１及びＴＦＴ１０２を有するＲＯＭ回路１０を形成する（ステップＳ０１）。
【００４８】
次に、切断可能体１０１の両端間を、導通状態または切断状態とすることにより、当該導通状態または当該切断状態を１ビットの情報としてＲＯＭ回路１０へ書き込む（ステップＳ０２）。
【００４９】
最後に、切断可能体１０１の一端に接続されたゲート端子とＴＦＴ１０２のソース端子との間に所定の電位差を設定して当該切断可能体１０１に電流が流れるか否かを判定することにより、ＲＯＭ回路１０から１ビットの情報を読み出す（ステップＳ０３）。
【００５０】
なお、上記ステップＳ０１では、さらに、複数の画素２０Ａが有する画素回路を構成するトランジスタ素子と、ＴＦＴ１０２と、切断可能体１０１とが、同一の薄膜形成プロセスにより同時に形成されることが好ましい。
【００５１】
また、上記ステップＳ０２では、具体的には、ゲート端子とテスト端子Ｔとの間に所定の電位差を設定して切断可能体１０１に切断電流を流すことにより、切断可能体１０１の両端間を切断状態とする。
【００５２】
なお、上記ステップＳ０２では、切断可能体１０１に所定の照射条件にてレーザーを照射することにより、切断可能体１０１の両端間を切断状態としてもよい。これによれば、切断可能体１０１に切断電流を流すためのテスト端子Ｔを配置する必要がないので、ＲＯＭ回路の省面積化が図られる。
【００５３】
以上、本実施の形態に係るアクティブマトリクス基板１及びその製造方法によれば、表示パネルの表示動作に必要なゲート配線及びゲート端子を利用して、１ビットセルのＲＯＭ回路を構成することが可能となる。これにより、アクティブマトリクス基板１を製造する工程において、アクティブマトリクス基板１の製造情報をＲＯＭ回路１０に書き込むことができる。ここで、製造情報とは、例えば、製造ロット番号や製造年月日などに関する情報であり、さらには、ＴＦＴの閾値電圧や移動度を調整するための管理コードが含まれる。
【００５４】
また、上述した製造情報をアクティブマトリクス基板１と周辺機器との組み立て工程において活用する場合、当該工程ではアクティブマトリクス基板１がもはや表示パネルに組み込まれ、ＲＯＭ回路１０が外部から視認できない場合が想定される。しかし、このような場合であっても、本発明のアクティブマトリクス基板１によれば、基本的な表示動作に不可欠であるゲート端子またはソース端子を用いることで接続端子数を増やすことなく、書き込まれた製造情報を光学的手段によらずに容易に読み出すことが可能となる。
【００５５】
また、ＲＯＭ回路１０として本来の製造工程から新たに付加しなければならない要素は、ＴＦＴ１０２及び金属配線からなる切断可能体１０１である。これらは、表示部２０の画素回路の製造工程において、当該画素回路の薄膜形成工程の中で作製可能である。よって、本発明に係るＲＯＭ回路１０は、光学的な読み取り方式によるＱＲコードのような面積を必要とせず、また、ＱＲコードを作製する印字装置のような専用装置を必要としないので、製造工程の簡略化が図られる。
【００５６】
また、本実施の形態では、１本のゲート配線２１に接続されたＲＯＭ回路１０を例示したが、複数のゲート配線２１のそれぞれに対応したＲＯＭ回路１０が複数配置されていてもよい。例えば、ｋ本のゲート配線のそれぞれに対してＲＯＭ回路１０が配置されている場合には、ｋビットの製造情報を書き込むことが可能となる。
【００５７】
（実施の形態２）
実施の形態１に係るアクティブマトリクス基板１は、１ビットのＲＯＭ回路を有しているのに対し、本実施の形態に係るアクティブマトリクス基板は、ｍ行×ｎ列の画素２０Ａに対応して、ｍビット（ｍは自然数）のＲＯＭ回路を有し、ＲＯＭ回路、表示部及びゲート端子の配置関係が異なる。
【００５８】
以下、本発明の実施の形態２について、図面を参照しながら説明する。
【００５９】
図４は、本発明の実施の形態２に係るアクティブマトリクス基板の構成を示すブロック図である。同図におけるアクティブマトリクス基板２は、ＲＯＭ回路１１と表示部２０とを備える。アクティブマトリクス基板２は、例えば、有機ＥＬディスプレイに代表されるような表示装置の一部である表示パネルを構成する。
【００６０】
ＲＯＭ回路１１は、ｍ個の１ビットセル１１１〜１１ｍを備え、ＲＯＭのｍビットセルを構成する。また、１ビットセル１１１〜１１ｍは、それぞれ、切断可能体１０１と、ダイオード接続されたＴＦＴ１０２とを備える。つまり、ＲＯＭ回路１１は、切断可能体１０１の両端間が導通状態であるか切断状態であるかを１ビットの情報として記憶する１ビットセルをｍ個有する情報記憶部である。
【００６１】
切断可能体１０１は、ゲート配線２１ごとに配置され、所定の閾値電流以上の電流を流すことにより、または、所定条件のレーザーを照射することにより溶断する金属配線である。切断可能体１０１の一端は、複数のゲート配線２１の一本に接続され、他端は、奇数行テスト端子ＴＯＤＤまたは偶数行テスト端子ＴＥＶＥＮ、ならびに、ＴＦＴ１０２のゲート電極及びドレイン電極に接続されている。
【００６２】
ＴＦＴ１０２は、ダイオード接続されており、互いに短絡されたドレイン電極及びゲート電極が、奇数行テスト端子ＴＯＤＤまたは偶数行テスト端子ＴＥＶＥＮ、及び切断可能体１０１の他端に接続されている。ＴＦＴ１０２のソース電極は、固定電位ＶＦＩＸに設定された固定電位端子ＴＦＩＸに接続されている。これにより、ＴＦＴ１０２は、切断可能体１０１から固定電位端子ＴＦＩＸの方向へのみ電流を流すダイオードとして機能する。
【００６３】
奇数行テスト端子ＴＯＤＤ及び偶数行テスト端子ＴＥＶＥＮは、アクティブマトリクス基板２の製造工程において、本来、例えば、隣接するゲート配線のショート不良を検査するために設けられるものである。本実施の形態によれば、アクティブマトリクス基板２の製造工程においてショート不良の検査工程のための奇数行テスト端子ＴＯＤＤ及び偶数行テスト端子ＴＥＶＥＮを利用することで、ＲＯＭ回路１１の作製のための製造工程を簡略化することが可能となる。
【００６４】
なお、奇数行テスト端子ＴＯＤＤ及び偶数行テスト端子ＴＥＶＥＮは、１つの端子でまとめられたテスト端子であってもよいし、また、ゲート配線ごとに配置されたテスト端子であってもてもよい。１つの端子でまとめる場合には、書き込み時には、ゲート端子Ｇ１〜Ｇｍの電位を、書き込み電流を流すための電位または流さないための電位に設定し、テスト端子側は固定電位とすればよい。以下、図５Ａ及び図５Ｂにより、ＲＯＭ回路１１の書き込み動作及び読み取り動作を説明する。
【００６５】
図５Ａは、本発明の実施の形態２に係るＲＯＭ回路への書き込み動作を説明する回路遷移図である。ＲＯＭ回路１１は、例えば、ゲート配線２１ごとに配置された１ビットセルの切断可能体１０１ごとに、切断された状態を論理“１”とし、切断されていない状態を論理“０”とする。このとき、例えば、１行目のゲート配線２１に配置された１ビットセル１１１に論理“１”を書き込む場合には、ゲート端子Ｇ１をハイレベルの電位ＶＨとし、奇数行テスト端子ＴＯＤＤをローレベルの電位ＶＬと設定することにより、ゲート端子Ｇ１から奇数行テスト端子ＴＯＤＤへと書き込み電流を流す。この書き込み電流は、言い換えれば、１行目に配置された切断可能体１０１を切断する切断電流である。ここで、ＶＬはＶＦＩＸよりも低電位であり、ＶＨとＶＬとの電位差は、上記切断電流を切断可能体１０１に流す電位差である。一方、２行目のゲート配線に配置された１ビットセル１１２に論理“０”を書き込む場合には、ゲート端子Ｇ２をローレベルの電位ＶＬとし、偶数行テスト端子ＴＥＶＥＮをローレベルの電位ＶＬと設定することにより、ゲート端子Ｇ２から偶数行テスト端子ＴＥＶＥＮへは書き込み電流が流れない。
【００６６】
３行目以降のゲート配線に配置された１ビットセル１１３〜１１ｍに対しても、上述した同様の書き込み動作により、例えば、３行目に配置された１ビットセル１１３に論理“０”を、４行目に配置された１ビットセル１１４に論理“１”を、ｍ行目に配置された１ビットセル１１ｍに論理“０”を書き込む。このようにして、ゲート配線ごとに、製造情報などを書き込むことが可能であり、本実施の形態では、ｍビットの情報“１００１・・・０”が書き込まれる。
【００６７】
ここで、ＶＬはＶＦＩＸよりも低電位であるが、ＴＦＴ１０２のダイオード特性により、固定電位端子ＴＦＩＸから奇数行テスト端子ＴＯＤＤへ、及び、固定電位端子ＴＦＩＸから偶数行テスト端子ＴＥＶＥＮへ電流は流れない。
【００６８】
図５Ｂは、本発明の実施の形態２に係るＲＯＭ回路からの読み取り動作を説明する回路遷移図である。
【００６９】
図５Ｂにおいて、１行目及び４行目に配置された１ビットセル１１１及び１１４の切断可能体１０１は、図５Ａに示された書き込み電流により、書き込み時に切断されている。よって、切断可能体１０１の切断状態において、ゲート端子Ｇ１及びＧ４の電位ＶＨが固定電位端子ＴＦＩＸの固定電位ＶＦＩＸより高い状態であっても、ゲート端子Ｇ１及びＧ４から固定電位端子ＴＦＩＸへ向けて電流は流れない。この電流が検知されない場合には、１行目及び４行目に配置された１ビットセル１１１及び１１４から論理“１”が読み出されたと判定される。
【００７０】
一方、２行目、３行目及びｍ行目に配置された１ビットセル１１２、１１３及び１１ｍの切断可能体１０１は、書き込み時に切断されていない。よって、切断可能体１０１の導通状態において、ゲート端子Ｇ２、Ｇ３及びＧｍの電位ＶＨが固定電位ＶＦＩＸより高い状態の場合、ゲート端子Ｇ２、Ｇ３及びＧｍから固定電位端子ＴＦＩＸへ向けて読み出し電流が流れる。この読み出し電流を検知することにより、２行目、３行目及びｍ行目に配置された１ビットセル１１２、１１３及び１１ｍから論理“０”が読み出されたと判定される。
【００７１】
このようにして、ゲート配線ごとに、１ビットの情報を読み出すことが可能であり、本実施の形態では、ｍビットの情報“１００１・・・０”が読み出される。
【００７２】
なお、読み出し時には、ゲート端子Ｇ１〜Ｇｍのそれぞれと固定電位端子との間に流れる読み出し電流の有無を検出することにより論理“０”または“１”を読み出すので、奇数行テスト端子ＴＯＤＤ及び偶数行テスト端子ＴＥＶＥＮは不要である。また、奇数行テスト端子ＴＯＤＤ及び偶数行テスト端子ＴＥＶＥＮにより、奇数行のゲート配線２１、及び偶数行のゲート配線２１をそれぞれ結線しておくと、表示動作時において行順次書き込みが不可能となる。よって、本実施の形態に係る構成では、読み出し時には、ゲート端子Ｇ１〜Ｇｍと奇数行テスト端子ＴＯＤＤ及び偶数行テスト端子ＴＥＶＥＮとを非導通としておく必要がある。
【００７３】
アクティブマトリクス基板２の製造工程において、通常、アクティブマトリクス基板２は、一体のガラス基板上に多数個作製される。そして、アクティブマトリクス基板２の製造工程の最終段階で、上記多数個取りのガラス基板がガラスカット工程によりアクティブマトリクス基板２の単位に個片化される。よって、図５Ｂに示されたように、上述したＲＯＭ回路１１からの読み出し時の前に、上記ガラスカット工程を利用して奇数行テスト端子ＴＯＤＤ及び偶数行テスト端子ＴＥＶＥＮを含むガラス基板の一部を切断しておくことが可能である。この切断工程は、通常のガラスカット工程の付随的な工程として導入されるものであり、製造工程の負担を増加させるものでない。
【００７４】
なお、上記テスト端子が、ゲート配線ごとに配置されたｍ個のテスト端子である場合には、読み出し動作及び表示動作において当該テスト端子を各ゲート配線から切断しておく必要はない。
【００７５】
また、読み出し時において、読み出し電流により切断可能体１０１が溶断しないよう、当該読み出し電流は切断電流より小さい電流に設定されている。つまり、読み出し電流が切断電流より小さい電流となるよう、ＶＨとＶＦＩＸとの電位差が設定される。
【００７６】
また、アクティブマトリクス基板２を含む表示パネルの表示動作時には、ＴＦＴ１０２はオン状態でありダイオード機能を維持するが、当該オン状態は、閾値電圧を少し超えた状態であるので、ＴＦＴ１０２には弱電流が流れるのみである。これより、表示動作時におけるゲート配線２１の電位は、ＴＦＴ１０２を介して変動しない。よって、ＴＦＴ１０２は、表示動作時には、ゲート配線２１と固定電位端子ＴＦＩＸとを電気的に独立な状態に維持する。つまり、ＴＦＴ１０２は、表示パネルの表示駆動中に、ＲＯＭ回路１１が当該表示駆動に影響を及ぼさないようにする機能を有する。
【００７７】
なお、本実施の形態に係るアクティブマトリクス基板２の製造方法は、実施の形態１に係るアクティブマトリクス基板１の製造方法と実質的に同じであるので、説明を省略する。具体的には、実施の形態１では、図３のステップＳ０２及びステップＳ０３においてＲＯＭ回路から１ビットの情報を書き込み、読み出したが、本実施の形態では、ＲＯＭ回路からｍビットの情報を書き込み、読み出す点のみが異なる。
【００７８】
以上により、表示パネルの表示動作に必要なゲート配線及びゲート端子を利用して、ｍビットセルのＲＯＭ回路を構成することが可能となる。これにより、アクティブマトリクス基板２を製造する工程において、アクティブマトリクス基板２の製造情報をＲＯＭ回路１１に書き込むことができる。
【００７９】
また、上述した製造情報をアクティブマトリクス基板２と周辺機器との組み立て工程において活用する場合、当該工程ではアクティブマトリクス基板２がもはや表示パネルに組み込まれ、ＲＯＭ回路１１が外部から視認できない場合が想定される。しかし、このような場合であっても、本発明のアクティブマトリクス基板２によれば、基本的な表示動作に不可欠であるゲート端子またはソース端子を用いることで接続端子数を増やすことなく、書き込まれた製造情報を光学的手段によらずに容易に読み出すことが可能となる。
【００８０】
また、ＲＯＭ回路１１として本来の製造工程から新たに付加しなければならない要素は、ＴＦＴ１０２及び金属配線からなる切断可能体１０１である。これらは、表示部２０の画素回路の製造工程において、当該画素回路とともに微細加工により作製可能である。よって、本発明に係るＲＯＭ回路１１は、光学的な読み取り方式によるＱＲコードのような面積を必要とせず、また、ＱＲコードを作製する印字装置のような専用装置を必要としないので、製造工程の簡略化が図られる。
【００８１】
また、アクティブマトリクス基板２の製造工程において、管理コードなどの情報の書き込みを追加したい場合、まだ書き込み動作が実施されていない１ビットセルに対して初期書き込み時と同様の書き込み動作を追加実行すればよい。これに対し、従来のＱＲコードなどの光学的な読み取り手段を利用する場合には、一度印刷したＱＲコードを消去して再度印刷するか、または、追加情報のためのＱＲコードを印字するスペースを別途設けて印刷する必要があり、工程途中における製造情報の書き込み作業が煩雑化または書き込みスペースが大面積化することが懸念される。
【００８２】
また、本実施の形態では、全てのｍ行のゲート配線２１に配置されたｍ個の１ビットセルの構成を例示したが、ＲＯＭ回路１１は全てのゲート配線に配置される必要はなく、例えば、ｋ（ｍ＞ｋ）本のゲート配線に対してＲＯＭ回路１１が配置されている場合であっても、本発明に含まれる。つまり、書き込むべき情報量に応じて、１ビットセルの配置数を決定すればよい。
【００８３】
以上、実施の形態１および２について説明してきたが、本発明に係るアクティブマトリクス基板及びその製造方法は、上述した実施の形態に限定されるものではない。実施の形態１及び２における任意の構成要素を組み合わせて実現される別の実施の形態や、実施の形態に対して本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本発明に係るアクティブマトリクス基板を内蔵した各種機器も本発明に含まれる。
【００８４】
例えば、実施の形態１及び２では、ＲＯＭ回路１０及び１１をゲート配線及びゲート端子に接続した構成を例示したが、当該ＲＯＭ回路をソース配線及びソース端子に接続したアクティブマトリクス回路も本発明に含まれる。さらには、ゲート配線及びゲート端子、ならびに、ソース配線及びソース端子のそれぞれに、上記ＲＯＭ回路を接続したアクティブマトリクス回路も本発明に含まれる。
【００８５】
また、実施の形態１及び２では、マトリクス状に配置された画素２０Ａを備える表示部２０として、本発明の一態様を説明したが、当該表示部としてではなく、製造工程途中における、画素２０Ａが形成されていない表示部を有するアクティブマトリクス基板も、同様の効果を奏する。
【００８６】
なお、以上述べた実施の形態では、ＴＦＴ１０２をｎ型トランジスタとして記述しているが、これらをｐ型トランジスタで形成したアクティブマトリクス基板及びその製造方法でも、上述した実施の形態と同様の効果を奏する。
【００８７】
また、例えば、本発明に係るアクティブマトリクス基板及びその製造方法は、図６に記載されたような薄型フラットＴＶに内蔵される。本発明に係るアクティブマトリクス基板が内蔵されることにより、製造工程途中のアクティブマトリクス基板に書き込まれた製造情報を光学的手段によらずに容易に読み出すことが可能な薄型フラットＴＶが実現される。
【産業上の利用可能性】
【００８８】
本発明のアクティブマトリクス基板及びその製造方法は、特に、表示階調に応じた画素信号電流により発光画素の発光強度を制御することで輝度を変動させるアクティブ型の有機ＥＬフラットパネルディスプレイに有用である。
【符号の説明】
【００８９】
１、２ アクティブマトリクス基板
１０、１１ ＲＯＭ回路
２０ 表示部
２０Ａ 画素
２１ ゲート配線
２２ ソース配線
１０１ 切断可能体
１０２ ＴＦＴ
１１１、１１２、１１３、１１４、１１ｍ １ビットセル
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に配置され、複数の画素のうちデータ信号を書き込む画素を選択するための複数のゲート配線と、
前記基板上であって前記複数のゲート配線と直交する方向に配置され、選択された前記画素へ前記データ信号を書き込むための複数のソース配線と、
前記複数のゲート配線または前記複数のソース配線のそれぞれに接続された複数の端子部と、
一端が前記複数のゲート配線及び前記複数のソース配線のうちの１本を介して前記複数の端子部の１つと接続された切断可能体を有し、当該切断可能体の両端間が導通状態であるか切断状態であるかを１ビットの情報として記憶する情報記憶部とを具備する
アクティブマトリクス基板。
【請求項２】
さらに、
前記切断可能体の他端に接続された固定電位端子を備える
請求項１に記載のアクティブマトリクス基板。
【請求項３】
さらに、
前記切断可能体の他端と前記固定電位端子との間に直列に挿入された電流制限素子を備える
請求項２に記載のアクティブマトリクス基板。
【請求項４】
さらに、
前記切断可能体の他端に接続された書き込み端子を備え、
前記切断可能体の一端が接続された前記端子部と前記書き込み端子との間に、当該端子部と前記固定電位端子との間に設定される電位差よりも大きい所定の電位差が設定されることにより、前記切断可能体に切断電流が流れて当該切断可能体が切断状態となる
請求項２に記載のアクティブマトリクス基板。
【請求項５】
前記切断可能体に所定の照射条件にてレーザーが照射されることにより、前記切断可能体が切断状態となる
請求項２に記載のアクティブマトリクス基板。
【請求項６】
前記情報記憶部は、前記複数のゲート配線または前記複数のソース配線のうちｋ（ｋは２以上の自然数）本のゲート配線またはソース配線のそれぞれに対応して配置されたｋ個の前記切断可能体を有し、当該ｋ個の切断可能体のそれぞれの両端間が導通状態であるか切断状態であるかをｋビットの情報として記憶する
請求項１に記載のアクティブマトリクス基板。
【請求項７】
基板上に、複数の画素のうちデータ信号を書き込む画素を選択するための複数のゲート配線と、当該複数のゲート配線と直交する方向に配置され選択された前記画素へ前記データ信号を書き込むための複数のソース配線と、前記複数のゲート配線または前記複数のソース配線のそれぞれに接続された複数の端子部と、一端が前記複数のゲート配線及び前記複数のソース配線のうちの１本を介して前記複数の端子部の１つと接続された切断可能体とを形成する形成工程と、
前記切断可能体の両端間を、導通状態または切断状態とすることにより、当該導通状態または当該切断状態を１ビットの情報として書き込む書き込み工程と、
前記書き込み工程の後、前記切断可能体の一端に接続された端子部と前記切断可能体の他端に接続された固定電位端子との間に所定の電位差を設定して当該切断可能体に電流が流れるか否かを判定することにより、前記１ビットの情報を読み出す読み出し工程とを含む
アクティブマトリクス基板の製造方法。
【請求項８】
前記形成工程では、さらに、前記複数の画素が有する画素回路を構成するトランジスタ素子と、前記切断可能体の他端と前記固定電位端子との間に直列に挿入された電流制限素子と、前記切断可能体を構成する配線素子とが、同一の薄膜形成プロセスにより同時に形成される
請求項７に記載のアクティブマトリクス基板の製造方法。
【請求項９】
前記書き込み工程では、
前記端子部と前記切断可能体の他端が接続された書き込み端子との間に、当該端子部と前記固定電位端子との間に設定される電位差よりも大きい所定の電位差を設定して前記切断可能体に切断電流を流すことにより、前記切断可能体の両端間を切断状態とする
請求項７に記載のアクティブマトリクス基板の製造方法。
【請求項１０】
前記書き込み工程では、
前記切断可能体に所定の照射条件にてレーザーを照射することにより、前記切断可能体の両端間を切断状態とする
請求項７に記載のアクティブマトリクス基板の製造方法。
【請求項１】
基板と、
前記基板上に配置され、複数の画素のうちデータ信号を書き込む画素を選択するための複数のゲート配線と、
前記基板上であって前記複数のゲート配線と直交する方向に配置され、選択された前記画素へ前記データ信号を書き込むための複数のソース配線と、
前記複数のゲート配線または前記複数のソース配線のそれぞれに接続された複数の端子部と、
一端が前記複数のゲート配線及び前記複数のソース配線のうちの１本を介して前記複数の端子部の１つと接続された切断可能体を有し、当該切断可能体の両端間が導通状態であるか切断状態であるかを１ビットの情報として記憶する情報記憶部とを具備する
アクティブマトリクス基板。
【請求項２】
さらに、
前記切断可能体の他端に接続された固定電位端子を備える
請求項１に記載のアクティブマトリクス基板。
【請求項３】
さらに、
前記切断可能体の他端と前記固定電位端子との間に直列に挿入された電流制限素子を備える
請求項２に記載のアクティブマトリクス基板。
【請求項４】
さらに、
前記切断可能体の他端に接続された書き込み端子を備え、
前記切断可能体の一端が接続された前記端子部と前記書き込み端子との間に、当該端子部と前記固定電位端子との間に設定される電位差よりも大きい所定の電位差が設定されることにより、前記切断可能体に切断電流が流れて当該切断可能体が切断状態となる
請求項２に記載のアクティブマトリクス基板。
【請求項５】
前記切断可能体に所定の照射条件にてレーザーが照射されることにより、前記切断可能体が切断状態となる
請求項２に記載のアクティブマトリクス基板。
【請求項６】
前記情報記憶部は、前記複数のゲート配線または前記複数のソース配線のうちｋ（ｋは２以上の自然数）本のゲート配線またはソース配線のそれぞれに対応して配置されたｋ個の前記切断可能体を有し、当該ｋ個の切断可能体のそれぞれの両端間が導通状態であるか切断状態であるかをｋビットの情報として記憶する
請求項１に記載のアクティブマトリクス基板。
【請求項７】
基板上に、複数の画素のうちデータ信号を書き込む画素を選択するための複数のゲート配線と、当該複数のゲート配線と直交する方向に配置され選択された前記画素へ前記データ信号を書き込むための複数のソース配線と、前記複数のゲート配線または前記複数のソース配線のそれぞれに接続された複数の端子部と、一端が前記複数のゲート配線及び前記複数のソース配線のうちの１本を介して前記複数の端子部の１つと接続された切断可能体とを形成する形成工程と、
前記切断可能体の両端間を、導通状態または切断状態とすることにより、当該導通状態または当該切断状態を１ビットの情報として書き込む書き込み工程と、
前記書き込み工程の後、前記切断可能体の一端に接続された端子部と前記切断可能体の他端に接続された固定電位端子との間に所定の電位差を設定して当該切断可能体に電流が流れるか否かを判定することにより、前記１ビットの情報を読み出す読み出し工程とを含む
アクティブマトリクス基板の製造方法。
【請求項８】
前記形成工程では、さらに、前記複数の画素が有する画素回路を構成するトランジスタ素子と、前記切断可能体の他端と前記固定電位端子との間に直列に挿入された電流制限素子と、前記切断可能体を構成する配線素子とが、同一の薄膜形成プロセスにより同時に形成される
請求項７に記載のアクティブマトリクス基板の製造方法。
【請求項９】
前記書き込み工程では、
前記端子部と前記切断可能体の他端が接続された書き込み端子との間に、当該端子部と前記固定電位端子との間に設定される電位差よりも大きい所定の電位差を設定して前記切断可能体に切断電流を流すことにより、前記切断可能体の両端間を切断状態とする
請求項７に記載のアクティブマトリクス基板の製造方法。
【請求項１０】
前記書き込み工程では、
前記切断可能体に所定の照射条件にてレーザーを照射することにより、前記切断可能体の両端間を切断状態とする
請求項７に記載のアクティブマトリクス基板の製造方法。
【図１】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図３】
【図４】
【図５Ａ】
【図５Ｂ】
【図６】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図３】
【図４】
【図５Ａ】
【図５Ｂ】
【図６】
【公開番号】特開２０１３−７２９７２（Ｐ２０１３−７２９７２Ａ）
【公開日】平成２５年４月２２日（２０１３．４．２２）
【国際特許分類】
【出願番号】特願２０１１−２１１４３５（Ｐ２０１１−２１１４３５）
【出願日】平成２３年９月２７日（２０１１．９．２７）
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．ＱＲコード
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２５年４月２２日（２０１３．４．２２）
【国際特許分類】
【出願日】平成２３年９月２７日（２０１１．９．２７）
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．ＱＲコード
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
[ Back to top ]