アクティブマトリクス表示装置
アクティブマトリクス表示装置は、蓄積キャパシタ（２４；ＣＳ）にトランジスタ駆動電圧を蓄える。光依存性デバイス（２７）は、発光表示素子（２）の光出力に依存して蓄積キャパシタの放電を実行する。電力は、第１の電源ライン（２６）から夫々の画素へ供給され、光依存性デバイス及び蓄積キャパシタのうちの１つは、可変な電圧が画素照射期間の間に供給される第２の電源ライン（５０）へ結合される。電源ラインのうちの１つの電圧を変化させることによって、光フィードバックシステムによるキャパシタの放電特性は、光依存性デバイスの漏れ電流に対する補償を提供するよう変更される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アクティブマトリクス表示装置、具体的には、それだけではないが、夫々の画素に結合された薄膜スイッチングトランジスタを有するアクティブマトリクス電界発光表示装置に関する。
【背景技術】
【０００２】
電界発光や光放射型の表示素子を用いるマトリクス表示装置が良く知られる。前記表示素子は、例えばポリマー材料を用いる有機薄膜電界発光素子、又は従来のIII−Ｖ族半導体化合物を用いる発光ダイオード（ＬＥＤ）を有しても良い。有機電界発光物質、特にポリー材料における最近の発展は、特に映像表示装置に使用されるべきそれらの能力を実証している。一般的に、これらの物質は、一対の電極間に挟まれた半導体共役高分子の１又はそれ以上の層を有する。一対の電極の1つは透明であり、他は空孔又は電子を高分子層に入れるのに適した物質から成る。
【０００３】
ポリマー材料は、ＣＶＤ処理、又は、簡単に、水溶性共役高分子の溶液を用いるスピンコーティング技術によって作られ得る。また、インクジェット印刷が使用されても良い。有機電界発光物質は、それらが表示機能及びスイッチング機能の両方を提供する能力を有するように、ダイオードのようなＩ−Ｖ特性を示すよう配置され得、従って、パッシブ型表示装置において使用可能である。代替的には、これらの物質は、表示素子と、表示素子を流れる電流を制御するスイッチングデバイスとを夫々が有する画素を有するアクティブマトリクス表示装置に用いられても良い。
【０００４】
この形式の表示装置は電流アドレス指定式表示素子を有するので、従来のアナログ駆動方式は、表示素子へ制御可能な電流を供給する。画素構造の一部として電流源トランジスタを設けることが知られる。この電流源トランジスタへ供給されるゲート電圧は、表示素子を流れる電流を決める。蓄積キャパシタは、アドレス指定相の後にゲート電圧を保持する。
【０００５】
図１は、既知のアクティブマトリクスアドレス指定型電界発光表示装置を示す。表示装置は、規則正しく間隔を空けられた画素の行及び列のマトリクス配列を有するパネルを有する。該画素は、ブロック１によって表わされ、結合される切替え手段と共に電界発光表示素子２を有し、行（選択）及び列（データ）のアドレス導電体４及び６の交差する組の間の共通部分に置かれている。簡単のため、数個の画素しか図には示されていない。実際には、画素の数百の行及び列が存在しうる。画素１は、行走査ドライバ回路８及び列データドライバ回路９を含む周辺の駆動回路によって、行及び列のアドレス導電体の組を介してアドレス指定される。これらのドライバ回路は、導電体の夫々の組の終端に接続されている。
【０００６】
電界発光表示素子２は、ここではダイオード素子（ＬＥＤ）として表わされ、有機電界発光物質の１又はそれ以上のアクティブ層が挟まれた一対の電極を有する有機発光ダイオードを有する。前記配列の表示素子は、結合されるアクティブマトリクス回路と共に絶縁支持材の一方の側に載せられている。表示素子の陰極又は陽極のいずれか一方は、透明な導電物質で形成されている。支持材は、例えばガラスのような透明な物質から作られ、基板に最も近い表示素子２の電極は、例えばＩＴＯのような透明な導電物質から成っても良い。従って、電界発光層より発せられる光は、支持材の他の側において観測者に対して可視的であるようにこれらの電極及び支持材を介して伝達される。一般的に、有機電界発光物質層の厚さは、１００ｎｍから２００ｎｍの間である。素子２に使用可能な適切な有機電界発光物質の代表実施例は、ＥＰ−Ａ−０７１７４４６において知られ、記述されている。ＷＯ９６／３６９５９に記述されるような共役高分子材も使用可能である。
【０００７】
図２は、電圧アドレス式動作を提供する既知の画素及び駆動回路配置を簡単な回路図形式で示す。夫々の画素１は、ＥＬ表示素子２と、結合されるドライバ回路とを有する。ドライバ回路は、行導電体４の行アドレスパルスによりオンとされるアドレストランジスタ１６を有する。アドレストランジスタ１６がオンとされると、列導電体６の電圧は、残りの画素へ伝わることができる。具体的には、アドレストランジスタ１６は、列導電体電圧を電流源２０へ供給する。電流源２０は、駆動トランジスタ２２と、蓄積キャパシタ２４とを有する。列電圧は、駆動トランジスタ２２のゲートへ供給され、ゲートは、行アドレスパルスが終了した後でさえ、蓄積キャパシタ２４によってこの電圧に保たれる。
【０００８】
この回路内の駆動トランジスタ２２は、ｐ形ＴＦＴとして実施されているので、蓄積キャパシタ２４は、ゲート−ソース間電圧を一定に保つ。これにより、トランジスタ２２を流れる一定のソース−ドレイン間電流が得られる。従って、トランジスタ２２は、画素の所望の電流源動作を提供する。
【０００９】
上記基本的な画素回路では、ポリシリコンに基づく回路に関して、トランジスタのチャネルにおけるポリシリコン粒子の統計的分布に起因して、トランジスタの閾値電圧にばらつきが存在する。しかし、ポリシリコントランジスタは、電流及び電圧ストレスの下で極めて安定しているので、閾値電圧は、実質的に一定のままである。
【００１０】
閾値電圧のばらつきは、少なくとも基板上の短距離に亘って、非結晶シリコントランジスタでは小さいが、閾値電圧は電圧ストレスに対して極めて敏感である。駆動トランジスタに必要とされる閾値を超える高電圧の印加は、閾値電圧において大きな変化を引き起こす。この変化は、表示される画像の情報コンテンツに依存する。従って、常にオンである非結晶シリコントランジスタの閾値電圧では、そうではないトランジスタに比べて大きな差異が存在しうる。
【００１１】
トランジスタ特性のばらつきに加えて、ＬＥＤ自体の差異エージングも存在する。これは、電流ストレス後に発光物質の効率が下がることに起因する。ほとんどの場合において、ＬＥＤを流れる電流及び電荷が多くなればなるほど、効率はますます低くなる。
【００１２】
（電圧アドレス指定式画素よりもむしろ）電流アドレス指定式画素は、基板全体に亘ってトランジスタのばらつきの影響を低減又は除去することができることが知られている。例えば、電流アドレス指定式画素は、所望の画素駆動電流が流されるサンプリングトランジスタのゲート−ソース間電圧をサンプリングするために電流ミラーを使用することができる。サンプリングされたゲート−ソース間電圧は、駆動トランジスタをアドレス指定するために使用される。これは、サンプリングトランジスタ及び駆動トランジスタが基板上で互いに隣接し、より正確に互いに整合することができるので、装置の均一性の問題を部分的に軽減する。他の電流サンプリング回路は、たとえ更なるトランジスタ及びアドレスラインが必要とされるとしても、トランジスタの整合が必要とされないように、サンプリング及び駆動のために同じトランジスタを使用する。
【００１３】
ＬＥＤ材料の経年劣化を補償する電圧アドレス指定式画素回路も提案されている。例えば、様々な画素回路が提案されており、そのような回路において、画素は感光性素子を有する。この素子は、表示素子の光出力に応答し、アドレス指定期間の間に表示装置の積分光出力を制御するように、光出力に応答して蓄積キャパシタに蓄えられた電荷を放出するよう動作する。図３は、この目的のための画素回路の一例を示す。
【００１４】
図３の画素回路では、フォトダイオード２７が、キャパシタ２４に蓄えられたゲート電圧を放電する。ＥＬ表示素子２は、駆動トランジスタ２２のゲート電圧が閾値電圧に達するともはや発光せず、そのとき、蓄積キャパシタ２４は放電を停止する。電荷がフォトダイオード２７から放出される割合は、表示素子出力の関数であるから、フォトダイオード２７は、感光性フィードバックデバイスとして機能する。明らかなように、積分光出力は、フォトダイオード２７の影響を考慮に入れて、以下の式：
【００１５】
【数１】
によって与えられる。
【００１６】
この式において、ηＰＤはフォトダイオードの効率であり、表示装置全体に亘って極めて均一である。ＣＳは蓄積キャパシタンスであり、Ｖ（０）は、駆動トランジスタの最初のゲート−ソース間電圧であり、ＶＴは、駆動トランジスタの閾値電圧である。従って、光出力は、ＥＬ表示素子の効率とは無関係であり、それによって、当該回路は、経年劣化補償を提供する。
【００１７】
図３の回路において、電源ライン２６は、画素がアドレス指定される場合に、駆動トランジスタがオフとされ、アドレス指定の間は表示素子出力が存在しないように、２つの電圧のレベルの間で切り替えられる。図４に示されたこれを達成するための代わりの方法は、表示素子を分離するための更なるトランジスタ１７を設けることができる。このトランジスタは、アドレストランジスタ１６と同じゲート制御信号によって制御可能である。
【特許文献１】ＥＰ−Ａ−０７１７４４６
【特許文献２】ＷＯ９６／３６９５９
【発明の開示】
【発明が解決しようとする課題】
【００１８】
図３及び４の回路に対する機能制限要素のうちの１つは、フォトダイオードを流れる漏れ電流である。漏れ電流は、光電流レベルに達することさえできる。
【課題を解決するための手段】
【００１９】
本発明に従って、表示画素の配列を有するアクティブマトリクス表示装置であって、夫々の画素は：
電流駆動式発光表示素子；
該表示素子に電流を流す駆動トランジスタ；
該駆動トランジスタをアドレス指定するために使用されるべき電圧を蓄える蓄積キャパシタ；及び
前記発光表示素子の光出力に依存して前記蓄積キャパシタの放電を実行する光依存性デバイスを有し、
電力は、第１の電源ラインから夫々の画素へ供給され、前記光依存性デバイス及び前記蓄積キャパシタのうちの１つは、第２の電源ラインへ結合され、当該装置は、画素照射期間の間に前記第２の電源ラインの電圧を変化させる手段を更に有することを特徴とする装置が提供される。
【００２０】
従って、夫々の画素は、２つの電源ラインに結合される。これらの電源ラインのうちの１つの電圧を変化させることによって、光フィードバックシステムによるキャパシタの放電特性は、光依存性デバイスの漏れ電流に対する補償を提供するよう変更される。
【００２１】
前記第２の電源ラインの電圧は、画素照射期間の間に立ち上げられても良い。一定の傾きを有する立ち上がり（ｒａｍｐ）を供給することによって、漏れ電流を補償する一定の補償電流が効率的に発生する。当然のことながら、更に複雑な第２の電源ライン電圧が使用されても良い。
【００２２】
前記光依存性デバイスは、放電フォトダイオードを有しても良い。
【００２３】
望ましくは、前記蓄積キャパシタは、前記駆動トランジスタのゲートと、前記第１及び第２の電源ラインのうちの一方との間に接続され、その場合に、前記光依存性デバイスは、前記駆動トランジスタのゲートと、前記第１及び第２の電源ラインのうちの他方との間に接続される。蓄積キャパシタ及びフォトダイオードは光フィードバック回路を提供し、それらは、１つの定電圧ラインと１つの可変電圧ラインとの間に接続されている。
【００２４】
前記蓄積キャパシタは、前記駆動トランジスタのゲートと、前記第１の（定）電源ラインとの間に接続されることができ、その場合に、前記光依存性デバイスは、前記駆動トランジスタのゲートと、前記第２の（補正）電源ラインとの間に接続される。その場合に、補正電圧は、光依存性デバイスを介して結合される。
【００２５】
代替的に、前記蓄積キャパシタは、前記駆動トランジスタのゲートと、前記第２の（補正）電源ラインとの間に接続されることができ、前記光依存性デバイスは、前記駆動トランジスタのゲートと、前記第１の電源ラインとの間に接続される。
【００２６】
当該装置は、前記蓄積キャパシタを放電し、それによって前記駆動トランジスタをオフに切り替える放電トランジスタを更に有しても良く、その場合に、前記光依存性デバイスは、前記表示素子の光出力に依存して前記放電トランジスタへ印加されるゲート電圧を変化させることによって前記放電トランジスタの動作のタイミングを制御する。
【００２７】
この配置では、前記駆動トランジスタは、前記表示素子から一定の光出力を供給するよう制御され得る。経年劣化補償のための光フィードバックは、放電トランジスタの動作のタイミング（特に、オン切替え）を変更するために使用される。このとき、放電トランジスタは、駆動トランジスタを即座にオフに切り替えるよう動作する。放電トランジスタの動作のタイミングは、また、画素へ印加されるべきデータ電圧に依存しうる。このようにして、平均光出力はより高くなり、従って、表示素子は更に効率的に動作することができる。
【００２８】
前記光依存性デバイスは、オフ状態からオン状態への前記放電トランジスタの切替えのタイミングを制御することができる。放電キャパシタは、前記放電トランジスタゲートと、前記第１及び第２の電源ラインのうちの１つとの間に設けられても良く、その場合に、前記光依存性デバイスは、前記放電キャパシタを充電又は放電する。
【００２９】
夫々の画素は、前記第１及び第２の電源ラインから実質的に同じ電流を引き込むよう構成され得る。これは、如何なる電源ライン電圧降下も２つのライン上で同じであることを意味する。駆動トランジスタのゲート−ソース間電圧は、この配置が電源ライン電圧降下を補償するように、２つの電源ラインの間の差によって決定され得る。
【００３０】
例えば、夫々の画素は、前記第１及び第２の電源ラインから引き込まれた電流を整合する電流ミラー回路を更に有する。
【００３１】
本発明は、また、駆動トランジスタと電流駆動式発光表示素子とを夫々が有する表示画素の配列を有するアクティブマトリクス表示装置を駆動する方法を提供する。当該方法は、前記画素の夫々をアドレス指定するために：
前記画素の入力部へ駆動電圧を印加するステップ；
前記駆動電圧から得られた電圧を放電キャパシタに蓄えるステップ；
蓄積キャパシタの電圧を用いて前記駆動トランジスタを駆動するステップ；
前記表示素子の光出力に依存する割合又は時間で、感光性素子を用いて前記蓄積キャパシタを放電するステップ；及び
前記感光性素子又は前記蓄積キャパシタの端子の電圧を変化させ、それによって前記感光性素子の漏れ電流を補償するステップ；
を有する。
【００３２】
放電キャパシタ及び蓄積キャパシタは、同一の構成要素であっても良く、あるいは、それらは別々の構成要素であっても良い。
【００３３】
第１の電流は、前記駆動トランジスタによって引き込まれ、第２の電流は、前記感光性素子又は前記蓄積キャパシタの前記端子から引き込まれ、当該方法は、前記第１及び第２の電流を整合させるステップを更に有する。
【発明を実施するための最良の形態】
【００３４】
本発明を、一例として添付の図面を参照して説明する。
【００３５】
留意すべきは、これらの図は、概略であって、実寸で描かれないことである。これらの図の部品の相対的な寸法及び形状は、図面の明瞭さ及び便宜上のために、拡大又は縮小して示されている。
【００３６】
本発明に従って、蓄積キャパシタ及びフォトダイオードから成る光フィードバックシステムは、フォトダイオードの暗電流を補償するよう制御される。これは、キャパシタ及びフォトダイオードを異なる電源ラインに結合することにより達成され、電源ラインのうちの１つの電圧は、画素照射期間の間に変化する。その場合に、キャパシタの光フィードバック充電又は放電への漏れ電流の影響は相殺され得る。
【００３７】
図５は本発明の画素配置の第１の例を示す。同じ参照番号が、図２から４内の同じ構成要素を表すために使用されており、当該画素回路は、図１に示されたような表示装置において使用される。
【００３８】
蓄積キャパシタ２４は、駆動トランジスタ２２のゲートと、第２の補正電源ライン５０との間に接続されている。第２の補正電源ライン５０は、漏れ（暗）フォトダイオード電流を補正するよう制御される。補正電圧プロファイルＶＣがライン５０へ印加される。
【００３９】
画素照射の間に駆動トランジスタ２２のゲートノードに流れる電流は、以下の式：
【００４０】
【数２】
によって与えられる。ここで、ＩＰＤは光電流であり、ＩＬは漏れ電流である。これらは、共に、蓄積キャパシタ２４を放電している電流に等しい。
【００４１】
式［２］に示される漏れ電流は、ＩＬの反対の大きさで駆動ＴＦＴ２２のゲートノードにおいて電流を作ることによって本発明の回路において相殺される。
【００４２】
最も簡単な実施では、漏れ電流は、表示装置の全ての画素に対して同じであって、この電流は、フレーム時間に亘って一定であるとされる。図５に示された補正ライン５０が一定の電圧変化率を有するように補正ライン５０の電圧を調整することによって、駆動ＴＦＴ２２のゲートでの電流は、漏れ電流が相殺されるように発生することができる。式［２］は：
【００４３】
【数３】
となる。
【００４４】
ＶＣの変化率が正確に選択される場合には：
【００４５】
【数４】
となる。
【００４６】
従って、漏れ電流は相殺される。
【００４７】
図５の回路において、フォトダイオード電流は、トランジスタ２２がオフに切り替えられるまで、電荷をキャパシタのより低電圧の端子へと流し、キャパシタの両端の電圧を下げ、ゲート電圧をライン５０の電圧へと増大させる。漏れ電流は、必要とされる以上に速く蓄積キャパシタ２４を放電する傾向を有する。徐々に補正ライン５０の電圧を下げることによって、漏れ電流の結果として失われるゲート−ソース間電圧が元に戻される。従って、漏れ電流の結果としてのキャパシタの両端の電圧の変化は、ゲートでの電圧変化よりもむしろ、補正ライン５０の電圧変化によって適応させられる。従って、ゲート−ソース間電圧の発生は、光電流にしか依存せず、フォトダイオードの暗電流には依存しない。
【００４８】
一例として、漏れ電流が１００ｐＡであって、蓄積キャパシタが１ｐＦである場合に、ｄＶＣ／ｄｔ＝１００Ｖ／ｓｅｃが成り立つので、１０ｍｓのフレーム時間に亘って、補正ラインの電圧幅は１Ｖとなりうる。
【００４９】
この解析は、一定の漏れ電流を仮定する。漏れ電流がフレーム時間に亘って変化する場合、又は、ガラス基板から画素内に結合する光に起因して不要な光電流が存在する場合には、補正ラインの電圧は、異なった様に変化させられる必要がある。
【００５０】
式［３］から、電流ＩＬが時間の関数として知られている場合に、式［３］は、補正ライン５０へ印加される必要がある電圧ＶＣの態様を求めるために積分されても良い。
【００５１】
補正ライン５０へ印加されるべき電圧プロファイルは、他の行電圧波形と共に、図１の行ドライバ回路８内で発生することができる。従って、図１の行ドライバ回路８は、画素照射期間の間に第２の電源ラインの電圧を変化させる出力を供給する回路を有するよう変形される。行ドライバ内部での電圧波形の発生と、行波形が行毎に印加されることを可能にするタイミング制御とは、当業者には周知であろう。
【００５２】
このような形式の補正は、光フィードバック補正を可能にするようキャパシタを充電又は放電するフォトセンサを有する如何なる画素回路に対しても一般的に使用可能である。一般的な回路が図６ａ及び６ｂに示される。
【００５３】
図６ａ及び６ｂは、漏れ電流を相殺しうる電流を作るよう掃引すべき２つの可能なラインが存在することを示す。
【００５４】
図６の２つの回路は、制御電圧ＶＧが印加される「汎用画素回路」を夫々有する。この制御電圧は、画素回路の駆動トランジスタのゲート電圧でありうるが、入力ＶＧと駆動トランジスタとの間には他の構成要素があっても良い。図６ａの回路は、蓄積キャパシタＣＳから電荷を取り除くためにフォトダイオードを使用し、図６ｂの回路は、蓄積キャパシタＣＳへ電荷を供給するためにフォトダイオードを使用する。夫々の場合において、共通のフォトダイオード端子に対する電圧ライン及び共通のキャパシタ端子に対する電圧ラインは、フォトダイオードの暗電流に対する補正を提供するために使用され得る。
【００５５】
フォトダイオードはそれ自体の自己キャパシタンスを有するので、フォトダイオードへ接続されたラインを掃引することが可能である。多くの場合において、このことは、キャパシタへ接続されたラインを掃引することが、電源ライン電圧降下が存在する場合に困難を生じさせうるので、望ましい。
【００５６】
図６ａ及び６ｂを参照すると、ノードＶＧでの電流は：
【００５７】
【数５】
である。ここで、ＣＰＤはフォトセンサ自体のキャパシタンスである。そのとき、（ＶＡが時間において一定であるとすると、）漏れ電流の影響を取り除くよう、以下：
【００５８】
【数６】
を設定することが可能である。
【００５９】
図６を参照して説明したように、本発明は、多数の他の画素回路へ適用可能である。ＬＥＤ表示装置で直面される１つの問題は、駆動トランジスタの閾値電圧が表示装置全体に亘って変化しうるので、表示装置が非均一性を示すことがあることである。上述した従来の光フィードバック画素は、これを補償しない。更に、このような光フィードバック画素は、次第に小さくなる光出力を供給して、より低い平均輝度を与える。
【００６０】
図７は、本発明によって同様に変形されうる変形された光フィードバック画素を示す。図７は、非結晶シリコンにおいて実施され得る完全にｎ形であるトランジスタにより実施される。
【００６１】
駆動トランジスタ２２のゲート−ソース間電圧は、先と同じく、蓄積キャパシタ２４に保持される。しかし、キャパシタは、充電トランジスタ３４（Ｔ２）により、充電ライン３２からの定電圧へと充電される。従って、駆動トランジスタ２２は、表示素子が照射されるべき場合に画素へのデータ入力とは無関係である一定レベルへと駆動される。輝度は、デューティーサイクルを変化させることによって、具体的には、駆動トランジスタがオフとされる時間を変化させることによって制御される。
【００６２】
駆動トランジスタ２２は、蓄積キャパシタ２４を放電する放電トランジスタ３６によりオフとされる。放電トランジスタ３６がオンとされると、キャパシタ２４は即座に放電され、駆動トランジスタ２２はオフとされる。
【００６３】
放電トランジスタ３６は、ゲート電圧が十分な電圧に達するとオンとされる。フォトダイオード２７は、先と同じく、表示素子２により照射され、表示素子２の光出力に依存して光電流を発生させる。この光電流は、放電キャパシタ４０を充電し、ある時点で、キャパシタ４０の両端の電圧は、放電トランジスタ３６の閾値電圧に達し、それによって放電トランジスタ３６をオンとする。この時間は、キャパシタ４０にそもそも蓄えられている電荷と、表示素子の光出力に依存する光電流とに依存する。
【００６４】
フォトダイオード２７は、電源ライン２６へと接続されているが、それは、代わりに充電ライン３２へ接続されても良い。
【００６５】
従って、データライン６における画素へ供給されるデータ信号は、アドレストランジスタ１６（Ｔ１）により供給され、放電キャパシタ４０に蓄えられる。低輝度は、（少量の更なる電荷しか、トランジスタ３６がオフに切り替わるために必要とされないように、）高いデータ信号により示され、高輝度は、（多量の更なる電荷が、トランジスタ３６がオフに切り替わるために必要とされるように、）低いデータ信号により示さる。
【００６６】
このように、この回路は、表示素子の経年劣化を補償するための光フィードバックを有する。また、回路は、駆動トランジスタのばらつきが、また、光フィードバックによってやはり補償される表示素子出力の差をもたらしうるので、駆動トランジスタ２２の閾値補償を有する。トランジスタ３６に対して、閾値を超えるゲート電圧は極めて小さく又は負に保たれるので、閾値電圧のばらつきは、なおさら重要ではない。
【００６７】
図７の実施において、夫々の画素は、また、駆動トランジスタ２２のソースとバイパスライン４４との間に接続されたバイパストランジスタ４２（Ｔ３）を有する。このバイパスライン４４は、全ての画素に共通することができる。これは、蓄積キャパシタ２４が充電されている場合に、駆動トランジスタのソースにおいて定電圧を確実にするために使用される。従って、それは、表示素子の両端の電圧降下に対するソース電圧の依存性を取り除く。この電圧降下は、流れている電流の関数である。従って、一定のゲート−ソース間電圧がキャパシタ２４に蓄えられ、表示素子は、データ電圧が画素に蓄えられている場合にオフとされる。
【００６８】
電源ラインは、画素へのデータの書き込みの間は駆動トランジスタ２２がオフとされるように電源ライン２６が低（Ｌｏｗ）に切り替えられるよう、電源ラインへ印加される切替え電圧を有する。これは、バイパストランジスタ４２が良好な接地基準を供給することを可能にする。
【００６９】
図８は、図７を参照して説明した回路と同様に動作するが、ｐ形トランジスタにより実施され、本発明の利点を享受するよう変形された回路を示す。図８は、低温ポリシリコン処理を用いる実施に適したｎ形及びｐ形回路を示す。
【００７０】
この回路では、電荷は、放電トランジスタ３６がオンとなるまで放電トランジスタ３６のゲート電圧の降下をもたらすよう、フォトダイオード２７によってキャパシタ４０から取り除かれる。
【００７１】
分離トランジスタ１７は、黒色性能が保持されるように、表示素子２がアドレス指定相の間にオフとされることを可能にする。図８において、このトランジスタ１７は、ｎ形デバイスであるが、ｐ形デバイスによる実施が可能であるように、当然のことながらｐ形デバイスであっても良い。
【００７２】
本発明に従って、キャパシタ４０は、電源ライン２６よりもむしろ補正ライン５０へ接続されており、補正電圧はこのラインへ印加される。図６を参照して説明したように、補正電圧は、代わりに、フォトダイオード充電ライン５１へ印加されても良い。この例において、フォトダイオード充電ライン５１を掃引することは、キャパシタが、図８に示した別の補正ライン５０の必要性を取り除くよう、電源ライン２６へ接続され得る場合に有利である。
【００７３】
ＬＥＤ表示装置により直面される更なる問題は、電源ライン電圧が下がることに起因する。所定のゲート駆動電圧に対して、これらは異なるゲート−ソース間電圧をもたらす。ゲート−ソース間電圧のこのようなばらつきは、望ましくない画像アーティファクトをもたらし、それらが画像に依存する場合には、それらは容易に補正するのが難しい。上述した回路は、このような電源ライン電圧降下を補償しない。
【００７４】
別の電源ラインを設けることによって、本発明は、このような電源ライン電圧降下を補正する機会を提供する。補正方式は、補正ラインを確保することによって実施可能であり、電源ラインは同じ電流を引き込むので、両方とも同じレベルの電圧降下を有する。具体的には、ゲート−ソース間電圧は、補正ライン５０と電源ライン２６との間の差によって決定される。
【００７５】
図９の回路では、電流ミラー９０は、駆動ＴＦＴ２２とＬＥＤ２との間に設けられ、補正ライン５０へ接続されている。電流ミラーは、駆動トランジスタ電流が電源ライン２６から流れる第１のトランジスタＴ１を有する。第２のトランジスタＴ２は、同じゲート−ソース間電圧を有し、補正ライン５０から電流を引き込む。両トランジスタを流れる電流は、表示素子２を流れる。これは、補正ライン５０及び電源ライン２６が同じ電流を引き込み、それによって電圧降下の問題を解決することを可能にする。
【００７６】
このように、補正ラインにおいて電圧掃引が存在しない場合に、２つのラインの間の電圧差は、配列全体に亘って一定となりうる。補正ライン５０は、それへ印加された電圧掃引を依然として有するが、画素内の電流ミラーは、このラインから引き込まれた電流が駆動ＴＦＴによって引き込まれた電流に等しいことを確実にする。電圧掃引の合計は、２つのラインが配列全体に亘る電圧掃引に等しい差を有することを意味する。結果として得られるＴ２のドレイン−ソース間の変化は、このトランジスタが飽和状態で動作している場合には問題とならない。
【００７７】
電流ミラーは、トランジスタＴ１とＴ２との間のＴＦＴ整合を必要とする。
【００７８】
上記例において、光依存性素子はフォトダイオードであるが、画素回路は、フォトトランジスタ又はフォトレジスタを用いて発明されても良い。回路は、様々なトランジスタ半導体技術を用いて示されてきた。多数の変形が、例えば結晶シリコン、水素化非結晶シリコン、ポリシリコン及び半導体ポリマーのように、可能である。これらは、全て、請求される本発明の適用範囲内にある。表示装置は、ポリマーＬＥＤデバイス、有機ＬＥＤデバイス、燐光体含有物質及び他の発光構造体であっても良い。
【００７９】
多種多様な画素回路が上述されているが、ある特定の特徴及び改良が、個々の実施例を参照して説明されているに過ぎない。当然のことながら、如何なる特定の特徴及び改良も、必要に応じて、他の実施例に適用され得る。例えば、図９に示された電流ミラーは、ｎ形非結晶シリコン回路に適用可能である。
【００８０】
上記回路は、また、陽極への電流フローを制御する回路を伴う表示素子の共通陰極実施であるが、共通陽極実施も可能である。
【００８１】
多数の他の画素の変形が可能である。例えば、幾つかの画素構造は、非結晶シリコン駆動トランジスタの閾値電圧のばらつきを引き起こすストレスを補償することができる。一方、他の画素構造は、ポリシリコン駆動トランジスタの配列における閾値電圧値の分布を補償することができる。これらの補償動作のための更なる回路素子は、また、本発明の画素回路に加えられ得る。概して、如何なる光フィードバック画素も、本発明の利点を享受するよう変形可能である。
【００８２】
本発明の回路の動作のタイミングについては詳細に説明していない。しかし、本発明により変更される回路のタイミング図は、変更され得ない。本発明は、補正ラインに対して更なる波形を必要とし、上述したように、これは、画素照射の間の時間に亘って変化しうる。一定の電圧は、補正ラインが画素のアドレス指定の間電源ラインへ接続されているかのように動作するように、画素のアドレス指定の間に補正ラインへ印加されうる。
【００８３】
様々な他の変形は、当業者には明らかであろう。
【図面の簡単な説明】
【００８４】
【図１】既知のＥＬ表示装置を示す。
【図２】ＥＬ表示画素を電流アドレス指定するための既知の画素回路の概略の回路図である。
【図３】差異エージングを補償する第１の既知の画素設計を示す。
【図４】差異エージングを補償する第２の既知の画素設計を示す。
【図５】本発明に従う画素回路の第１の例を示す。
【図６ａ】本発明に従う画素回路の一般的な例を示す。
【図６ｂ】本発明に従う画素回路の一般的な例を示す。
【図７】差異エージングを補償する第３の既知の画素回路を示す。
【図８】図７の回路に対する変形例である本発明に従う画素回路の第２の例を示す。
【図９】本発明に従う画素回路の第３の例を示す。
【技術分野】
【０００１】
本発明は、アクティブマトリクス表示装置、具体的には、それだけではないが、夫々の画素に結合された薄膜スイッチングトランジスタを有するアクティブマトリクス電界発光表示装置に関する。
【背景技術】
【０００２】
電界発光や光放射型の表示素子を用いるマトリクス表示装置が良く知られる。前記表示素子は、例えばポリマー材料を用いる有機薄膜電界発光素子、又は従来のIII−Ｖ族半導体化合物を用いる発光ダイオード（ＬＥＤ）を有しても良い。有機電界発光物質、特にポリー材料における最近の発展は、特に映像表示装置に使用されるべきそれらの能力を実証している。一般的に、これらの物質は、一対の電極間に挟まれた半導体共役高分子の１又はそれ以上の層を有する。一対の電極の1つは透明であり、他は空孔又は電子を高分子層に入れるのに適した物質から成る。
【０００３】
ポリマー材料は、ＣＶＤ処理、又は、簡単に、水溶性共役高分子の溶液を用いるスピンコーティング技術によって作られ得る。また、インクジェット印刷が使用されても良い。有機電界発光物質は、それらが表示機能及びスイッチング機能の両方を提供する能力を有するように、ダイオードのようなＩ−Ｖ特性を示すよう配置され得、従って、パッシブ型表示装置において使用可能である。代替的には、これらの物質は、表示素子と、表示素子を流れる電流を制御するスイッチングデバイスとを夫々が有する画素を有するアクティブマトリクス表示装置に用いられても良い。
【０００４】
この形式の表示装置は電流アドレス指定式表示素子を有するので、従来のアナログ駆動方式は、表示素子へ制御可能な電流を供給する。画素構造の一部として電流源トランジスタを設けることが知られる。この電流源トランジスタへ供給されるゲート電圧は、表示素子を流れる電流を決める。蓄積キャパシタは、アドレス指定相の後にゲート電圧を保持する。
【０００５】
図１は、既知のアクティブマトリクスアドレス指定型電界発光表示装置を示す。表示装置は、規則正しく間隔を空けられた画素の行及び列のマトリクス配列を有するパネルを有する。該画素は、ブロック１によって表わされ、結合される切替え手段と共に電界発光表示素子２を有し、行（選択）及び列（データ）のアドレス導電体４及び６の交差する組の間の共通部分に置かれている。簡単のため、数個の画素しか図には示されていない。実際には、画素の数百の行及び列が存在しうる。画素１は、行走査ドライバ回路８及び列データドライバ回路９を含む周辺の駆動回路によって、行及び列のアドレス導電体の組を介してアドレス指定される。これらのドライバ回路は、導電体の夫々の組の終端に接続されている。
【０００６】
電界発光表示素子２は、ここではダイオード素子（ＬＥＤ）として表わされ、有機電界発光物質の１又はそれ以上のアクティブ層が挟まれた一対の電極を有する有機発光ダイオードを有する。前記配列の表示素子は、結合されるアクティブマトリクス回路と共に絶縁支持材の一方の側に載せられている。表示素子の陰極又は陽極のいずれか一方は、透明な導電物質で形成されている。支持材は、例えばガラスのような透明な物質から作られ、基板に最も近い表示素子２の電極は、例えばＩＴＯのような透明な導電物質から成っても良い。従って、電界発光層より発せられる光は、支持材の他の側において観測者に対して可視的であるようにこれらの電極及び支持材を介して伝達される。一般的に、有機電界発光物質層の厚さは、１００ｎｍから２００ｎｍの間である。素子２に使用可能な適切な有機電界発光物質の代表実施例は、ＥＰ−Ａ−０７１７４４６において知られ、記述されている。ＷＯ９６／３６９５９に記述されるような共役高分子材も使用可能である。
【０００７】
図２は、電圧アドレス式動作を提供する既知の画素及び駆動回路配置を簡単な回路図形式で示す。夫々の画素１は、ＥＬ表示素子２と、結合されるドライバ回路とを有する。ドライバ回路は、行導電体４の行アドレスパルスによりオンとされるアドレストランジスタ１６を有する。アドレストランジスタ１６がオンとされると、列導電体６の電圧は、残りの画素へ伝わることができる。具体的には、アドレストランジスタ１６は、列導電体電圧を電流源２０へ供給する。電流源２０は、駆動トランジスタ２２と、蓄積キャパシタ２４とを有する。列電圧は、駆動トランジスタ２２のゲートへ供給され、ゲートは、行アドレスパルスが終了した後でさえ、蓄積キャパシタ２４によってこの電圧に保たれる。
【０００８】
この回路内の駆動トランジスタ２２は、ｐ形ＴＦＴとして実施されているので、蓄積キャパシタ２４は、ゲート−ソース間電圧を一定に保つ。これにより、トランジスタ２２を流れる一定のソース−ドレイン間電流が得られる。従って、トランジスタ２２は、画素の所望の電流源動作を提供する。
【０００９】
上記基本的な画素回路では、ポリシリコンに基づく回路に関して、トランジスタのチャネルにおけるポリシリコン粒子の統計的分布に起因して、トランジスタの閾値電圧にばらつきが存在する。しかし、ポリシリコントランジスタは、電流及び電圧ストレスの下で極めて安定しているので、閾値電圧は、実質的に一定のままである。
【００１０】
閾値電圧のばらつきは、少なくとも基板上の短距離に亘って、非結晶シリコントランジスタでは小さいが、閾値電圧は電圧ストレスに対して極めて敏感である。駆動トランジスタに必要とされる閾値を超える高電圧の印加は、閾値電圧において大きな変化を引き起こす。この変化は、表示される画像の情報コンテンツに依存する。従って、常にオンである非結晶シリコントランジスタの閾値電圧では、そうではないトランジスタに比べて大きな差異が存在しうる。
【００１１】
トランジスタ特性のばらつきに加えて、ＬＥＤ自体の差異エージングも存在する。これは、電流ストレス後に発光物質の効率が下がることに起因する。ほとんどの場合において、ＬＥＤを流れる電流及び電荷が多くなればなるほど、効率はますます低くなる。
【００１２】
（電圧アドレス指定式画素よりもむしろ）電流アドレス指定式画素は、基板全体に亘ってトランジスタのばらつきの影響を低減又は除去することができることが知られている。例えば、電流アドレス指定式画素は、所望の画素駆動電流が流されるサンプリングトランジスタのゲート−ソース間電圧をサンプリングするために電流ミラーを使用することができる。サンプリングされたゲート−ソース間電圧は、駆動トランジスタをアドレス指定するために使用される。これは、サンプリングトランジスタ及び駆動トランジスタが基板上で互いに隣接し、より正確に互いに整合することができるので、装置の均一性の問題を部分的に軽減する。他の電流サンプリング回路は、たとえ更なるトランジスタ及びアドレスラインが必要とされるとしても、トランジスタの整合が必要とされないように、サンプリング及び駆動のために同じトランジスタを使用する。
【００１３】
ＬＥＤ材料の経年劣化を補償する電圧アドレス指定式画素回路も提案されている。例えば、様々な画素回路が提案されており、そのような回路において、画素は感光性素子を有する。この素子は、表示素子の光出力に応答し、アドレス指定期間の間に表示装置の積分光出力を制御するように、光出力に応答して蓄積キャパシタに蓄えられた電荷を放出するよう動作する。図３は、この目的のための画素回路の一例を示す。
【００１４】
図３の画素回路では、フォトダイオード２７が、キャパシタ２４に蓄えられたゲート電圧を放電する。ＥＬ表示素子２は、駆動トランジスタ２２のゲート電圧が閾値電圧に達するともはや発光せず、そのとき、蓄積キャパシタ２４は放電を停止する。電荷がフォトダイオード２７から放出される割合は、表示素子出力の関数であるから、フォトダイオード２７は、感光性フィードバックデバイスとして機能する。明らかなように、積分光出力は、フォトダイオード２７の影響を考慮に入れて、以下の式：
【００１５】
【数１】
によって与えられる。
【００１６】
この式において、ηＰＤはフォトダイオードの効率であり、表示装置全体に亘って極めて均一である。ＣＳは蓄積キャパシタンスであり、Ｖ（０）は、駆動トランジスタの最初のゲート−ソース間電圧であり、ＶＴは、駆動トランジスタの閾値電圧である。従って、光出力は、ＥＬ表示素子の効率とは無関係であり、それによって、当該回路は、経年劣化補償を提供する。
【００１７】
図３の回路において、電源ライン２６は、画素がアドレス指定される場合に、駆動トランジスタがオフとされ、アドレス指定の間は表示素子出力が存在しないように、２つの電圧のレベルの間で切り替えられる。図４に示されたこれを達成するための代わりの方法は、表示素子を分離するための更なるトランジスタ１７を設けることができる。このトランジスタは、アドレストランジスタ１６と同じゲート制御信号によって制御可能である。
【特許文献１】ＥＰ−Ａ−０７１７４４６
【特許文献２】ＷＯ９６／３６９５９
【発明の開示】
【発明が解決しようとする課題】
【００１８】
図３及び４の回路に対する機能制限要素のうちの１つは、フォトダイオードを流れる漏れ電流である。漏れ電流は、光電流レベルに達することさえできる。
【課題を解決するための手段】
【００１９】
本発明に従って、表示画素の配列を有するアクティブマトリクス表示装置であって、夫々の画素は：
電流駆動式発光表示素子；
該表示素子に電流を流す駆動トランジスタ；
該駆動トランジスタをアドレス指定するために使用されるべき電圧を蓄える蓄積キャパシタ；及び
前記発光表示素子の光出力に依存して前記蓄積キャパシタの放電を実行する光依存性デバイスを有し、
電力は、第１の電源ラインから夫々の画素へ供給され、前記光依存性デバイス及び前記蓄積キャパシタのうちの１つは、第２の電源ラインへ結合され、当該装置は、画素照射期間の間に前記第２の電源ラインの電圧を変化させる手段を更に有することを特徴とする装置が提供される。
【００２０】
従って、夫々の画素は、２つの電源ラインに結合される。これらの電源ラインのうちの１つの電圧を変化させることによって、光フィードバックシステムによるキャパシタの放電特性は、光依存性デバイスの漏れ電流に対する補償を提供するよう変更される。
【００２１】
前記第２の電源ラインの電圧は、画素照射期間の間に立ち上げられても良い。一定の傾きを有する立ち上がり（ｒａｍｐ）を供給することによって、漏れ電流を補償する一定の補償電流が効率的に発生する。当然のことながら、更に複雑な第２の電源ライン電圧が使用されても良い。
【００２２】
前記光依存性デバイスは、放電フォトダイオードを有しても良い。
【００２３】
望ましくは、前記蓄積キャパシタは、前記駆動トランジスタのゲートと、前記第１及び第２の電源ラインのうちの一方との間に接続され、その場合に、前記光依存性デバイスは、前記駆動トランジスタのゲートと、前記第１及び第２の電源ラインのうちの他方との間に接続される。蓄積キャパシタ及びフォトダイオードは光フィードバック回路を提供し、それらは、１つの定電圧ラインと１つの可変電圧ラインとの間に接続されている。
【００２４】
前記蓄積キャパシタは、前記駆動トランジスタのゲートと、前記第１の（定）電源ラインとの間に接続されることができ、その場合に、前記光依存性デバイスは、前記駆動トランジスタのゲートと、前記第２の（補正）電源ラインとの間に接続される。その場合に、補正電圧は、光依存性デバイスを介して結合される。
【００２５】
代替的に、前記蓄積キャパシタは、前記駆動トランジスタのゲートと、前記第２の（補正）電源ラインとの間に接続されることができ、前記光依存性デバイスは、前記駆動トランジスタのゲートと、前記第１の電源ラインとの間に接続される。
【００２６】
当該装置は、前記蓄積キャパシタを放電し、それによって前記駆動トランジスタをオフに切り替える放電トランジスタを更に有しても良く、その場合に、前記光依存性デバイスは、前記表示素子の光出力に依存して前記放電トランジスタへ印加されるゲート電圧を変化させることによって前記放電トランジスタの動作のタイミングを制御する。
【００２７】
この配置では、前記駆動トランジスタは、前記表示素子から一定の光出力を供給するよう制御され得る。経年劣化補償のための光フィードバックは、放電トランジスタの動作のタイミング（特に、オン切替え）を変更するために使用される。このとき、放電トランジスタは、駆動トランジスタを即座にオフに切り替えるよう動作する。放電トランジスタの動作のタイミングは、また、画素へ印加されるべきデータ電圧に依存しうる。このようにして、平均光出力はより高くなり、従って、表示素子は更に効率的に動作することができる。
【００２８】
前記光依存性デバイスは、オフ状態からオン状態への前記放電トランジスタの切替えのタイミングを制御することができる。放電キャパシタは、前記放電トランジスタゲートと、前記第１及び第２の電源ラインのうちの１つとの間に設けられても良く、その場合に、前記光依存性デバイスは、前記放電キャパシタを充電又は放電する。
【００２９】
夫々の画素は、前記第１及び第２の電源ラインから実質的に同じ電流を引き込むよう構成され得る。これは、如何なる電源ライン電圧降下も２つのライン上で同じであることを意味する。駆動トランジスタのゲート−ソース間電圧は、この配置が電源ライン電圧降下を補償するように、２つの電源ラインの間の差によって決定され得る。
【００３０】
例えば、夫々の画素は、前記第１及び第２の電源ラインから引き込まれた電流を整合する電流ミラー回路を更に有する。
【００３１】
本発明は、また、駆動トランジスタと電流駆動式発光表示素子とを夫々が有する表示画素の配列を有するアクティブマトリクス表示装置を駆動する方法を提供する。当該方法は、前記画素の夫々をアドレス指定するために：
前記画素の入力部へ駆動電圧を印加するステップ；
前記駆動電圧から得られた電圧を放電キャパシタに蓄えるステップ；
蓄積キャパシタの電圧を用いて前記駆動トランジスタを駆動するステップ；
前記表示素子の光出力に依存する割合又は時間で、感光性素子を用いて前記蓄積キャパシタを放電するステップ；及び
前記感光性素子又は前記蓄積キャパシタの端子の電圧を変化させ、それによって前記感光性素子の漏れ電流を補償するステップ；
を有する。
【００３２】
放電キャパシタ及び蓄積キャパシタは、同一の構成要素であっても良く、あるいは、それらは別々の構成要素であっても良い。
【００３３】
第１の電流は、前記駆動トランジスタによって引き込まれ、第２の電流は、前記感光性素子又は前記蓄積キャパシタの前記端子から引き込まれ、当該方法は、前記第１及び第２の電流を整合させるステップを更に有する。
【発明を実施するための最良の形態】
【００３４】
本発明を、一例として添付の図面を参照して説明する。
【００３５】
留意すべきは、これらの図は、概略であって、実寸で描かれないことである。これらの図の部品の相対的な寸法及び形状は、図面の明瞭さ及び便宜上のために、拡大又は縮小して示されている。
【００３６】
本発明に従って、蓄積キャパシタ及びフォトダイオードから成る光フィードバックシステムは、フォトダイオードの暗電流を補償するよう制御される。これは、キャパシタ及びフォトダイオードを異なる電源ラインに結合することにより達成され、電源ラインのうちの１つの電圧は、画素照射期間の間に変化する。その場合に、キャパシタの光フィードバック充電又は放電への漏れ電流の影響は相殺され得る。
【００３７】
図５は本発明の画素配置の第１の例を示す。同じ参照番号が、図２から４内の同じ構成要素を表すために使用されており、当該画素回路は、図１に示されたような表示装置において使用される。
【００３８】
蓄積キャパシタ２４は、駆動トランジスタ２２のゲートと、第２の補正電源ライン５０との間に接続されている。第２の補正電源ライン５０は、漏れ（暗）フォトダイオード電流を補正するよう制御される。補正電圧プロファイルＶＣがライン５０へ印加される。
【００３９】
画素照射の間に駆動トランジスタ２２のゲートノードに流れる電流は、以下の式：
【００４０】
【数２】
によって与えられる。ここで、ＩＰＤは光電流であり、ＩＬは漏れ電流である。これらは、共に、蓄積キャパシタ２４を放電している電流に等しい。
【００４１】
式［２］に示される漏れ電流は、ＩＬの反対の大きさで駆動ＴＦＴ２２のゲートノードにおいて電流を作ることによって本発明の回路において相殺される。
【００４２】
最も簡単な実施では、漏れ電流は、表示装置の全ての画素に対して同じであって、この電流は、フレーム時間に亘って一定であるとされる。図５に示された補正ライン５０が一定の電圧変化率を有するように補正ライン５０の電圧を調整することによって、駆動ＴＦＴ２２のゲートでの電流は、漏れ電流が相殺されるように発生することができる。式［２］は：
【００４３】
【数３】
となる。
【００４４】
ＶＣの変化率が正確に選択される場合には：
【００４５】
【数４】
となる。
【００４６】
従って、漏れ電流は相殺される。
【００４７】
図５の回路において、フォトダイオード電流は、トランジスタ２２がオフに切り替えられるまで、電荷をキャパシタのより低電圧の端子へと流し、キャパシタの両端の電圧を下げ、ゲート電圧をライン５０の電圧へと増大させる。漏れ電流は、必要とされる以上に速く蓄積キャパシタ２４を放電する傾向を有する。徐々に補正ライン５０の電圧を下げることによって、漏れ電流の結果として失われるゲート−ソース間電圧が元に戻される。従って、漏れ電流の結果としてのキャパシタの両端の電圧の変化は、ゲートでの電圧変化よりもむしろ、補正ライン５０の電圧変化によって適応させられる。従って、ゲート−ソース間電圧の発生は、光電流にしか依存せず、フォトダイオードの暗電流には依存しない。
【００４８】
一例として、漏れ電流が１００ｐＡであって、蓄積キャパシタが１ｐＦである場合に、ｄＶＣ／ｄｔ＝１００Ｖ／ｓｅｃが成り立つので、１０ｍｓのフレーム時間に亘って、補正ラインの電圧幅は１Ｖとなりうる。
【００４９】
この解析は、一定の漏れ電流を仮定する。漏れ電流がフレーム時間に亘って変化する場合、又は、ガラス基板から画素内に結合する光に起因して不要な光電流が存在する場合には、補正ラインの電圧は、異なった様に変化させられる必要がある。
【００５０】
式［３］から、電流ＩＬが時間の関数として知られている場合に、式［３］は、補正ライン５０へ印加される必要がある電圧ＶＣの態様を求めるために積分されても良い。
【００５１】
補正ライン５０へ印加されるべき電圧プロファイルは、他の行電圧波形と共に、図１の行ドライバ回路８内で発生することができる。従って、図１の行ドライバ回路８は、画素照射期間の間に第２の電源ラインの電圧を変化させる出力を供給する回路を有するよう変形される。行ドライバ内部での電圧波形の発生と、行波形が行毎に印加されることを可能にするタイミング制御とは、当業者には周知であろう。
【００５２】
このような形式の補正は、光フィードバック補正を可能にするようキャパシタを充電又は放電するフォトセンサを有する如何なる画素回路に対しても一般的に使用可能である。一般的な回路が図６ａ及び６ｂに示される。
【００５３】
図６ａ及び６ｂは、漏れ電流を相殺しうる電流を作るよう掃引すべき２つの可能なラインが存在することを示す。
【００５４】
図６の２つの回路は、制御電圧ＶＧが印加される「汎用画素回路」を夫々有する。この制御電圧は、画素回路の駆動トランジスタのゲート電圧でありうるが、入力ＶＧと駆動トランジスタとの間には他の構成要素があっても良い。図６ａの回路は、蓄積キャパシタＣＳから電荷を取り除くためにフォトダイオードを使用し、図６ｂの回路は、蓄積キャパシタＣＳへ電荷を供給するためにフォトダイオードを使用する。夫々の場合において、共通のフォトダイオード端子に対する電圧ライン及び共通のキャパシタ端子に対する電圧ラインは、フォトダイオードの暗電流に対する補正を提供するために使用され得る。
【００５５】
フォトダイオードはそれ自体の自己キャパシタンスを有するので、フォトダイオードへ接続されたラインを掃引することが可能である。多くの場合において、このことは、キャパシタへ接続されたラインを掃引することが、電源ライン電圧降下が存在する場合に困難を生じさせうるので、望ましい。
【００５６】
図６ａ及び６ｂを参照すると、ノードＶＧでの電流は：
【００５７】
【数５】
である。ここで、ＣＰＤはフォトセンサ自体のキャパシタンスである。そのとき、（ＶＡが時間において一定であるとすると、）漏れ電流の影響を取り除くよう、以下：
【００５８】
【数６】
を設定することが可能である。
【００５９】
図６を参照して説明したように、本発明は、多数の他の画素回路へ適用可能である。ＬＥＤ表示装置で直面される１つの問題は、駆動トランジスタの閾値電圧が表示装置全体に亘って変化しうるので、表示装置が非均一性を示すことがあることである。上述した従来の光フィードバック画素は、これを補償しない。更に、このような光フィードバック画素は、次第に小さくなる光出力を供給して、より低い平均輝度を与える。
【００６０】
図７は、本発明によって同様に変形されうる変形された光フィードバック画素を示す。図７は、非結晶シリコンにおいて実施され得る完全にｎ形であるトランジスタにより実施される。
【００６１】
駆動トランジスタ２２のゲート−ソース間電圧は、先と同じく、蓄積キャパシタ２４に保持される。しかし、キャパシタは、充電トランジスタ３４（Ｔ２）により、充電ライン３２からの定電圧へと充電される。従って、駆動トランジスタ２２は、表示素子が照射されるべき場合に画素へのデータ入力とは無関係である一定レベルへと駆動される。輝度は、デューティーサイクルを変化させることによって、具体的には、駆動トランジスタがオフとされる時間を変化させることによって制御される。
【００６２】
駆動トランジスタ２２は、蓄積キャパシタ２４を放電する放電トランジスタ３６によりオフとされる。放電トランジスタ３６がオンとされると、キャパシタ２４は即座に放電され、駆動トランジスタ２２はオフとされる。
【００６３】
放電トランジスタ３６は、ゲート電圧が十分な電圧に達するとオンとされる。フォトダイオード２７は、先と同じく、表示素子２により照射され、表示素子２の光出力に依存して光電流を発生させる。この光電流は、放電キャパシタ４０を充電し、ある時点で、キャパシタ４０の両端の電圧は、放電トランジスタ３６の閾値電圧に達し、それによって放電トランジスタ３６をオンとする。この時間は、キャパシタ４０にそもそも蓄えられている電荷と、表示素子の光出力に依存する光電流とに依存する。
【００６４】
フォトダイオード２７は、電源ライン２６へと接続されているが、それは、代わりに充電ライン３２へ接続されても良い。
【００６５】
従って、データライン６における画素へ供給されるデータ信号は、アドレストランジスタ１６（Ｔ１）により供給され、放電キャパシタ４０に蓄えられる。低輝度は、（少量の更なる電荷しか、トランジスタ３６がオフに切り替わるために必要とされないように、）高いデータ信号により示され、高輝度は、（多量の更なる電荷が、トランジスタ３６がオフに切り替わるために必要とされるように、）低いデータ信号により示さる。
【００６６】
このように、この回路は、表示素子の経年劣化を補償するための光フィードバックを有する。また、回路は、駆動トランジスタのばらつきが、また、光フィードバックによってやはり補償される表示素子出力の差をもたらしうるので、駆動トランジスタ２２の閾値補償を有する。トランジスタ３６に対して、閾値を超えるゲート電圧は極めて小さく又は負に保たれるので、閾値電圧のばらつきは、なおさら重要ではない。
【００６７】
図７の実施において、夫々の画素は、また、駆動トランジスタ２２のソースとバイパスライン４４との間に接続されたバイパストランジスタ４２（Ｔ３）を有する。このバイパスライン４４は、全ての画素に共通することができる。これは、蓄積キャパシタ２４が充電されている場合に、駆動トランジスタのソースにおいて定電圧を確実にするために使用される。従って、それは、表示素子の両端の電圧降下に対するソース電圧の依存性を取り除く。この電圧降下は、流れている電流の関数である。従って、一定のゲート−ソース間電圧がキャパシタ２４に蓄えられ、表示素子は、データ電圧が画素に蓄えられている場合にオフとされる。
【００６８】
電源ラインは、画素へのデータの書き込みの間は駆動トランジスタ２２がオフとされるように電源ライン２６が低（Ｌｏｗ）に切り替えられるよう、電源ラインへ印加される切替え電圧を有する。これは、バイパストランジスタ４２が良好な接地基準を供給することを可能にする。
【００６９】
図８は、図７を参照して説明した回路と同様に動作するが、ｐ形トランジスタにより実施され、本発明の利点を享受するよう変形された回路を示す。図８は、低温ポリシリコン処理を用いる実施に適したｎ形及びｐ形回路を示す。
【００７０】
この回路では、電荷は、放電トランジスタ３６がオンとなるまで放電トランジスタ３６のゲート電圧の降下をもたらすよう、フォトダイオード２７によってキャパシタ４０から取り除かれる。
【００７１】
分離トランジスタ１７は、黒色性能が保持されるように、表示素子２がアドレス指定相の間にオフとされることを可能にする。図８において、このトランジスタ１７は、ｎ形デバイスであるが、ｐ形デバイスによる実施が可能であるように、当然のことながらｐ形デバイスであっても良い。
【００７２】
本発明に従って、キャパシタ４０は、電源ライン２６よりもむしろ補正ライン５０へ接続されており、補正電圧はこのラインへ印加される。図６を参照して説明したように、補正電圧は、代わりに、フォトダイオード充電ライン５１へ印加されても良い。この例において、フォトダイオード充電ライン５１を掃引することは、キャパシタが、図８に示した別の補正ライン５０の必要性を取り除くよう、電源ライン２６へ接続され得る場合に有利である。
【００７３】
ＬＥＤ表示装置により直面される更なる問題は、電源ライン電圧が下がることに起因する。所定のゲート駆動電圧に対して、これらは異なるゲート−ソース間電圧をもたらす。ゲート−ソース間電圧のこのようなばらつきは、望ましくない画像アーティファクトをもたらし、それらが画像に依存する場合には、それらは容易に補正するのが難しい。上述した回路は、このような電源ライン電圧降下を補償しない。
【００７４】
別の電源ラインを設けることによって、本発明は、このような電源ライン電圧降下を補正する機会を提供する。補正方式は、補正ラインを確保することによって実施可能であり、電源ラインは同じ電流を引き込むので、両方とも同じレベルの電圧降下を有する。具体的には、ゲート−ソース間電圧は、補正ライン５０と電源ライン２６との間の差によって決定される。
【００７５】
図９の回路では、電流ミラー９０は、駆動ＴＦＴ２２とＬＥＤ２との間に設けられ、補正ライン５０へ接続されている。電流ミラーは、駆動トランジスタ電流が電源ライン２６から流れる第１のトランジスタＴ１を有する。第２のトランジスタＴ２は、同じゲート−ソース間電圧を有し、補正ライン５０から電流を引き込む。両トランジスタを流れる電流は、表示素子２を流れる。これは、補正ライン５０及び電源ライン２６が同じ電流を引き込み、それによって電圧降下の問題を解決することを可能にする。
【００７６】
このように、補正ラインにおいて電圧掃引が存在しない場合に、２つのラインの間の電圧差は、配列全体に亘って一定となりうる。補正ライン５０は、それへ印加された電圧掃引を依然として有するが、画素内の電流ミラーは、このラインから引き込まれた電流が駆動ＴＦＴによって引き込まれた電流に等しいことを確実にする。電圧掃引の合計は、２つのラインが配列全体に亘る電圧掃引に等しい差を有することを意味する。結果として得られるＴ２のドレイン−ソース間の変化は、このトランジスタが飽和状態で動作している場合には問題とならない。
【００７７】
電流ミラーは、トランジスタＴ１とＴ２との間のＴＦＴ整合を必要とする。
【００７８】
上記例において、光依存性素子はフォトダイオードであるが、画素回路は、フォトトランジスタ又はフォトレジスタを用いて発明されても良い。回路は、様々なトランジスタ半導体技術を用いて示されてきた。多数の変形が、例えば結晶シリコン、水素化非結晶シリコン、ポリシリコン及び半導体ポリマーのように、可能である。これらは、全て、請求される本発明の適用範囲内にある。表示装置は、ポリマーＬＥＤデバイス、有機ＬＥＤデバイス、燐光体含有物質及び他の発光構造体であっても良い。
【００７９】
多種多様な画素回路が上述されているが、ある特定の特徴及び改良が、個々の実施例を参照して説明されているに過ぎない。当然のことながら、如何なる特定の特徴及び改良も、必要に応じて、他の実施例に適用され得る。例えば、図９に示された電流ミラーは、ｎ形非結晶シリコン回路に適用可能である。
【００８０】
上記回路は、また、陽極への電流フローを制御する回路を伴う表示素子の共通陰極実施であるが、共通陽極実施も可能である。
【００８１】
多数の他の画素の変形が可能である。例えば、幾つかの画素構造は、非結晶シリコン駆動トランジスタの閾値電圧のばらつきを引き起こすストレスを補償することができる。一方、他の画素構造は、ポリシリコン駆動トランジスタの配列における閾値電圧値の分布を補償することができる。これらの補償動作のための更なる回路素子は、また、本発明の画素回路に加えられ得る。概して、如何なる光フィードバック画素も、本発明の利点を享受するよう変形可能である。
【００８２】
本発明の回路の動作のタイミングについては詳細に説明していない。しかし、本発明により変更される回路のタイミング図は、変更され得ない。本発明は、補正ラインに対して更なる波形を必要とし、上述したように、これは、画素照射の間の時間に亘って変化しうる。一定の電圧は、補正ラインが画素のアドレス指定の間電源ラインへ接続されているかのように動作するように、画素のアドレス指定の間に補正ラインへ印加されうる。
【００８３】
様々な他の変形は、当業者には明らかであろう。
【図面の簡単な説明】
【００８４】
【図１】既知のＥＬ表示装置を示す。
【図２】ＥＬ表示画素を電流アドレス指定するための既知の画素回路の概略の回路図である。
【図３】差異エージングを補償する第１の既知の画素設計を示す。
【図４】差異エージングを補償する第２の既知の画素設計を示す。
【図５】本発明に従う画素回路の第１の例を示す。
【図６ａ】本発明に従う画素回路の一般的な例を示す。
【図６ｂ】本発明に従う画素回路の一般的な例を示す。
【図７】差異エージングを補償する第３の既知の画素回路を示す。
【図８】図７の回路に対する変形例である本発明に従う画素回路の第２の例を示す。
【図９】本発明に従う画素回路の第３の例を示す。
【特許請求の範囲】
【請求項１】
表示画素の配列を有するアクティブマトリクス表示装置であって、
夫々の画素は：
電流駆動式発光表示素子；
該表示素子に電流を流す駆動トランジスタ；
該駆動トランジスタをアドレス指定するために使用されるべき電圧を蓄える蓄積キャパシタ；及び
前記発光表示素子の光出力に依存して前記蓄積キャパシタの放電を実行する光依存性デバイス，
を有し、
電力は、第１の電源ラインから夫々の画素へ供給され、
前記光依存性デバイス及び前記蓄積キャパシタのうちの１つは、第２の電源ラインへ結合され、
当該装置は、画素照射期間の間に前記第２の電源ラインの電圧を変化させる手段を更に有する、
ことを特徴とする装置。
【請求項２】
前記第２の電源ラインの電圧は、画素照射期間の間に立ち上げられることを特徴とする請求項１記載の装置。
【請求項３】
前記光依存性デバイスは、放電フォトダイオードを有することを特徴とする請求項１又は２記載の装置。
【請求項４】
夫々の画素は、データ信号ラインと前記画素への入力部との間に接続されたアドレストランジスタを更に有することを特徴とする請求項１乃至３のうちいずれか一項記載の装置。
【請求項５】
前記駆動トランジスタは、電源ラインと前記表示素子との間に接続されることを特徴とする請求項１乃至４のうちいずれか一項記載の装置。
【請求項６】
夫々の画素は、前記駆動トランジスタに直列に接続された分離トランジスタを更に有することを特徴とする請求項１乃至５のうちいずれか一項記載の装置。
【請求項７】
前記蓄積キャパシタは、前記駆動トランジスタのゲートと、前記第１及び第２の電源ラインのうちの一方との間に接続され、
前記光依存性デバイスは、前記駆動トランジスタのゲートと、前記第１及び第２の電源ラインのうちの他方との間に接続されることを特徴とする請求項１乃至６のうちいずれか一項記載の装置。
【請求項８】
前記蓄積キャパシタは、前記駆動トランジスタのゲートと、前記第１の電源ラインとの間に接続され、
前記光依存性デバイスは、前記駆動トランジスタのゲートと、前記第２の電源ラインとの間に接続されることを特徴とする請求項７記載の装置。
【請求項９】
前記蓄積キャパシタは、前記駆動トランジスタのゲートと、前記第２の電源ラインとの間に接続され、
前記光依存性デバイスは、前記駆動トランジスタのゲートと、前記第１の電源ラインとの間に接続されることを特徴とする請求項８記載の装置。
【請求項１０】
前記蓄積キャパシタを放電し、それによって前記駆動トランジスタをオフに切り替える放電トランジスタを更に有し、
前記光依存性デバイスは、前記表示素子の光出力に依存して前記放電トランジスタへ印加されるゲート電圧を変化させることによって前記放電トランジスタの動作のタイミングを制御することを特徴とする請求項１乃至６のうちいずれか一項記載の装置。
【請求項１１】
前記光依存性デバイスは、オフ状態からオン状態への前記放電トランジスタの切替えのタイミングを制御することを特徴とする請求項１０記載の装置。
【請求項１２】
放電キャパシタは、前記放電トランジスタゲートと、前記第１及び第２の電源ラインのうちの１つとの間に設けられ、
前記光依存性デバイスは、前記放電キャパシタを充電又は放電することを特徴とする請求項１０又は１１記載の装置。
【請求項１３】
夫々の画素は、前記第２の電源ラインと前記駆動トランジスタのゲートとの間に接続された充電トランジスタを更に有することを特徴とする請求項１０乃至１２のうちいずれか一項記載の装置。
【請求項１４】
夫々の画素は、前記第１及び第２の電源ラインから実質的に同じ電流を引き込むよう構成されることを特徴とする請求項１乃至１３のうちいずれか一項記載の装置。
【請求項１５】
夫々の画素は、前記第１及び第２の電源ラインから引き込まれた電流を整合する電流ミラー回路を更に有することを特徴とする、請求項１４記載の装置。
【請求項１６】
駆動トランジスタと電流駆動式発光表示素子とを夫々が有する表示画素の配列を有するアクティブマトリクス表示装置を駆動する方法であって、
前記画素の夫々をアドレス指定するために：
前記画素の入力部へ駆動電圧を印加するステップ；
前記駆動電圧から得られた電圧を放電キャパシタに蓄えるステップ；
蓄積キャパシタの電圧を用いて前記駆動トランジスタを駆動するステップ；
前記表示素子の光出力に依存する割合又は時間で、感光性素子を用いて前記蓄積キャパシタを放電するステップ；及び
前記感光性素子又は前記蓄積キャパシタの端子の電圧を変化させ、それによって前記感光性素子の漏れ電流を補償するステップ；
を有する方法。
【請求項１７】
第１の電流は、前記駆動トランジスタによって引き込まれ、
第２の電流は、前記感光性素子又は前記蓄積キャパシタの前記端子から引き込まれ、
当該方法は、前記第１及び第２の電流を整合させるステップを更に有することを特徴とする請求項１６記載の方法。
【請求項１】
表示画素の配列を有するアクティブマトリクス表示装置であって、
夫々の画素は：
電流駆動式発光表示素子；
該表示素子に電流を流す駆動トランジスタ；
該駆動トランジスタをアドレス指定するために使用されるべき電圧を蓄える蓄積キャパシタ；及び
前記発光表示素子の光出力に依存して前記蓄積キャパシタの放電を実行する光依存性デバイス，
を有し、
電力は、第１の電源ラインから夫々の画素へ供給され、
前記光依存性デバイス及び前記蓄積キャパシタのうちの１つは、第２の電源ラインへ結合され、
当該装置は、画素照射期間の間に前記第２の電源ラインの電圧を変化させる手段を更に有する、
ことを特徴とする装置。
【請求項２】
前記第２の電源ラインの電圧は、画素照射期間の間に立ち上げられることを特徴とする請求項１記載の装置。
【請求項３】
前記光依存性デバイスは、放電フォトダイオードを有することを特徴とする請求項１又は２記載の装置。
【請求項４】
夫々の画素は、データ信号ラインと前記画素への入力部との間に接続されたアドレストランジスタを更に有することを特徴とする請求項１乃至３のうちいずれか一項記載の装置。
【請求項５】
前記駆動トランジスタは、電源ラインと前記表示素子との間に接続されることを特徴とする請求項１乃至４のうちいずれか一項記載の装置。
【請求項６】
夫々の画素は、前記駆動トランジスタに直列に接続された分離トランジスタを更に有することを特徴とする請求項１乃至５のうちいずれか一項記載の装置。
【請求項７】
前記蓄積キャパシタは、前記駆動トランジスタのゲートと、前記第１及び第２の電源ラインのうちの一方との間に接続され、
前記光依存性デバイスは、前記駆動トランジスタのゲートと、前記第１及び第２の電源ラインのうちの他方との間に接続されることを特徴とする請求項１乃至６のうちいずれか一項記載の装置。
【請求項８】
前記蓄積キャパシタは、前記駆動トランジスタのゲートと、前記第１の電源ラインとの間に接続され、
前記光依存性デバイスは、前記駆動トランジスタのゲートと、前記第２の電源ラインとの間に接続されることを特徴とする請求項７記載の装置。
【請求項９】
前記蓄積キャパシタは、前記駆動トランジスタのゲートと、前記第２の電源ラインとの間に接続され、
前記光依存性デバイスは、前記駆動トランジスタのゲートと、前記第１の電源ラインとの間に接続されることを特徴とする請求項８記載の装置。
【請求項１０】
前記蓄積キャパシタを放電し、それによって前記駆動トランジスタをオフに切り替える放電トランジスタを更に有し、
前記光依存性デバイスは、前記表示素子の光出力に依存して前記放電トランジスタへ印加されるゲート電圧を変化させることによって前記放電トランジスタの動作のタイミングを制御することを特徴とする請求項１乃至６のうちいずれか一項記載の装置。
【請求項１１】
前記光依存性デバイスは、オフ状態からオン状態への前記放電トランジスタの切替えのタイミングを制御することを特徴とする請求項１０記載の装置。
【請求項１２】
放電キャパシタは、前記放電トランジスタゲートと、前記第１及び第２の電源ラインのうちの１つとの間に設けられ、
前記光依存性デバイスは、前記放電キャパシタを充電又は放電することを特徴とする請求項１０又は１１記載の装置。
【請求項１３】
夫々の画素は、前記第２の電源ラインと前記駆動トランジスタのゲートとの間に接続された充電トランジスタを更に有することを特徴とする請求項１０乃至１２のうちいずれか一項記載の装置。
【請求項１４】
夫々の画素は、前記第１及び第２の電源ラインから実質的に同じ電流を引き込むよう構成されることを特徴とする請求項１乃至１３のうちいずれか一項記載の装置。
【請求項１５】
夫々の画素は、前記第１及び第２の電源ラインから引き込まれた電流を整合する電流ミラー回路を更に有することを特徴とする、請求項１４記載の装置。
【請求項１６】
駆動トランジスタと電流駆動式発光表示素子とを夫々が有する表示画素の配列を有するアクティブマトリクス表示装置を駆動する方法であって、
前記画素の夫々をアドレス指定するために：
前記画素の入力部へ駆動電圧を印加するステップ；
前記駆動電圧から得られた電圧を放電キャパシタに蓄えるステップ；
蓄積キャパシタの電圧を用いて前記駆動トランジスタを駆動するステップ；
前記表示素子の光出力に依存する割合又は時間で、感光性素子を用いて前記蓄積キャパシタを放電するステップ；及び
前記感光性素子又は前記蓄積キャパシタの端子の電圧を変化させ、それによって前記感光性素子の漏れ電流を補償するステップ；
を有する方法。
【請求項１７】
第１の電流は、前記駆動トランジスタによって引き込まれ、
第２の電流は、前記感光性素子又は前記蓄積キャパシタの前記端子から引き込まれ、
当該方法は、前記第１及び第２の電流を整合させるステップを更に有することを特徴とする請求項１６記載の方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６ａ】
【図６ｂ】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６ａ】
【図６ｂ】
【図７】
【図８】
【図９】
【公表番号】特表２００７−５２４１１８（Ｐ２００７−５２４１１８Ａ）
【公表日】平成１９年８月２３日（２００７．８．２３）
【国際特許分類】
【出願番号】特願２００６−５４８５６２（Ｐ２００６−５４８５６２）
【出願日】平成１７年１月１３日（２００５．１．１３）
【国際出願番号】ＰＣＴ／ＩＢ２００５／０５０１５４
【国際公開番号】ＷＯ２００５／０７６２５４
【国際公開日】平成１７年８月１８日（２００５．８．１８）
【出願人】（５９００００２４８）コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ (12,071)
【Ｆターム（参考）】
【公表日】平成１９年８月２３日（２００７．８．２３）
【国際特許分類】
【出願日】平成１７年１月１３日（２００５．１．１３）
【国際出願番号】ＰＣＴ／ＩＢ２００５／０５０１５４
【国際公開番号】ＷＯ２００５／０７６２５４
【国際公開日】平成１７年８月１８日（２００５．８．１８）
【出願人】（５９００００２４８）コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ (12,071)
【Ｆターム（参考）】
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