インダクタ
【課題】従来に比べて少ない専有面積のインダクタを提供すること。
【解決手段】半導体基板上に形成されたインダクタであって、第1層のスパイラル状伝送線路11、第2層の伝送線路12、第3層のスパイラル状伝送線路13を構成要素とし、伝送線路11と伝送線路13とは、半導体基板の基板面に垂直な方向から見たときに、該伝送線路に沿って細長い形状の重なり部分を有し、伝送線路11の出力部は接続点con1において伝送線路12の入力部に接続し、伝送線路12の第1の出力部は接続点con2において伝送線路13の入力部に接続し、伝送線路12の第2の出力部は接続点con4において半導体基板上に形成されたキャパシタ15の1つの端子に接続していることを特徴とするインダクタを構成する。
【解決手段】半導体基板上に形成されたインダクタであって、第1層のスパイラル状伝送線路11、第2層の伝送線路12、第3層のスパイラル状伝送線路13を構成要素とし、伝送線路11と伝送線路13とは、半導体基板の基板面に垂直な方向から見たときに、該伝送線路に沿って細長い形状の重なり部分を有し、伝送線路11の出力部は接続点con1において伝送線路12の入力部に接続し、伝送線路12の第1の出力部は接続点con2において伝送線路13の入力部に接続し、伝送線路12の第2の出力部は接続点con4において半導体基板上に形成されたキャパシタ15の1つの端子に接続していることを特徴とするインダクタを構成する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明はインダクタに関する。
【背景技術】
【0002】
図20と図21に従来のインダクタの一例を示す。
【0003】
図20において、インダクタは伝送線路191、192、193、194によって構成され、伝送線路191及び193がスパイラル状であり、これらの間を伝送線路192が、接続点con1とcon3とにおいて、直列に接続している。伝送線路193の、接続点con3とは反対側の端は接続点con2において、伝送線路194に接続している。伝送線路191と192との間、及び、伝送線路193と194との間には絶縁層が介在している。また、キャパシタ195が、接続点con3において、インダクタに接続している。
【0004】
図21において、メアンダ状の伝送線路201が、接続点con1において、キャパシタ202と接続している。
【0005】
上記のインダクタとキャパシタとの組み合わせの等価回路は、図2に示したものと同様であり、インダクタとキャパシタによるT型回路として広く知られているものである。キャパシタの、インダクタに接続されていない側の端子をグランドに接続すれば、ローパスフィルタ(下記非特許文献1のp191 図5-1 (c)参照)として使用できる。また、ローパス型の整合回路としても広く用いられている。
【0006】
【非特許文献1】Arthur B. Williams 著 加藤康雄 監 訳 「電子フィルタ 第3版」 マグロウヒル出版株式会社 1990.4.25 発行
【発明の開示】
【発明が解決しようとする課題】
【0007】
しかし、図20及び図21からも分かるとおり、上記T型回路の構成には、サイズの大きなインダクタが2つ必要なため、高価な半導体基板上において、大きな面積を専有してしまうという問題があった。
【0008】
本発明は上記の問題に鑑みてなされたものであり、本発明が解決しようとする課題は、従来に比べて少ない専有面積のインダクタを提供することである。
【課題を解決するための手段】
【0009】
上記課題を解決するために、本発明においては、請求項1に記載のように、
半導体基板上に形成されたインダクタであって、該半導体基板上の第1の層内に形成された第1の伝送線路と、該第1の層とは異なる第2の層内に形成された第2の伝送線路とを構成要素とし、該第1の伝送線路と該第2の伝送線路とは、該半導体基板の基板面に垂直な方向から見たときに、該第1及び第2の伝送線路に沿って重なり部分を有し、該第1の伝送線路と該第2の伝送線路とは接続部あるいは回路を介して接続することを特徴とするインダクタを構成する。
【0010】
また、本発明においては、請求項2に記載のように、
半導体基板上に形成されたインダクタであって、該半導体基板上の第1の層内に形成された第1の伝送線路と、該第1の層に重なる第2の層内に形成された第2の伝送線路と、該第2の層の該第1の層とは反対側に重なる第3の層内に形成された第3の伝送線路とを構成要素とし、該第1の伝送線路と該第3の伝送線路とは、該半導体基板の基板面に垂直な方向から見たときに、該第1及び第3の伝送線路に沿って重なり部分を有し、該第1の伝送線路の出力部は該第2の伝送線路の入力部に接続部を介して接続し、該第2の伝送線路の第1の出力部は該第3の伝送線路の入力部に接続部を介して接続し、該第2の伝送線路の第2の出力部は該半導体基板上に形成されたキャパシタの1つの端子に接続することを特徴とするインダクタを構成する。
【0011】
また、本発明においては、請求項3に記載のように、
半導体基板上に形成されたインダクタであって、該半導体基板上の第1の層内に形成された第1の伝送線路と、該第1の層に重なる第2の層内に形成された第2の伝送線路及び第3の伝送線路と、該第2の層の該第1の層とは反対側に重なる第3の層内に形成された第4の伝送線路とを構成要素とし、該第1の伝送線路と該第4の伝送線路とは、該半導体基板の基板面に垂直な方向から見たときに、該第1及び第4の伝送線路に沿って重なり部分を有し、該第1の伝送線路の出力部は該第2の伝送線路の入力部に接続部を介して接続し、該第2の伝送線路の出力部は該半導体基板上に形成されたキャパシタの第1の端子に接続し、該キャパシタの第2の端子は該第3の伝送線路の入力部に接続し、該第3の伝送線路の出力部は該第4の伝送線路の入力部に接続部を介して接続することを特徴とするインダクタを構成する。
【0012】
また、本発明においては、請求項4に記載のように、
半導体基板上に形成されたインダクタであって、
該半導体基板上の第1の層内に形成された第1の伝送線路と、該第1の層に重なる第2の層内に形成された第2の伝送線路と、該第2の層の該第1の層とは反対側に重なる第3の層内に形成された第3の伝送線路とを構成要素とし、該第1の伝送線路と該第3の伝送線路とは、該半導体基板の基板面に垂直な方向から見たときに、該第1及び第3の伝送線路に沿って重なり部分を有し、該第1の伝送線路の出力部は該第2の伝送線路の入力部に接続部を介して接続し、該第2の伝送線路の出力部は該半導体基板上に形成されたキャパシタの第1の端子に接続し、該キャパシタの第2の端子は該第3の伝送線路の入力部に接続することを特徴とするインダクタを構成する。
【0013】
また、本発明においては、請求項5に記載のように、半導体基板上に形成されたインダクタであって、該半導体基板上の第1の層内に形成された第1の伝送線路と、該第1の層に重なる第2の層内に形成された第2の伝送線路と、該第2の層の該第1の層とは反対側に重なる第3の層内に形成された第3の伝送線路とを構成要素とし、該第1の伝送線路と該第3の伝送線路とは、該半導体基板の基板面に垂直な方向から見たときに、該第1及び第3の伝送線路に沿って重なり部分を有し、該第1の伝送線路の出力部は該第2の伝送線路の入力部に接続部を介して接続し、該第2の伝送線路の出力部は該第3の伝送線路の入力部に接続部を介して接続することを特徴とするインダクタを構成する。
【0014】
また、本発明においては、請求項6に記載のように、半導体基板上に形成されたインダクタであって、該半導体基板上の第1の層内に形成された第1の伝送線路と、該第1の層に重なる第2の層内に形成された第2の伝送線路と、該第2の層の該第1の層とは反対側に重なる第3の層内に形成された第3の伝送線路と、該第2の層内に形成された第4の伝送線路と、該第1の層内に形成された第5の伝送線路と、該第2の層内に形成された第6の伝送線路と、該第3の層内に形成された第7の伝送線路とを構成要素とし、該第1の伝送線路と該第2の伝送線路とは、該半導体基板の基板面に垂直な方向から見たときに、該第1及び第2の伝送線路に沿って重なり部分を有し、該第1の伝送線路と該第3の伝送線路とは、該半導体基板の基板面に垂直な方向から見たときに、該第1及び第3の伝送線路に沿って重なり部分を有し、該第3の伝送線路と該第4の伝送線路とは、該半導体基板の基板面に垂直な方向から見たときに、該第3及び第4の伝送線路に沿って重なり部分を有し、該第3の伝送線路と該第5の伝送線路とは、該半導体基板の基板面に垂直な方向から見たときに、該第3及び第5の伝送線路に沿って重なり部分を有し、該第5の伝送線路と該第6の伝送線路とは、該半導体基板の基板面に垂直な方向から見たときに、該第5及び第6の伝送線路に沿って重なり部分を有し、該第5の伝送線路と該第7の伝送線路とは、該半導体基板の基板面に垂直な方向から見たときに、該第5及び第6の伝送線路に沿って重なり部分を有し、該第1の伝送線路の出力部は該第2の伝送線路の入力部に接続部を介して接続し、該第2の伝送線路の出力部は該第3の伝送線路の入力部に接続部を介して接続し、該第3の伝送線路の出力部は該第4の伝送線路の入力部に接続部を介して接続し、該第4の伝送線路の出力部は該第5の伝送線路の入力部に接続部を介して接続し、該第5の伝送線路の出力部は該第6の伝送線路の入力部に接続部を介して接続し、該第6の伝送線路の出力部は該第7の伝送線路の入力部に接続部を介して接続することを特徴とするインダクタを構成する。
【0015】
また、本発明においては、請求項7に記載のように、
半導体基板上に形成されたインダクタであって、該半導体基板上の第1の層内に形成された第1の伝送線路と、該第1の層に重なる第2の層内に形成された第2の伝送線路と、該第2の層の該第1の層とは反対側に重なる第3の層内に形成された第3の伝送線路とを構成要素とし、該第1の伝送線路と該第2の伝送線路とは、該半導体基板の基板面に垂直な方向から見たときに、該第1及び第2の伝送線路に沿って重なり部分を有し、該第1の伝送線路と該第3の伝送線路とは、該半導体基板の基板面に垂直な方向から見たときに、該第1及び第3の伝送線路に沿って重なり部分を有し、該第1の伝送線路の出力部は該第2の伝送線路の入力部及び該第3の伝送線路の入力部に接続部を介して接続することを特徴とするインダクタを構成する。
【0016】
また、本発明においては、請求項8に記載のように、
半導体基板上に形成されたインダクタであって、該半導体基板上の第1の層内に形成された第1の伝送線路と、該第1の層に重なる第2の層内に形成された第2の伝送線路と、該第2の層の該第1の層とは反対側に重なる第3の層内に形成された第3の伝送線路とを構成要素とし、該第1の伝送線路と該第3の伝送線路とは、該半導体基板の基板面に垂直な方向から見たときに、該第1及び第3の伝送線路に沿って重なり部分を有し、該第1の伝送線路の第1の出力部は該第2の伝送線路の入力部に接続部を介して接続し、該第2の伝送線路の出力部は該第3の伝送線路の入力部に接続部を介して接続し、該第1の伝送線路の第2の出力部は該半導体基板上に形成されたキャパシタの1つの端子に接続することを特徴とするインダクタを構成する。
【0017】
また、本発明においては、請求項9に記載のように、
半導体基板上に形成されたインダクタであって、該半導体基板上の第1の層内に形成された第1の伝送線路と、該第1の層に重なる第2の層内に形成された第2の伝送線路と、該第2の層の該第1の層とは反対側に重なる第3の層内に形成された第3の伝送線路と、該第3の層の該第2の層とは反対側に重なる第4の層内に形成された第4の伝送線路とを構成要素とし、該第1の伝送線路と該第3の伝送線路とは、該半導体基板の基板面に垂直な方向から見たときに、該第1及び第3の伝送線路に沿って重なり部分を有し、該第2の伝送線路と該第4の伝送線路とは、該半導体基板の基板面に垂直な方向から見たときに、該第2及び第4の伝送線路に沿って重なり部分を有し、該第1の伝送線路の出力部は該第2の伝送線路の入力部に接続部を介して接続し、該第2の伝送線路の出力部は該第3の伝送線路の入力部に接続部を介して接続し、該第3の伝送線路の出力部は該第4の伝送線路の入力部に接続部を介して接続することを特徴とするインダクタを構成する。
【0018】
また、本発明においては、請求項10に記載のように、
上記伝送線路のうちの少なくとも2つが、上記半導体基板の基板面に垂直な方向から見たときに、該2つの伝送線路に沿って重なり部分を有し、該2つの伝送線路が、共にスパイラル形状を有するか、または、共にメアンダ形状を有することを特徴とする請求項1ないし9のいずれかに記載のインダクタを構成する。
【発明の効果】
【0019】
本発明の実施によって、従来に比べて少ない専有面積のインダクタを提供することが可能となる。
【発明を実施するための最良の形態】
【0020】
本発明の実施の形態においては、半導体基板上の第1の層内に形成された第1の伝送線路と、該第1の層とは異なる第2の層内に形成された第2の伝送線路とを構成要素とし、該第1の伝送線路と該第2の伝送線路とは、該半導体基板の基板面に垂直な方向から見たときに、該第1及び第2の伝送線路に沿って細長い形状の重なり部分を有し、該第1の伝送線路と該第2の伝送線路とは直接あるいは他の回路を介して接続することを特徴とするインダクタを構成する。
【実施例】
【0021】
以下、本発明を実施するための最良の形態を実施例によって詳細に説明する。
【0022】
(実施例1)
図1は、本発明の第1の実施例を説明する図である。本実施例は、半導体基板(図示せず)上に構成され、第1の層内に形成された伝送線路(第1層の伝送線路と呼ぶ、以下同様)11、第2層の伝送線路12、第3層の伝送線路13を構成要素としている。ここで、上記の層は、半導体基板に近い側から、第3の層(第3層と呼ぶ、以下同様)、第2層、第1層の順に重なっている。ただし、この順序は逆、すなわち、半導体基板に近い側から、第1層、第2層、第3層の順であってもよい。
【0023】
図1の(a)は、本実施例の構成を、半導体基板の基板面に垂直な方向から見た平面図であって、伝送線路11と伝送線路13とは、半導体基板の基板面に垂直な方向から見たときに、該伝送線路に沿って細長い形状の重なり部分を有している。なお、図1の(a)においては、各伝送線路を、その所在が明らかになるように、位置をずらして図示してあるが、下側の伝送線路が上側の伝送線路の下に隠れてしまうように重なっていてもよい。上記の重なり部分があるので、等価のインダクタを単層の伝送線路で構成した場合に比べて、インダクタの専有面積が減少し、本発明の効果が現れる。
【0024】
図1の(b)は、各層の伝送線路を別々に表示し、伝送線路どうしの接続を破線で表した図である。伝送線路どうしの接続は、層間の絶縁層に設けられたバイアホール中の導体を接続部とし、この接続部を介して行うことができる。そのような接続点の位置は、バイアホールを用いない接続点の位置を含めて、図1の(a)におけるcon1〜con4によって示されている。伝送線路11の出力部は接続点con1において伝送線路12の入力部に接続し、伝送線路12の第1の出力部は接続点con2において伝送線路13の入力部に接続し、伝送線路12の第2の出力部は接続点con4において半導体基板上に形成されたキャパシタ15の1つの端子に接続している。また、伝送線路13の出力部は、接続点con3において、第3層よりも半導体基板に近い(あるいは遠い)第4層の伝送線路14の入力部に接続している。
【0025】
伝送線路11と伝送線路13とはスパイラル(渦巻き)形状を有し、インダクタとして働き、この2つのインダクタが直列に接続し、その接続点にキャパシタ15が接続し、図2に示したT型回路を形成している。信号は伝送線路11の入力部から入力され、伝送線路14の出力部から出力される。
【0026】
なお、このT型回路の周囲にはグランドプレーン16が設けられている。
【0027】
本実施例において、伝送線路11及び13が、それぞれ、請求項1に記載の第1及び第2の伝送線路に該当し、伝送線路13が請求項1に記載の回路に該当している。
【0028】
(実施例2)
図3は、本発明の第2の実施例を説明する図である。本実施例は、半導体基板(図示せず)上に構成され、第1層の伝送線路31、第2層の伝送線路32、33、第3層の伝送線路34を構成要素としている。ここで、上記の層は、半導体基板に近い側から、第3層、第2層、第1層の順に重なっている。ただし、この順序は逆、すなわち、半導体基板に近い側から、第1層、第2層、第3層の順であってもよい。
【0029】
図3の(a)は、本実施例の構成を、半導体基板の基板面に垂直な方向から見た平面図であって、伝送線路31と伝送線路34とは、半導体基板の基板面に垂直な方向から見たときに、該伝送線路に沿って細長い形状の重なり部分を有している。なお、図3の(a)においては、各伝送線路を、その所在が明らかになるように、位置をずらして図示してあるが、下側の伝送線路が上側の伝送線路の下に隠れてしまうように重なっていてもよい。上記の重なり部分があるので、等価のインダクタを単層の伝送線路で構成した場合に比べて、インダクタの専有面積が減少し、本発明の効果が現れる。
【0030】
図3の(b)は、各層の伝送線路を別々に表示し、伝送線路どうしの接続を破線で表した図である。伝送線路どうしの接続は、層間の絶縁層に設けられたバイアホール中の導体を接続部とし、この接続部を介して行うことができる。そのような接続点の位置は、バイアホールを用いない接続点の位置を含めて、図3の(a)におけるcon1〜con5によって示されている。伝送線路31の出力部は接続点con1において伝送線路32の入力部に接続し、伝送線路32の出力部は接続点con4においてキャパシタ36の第1の端子に接続し、半導体基板上に形成されたキャパシタ36の第2の端子はcon5において伝送線路33の入力部に接続し、伝送線路33の出力部は接続点con2において伝送線路34の入力部に接続している。また、伝送線路34の出力部は、接続点con3において、第3層よりも半導体基板に近い(あるいは遠い)第4層の伝送線路35の入力部に接続している。
【0031】
伝送線路31と伝送線路34とはスパイラル形状を有し、インダクタとして働き、この2つのインダクタがキャパシタ36を介して直列に接続し、図4に示した回路を形成している。信号は伝送線路31の入力部から入力され、伝送線路35の出力部から出力される。
【0032】
なお、この回路の周囲にはグランドプレーン37が設けられている。
【0033】
本実施例において、伝送線路31及び34が、それぞれ、請求項1に記載の第1及び第2の伝送線路に該当し、伝送線路32、キャパシタ36及び伝送線路33が請求項1に記載の回路を構成している。
【0034】
なお、伝送線路33を省いて、キャパシタ36の第2の端子を伝送線路34の入力部に接続しても、本実施例と同等の効果が得られる。
【0035】
(実施例3)
図5は、本発明の第3の実施例を説明する図である。本実施例は、半導体基板(図示せず)上に構成され、第1層の伝送線路51、第2層の伝送線路52、第3層の伝送線路53を構成要素としている。ここで、上記の層は、半導体基板に近い側から、第3層、第2層、第1層の順に重なっている。ただし、この順序は逆、すなわち、半導体基板に近い側から、第1層、第2層、第3層の順であってもよい。
【0036】
図5の(a)は、本実施例の構成を、半導体基板の基板面に垂直な方向から見た平面図であって、伝送線路51と伝送線路52とは、半導体基板の基板面に垂直な方向から見たときに、該伝送線路に沿って細長い形状の重なり部分を有し、伝送線路51と伝送線路53とは、半導体基板の基板面に垂直な方向から見たときに、該伝送線路に沿って細長い形状の重なり部分を有している。なお、図5の(a)においては、各伝送線路を、その所在が明らかになるように、位置をずらして図示してあるが、下側の伝送線路が上側の伝送線路の下に隠れてしまうように重なっていてもよい。上記の重なり部分があるので、等価のインダクタを単層の伝送線路で構成した場合に比べて、インダクタの専有面積が減少し、本発明の効果が現れる。
【0037】
本実施例が実施例1と異なる点は、伝送線路52もスパイラル形状を有し、同一専有面積において、実施例1に比べて高いインダクタンスを有することにある。
【0038】
図5の(b)は、各層の伝送線路を別々に表示し、伝送線路どうしの接続を破線で表した図である。伝送線路どうしの接続は、層間の絶縁層に設けられたバイアホール中の導体を接続部とし、この接続部を介して行うことができる。そのような接続点の位置は、バイアホールを用いない接続点の位置を含めて、図5の(a)におけるcon1〜con4によって示されている。伝送線路51の出力部は接続点con1において伝送線路52の入力部に接続し、伝送線路52の第1の出力部は接続点con2において伝送線路53の入力部に接続し、伝送線路52の第2の出力部は接続点con4において半導体基板上に形成されたキャパシタ55の1つの端子に接続している。また、伝送線路53の出力部は、接続点con3において、第3層よりも半導体基板に近い(あるいは遠い)第4層の伝送線路54の入力部に接続している。
【0039】
伝送線路51と伝送線路52と伝送線路53とはスパイラル形状を有し、インダクタとして働き、この2つのインダクタが直列に接続し、その接続点にキャパシタ55が接続し、図6に示したT型回路を形成している。信号は伝送線路51の入力部から入力され、伝送線路54の出力部から出力される。
【0040】
なお、この回路の周囲にはグランドプレーン56が設けられている。
【0041】
(実施例4)
図7は、本発明の第4の実施例を説明する図である。本実施例は、半導体基板(図示せず)上に構成され、第1層の伝送線路71、第2層の伝送線路72、第3層の伝送線路73を構成要素としている。ここで、上記の層は、半導体基板に近い側から、第3層、第2層、第1層の順に重なっている。ただし、この順序は逆、すなわち、半導体基板に近い側から、第1層、第2層、第3層の順であってもよい。
【0042】
図7の(a)は、本実施例の構成を、半導体基板の基板面に垂直な方向から見た平面図であって、伝送線路71と伝送線路73とは、半導体基板の基板面に垂直な方向から見たときに、該伝送線路に沿って細長い形状の重なり部分を有している。なお、図7の(a)においては、各伝送線路を、その所在が明らかになるように、位置をずらして図示してあるが、下側の伝送線路が上側の伝送線路の下に隠れてしまうように重なっていてもよい。上記の重なり部分があるので、等価のインダクタを単層の伝送線路で構成した場合に比べて、インダクタの専有面積が減少し、本発明の効果が現れる。
【0043】
図7の(b)は、各層の伝送線路を別々に表示し、伝送線路どうしの接続を破線で表した図である。伝送線路どうしの接続は、層間の絶縁層に設けられたバイアホール中の導体を接続部とし、この接続部を介して行うことができる。そのような接続点の位置は、図7の(a)におけるcon1〜con3によって示されている。伝送線路71の出力部は接続点con1において伝送線路72の入力部に接続し、伝送線路72の出力部は接続点con2において伝送線路73の入力部に接続している。また、伝送線路73の出力部は、接続点con3において、第3層よりも半導体基板に近い(あるいは遠い)第4層の伝送線路74の入力部に接続している。
【0044】
本実施例が実施例1と異なる点は、キャパシタ15が回路構成のための要素となっていない点である。
【0045】
伝送線路71と伝送線路73とはスパイラル形状を有し、インダクタとして働き、この2つのインダクタが直列に接続して1つのインダクタとなっている。信号は伝送線路71の入力部から入力され、伝送線路74の出力部から出力される。
【0046】
なお、このインダクタの周囲にはグランドプレーン75が設けられている。
【0047】
(実施例5)
図8は、本発明の第5の実施例を説明する図である。本実施例は、半導体基板(図示せず)上に構成され、第1層の伝送線路81、第2層の伝送線路82、第3層の伝送線路83を構成要素としている。ここで、上記の層は、半導体基板に近い側から、第3層、第2層、第1層の順に重なっている。ただし、この順序は逆、すなわち、半導体基板に近い側から、第1層、第2層、第3層の順であってもよい。
【0048】
図8の(a)は、本実施例の構成を、半導体基板の基板面に垂直な方向から見た平面図であって、伝送線路81と伝送線路82とは、半導体基板の基板面に垂直な方向から見たときに、該伝送線路に沿って細長い形状の重なり部分を有し、伝送線路81と伝送線路83とは、半導体基板の基板面に垂直な方向から見たときに、該伝送線路に沿って細長い形状の重なり部分を有している。なお、図8の(a)においては、各伝送線路を、その所在が明らかになるように、位置をずらして図示してあるが、下側の伝送線路が上側の伝送線路の下に隠れてしまうように重なっていてもよい。上記の重なり部分があるので、等価のインダクタを単層の伝送線路で構成した場合に比べて、インダクタの専有面積が減少し、本発明の効果が現れる。
【0049】
本実施例が実施例4と異なる点は、伝送線路82もスパイラル形状を有し、同一専有面積において、実施例4に比べて高いインダクタンスを有することにある。
【0050】
図8の(b)は、各層の伝送線路を別々に表示し、伝送線路どうしの接続を破線で表した図である。伝送線路どうしの接続は、層間の絶縁層に設けられたバイアホールを通して行うことができる。そのような接続点の位置は、図8の(a)におけるcon1〜con3によって示されている。伝送線路81の出力部は接続点con1において伝送線路82の入力部に接続し、伝送線路82の出力部は接続点con2において伝送線路83の入力部に接続している。また、伝送線路83の出力部は、接続点con3において、第3層よりも半導体基板に近い(あるいは遠い)第4層の伝送線路84の入力部に接続している。
【0051】
本実施例が実施例3と異なる点は、キャパシタ55が回路構成のための要素となっていない点である。
【0052】
伝送線路81と伝送線路82と伝送線路83とはスパイラル形状を有し、インダクタとして働き、この2つのインダクタが直列に接続して1つのインダクタとなっている。信号は伝送線路81の入力部から入力され、伝送線路84の出力部から出力される。
【0053】
なお、このインダクタの周囲にはグランドプレーン85が設けられている。
【0054】
(実施例6)
図9は、本発明の第6の実施例を説明する図である。本実施例は、半導体基板(図示せず)上に構成され、第1層の伝送線路91、95、第2層の伝送線路92、94、96、第3層の伝送線路93、97を構成要素としている。ここで、上記の層は、半導体基板に近い側から、第3層、第2層、第1層の順に重なっている。ただし、この順序は逆、すなわち、半導体基板に近い側から、第1層、第2層、第3層の順であってもよい。
【0055】
図9の(a)は、本実施例の構成を、半導体基板の基板面に垂直な方向から見た平面図であって、伝送線路91と伝送線路92とは、半導体基板の基板面に垂直な方向から見たときに、該伝送線路に沿って細長い形状の重なり部分を有し、伝送線路91と伝送線路93とは、半導体基板の基板面に垂直な方向から見たときに、該伝送線路に沿って細長い形状の重なり部分を有し、伝送線路93と伝送線路94とは、半導体基板の基板面に垂直な方向から見たときに、該伝送線路に沿って細長い形状の重なり部分を有し、伝送線路93と伝送線路95とは、半導体基板の基板面に垂直な方向から見たときに、該伝送線路に沿って細長い形状の重なり部分を有し、伝送線路95と伝送線路96とは、半導体基板の基板面に垂直な方向から見たときに、該伝送線路に沿って細長い形状の重なり部分を有し、伝送線路95と伝送線路97とは、半導体基板の基板面に垂直な方向から見たときに、該伝送線路に沿って細長い形状の重なり部分を有ている。なお、図9の(a)においては、各伝送線路を、その所在が明らかになるように、位置をずらして図示してあるが、下側の伝送線路が上側の伝送線路の下に隠れてしまうように重なっていてもよい。上記の重なり部分があるので、等価のインダクタを単層の伝送線路で構成した場合に比べて、インダクタの専有面積が減少し、本発明の効果が現れる。
【0056】
本実施例の特徴は、第1層〜第3層に伝送線路を密に形成し、これによって、専有面積当たりのインダクタンスを高めている点にある。
【0057】
図9の(b)は、各層の伝送線路を別々に表示し、伝送線路どうしの接続を破線で表した図である。伝送線路どうしの接続は、層間の絶縁層に設けられたバイアホールを通して行うことができる。そのような接続点の位置は、図9の(a)におけるcon1〜con7によって示されている。伝送線路91の出力部は接続点con1において伝送線路92の入力部に接続し、伝送線路92の出力部は接続点con2において伝送線路93の入力部に接続し、伝送線路93の出力部は接続点con3において伝送線路94の入力部に接続し、伝送線路94の出力部は接続点con4において伝送線路95の入力部に接続し、伝送線路95の出力部は接続点con5において伝送線路96の入力部に接続し、伝送線路96の出力部は接続点con6において伝送線路97の入力部に接続している。また、伝送線路97の出力部は、接続点con7において、第3層よりも半導体基板に近い(あるいは遠い)第4層の伝送線路98の入力部に接続している。
【0058】
伝送線路91〜97は、図9の(a)に示したように、直列接続した状態で、スパイラル形状を有し、1つのインダクタとして働く。信号は伝送線路91の入力部から入力され、伝送線路98の出力部から出力される。
【0059】
なお、このインダクタの周囲にはグランドプレーン99が設けられている。
【0060】
(実施例7)
図10は、本発明の第7の実施例を説明する図である。本実施例は、半導体基板(図示せず)上に構成され、第1層の伝送線路101、第2層の伝送線路102、第3層の伝送線路103を構成要素としている。ここで、上記の層は、半導体基板に近い側から、第3層、第2層、第1層の順に重なっている。ただし、この順序は逆、すなわち、半導体基板に近い側から、第1層、第2層、第3層の順であってもよい。
【0061】
図10の(a)は、本実施例の構成を、半導体基板の基板面に垂直な方向から見た平面図であって、伝送線路101と伝送線路102とは、半導体基板の基板面に垂直な方向から見たときに、該伝送線路に沿って細長い形状の重なり部分を有し、伝送線路101と伝送線路103とは、半導体基板の基板面に垂直な方向から見たときに、該伝送線路に沿って細長い形状の重なり部分を有している。なお、図10の(a)においては、各伝送線路を、その所在が明らかになるように、位置をずらして図示してあるが、下側の伝送線路が上側の伝送線路の下に隠れてしまうように重なっていてもよい。伝送線路101、102、103はスパイラル形状を有し、インダクタとして働く。上記の重なり部分があるので、等価のインダクタを単層の伝送線路で構成した場合に比べて、インダクタの専有面積が減少し、本発明の効果が現れる。
【0062】
図10の(b)は、各層の伝送線路を別々に表示し、伝送線路どうしの接続を破線で表した図である。伝送線路どうしの接続は、層間の絶縁層に設けられたバイアホール中の導体を接続部とし、この接続部を介して行うことができる。そのような接続点の位置は、図10の(a)におけるcon1によって示されている。伝送線路101の出力部は、接続点con1において、伝送線路102の入力部及び伝送線路103の入力部に接続している。
【0063】
上記の接続によって、図11に示したように、インダクタを構成要素としたT型回路が形成され、伝送線路101の入力部がポート1(図中、port1として示す、以下同様)となり、伝送線路102、103の出力部が、それぞれ、ポート2、3となる。信号はポート1から入力され、ポート2、3から出力される。
【0064】
(実施例8)
図12は、本発明の第8の実施例を説明する図である。本実施例は、半導体基板(図示せず)上に構成され、第1層の伝送線路121、第3層の伝送線路122を構成要素としている。ここで、上記の層は、半導体基板に近い側から、第3層、第1層の順に重なっており、第3層と第1層との間に第2層が介在する。ただし、この順序は逆、すなわち、半導体基板に近い側から、第1層、第2層、第3層の順であってもよい。
【0065】
図12の(a)は、本実施例の構成を、半導体基板の基板面に垂直な方向から見た平面図であって、伝送線路121と伝送線路122とは、半導体基板の基板面に垂直な方向から見たときに、該伝送線路に沿って細長い形状の重なり部分を有している。なお、図12の(a)においては、各伝送線路を、その所在が明らかになるように、位置をずらして図示してあるが、下側の伝送線路が上側の伝送線路の下に隠れてしまうように重なっていてもよい。伝送線路121、122はスパイラル形状を有し、インダクタとして働く。上記の重なり部分があるので、等価のインダクタを単層の伝送線路で構成した場合に比べて、インダクタの専有面積が減少し、本発明の効果が現れる。
【0066】
図12の(b)は、各層の伝送線路を別々に表示し、伝送線路どうしの接続を破線で表した図である。伝送線路どうしの接続は、層間の絶縁層に設けられたバイアホール中の導体を接続部とし、この接続部を介して行うことができる。そのような接続点の位置は、図12の(a)におけるcon1〜con3によって示されている。伝送線路121の入力部と伝送線路122の入力部とは接続点con1において接続し、伝送線路121の出力部は接続点con2において第3層の伝送線路123の入力部に接続し、伝送線路122の出力部は、接続点con3において、第3層よりも半導体基板に近い(あるいは遠い)第4層の伝送線路124の入力部に接続している。
【0067】
上記の接続によって、図13に示したように、インダクタを構成要素とした回路が形成され、伝送線路121、122の入力部がポート1となり、伝送線路123、124の出力部が、それぞれ、ポート2、3となる。信号はポート1から入力され、ポート2、3から出力される。
【0068】
本実施例において、伝送線路121及び122が、それぞれ、請求項1に記載の第1及び第2の伝送線路に該当し、伝送線路121と伝送線路122とが上記接続部を介して接続している。
【0069】
(実施例9)
図14は、本発明の第9の実施例を説明する図である。本実施例は、半導体基板(図示せず)上に構成され、第1層の伝送線路141、第2層の伝送線路142を構成要素としている。ここで、上記の層は、半導体基板に近い側から、第2層、第1層の順に重なっている。ただし、この順序は逆、すなわち、半導体基板に近い側から、第1層、第2層の順であってもよい。
【0070】
図14の(a)は、本実施例の構成を、半導体基板の基板面に垂直な方向から見た平面図であって、伝送線路141と伝送線路142とは、半導体基板の基板面に垂直な方向から見たときに、該伝送線路に沿って細長い形状の重なり部分を有している。なお、図14の(a)においては、各伝送線路を、その所在が明らかになるように、位置をずらして図示してあるが、下側の伝送線路が上側の伝送線路の下に隠れてしまうように重なっていてもよい。伝送線路141、142はスパイラル形状を有し、インダクタとして働く。上記の重なり部分があるので、等価のインダクタを単層の伝送線路で構成した場合に比べて、インダクタの専有面積が減少し、本発明の効果が現れる。
【0071】
図14の(b)は、各層の伝送線路を別々に表示し、伝送線路どうしの接続を破線で表した図である。伝送線路どうしの接続は、層間の絶縁層に設けられたバイアホール中の導体を接続部とし、この接続部を介して行うことができる。そのような接続点の位置は、図14の(a)におけるcon1によって示されている。伝送線路141の出力部は、con1において、伝送線路142の出力部と、第2層よりも半導体基板に近い(あるいは遠い)第3層の伝送線路143の入力部とに接続している。
【0072】
上記の接続によって、図15に示したように、インダクタを構成要素とした回路が形成され、伝送線路141、142の入力部が、それぞれ、ポート1、2となり、伝送線路143の出力部が3となる。信号はポート1、2から入力され、ポート3から出力される。
【0073】
本実施例において、伝送線路141及び142が、それぞれ、請求項1に記載の第1及び第2の伝送線路に該当し、伝送線路141と伝送線路142とが上記接続部を介して接続している。
【0074】
(実施例10)
図16は、本発明の第10の実施例を説明する図である。本実施例は、半導体基板(図示せず)上に構成され、第1層の伝送線路161、第2層の伝送線路162、第3層の伝送線路163を構成要素としている。ここで、上記の層は、半導体基板に近い側から、第3層、第2層、第1層の順に重なっている。ただし、この順序は逆、すなわち、半導体基板に近い側から、第1層、第2層、第3層の順であってもよい。
【0075】
図16の(a)は、本実施例の構成を、半導体基板の基板面に垂直な方向から見た平面図であって、伝送線路161と伝送線路162とは、半導体基板の基板面に垂直な方向から見たときに、該伝送線路に沿って細長い形状の重なり部分を有し、伝送線路161と伝送線路163とは、半導体基板の基板面に垂直な方向から見たときに、該伝送線路に沿って細長い形状の重なり部分を有している。なお、図16の(a)においては、各伝送線路を、その所在が明らかになるように、位置をずらして図示してあるが、下側の伝送線路が上側の伝送線路の下に隠れてしまうように重なっていてもよい。伝送線路161、162、163はメアンダ形状を有し、インダクタとして働く。上記の重なり部分があるので、等価のインダクタを単層の伝送線路で構成した場合に比べて、インダクタの専有面積が減少し、本発明の効果が現れる。
【0076】
図16の(b)は、各層の伝送線路を別々に表示し、伝送線路どうしの接続を破線で表した図である。伝送線路どうしの接続は、層間の絶縁層に設けられたバイアホール中の導体を接続部とし、この接続部を介して行うことができる。そのような接続点の位置は、バイアホールを用いない接続点の位置を含めて、図16の(a)におけるcon1〜con3によって示されている。伝送線路161の第1の出力部は接続点con1において伝送線路162の入力部に接続し、伝送線路162の出力部は接続点con2において伝送線路163の入力部に接続し、伝送線路161の第2の出力部は、con3において、半導体基板上に形成されたキャパシタ164の1つの端子に接続している。上記の接続によって、図2に示したT型回路が構成される。信号は伝送線路161の入力部から入力され、伝送線路163の出力部から出力される。
【0077】
なお、このT型回路の周囲にはグランドプレーン165が設けられている。
【0078】
本実施例における、メアンダ形状を有する伝送線路を、スパイラル形状を有する伝送線路で置き換え、該スパイラル形状を有する伝送線路のうちの少なくとも2つが、半導体基板の基板面に垂直な方向から見たときに、該伝送線路に沿って細長い形状の重なり部分を有するようにしても、本実施例における効果と同様の効果が得られる。
【0079】
(実施例11)
図17は、本発明の第11の実施例を説明する図である。本実施例は、半導体基板(図示せず)上に構成され、第1層の伝送線路171、第2層の伝送線路172、第3層の伝送線路173を構成要素としている。ここで、上記の層は、半導体基板に近い側から、第3層、第2層、第1層の順に重なっている。ただし、この順序は逆、すなわち、半導体基板に近い側から、第1層、第2層、第3層の順であってもよい。
【0080】
図17の(a)は、本実施例の構成を、半導体基板の基板面に垂直な方向から見た平面図であって、伝送線路171と伝送線路172とは、半導体基板の基板面に垂直な方向から見たときに、該伝送線路に沿って細長い形状の重なり部分を有し、伝送線路171と伝送線路173とは、半導体基板の基板面に垂直な方向から見たときに、該伝送線路に沿って細長い形状の重なり部分を有している。なお、図17の(a)においては、各伝送線路を、その所在が明らかになるように、位置をずらして図示してあるが、下側の伝送線路が上側の伝送線路の下に隠れてしまうように重なっていてもよい。伝送線路171、172、173はメアンダ形状を有し、インダクタとして働く。上記の重なり部分があるので、等価のインダクタを単層の伝送線路で構成した場合に比べて、インダクタの専有面積が減少し、本発明の効果が現れる。
【0081】
図17の(b)は、各層の伝送線路を別々に表示し、伝送線路どうしの接続を破線で表した図である。伝送線路どうしの接続は、層間の絶縁層に設けられたバイアホール中の導体を接続部とし、この接続部を介して行うことができる。そのような接続点の位置は、図17の(a)におけるcon1、con2によって示されている。伝送線路171の出力部は接続点con1において伝送線路172の入力部に接続し、伝送線路172の出力部は接続点con2において伝送線路173の入力部に接続している。上記の接続によって、1つのインダクタが構成される。信号は伝送線路171の入力部から入力され、伝送線路173の出力部から出力される。
【0082】
なお、このインダクタの周囲にはグランドプレーン174が設けられている。
【0083】
(実施例12)
図18は、本発明の第12の実施例を説明する図である。本実施例は、半導体基板(図示せず)上に構成され、第1層の伝送線路181、第2層の伝送線路182、第3層の伝送線路183、第4層の伝送線路184を構成要素としている。ここで、上記の層は、半導体基板に近い側から、第3層、第2層、第1層、第4層の順に重なっている。ただし、この順序は逆、すなわち、半導体基板に近い側から、第1層、第2層、第3層、第4層の順であってもよい。
【0084】
図18の(a)は、本実施例の構成を、半導体基板の基板面に垂直な方向から見た平面図であって、伝送線路181〜184の各々は、互いに、半導体基板の基板面に垂直な方向から見たときに、該伝送線路に沿って細長い形状の重なり部分を有している。なお、図18の(a)においては、各伝送線路を、その所在が明らかになるように、位置をずらして図示してあるが、下側の伝送線路が上側の伝送線路の下に隠れてしまうように重なっていてもよい。伝送線路181〜184はメアンダ形状を有し、インダクタとして働く。上記の重なり部分があるので、等価のインダクタを単層の伝送線路で構成した場合に比べて、インダクタの専有面積が減少し、本発明の効果が現れる。
【0085】
図18の(b)は、各層の伝送線路を別々に表示し、伝送線路どうしの接続を破線で表した図である。伝送線路どうしの接続は、層間の絶縁層に設けられたバイアホール中の導体を接続部とし、この接続部を介して行うことができる。そのような接続点の位置は、図18の(a)におけるcon1、con2、con3によって示されている。伝送線路181の出力部は接続点con1において伝送線路182の入力部に接続し、伝送線路182の出力部は接続点con2において伝送線路183の入力部に接続し、伝送線路183の出力部は接続点con3において伝送線路184の入力部に接続している。上記の接続によって、1つのインダクタが構成される。信号は伝送線路181の入力部から入力され、伝送線路184の出力部から出力される。
【0086】
なお、このインダクタの周囲にはグランドプレーン185が設けられている。
【0087】
本実施例におけるメアンダ形状を有する伝送線路をスパイラル形状を有する伝送線路で置き換え、該スパイラル形状を有する伝送線路のうちの少なくとも2つが、半導体基板の基板面に垂直な方向から見たときに、該伝送線路に沿って細長い形状の重なり部分を有するようにしても、本実施例における効果と同様の効果が得られる。
【0088】
また、実施例1〜9におけるスパイラル形状を有する伝送線路をメアンダ形状を有する伝送線路で置き換え、該メアンダ形状を有する伝送線路のうちの少なくとも2つが、半導体基板の基板面に垂直な方向から見たときに、該伝送線路に沿って細長い形状の重なり部分を有するようにしても、それぞれの実施例における効果と同様の効果が得られる。
【0089】
なお、上記の実施例のすべてにおいて、半導体基板の基板面に垂直な方向から見たときに、伝送線路に沿って細長い形状の重なり部分を有する2つの伝送線路には、同一の向きに電流が流れるようになっている。このようにすることによって、インダクタのインダクタンスは、単層の場合と比較して、著しく増大する。
【0090】
図19は、実施例4におけるインダクタ(図7に示す)のインダクタンスと、従来の、単層で形成したインダクタのインダクタンスとを実測によって比較した結果を示している。図中、前者を「図7タイプ」、後者を「従来タイプ」で表記してある。この場合、従来タイプのインダクタに比べて、図7タイプのインダクタは、伝送線路の合計長さは約2倍であるが、約3倍のインダクタンスを有していることが判る。このように、本発明の実施によって、伝送線路の合計長さの倍率に比例するとして計算されるインダクタンスよりも大きいインダクタンスが得られることも、本発明の著しい効果の1つである。
【0091】
本発明に係るインダクタの構造を、図1、図3、図5、あるいは図16に示すような構造とすることにより、専有面積を大幅に縮小したT型回路を実現できる。この場合の伝送線路部分は、図18のような構成でも良い。このような構成とすることにより、例えば図20、図21に示すような従来の構造と比べると、伝送線路部分の面積を約半分あるいはそれ以下にすることが可能である。
【0092】
さらに、開口部を持ったグランドプレーンを周囲に配置することにより、この開口部によってインダクタのQ値を改善しつつ、グランドプレーンに電界や磁界を誘導することによって基板の影響を低減できる。さらには、このグランドプレーンを利用し、図1、図5あるいは図16におけるキャパシタの、伝送線路とは接続していない端子とグランドプレーンとを接続することにより、容易にローパス型の回路が構成できる。
【0093】
また、図1、図3、図5あるいは図16においてキャパシタをグランドプレーンの下に置くことにより、インダクタとキャパシタの寄生結合を低減できる。
【0094】
さらには、図10のような構造とすることにより、インダクタのみによるT型回路も構成できる。この場合、従来のインダクタに比べて、同じインダクタンスを有するインダクタの専有面積を約1/3にすることが可能である。換言すれば、同じ専有面積当たりのインダクタンスを3倍、あるいは、図19と同様なことが起こって、3倍よりも大きくすることが可能である。
【0095】
また、図12や図14に示す構造とすることにより、並列のインダクタの専有面積を削減できる。この場合、従来のインダクタに比べて、専有面積を約半分にすることが可能である。この回路は、信号分配器等に適する。
【0096】
また、図9に示すような構造のインダクタとすることにより、同じインダクタンスでの比較において、従来に比べて専有面積の大幅な削減が可能である。
【図面の簡単な説明】
【0097】
【図1】実施例1の構成を説明する図である。
【図2】実施例1の等価回路である。
【図3】実施例2の構成を説明する図である。
【図4】実施例2の等価回路である。
【図5】実施例3の構成を説明する図である。
【図6】実施例3の等価回路である。
【図7】実施例4の構成を説明する図である。
【図8】実施例5の構成を説明する図である。
【図9】実施例6の構成を説明する図である。
【図10】実施例7の構成を説明する図である。
【図11】実施例7の等価回路である。
【図12】実施例8の構成を説明する図である。
【図13】実施例8の等価回路である。
【図14】実施例9の構成を説明する図である。
【図15】実施例9の等価回路である。
【図16】実施例10の構成を説明する図である。
【図17】実施例11の構成を説明する図である。
【図18】実施例12の構成を説明する図である。
【図19】本発明に係るインダクタのインダクタンスを従来のインダクタのインダクタンスと比較した図である。
【図20】従来のインダクタの一例を示す図である。
【図21】従来のインダクタの一例を示す図である。
【符号の説明】
【0098】
11:第1層の伝送線路、12:第2層の伝送線路、13:第3層の伝送線路、14:第4層の伝送線路、15:キャパシタ、16:グランドプレーン、31:第1層の伝送線路、32、33:第2層の伝送線路、34:第3層の伝送線路、35:第4層の伝送線路、36:キャパシタ、37:グランドプレーン、51:第1層の伝送線路、52:第2層の伝送線路、53:第3層の伝送線路、54:第4層の伝送線路、55:キャパシタ、56:グランドプレーン、71:第1層の伝送線路、72:第2層の伝送線路、73:第3層の伝送線路、74:第4層の伝送線路、75:グランドプレーン、81:第1層の伝送線路、82:第2層の伝送線路、83:第3層の伝送線路、84:第4層の伝送線路、85:グランドプレーン、91:第1層の伝送線路、92:第2層の伝送線路、93:第3層の伝送線路、94:第2層の伝送線路、95:第1層の伝送線路、96:第2層の伝送線路、97:第3層の伝送線路、98:第4層の伝送線路、99:グランドプレーン、101:第1層の伝送線路、102:第2層の伝送線路、103:第3層の伝送線路、121:第1層の伝送線路、122:第3層の伝送線路、123:第2層の伝送線路、124:第4層の伝送線路、141:第1層の伝送線路、142:第2層の伝送線路、143:第3層の伝送線路、161:第1層の伝送線路、162:第2層の伝送線路、163:第3層の伝送線路、164:キャパシタ、165:グランドプレーン、171:第1層の伝送線路、172:第2層の伝送線路、173:第3層の伝送線路、174:グランドプレーン、181:第1層の伝送線路、182:第2層の伝送線路、183:第3層の伝送線路、184:第2層の伝送線路、185:グランドプレーン、191、192、193、194:伝送線路、195:キャパシタ、201:伝送線路、202:キャパシタ。
【技術分野】
【0001】
本発明はインダクタに関する。
【背景技術】
【0002】
図20と図21に従来のインダクタの一例を示す。
【0003】
図20において、インダクタは伝送線路191、192、193、194によって構成され、伝送線路191及び193がスパイラル状であり、これらの間を伝送線路192が、接続点con1とcon3とにおいて、直列に接続している。伝送線路193の、接続点con3とは反対側の端は接続点con2において、伝送線路194に接続している。伝送線路191と192との間、及び、伝送線路193と194との間には絶縁層が介在している。また、キャパシタ195が、接続点con3において、インダクタに接続している。
【0004】
図21において、メアンダ状の伝送線路201が、接続点con1において、キャパシタ202と接続している。
【0005】
上記のインダクタとキャパシタとの組み合わせの等価回路は、図2に示したものと同様であり、インダクタとキャパシタによるT型回路として広く知られているものである。キャパシタの、インダクタに接続されていない側の端子をグランドに接続すれば、ローパスフィルタ(下記非特許文献1のp191 図5-1 (c)参照)として使用できる。また、ローパス型の整合回路としても広く用いられている。
【0006】
【非特許文献1】Arthur B. Williams 著 加藤康雄 監 訳 「電子フィルタ 第3版」 マグロウヒル出版株式会社 1990.4.25 発行
【発明の開示】
【発明が解決しようとする課題】
【0007】
しかし、図20及び図21からも分かるとおり、上記T型回路の構成には、サイズの大きなインダクタが2つ必要なため、高価な半導体基板上において、大きな面積を専有してしまうという問題があった。
【0008】
本発明は上記の問題に鑑みてなされたものであり、本発明が解決しようとする課題は、従来に比べて少ない専有面積のインダクタを提供することである。
【課題を解決するための手段】
【0009】
上記課題を解決するために、本発明においては、請求項1に記載のように、
半導体基板上に形成されたインダクタであって、該半導体基板上の第1の層内に形成された第1の伝送線路と、該第1の層とは異なる第2の層内に形成された第2の伝送線路とを構成要素とし、該第1の伝送線路と該第2の伝送線路とは、該半導体基板の基板面に垂直な方向から見たときに、該第1及び第2の伝送線路に沿って重なり部分を有し、該第1の伝送線路と該第2の伝送線路とは接続部あるいは回路を介して接続することを特徴とするインダクタを構成する。
【0010】
また、本発明においては、請求項2に記載のように、
半導体基板上に形成されたインダクタであって、該半導体基板上の第1の層内に形成された第1の伝送線路と、該第1の層に重なる第2の層内に形成された第2の伝送線路と、該第2の層の該第1の層とは反対側に重なる第3の層内に形成された第3の伝送線路とを構成要素とし、該第1の伝送線路と該第3の伝送線路とは、該半導体基板の基板面に垂直な方向から見たときに、該第1及び第3の伝送線路に沿って重なり部分を有し、該第1の伝送線路の出力部は該第2の伝送線路の入力部に接続部を介して接続し、該第2の伝送線路の第1の出力部は該第3の伝送線路の入力部に接続部を介して接続し、該第2の伝送線路の第2の出力部は該半導体基板上に形成されたキャパシタの1つの端子に接続することを特徴とするインダクタを構成する。
【0011】
また、本発明においては、請求項3に記載のように、
半導体基板上に形成されたインダクタであって、該半導体基板上の第1の層内に形成された第1の伝送線路と、該第1の層に重なる第2の層内に形成された第2の伝送線路及び第3の伝送線路と、該第2の層の該第1の層とは反対側に重なる第3の層内に形成された第4の伝送線路とを構成要素とし、該第1の伝送線路と該第4の伝送線路とは、該半導体基板の基板面に垂直な方向から見たときに、該第1及び第4の伝送線路に沿って重なり部分を有し、該第1の伝送線路の出力部は該第2の伝送線路の入力部に接続部を介して接続し、該第2の伝送線路の出力部は該半導体基板上に形成されたキャパシタの第1の端子に接続し、該キャパシタの第2の端子は該第3の伝送線路の入力部に接続し、該第3の伝送線路の出力部は該第4の伝送線路の入力部に接続部を介して接続することを特徴とするインダクタを構成する。
【0012】
また、本発明においては、請求項4に記載のように、
半導体基板上に形成されたインダクタであって、
該半導体基板上の第1の層内に形成された第1の伝送線路と、該第1の層に重なる第2の層内に形成された第2の伝送線路と、該第2の層の該第1の層とは反対側に重なる第3の層内に形成された第3の伝送線路とを構成要素とし、該第1の伝送線路と該第3の伝送線路とは、該半導体基板の基板面に垂直な方向から見たときに、該第1及び第3の伝送線路に沿って重なり部分を有し、該第1の伝送線路の出力部は該第2の伝送線路の入力部に接続部を介して接続し、該第2の伝送線路の出力部は該半導体基板上に形成されたキャパシタの第1の端子に接続し、該キャパシタの第2の端子は該第3の伝送線路の入力部に接続することを特徴とするインダクタを構成する。
【0013】
また、本発明においては、請求項5に記載のように、半導体基板上に形成されたインダクタであって、該半導体基板上の第1の層内に形成された第1の伝送線路と、該第1の層に重なる第2の層内に形成された第2の伝送線路と、該第2の層の該第1の層とは反対側に重なる第3の層内に形成された第3の伝送線路とを構成要素とし、該第1の伝送線路と該第3の伝送線路とは、該半導体基板の基板面に垂直な方向から見たときに、該第1及び第3の伝送線路に沿って重なり部分を有し、該第1の伝送線路の出力部は該第2の伝送線路の入力部に接続部を介して接続し、該第2の伝送線路の出力部は該第3の伝送線路の入力部に接続部を介して接続することを特徴とするインダクタを構成する。
【0014】
また、本発明においては、請求項6に記載のように、半導体基板上に形成されたインダクタであって、該半導体基板上の第1の層内に形成された第1の伝送線路と、該第1の層に重なる第2の層内に形成された第2の伝送線路と、該第2の層の該第1の層とは反対側に重なる第3の層内に形成された第3の伝送線路と、該第2の層内に形成された第4の伝送線路と、該第1の層内に形成された第5の伝送線路と、該第2の層内に形成された第6の伝送線路と、該第3の層内に形成された第7の伝送線路とを構成要素とし、該第1の伝送線路と該第2の伝送線路とは、該半導体基板の基板面に垂直な方向から見たときに、該第1及び第2の伝送線路に沿って重なり部分を有し、該第1の伝送線路と該第3の伝送線路とは、該半導体基板の基板面に垂直な方向から見たときに、該第1及び第3の伝送線路に沿って重なり部分を有し、該第3の伝送線路と該第4の伝送線路とは、該半導体基板の基板面に垂直な方向から見たときに、該第3及び第4の伝送線路に沿って重なり部分を有し、該第3の伝送線路と該第5の伝送線路とは、該半導体基板の基板面に垂直な方向から見たときに、該第3及び第5の伝送線路に沿って重なり部分を有し、該第5の伝送線路と該第6の伝送線路とは、該半導体基板の基板面に垂直な方向から見たときに、該第5及び第6の伝送線路に沿って重なり部分を有し、該第5の伝送線路と該第7の伝送線路とは、該半導体基板の基板面に垂直な方向から見たときに、該第5及び第6の伝送線路に沿って重なり部分を有し、該第1の伝送線路の出力部は該第2の伝送線路の入力部に接続部を介して接続し、該第2の伝送線路の出力部は該第3の伝送線路の入力部に接続部を介して接続し、該第3の伝送線路の出力部は該第4の伝送線路の入力部に接続部を介して接続し、該第4の伝送線路の出力部は該第5の伝送線路の入力部に接続部を介して接続し、該第5の伝送線路の出力部は該第6の伝送線路の入力部に接続部を介して接続し、該第6の伝送線路の出力部は該第7の伝送線路の入力部に接続部を介して接続することを特徴とするインダクタを構成する。
【0015】
また、本発明においては、請求項7に記載のように、
半導体基板上に形成されたインダクタであって、該半導体基板上の第1の層内に形成された第1の伝送線路と、該第1の層に重なる第2の層内に形成された第2の伝送線路と、該第2の層の該第1の層とは反対側に重なる第3の層内に形成された第3の伝送線路とを構成要素とし、該第1の伝送線路と該第2の伝送線路とは、該半導体基板の基板面に垂直な方向から見たときに、該第1及び第2の伝送線路に沿って重なり部分を有し、該第1の伝送線路と該第3の伝送線路とは、該半導体基板の基板面に垂直な方向から見たときに、該第1及び第3の伝送線路に沿って重なり部分を有し、該第1の伝送線路の出力部は該第2の伝送線路の入力部及び該第3の伝送線路の入力部に接続部を介して接続することを特徴とするインダクタを構成する。
【0016】
また、本発明においては、請求項8に記載のように、
半導体基板上に形成されたインダクタであって、該半導体基板上の第1の層内に形成された第1の伝送線路と、該第1の層に重なる第2の層内に形成された第2の伝送線路と、該第2の層の該第1の層とは反対側に重なる第3の層内に形成された第3の伝送線路とを構成要素とし、該第1の伝送線路と該第3の伝送線路とは、該半導体基板の基板面に垂直な方向から見たときに、該第1及び第3の伝送線路に沿って重なり部分を有し、該第1の伝送線路の第1の出力部は該第2の伝送線路の入力部に接続部を介して接続し、該第2の伝送線路の出力部は該第3の伝送線路の入力部に接続部を介して接続し、該第1の伝送線路の第2の出力部は該半導体基板上に形成されたキャパシタの1つの端子に接続することを特徴とするインダクタを構成する。
【0017】
また、本発明においては、請求項9に記載のように、
半導体基板上に形成されたインダクタであって、該半導体基板上の第1の層内に形成された第1の伝送線路と、該第1の層に重なる第2の層内に形成された第2の伝送線路と、該第2の層の該第1の層とは反対側に重なる第3の層内に形成された第3の伝送線路と、該第3の層の該第2の層とは反対側に重なる第4の層内に形成された第4の伝送線路とを構成要素とし、該第1の伝送線路と該第3の伝送線路とは、該半導体基板の基板面に垂直な方向から見たときに、該第1及び第3の伝送線路に沿って重なり部分を有し、該第2の伝送線路と該第4の伝送線路とは、該半導体基板の基板面に垂直な方向から見たときに、該第2及び第4の伝送線路に沿って重なり部分を有し、該第1の伝送線路の出力部は該第2の伝送線路の入力部に接続部を介して接続し、該第2の伝送線路の出力部は該第3の伝送線路の入力部に接続部を介して接続し、該第3の伝送線路の出力部は該第4の伝送線路の入力部に接続部を介して接続することを特徴とするインダクタを構成する。
【0018】
また、本発明においては、請求項10に記載のように、
上記伝送線路のうちの少なくとも2つが、上記半導体基板の基板面に垂直な方向から見たときに、該2つの伝送線路に沿って重なり部分を有し、該2つの伝送線路が、共にスパイラル形状を有するか、または、共にメアンダ形状を有することを特徴とする請求項1ないし9のいずれかに記載のインダクタを構成する。
【発明の効果】
【0019】
本発明の実施によって、従来に比べて少ない専有面積のインダクタを提供することが可能となる。
【発明を実施するための最良の形態】
【0020】
本発明の実施の形態においては、半導体基板上の第1の層内に形成された第1の伝送線路と、該第1の層とは異なる第2の層内に形成された第2の伝送線路とを構成要素とし、該第1の伝送線路と該第2の伝送線路とは、該半導体基板の基板面に垂直な方向から見たときに、該第1及び第2の伝送線路に沿って細長い形状の重なり部分を有し、該第1の伝送線路と該第2の伝送線路とは直接あるいは他の回路を介して接続することを特徴とするインダクタを構成する。
【実施例】
【0021】
以下、本発明を実施するための最良の形態を実施例によって詳細に説明する。
【0022】
(実施例1)
図1は、本発明の第1の実施例を説明する図である。本実施例は、半導体基板(図示せず)上に構成され、第1の層内に形成された伝送線路(第1層の伝送線路と呼ぶ、以下同様)11、第2層の伝送線路12、第3層の伝送線路13を構成要素としている。ここで、上記の層は、半導体基板に近い側から、第3の層(第3層と呼ぶ、以下同様)、第2層、第1層の順に重なっている。ただし、この順序は逆、すなわち、半導体基板に近い側から、第1層、第2層、第3層の順であってもよい。
【0023】
図1の(a)は、本実施例の構成を、半導体基板の基板面に垂直な方向から見た平面図であって、伝送線路11と伝送線路13とは、半導体基板の基板面に垂直な方向から見たときに、該伝送線路に沿って細長い形状の重なり部分を有している。なお、図1の(a)においては、各伝送線路を、その所在が明らかになるように、位置をずらして図示してあるが、下側の伝送線路が上側の伝送線路の下に隠れてしまうように重なっていてもよい。上記の重なり部分があるので、等価のインダクタを単層の伝送線路で構成した場合に比べて、インダクタの専有面積が減少し、本発明の効果が現れる。
【0024】
図1の(b)は、各層の伝送線路を別々に表示し、伝送線路どうしの接続を破線で表した図である。伝送線路どうしの接続は、層間の絶縁層に設けられたバイアホール中の導体を接続部とし、この接続部を介して行うことができる。そのような接続点の位置は、バイアホールを用いない接続点の位置を含めて、図1の(a)におけるcon1〜con4によって示されている。伝送線路11の出力部は接続点con1において伝送線路12の入力部に接続し、伝送線路12の第1の出力部は接続点con2において伝送線路13の入力部に接続し、伝送線路12の第2の出力部は接続点con4において半導体基板上に形成されたキャパシタ15の1つの端子に接続している。また、伝送線路13の出力部は、接続点con3において、第3層よりも半導体基板に近い(あるいは遠い)第4層の伝送線路14の入力部に接続している。
【0025】
伝送線路11と伝送線路13とはスパイラル(渦巻き)形状を有し、インダクタとして働き、この2つのインダクタが直列に接続し、その接続点にキャパシタ15が接続し、図2に示したT型回路を形成している。信号は伝送線路11の入力部から入力され、伝送線路14の出力部から出力される。
【0026】
なお、このT型回路の周囲にはグランドプレーン16が設けられている。
【0027】
本実施例において、伝送線路11及び13が、それぞれ、請求項1に記載の第1及び第2の伝送線路に該当し、伝送線路13が請求項1に記載の回路に該当している。
【0028】
(実施例2)
図3は、本発明の第2の実施例を説明する図である。本実施例は、半導体基板(図示せず)上に構成され、第1層の伝送線路31、第2層の伝送線路32、33、第3層の伝送線路34を構成要素としている。ここで、上記の層は、半導体基板に近い側から、第3層、第2層、第1層の順に重なっている。ただし、この順序は逆、すなわち、半導体基板に近い側から、第1層、第2層、第3層の順であってもよい。
【0029】
図3の(a)は、本実施例の構成を、半導体基板の基板面に垂直な方向から見た平面図であって、伝送線路31と伝送線路34とは、半導体基板の基板面に垂直な方向から見たときに、該伝送線路に沿って細長い形状の重なり部分を有している。なお、図3の(a)においては、各伝送線路を、その所在が明らかになるように、位置をずらして図示してあるが、下側の伝送線路が上側の伝送線路の下に隠れてしまうように重なっていてもよい。上記の重なり部分があるので、等価のインダクタを単層の伝送線路で構成した場合に比べて、インダクタの専有面積が減少し、本発明の効果が現れる。
【0030】
図3の(b)は、各層の伝送線路を別々に表示し、伝送線路どうしの接続を破線で表した図である。伝送線路どうしの接続は、層間の絶縁層に設けられたバイアホール中の導体を接続部とし、この接続部を介して行うことができる。そのような接続点の位置は、バイアホールを用いない接続点の位置を含めて、図3の(a)におけるcon1〜con5によって示されている。伝送線路31の出力部は接続点con1において伝送線路32の入力部に接続し、伝送線路32の出力部は接続点con4においてキャパシタ36の第1の端子に接続し、半導体基板上に形成されたキャパシタ36の第2の端子はcon5において伝送線路33の入力部に接続し、伝送線路33の出力部は接続点con2において伝送線路34の入力部に接続している。また、伝送線路34の出力部は、接続点con3において、第3層よりも半導体基板に近い(あるいは遠い)第4層の伝送線路35の入力部に接続している。
【0031】
伝送線路31と伝送線路34とはスパイラル形状を有し、インダクタとして働き、この2つのインダクタがキャパシタ36を介して直列に接続し、図4に示した回路を形成している。信号は伝送線路31の入力部から入力され、伝送線路35の出力部から出力される。
【0032】
なお、この回路の周囲にはグランドプレーン37が設けられている。
【0033】
本実施例において、伝送線路31及び34が、それぞれ、請求項1に記載の第1及び第2の伝送線路に該当し、伝送線路32、キャパシタ36及び伝送線路33が請求項1に記載の回路を構成している。
【0034】
なお、伝送線路33を省いて、キャパシタ36の第2の端子を伝送線路34の入力部に接続しても、本実施例と同等の効果が得られる。
【0035】
(実施例3)
図5は、本発明の第3の実施例を説明する図である。本実施例は、半導体基板(図示せず)上に構成され、第1層の伝送線路51、第2層の伝送線路52、第3層の伝送線路53を構成要素としている。ここで、上記の層は、半導体基板に近い側から、第3層、第2層、第1層の順に重なっている。ただし、この順序は逆、すなわち、半導体基板に近い側から、第1層、第2層、第3層の順であってもよい。
【0036】
図5の(a)は、本実施例の構成を、半導体基板の基板面に垂直な方向から見た平面図であって、伝送線路51と伝送線路52とは、半導体基板の基板面に垂直な方向から見たときに、該伝送線路に沿って細長い形状の重なり部分を有し、伝送線路51と伝送線路53とは、半導体基板の基板面に垂直な方向から見たときに、該伝送線路に沿って細長い形状の重なり部分を有している。なお、図5の(a)においては、各伝送線路を、その所在が明らかになるように、位置をずらして図示してあるが、下側の伝送線路が上側の伝送線路の下に隠れてしまうように重なっていてもよい。上記の重なり部分があるので、等価のインダクタを単層の伝送線路で構成した場合に比べて、インダクタの専有面積が減少し、本発明の効果が現れる。
【0037】
本実施例が実施例1と異なる点は、伝送線路52もスパイラル形状を有し、同一専有面積において、実施例1に比べて高いインダクタンスを有することにある。
【0038】
図5の(b)は、各層の伝送線路を別々に表示し、伝送線路どうしの接続を破線で表した図である。伝送線路どうしの接続は、層間の絶縁層に設けられたバイアホール中の導体を接続部とし、この接続部を介して行うことができる。そのような接続点の位置は、バイアホールを用いない接続点の位置を含めて、図5の(a)におけるcon1〜con4によって示されている。伝送線路51の出力部は接続点con1において伝送線路52の入力部に接続し、伝送線路52の第1の出力部は接続点con2において伝送線路53の入力部に接続し、伝送線路52の第2の出力部は接続点con4において半導体基板上に形成されたキャパシタ55の1つの端子に接続している。また、伝送線路53の出力部は、接続点con3において、第3層よりも半導体基板に近い(あるいは遠い)第4層の伝送線路54の入力部に接続している。
【0039】
伝送線路51と伝送線路52と伝送線路53とはスパイラル形状を有し、インダクタとして働き、この2つのインダクタが直列に接続し、その接続点にキャパシタ55が接続し、図6に示したT型回路を形成している。信号は伝送線路51の入力部から入力され、伝送線路54の出力部から出力される。
【0040】
なお、この回路の周囲にはグランドプレーン56が設けられている。
【0041】
(実施例4)
図7は、本発明の第4の実施例を説明する図である。本実施例は、半導体基板(図示せず)上に構成され、第1層の伝送線路71、第2層の伝送線路72、第3層の伝送線路73を構成要素としている。ここで、上記の層は、半導体基板に近い側から、第3層、第2層、第1層の順に重なっている。ただし、この順序は逆、すなわち、半導体基板に近い側から、第1層、第2層、第3層の順であってもよい。
【0042】
図7の(a)は、本実施例の構成を、半導体基板の基板面に垂直な方向から見た平面図であって、伝送線路71と伝送線路73とは、半導体基板の基板面に垂直な方向から見たときに、該伝送線路に沿って細長い形状の重なり部分を有している。なお、図7の(a)においては、各伝送線路を、その所在が明らかになるように、位置をずらして図示してあるが、下側の伝送線路が上側の伝送線路の下に隠れてしまうように重なっていてもよい。上記の重なり部分があるので、等価のインダクタを単層の伝送線路で構成した場合に比べて、インダクタの専有面積が減少し、本発明の効果が現れる。
【0043】
図7の(b)は、各層の伝送線路を別々に表示し、伝送線路どうしの接続を破線で表した図である。伝送線路どうしの接続は、層間の絶縁層に設けられたバイアホール中の導体を接続部とし、この接続部を介して行うことができる。そのような接続点の位置は、図7の(a)におけるcon1〜con3によって示されている。伝送線路71の出力部は接続点con1において伝送線路72の入力部に接続し、伝送線路72の出力部は接続点con2において伝送線路73の入力部に接続している。また、伝送線路73の出力部は、接続点con3において、第3層よりも半導体基板に近い(あるいは遠い)第4層の伝送線路74の入力部に接続している。
【0044】
本実施例が実施例1と異なる点は、キャパシタ15が回路構成のための要素となっていない点である。
【0045】
伝送線路71と伝送線路73とはスパイラル形状を有し、インダクタとして働き、この2つのインダクタが直列に接続して1つのインダクタとなっている。信号は伝送線路71の入力部から入力され、伝送線路74の出力部から出力される。
【0046】
なお、このインダクタの周囲にはグランドプレーン75が設けられている。
【0047】
(実施例5)
図8は、本発明の第5の実施例を説明する図である。本実施例は、半導体基板(図示せず)上に構成され、第1層の伝送線路81、第2層の伝送線路82、第3層の伝送線路83を構成要素としている。ここで、上記の層は、半導体基板に近い側から、第3層、第2層、第1層の順に重なっている。ただし、この順序は逆、すなわち、半導体基板に近い側から、第1層、第2層、第3層の順であってもよい。
【0048】
図8の(a)は、本実施例の構成を、半導体基板の基板面に垂直な方向から見た平面図であって、伝送線路81と伝送線路82とは、半導体基板の基板面に垂直な方向から見たときに、該伝送線路に沿って細長い形状の重なり部分を有し、伝送線路81と伝送線路83とは、半導体基板の基板面に垂直な方向から見たときに、該伝送線路に沿って細長い形状の重なり部分を有している。なお、図8の(a)においては、各伝送線路を、その所在が明らかになるように、位置をずらして図示してあるが、下側の伝送線路が上側の伝送線路の下に隠れてしまうように重なっていてもよい。上記の重なり部分があるので、等価のインダクタを単層の伝送線路で構成した場合に比べて、インダクタの専有面積が減少し、本発明の効果が現れる。
【0049】
本実施例が実施例4と異なる点は、伝送線路82もスパイラル形状を有し、同一専有面積において、実施例4に比べて高いインダクタンスを有することにある。
【0050】
図8の(b)は、各層の伝送線路を別々に表示し、伝送線路どうしの接続を破線で表した図である。伝送線路どうしの接続は、層間の絶縁層に設けられたバイアホールを通して行うことができる。そのような接続点の位置は、図8の(a)におけるcon1〜con3によって示されている。伝送線路81の出力部は接続点con1において伝送線路82の入力部に接続し、伝送線路82の出力部は接続点con2において伝送線路83の入力部に接続している。また、伝送線路83の出力部は、接続点con3において、第3層よりも半導体基板に近い(あるいは遠い)第4層の伝送線路84の入力部に接続している。
【0051】
本実施例が実施例3と異なる点は、キャパシタ55が回路構成のための要素となっていない点である。
【0052】
伝送線路81と伝送線路82と伝送線路83とはスパイラル形状を有し、インダクタとして働き、この2つのインダクタが直列に接続して1つのインダクタとなっている。信号は伝送線路81の入力部から入力され、伝送線路84の出力部から出力される。
【0053】
なお、このインダクタの周囲にはグランドプレーン85が設けられている。
【0054】
(実施例6)
図9は、本発明の第6の実施例を説明する図である。本実施例は、半導体基板(図示せず)上に構成され、第1層の伝送線路91、95、第2層の伝送線路92、94、96、第3層の伝送線路93、97を構成要素としている。ここで、上記の層は、半導体基板に近い側から、第3層、第2層、第1層の順に重なっている。ただし、この順序は逆、すなわち、半導体基板に近い側から、第1層、第2層、第3層の順であってもよい。
【0055】
図9の(a)は、本実施例の構成を、半導体基板の基板面に垂直な方向から見た平面図であって、伝送線路91と伝送線路92とは、半導体基板の基板面に垂直な方向から見たときに、該伝送線路に沿って細長い形状の重なり部分を有し、伝送線路91と伝送線路93とは、半導体基板の基板面に垂直な方向から見たときに、該伝送線路に沿って細長い形状の重なり部分を有し、伝送線路93と伝送線路94とは、半導体基板の基板面に垂直な方向から見たときに、該伝送線路に沿って細長い形状の重なり部分を有し、伝送線路93と伝送線路95とは、半導体基板の基板面に垂直な方向から見たときに、該伝送線路に沿って細長い形状の重なり部分を有し、伝送線路95と伝送線路96とは、半導体基板の基板面に垂直な方向から見たときに、該伝送線路に沿って細長い形状の重なり部分を有し、伝送線路95と伝送線路97とは、半導体基板の基板面に垂直な方向から見たときに、該伝送線路に沿って細長い形状の重なり部分を有ている。なお、図9の(a)においては、各伝送線路を、その所在が明らかになるように、位置をずらして図示してあるが、下側の伝送線路が上側の伝送線路の下に隠れてしまうように重なっていてもよい。上記の重なり部分があるので、等価のインダクタを単層の伝送線路で構成した場合に比べて、インダクタの専有面積が減少し、本発明の効果が現れる。
【0056】
本実施例の特徴は、第1層〜第3層に伝送線路を密に形成し、これによって、専有面積当たりのインダクタンスを高めている点にある。
【0057】
図9の(b)は、各層の伝送線路を別々に表示し、伝送線路どうしの接続を破線で表した図である。伝送線路どうしの接続は、層間の絶縁層に設けられたバイアホールを通して行うことができる。そのような接続点の位置は、図9の(a)におけるcon1〜con7によって示されている。伝送線路91の出力部は接続点con1において伝送線路92の入力部に接続し、伝送線路92の出力部は接続点con2において伝送線路93の入力部に接続し、伝送線路93の出力部は接続点con3において伝送線路94の入力部に接続し、伝送線路94の出力部は接続点con4において伝送線路95の入力部に接続し、伝送線路95の出力部は接続点con5において伝送線路96の入力部に接続し、伝送線路96の出力部は接続点con6において伝送線路97の入力部に接続している。また、伝送線路97の出力部は、接続点con7において、第3層よりも半導体基板に近い(あるいは遠い)第4層の伝送線路98の入力部に接続している。
【0058】
伝送線路91〜97は、図9の(a)に示したように、直列接続した状態で、スパイラル形状を有し、1つのインダクタとして働く。信号は伝送線路91の入力部から入力され、伝送線路98の出力部から出力される。
【0059】
なお、このインダクタの周囲にはグランドプレーン99が設けられている。
【0060】
(実施例7)
図10は、本発明の第7の実施例を説明する図である。本実施例は、半導体基板(図示せず)上に構成され、第1層の伝送線路101、第2層の伝送線路102、第3層の伝送線路103を構成要素としている。ここで、上記の層は、半導体基板に近い側から、第3層、第2層、第1層の順に重なっている。ただし、この順序は逆、すなわち、半導体基板に近い側から、第1層、第2層、第3層の順であってもよい。
【0061】
図10の(a)は、本実施例の構成を、半導体基板の基板面に垂直な方向から見た平面図であって、伝送線路101と伝送線路102とは、半導体基板の基板面に垂直な方向から見たときに、該伝送線路に沿って細長い形状の重なり部分を有し、伝送線路101と伝送線路103とは、半導体基板の基板面に垂直な方向から見たときに、該伝送線路に沿って細長い形状の重なり部分を有している。なお、図10の(a)においては、各伝送線路を、その所在が明らかになるように、位置をずらして図示してあるが、下側の伝送線路が上側の伝送線路の下に隠れてしまうように重なっていてもよい。伝送線路101、102、103はスパイラル形状を有し、インダクタとして働く。上記の重なり部分があるので、等価のインダクタを単層の伝送線路で構成した場合に比べて、インダクタの専有面積が減少し、本発明の効果が現れる。
【0062】
図10の(b)は、各層の伝送線路を別々に表示し、伝送線路どうしの接続を破線で表した図である。伝送線路どうしの接続は、層間の絶縁層に設けられたバイアホール中の導体を接続部とし、この接続部を介して行うことができる。そのような接続点の位置は、図10の(a)におけるcon1によって示されている。伝送線路101の出力部は、接続点con1において、伝送線路102の入力部及び伝送線路103の入力部に接続している。
【0063】
上記の接続によって、図11に示したように、インダクタを構成要素としたT型回路が形成され、伝送線路101の入力部がポート1(図中、port1として示す、以下同様)となり、伝送線路102、103の出力部が、それぞれ、ポート2、3となる。信号はポート1から入力され、ポート2、3から出力される。
【0064】
(実施例8)
図12は、本発明の第8の実施例を説明する図である。本実施例は、半導体基板(図示せず)上に構成され、第1層の伝送線路121、第3層の伝送線路122を構成要素としている。ここで、上記の層は、半導体基板に近い側から、第3層、第1層の順に重なっており、第3層と第1層との間に第2層が介在する。ただし、この順序は逆、すなわち、半導体基板に近い側から、第1層、第2層、第3層の順であってもよい。
【0065】
図12の(a)は、本実施例の構成を、半導体基板の基板面に垂直な方向から見た平面図であって、伝送線路121と伝送線路122とは、半導体基板の基板面に垂直な方向から見たときに、該伝送線路に沿って細長い形状の重なり部分を有している。なお、図12の(a)においては、各伝送線路を、その所在が明らかになるように、位置をずらして図示してあるが、下側の伝送線路が上側の伝送線路の下に隠れてしまうように重なっていてもよい。伝送線路121、122はスパイラル形状を有し、インダクタとして働く。上記の重なり部分があるので、等価のインダクタを単層の伝送線路で構成した場合に比べて、インダクタの専有面積が減少し、本発明の効果が現れる。
【0066】
図12の(b)は、各層の伝送線路を別々に表示し、伝送線路どうしの接続を破線で表した図である。伝送線路どうしの接続は、層間の絶縁層に設けられたバイアホール中の導体を接続部とし、この接続部を介して行うことができる。そのような接続点の位置は、図12の(a)におけるcon1〜con3によって示されている。伝送線路121の入力部と伝送線路122の入力部とは接続点con1において接続し、伝送線路121の出力部は接続点con2において第3層の伝送線路123の入力部に接続し、伝送線路122の出力部は、接続点con3において、第3層よりも半導体基板に近い(あるいは遠い)第4層の伝送線路124の入力部に接続している。
【0067】
上記の接続によって、図13に示したように、インダクタを構成要素とした回路が形成され、伝送線路121、122の入力部がポート1となり、伝送線路123、124の出力部が、それぞれ、ポート2、3となる。信号はポート1から入力され、ポート2、3から出力される。
【0068】
本実施例において、伝送線路121及び122が、それぞれ、請求項1に記載の第1及び第2の伝送線路に該当し、伝送線路121と伝送線路122とが上記接続部を介して接続している。
【0069】
(実施例9)
図14は、本発明の第9の実施例を説明する図である。本実施例は、半導体基板(図示せず)上に構成され、第1層の伝送線路141、第2層の伝送線路142を構成要素としている。ここで、上記の層は、半導体基板に近い側から、第2層、第1層の順に重なっている。ただし、この順序は逆、すなわち、半導体基板に近い側から、第1層、第2層の順であってもよい。
【0070】
図14の(a)は、本実施例の構成を、半導体基板の基板面に垂直な方向から見た平面図であって、伝送線路141と伝送線路142とは、半導体基板の基板面に垂直な方向から見たときに、該伝送線路に沿って細長い形状の重なり部分を有している。なお、図14の(a)においては、各伝送線路を、その所在が明らかになるように、位置をずらして図示してあるが、下側の伝送線路が上側の伝送線路の下に隠れてしまうように重なっていてもよい。伝送線路141、142はスパイラル形状を有し、インダクタとして働く。上記の重なり部分があるので、等価のインダクタを単層の伝送線路で構成した場合に比べて、インダクタの専有面積が減少し、本発明の効果が現れる。
【0071】
図14の(b)は、各層の伝送線路を別々に表示し、伝送線路どうしの接続を破線で表した図である。伝送線路どうしの接続は、層間の絶縁層に設けられたバイアホール中の導体を接続部とし、この接続部を介して行うことができる。そのような接続点の位置は、図14の(a)におけるcon1によって示されている。伝送線路141の出力部は、con1において、伝送線路142の出力部と、第2層よりも半導体基板に近い(あるいは遠い)第3層の伝送線路143の入力部とに接続している。
【0072】
上記の接続によって、図15に示したように、インダクタを構成要素とした回路が形成され、伝送線路141、142の入力部が、それぞれ、ポート1、2となり、伝送線路143の出力部が3となる。信号はポート1、2から入力され、ポート3から出力される。
【0073】
本実施例において、伝送線路141及び142が、それぞれ、請求項1に記載の第1及び第2の伝送線路に該当し、伝送線路141と伝送線路142とが上記接続部を介して接続している。
【0074】
(実施例10)
図16は、本発明の第10の実施例を説明する図である。本実施例は、半導体基板(図示せず)上に構成され、第1層の伝送線路161、第2層の伝送線路162、第3層の伝送線路163を構成要素としている。ここで、上記の層は、半導体基板に近い側から、第3層、第2層、第1層の順に重なっている。ただし、この順序は逆、すなわち、半導体基板に近い側から、第1層、第2層、第3層の順であってもよい。
【0075】
図16の(a)は、本実施例の構成を、半導体基板の基板面に垂直な方向から見た平面図であって、伝送線路161と伝送線路162とは、半導体基板の基板面に垂直な方向から見たときに、該伝送線路に沿って細長い形状の重なり部分を有し、伝送線路161と伝送線路163とは、半導体基板の基板面に垂直な方向から見たときに、該伝送線路に沿って細長い形状の重なり部分を有している。なお、図16の(a)においては、各伝送線路を、その所在が明らかになるように、位置をずらして図示してあるが、下側の伝送線路が上側の伝送線路の下に隠れてしまうように重なっていてもよい。伝送線路161、162、163はメアンダ形状を有し、インダクタとして働く。上記の重なり部分があるので、等価のインダクタを単層の伝送線路で構成した場合に比べて、インダクタの専有面積が減少し、本発明の効果が現れる。
【0076】
図16の(b)は、各層の伝送線路を別々に表示し、伝送線路どうしの接続を破線で表した図である。伝送線路どうしの接続は、層間の絶縁層に設けられたバイアホール中の導体を接続部とし、この接続部を介して行うことができる。そのような接続点の位置は、バイアホールを用いない接続点の位置を含めて、図16の(a)におけるcon1〜con3によって示されている。伝送線路161の第1の出力部は接続点con1において伝送線路162の入力部に接続し、伝送線路162の出力部は接続点con2において伝送線路163の入力部に接続し、伝送線路161の第2の出力部は、con3において、半導体基板上に形成されたキャパシタ164の1つの端子に接続している。上記の接続によって、図2に示したT型回路が構成される。信号は伝送線路161の入力部から入力され、伝送線路163の出力部から出力される。
【0077】
なお、このT型回路の周囲にはグランドプレーン165が設けられている。
【0078】
本実施例における、メアンダ形状を有する伝送線路を、スパイラル形状を有する伝送線路で置き換え、該スパイラル形状を有する伝送線路のうちの少なくとも2つが、半導体基板の基板面に垂直な方向から見たときに、該伝送線路に沿って細長い形状の重なり部分を有するようにしても、本実施例における効果と同様の効果が得られる。
【0079】
(実施例11)
図17は、本発明の第11の実施例を説明する図である。本実施例は、半導体基板(図示せず)上に構成され、第1層の伝送線路171、第2層の伝送線路172、第3層の伝送線路173を構成要素としている。ここで、上記の層は、半導体基板に近い側から、第3層、第2層、第1層の順に重なっている。ただし、この順序は逆、すなわち、半導体基板に近い側から、第1層、第2層、第3層の順であってもよい。
【0080】
図17の(a)は、本実施例の構成を、半導体基板の基板面に垂直な方向から見た平面図であって、伝送線路171と伝送線路172とは、半導体基板の基板面に垂直な方向から見たときに、該伝送線路に沿って細長い形状の重なり部分を有し、伝送線路171と伝送線路173とは、半導体基板の基板面に垂直な方向から見たときに、該伝送線路に沿って細長い形状の重なり部分を有している。なお、図17の(a)においては、各伝送線路を、その所在が明らかになるように、位置をずらして図示してあるが、下側の伝送線路が上側の伝送線路の下に隠れてしまうように重なっていてもよい。伝送線路171、172、173はメアンダ形状を有し、インダクタとして働く。上記の重なり部分があるので、等価のインダクタを単層の伝送線路で構成した場合に比べて、インダクタの専有面積が減少し、本発明の効果が現れる。
【0081】
図17の(b)は、各層の伝送線路を別々に表示し、伝送線路どうしの接続を破線で表した図である。伝送線路どうしの接続は、層間の絶縁層に設けられたバイアホール中の導体を接続部とし、この接続部を介して行うことができる。そのような接続点の位置は、図17の(a)におけるcon1、con2によって示されている。伝送線路171の出力部は接続点con1において伝送線路172の入力部に接続し、伝送線路172の出力部は接続点con2において伝送線路173の入力部に接続している。上記の接続によって、1つのインダクタが構成される。信号は伝送線路171の入力部から入力され、伝送線路173の出力部から出力される。
【0082】
なお、このインダクタの周囲にはグランドプレーン174が設けられている。
【0083】
(実施例12)
図18は、本発明の第12の実施例を説明する図である。本実施例は、半導体基板(図示せず)上に構成され、第1層の伝送線路181、第2層の伝送線路182、第3層の伝送線路183、第4層の伝送線路184を構成要素としている。ここで、上記の層は、半導体基板に近い側から、第3層、第2層、第1層、第4層の順に重なっている。ただし、この順序は逆、すなわち、半導体基板に近い側から、第1層、第2層、第3層、第4層の順であってもよい。
【0084】
図18の(a)は、本実施例の構成を、半導体基板の基板面に垂直な方向から見た平面図であって、伝送線路181〜184の各々は、互いに、半導体基板の基板面に垂直な方向から見たときに、該伝送線路に沿って細長い形状の重なり部分を有している。なお、図18の(a)においては、各伝送線路を、その所在が明らかになるように、位置をずらして図示してあるが、下側の伝送線路が上側の伝送線路の下に隠れてしまうように重なっていてもよい。伝送線路181〜184はメアンダ形状を有し、インダクタとして働く。上記の重なり部分があるので、等価のインダクタを単層の伝送線路で構成した場合に比べて、インダクタの専有面積が減少し、本発明の効果が現れる。
【0085】
図18の(b)は、各層の伝送線路を別々に表示し、伝送線路どうしの接続を破線で表した図である。伝送線路どうしの接続は、層間の絶縁層に設けられたバイアホール中の導体を接続部とし、この接続部を介して行うことができる。そのような接続点の位置は、図18の(a)におけるcon1、con2、con3によって示されている。伝送線路181の出力部は接続点con1において伝送線路182の入力部に接続し、伝送線路182の出力部は接続点con2において伝送線路183の入力部に接続し、伝送線路183の出力部は接続点con3において伝送線路184の入力部に接続している。上記の接続によって、1つのインダクタが構成される。信号は伝送線路181の入力部から入力され、伝送線路184の出力部から出力される。
【0086】
なお、このインダクタの周囲にはグランドプレーン185が設けられている。
【0087】
本実施例におけるメアンダ形状を有する伝送線路をスパイラル形状を有する伝送線路で置き換え、該スパイラル形状を有する伝送線路のうちの少なくとも2つが、半導体基板の基板面に垂直な方向から見たときに、該伝送線路に沿って細長い形状の重なり部分を有するようにしても、本実施例における効果と同様の効果が得られる。
【0088】
また、実施例1〜9におけるスパイラル形状を有する伝送線路をメアンダ形状を有する伝送線路で置き換え、該メアンダ形状を有する伝送線路のうちの少なくとも2つが、半導体基板の基板面に垂直な方向から見たときに、該伝送線路に沿って細長い形状の重なり部分を有するようにしても、それぞれの実施例における効果と同様の効果が得られる。
【0089】
なお、上記の実施例のすべてにおいて、半導体基板の基板面に垂直な方向から見たときに、伝送線路に沿って細長い形状の重なり部分を有する2つの伝送線路には、同一の向きに電流が流れるようになっている。このようにすることによって、インダクタのインダクタンスは、単層の場合と比較して、著しく増大する。
【0090】
図19は、実施例4におけるインダクタ(図7に示す)のインダクタンスと、従来の、単層で形成したインダクタのインダクタンスとを実測によって比較した結果を示している。図中、前者を「図7タイプ」、後者を「従来タイプ」で表記してある。この場合、従来タイプのインダクタに比べて、図7タイプのインダクタは、伝送線路の合計長さは約2倍であるが、約3倍のインダクタンスを有していることが判る。このように、本発明の実施によって、伝送線路の合計長さの倍率に比例するとして計算されるインダクタンスよりも大きいインダクタンスが得られることも、本発明の著しい効果の1つである。
【0091】
本発明に係るインダクタの構造を、図1、図3、図5、あるいは図16に示すような構造とすることにより、専有面積を大幅に縮小したT型回路を実現できる。この場合の伝送線路部分は、図18のような構成でも良い。このような構成とすることにより、例えば図20、図21に示すような従来の構造と比べると、伝送線路部分の面積を約半分あるいはそれ以下にすることが可能である。
【0092】
さらに、開口部を持ったグランドプレーンを周囲に配置することにより、この開口部によってインダクタのQ値を改善しつつ、グランドプレーンに電界や磁界を誘導することによって基板の影響を低減できる。さらには、このグランドプレーンを利用し、図1、図5あるいは図16におけるキャパシタの、伝送線路とは接続していない端子とグランドプレーンとを接続することにより、容易にローパス型の回路が構成できる。
【0093】
また、図1、図3、図5あるいは図16においてキャパシタをグランドプレーンの下に置くことにより、インダクタとキャパシタの寄生結合を低減できる。
【0094】
さらには、図10のような構造とすることにより、インダクタのみによるT型回路も構成できる。この場合、従来のインダクタに比べて、同じインダクタンスを有するインダクタの専有面積を約1/3にすることが可能である。換言すれば、同じ専有面積当たりのインダクタンスを3倍、あるいは、図19と同様なことが起こって、3倍よりも大きくすることが可能である。
【0095】
また、図12や図14に示す構造とすることにより、並列のインダクタの専有面積を削減できる。この場合、従来のインダクタに比べて、専有面積を約半分にすることが可能である。この回路は、信号分配器等に適する。
【0096】
また、図9に示すような構造のインダクタとすることにより、同じインダクタンスでの比較において、従来に比べて専有面積の大幅な削減が可能である。
【図面の簡単な説明】
【0097】
【図1】実施例1の構成を説明する図である。
【図2】実施例1の等価回路である。
【図3】実施例2の構成を説明する図である。
【図4】実施例2の等価回路である。
【図5】実施例3の構成を説明する図である。
【図6】実施例3の等価回路である。
【図7】実施例4の構成を説明する図である。
【図8】実施例5の構成を説明する図である。
【図9】実施例6の構成を説明する図である。
【図10】実施例7の構成を説明する図である。
【図11】実施例7の等価回路である。
【図12】実施例8の構成を説明する図である。
【図13】実施例8の等価回路である。
【図14】実施例9の構成を説明する図である。
【図15】実施例9の等価回路である。
【図16】実施例10の構成を説明する図である。
【図17】実施例11の構成を説明する図である。
【図18】実施例12の構成を説明する図である。
【図19】本発明に係るインダクタのインダクタンスを従来のインダクタのインダクタンスと比較した図である。
【図20】従来のインダクタの一例を示す図である。
【図21】従来のインダクタの一例を示す図である。
【符号の説明】
【0098】
11:第1層の伝送線路、12:第2層の伝送線路、13:第3層の伝送線路、14:第4層の伝送線路、15:キャパシタ、16:グランドプレーン、31:第1層の伝送線路、32、33:第2層の伝送線路、34:第3層の伝送線路、35:第4層の伝送線路、36:キャパシタ、37:グランドプレーン、51:第1層の伝送線路、52:第2層の伝送線路、53:第3層の伝送線路、54:第4層の伝送線路、55:キャパシタ、56:グランドプレーン、71:第1層の伝送線路、72:第2層の伝送線路、73:第3層の伝送線路、74:第4層の伝送線路、75:グランドプレーン、81:第1層の伝送線路、82:第2層の伝送線路、83:第3層の伝送線路、84:第4層の伝送線路、85:グランドプレーン、91:第1層の伝送線路、92:第2層の伝送線路、93:第3層の伝送線路、94:第2層の伝送線路、95:第1層の伝送線路、96:第2層の伝送線路、97:第3層の伝送線路、98:第4層の伝送線路、99:グランドプレーン、101:第1層の伝送線路、102:第2層の伝送線路、103:第3層の伝送線路、121:第1層の伝送線路、122:第3層の伝送線路、123:第2層の伝送線路、124:第4層の伝送線路、141:第1層の伝送線路、142:第2層の伝送線路、143:第3層の伝送線路、161:第1層の伝送線路、162:第2層の伝送線路、163:第3層の伝送線路、164:キャパシタ、165:グランドプレーン、171:第1層の伝送線路、172:第2層の伝送線路、173:第3層の伝送線路、174:グランドプレーン、181:第1層の伝送線路、182:第2層の伝送線路、183:第3層の伝送線路、184:第2層の伝送線路、185:グランドプレーン、191、192、193、194:伝送線路、195:キャパシタ、201:伝送線路、202:キャパシタ。
【特許請求の範囲】
【請求項1】
半導体基板上に形成されたインダクタであって、
該半導体基板上の第1の層内に形成された第1の伝送線路と、該第1の層とは異なる第2の層内に形成された第2の伝送線路とを構成要素とし、
該第1の伝送線路と該第2の伝送線路とは、該半導体基板の基板面に垂直な方向から見たときに、該第1及び第2の伝送線路に沿って重なり部分を有し、
該第1の伝送線路と該第2の伝送線路とは接続部あるいは回路を介して接続することを特徴とするインダクタ。
【請求項2】
半導体基板上に形成されたインダクタであって、
該半導体基板上の第1の層内に形成された第1の伝送線路と、該第1の層に重なる第2の層内に形成された第2の伝送線路と、該第2の層の該第1の層とは反対側に重なる第3の層内に形成された第3の伝送線路とを構成要素とし、
該第1の伝送線路と該第3の伝送線路とは、該半導体基板の基板面に垂直な方向から見たときに、該第1及び第3の伝送線路に沿って重なり部分を有し、
該第1の伝送線路の出力部は該第2の伝送線路の入力部に接続部を介して接続し、該第2の伝送線路の第1の出力部は該第3の伝送線路の入力部に接続部を介して接続し、該第2の伝送線路の第2の出力部は該半導体基板上に形成されたキャパシタの1つの端子に接続することを特徴とするインダクタ。
【請求項3】
半導体基板上に形成されたインダクタであって、
該半導体基板上の第1の層内に形成された第1の伝送線路と、該第1の層に重なる第2の層内に形成された第2の伝送線路及び第3の伝送線路と、該第2の層の該第1の層とは反対側に重なる第3の層内に形成された第4の伝送線路とを構成要素とし、
該第1の伝送線路と該第4の伝送線路とは、該半導体基板の基板面に垂直な方向から見たときに、該第1及び第4の伝送線路に沿って重なり部分を有し、
該第1の伝送線路の出力部は該第2の伝送線路の入力部に接続部を介して接続し、該第2の伝送線路の出力部は該半導体基板上に形成されたキャパシタの第1の端子に接続し、該キャパシタの第2の端子は該第3の伝送線路の入力部に接続し、該第3の伝送線路の出力部は該第4の伝送線路の入力部に接続部を介して接続することを特徴とするインダクタ。
【請求項4】
半導体基板上に形成されたインダクタであって、
該半導体基板上の第1の層内に形成された第1の伝送線路と、該第1の層に重なる第2の層内に形成された第2の伝送線路と、該第2の層の該第1の層とは反対側に重なる第3の層内に形成された第3の伝送線路とを構成要素とし、
該第1の伝送線路と該第3の伝送線路とは、該半導体基板の基板面に垂直な方向から見たときに、該第1及び第3の伝送線路に沿って重なり部分を有し、
該第1の伝送線路の出力部は該第2の伝送線路の入力部に接続部を介して接続し、該第2の伝送線路の出力部は該半導体基板上に形成されたキャパシタの第1の端子に接続し、該キャパシタの第2の端子は該第3の伝送線路の入力部に接続することを特徴とするインダクタ。
【請求項5】
半導体基板上に形成されたインダクタであって、
該半導体基板上の第1の層内に形成された第1の伝送線路と、該第1の層に重なる第2の層内に形成された第2の伝送線路と、該第2の層の該第1の層とは反対側に重なる第3の層内に形成された第3の伝送線路とを構成要素とし、
該第1の伝送線路と該第3の伝送線路とは、該半導体基板の基板面に垂直な方向から見たときに、該第1及び第3の伝送線路に沿って重なり部分を有し、
該第1の伝送線路の出力部は該第2の伝送線路の入力部に接続部を介して接続し、該第2の伝送線路の出力部は該第3の伝送線路の入力部に接続部を介して接続することを特徴とするインダクタ。
【請求項6】
半導体基板上に形成されたインダクタであって、
該半導体基板上の第1の層内に形成された第1の伝送線路と、該第1の層に重なる第2の層内に形成された第2の伝送線路と、該第2の層の該第1の層とは反対側に重なる第3の層内に形成された第3の伝送線路と、該第2の層内に形成された第4の伝送線路と、該第1の層内に形成された第5の伝送線路と、該第2の層内に形成された第6の伝送線路と、該第3の層内に形成された第7の伝送線路とを構成要素とし、
該第1の伝送線路と該第2の伝送線路とは、該半導体基板の基板面に垂直な方向から見たときに、該第1及び第2の伝送線路に沿って重なり部分を有し、該第1の伝送線路と該第3の伝送線路とは、該半導体基板の基板面に垂直な方向から見たときに、該第1及び第3の伝送線路に沿って重なり部分を有し、該第3の伝送線路と該第4の伝送線路とは、該半導体基板の基板面に垂直な方向から見たときに、該第3及び第4の伝送線路に沿って重なり部分を有し、該第3の伝送線路と該第5の伝送線路とは、該半導体基板の基板面に垂直な方向から見たときに、該第3及び第5の伝送線路に沿って重なり部分を有し、該第5の伝送線路と該第6の伝送線路とは、該半導体基板の基板面に垂直な方向から見たときに、該第5及び第6の伝送線路に沿って重なり部分を有し、該第5の伝送線路と該第7の伝送線路とは、該半導体基板の基板面に垂直な方向から見たときに、該第5及び第6の伝送線路に沿って重なり部分を有し、
該第1の伝送線路の出力部は該第2の伝送線路の入力部に接続部を介して接続し、該第2の伝送線路の出力部は該第3の伝送線路の入力部に接続部を介して接続し、該第3の伝送線路の出力部は該第4の伝送線路の入力部に接続部を介して接続し、該第4の伝送線路の出力部は該第5の伝送線路の入力部に接続部を介して接続し、該第5の伝送線路の出力部は該第6の伝送線路の入力部に接続部を介して接続し、該第6の伝送線路の出力部は該第7の伝送線路の入力部に接続部を介して接続することを特徴とするインダクタ。
【請求項7】
半導体基板上に形成されたインダクタであって、
該半導体基板上の第1の層内に形成された第1の伝送線路と、該第1の層に重なる第2の層内に形成された第2の伝送線路と、該第2の層の該第1の層とは反対側に重なる第3の層内に形成された第3の伝送線路とを構成要素とし、
該第1の伝送線路と該第2の伝送線路とは、該半導体基板の基板面に垂直な方向から見たときに、該第1及び第2の伝送線路に沿って重なり部分を有し、該第1の伝送線路と該第3の伝送線路とは、該半導体基板の基板面に垂直な方向から見たときに、該第1及び第3の伝送線路に沿って重なり部分を有し、
該第1の伝送線路の出力部は該第2の伝送線路の入力部及び該第3の伝送線路の入力部に接続部を介して接続することを特徴とするインダクタ。
【請求項8】
半導体基板上に形成されたインダクタであって、
該半導体基板上の第1の層内に形成された第1の伝送線路と、該第1の層に重なる第2の層内に形成された第2の伝送線路と、該第2の層の該第1の層とは反対側に重なる第3の層内に形成された第3の伝送線路とを構成要素とし、
該第1の伝送線路と該第3の伝送線路とは、該半導体基板の基板面に垂直な方向から見たときに、該第1及び第3の伝送線路に沿って重なり部分を有し、
該第1の伝送線路の第1の出力部は該第2の伝送線路の入力部に接続部を介して接続し、該第2の伝送線路の出力部は該第3の伝送線路の入力部に接続部を介して接続し、該第1の伝送線路の第2の出力部は該半導体基板上に形成されたキャパシタの1つの端子に接続することを特徴とするインダクタ。
【請求項9】
半導体基板上に形成されたインダクタであって、
該半導体基板上の第1の層内に形成された第1の伝送線路と、該第1の層に重なる第2の層内に形成された第2の伝送線路と、該第2の層の該第1の層とは反対側に重なる第3の層内に形成された第3の伝送線路と、該第3の層の該第2の層とは反対側に重なる第4の層内に形成された第4の伝送線路とを構成要素とし、
該第1の伝送線路と該第3の伝送線路とは、該半導体基板の基板面に垂直な方向から見たときに、該第1及び第3の伝送線路に沿って重なり部分を有し、該第2の伝送線路と該第4の伝送線路とは、該半導体基板の基板面に垂直な方向から見たときに、該第2及び第4の伝送線路に沿って重なり部分を有し、
該第1の伝送線路の出力部は該第2の伝送線路の入力部に接続部を介して接続し、該第2の伝送線路の出力部は該第3の伝送線路の入力部に接続部を介して接続し、該第3の伝送線路の出力部は該第4の伝送線路の入力部に接続部を介して接続することを特徴とするインダクタ。
【請求項10】
上記伝送線路のうちの少なくとも2つが、上記半導体基板の基板面に垂直な方向から見たときに、該2つの伝送線路に沿って重なり部分を有し、該2つの伝送線路が、共にスパイラル形状を有するか、または、共にメアンダ形状を有することを特徴とする請求項1ないし9のいずれかに記載のインダクタ。
【請求項1】
半導体基板上に形成されたインダクタであって、
該半導体基板上の第1の層内に形成された第1の伝送線路と、該第1の層とは異なる第2の層内に形成された第2の伝送線路とを構成要素とし、
該第1の伝送線路と該第2の伝送線路とは、該半導体基板の基板面に垂直な方向から見たときに、該第1及び第2の伝送線路に沿って重なり部分を有し、
該第1の伝送線路と該第2の伝送線路とは接続部あるいは回路を介して接続することを特徴とするインダクタ。
【請求項2】
半導体基板上に形成されたインダクタであって、
該半導体基板上の第1の層内に形成された第1の伝送線路と、該第1の層に重なる第2の層内に形成された第2の伝送線路と、該第2の層の該第1の層とは反対側に重なる第3の層内に形成された第3の伝送線路とを構成要素とし、
該第1の伝送線路と該第3の伝送線路とは、該半導体基板の基板面に垂直な方向から見たときに、該第1及び第3の伝送線路に沿って重なり部分を有し、
該第1の伝送線路の出力部は該第2の伝送線路の入力部に接続部を介して接続し、該第2の伝送線路の第1の出力部は該第3の伝送線路の入力部に接続部を介して接続し、該第2の伝送線路の第2の出力部は該半導体基板上に形成されたキャパシタの1つの端子に接続することを特徴とするインダクタ。
【請求項3】
半導体基板上に形成されたインダクタであって、
該半導体基板上の第1の層内に形成された第1の伝送線路と、該第1の層に重なる第2の層内に形成された第2の伝送線路及び第3の伝送線路と、該第2の層の該第1の層とは反対側に重なる第3の層内に形成された第4の伝送線路とを構成要素とし、
該第1の伝送線路と該第4の伝送線路とは、該半導体基板の基板面に垂直な方向から見たときに、該第1及び第4の伝送線路に沿って重なり部分を有し、
該第1の伝送線路の出力部は該第2の伝送線路の入力部に接続部を介して接続し、該第2の伝送線路の出力部は該半導体基板上に形成されたキャパシタの第1の端子に接続し、該キャパシタの第2の端子は該第3の伝送線路の入力部に接続し、該第3の伝送線路の出力部は該第4の伝送線路の入力部に接続部を介して接続することを特徴とするインダクタ。
【請求項4】
半導体基板上に形成されたインダクタであって、
該半導体基板上の第1の層内に形成された第1の伝送線路と、該第1の層に重なる第2の層内に形成された第2の伝送線路と、該第2の層の該第1の層とは反対側に重なる第3の層内に形成された第3の伝送線路とを構成要素とし、
該第1の伝送線路と該第3の伝送線路とは、該半導体基板の基板面に垂直な方向から見たときに、該第1及び第3の伝送線路に沿って重なり部分を有し、
該第1の伝送線路の出力部は該第2の伝送線路の入力部に接続部を介して接続し、該第2の伝送線路の出力部は該半導体基板上に形成されたキャパシタの第1の端子に接続し、該キャパシタの第2の端子は該第3の伝送線路の入力部に接続することを特徴とするインダクタ。
【請求項5】
半導体基板上に形成されたインダクタであって、
該半導体基板上の第1の層内に形成された第1の伝送線路と、該第1の層に重なる第2の層内に形成された第2の伝送線路と、該第2の層の該第1の層とは反対側に重なる第3の層内に形成された第3の伝送線路とを構成要素とし、
該第1の伝送線路と該第3の伝送線路とは、該半導体基板の基板面に垂直な方向から見たときに、該第1及び第3の伝送線路に沿って重なり部分を有し、
該第1の伝送線路の出力部は該第2の伝送線路の入力部に接続部を介して接続し、該第2の伝送線路の出力部は該第3の伝送線路の入力部に接続部を介して接続することを特徴とするインダクタ。
【請求項6】
半導体基板上に形成されたインダクタであって、
該半導体基板上の第1の層内に形成された第1の伝送線路と、該第1の層に重なる第2の層内に形成された第2の伝送線路と、該第2の層の該第1の層とは反対側に重なる第3の層内に形成された第3の伝送線路と、該第2の層内に形成された第4の伝送線路と、該第1の層内に形成された第5の伝送線路と、該第2の層内に形成された第6の伝送線路と、該第3の層内に形成された第7の伝送線路とを構成要素とし、
該第1の伝送線路と該第2の伝送線路とは、該半導体基板の基板面に垂直な方向から見たときに、該第1及び第2の伝送線路に沿って重なり部分を有し、該第1の伝送線路と該第3の伝送線路とは、該半導体基板の基板面に垂直な方向から見たときに、該第1及び第3の伝送線路に沿って重なり部分を有し、該第3の伝送線路と該第4の伝送線路とは、該半導体基板の基板面に垂直な方向から見たときに、該第3及び第4の伝送線路に沿って重なり部分を有し、該第3の伝送線路と該第5の伝送線路とは、該半導体基板の基板面に垂直な方向から見たときに、該第3及び第5の伝送線路に沿って重なり部分を有し、該第5の伝送線路と該第6の伝送線路とは、該半導体基板の基板面に垂直な方向から見たときに、該第5及び第6の伝送線路に沿って重なり部分を有し、該第5の伝送線路と該第7の伝送線路とは、該半導体基板の基板面に垂直な方向から見たときに、該第5及び第6の伝送線路に沿って重なり部分を有し、
該第1の伝送線路の出力部は該第2の伝送線路の入力部に接続部を介して接続し、該第2の伝送線路の出力部は該第3の伝送線路の入力部に接続部を介して接続し、該第3の伝送線路の出力部は該第4の伝送線路の入力部に接続部を介して接続し、該第4の伝送線路の出力部は該第5の伝送線路の入力部に接続部を介して接続し、該第5の伝送線路の出力部は該第6の伝送線路の入力部に接続部を介して接続し、該第6の伝送線路の出力部は該第7の伝送線路の入力部に接続部を介して接続することを特徴とするインダクタ。
【請求項7】
半導体基板上に形成されたインダクタであって、
該半導体基板上の第1の層内に形成された第1の伝送線路と、該第1の層に重なる第2の層内に形成された第2の伝送線路と、該第2の層の該第1の層とは反対側に重なる第3の層内に形成された第3の伝送線路とを構成要素とし、
該第1の伝送線路と該第2の伝送線路とは、該半導体基板の基板面に垂直な方向から見たときに、該第1及び第2の伝送線路に沿って重なり部分を有し、該第1の伝送線路と該第3の伝送線路とは、該半導体基板の基板面に垂直な方向から見たときに、該第1及び第3の伝送線路に沿って重なり部分を有し、
該第1の伝送線路の出力部は該第2の伝送線路の入力部及び該第3の伝送線路の入力部に接続部を介して接続することを特徴とするインダクタ。
【請求項8】
半導体基板上に形成されたインダクタであって、
該半導体基板上の第1の層内に形成された第1の伝送線路と、該第1の層に重なる第2の層内に形成された第2の伝送線路と、該第2の層の該第1の層とは反対側に重なる第3の層内に形成された第3の伝送線路とを構成要素とし、
該第1の伝送線路と該第3の伝送線路とは、該半導体基板の基板面に垂直な方向から見たときに、該第1及び第3の伝送線路に沿って重なり部分を有し、
該第1の伝送線路の第1の出力部は該第2の伝送線路の入力部に接続部を介して接続し、該第2の伝送線路の出力部は該第3の伝送線路の入力部に接続部を介して接続し、該第1の伝送線路の第2の出力部は該半導体基板上に形成されたキャパシタの1つの端子に接続することを特徴とするインダクタ。
【請求項9】
半導体基板上に形成されたインダクタであって、
該半導体基板上の第1の層内に形成された第1の伝送線路と、該第1の層に重なる第2の層内に形成された第2の伝送線路と、該第2の層の該第1の層とは反対側に重なる第3の層内に形成された第3の伝送線路と、該第3の層の該第2の層とは反対側に重なる第4の層内に形成された第4の伝送線路とを構成要素とし、
該第1の伝送線路と該第3の伝送線路とは、該半導体基板の基板面に垂直な方向から見たときに、該第1及び第3の伝送線路に沿って重なり部分を有し、該第2の伝送線路と該第4の伝送線路とは、該半導体基板の基板面に垂直な方向から見たときに、該第2及び第4の伝送線路に沿って重なり部分を有し、
該第1の伝送線路の出力部は該第2の伝送線路の入力部に接続部を介して接続し、該第2の伝送線路の出力部は該第3の伝送線路の入力部に接続部を介して接続し、該第3の伝送線路の出力部は該第4の伝送線路の入力部に接続部を介して接続することを特徴とするインダクタ。
【請求項10】
上記伝送線路のうちの少なくとも2つが、上記半導体基板の基板面に垂直な方向から見たときに、該2つの伝送線路に沿って重なり部分を有し、該2つの伝送線路が、共にスパイラル形状を有するか、または、共にメアンダ形状を有することを特徴とする請求項1ないし9のいずれかに記載のインダクタ。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【公開番号】特開2006−245273(P2006−245273A)
【公開日】平成18年9月14日(2006.9.14)
【国際特許分類】
【出願番号】特願2005−58727(P2005−58727)
【出願日】平成17年3月3日(2005.3.3)
【出願人】(000004226)日本電信電話株式会社 (13,992)
【Fターム(参考)】
【公開日】平成18年9月14日(2006.9.14)
【国際特許分類】
【出願日】平成17年3月3日(2005.3.3)
【出願人】(000004226)日本電信電話株式会社 (13,992)
【Fターム(参考)】
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