クロック生成装置、集積回路装置、電子機器及びクロック生成方法
【課題】故障検出率の向上を図る一方で、通常動作時において低消費電力化を実現できるクロック生成装置、集積回路装置、電子機器及びクロック生成方法を提供する。
【解決手段】複数のＦＦと、前記ＦＦを構成する２つのＦＦの間に挿入された組み合わせ回路と、該組み合わせ回路の所定のノードをプローブする１又は複数のプローブ用ＦＦとを含む回路ブロックに対し、クロックを生成するクロック生成装置は、基準クロックの位相を調整して位相調整クロックを生成する位相調整回路と、第１の動作モードにおいて、前記位相調整回路への前記基準クロックの入力を停止するクロック停止制御回路とを含み、前記第１の動作モードにおいて前記基準クロックを前記ＦＦに出力し、第２の動作モードにおいて前記基準クロックを前記ＦＦに出力すると共に、前記位相調整クロックを前記１又は複数のプローブ用ＦＦに出力する。
【解決手段】複数のＦＦと、前記ＦＦを構成する２つのＦＦの間に挿入された組み合わせ回路と、該組み合わせ回路の所定のノードをプローブする１又は複数のプローブ用ＦＦとを含む回路ブロックに対し、クロックを生成するクロック生成装置は、基準クロックの位相を調整して位相調整クロックを生成する位相調整回路と、第１の動作モードにおいて、前記位相調整回路への前記基準クロックの入力を停止するクロック停止制御回路とを含み、前記第１の動作モードにおいて前記基準クロックを前記ＦＦに出力し、第２の動作モードにおいて前記基準クロックを前記ＦＦに出力すると共に、前記位相調整クロックを前記１又は複数のプローブ用ＦＦに出力する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック生成装置、集積回路装置、電子機器及びクロック生成方法等に関する。
【背景技術】
【０００２】
近年の高集積化技術の進歩により、集積回路装置には、より多くの機能を実現することが求められている。そのため、集積回路装置は、所定の機能を実現する回路ブロックを１又は複数備え、多くの機能を実現するようになっている。この場合、回路ブロックは、主として順序回路により構成され、テスト時にクロックを与えることで動作の検証が行われる。この種のテストによる故障検出率を向上させることで、信頼性の高い集積回路装置を提供できるようになる。
【０００３】
このような集積化回路装置をテストする技術については、例えば特許文献１及び特許文献２に開示されている。特許文献１には、回路ブロック毎にテスト用のクロックを生成して回路ブロック毎にテストするために、２種類以上のクロックバッファツリーのクロックをテスト時においてセレクタにより単一のテストクロックに切り替える際に、該セレクタの前段において遅延させることでスキャンパスのタイミング調整を行う構成が開示されている。
【０００４】
一方、特許文献２には、１個の外部入力端子から入力されるテスト用クロックを使用して、メモリをテストする技術が開示されている。これにより、テスト端子数を減らし、且つテスト時間の短縮化を図る。
【０００５】
【特許文献１】特開平１０−２１１５０号公報
【特許文献２】特開２０００−２６６８１８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１及び特許文献２では、テスト時以外の通常動作時においても、セレクタの前段においてテストクロックを遅延させる手段やテスト回路が動作してしまい、通常動作時における消費電力の増大を招くという問題がある。
【０００７】
本発明は、以上のような技術的課題に鑑みてなされたものである。本発明の幾つかの態様によれば、故障検出率の向上を図る一方で、通常動作時において低消費電力化を実現できるクロック生成装置、集積回路装置、電子機器及びクロック生成方法を提供できる。
【課題を解決するための手段】
【０００８】
上記課題を解決するために本発明は、複数のフリップフロップと、前記複数のフリップフロップを構成する２つのフリップフロップの間に挿入された組み合わせ回路と、該組み合わせ回路の所定のノードをプローブする１又は複数のプローブ用フリップフロップとを含む回路ブロックに対し、クロックを生成するクロック生成装置であって、基準クロックの位相を調整して位相調整クロックを生成する位相調整回路と、第１の動作モードにおいて、前記位相調整回路への前記基準クロックの入力を停止するクロック停止制御回路とを含み、前記第１の動作モードにおいて前記基準クロックを前記フリップフロップに出力し、第２の動作モードにおいて前記基準クロックを前記フリップフロップに出力すると共に、前記位相調整クロックを前記１又は複数のプローブ用フリップフロップに出力するクロック生成装置に関係する。
【０００９】
本発明によれば、位相調整回路とクロック停止制御回路とを備え、基準クロックの位相を調整してプローブ用フリップフロップに位相調整クロックを出力する際に、第２の動作モードでは基準クロックを基準とした動作クロックで回路ブロックを動作させる一方、第１の動作モードではプローブ用フリップフロップに入力される位相調整クロックを停止し、フリップフロップを含む回路の故障検出率の向上を図ることができる。更に、第１の動作モードにおいて低消費電力化を実現できるクロック生成装置を提供できるようになる。
【００１０】
また本発明に係るクロック生成装置では、前記第２の動作モードにおいて、スキャンパスを構成する前記複数のフリップフロップと前記１又は複数のプローブ用フリップフロップとに対し、前記基準クロック及び前記位相調整クロックを出力することができる。
【００１１】
本発明によれば、上記の効果に加えて、第２の動作モードにおいてスキャンパスを構成するフリップフロップとプローブ用フリップフロップとに、基準クロックを基準として位相が調整された動作クロックを供給するため、単一のクロックでスキャンテストの実現が可能なクロック生成装置を提供できるようになる。
【００１２】
また本発明は、メモリ回路と、該メモリ回路のテスト回路とを含む回路ブロックに対し、クロックを生成するクロック生成装置であって、基準クロックの位相を調整して位相調整クロックを生成する位相調整回路と、第１の動作モードにおいて、前記位相調整回路への前記基準クロックの入力を停止するクロック停止制御回路とを含み、前記第１の動作モードにおいて前記基準クロックを前記メモリ回路に出力し、第２の動作モードにおいて前記基準クロックを前記メモリ回路に出力すると共に、前記位相調整クロックを前記テスト回路に出力するクロック生成装置に関係する。
【００１３】
本発明によれば、位相調整回路とクロック停止制御回路とを備え、基準クロックの位相を調整してテスト回路に位相調整クロックを出力する際に、第２の動作モードでは基準クロックを基準とした動作クロックで回路ブロックを動作させる一方、第１の動作モードではテスト回路に入力される位相調整クロックを停止し、メモリ回路の故障検出率の向上を図ることができる。更に、第１の動作モードにおいて低消費電力化を実現できるクロック生成装置を提供できるようになる。
【００１４】
また本発明に係るクロック生成装置では、前記位相調整回路が、遅延素子により構成されてもよい。
【００１５】
本発明によれば、簡素な構成で位相調整を行うことができ、低コストで上記の効果を奏するクロック生成装置を提供できるようになる。
【００１６】
また本発明に係るクロック生成装置では、前記第１の動作モードが、通常動作モードであり、前記第２の動作モードが、前記回路ブロックをテストするためのテストモードであってもよい。
【００１７】
本発明によれば、上記の効果に加えて、通常動作モードにおいて、低消費電力でフリップフロップやメモリ回路を動作させ、テストモードにおいて、基準クロックに基づいて生成される単一の動作クロックにより、フリップフロップやメモリ回路に限らずプローブ用フリップフロップやテスト回路を動作させることができる。
【００１８】
また本発明は、上記記載のクロック生成装置と、前記第１及び前記第２の動作モードにおいて前記クロック生成装置から前記基準クロックが供給される前記複数のフリップフロップと、前記複数のフリップフロップを構成する２つのフリップフロップの間に挿入された組み合わせ回路と、前記組み合わせ回路の所定のノードをプローブする１又は複数のプローブ用フリップフロップとを含み、前記第１の動作モードにおいて前記基準クロックが前記フリップフロップに供給され、第２の動作モードにおいて前記基準クロックが前記フリップフロップに供給されると共に、前記位相調整クロックが前記１又は複数のプローブ用フリップフロップに供給される集積回路装置に関係する。
【００１９】
本発明によれば、フリップフロップを含む回路の故障検出率の向上を図る一方で、第１の動作モードにおいて低消費電力化を実現できる集積回路装置を提供できるようになる。
【００２０】
また本発明は、上記記載のクロック生成装置と、メモリ回路と、前記メモリ回路のテスト回路とを含み、前記第１の動作モードにおいて前記基準クロックが前記メモリ回路に供給され、第２の動作モードにおいて前記基準クロックが前記メモリ回路に供給されると共に、前記位相調整クロックが前記テスト回路に供給される集積回路装置に関係する。
【００２１】
本発明によれば、メモリ回路の故障検出率の向上を図る一方で、第１の動作モードにおいて低消費電力化を実現できる集積回路装置を提供できるようになる。
【００２２】
また本発明に係る集積回路装置では、前記位相調整回路が、遅延素子により構成されてもよい。
【００２３】
本発明によれば、簡素な構成で位相調整を行うことができ、低コストで上記の効果を奏する集積回路装置を提供できるようになる。
【００２４】
また本発明に係る集積回路装置では、前記第１の動作モードが、通常動作モードであり、前記第２の動作モードが、前記回路ブロックをテストするためのテストモードであってもよい。
【００２５】
本発明によれば、通常動作モードにおいて、低消費電力でフリップフロップやメモリ回路を動作させ、テストモードにおいて、基準クロックに基づいて生成される単一の動作クロックにより、フリップフロップやメモリ回路に限らずプローブ用フリップフロップやテスト回路を動作させることができる。
【００２６】
また本発明は、上記のいずれか記載の集積回路装置を含む電子機器に関係する。
【００２７】
本発明によれば、故障検出率の向上により信頼性が高く、且つ低消費電力化が可能な電子機器を提供できるようになる。
【００２８】
また本発明は、複数のフリップフロップと、前記複数のフリップフロップを構成する２つのフリップフロップの間に挿入された組み合わせ回路と、該組み合わせ回路の所定のノードをプローブする１又は複数のプローブ用フリップフロップとを含む回路ブロックに対し、クロックを生成するクロック生成方法であって、基準クロックの位相を調整して位相調整クロックを生成する位相調整ステップと、第１の動作モードにおいて、前記位相調整ステップにおいて位相が調整される前記基準クロックの入力を停止するクロック停止制御ステップとを含み、前記第１の動作モードにおいて前記基準クロックを前記フリップフロップに出力し、第２の動作モードにおいて前記基準クロックを前記フリップフロップに出力すると共に、前記位相調整クロックを前記１又は複数のプローブ用フリップフロップに出力するクロック生成方法に関係する。
【００２９】
本発明によれば、位相調整ステップとクロック停止制御ステップとを備え、基準クロックの位相を調整してプローブ用フリップフロップに位相調整クロックを出力する際に、第２の動作モードでは基準クロックを基準とした動作クロックで回路ブロックを動作させる一方、第１の動作モードではプローブ用フリップフロップに入力される位相調整クロックを停止し、フリップフロップを含む回路の故障検出率の向上を図ることができる。更に、第１の動作モードにおいて低消費電力化を実現できるクロック生成方法を提供できるようになる。
【００３０】
また本発明に係るクロック生成方法では、前記第２の動作モードにおいて、スキャンパスを構成する前記複数のフリップフロップと前記１又は複数のプローブ用フリップフロップとに対し、前記基準クロック及び前記位相調整クロックを出力することができる。
【００３１】
本発明によれば、上記の効果に加えて、第２の動作モードにおいてスキャンパスを構成するフリップフロップとプローブ用フリップフロップとに、基準クロックを基準として位相が調整された動作クロックを供給するため、単一のクロックでスキャンテストの実現が可能なクロック生成方法を提供できるようになる。
【００３２】
また本発明は、メモリ回路と、該メモリ回路のテスト回路とを含む回路ブロックに対し、クロックを生成するクロック生成方法であって、基準クロックの位相を調整して位相調整クロックを生成する位相調整ステップと、第１の動作モードにおいて、前記位相調整ステップにおいて位相が調整される前記基準クロックの入力を停止するクロック停止制御ステップとを含み、前記第１の動作モードにおいて前記基準クロックを前記メモリ回路に出力し、第２の動作モードにおいて前記基準クロックを前記メモリ回路に出力すると共に、前記位相調整クロックを前記テスト回路に出力するクロック生成方法に関係する。
【００３３】
本発明によれば、位相調整ステップとクロック停止制御ステップとを備え、基準クロックの位相を調整してテスト回路に位相調整クロックを出力する際に、第２の動作モードでは基準クロックを基準とした動作クロックで回路ブロックを動作させる一方、第１の動作モードではテスト回路に入力される位相調整クロックを停止し、メモリ回路の故障検出率の向上を図ることができる。更に、第１の動作モードにおいて低消費電力化を実現できるクロック生成方法を提供できるようになる。
【００３４】
また本発明に係るクロック生成方法では、前記位相調整ステップが、前記基準クロックを所与の時間だけ遅延させることができる。
【００３５】
本発明によれば、簡素な構成で位相調整を行うことができ、低コストで上記の効果を奏するクロック生成方法を提供できるようになる。
【００３６】
また本発明に係るクロック生成方法では、前記第１の動作モードが、通常動作モードであり、前記第２の動作モードが、前記回路ブロックをテストするためのテストモードであってもよい。
【００３７】
本発明によれば、上記の効果に加えて、通常動作モードにおいて、低消費電力でフリップフロップやメモリ回路を動作させ、テストモードにおいて、基準クロックに基づいて生成される単一の動作クロックにより、フリップフロップやメモリ回路に限らずプローブ用フリップフロップやテスト回路を動作させることができる。
【発明を実施するための最良の形態】
【００３８】
以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。
【００３９】
〔実施形態１〕
図１に、本発明に係る実施形態１における集積回路装置の構成例のブロック図を示す。
【００４０】
集積回路装置１００は、クロック生成回路（クロック生成装置）１０と、回路ブロック３０とを含む。クロック生成回路１０は、回路ブロック３０に対し、通常動作モード（第１の動作モード）における動作クロックと、テストモード（第２の動作モード）における動作クロックを供給する。集積回路装置１００では、図示しない制御レジスタへの制御データの設定、又は図示しないテスト端子への電圧設定により、テスト制御信号ＴＭが変化し、該テスト制御信号ＴＭにより集積回路装置１００の動作モードが指定されるようになっている。
【００４１】
回路ブロック３０は、順序回路部４０と、プローブ回路部５０とを含む。順序回路部４０は、複数のフリップフロップ（Flip-Flop：以下、ＦＦと略す）４２１〜４２Ｎ（Ｎは２以上の整数）と、ＦＦ４２１〜４２Ｎを構成する２つのＦＦの間に挿入された複数の組み合わせ回路とを含む。プローブ回路部５０は、１又は複数のプローブ用（モニタ用、オブザーブ用）ＦＦ（以下、ＰＦＦと略す）５２１〜５２Ｍ（Ｍは正の整数、１≦Ｍ＜Ｎ）を含み、ＰＦＦ５２１〜５２Ｍを構成する各ＦＦは、順序回路部４０の複数の組み合わせ回路のいずれかの所定ノードの状態を取り込む。ここで、順序回路部４０のＦＦ４２１〜４２Ｎには、クロック生成回路１０で生成されたクロックＣＬＫ１が供給され、クロックＣＬＫ１に同期してＦＦ４２１〜４２Ｎのそれぞれは入力信号（例えば前段の組み合わせ回路の出力）を取り込む。プローブ回路部５０のＰＦＦ５２１〜５２Ｍには、クロック生成回路１０で生成されたクロックＣＬＫ１を遅延させた遅延クロック（広義には位相調整クロック）ＣＬＫ１Ｓが供給され、遅延クロックＣＬＫ１Ｓに同期してＰＦＦ５２１〜５２Ｍのそれぞれは入力データとしての組み合わせ回路の所定のノードの信号を取り込む。テストモードでは、順序回路部４０のＦＦ４２１〜４２Ｎとプローブ回路部５０のＰＦＦ５２１〜５２Ｍとによりスキャンパスが構成されるようになっている。
【００４２】
更に、実施形態１では、回路ブロック３０の順序回路部４０が含むＦＦの数（＝Ｎ）が、プローブ回路部５０が含むＰＦＦの数（＝Ｍ）より多い。このとき、クロックＣＬＫ１が供給される第１のクロックラインに挿入されるクロックバッファの数が、遅延クロックＣＬＫ１Ｓが供給される第２のクロックラインに挿入されるクロックバッファの数より多くなり、第１のクロックラインの遅延量は第２のクロックラインの遅延量より大きくなる。
【００４３】
クロック生成回路１０は、テストモードにおいてクロックＣＬＫ１（基準クロック）を基準とした共通の動作クロックとしてのテストクロックを、回路ブロック３０の順序回路部４０及びプローブ回路部５０に対して供給できるようになっている。そして、テストモードにおいて、回路ブロック３０では、このテストクロックを用いて、順序回路部４０のＦＦ４２１〜４２Ｎとプローブ回路部５０のＰＦＦ５２１〜５２Ｍとにより構成されるスキャンパスのスキャンテストにより動作検証が行われる。この際、回路ブロック３０のＦＦ、ＰＦＦのホールドタイム違反を解消するために、順序回路部４０のＦＦとプローブ回路部５０のＰＦＦとの間のスキュー調整を行う必要がある。そこで、クロック生成回路１０において、遅延量の小さいプローブ回路部５０側に、位相調整回路が挿入される。
【００４４】
クロック生成回路１０は、位相調整回路としての遅延素子１２と、クロック停止制御回路としてのＡＮＤ回路１４とを含む。ＡＮＤ回路１４には、テスト制御信号ＴＭとクロックＣＬＫ１とが入力され、停止制御後のクロックＣＬＫ１Ｃが遅延素子１２への入力クロックとして出力される。遅延素子１２は、ＡＮＤ回路１４による停止制御後のクロックＣＬＫ１Ｃを、所定の時間だけ遅延させて、遅延クロックＣＬＫ１Ｓを生成する。
【００４５】
テスト制御信号ＴＭにより通常動作モードが指定されたとき、クロック生成回路１０は、クロックＣＬＫ１を順序回路部４０のＦＦ４２１〜４２Ｎの動作クロックとして出力すると共に、ＡＮＤ回路１４によりクロックＣＬＫ１Ｃを停止させてプローブ回路部５０のＰＦＦ５２１〜５２Ｍの動作クロックの供給を停止する。一方、テスト制御信号ＴＭによりテストモードが指定されたとき、クロック生成回路１０は、クロックＣＬＫ１を順序回路部４０のＦＦ４２１〜４２Ｎの動作クロックとして出力すると共に、遅延クロックＣＬＫ１Ｓをプローブ回路部５０のＰＦＦ５２１〜５２Ｍの動作クロックとして供給する。これにより、クロックＣＬＫ１を基準とした単一クロックにより回路ブロック３０のテストを実現する共に、ＡＮＤ回路１４がクロックＣＬＫ１をマスクすることにより停止制御を行うことができ、遅延素子１２への入力クロックとその出力である遅延クロックの動作を停止させることができる。
【００４６】
図２に、図１のクロック生成回路１０の動作例のタイミング図を示す。
【００４７】
テスト制御信号ＴＭがＨレベルのとき、集積回路装置１００は、テストモードで動作し、テスト制御信号ＴＭがＬレベルのとき、集積回路装置１００は、通常動作モードで動作する。このとき、ＡＮＤ回路１４の出力は、クロックＣＬＫ１とほぼ同一タイミングで動作するクロックＣＬＫ１Ｃを生成し、遅延素子１２は、このクロックＣＬＫ１Ｃに対し所与の時間Δｄだけ遅延させた遅延クロックＣＬＫ１Ｓを生成する。
【００４８】
通常動作モードやテストモードにかかわらず、クロック生成回路１０は、クロックＣＬＫ１をそのまま第１の回路ブロック３０に出力する。これに対して、クロック生成回路１０では、通常動作モードにおいてＡＮＤ回路１４によりクロックＣＬＫ１がマスクされて、遅延クロックＣＬＫ１ＳはＬレベルに固定される。従って、通常動作モードでは遅延素子１２が動作せず、電流消費を削減できるようになる。一方、テストモードでは、遅延クロックＣＬＫ１Ｓがプローブ回路部５０のＰＦＦ５２１〜５２Ｍに入力される。そのため、テストモードでは、順序回路部４０のＦＦ４２１〜４２Ｎとプローブ回路部５０のＰＦＦ５２１〜５２Ｍとによりスキャンパスが構成され、互いに位相が揃えられた基準クロックＣＬＫ１と遅延クロックＣＬＫ１Ｓとによるスキャンテストが可能となる。
【００４９】
これにより、ＰＦＦにより順序回路部４０の故障検出率を向上させると共に、通常動作時にＰＦＦの動作を停止させることができるので低消費電力化を図ることが可能となる。
【００５０】
図３に、図１のテストモードにおいて回路ブロック３０にて行われるスキャンテストの説明図を示す。図３において、図１と同一部分には同一符号を付し、適宜説明を省略する。なお、図３は、回路ブロック３０の一部のみを図示しているが、その他の部分も同様である。
【００５１】
図３において、回路ブロック３０の順序回路部４０は、ＦＦ４２ｊ−１（ｊは整数、２＜ｊ＜Ｎ）、４２ｊの間に挿入される組み合わせ回路４４ｊ−１と、ＦＦ４２ｊ、４２ｊ＋１の間に挿入される組み合わせ回路４４ｊを含む。また、回路ブロック３０のプローブ回路部５０は、ＰＦＦ５２ｋ（ｋは整数、１≦ｋ≦Ｍ）を含む。
【００５２】
ＦＦ４２ｊ−１〜４４ｊ＋１、ＰＦＦ５２ｋは、Ｄ端子、ＳＩ端子、クロック入力端子、Ｑ端子を有し、テスト制御信号ＴＭがＨレベルのときクロック入力端子へのクロックに同期してＤ端子の信号を取り込み、Ｑ端子から出力し、テスト制御信号ＴＭがＬレベルのときクロック入力端子へのクロックに同期してＳＩ端子の信号を取り込み、Ｑ端子から出力する。
【００５３】
ＦＦ４２ｊのＤ端子には、組み合わせ回路４４ｊ−１の出力信号が入力され、ＳＩ端子には前段のＦＦ４２ｊ−１のＱ端子が接続される。また、ＰＦＦ５２ｋのＤ端子は、組み合わせ回路４４ｊ−１の所定ノードに接続され、ＳＩ端子は前段のＦＦ４２ｊのＱ端子に接続され、Ｑ端子は後段のＦＦ４２ｊ＋１のＳＩ端子に接続される。このＦＦ４２ｊ＋１のＤ端子には、組み合わせ回路４４ｊの出力信号が入力される。
【００５４】
ＦＦ４２ｊ−１〜４２ｊ＋１のクロック入力端子には、クロックＣＬＫ１が供給され、ＰＦＦ５２ｋのクロック入力端子には、遅延クロックＣＬＫ１Ｓが供給される。
【００５５】
このような構成において、テスト制御信号ＴＭがＨレベルのとき、ＦＦ４２ｊ−１、ＦＦ４２ｊ、ＰＦＦ５２ｋ、ＦＦ４２ｊ＋１という経路でスキャンパスが形成され、スキャンパスを構成する各ＦＦは、クロックＣＬＫ１又は遅延クロックＣＬＫ１Ｓに同期してＳＩ端子のシリアル入力をシフト動作で保持していく。このテストモードでは、図３のクロックＣＬＫ１及び遅延クロックＣＬＫ１Ｓは、上記の遅延素子１２によってスキュー調整された同一タイミングのクロックである。
【００５６】
こうして、各ＦＦにデータが設定されると、一旦、各ＦＦの前段の組み合わせ回路の処理結果を各ＦＦに取り込み、再び、シフト動作で各ＦＦの処理結果をシリアル出力する。これによって、シリアル入力されたデータに対する処理結果を、次のタイミングで保持した後、シリアル出力できるようになり、回路ブロック３０の動作検証が可能となる。
【００５７】
これに対して、テスト制御信号ＴＭがＬレベルのとき、ＦＦ４２ｊ−１〜４２ｊ＋１は、Ｄ端子に入力される各ＦＦの前段の組み合わせ回路の処理結果を、クロックＣＬＫ１に同期して取り込んでいく。ＰＦＦ５２ｋは、クロック入力端子に入力される遅延クロックＣＬＫ１Ｓが変化しないため、その動作が停止されたままである。
【００５８】
従って、実施形態１によれば、ＰＦＦにより順序回路部４０の故障検出率を向上させることができる。更に、通常動作時にＰＦＦの動作を停止させることができるので低消費電力化を図ることが可能となる。
【００５９】
なお、図３の各ＦＦがテストモード入力端子を有し、該テストモード入力端子の設定状態に応じてテストモードと通常動作モードとの切り替えを実現できるが、図３では各ＦＦのテストモード入力端子の図示を省略している。
【００６０】
図４に、実施形態１におけるクロック生成回路１０により実現されるクロック生成方法の処理フローの一例を示す。
【００６１】
まず、テストモード設定ステップとして、クロック生成回路１０は、テスト制御信号ＴＭによりテストモードに設定される（ステップＳ１０）。その後、位相調整ステップとして、クロックＣＬＫ１の位相を調整して遅延クロック（位相調整クロック）を生成し、該遅延クロックをテストクロックとして、回路ブロック３０のプローブ回路部５０の各ＰＦＦに供給する（ステップＳ１２）。このとき、クロック生成回路１０は、クロックＣＬＫ１をそのまま回路ブロック３０の順序回路部４０の各ＦＦに供給する。このステップＳ１２では、プローブ回路部５０に対しては、遅延素子１２を介してクロックを供給することにより、クロックＣＬＫ１を基準とした動作クロックを順序回路部４０及びプローブ回路部５０に供給する。
【００６２】
次に、例えば図３で説明したように、スキャンテストを行い（ステップＳ１４）、テスト結果を収集する。このテストの結果、動作の不具合等が発見されたとき（ステップＳ１６：Ｎ）、一連の処理を終了する（エンド）。一方、ステップＳ１４のテストの結果、動作の不具合等が発見されなかったとき（ステップＳ１６：Ｙ）、クロック生成回路１０は、テスト制御信号ＴＭにより通常動作モードに設定される（ステップＳ１８）。
【００６３】
続いて、クロック生成回路１０は、クロック停止制御ステップとして、ステップＳ１２で位相が調整されるクロックＣＬＫ１の入力を停止する（ステップＳ２０）。即ち、図１では、クロックＣＬＫ１が入力されるＡＮＤ回路１４により出力をマスクし、遅延素子１２に入力されるクロックを停止させる。これにより、通常動作モードでは、遅延素子１２は動作しなくなり、消費電力を削減できるようになる。
【００６４】
その後、クロック生成回路１０は、回路ブロック３０の順序回路部４０のみにクロックＣＬＫ１を供給して通常動作を行わせて（ステップＳ２２）、一連の処理を終了する（エンド）。
【００６５】
以上説明したように、実施形態１では、順序回路部４０の故障検出率を向上させるために設けられたＰＦＦへのクロック入力を、順序回路部４０との共通のクロックを基準に生成すると共に、テスト時にのみＰＦＦに供給するようにしている。これにより、順序回路部４０のＦＦとスキャンパスを構成するＰＦＦのクロックのスキュー調整のために挿入した遅延素子を、通常動作モードにおいて動作しないため、故障検出率を向上する一方で、低消費電力化を図ることができるようになる。
【００６６】
実施形態１における集積回路装置１００は、マイクロコンピュータ等の種々の回路装置に適用することができる。
【００６７】
図５に、実施形態１における集積回路装置１００が適用されたマイクロコンピュータ２００の構成例の機能ブロック図を示す。
【００６８】
マイクロコンピュータ２００は、中央演算処理装置（Central Processing Unit：ＣＰＵ）２１０、ＲＯＭ（Read Only Memory）２１２、ＲＡＭ（Random Access Memory）２１４、第１及び第２の周辺回路２１６、２１８、Ｉ／Ｏ（Input/Output）ポート２２０、表示メモリ２２２、液晶駆動回路２２４、電源回路２２６、クロック生成回路２３０及びバス２４０を含む。これらの回路ブロックは、半導体基板（広義には基板、チップ）に形成される。ＣＰＵ２１０、ＲＯＭ２１２、ＲＡＭ２１４、第１及び第２の周辺回路２１６、２１８、Ｉ／Ｏポート２２０、表示メモリ２２２、液晶駆動回路２２４、及び電源回路２２６は、バス２４０を介し電気的に接続される。
【００６９】
マイクロコンピュータ２００は、外部端子群Ｐ１、Ｐ２を有する。外部端子群Ｐ１、Ｐ２は、それぞれ複数の端子により構成される。外部端子群Ｐ１、Ｐ２を構成する各端子は、当該端子に対応して設けられたＩ／Ｏ（Input/Output）回路と電気的に接続され半導体基板（チップ）上に形成されたパッドを有する。各パッドとこれに対応するＩＣ（Integrated Circuit）パッケージのピンとがボンディングワイヤを介して電気的に接続される。
【００７０】
ＣＰＵ２１０は、ＲＯＭ２１２又はＲＡＭ２１４に記憶されたプログラムをバス２４０を介して読み出し、該プログラムに対応した処理を実行することで、マイクロコンピュータ２００の全体の制御を司る。
【００７１】
ＲＯＭ２１２には、ＣＰＵ２１０のプログラム又は各種の制御データが予め記憶されており、ＣＰＵ２１０又は他の回路がバス２４０を介してＲＯＭ２１２からプログラム又は制御データを読み出す。
【００７２】
ＲＡＭ２１４には、ＣＰＵ２１０、第１及び第２の周辺回路２１６、２１８、及びＩ／Ｏポート２２０のワークエリアとして、データが一時的に格納されたり、表示メモリ２２２に格納される表示データが一時的に格納されたりする。
【００７３】
第１の周辺回路２１６は、例えば割り込みコントローラ、タイマ回路やウオッチドッグタイマにより構成され、バス２４０を介してＣＰＵ２１０により設定された条件で動作し、その動作結果をＣＰＵ２１０に通知することができるようになっている。
【００７４】
第２の周辺回路２１８は、例えばプログラマブルタイマやシリアルインターフェス回路により構成され、バス２４０を介してＣＰＵ２１０により設定された条件で動作し、Ｉ／Ｏポート２２０を経由して、外部端子群Ｐ２を介して信号が入力又は出力されるようになっている。
【００７５】
Ｉ／Ｏポート２２０は、汎用ポートとして機能し、外部端子群Ｐ２を構成する端子のいずれかを介して信号の入力や出力が行われる。
【００７６】
表示メモリ２２２には、ＣＰＵ２１０により生成された図示しない液晶表示パネル（広義には、液晶表示装置）の１画面分の表示データが記憶される。表示メモリ２２２に記憶された表示データは、液晶駆動回路２２４に送られる。外部端子群Ｐ１には、液晶表示パネルのコモン電極やセグメント電極が電気的に接続される。液晶駆動回路２２４は、ＣＰＵ２１０により設定された表示駆動条件で、外部端子群Ｐ１を介して液晶表示パネルを駆動する制御を行う。
【００７７】
電源回路２２６は、マイクロコンピュータ２００を構成する各回路ブロックの電源を生成する。この電源回路２２６は、バス２４０を介してＣＰＵ２１０により設定された条件で、各回路ブロックの電源電圧を生成する。
【００７８】
クロック生成回路２３０は、１又は複数種類のクロックを生成し、ＣＰＵ２１０、表示メモリ２２２、液晶駆動回路２２４、第１又は第２の周辺回路２１６、２１８、Ｉ／Ｏポート２２０に対し、例えば各回路ブロックに対応したクロックを供給する。
【００７９】
このようなマイクロコンピュータ２００は、ＲＯＭ２１２又はＲＡＭ２１４から読み出されたプログラムに従って生成した１画面の表示データを生成し、該表示データを表示メモリ２２２に格納する。そして、液晶駆動回路２２４は、表示メモリ２２２に格納された表示データを読み出し、該表示データ（画像信号）に対応した駆動信号を用いて、互いに交差する複数のコモン電極及び複数のセグメント電極を有するドットマトリクス型の液晶表示パネルを駆動する制御を行う。
【００８０】
図１のクロック生成回路１０の機能は、クロック生成回路２３０によって実現される。この場合、例えば回路ブロック３０はＣＰＵ２１０や液晶駆動回路２２４に対応する。
【００８１】
従って、マイクロコンピュータ２００では、テストモードにおいて、各回路ブロック内のＦＦや故障検出率向上のためのＰＦＦが縦列に接続されて、単一のテスト用のクロックを用いたスキャンテストを行うことができるようになっている。これにより、スキュー調整のために挿入した遅延素子が通常動作モードにおいて動作しないため、回路ブロックを単一のクロックでテストできる上に、無駄な電力消費を削減したマイクロコンピュータを提供できるようになる。
【００８２】
以上説明したマイクロコンピュータは、時計や携帯電話機等に代表される携帯型の電子機器に搭載することができる。
【００８３】
図６に、実施形態１における電子機器の構成例のブロック図を示す。
【００８４】
電子機器３００は、上記のマイクロコンピュータ２００と、液晶表示パネル４００とを含む。マイクロコンピュータ２００が有する液晶駆動回路２２４によって液晶表示パネル４００が駆動される。この構成を有する電子機器３００は、マイクロコンピュータ２００の電力消費が削減されるため、複雑な機能を有するマイクロコンピュータ２００が搭載されたとしても低消費電力化を図ることができる。
【００８５】
〔実施形態２〕
実施形態１では、テストモードに設定された集積回路装置が、図３に示すようにスキャンテストにより動作検証が行われるものとして説明したが、本発明はこれに限定されるものではない。本発明に係る実施形態２における集積回路装置は、回路ブロックがメモリ回路を有し、テストモードに設定されたとき、いわゆるメモリＢＩＳＴ（Built In Self Test)により動作検証を行うものとする。
【００８６】
図７に、本発明に係る実施形態２における集積回路装置の構成例のブロック図を示す。図７において、図１と同一部分に同一符号を付し、適宜説明を省略する。
【００８７】
集積回路装置５００は、クロック生成回路（クロック生成装置）１０と、ＲＡＭ（広義にはメモリ回路）６１０と、ＢＩＳＴ（Built In Self Test）回路（広義にはテスト回路）６２０とを含む。クロック生成回路１０は、回路ブロック６００に対し、通常動作モード（第１の動作モード）における動作クロックと、テストモード（第２の動作モード）における動作クロックを供給する。集積回路装置５００では、図示しない制御レジスタへの制御データの設定、又は図示しないテスト端子への電圧設定により、テスト制御信号ＴＭが変化し、該テスト制御信号ＴＭにより集積回路装置５００の動作モードが指定されるようになっている。
【００８８】
ＲＡＭ６１０は、クロック生成回路１０からのクロックＣＬＫ１に同期して動作するメモリ回路であり、クロックＣＬＫ１に同期してデータの書き込み動作や読み出し動作が行われるようになっている。ＢＩＳＴ回路６２０は、遅延クロックＣＬＫ１Ｓに同期してＲＡＭ６１０のテスト制御を行う。
【００８９】
図８に、テストモードにおいて実施形態２における回路ブロックにて行われるメモリＢＩＳＴの説明図を示す。図８において、図７と同一部分には同一符号を付し、適宜説明を省略する。
【００９０】
実施形態２における回路ブロック６００のＲＡＭ６１０には、クロック生成回路１０からのクロックＣＬＫ１が供給される。回路ブロック６００には、クロック生成回路１０からの遅延クロックＣＬＫ１Ｓが供給される。ＢＩＳＴ回路６２０は、バス６３０を介してＲＡＭ６１０と電気的に接続される。
【００９１】
クロック生成回路１０からのクロックＣＬＫ１が供給されるＲＡＭ６１０は、通常動作モードでは、クロックＣＬＫ１に同期して書き込みや読み出しが行われる。ＢＩＳＴ回路６２０は、テストモードにおいて、バス６３０を介してＲＡＭ６１０にテストデータを書き込み、その後、書き込んだデータに対応した読み出しデータに基づいて、動作検証を行う。このＢＩＳＴ回路６２０は、その動作検証の結果を、検証結果信号Ｒｅｓとして出力することができるようになっている。そして、通常動作モードにおいて、ＢＩＳＴ回路６２０の動作が停止され、無駄な電力消費を削減できるようになる。
【００９２】
次に、実施形態２におけるクロック生成方法の処理フローについて説明する。実施形態２におけるクロック生成方法は、図４と同様であるため、図示を省略する。
【００９３】
まず、テストモード設定ステップとして、クロック生成回路１０は、テスト制御信号ＴＭによりテストモードに設定される（ステップＳ１０）。その後、位相調整ステップとして、クロックＣＬＫ１の位相を調整して遅延クロック（位相調整クロック）を生成し、該遅延クロックをテストクロックとして、回路ブロック６００のＢＩＳＴ回路６２０に供給する（ステップＳ１２）。このとき、クロック生成回路１０は、クロックＣＬＫ１をそのまま回路ブロック３０のＲＡＭ６１０に供給する。このステップＳ１２では、ＢＩＳＴ回路６２０に対しては、遅延素子１２を介してクロックを供給することにより、クロックＣＬＫ１を基準とした動作クロックをＲＡＭ６１０及びＢＩＳＴ回路６２０に供給する。
【００９４】
次に、例えば上述のように遅延クロックＣＬＫ１Ｓに同期して動作するＢＩＳＴ回路６２０の制御により、メモリＢＩＳＴによるテストを行い（ステップＳ１４）、テスト結果を収集する。このテストの結果、動作の不具合等が発見されたとき（ステップＳ１６：Ｎ）、一連の処理を終了する（エンド）。一方、ステップＳ１４のテストの結果、動作の不具合等が発見されなかったとき（ステップＳ１６：Ｙ）、クロック生成回路１０は、テスト制御信号ＴＭにより通常動作モードに設定される（ステップＳ１８）。
【００９５】
続いて、クロック生成回路１０は、クロック停止制御ステップとして、ステップＳ１２で位相が調整されるクロックＣＬＫ１の入力を停止する（ステップＳ２０）。即ち、図７では、クロックＣＬＫ１が入力されるＡＮＤ回路１４により出力をマスクし、遅延素子１２に入力されるクロックを停止させる。これにより、通常動作モードでは、遅延素子１２は動作しなくなり、消費電力を削減できるようになる。
【００９６】
その後、クロック生成回路１０は、回路ブロック６００のＲＡＭ６１０のみにクロックＣＬＫ１を供給して通常動作を行わせて（ステップＳ２２）、一連の処理を終了する（エンド）。
【００９７】
即ち、実施形態２におけるクロック生成方法は、クロックＣＬＫ１の位相を調整して遅延クロックＣＬＫ１Ｓ（位相調整クロック）を生成する位相調整ステップと、第１の動作モードにおいて、位相調整ステップにおいて位相が調整されるクロックＣＬＫ１の入力を停止するクロック停止制御ステップとを含み、通常動作モードにおいてクロックＣＬＫ１をメモリ回路としてのＲＡＭ６１０に出力し、テストモードにおいてクロックＣＬＫ１をＲＡＭ６１０に出力すると共に、遅延クロックＣＬＫ１Ｓをテスト回路としてのＢＩＳＴ回路６２０に出力する。
【００９８】
このような実施形態２における集積回路装置５００においても、実施形態１と同様に、テスト用のクロックのスキュー調整のために挿入した遅延素子を、通常動作モードにおいて動作しないようにしたので、低消費電力化を図ることができるようになる。
【００９９】
また、実施形態２では、通常動作モードにおいて、ＢＩＳＴ回路６２０の動作が停止されるので、より一層の低消費電力化が可能となる。
【０１００】
以上、本発明に係るクロック生成装置、集積回路装置、電子機器及びクロック生成方法を上記の各実施形態に基づいて説明したが、本発明は上記の各実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば次のような変形も可能である。
【０１０１】
（１）上記の各実施形態では、単一のクロックでテストする際に挿入される位相調整回路として遅延素子を例に説明したが、本発明はこれに限定されるものではない。
【０１０２】
（２）上記の各実施形態では、故障検出率を向上させるためにプローブ用ＦＦやＢＩＳＴ回路を例に説明したが、本発明はこれらの回路に限定されるものではない。
【０１０３】
（３）上記の各実施形態では、単一のクロックでテストする際に、スキャンテスト又はメモリＢＩＳＴを例に説明したが、本発明はテスト方法に限定されるものではない。
【図面の簡単な説明】
【０１０４】
【図１】実施形態１における集積回路装置の構成例のブロック図。
【図２】図１のクロック生成回路の動作例のタイミング図。
【図３】図１のテストモードにおいて回路ブロックにて行われるスキャンテストの説明図。
【図４】実施形態１におけるクロック生成回路により実現されるクロック生成方法の処理フローの一例を示す図。
【図５】実施形態１における集積回路装置が適用されたマイクロコンピュータの構成例の機能ブロック図。
【図６】実施形態１における電子機器の構成例のブロック図。
【図７】実施形態２における集積回路装置の構成例のブロック図。
【図８】テストモードにおいて実施形態２における回路ブロックにて行われるメモリＢＩＳＴの説明図。
【符号の説明】
【０１０５】
１０…クロック生成回路、 １２…遅延素子、 １４…ＡＮＤ回路、
３０，６００…回路ブロック、 ４０…順序回路部、
４２１〜４２Ｎ…フリップフロップ、 ５０…プローブ回路部、
５２１〜５２Ｍ…プローブ用フリップフロップ、 ４４ｊ−１…組み合わせ回路、
１００，５００…集積回路装置、 ２００…マイクロコンピュータ、
２１０…ＣＰＵ、 ２１２…ＲＯＭ、 ２１４，６３２，６３４…ＲＡＭ、
２１６…第１の周辺回路、 ２１８…第２の周辺回路、 ２２０…Ｉ／Ｏポート、
２２２…表示メモリ、 ２２４…液晶駆動回路、 ２２６…電源回路、
２４０，６３０…バス、 ３００…電子機器、 ４００…液晶表示パネル、
６１０…ＲＡＭ、 ６２０…ＢＩＳＴ回路、 ＣＬＫ１…クロック、
ＣＬＫ１Ｓ…遅延クロック、 ＴＭ…テスト制御信号
【技術分野】
【０００１】
本発明は、クロック生成装置、集積回路装置、電子機器及びクロック生成方法等に関する。
【背景技術】
【０００２】
近年の高集積化技術の進歩により、集積回路装置には、より多くの機能を実現することが求められている。そのため、集積回路装置は、所定の機能を実現する回路ブロックを１又は複数備え、多くの機能を実現するようになっている。この場合、回路ブロックは、主として順序回路により構成され、テスト時にクロックを与えることで動作の検証が行われる。この種のテストによる故障検出率を向上させることで、信頼性の高い集積回路装置を提供できるようになる。
【０００３】
このような集積化回路装置をテストする技術については、例えば特許文献１及び特許文献２に開示されている。特許文献１には、回路ブロック毎にテスト用のクロックを生成して回路ブロック毎にテストするために、２種類以上のクロックバッファツリーのクロックをテスト時においてセレクタにより単一のテストクロックに切り替える際に、該セレクタの前段において遅延させることでスキャンパスのタイミング調整を行う構成が開示されている。
【０００４】
一方、特許文献２には、１個の外部入力端子から入力されるテスト用クロックを使用して、メモリをテストする技術が開示されている。これにより、テスト端子数を減らし、且つテスト時間の短縮化を図る。
【０００５】
【特許文献１】特開平１０−２１１５０号公報
【特許文献２】特開２０００−２６６８１８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１及び特許文献２では、テスト時以外の通常動作時においても、セレクタの前段においてテストクロックを遅延させる手段やテスト回路が動作してしまい、通常動作時における消費電力の増大を招くという問題がある。
【０００７】
本発明は、以上のような技術的課題に鑑みてなされたものである。本発明の幾つかの態様によれば、故障検出率の向上を図る一方で、通常動作時において低消費電力化を実現できるクロック生成装置、集積回路装置、電子機器及びクロック生成方法を提供できる。
【課題を解決するための手段】
【０００８】
上記課題を解決するために本発明は、複数のフリップフロップと、前記複数のフリップフロップを構成する２つのフリップフロップの間に挿入された組み合わせ回路と、該組み合わせ回路の所定のノードをプローブする１又は複数のプローブ用フリップフロップとを含む回路ブロックに対し、クロックを生成するクロック生成装置であって、基準クロックの位相を調整して位相調整クロックを生成する位相調整回路と、第１の動作モードにおいて、前記位相調整回路への前記基準クロックの入力を停止するクロック停止制御回路とを含み、前記第１の動作モードにおいて前記基準クロックを前記フリップフロップに出力し、第２の動作モードにおいて前記基準クロックを前記フリップフロップに出力すると共に、前記位相調整クロックを前記１又は複数のプローブ用フリップフロップに出力するクロック生成装置に関係する。
【０００９】
本発明によれば、位相調整回路とクロック停止制御回路とを備え、基準クロックの位相を調整してプローブ用フリップフロップに位相調整クロックを出力する際に、第２の動作モードでは基準クロックを基準とした動作クロックで回路ブロックを動作させる一方、第１の動作モードではプローブ用フリップフロップに入力される位相調整クロックを停止し、フリップフロップを含む回路の故障検出率の向上を図ることができる。更に、第１の動作モードにおいて低消費電力化を実現できるクロック生成装置を提供できるようになる。
【００１０】
また本発明に係るクロック生成装置では、前記第２の動作モードにおいて、スキャンパスを構成する前記複数のフリップフロップと前記１又は複数のプローブ用フリップフロップとに対し、前記基準クロック及び前記位相調整クロックを出力することができる。
【００１１】
本発明によれば、上記の効果に加えて、第２の動作モードにおいてスキャンパスを構成するフリップフロップとプローブ用フリップフロップとに、基準クロックを基準として位相が調整された動作クロックを供給するため、単一のクロックでスキャンテストの実現が可能なクロック生成装置を提供できるようになる。
【００１２】
また本発明は、メモリ回路と、該メモリ回路のテスト回路とを含む回路ブロックに対し、クロックを生成するクロック生成装置であって、基準クロックの位相を調整して位相調整クロックを生成する位相調整回路と、第１の動作モードにおいて、前記位相調整回路への前記基準クロックの入力を停止するクロック停止制御回路とを含み、前記第１の動作モードにおいて前記基準クロックを前記メモリ回路に出力し、第２の動作モードにおいて前記基準クロックを前記メモリ回路に出力すると共に、前記位相調整クロックを前記テスト回路に出力するクロック生成装置に関係する。
【００１３】
本発明によれば、位相調整回路とクロック停止制御回路とを備え、基準クロックの位相を調整してテスト回路に位相調整クロックを出力する際に、第２の動作モードでは基準クロックを基準とした動作クロックで回路ブロックを動作させる一方、第１の動作モードではテスト回路に入力される位相調整クロックを停止し、メモリ回路の故障検出率の向上を図ることができる。更に、第１の動作モードにおいて低消費電力化を実現できるクロック生成装置を提供できるようになる。
【００１４】
また本発明に係るクロック生成装置では、前記位相調整回路が、遅延素子により構成されてもよい。
【００１５】
本発明によれば、簡素な構成で位相調整を行うことができ、低コストで上記の効果を奏するクロック生成装置を提供できるようになる。
【００１６】
また本発明に係るクロック生成装置では、前記第１の動作モードが、通常動作モードであり、前記第２の動作モードが、前記回路ブロックをテストするためのテストモードであってもよい。
【００１７】
本発明によれば、上記の効果に加えて、通常動作モードにおいて、低消費電力でフリップフロップやメモリ回路を動作させ、テストモードにおいて、基準クロックに基づいて生成される単一の動作クロックにより、フリップフロップやメモリ回路に限らずプローブ用フリップフロップやテスト回路を動作させることができる。
【００１８】
また本発明は、上記記載のクロック生成装置と、前記第１及び前記第２の動作モードにおいて前記クロック生成装置から前記基準クロックが供給される前記複数のフリップフロップと、前記複数のフリップフロップを構成する２つのフリップフロップの間に挿入された組み合わせ回路と、前記組み合わせ回路の所定のノードをプローブする１又は複数のプローブ用フリップフロップとを含み、前記第１の動作モードにおいて前記基準クロックが前記フリップフロップに供給され、第２の動作モードにおいて前記基準クロックが前記フリップフロップに供給されると共に、前記位相調整クロックが前記１又は複数のプローブ用フリップフロップに供給される集積回路装置に関係する。
【００１９】
本発明によれば、フリップフロップを含む回路の故障検出率の向上を図る一方で、第１の動作モードにおいて低消費電力化を実現できる集積回路装置を提供できるようになる。
【００２０】
また本発明は、上記記載のクロック生成装置と、メモリ回路と、前記メモリ回路のテスト回路とを含み、前記第１の動作モードにおいて前記基準クロックが前記メモリ回路に供給され、第２の動作モードにおいて前記基準クロックが前記メモリ回路に供給されると共に、前記位相調整クロックが前記テスト回路に供給される集積回路装置に関係する。
【００２１】
本発明によれば、メモリ回路の故障検出率の向上を図る一方で、第１の動作モードにおいて低消費電力化を実現できる集積回路装置を提供できるようになる。
【００２２】
また本発明に係る集積回路装置では、前記位相調整回路が、遅延素子により構成されてもよい。
【００２３】
本発明によれば、簡素な構成で位相調整を行うことができ、低コストで上記の効果を奏する集積回路装置を提供できるようになる。
【００２４】
また本発明に係る集積回路装置では、前記第１の動作モードが、通常動作モードであり、前記第２の動作モードが、前記回路ブロックをテストするためのテストモードであってもよい。
【００２５】
本発明によれば、通常動作モードにおいて、低消費電力でフリップフロップやメモリ回路を動作させ、テストモードにおいて、基準クロックに基づいて生成される単一の動作クロックにより、フリップフロップやメモリ回路に限らずプローブ用フリップフロップやテスト回路を動作させることができる。
【００２６】
また本発明は、上記のいずれか記載の集積回路装置を含む電子機器に関係する。
【００２７】
本発明によれば、故障検出率の向上により信頼性が高く、且つ低消費電力化が可能な電子機器を提供できるようになる。
【００２８】
また本発明は、複数のフリップフロップと、前記複数のフリップフロップを構成する２つのフリップフロップの間に挿入された組み合わせ回路と、該組み合わせ回路の所定のノードをプローブする１又は複数のプローブ用フリップフロップとを含む回路ブロックに対し、クロックを生成するクロック生成方法であって、基準クロックの位相を調整して位相調整クロックを生成する位相調整ステップと、第１の動作モードにおいて、前記位相調整ステップにおいて位相が調整される前記基準クロックの入力を停止するクロック停止制御ステップとを含み、前記第１の動作モードにおいて前記基準クロックを前記フリップフロップに出力し、第２の動作モードにおいて前記基準クロックを前記フリップフロップに出力すると共に、前記位相調整クロックを前記１又は複数のプローブ用フリップフロップに出力するクロック生成方法に関係する。
【００２９】
本発明によれば、位相調整ステップとクロック停止制御ステップとを備え、基準クロックの位相を調整してプローブ用フリップフロップに位相調整クロックを出力する際に、第２の動作モードでは基準クロックを基準とした動作クロックで回路ブロックを動作させる一方、第１の動作モードではプローブ用フリップフロップに入力される位相調整クロックを停止し、フリップフロップを含む回路の故障検出率の向上を図ることができる。更に、第１の動作モードにおいて低消費電力化を実現できるクロック生成方法を提供できるようになる。
【００３０】
また本発明に係るクロック生成方法では、前記第２の動作モードにおいて、スキャンパスを構成する前記複数のフリップフロップと前記１又は複数のプローブ用フリップフロップとに対し、前記基準クロック及び前記位相調整クロックを出力することができる。
【００３１】
本発明によれば、上記の効果に加えて、第２の動作モードにおいてスキャンパスを構成するフリップフロップとプローブ用フリップフロップとに、基準クロックを基準として位相が調整された動作クロックを供給するため、単一のクロックでスキャンテストの実現が可能なクロック生成方法を提供できるようになる。
【００３２】
また本発明は、メモリ回路と、該メモリ回路のテスト回路とを含む回路ブロックに対し、クロックを生成するクロック生成方法であって、基準クロックの位相を調整して位相調整クロックを生成する位相調整ステップと、第１の動作モードにおいて、前記位相調整ステップにおいて位相が調整される前記基準クロックの入力を停止するクロック停止制御ステップとを含み、前記第１の動作モードにおいて前記基準クロックを前記メモリ回路に出力し、第２の動作モードにおいて前記基準クロックを前記メモリ回路に出力すると共に、前記位相調整クロックを前記テスト回路に出力するクロック生成方法に関係する。
【００３３】
本発明によれば、位相調整ステップとクロック停止制御ステップとを備え、基準クロックの位相を調整してテスト回路に位相調整クロックを出力する際に、第２の動作モードでは基準クロックを基準とした動作クロックで回路ブロックを動作させる一方、第１の動作モードではテスト回路に入力される位相調整クロックを停止し、メモリ回路の故障検出率の向上を図ることができる。更に、第１の動作モードにおいて低消費電力化を実現できるクロック生成方法を提供できるようになる。
【００３４】
また本発明に係るクロック生成方法では、前記位相調整ステップが、前記基準クロックを所与の時間だけ遅延させることができる。
【００３５】
本発明によれば、簡素な構成で位相調整を行うことができ、低コストで上記の効果を奏するクロック生成方法を提供できるようになる。
【００３６】
また本発明に係るクロック生成方法では、前記第１の動作モードが、通常動作モードであり、前記第２の動作モードが、前記回路ブロックをテストするためのテストモードであってもよい。
【００３７】
本発明によれば、上記の効果に加えて、通常動作モードにおいて、低消費電力でフリップフロップやメモリ回路を動作させ、テストモードにおいて、基準クロックに基づいて生成される単一の動作クロックにより、フリップフロップやメモリ回路に限らずプローブ用フリップフロップやテスト回路を動作させることができる。
【発明を実施するための最良の形態】
【００３８】
以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。
【００３９】
〔実施形態１〕
図１に、本発明に係る実施形態１における集積回路装置の構成例のブロック図を示す。
【００４０】
集積回路装置１００は、クロック生成回路（クロック生成装置）１０と、回路ブロック３０とを含む。クロック生成回路１０は、回路ブロック３０に対し、通常動作モード（第１の動作モード）における動作クロックと、テストモード（第２の動作モード）における動作クロックを供給する。集積回路装置１００では、図示しない制御レジスタへの制御データの設定、又は図示しないテスト端子への電圧設定により、テスト制御信号ＴＭが変化し、該テスト制御信号ＴＭにより集積回路装置１００の動作モードが指定されるようになっている。
【００４１】
回路ブロック３０は、順序回路部４０と、プローブ回路部５０とを含む。順序回路部４０は、複数のフリップフロップ（Flip-Flop：以下、ＦＦと略す）４２１〜４２Ｎ（Ｎは２以上の整数）と、ＦＦ４２１〜４２Ｎを構成する２つのＦＦの間に挿入された複数の組み合わせ回路とを含む。プローブ回路部５０は、１又は複数のプローブ用（モニタ用、オブザーブ用）ＦＦ（以下、ＰＦＦと略す）５２１〜５２Ｍ（Ｍは正の整数、１≦Ｍ＜Ｎ）を含み、ＰＦＦ５２１〜５２Ｍを構成する各ＦＦは、順序回路部４０の複数の組み合わせ回路のいずれかの所定ノードの状態を取り込む。ここで、順序回路部４０のＦＦ４２１〜４２Ｎには、クロック生成回路１０で生成されたクロックＣＬＫ１が供給され、クロックＣＬＫ１に同期してＦＦ４２１〜４２Ｎのそれぞれは入力信号（例えば前段の組み合わせ回路の出力）を取り込む。プローブ回路部５０のＰＦＦ５２１〜５２Ｍには、クロック生成回路１０で生成されたクロックＣＬＫ１を遅延させた遅延クロック（広義には位相調整クロック）ＣＬＫ１Ｓが供給され、遅延クロックＣＬＫ１Ｓに同期してＰＦＦ５２１〜５２Ｍのそれぞれは入力データとしての組み合わせ回路の所定のノードの信号を取り込む。テストモードでは、順序回路部４０のＦＦ４２１〜４２Ｎとプローブ回路部５０のＰＦＦ５２１〜５２Ｍとによりスキャンパスが構成されるようになっている。
【００４２】
更に、実施形態１では、回路ブロック３０の順序回路部４０が含むＦＦの数（＝Ｎ）が、プローブ回路部５０が含むＰＦＦの数（＝Ｍ）より多い。このとき、クロックＣＬＫ１が供給される第１のクロックラインに挿入されるクロックバッファの数が、遅延クロックＣＬＫ１Ｓが供給される第２のクロックラインに挿入されるクロックバッファの数より多くなり、第１のクロックラインの遅延量は第２のクロックラインの遅延量より大きくなる。
【００４３】
クロック生成回路１０は、テストモードにおいてクロックＣＬＫ１（基準クロック）を基準とした共通の動作クロックとしてのテストクロックを、回路ブロック３０の順序回路部４０及びプローブ回路部５０に対して供給できるようになっている。そして、テストモードにおいて、回路ブロック３０では、このテストクロックを用いて、順序回路部４０のＦＦ４２１〜４２Ｎとプローブ回路部５０のＰＦＦ５２１〜５２Ｍとにより構成されるスキャンパスのスキャンテストにより動作検証が行われる。この際、回路ブロック３０のＦＦ、ＰＦＦのホールドタイム違反を解消するために、順序回路部４０のＦＦとプローブ回路部５０のＰＦＦとの間のスキュー調整を行う必要がある。そこで、クロック生成回路１０において、遅延量の小さいプローブ回路部５０側に、位相調整回路が挿入される。
【００４４】
クロック生成回路１０は、位相調整回路としての遅延素子１２と、クロック停止制御回路としてのＡＮＤ回路１４とを含む。ＡＮＤ回路１４には、テスト制御信号ＴＭとクロックＣＬＫ１とが入力され、停止制御後のクロックＣＬＫ１Ｃが遅延素子１２への入力クロックとして出力される。遅延素子１２は、ＡＮＤ回路１４による停止制御後のクロックＣＬＫ１Ｃを、所定の時間だけ遅延させて、遅延クロックＣＬＫ１Ｓを生成する。
【００４５】
テスト制御信号ＴＭにより通常動作モードが指定されたとき、クロック生成回路１０は、クロックＣＬＫ１を順序回路部４０のＦＦ４２１〜４２Ｎの動作クロックとして出力すると共に、ＡＮＤ回路１４によりクロックＣＬＫ１Ｃを停止させてプローブ回路部５０のＰＦＦ５２１〜５２Ｍの動作クロックの供給を停止する。一方、テスト制御信号ＴＭによりテストモードが指定されたとき、クロック生成回路１０は、クロックＣＬＫ１を順序回路部４０のＦＦ４２１〜４２Ｎの動作クロックとして出力すると共に、遅延クロックＣＬＫ１Ｓをプローブ回路部５０のＰＦＦ５２１〜５２Ｍの動作クロックとして供給する。これにより、クロックＣＬＫ１を基準とした単一クロックにより回路ブロック３０のテストを実現する共に、ＡＮＤ回路１４がクロックＣＬＫ１をマスクすることにより停止制御を行うことができ、遅延素子１２への入力クロックとその出力である遅延クロックの動作を停止させることができる。
【００４６】
図２に、図１のクロック生成回路１０の動作例のタイミング図を示す。
【００４７】
テスト制御信号ＴＭがＨレベルのとき、集積回路装置１００は、テストモードで動作し、テスト制御信号ＴＭがＬレベルのとき、集積回路装置１００は、通常動作モードで動作する。このとき、ＡＮＤ回路１４の出力は、クロックＣＬＫ１とほぼ同一タイミングで動作するクロックＣＬＫ１Ｃを生成し、遅延素子１２は、このクロックＣＬＫ１Ｃに対し所与の時間Δｄだけ遅延させた遅延クロックＣＬＫ１Ｓを生成する。
【００４８】
通常動作モードやテストモードにかかわらず、クロック生成回路１０は、クロックＣＬＫ１をそのまま第１の回路ブロック３０に出力する。これに対して、クロック生成回路１０では、通常動作モードにおいてＡＮＤ回路１４によりクロックＣＬＫ１がマスクされて、遅延クロックＣＬＫ１ＳはＬレベルに固定される。従って、通常動作モードでは遅延素子１２が動作せず、電流消費を削減できるようになる。一方、テストモードでは、遅延クロックＣＬＫ１Ｓがプローブ回路部５０のＰＦＦ５２１〜５２Ｍに入力される。そのため、テストモードでは、順序回路部４０のＦＦ４２１〜４２Ｎとプローブ回路部５０のＰＦＦ５２１〜５２Ｍとによりスキャンパスが構成され、互いに位相が揃えられた基準クロックＣＬＫ１と遅延クロックＣＬＫ１Ｓとによるスキャンテストが可能となる。
【００４９】
これにより、ＰＦＦにより順序回路部４０の故障検出率を向上させると共に、通常動作時にＰＦＦの動作を停止させることができるので低消費電力化を図ることが可能となる。
【００５０】
図３に、図１のテストモードにおいて回路ブロック３０にて行われるスキャンテストの説明図を示す。図３において、図１と同一部分には同一符号を付し、適宜説明を省略する。なお、図３は、回路ブロック３０の一部のみを図示しているが、その他の部分も同様である。
【００５１】
図３において、回路ブロック３０の順序回路部４０は、ＦＦ４２ｊ−１（ｊは整数、２＜ｊ＜Ｎ）、４２ｊの間に挿入される組み合わせ回路４４ｊ−１と、ＦＦ４２ｊ、４２ｊ＋１の間に挿入される組み合わせ回路４４ｊを含む。また、回路ブロック３０のプローブ回路部５０は、ＰＦＦ５２ｋ（ｋは整数、１≦ｋ≦Ｍ）を含む。
【００５２】
ＦＦ４２ｊ−１〜４４ｊ＋１、ＰＦＦ５２ｋは、Ｄ端子、ＳＩ端子、クロック入力端子、Ｑ端子を有し、テスト制御信号ＴＭがＨレベルのときクロック入力端子へのクロックに同期してＤ端子の信号を取り込み、Ｑ端子から出力し、テスト制御信号ＴＭがＬレベルのときクロック入力端子へのクロックに同期してＳＩ端子の信号を取り込み、Ｑ端子から出力する。
【００５３】
ＦＦ４２ｊのＤ端子には、組み合わせ回路４４ｊ−１の出力信号が入力され、ＳＩ端子には前段のＦＦ４２ｊ−１のＱ端子が接続される。また、ＰＦＦ５２ｋのＤ端子は、組み合わせ回路４４ｊ−１の所定ノードに接続され、ＳＩ端子は前段のＦＦ４２ｊのＱ端子に接続され、Ｑ端子は後段のＦＦ４２ｊ＋１のＳＩ端子に接続される。このＦＦ４２ｊ＋１のＤ端子には、組み合わせ回路４４ｊの出力信号が入力される。
【００５４】
ＦＦ４２ｊ−１〜４２ｊ＋１のクロック入力端子には、クロックＣＬＫ１が供給され、ＰＦＦ５２ｋのクロック入力端子には、遅延クロックＣＬＫ１Ｓが供給される。
【００５５】
このような構成において、テスト制御信号ＴＭがＨレベルのとき、ＦＦ４２ｊ−１、ＦＦ４２ｊ、ＰＦＦ５２ｋ、ＦＦ４２ｊ＋１という経路でスキャンパスが形成され、スキャンパスを構成する各ＦＦは、クロックＣＬＫ１又は遅延クロックＣＬＫ１Ｓに同期してＳＩ端子のシリアル入力をシフト動作で保持していく。このテストモードでは、図３のクロックＣＬＫ１及び遅延クロックＣＬＫ１Ｓは、上記の遅延素子１２によってスキュー調整された同一タイミングのクロックである。
【００５６】
こうして、各ＦＦにデータが設定されると、一旦、各ＦＦの前段の組み合わせ回路の処理結果を各ＦＦに取り込み、再び、シフト動作で各ＦＦの処理結果をシリアル出力する。これによって、シリアル入力されたデータに対する処理結果を、次のタイミングで保持した後、シリアル出力できるようになり、回路ブロック３０の動作検証が可能となる。
【００５７】
これに対して、テスト制御信号ＴＭがＬレベルのとき、ＦＦ４２ｊ−１〜４２ｊ＋１は、Ｄ端子に入力される各ＦＦの前段の組み合わせ回路の処理結果を、クロックＣＬＫ１に同期して取り込んでいく。ＰＦＦ５２ｋは、クロック入力端子に入力される遅延クロックＣＬＫ１Ｓが変化しないため、その動作が停止されたままである。
【００５８】
従って、実施形態１によれば、ＰＦＦにより順序回路部４０の故障検出率を向上させることができる。更に、通常動作時にＰＦＦの動作を停止させることができるので低消費電力化を図ることが可能となる。
【００５９】
なお、図３の各ＦＦがテストモード入力端子を有し、該テストモード入力端子の設定状態に応じてテストモードと通常動作モードとの切り替えを実現できるが、図３では各ＦＦのテストモード入力端子の図示を省略している。
【００６０】
図４に、実施形態１におけるクロック生成回路１０により実現されるクロック生成方法の処理フローの一例を示す。
【００６１】
まず、テストモード設定ステップとして、クロック生成回路１０は、テスト制御信号ＴＭによりテストモードに設定される（ステップＳ１０）。その後、位相調整ステップとして、クロックＣＬＫ１の位相を調整して遅延クロック（位相調整クロック）を生成し、該遅延クロックをテストクロックとして、回路ブロック３０のプローブ回路部５０の各ＰＦＦに供給する（ステップＳ１２）。このとき、クロック生成回路１０は、クロックＣＬＫ１をそのまま回路ブロック３０の順序回路部４０の各ＦＦに供給する。このステップＳ１２では、プローブ回路部５０に対しては、遅延素子１２を介してクロックを供給することにより、クロックＣＬＫ１を基準とした動作クロックを順序回路部４０及びプローブ回路部５０に供給する。
【００６２】
次に、例えば図３で説明したように、スキャンテストを行い（ステップＳ１４）、テスト結果を収集する。このテストの結果、動作の不具合等が発見されたとき（ステップＳ１６：Ｎ）、一連の処理を終了する（エンド）。一方、ステップＳ１４のテストの結果、動作の不具合等が発見されなかったとき（ステップＳ１６：Ｙ）、クロック生成回路１０は、テスト制御信号ＴＭにより通常動作モードに設定される（ステップＳ１８）。
【００６３】
続いて、クロック生成回路１０は、クロック停止制御ステップとして、ステップＳ１２で位相が調整されるクロックＣＬＫ１の入力を停止する（ステップＳ２０）。即ち、図１では、クロックＣＬＫ１が入力されるＡＮＤ回路１４により出力をマスクし、遅延素子１２に入力されるクロックを停止させる。これにより、通常動作モードでは、遅延素子１２は動作しなくなり、消費電力を削減できるようになる。
【００６４】
その後、クロック生成回路１０は、回路ブロック３０の順序回路部４０のみにクロックＣＬＫ１を供給して通常動作を行わせて（ステップＳ２２）、一連の処理を終了する（エンド）。
【００６５】
以上説明したように、実施形態１では、順序回路部４０の故障検出率を向上させるために設けられたＰＦＦへのクロック入力を、順序回路部４０との共通のクロックを基準に生成すると共に、テスト時にのみＰＦＦに供給するようにしている。これにより、順序回路部４０のＦＦとスキャンパスを構成するＰＦＦのクロックのスキュー調整のために挿入した遅延素子を、通常動作モードにおいて動作しないため、故障検出率を向上する一方で、低消費電力化を図ることができるようになる。
【００６６】
実施形態１における集積回路装置１００は、マイクロコンピュータ等の種々の回路装置に適用することができる。
【００６７】
図５に、実施形態１における集積回路装置１００が適用されたマイクロコンピュータ２００の構成例の機能ブロック図を示す。
【００６８】
マイクロコンピュータ２００は、中央演算処理装置（Central Processing Unit：ＣＰＵ）２１０、ＲＯＭ（Read Only Memory）２１２、ＲＡＭ（Random Access Memory）２１４、第１及び第２の周辺回路２１６、２１８、Ｉ／Ｏ（Input/Output）ポート２２０、表示メモリ２２２、液晶駆動回路２２４、電源回路２２６、クロック生成回路２３０及びバス２４０を含む。これらの回路ブロックは、半導体基板（広義には基板、チップ）に形成される。ＣＰＵ２１０、ＲＯＭ２１２、ＲＡＭ２１４、第１及び第２の周辺回路２１６、２１８、Ｉ／Ｏポート２２０、表示メモリ２２２、液晶駆動回路２２４、及び電源回路２２６は、バス２４０を介し電気的に接続される。
【００６９】
マイクロコンピュータ２００は、外部端子群Ｐ１、Ｐ２を有する。外部端子群Ｐ１、Ｐ２は、それぞれ複数の端子により構成される。外部端子群Ｐ１、Ｐ２を構成する各端子は、当該端子に対応して設けられたＩ／Ｏ（Input/Output）回路と電気的に接続され半導体基板（チップ）上に形成されたパッドを有する。各パッドとこれに対応するＩＣ（Integrated Circuit）パッケージのピンとがボンディングワイヤを介して電気的に接続される。
【００７０】
ＣＰＵ２１０は、ＲＯＭ２１２又はＲＡＭ２１４に記憶されたプログラムをバス２４０を介して読み出し、該プログラムに対応した処理を実行することで、マイクロコンピュータ２００の全体の制御を司る。
【００７１】
ＲＯＭ２１２には、ＣＰＵ２１０のプログラム又は各種の制御データが予め記憶されており、ＣＰＵ２１０又は他の回路がバス２４０を介してＲＯＭ２１２からプログラム又は制御データを読み出す。
【００７２】
ＲＡＭ２１４には、ＣＰＵ２１０、第１及び第２の周辺回路２１６、２１８、及びＩ／Ｏポート２２０のワークエリアとして、データが一時的に格納されたり、表示メモリ２２２に格納される表示データが一時的に格納されたりする。
【００７３】
第１の周辺回路２１６は、例えば割り込みコントローラ、タイマ回路やウオッチドッグタイマにより構成され、バス２４０を介してＣＰＵ２１０により設定された条件で動作し、その動作結果をＣＰＵ２１０に通知することができるようになっている。
【００７４】
第２の周辺回路２１８は、例えばプログラマブルタイマやシリアルインターフェス回路により構成され、バス２４０を介してＣＰＵ２１０により設定された条件で動作し、Ｉ／Ｏポート２２０を経由して、外部端子群Ｐ２を介して信号が入力又は出力されるようになっている。
【００７５】
Ｉ／Ｏポート２２０は、汎用ポートとして機能し、外部端子群Ｐ２を構成する端子のいずれかを介して信号の入力や出力が行われる。
【００７６】
表示メモリ２２２には、ＣＰＵ２１０により生成された図示しない液晶表示パネル（広義には、液晶表示装置）の１画面分の表示データが記憶される。表示メモリ２２２に記憶された表示データは、液晶駆動回路２２４に送られる。外部端子群Ｐ１には、液晶表示パネルのコモン電極やセグメント電極が電気的に接続される。液晶駆動回路２２４は、ＣＰＵ２１０により設定された表示駆動条件で、外部端子群Ｐ１を介して液晶表示パネルを駆動する制御を行う。
【００７７】
電源回路２２６は、マイクロコンピュータ２００を構成する各回路ブロックの電源を生成する。この電源回路２２６は、バス２４０を介してＣＰＵ２１０により設定された条件で、各回路ブロックの電源電圧を生成する。
【００７８】
クロック生成回路２３０は、１又は複数種類のクロックを生成し、ＣＰＵ２１０、表示メモリ２２２、液晶駆動回路２２４、第１又は第２の周辺回路２１６、２１８、Ｉ／Ｏポート２２０に対し、例えば各回路ブロックに対応したクロックを供給する。
【００７９】
このようなマイクロコンピュータ２００は、ＲＯＭ２１２又はＲＡＭ２１４から読み出されたプログラムに従って生成した１画面の表示データを生成し、該表示データを表示メモリ２２２に格納する。そして、液晶駆動回路２２４は、表示メモリ２２２に格納された表示データを読み出し、該表示データ（画像信号）に対応した駆動信号を用いて、互いに交差する複数のコモン電極及び複数のセグメント電極を有するドットマトリクス型の液晶表示パネルを駆動する制御を行う。
【００８０】
図１のクロック生成回路１０の機能は、クロック生成回路２３０によって実現される。この場合、例えば回路ブロック３０はＣＰＵ２１０や液晶駆動回路２２４に対応する。
【００８１】
従って、マイクロコンピュータ２００では、テストモードにおいて、各回路ブロック内のＦＦや故障検出率向上のためのＰＦＦが縦列に接続されて、単一のテスト用のクロックを用いたスキャンテストを行うことができるようになっている。これにより、スキュー調整のために挿入した遅延素子が通常動作モードにおいて動作しないため、回路ブロックを単一のクロックでテストできる上に、無駄な電力消費を削減したマイクロコンピュータを提供できるようになる。
【００８２】
以上説明したマイクロコンピュータは、時計や携帯電話機等に代表される携帯型の電子機器に搭載することができる。
【００８３】
図６に、実施形態１における電子機器の構成例のブロック図を示す。
【００８４】
電子機器３００は、上記のマイクロコンピュータ２００と、液晶表示パネル４００とを含む。マイクロコンピュータ２００が有する液晶駆動回路２２４によって液晶表示パネル４００が駆動される。この構成を有する電子機器３００は、マイクロコンピュータ２００の電力消費が削減されるため、複雑な機能を有するマイクロコンピュータ２００が搭載されたとしても低消費電力化を図ることができる。
【００８５】
〔実施形態２〕
実施形態１では、テストモードに設定された集積回路装置が、図３に示すようにスキャンテストにより動作検証が行われるものとして説明したが、本発明はこれに限定されるものではない。本発明に係る実施形態２における集積回路装置は、回路ブロックがメモリ回路を有し、テストモードに設定されたとき、いわゆるメモリＢＩＳＴ（Built In Self Test)により動作検証を行うものとする。
【００８６】
図７に、本発明に係る実施形態２における集積回路装置の構成例のブロック図を示す。図７において、図１と同一部分に同一符号を付し、適宜説明を省略する。
【００８７】
集積回路装置５００は、クロック生成回路（クロック生成装置）１０と、ＲＡＭ（広義にはメモリ回路）６１０と、ＢＩＳＴ（Built In Self Test）回路（広義にはテスト回路）６２０とを含む。クロック生成回路１０は、回路ブロック６００に対し、通常動作モード（第１の動作モード）における動作クロックと、テストモード（第２の動作モード）における動作クロックを供給する。集積回路装置５００では、図示しない制御レジスタへの制御データの設定、又は図示しないテスト端子への電圧設定により、テスト制御信号ＴＭが変化し、該テスト制御信号ＴＭにより集積回路装置５００の動作モードが指定されるようになっている。
【００８８】
ＲＡＭ６１０は、クロック生成回路１０からのクロックＣＬＫ１に同期して動作するメモリ回路であり、クロックＣＬＫ１に同期してデータの書き込み動作や読み出し動作が行われるようになっている。ＢＩＳＴ回路６２０は、遅延クロックＣＬＫ１Ｓに同期してＲＡＭ６１０のテスト制御を行う。
【００８９】
図８に、テストモードにおいて実施形態２における回路ブロックにて行われるメモリＢＩＳＴの説明図を示す。図８において、図７と同一部分には同一符号を付し、適宜説明を省略する。
【００９０】
実施形態２における回路ブロック６００のＲＡＭ６１０には、クロック生成回路１０からのクロックＣＬＫ１が供給される。回路ブロック６００には、クロック生成回路１０からの遅延クロックＣＬＫ１Ｓが供給される。ＢＩＳＴ回路６２０は、バス６３０を介してＲＡＭ６１０と電気的に接続される。
【００９１】
クロック生成回路１０からのクロックＣＬＫ１が供給されるＲＡＭ６１０は、通常動作モードでは、クロックＣＬＫ１に同期して書き込みや読み出しが行われる。ＢＩＳＴ回路６２０は、テストモードにおいて、バス６３０を介してＲＡＭ６１０にテストデータを書き込み、その後、書き込んだデータに対応した読み出しデータに基づいて、動作検証を行う。このＢＩＳＴ回路６２０は、その動作検証の結果を、検証結果信号Ｒｅｓとして出力することができるようになっている。そして、通常動作モードにおいて、ＢＩＳＴ回路６２０の動作が停止され、無駄な電力消費を削減できるようになる。
【００９２】
次に、実施形態２におけるクロック生成方法の処理フローについて説明する。実施形態２におけるクロック生成方法は、図４と同様であるため、図示を省略する。
【００９３】
まず、テストモード設定ステップとして、クロック生成回路１０は、テスト制御信号ＴＭによりテストモードに設定される（ステップＳ１０）。その後、位相調整ステップとして、クロックＣＬＫ１の位相を調整して遅延クロック（位相調整クロック）を生成し、該遅延クロックをテストクロックとして、回路ブロック６００のＢＩＳＴ回路６２０に供給する（ステップＳ１２）。このとき、クロック生成回路１０は、クロックＣＬＫ１をそのまま回路ブロック３０のＲＡＭ６１０に供給する。このステップＳ１２では、ＢＩＳＴ回路６２０に対しては、遅延素子１２を介してクロックを供給することにより、クロックＣＬＫ１を基準とした動作クロックをＲＡＭ６１０及びＢＩＳＴ回路６２０に供給する。
【００９４】
次に、例えば上述のように遅延クロックＣＬＫ１Ｓに同期して動作するＢＩＳＴ回路６２０の制御により、メモリＢＩＳＴによるテストを行い（ステップＳ１４）、テスト結果を収集する。このテストの結果、動作の不具合等が発見されたとき（ステップＳ１６：Ｎ）、一連の処理を終了する（エンド）。一方、ステップＳ１４のテストの結果、動作の不具合等が発見されなかったとき（ステップＳ１６：Ｙ）、クロック生成回路１０は、テスト制御信号ＴＭにより通常動作モードに設定される（ステップＳ１８）。
【００９５】
続いて、クロック生成回路１０は、クロック停止制御ステップとして、ステップＳ１２で位相が調整されるクロックＣＬＫ１の入力を停止する（ステップＳ２０）。即ち、図７では、クロックＣＬＫ１が入力されるＡＮＤ回路１４により出力をマスクし、遅延素子１２に入力されるクロックを停止させる。これにより、通常動作モードでは、遅延素子１２は動作しなくなり、消費電力を削減できるようになる。
【００９６】
その後、クロック生成回路１０は、回路ブロック６００のＲＡＭ６１０のみにクロックＣＬＫ１を供給して通常動作を行わせて（ステップＳ２２）、一連の処理を終了する（エンド）。
【００９７】
即ち、実施形態２におけるクロック生成方法は、クロックＣＬＫ１の位相を調整して遅延クロックＣＬＫ１Ｓ（位相調整クロック）を生成する位相調整ステップと、第１の動作モードにおいて、位相調整ステップにおいて位相が調整されるクロックＣＬＫ１の入力を停止するクロック停止制御ステップとを含み、通常動作モードにおいてクロックＣＬＫ１をメモリ回路としてのＲＡＭ６１０に出力し、テストモードにおいてクロックＣＬＫ１をＲＡＭ６１０に出力すると共に、遅延クロックＣＬＫ１Ｓをテスト回路としてのＢＩＳＴ回路６２０に出力する。
【００９８】
このような実施形態２における集積回路装置５００においても、実施形態１と同様に、テスト用のクロックのスキュー調整のために挿入した遅延素子を、通常動作モードにおいて動作しないようにしたので、低消費電力化を図ることができるようになる。
【００９９】
また、実施形態２では、通常動作モードにおいて、ＢＩＳＴ回路６２０の動作が停止されるので、より一層の低消費電力化が可能となる。
【０１００】
以上、本発明に係るクロック生成装置、集積回路装置、電子機器及びクロック生成方法を上記の各実施形態に基づいて説明したが、本発明は上記の各実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば次のような変形も可能である。
【０１０１】
（１）上記の各実施形態では、単一のクロックでテストする際に挿入される位相調整回路として遅延素子を例に説明したが、本発明はこれに限定されるものではない。
【０１０２】
（２）上記の各実施形態では、故障検出率を向上させるためにプローブ用ＦＦやＢＩＳＴ回路を例に説明したが、本発明はこれらの回路に限定されるものではない。
【０１０３】
（３）上記の各実施形態では、単一のクロックでテストする際に、スキャンテスト又はメモリＢＩＳＴを例に説明したが、本発明はテスト方法に限定されるものではない。
【図面の簡単な説明】
【０１０４】
【図１】実施形態１における集積回路装置の構成例のブロック図。
【図２】図１のクロック生成回路の動作例のタイミング図。
【図３】図１のテストモードにおいて回路ブロックにて行われるスキャンテストの説明図。
【図４】実施形態１におけるクロック生成回路により実現されるクロック生成方法の処理フローの一例を示す図。
【図５】実施形態１における集積回路装置が適用されたマイクロコンピュータの構成例の機能ブロック図。
【図６】実施形態１における電子機器の構成例のブロック図。
【図７】実施形態２における集積回路装置の構成例のブロック図。
【図８】テストモードにおいて実施形態２における回路ブロックにて行われるメモリＢＩＳＴの説明図。
【符号の説明】
【０１０５】
１０…クロック生成回路、 １２…遅延素子、 １４…ＡＮＤ回路、
３０，６００…回路ブロック、 ４０…順序回路部、
４２１〜４２Ｎ…フリップフロップ、 ５０…プローブ回路部、
５２１〜５２Ｍ…プローブ用フリップフロップ、 ４４ｊ−１…組み合わせ回路、
１００，５００…集積回路装置、 ２００…マイクロコンピュータ、
２１０…ＣＰＵ、 ２１２…ＲＯＭ、 ２１４，６３２，６３４…ＲＡＭ、
２１６…第１の周辺回路、 ２１８…第２の周辺回路、 ２２０…Ｉ／Ｏポート、
２２２…表示メモリ、 ２２４…液晶駆動回路、 ２２６…電源回路、
２４０，６３０…バス、 ３００…電子機器、 ４００…液晶表示パネル、
６１０…ＲＡＭ、 ６２０…ＢＩＳＴ回路、 ＣＬＫ１…クロック、
ＣＬＫ１Ｓ…遅延クロック、 ＴＭ…テスト制御信号
【特許請求の範囲】
【請求項１】
複数のフリップフロップと、前記複数のフリップフロップを構成する２つのフリップフロップの間に挿入された組み合わせ回路と、該組み合わせ回路の所定のノードをプローブする１又は複数のプローブ用フリップフロップとを含む回路ブロックに対し、クロックを生成するクロック生成装置であって、
基準クロックの位相を調整して位相調整クロックを生成する位相調整回路と、
第１の動作モードにおいて、前記位相調整回路への前記基準クロックの入力を停止するクロック停止制御回路とを含み、
前記第１の動作モードにおいて前記基準クロックを前記フリップフロップに出力し、
第２の動作モードにおいて前記基準クロックを前記フリップフロップに出力すると共に、前記位相調整クロックを前記１又は複数のプローブ用フリップフロップに出力することを特徴とするクロック生成装置。
【請求項２】
請求項１において、
前記第２の動作モードにおいて、スキャンパスを構成する前記複数のフリップフロップと前記１又は複数のプローブ用フリップフロップとに対し、前記基準クロック及び前記位相調整クロックを出力することを特徴とするクロック生成装置。
【請求項３】
メモリ回路と、該メモリ回路のテスト回路とを含む回路ブロックに対し、クロックを生成するクロック生成装置であって、
基準クロックの位相を調整して位相調整クロックを生成する位相調整回路と、
第１の動作モードにおいて、前記位相調整回路への前記基準クロックの入力を停止するクロック停止制御回路とを含み、
前記第１の動作モードにおいて前記基準クロックを前記メモリ回路に出力し、
第２の動作モードにおいて前記基準クロックを前記メモリ回路に出力すると共に、前記位相調整クロックを前記テスト回路に出力することを特徴とするクロック生成装置。
【請求項４】
請求項１乃至３のいずれかにおいて、
前記位相調整回路が、
遅延素子により構成されることを特徴とするクロック生成装置。
【請求項５】
請求項１乃至４のいずれかにおいて、
前記第１の動作モードが、通常動作モードであり、
前記第２の動作モードが、前記回路ブロックをテストするためのテストモードであることを特徴とするクロック生成装置。
【請求項６】
請求項１又は２記載のクロック生成装置と、
前記第１及び前記第２の動作モードにおいて前記クロック生成装置から前記基準クロックが供給される前記複数のフリップフロップと、
前記複数のフリップフロップを構成する２つのフリップフロップの間に挿入された組み合わせ回路と、
前記組み合わせ回路の所定のノードをプローブする１又は複数のプローブ用フリップフロップとを含み、
前記第１の動作モードにおいて前記基準クロックが前記フリップフロップに供給され、
第２の動作モードにおいて前記基準クロックが前記フリップフロップに供給されると共に、前記位相調整クロックが前記１又は複数のプローブ用フリップフロップに供給されることを特徴とする集積回路装置。
【請求項７】
請求項３記載のクロック生成装置と、
メモリ回路と、
前記メモリ回路のテスト回路とを含み、
前記第１の動作モードにおいて前記基準クロックが前記メモリ回路に供給され、
第２の動作モードにおいて前記基準クロックが前記メモリ回路に供給されると共に、前記位相調整クロックが前記テスト回路に供給されることを特徴とする集積回路装置。
【請求項８】
請求項６又は７において、
前記位相調整回路が、
遅延素子により構成されることを特徴とする集積回路装置。
【請求項９】
請求項６乃至８のいずれかにおいて、
前記第１の動作モードが、通常動作モードであり、
前記第２の動作モードが、前記回路ブロックをテストするためのテストモードであることを特徴とする集積回路装置。
【請求項１０】
請求項６乃至９のいずれか記載の集積回路装置を含むことを特徴とする電子機器。
【請求項１１】
複数のフリップフロップと、前記複数のフリップフロップを構成する２つのフリップフロップの間に挿入された組み合わせ回路と、該組み合わせ回路の所定のノードをプローブする１又は複数のプローブ用フリップフロップとを含む回路ブロックに対し、クロックを生成するクロック生成方法であって、
基準クロックの位相を調整して位相調整クロックを生成する位相調整ステップと、
第１の動作モードにおいて、前記位相調整ステップにおいて位相が調整される前記基準クロックの入力を停止するクロック停止制御ステップとを含み、
前記第１の動作モードにおいて前記基準クロックを前記フリップフロップに出力し、
第２の動作モードにおいて前記基準クロックを前記フリップフロップに出力すると共に、前記位相調整クロックを前記１又は複数のプローブ用フリップフロップに出力することを特徴とするクロック生成方法。
【請求項１２】
請求項１１において、
前記第２の動作モードにおいて、スキャンパスを構成する前記複数のフリップフロップと前記１又は複数のプローブ用フリップフロップとに対し、前記基準クロック及び前記位相調整クロックを出力することを特徴とするクロック生成方法。
【請求項１３】
メモリ回路と、該メモリ回路のテスト回路とを含む回路ブロックに対し、クロックを生成するクロック生成方法であって、
基準クロックの位相を調整して位相調整クロックを生成する位相調整ステップと、
第１の動作モードにおいて、前記位相調整ステップにおいて位相が調整される前記基準クロックの入力を停止するクロック停止制御ステップとを含み、
前記第１の動作モードにおいて前記基準クロックを前記メモリ回路に出力し、
第２の動作モードにおいて前記基準クロックを前記メモリ回路に出力すると共に、前記位相調整クロックを前記テスト回路に出力することを特徴とするクロック生成方法。
【請求項１４】
請求項１１乃至１３のいずれかにおいて、
前記位相調整ステップが、
前記基準クロックを所与の時間だけ遅延させることを特徴とするクロック生成方法。
【請求項１５】
請求項１１乃至１４のいずれかにおいて、
前記第１の動作モードが、通常動作モードであり、
前記第２の動作モードが、前記回路ブロックをテストするためのテストモードであることを特徴とするクロック生成方法。
【請求項１】
複数のフリップフロップと、前記複数のフリップフロップを構成する２つのフリップフロップの間に挿入された組み合わせ回路と、該組み合わせ回路の所定のノードをプローブする１又は複数のプローブ用フリップフロップとを含む回路ブロックに対し、クロックを生成するクロック生成装置であって、
基準クロックの位相を調整して位相調整クロックを生成する位相調整回路と、
第１の動作モードにおいて、前記位相調整回路への前記基準クロックの入力を停止するクロック停止制御回路とを含み、
前記第１の動作モードにおいて前記基準クロックを前記フリップフロップに出力し、
第２の動作モードにおいて前記基準クロックを前記フリップフロップに出力すると共に、前記位相調整クロックを前記１又は複数のプローブ用フリップフロップに出力することを特徴とするクロック生成装置。
【請求項２】
請求項１において、
前記第２の動作モードにおいて、スキャンパスを構成する前記複数のフリップフロップと前記１又は複数のプローブ用フリップフロップとに対し、前記基準クロック及び前記位相調整クロックを出力することを特徴とするクロック生成装置。
【請求項３】
メモリ回路と、該メモリ回路のテスト回路とを含む回路ブロックに対し、クロックを生成するクロック生成装置であって、
基準クロックの位相を調整して位相調整クロックを生成する位相調整回路と、
第１の動作モードにおいて、前記位相調整回路への前記基準クロックの入力を停止するクロック停止制御回路とを含み、
前記第１の動作モードにおいて前記基準クロックを前記メモリ回路に出力し、
第２の動作モードにおいて前記基準クロックを前記メモリ回路に出力すると共に、前記位相調整クロックを前記テスト回路に出力することを特徴とするクロック生成装置。
【請求項４】
請求項１乃至３のいずれかにおいて、
前記位相調整回路が、
遅延素子により構成されることを特徴とするクロック生成装置。
【請求項５】
請求項１乃至４のいずれかにおいて、
前記第１の動作モードが、通常動作モードであり、
前記第２の動作モードが、前記回路ブロックをテストするためのテストモードであることを特徴とするクロック生成装置。
【請求項６】
請求項１又は２記載のクロック生成装置と、
前記第１及び前記第２の動作モードにおいて前記クロック生成装置から前記基準クロックが供給される前記複数のフリップフロップと、
前記複数のフリップフロップを構成する２つのフリップフロップの間に挿入された組み合わせ回路と、
前記組み合わせ回路の所定のノードをプローブする１又は複数のプローブ用フリップフロップとを含み、
前記第１の動作モードにおいて前記基準クロックが前記フリップフロップに供給され、
第２の動作モードにおいて前記基準クロックが前記フリップフロップに供給されると共に、前記位相調整クロックが前記１又は複数のプローブ用フリップフロップに供給されることを特徴とする集積回路装置。
【請求項７】
請求項３記載のクロック生成装置と、
メモリ回路と、
前記メモリ回路のテスト回路とを含み、
前記第１の動作モードにおいて前記基準クロックが前記メモリ回路に供給され、
第２の動作モードにおいて前記基準クロックが前記メモリ回路に供給されると共に、前記位相調整クロックが前記テスト回路に供給されることを特徴とする集積回路装置。
【請求項８】
請求項６又は７において、
前記位相調整回路が、
遅延素子により構成されることを特徴とする集積回路装置。
【請求項９】
請求項６乃至８のいずれかにおいて、
前記第１の動作モードが、通常動作モードであり、
前記第２の動作モードが、前記回路ブロックをテストするためのテストモードであることを特徴とする集積回路装置。
【請求項１０】
請求項６乃至９のいずれか記載の集積回路装置を含むことを特徴とする電子機器。
【請求項１１】
複数のフリップフロップと、前記複数のフリップフロップを構成する２つのフリップフロップの間に挿入された組み合わせ回路と、該組み合わせ回路の所定のノードをプローブする１又は複数のプローブ用フリップフロップとを含む回路ブロックに対し、クロックを生成するクロック生成方法であって、
基準クロックの位相を調整して位相調整クロックを生成する位相調整ステップと、
第１の動作モードにおいて、前記位相調整ステップにおいて位相が調整される前記基準クロックの入力を停止するクロック停止制御ステップとを含み、
前記第１の動作モードにおいて前記基準クロックを前記フリップフロップに出力し、
第２の動作モードにおいて前記基準クロックを前記フリップフロップに出力すると共に、前記位相調整クロックを前記１又は複数のプローブ用フリップフロップに出力することを特徴とするクロック生成方法。
【請求項１２】
請求項１１において、
前記第２の動作モードにおいて、スキャンパスを構成する前記複数のフリップフロップと前記１又は複数のプローブ用フリップフロップとに対し、前記基準クロック及び前記位相調整クロックを出力することを特徴とするクロック生成方法。
【請求項１３】
メモリ回路と、該メモリ回路のテスト回路とを含む回路ブロックに対し、クロックを生成するクロック生成方法であって、
基準クロックの位相を調整して位相調整クロックを生成する位相調整ステップと、
第１の動作モードにおいて、前記位相調整ステップにおいて位相が調整される前記基準クロックの入力を停止するクロック停止制御ステップとを含み、
前記第１の動作モードにおいて前記基準クロックを前記メモリ回路に出力し、
第２の動作モードにおいて前記基準クロックを前記メモリ回路に出力すると共に、前記位相調整クロックを前記テスト回路に出力することを特徴とするクロック生成方法。
【請求項１４】
請求項１１乃至１３のいずれかにおいて、
前記位相調整ステップが、
前記基準クロックを所与の時間だけ遅延させることを特徴とするクロック生成方法。
【請求項１５】
請求項１１乃至１４のいずれかにおいて、
前記第１の動作モードが、通常動作モードであり、
前記第２の動作モードが、前記回路ブロックをテストするためのテストモードであることを特徴とするクロック生成方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１０−１３５８７８（Ｐ２０１０−１３５８７８Ａ）
【公開日】平成２２年６月１７日（２０１０．６．１７）
【国際特許分類】
【出願番号】特願２００８−３０７１０８（Ｐ２００８−３０７１０８）
【出願日】平成２０年１２月２日（２００８．１２．２）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成２２年６月１７日（２０１０．６．１７）
【国際特許分類】
【出願日】平成２０年１２月２日（２００８．１２．２）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
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