クロック発生器、電子機器、及びクロックを発生するための制御方法
【課題】周波数変調機能をオフした際のロックアップタイムを短縮することが可能なクロック発生器、及びクロック発生器の制御方法、並びに電子機器を提供すること。
【解決手段】周波数変調機能を有するクロック発生器で、リファレンスクロックを元にフィードバック制御を加えて、位相の同期した出力クロックを出力する位相同期ループと、出力クロックの周波数を変動させる変調制御回路と、を備え、変調制御回路は、周波数変調機能がオフされた際に、出力クロックの周波数を所望の周波数へ収束させるタイミングを速くする構成とする。
【解決手段】周波数変調機能を有するクロック発生器で、リファレンスクロックを元にフィードバック制御を加えて、位相の同期した出力クロックを出力する位相同期ループと、出力クロックの周波数を変動させる変調制御回路と、を備え、変調制御回路は、周波数変調機能がオフされた際に、出力クロックの周波数を所望の周波数へ収束させるタイミングを速くする構成とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、クロック発生器、電子機器、及びクロックを発生するための制御方法に関する。
【背景技術】
【０００２】
クロック発生器が単一の周波数を発生すると、クロック発生器から出力されるクロックに応答して動作する電子機器においてクロックの周波数及びその高調波での輻射(電源ノイズ、ＥＭＩ（Electro Magnetic Interference）)が大きくなる。スペクトラム拡散クロック発生器（Spread Spectrum Clock Generator、以下、ＳＳＣＧと表記する。）は、出力するクロックの周波数をわずかに変動させる周波数変調を行うことによって、輻射されるノイズのピークを低く抑える働きをする。
【０００３】
図１は、従来のＳＳＣＧの一例を示す。図１のＳＳＣＧは、１／Ｎ分周器ＤＩＶ１、周波数位相比較器（Phase Frequency Detector）ＰＦＤ、チャージポンプＣＰ、ループフィルタＬＦ、電圧制御発振器（Voltage Controlled Oscillator）ＶＣＯ、１／Ｍ分周器ＤＩＶ２を含む位相同期ループ（Phase Locked Loop、以下、ＰＬＬと表記する。）と、変調制御回路ＣＯＮＴとを備える。この例で電圧制御発振器ＶＣＯは、Ｖ−Ｉ変換器ＣＯＮＶと、電流Ｄ／ＡコンバータＩＤＡＣと、電流制御発振器ＩＣＯとを有する。また、変調制御回路ＣＯＮＴは、図２に示されるように、リファレンスクロックを分周してカウントクロックを出力するプリスケーラ１と、カウントクロックに従ってカウント動作を行い、変調パターンを発生するＵｐ−ｄｏｗｎカウンタ２とを有する。
【０００４】
図３は、図１のＳＳＣＧ及び図２の変調制御回路ＣＯＮＴに関して、変調動作例を示す波形図である。図３（Ａ）に示されるように、変調制御回路ＣＯＮＴから出力される変調パターンは、最大値と最小値との間で周期的に変化する。これに伴って、図１の電流Ｄ／ＡコンバータＩＤＡＣは図１のＶ−Ｉ変換器ＣＯＮＶからの出力に応じた電流に変調に応じた電流を演算した電流を出力するので、図３（Ｂ）に示されるように、電流Ｄ／ＡコンバータＩＤＡＣの出力電流が基準値を中心に最大値と最小値との間で変化する。その結果、図３（Ｃ）に示されるように、電流制御発振器ＩＣＯから出力されるＳＳＣＧの出力周波数は、例えば±１．０％の範囲で変調される。これにより、図３（Ｄ）に示されるように、スペクトラムが拡散され、ＥＭＩが低減する。このように、図１のＳＳＣＧは、電流Ｄ／ＡコンバータＩＤＡＣを用いたデジタル制御により周波数変調を行う。
【０００５】
図１のＳＳＣＧは、変調イネーブル信号に従って周波数変調機能のオンオフを切り替える。この例で変調イネーブル信号は、変調制御回路ＣＯＮＴと電流Ｄ／ＡコンバータＩＤＡＣとに入力される。変調制御回路ＣＯＮＴにおいて変調イネーブル信号は、プリスケーラ１に入力される（図２参照）。
【０００６】
図４は、図１のＳＳＣＧ及び図２の変調制御回路ＣＯＮＴに関して、周波数変調機能をオンからオフに切り替えたときの動作例を示す波形図である。図４（Ａ）、（Ｂ）に示されるように、変調イネーブル信号により周波数変調機能がオフされると、電流Ｄ／ＡコンバータＩＤＡＣは変調のための電流演算を止める。その結果、図１の電流Ｄ／ＡコンバータＩＤＡＣの出力電流が、図１のＶ−Ｉ変換器ＣＯＮＶからの出力に応じた電流と、周波数変調機能がオフした時の変調パターンに応じた電流との差分だけ急激に変わることにより、図４（Ｃ）に示されるように、ＳＳＣＧの出力周波数は大きく変化する。このように、図１のＳＳＣＧは、周波数変調機能のオンオフ切替に伴い、急激な出力周波数の変化を引き起こしてしまう。
【０００７】
また、図５（Ａ）、（Ｂ）に示されるように、変調イネーブル信号がＬレベルになっても、電流Ｄ／ＡコンバータＩＤＡＣは変調のための電流演算をすぐには止めず、基準値まで戻ったところで停止する。これにより、図５（Ｃ）に示されるように、周波数変調機能のオンオフ切替時における出力周波数の過渡的な変化が抑えられる（例えば、特許文献１）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００７−２３３９６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
周波数変調機能をオフした際に出力周波数を変調するための電流を止めると、クロック発生器での位相比較結果に応じた電流と出力周波数を変調するための電流との差分だけ出力周波数が変化し、その後、出力周波数が所望の周波数へ収束するまでのロックアップタイムが長くなる。周波数変調機能をオフした際に出力周波数を変調するための電流が基準値に達してから止めると、出力が所望の周波数になるまで待機する時間だけロックアップタイムが長くなる。
【００１０】
本願は、周波数変調機能をオフした際のロックアップタイムを短縮することが可能なクロック発生器、電子機器、及びクロックを発生するための制御方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本願に開示されているクロック発生器は、周波数変調機能を有するクロック発生器である。出力クロックの周波数を制御する周波数制御回路と、出力クロックの周波数の設定値を所定の周期毎に切り替える変調制御回路とを備えている。変調制御回路は、周波数変調機能のオフの指令に応答して、所定の周期を短くし又は設定値の変移の方向を設定値が所望周波数に対応する値に近づく方向に切り替え、設定値が所望周波数に対応する値になると設定値の切り替えを停止する。
【発明の効果】
【００１２】
開示のクロック発生器、電子機器、及びクロックを発生するための制御方法によれば、周波数変調機能をオフした際のロックアップタイムを短縮することができる。
【図面の簡単な説明】
【００１３】
【図１】従来のＳＳＣＧの一例を示す図である。
【図２】従来のＳＳＣＧの変調制御回路の一例を示す図である。
【図３】図１のＳＳＣＧ及び図２の変調制御回路に関して、変調動作例を示す波形図である。
【図４】図１のＳＳＣＧ及び図２の変調制御回路に関して、周波数変調機能をオンからオフに切り替えたときの動作例を示す波形図である。
【図５】従来のＳＳＣＧの動作例を示す波形図である。
【図６】第１実施形態の回路ブロック図である。
【図７】変調制御回路の第１具体例を示す回路ブロック図である。
【図８】図６のＳＳＣＧ及び図７の変調制御回路に関して、変調イネーブル信号により周波数変調機能をオフする場合の動作例を示すタイミングチャートである。
【図９】図６のＳＳＣＧ及び図７の変調制御回路に関して、周波数変調機能をオンからオフに切り替えたときの動作例を示す波形図である。
【図１０】変調制御回路の第２具体例を示す回路ブロック図である。
【図１１】図６のＳＳＣＧ及び図１０の変調制御回路に関して、変調イネーブル信号により周波数変調機能をオフする場合の動作例を示すタイミングチャートである。
【図１２】図６のＳＳＣＧ及び図１０の変調制御回路に関して、周波数変調機能をオンからオフに切り替えたときの動作例を示す波形図である。
【図１３】第２実施形態の回路ブロック図である。
【図１４】図１３のＳＳＣＧに関して、変調イネーブル信号により周波数変調機能をオフする場合の動作例を示すタイミングチャートである。
【図１５】第２実施形態の変形例を示す回路ブロック図である。
【発明を実施するための形態】
【００１４】
図６は、第１実施形態の回路ブロック図である。本実施形態のＳＳＣＧは、ＰＬＬと変調制御回路ＣＯＮＴとを備える。まず、ＰＬＬについて説明する。リファレンスクロックは、例えば、水晶振動子の発振に基づく固有周波数の発振信号である。１／Ｎ分周器ＤＩＶ１は、入力されたリファレンスクロックを分周比Ｎで分周し、周波数位相比較器ＰＦＤに出力する。また、１／Ｍ分周器ＤＩＶ２は、ＳＳＣＧの出力を分周比Ｍで分周し、周波数位相比較器ＰＦＤに出力する。周波数位相比較器ＰＦＤは、１／Ｎ分周器ＤＩＶ１の出力と１／Ｍ分周器ＤＩＶ２の出力との位相差を検出し、その位相差に応じたパルス幅の位相差信号を出力する。チャージポンプＣＰは、位相差信号に応答して、ループフィルタＬＦに対して正又は負の位相差電流を供給する。正の位相差電流はチャージポンプＣＰからループフィルタＬＦに向かって流れる電流であり、負の位相差電流はループフィルタＬＦからチャージポンプＣＰに向かって流れる電流である。ループフィルタＬＦは、チャージポンプＣＰが出力する位相差電流に応じた制御電圧を生成する。その制御電圧は、電圧制御発振器ＶＣＯに供給される。本実施形態において電圧制御発振器ＶＣＯは、Ｖ−Ｉ変換器ＣＯＮＶと、電流Ｄ／ＡコンバータＩＤＡＣと、電流制御発振器ＩＣＯとを有する。
【００１５】
１／Ｎ分周器ＤＩＶ１の出力と１／Ｍ分周器ＤＩＶ２の出力との位相差に応じてループフィルタＬＦにより生成される制御電圧は、電圧制御発振器ＶＣＯに供給され、Ｖ−Ｉ変換器ＣＯＮＶで電流に変換される。この電流に後述する変調制御回路ＣＯＮＴから出力される変調パターンを出力する電流が加算されて電流Ｄ／ＡコンバータＩＤＡＣに入力される。電流Ｄ／ＡコンバータＩＤＡＣでは、電流加算の上、必要に応じてゲインが決定される。電流Ｄ／ＡコンバータＩＤＡＣから出力される電流は電流制御発振器ＩＣＯで周波数に変換される。変調パターンの基準となる基準電流が加算される場合、電流制御発振器ＩＣＯから所望の周波数のクロックが出力される。出力されるクロックの周波数は、変調パターンにより所定周期で周波数変調される、いわゆるスペクトラム拡散されたクロックとなる。
【００１６】
続いて、変調制御回路ＣＯＮＴについて説明する。図７は、変調制御回路ＣＯＮＴの第１具体例を示す回路ブロック図である。本具体例の変調制御回路ＣＯＮＴは、リファレンスクロックを分周してカウントクロックを出力するプリスケーラ１Ａと、カウントクロックに従ってカウント動作を行い、変調パターンを発生するＵｐ−ｄｏｗｎカウンタ２Ａとに加えて、制御回路３Ａを有する。制御回路３Ａには、変調イネーブル信号、カウントクロック、及びＵｐ−ｄｏｗｎカウンタ２Ａが発生する変調パターンが入力される。制御回路３Ａは、これらの入力に基づいて、プリスケーラ１Ａの動作／停止／分周比切替を制御する。プリスケーラ１Ａの動作／停止を制御するプリスケーラ動作／停止信号およびプリスケーラ１Ａの分周比を切り替える分周比切替信号を出力する。
【００１７】
制御回路３Ａは、変調イネーブル信号により変調動作を許可する指令を受けると、プリスケーラ１Ａに対してプリスケーラ動作／停止信号を出力する。これにより、プリスケーラ１Ａは動作を開始する。この場合、分周比切替信号は出力されない。これにより、所定周期で変動するカウントクロックを出力する。カウントクロックは、Ｕｐ−ｄｏｗｎカウンタ２Ａに入力されカウントされる。Ｕｐ−ｄｏｗｎカウンタ２Ａは、例えば“０１１”を中心とし最大値“１１０”と最小値“０００”と間を往復して、カウントクロックごとに、カウントアップあるいはカウントダウンのカウント動作を行なう。
【００１８】
ここで、“０１１”の設定時に、変調パターンの基準値である基準電流がＵｐ−ｄｏｗｎカウンタ２Ａから出力される。“０１１”が変調の中心値である。
【００１９】
制御回路３Ａは、変調イネーブル信号により変調動作を不許可にする指令を受けると、プリスケーラ１Ａに対して分周比切替信号を出力し、分周比が小さな値に切り替えられる。これにより、所定周期より短周期でカウントクロックを出力する。カウントクロックの値は制御回路３Ａに入力されている。制御回路３Ａは、カウントクロックのカウント値が、最大値“１１０”あるいは最小値“０００”を経て中心値“０１１”に至ることを検出してプリスケーラ動作／停止信号を出力する。これにより、プリスケーラ１Ａは動作を停止する。
【００２０】
本具体例の変調制御回路ＣＯＮＴの動作の一例を、図８を参照して具体的に説明する。図８は、図６のＳＳＣＧ及び図７の変調制御回路ＣＯＮＴに関して、変調イネーブル信号により周波数変調機能をオフする場合の動作例を示すタイミングチャートである。図８に示されるように、変調イネーブル信号がＨレベルからＬレベルになると、制御回路３Ａは、カウントクロックに同期して、プリスケーラ１Ａの分周比を切り替える分周比切替信号をＬレベルからＨレベルにする。分周比切替信号がＨレベルになると、プリスケーラ１Ａは、分周比を小さくする。
【００２１】
図７のＵｐ−ｄｏｗｎカウンタ２Ａが発生する変調パターンの値は、カウントクロックに応答する毎に、例えば中心値“０１１”を中心とした最大値“１１０”と最小値“０００”と間の設定値で切り替わる。この変調パターンが図６の電流Ｄ／ＡコンバータＩＤＡＣに入力され、図１０に示すように、延長パターンと連動したＩＤＡＣ電流の電流波形に変換される。分周比切替信号がＨレベルになり、プリスケーラ１Ａの分周比を小さくなると、カウントクロックの周期が短くなる。従って、分周比切替信号がＨレベルになると、分周比切替信号がＨレベルになる前と比較して、変調パターンの切り替わる頻度が大きくなる。
【００２２】
制御回路３Ａは、外部のコントローラ等から発せられる指令信号である変調イネーブル信号がＬレベルの状態において変調パターンの値が中心値“０１１”になった時点で、分周比切替信号をＬレベルに戻すとともに、プリスケーラ動作／停止信号をＨレベルからＬレベルにしてプリスケーラ１Ａを停止する。これにより、プリスケーラ１Ａは、カウントクロックの出力動作を停止する。そのため、Ｕｐ−ｄｏｗｎカウンタ２Ａが発生する変調パターンは、中心値“０１１”で変化しなくなる。したがって、電流Ｄ／ＡコンバータＩＤＡＣの出力電流は、基準値で変化しなくなる。 従って、図７の変調制御回路の動作により、分周比切替信号をＨレベルにしてプリスケーラ１Ａの分周比を小さくしてカウントクロックの周期が短くすることで、変調パターンの切り替わりを早くすることで変調パターンの値が中心値“０１１”に速やかに収束させることができるので、周波数変調機能がオフされてから図６のＰＬＬの出力が所望の周波数になるまでのロックアップタイムが小さい。
【００２３】
その後、再び変調イネーブル信号がＬレベルからＨレベルになると、制御回路３Ａは、プリスケーラ動作／停止信号をＨレベルに戻す。これにより、プリスケーラ１Ａは、カウントクロックの出力動作を再開する。
【００２４】
図９は、図６のＳＳＣＧ及び図７の変調制御回路ＣＯＮＴに関して、周波数変調機能をオンからオフに切り替えたときの動作例を示す波形図である。図９（Ａ）、（Ｂ）に示されるように、変調イネーブル信号により周波数変調機能がオフされると、電流Ｄ／ＡコンバータＩＤＡＣは、出力電流が基準値まで戻るのを早めるために変調周波数を上げるよう、変調制御回路ＣＯＮＴによって制御される。そして、電流Ｄ／ＡコンバータＩＤＡＣは、出力電流が基準値まで戻ったところで変調動作を停止する。これにより、図５のケース（破線）に比べて、電流Ｄ／ＡコンバータＩＤＡＣの出力電流が速く基準値に戻るとともに、基準値からのずれ分の面積が小さくなる。ＰＬＬは、所望の周波数からの出力周波数のずれをループフィルタＬＦでの積分により記憶しているため、積分された周波数のずれを打ち消すようにフィードバック制御がかかり、出力の周波数が変わる。従って、図７の変調制御回路により、図９（Ｂ）の実線で示すようにＩＤＡＣの電流波形と基準値とで囲まれる面積が小さくなることで積分された周波数のずれを打ち消す分が減るのでその結果、図９（Ｃ）に示されるように、周波数変調機能のオンからオフへの切替時における出力周波数の急激な変化が抑えられるとともに、図５のケース（破線）と比較すると所望の周波数へ収束するまでのロックアップタイムを短縮することができる。このように、図６に示した第１実施形態のＳＳＣＧ及び図７に示した変調制御回路ＣＯＮＴの第１具体例によれば、周波数変調機能をオフした際、変調周波数を上げて、所望の周波数へ早く到達することができる。
【００２５】
図１０は、変調制御回路ＣＯＮＴの第２具体例を示す回路ブロック図である。本具体例の変調制御回路ＣＯＮＴは、リファレンスクロックを分周してカウントクロックを出力するプリスケーラ１Ｂと、カウントクロックに従ってカウント動作を行い、変調パターンを発生するＵｐ−ｄｏｗｎカウンタ２Ｂとに加えて、制御回路３Ｂを有する。制御回路３Ｂには、変調イネーブル信号、及びＵｐ−ｄｏｗｎカウンタ２Ｂが発生する変調パターンが入力される。制御回路３Ｂは、これらの入力に基づいて、プリスケーラ１Ｂの動作／停止を指令するプリスケーラ動作／停止信号、及びＵｐ−ｄｏｗｎカウンタ２Ｂのカウント方向を切り替えるｕｐ／ｄｏｗｎ切替信号を出力する。
【００２６】
制御回路３Ｂは、変調イネーブル信号により変調動作を許可する指令を受けると、プリスケーラ１Ｂに対してプリスケーラ動作／停止信号を出力する。これにより、プリスケーラ１Ａは動作を開始する。カウントクロックは、Ｕｐ−ｄｏｗｎカウンタ２Ｂに入力されカウントされる。Ｕｐ−ｄｏｗｎカウンタ２Ｂは、例えば中心値“０１１”を中心とし最大値“１１０”と最小値“０００”と間を往復して、カウントクロックごとに、カウントアップあるいはカウントダウンのカウント動作を行なう。カウントクロックの値は制御回路３Ｂに入力されている。制御回路３Ｂは、カウントクロックのカウント値が、最大値“１１０”あるいは最小値“０００”に至ることを検出する。これにより、制御回路３Ｂはｕｐ／ｄｏｗｎ切替信号を出力する。これにより、プリスケーラ１Ａはカウント方向を切り替える。
【００２７】
制御回路３Ｂは、変調イネーブル信号により変調動作を不許可にする指令を受けると、Ｕｐ−ｄｏｗｎカウンタ２Ｂに対してｕｐ／ｄｏｗｎ切替信号を出力しカウントクロックの値に応じてＵｐ−ｄｏｗｎカウンタ２Ｂのカウント方向を切り替える。これにより、Ｕｐ−ｄｏｗｎカウンタ２Ｂは、カウントアップ動作時の場合にはカウント値が中心値“０１１”を越えていれば最大値“１１０”に至ることなくカウント方向をダウンカウントに切り替え、カウントダウン動作時の場合にはカウント値が中心値“０１１”を下回っていれば最小値“０００”に至ることなくカウント方向をアップカウントに切り替える。変調パターンは制御回路３Ｂに入力されている。制御回路３Ｂは、変調パターンが基準値を示す中心値“０１１”に至ることを検出してプリスケーラ動作／停止信号を出力する。これにより、プリスケーラ１Ａは動作を停止する。
【００２８】
本具体例の変調制御回路ＣＯＮＴの動作の一例を、図１１を参照して具体的に説明する。図１１は、図６のＳＳＣＧ及び図１０の変調制御回路ＣＯＮＴに関して、変調イネーブル信号により周波数変調機能をオフする場合の動作例を示すタイミングチャートである。図１１に示されるように、変調イネーブル信号がＨレベルからＬレベルになると、制御回路３Ｂは、Ｕｐ−ｄｏｗｎカウンタ２Ｂのｕｐ／ｄｏｗｎを切り替えるｕｐ／ｄｏｗｎ切替信号をＬレベルからＨレベルにする。ｕｐ／ｄｏｗｎ切替信号のＨレベルへの変化に応答して、Ｕｐ−ｄｏｗｎカウンタ２Ｂはカウント方向を切り替える。アップカウント動作時の場合、変調パターンを発生するためのカウンタ値が中心値“０１１”より大きいとダウンカウントに切り替わり、カウンタ値が中心値“０１１”より小さいとアップカウント動作が維持される。ダウンカウント動作時の場合、変調パターンを発生するためのカウンタ値が中心値“０１１”より小さいとアップカウントに切り替わり、カウンタ値が中心値“０１１”より大きいとダウンカウント動作が維持される。
【００２９】
この例では、ｕｐ／ｄｏｗｎ切替信号がＨレベル変化した時のカウンタ値が“１０１”であり、中心値“０１１”より大きいので、Ｕｐ−ｄｏｗｎカウンタ２Ｂのカウント動作は、ダウンカウントに切り替わる。そして、制御回路３Ｂは、変調イネーブル信号がＬレベルの状態において変調パターンの値が中心値“０１１”になった時点で、ｕｐ／ｄｏｗｎ切替信号をＬレベルに戻すとともに、プリスケーラ動作／停止信号をＨレベルからＬレベルにしてプリスケーラ１Ｂを停止する。これにより、プリスケーラ１Ｂは、カウントクロックの出力動作を停止する。そのため、Ｕｐ−ｄｏｗｎカウンタ２Ｂが発生する変調パターンは、中心値“０１１”で変化しなくなる。したがって、電流Ｄ／ＡコンバータＩＤＡＣの出力電流は、基準値で変化しなくなる。その後、再び変調イネーブル信号がＬレベルからＨレベルになると、制御回路３Ｂは、プリスケーラ動作／停止信号をＨレベルに戻す。これにより、プリスケーラ１Ｂは、カウントクロックの出力動作を再開する。この場合、ｕｐ／ｄｏｗｎ切替信号はＬレベルであるため、アップカウント動作が開始される。
【００３０】
図１２は、図６のＳＳＣＧ及び図１０の変調制御回路ＣＯＮＴに関して、周波数変調機能をオンからオフに切り替えたときの動作例を示す波形図である。図１２（Ａ）、（Ｂ）に示されるように、変調イネーブル信号により周波数変調機能がオフされると、電流Ｄ／ＡコンバータＩＤＡＣは、出力電流が基準値まで戻るのを早めるためにすぐに基準値に向かうよう、変調制御回路ＣＯＮＴによって制御される。そして、電流Ｄ／ＡコンバータＩＤＡＣは、出力電流が基準値まで戻ったところで変調動作を停止する。これにより、図５のケース（破線）に比べて、電流Ｄ／ＡコンバータＩＤＡＣの出力電流が速く基準値に戻るとともに、基準値からのずれ分の面積が小さくなる。ＰＬＬは、所望の周波数からの出力周波数のずれをループフィルタＬＦでの積分により記憶しているため、基準値からのずれ分の面積が小さくなることで収束までの時間が早まる。その結果、図１２（Ｃ）に示されるように、周波数変調機能のオンからオフへの切替時における出力周波数の急激な変化が抑えられるとともに、図５のケース（破線）と比較すると所望の周波数へ収束するまでのロックアップタイムを短縮することができる。このように、図６に示した第１実施形態のＳＳＣＧ及び図１０に示した変調制御回路ＣＯＮＴの第２具体例によれば、周波数変調機能をオフした際、変調動作を切り替えて、すぐに所望の周波数へ向かうことができる。
【００３１】
図１３は、第２実施形態の回路ブロック図である。本実施形態のＳＳＣＧは、ＰＬＬと変調制御回路ＣＯＮＴとに加えて、制御回路３Ｃを備える。ＰＬＬについては、図６に示した第１実施形態と同様なため説明を省略する。また、変調制御回路ＣＯＮＴは、プリスケーラとＵｐ−ｄｏｗｎカウンタとを有する。プリスケーラは、リファレンスクロックを分周してカウントクロックを出力する。Ｕｐ−ｄｏｗｎカウンタは、プリスケーラから出力されるカウントクロックに従ってカウント動作を行い、変調パターンを発生する。
【００３２】
変調パターンは、リファレンスクロックを分周したカウントクロックをＵｐ−ｄｏｗｎカウンタがカウントすることにより生成される。例えば、“０１１”を中心に最大値“１１０”と最小値“０００”との間を往復しながらアップカウントとダウンカウントとを繰り返すことで変調パターンが生成される。この変調パターンが図１３の電流Ｄ／ＡコンバータＩＤＡＣに入力され、Ｖ−Ｉ編喚起ＣＯＮＶから出力される電流に加算される。
【００３３】
また、変調制御回路ＣＯＮＴは、第１実施形態の第１具体例（図７）または第２具体例（図１０）に例示した変調制御回路ＣＯＮＴとすることもできる。第１具体例（図７）を適用すれば、制御回路３Ａが変調イネーブル信号により変調動作の不許可指令を受けると、プリスケーラ１Ａに対して分周比切替信号を出力し、分周比が小さな値に切り替えられ、所定周期より短周期でカウントクロックが出力される。カウントクロックのカウント値が、最大値“１１０”あるいは最小値“０００”を経て中心値“０１１”に至ることを検出してプリスケーラ動作／停止信号を出力し、プリスケーラ１Ａが動作を停止する。また、第２具体例（図１０）を適用すれば、制御回路３Ｂが変調イネーブル信号により変調動作の不許可指令を受けると、Ｕｐ−ｄｏｗｎカウンタ２Ｂに対してｕｐ／ｄｏｗｎ切替信号を出力しカウントクロックの値に応じてＵｐ−ｄｏｗｎカウンタ２Ｂのカウント方向を切り替える。これにより、Ｕｐ−ｄｏｗｎカウンタ２Ｂは、カウントアップ動作時の場合にはカウント値が中心値“０１１”を越えていれば最大値“１１０”に至ることなくカウント方向をダウンカウントに切り替え、カウントダウン動作時の場合にはカウント値が中心値“０１１”を下回っていれば最小値“０００”に至ることなくカウント方向をアップカウントに切り替える。カウント値を迅速に中心値“０１１”に戻しプリスケーラ１Ａは動作を停止する。
【００３４】
ここで、第２実施形態では、変調イネーブル信号は制御回路３Ｃに入力され、変調制御回路ＣＯＮＴには変調イネーブル信号に代えて制御回路３Ｃが出力する変調動作の動作／停止を制御する信号が入力される。
【００３５】
続いて、制御回路３Ｃについて説明する。制御回路３Ｃには、変調イネーブル信号、及び変調制御回路ＣＯＮＴから出力される変調パターンが入力される。制御回路３Ｃは、これらの入力に基づいて、変調制御回路ＣＯＮＴの変調動作の動作／停止、１／Ｎ分周器ＤＩＶ１と１／Ｍ分周器ＤＩＶ２の分周比切替、及びチャージポンプＣＰの電流値切替を制御する。
【００３６】
ここで、ＰＬＬがロックするまでの特性、すなわち、出力周波数に変動があったときに正そうとする際の収束の速さを示すパラメータとして、ＰＬＬにおける自然周波数ωｎがある。ＰＬＬにおける自然周波数ωｎは、以下の式（１）で求められる。
ωｎ＝（（Ｋν×Ｉ）／（２π×Ｍ×Ｃ））１／２ …（１）
式（１）において、Ｋνは電圧制御発振器ＶＣＯのゲイン、ＩはチャージポンプＣＰが出力する位相差電流、Ｍはフィードバック分周器である１／Ｍ分周器ＤＩＶ２の分周比、ＣはループフィルタＬＦの容量である。一般に、ＳＳＣＧでは、単純なＰＬＬと比較して、出力に変調動作が現れるよう、周波数変動に対して鈍くなるように各値が設定される。第２実施形態では、周波数変調機能がオフされると、電流Ｄ／ＡコンバータＩＤＡＣの出力電流が基準値に戻ったところで、ＰＬＬとして収束が速くなるよう、制御回路３Ｃが制御を行う。
【００３７】
制御回路３Ｃの動作の一例を、図１４を参照して説明する。図１４は、図１３のＳＳＣＧに関して、変調イネーブル信号により周波数変調機能をオフする場合の動作例を示すタイミングチャートである。図１４に示されるように、変調イネーブル信号がＨレベルからＬレベルになると、制御回路３Ｃは、変調パターンの値が中心値“０１１”になったことを検知することで、変調制御回路ＣＯＮＴの変調動作の動作／停止を制御する信号をＨレベルからＬレベルにする。それとともに、制御回路３Ｃは、１／Ｎ分周器ＤＩＶ１と１／Ｍ分周器ＤＩＶ２の分周比、及びチャージポンプＣＰの電流値の設定を切り替える設定切替信号をＬレベルからＨレベルにする。これにより、変調制御回路ＣＯＮＴは、変調動作を停止する。また、１／Ｎ分周器ＤＩＶ１と１／Ｍ分周器ＤＩＶ２の分周比の設定値が例えば、１０００から２に切り替わるとともに、チャージポンプＣＰの電流値の設定値が１μＡから１２．８μＡに切り替わる。１／Ｍ分周器ＤＩＶ２の分周比Ｍが１／５００倍、チャージポンプＣＰの電流値が１２．８倍の設定値となることで、式（１）より、自然周波数ωｎは変更前に比べて８０倍となる。このように、図１３に示した第２実施形態のＳＳＣＧによれば、周波数変調機能をオフした際、電流Ｄ／ＡコンバータＩＤＡＣの出力電流が基準値に戻ったところで自然周波数ωｎを大きくすることによってＰＬＬの応答性を上げ、出力周波数の急激な変化を抑えながらロックアップタイムを短縮することができる。
【００３８】
以上、詳細に説明したように、前記第１乃至第２を含む実施形態によれば、ＳＳＣＧにおいて周波数変調機能をオフした際に、出力周波数の急激な変化が抑えられるとともに、所望の周波数へ収束するまでのロックアップタイムを短縮することができる。
【００３９】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内での種々の改良、変更が可能であることは言うまでもない。
【００４０】
例えば、図１３に示した第２実施形態において、制御回路３Ｃは、変調制御回路ＣＯＮＴの変調動作の動作／停止、１／Ｎ分周器ＤＩＶ１と１／Ｍ分周器ＤＩＶ２の分周比切替、及びチャージポンプＣＰの電流値切替を制御する、とした。しかし、これに限られない。式（１）から明らかなように、制御回路３Ｃは、ループフィルタＬＦの容量値切替を制御してもよい。図１５にループフィルタＬＦの容量値を切り替える場合の回路構成を示す。周波数変調機能がオフされた場合に設定切替信号によってスイッチのオンオフを切り替え、容量値を小さくすることで、ＰＬＬの応答性を上げ、ロックアップタイムを短縮することができる。
【００４１】
また、上述したＳＳＣＧと、リファレンスクロックを供給するための水晶振動子と、ＳＳＣＧの出力を動作クロックとするシステムと、を備える電子機器を構成してもよい。電子機器において、用途によっては周波数変調機能のオンオフを切り替えて使用することがある。例えば、携帯電話において音声通信、データ通信、ワンセグ受信の状況に応じて周波数変調機能のオンオフを切り替えることが考えられる。前記第１乃至第２を含む実施形態によれば、周波数変調機能のオンオフを切り替え時に、出力周波数の急激な変化が抑えられるとともに、所望の周波数へ収束するまでのロックアップタイムを短縮される。従って、電子機器の切り替え動作が速やかに行われる。
【００４２】
その他、各実施形態が適宜組み合わされて用いられてもよいことは言うまでもない。
【００４３】
尚、変調制御回路ＣＯＮＴ、制御回路３Ａ、３Ｂ、３Ｃは、変調制御回路の一例である。
【符号の説明】
【００４４】
１ プリスケーラ
２ Ｕｐ−ｄｏｗｎカウンタ
３Ａ、３Ｂ、３Ｃ 制御回路
ＣＯＮＴ 変調制御回路
【技術分野】
【０００１】
本願は、クロック発生器、電子機器、及びクロックを発生するための制御方法に関する。
【背景技術】
【０００２】
クロック発生器が単一の周波数を発生すると、クロック発生器から出力されるクロックに応答して動作する電子機器においてクロックの周波数及びその高調波での輻射(電源ノイズ、ＥＭＩ（Electro Magnetic Interference）)が大きくなる。スペクトラム拡散クロック発生器（Spread Spectrum Clock Generator、以下、ＳＳＣＧと表記する。）は、出力するクロックの周波数をわずかに変動させる周波数変調を行うことによって、輻射されるノイズのピークを低く抑える働きをする。
【０００３】
図１は、従来のＳＳＣＧの一例を示す。図１のＳＳＣＧは、１／Ｎ分周器ＤＩＶ１、周波数位相比較器（Phase Frequency Detector）ＰＦＤ、チャージポンプＣＰ、ループフィルタＬＦ、電圧制御発振器（Voltage Controlled Oscillator）ＶＣＯ、１／Ｍ分周器ＤＩＶ２を含む位相同期ループ（Phase Locked Loop、以下、ＰＬＬと表記する。）と、変調制御回路ＣＯＮＴとを備える。この例で電圧制御発振器ＶＣＯは、Ｖ−Ｉ変換器ＣＯＮＶと、電流Ｄ／ＡコンバータＩＤＡＣと、電流制御発振器ＩＣＯとを有する。また、変調制御回路ＣＯＮＴは、図２に示されるように、リファレンスクロックを分周してカウントクロックを出力するプリスケーラ１と、カウントクロックに従ってカウント動作を行い、変調パターンを発生するＵｐ−ｄｏｗｎカウンタ２とを有する。
【０００４】
図３は、図１のＳＳＣＧ及び図２の変調制御回路ＣＯＮＴに関して、変調動作例を示す波形図である。図３（Ａ）に示されるように、変調制御回路ＣＯＮＴから出力される変調パターンは、最大値と最小値との間で周期的に変化する。これに伴って、図１の電流Ｄ／ＡコンバータＩＤＡＣは図１のＶ−Ｉ変換器ＣＯＮＶからの出力に応じた電流に変調に応じた電流を演算した電流を出力するので、図３（Ｂ）に示されるように、電流Ｄ／ＡコンバータＩＤＡＣの出力電流が基準値を中心に最大値と最小値との間で変化する。その結果、図３（Ｃ）に示されるように、電流制御発振器ＩＣＯから出力されるＳＳＣＧの出力周波数は、例えば±１．０％の範囲で変調される。これにより、図３（Ｄ）に示されるように、スペクトラムが拡散され、ＥＭＩが低減する。このように、図１のＳＳＣＧは、電流Ｄ／ＡコンバータＩＤＡＣを用いたデジタル制御により周波数変調を行う。
【０００５】
図１のＳＳＣＧは、変調イネーブル信号に従って周波数変調機能のオンオフを切り替える。この例で変調イネーブル信号は、変調制御回路ＣＯＮＴと電流Ｄ／ＡコンバータＩＤＡＣとに入力される。変調制御回路ＣＯＮＴにおいて変調イネーブル信号は、プリスケーラ１に入力される（図２参照）。
【０００６】
図４は、図１のＳＳＣＧ及び図２の変調制御回路ＣＯＮＴに関して、周波数変調機能をオンからオフに切り替えたときの動作例を示す波形図である。図４（Ａ）、（Ｂ）に示されるように、変調イネーブル信号により周波数変調機能がオフされると、電流Ｄ／ＡコンバータＩＤＡＣは変調のための電流演算を止める。その結果、図１の電流Ｄ／ＡコンバータＩＤＡＣの出力電流が、図１のＶ−Ｉ変換器ＣＯＮＶからの出力に応じた電流と、周波数変調機能がオフした時の変調パターンに応じた電流との差分だけ急激に変わることにより、図４（Ｃ）に示されるように、ＳＳＣＧの出力周波数は大きく変化する。このように、図１のＳＳＣＧは、周波数変調機能のオンオフ切替に伴い、急激な出力周波数の変化を引き起こしてしまう。
【０００７】
また、図５（Ａ）、（Ｂ）に示されるように、変調イネーブル信号がＬレベルになっても、電流Ｄ／ＡコンバータＩＤＡＣは変調のための電流演算をすぐには止めず、基準値まで戻ったところで停止する。これにより、図５（Ｃ）に示されるように、周波数変調機能のオンオフ切替時における出力周波数の過渡的な変化が抑えられる（例えば、特許文献１）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００７−２３３９６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
周波数変調機能をオフした際に出力周波数を変調するための電流を止めると、クロック発生器での位相比較結果に応じた電流と出力周波数を変調するための電流との差分だけ出力周波数が変化し、その後、出力周波数が所望の周波数へ収束するまでのロックアップタイムが長くなる。周波数変調機能をオフした際に出力周波数を変調するための電流が基準値に達してから止めると、出力が所望の周波数になるまで待機する時間だけロックアップタイムが長くなる。
【００１０】
本願は、周波数変調機能をオフした際のロックアップタイムを短縮することが可能なクロック発生器、電子機器、及びクロックを発生するための制御方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本願に開示されているクロック発生器は、周波数変調機能を有するクロック発生器である。出力クロックの周波数を制御する周波数制御回路と、出力クロックの周波数の設定値を所定の周期毎に切り替える変調制御回路とを備えている。変調制御回路は、周波数変調機能のオフの指令に応答して、所定の周期を短くし又は設定値の変移の方向を設定値が所望周波数に対応する値に近づく方向に切り替え、設定値が所望周波数に対応する値になると設定値の切り替えを停止する。
【発明の効果】
【００１２】
開示のクロック発生器、電子機器、及びクロックを発生するための制御方法によれば、周波数変調機能をオフした際のロックアップタイムを短縮することができる。
【図面の簡単な説明】
【００１３】
【図１】従来のＳＳＣＧの一例を示す図である。
【図２】従来のＳＳＣＧの変調制御回路の一例を示す図である。
【図３】図１のＳＳＣＧ及び図２の変調制御回路に関して、変調動作例を示す波形図である。
【図４】図１のＳＳＣＧ及び図２の変調制御回路に関して、周波数変調機能をオンからオフに切り替えたときの動作例を示す波形図である。
【図５】従来のＳＳＣＧの動作例を示す波形図である。
【図６】第１実施形態の回路ブロック図である。
【図７】変調制御回路の第１具体例を示す回路ブロック図である。
【図８】図６のＳＳＣＧ及び図７の変調制御回路に関して、変調イネーブル信号により周波数変調機能をオフする場合の動作例を示すタイミングチャートである。
【図９】図６のＳＳＣＧ及び図７の変調制御回路に関して、周波数変調機能をオンからオフに切り替えたときの動作例を示す波形図である。
【図１０】変調制御回路の第２具体例を示す回路ブロック図である。
【図１１】図６のＳＳＣＧ及び図１０の変調制御回路に関して、変調イネーブル信号により周波数変調機能をオフする場合の動作例を示すタイミングチャートである。
【図１２】図６のＳＳＣＧ及び図１０の変調制御回路に関して、周波数変調機能をオンからオフに切り替えたときの動作例を示す波形図である。
【図１３】第２実施形態の回路ブロック図である。
【図１４】図１３のＳＳＣＧに関して、変調イネーブル信号により周波数変調機能をオフする場合の動作例を示すタイミングチャートである。
【図１５】第２実施形態の変形例を示す回路ブロック図である。
【発明を実施するための形態】
【００１４】
図６は、第１実施形態の回路ブロック図である。本実施形態のＳＳＣＧは、ＰＬＬと変調制御回路ＣＯＮＴとを備える。まず、ＰＬＬについて説明する。リファレンスクロックは、例えば、水晶振動子の発振に基づく固有周波数の発振信号である。１／Ｎ分周器ＤＩＶ１は、入力されたリファレンスクロックを分周比Ｎで分周し、周波数位相比較器ＰＦＤに出力する。また、１／Ｍ分周器ＤＩＶ２は、ＳＳＣＧの出力を分周比Ｍで分周し、周波数位相比較器ＰＦＤに出力する。周波数位相比較器ＰＦＤは、１／Ｎ分周器ＤＩＶ１の出力と１／Ｍ分周器ＤＩＶ２の出力との位相差を検出し、その位相差に応じたパルス幅の位相差信号を出力する。チャージポンプＣＰは、位相差信号に応答して、ループフィルタＬＦに対して正又は負の位相差電流を供給する。正の位相差電流はチャージポンプＣＰからループフィルタＬＦに向かって流れる電流であり、負の位相差電流はループフィルタＬＦからチャージポンプＣＰに向かって流れる電流である。ループフィルタＬＦは、チャージポンプＣＰが出力する位相差電流に応じた制御電圧を生成する。その制御電圧は、電圧制御発振器ＶＣＯに供給される。本実施形態において電圧制御発振器ＶＣＯは、Ｖ−Ｉ変換器ＣＯＮＶと、電流Ｄ／ＡコンバータＩＤＡＣと、電流制御発振器ＩＣＯとを有する。
【００１５】
１／Ｎ分周器ＤＩＶ１の出力と１／Ｍ分周器ＤＩＶ２の出力との位相差に応じてループフィルタＬＦにより生成される制御電圧は、電圧制御発振器ＶＣＯに供給され、Ｖ−Ｉ変換器ＣＯＮＶで電流に変換される。この電流に後述する変調制御回路ＣＯＮＴから出力される変調パターンを出力する電流が加算されて電流Ｄ／ＡコンバータＩＤＡＣに入力される。電流Ｄ／ＡコンバータＩＤＡＣでは、電流加算の上、必要に応じてゲインが決定される。電流Ｄ／ＡコンバータＩＤＡＣから出力される電流は電流制御発振器ＩＣＯで周波数に変換される。変調パターンの基準となる基準電流が加算される場合、電流制御発振器ＩＣＯから所望の周波数のクロックが出力される。出力されるクロックの周波数は、変調パターンにより所定周期で周波数変調される、いわゆるスペクトラム拡散されたクロックとなる。
【００１６】
続いて、変調制御回路ＣＯＮＴについて説明する。図７は、変調制御回路ＣＯＮＴの第１具体例を示す回路ブロック図である。本具体例の変調制御回路ＣＯＮＴは、リファレンスクロックを分周してカウントクロックを出力するプリスケーラ１Ａと、カウントクロックに従ってカウント動作を行い、変調パターンを発生するＵｐ−ｄｏｗｎカウンタ２Ａとに加えて、制御回路３Ａを有する。制御回路３Ａには、変調イネーブル信号、カウントクロック、及びＵｐ−ｄｏｗｎカウンタ２Ａが発生する変調パターンが入力される。制御回路３Ａは、これらの入力に基づいて、プリスケーラ１Ａの動作／停止／分周比切替を制御する。プリスケーラ１Ａの動作／停止を制御するプリスケーラ動作／停止信号およびプリスケーラ１Ａの分周比を切り替える分周比切替信号を出力する。
【００１７】
制御回路３Ａは、変調イネーブル信号により変調動作を許可する指令を受けると、プリスケーラ１Ａに対してプリスケーラ動作／停止信号を出力する。これにより、プリスケーラ１Ａは動作を開始する。この場合、分周比切替信号は出力されない。これにより、所定周期で変動するカウントクロックを出力する。カウントクロックは、Ｕｐ−ｄｏｗｎカウンタ２Ａに入力されカウントされる。Ｕｐ−ｄｏｗｎカウンタ２Ａは、例えば“０１１”を中心とし最大値“１１０”と最小値“０００”と間を往復して、カウントクロックごとに、カウントアップあるいはカウントダウンのカウント動作を行なう。
【００１８】
ここで、“０１１”の設定時に、変調パターンの基準値である基準電流がＵｐ−ｄｏｗｎカウンタ２Ａから出力される。“０１１”が変調の中心値である。
【００１９】
制御回路３Ａは、変調イネーブル信号により変調動作を不許可にする指令を受けると、プリスケーラ１Ａに対して分周比切替信号を出力し、分周比が小さな値に切り替えられる。これにより、所定周期より短周期でカウントクロックを出力する。カウントクロックの値は制御回路３Ａに入力されている。制御回路３Ａは、カウントクロックのカウント値が、最大値“１１０”あるいは最小値“０００”を経て中心値“０１１”に至ることを検出してプリスケーラ動作／停止信号を出力する。これにより、プリスケーラ１Ａは動作を停止する。
【００２０】
本具体例の変調制御回路ＣＯＮＴの動作の一例を、図８を参照して具体的に説明する。図８は、図６のＳＳＣＧ及び図７の変調制御回路ＣＯＮＴに関して、変調イネーブル信号により周波数変調機能をオフする場合の動作例を示すタイミングチャートである。図８に示されるように、変調イネーブル信号がＨレベルからＬレベルになると、制御回路３Ａは、カウントクロックに同期して、プリスケーラ１Ａの分周比を切り替える分周比切替信号をＬレベルからＨレベルにする。分周比切替信号がＨレベルになると、プリスケーラ１Ａは、分周比を小さくする。
【００２１】
図７のＵｐ−ｄｏｗｎカウンタ２Ａが発生する変調パターンの値は、カウントクロックに応答する毎に、例えば中心値“０１１”を中心とした最大値“１１０”と最小値“０００”と間の設定値で切り替わる。この変調パターンが図６の電流Ｄ／ＡコンバータＩＤＡＣに入力され、図１０に示すように、延長パターンと連動したＩＤＡＣ電流の電流波形に変換される。分周比切替信号がＨレベルになり、プリスケーラ１Ａの分周比を小さくなると、カウントクロックの周期が短くなる。従って、分周比切替信号がＨレベルになると、分周比切替信号がＨレベルになる前と比較して、変調パターンの切り替わる頻度が大きくなる。
【００２２】
制御回路３Ａは、外部のコントローラ等から発せられる指令信号である変調イネーブル信号がＬレベルの状態において変調パターンの値が中心値“０１１”になった時点で、分周比切替信号をＬレベルに戻すとともに、プリスケーラ動作／停止信号をＨレベルからＬレベルにしてプリスケーラ１Ａを停止する。これにより、プリスケーラ１Ａは、カウントクロックの出力動作を停止する。そのため、Ｕｐ−ｄｏｗｎカウンタ２Ａが発生する変調パターンは、中心値“０１１”で変化しなくなる。したがって、電流Ｄ／ＡコンバータＩＤＡＣの出力電流は、基準値で変化しなくなる。 従って、図７の変調制御回路の動作により、分周比切替信号をＨレベルにしてプリスケーラ１Ａの分周比を小さくしてカウントクロックの周期が短くすることで、変調パターンの切り替わりを早くすることで変調パターンの値が中心値“０１１”に速やかに収束させることができるので、周波数変調機能がオフされてから図６のＰＬＬの出力が所望の周波数になるまでのロックアップタイムが小さい。
【００２３】
その後、再び変調イネーブル信号がＬレベルからＨレベルになると、制御回路３Ａは、プリスケーラ動作／停止信号をＨレベルに戻す。これにより、プリスケーラ１Ａは、カウントクロックの出力動作を再開する。
【００２４】
図９は、図６のＳＳＣＧ及び図７の変調制御回路ＣＯＮＴに関して、周波数変調機能をオンからオフに切り替えたときの動作例を示す波形図である。図９（Ａ）、（Ｂ）に示されるように、変調イネーブル信号により周波数変調機能がオフされると、電流Ｄ／ＡコンバータＩＤＡＣは、出力電流が基準値まで戻るのを早めるために変調周波数を上げるよう、変調制御回路ＣＯＮＴによって制御される。そして、電流Ｄ／ＡコンバータＩＤＡＣは、出力電流が基準値まで戻ったところで変調動作を停止する。これにより、図５のケース（破線）に比べて、電流Ｄ／ＡコンバータＩＤＡＣの出力電流が速く基準値に戻るとともに、基準値からのずれ分の面積が小さくなる。ＰＬＬは、所望の周波数からの出力周波数のずれをループフィルタＬＦでの積分により記憶しているため、積分された周波数のずれを打ち消すようにフィードバック制御がかかり、出力の周波数が変わる。従って、図７の変調制御回路により、図９（Ｂ）の実線で示すようにＩＤＡＣの電流波形と基準値とで囲まれる面積が小さくなることで積分された周波数のずれを打ち消す分が減るのでその結果、図９（Ｃ）に示されるように、周波数変調機能のオンからオフへの切替時における出力周波数の急激な変化が抑えられるとともに、図５のケース（破線）と比較すると所望の周波数へ収束するまでのロックアップタイムを短縮することができる。このように、図６に示した第１実施形態のＳＳＣＧ及び図７に示した変調制御回路ＣＯＮＴの第１具体例によれば、周波数変調機能をオフした際、変調周波数を上げて、所望の周波数へ早く到達することができる。
【００２５】
図１０は、変調制御回路ＣＯＮＴの第２具体例を示す回路ブロック図である。本具体例の変調制御回路ＣＯＮＴは、リファレンスクロックを分周してカウントクロックを出力するプリスケーラ１Ｂと、カウントクロックに従ってカウント動作を行い、変調パターンを発生するＵｐ−ｄｏｗｎカウンタ２Ｂとに加えて、制御回路３Ｂを有する。制御回路３Ｂには、変調イネーブル信号、及びＵｐ−ｄｏｗｎカウンタ２Ｂが発生する変調パターンが入力される。制御回路３Ｂは、これらの入力に基づいて、プリスケーラ１Ｂの動作／停止を指令するプリスケーラ動作／停止信号、及びＵｐ−ｄｏｗｎカウンタ２Ｂのカウント方向を切り替えるｕｐ／ｄｏｗｎ切替信号を出力する。
【００２６】
制御回路３Ｂは、変調イネーブル信号により変調動作を許可する指令を受けると、プリスケーラ１Ｂに対してプリスケーラ動作／停止信号を出力する。これにより、プリスケーラ１Ａは動作を開始する。カウントクロックは、Ｕｐ−ｄｏｗｎカウンタ２Ｂに入力されカウントされる。Ｕｐ−ｄｏｗｎカウンタ２Ｂは、例えば中心値“０１１”を中心とし最大値“１１０”と最小値“０００”と間を往復して、カウントクロックごとに、カウントアップあるいはカウントダウンのカウント動作を行なう。カウントクロックの値は制御回路３Ｂに入力されている。制御回路３Ｂは、カウントクロックのカウント値が、最大値“１１０”あるいは最小値“０００”に至ることを検出する。これにより、制御回路３Ｂはｕｐ／ｄｏｗｎ切替信号を出力する。これにより、プリスケーラ１Ａはカウント方向を切り替える。
【００２７】
制御回路３Ｂは、変調イネーブル信号により変調動作を不許可にする指令を受けると、Ｕｐ−ｄｏｗｎカウンタ２Ｂに対してｕｐ／ｄｏｗｎ切替信号を出力しカウントクロックの値に応じてＵｐ−ｄｏｗｎカウンタ２Ｂのカウント方向を切り替える。これにより、Ｕｐ−ｄｏｗｎカウンタ２Ｂは、カウントアップ動作時の場合にはカウント値が中心値“０１１”を越えていれば最大値“１１０”に至ることなくカウント方向をダウンカウントに切り替え、カウントダウン動作時の場合にはカウント値が中心値“０１１”を下回っていれば最小値“０００”に至ることなくカウント方向をアップカウントに切り替える。変調パターンは制御回路３Ｂに入力されている。制御回路３Ｂは、変調パターンが基準値を示す中心値“０１１”に至ることを検出してプリスケーラ動作／停止信号を出力する。これにより、プリスケーラ１Ａは動作を停止する。
【００２８】
本具体例の変調制御回路ＣＯＮＴの動作の一例を、図１１を参照して具体的に説明する。図１１は、図６のＳＳＣＧ及び図１０の変調制御回路ＣＯＮＴに関して、変調イネーブル信号により周波数変調機能をオフする場合の動作例を示すタイミングチャートである。図１１に示されるように、変調イネーブル信号がＨレベルからＬレベルになると、制御回路３Ｂは、Ｕｐ−ｄｏｗｎカウンタ２Ｂのｕｐ／ｄｏｗｎを切り替えるｕｐ／ｄｏｗｎ切替信号をＬレベルからＨレベルにする。ｕｐ／ｄｏｗｎ切替信号のＨレベルへの変化に応答して、Ｕｐ−ｄｏｗｎカウンタ２Ｂはカウント方向を切り替える。アップカウント動作時の場合、変調パターンを発生するためのカウンタ値が中心値“０１１”より大きいとダウンカウントに切り替わり、カウンタ値が中心値“０１１”より小さいとアップカウント動作が維持される。ダウンカウント動作時の場合、変調パターンを発生するためのカウンタ値が中心値“０１１”より小さいとアップカウントに切り替わり、カウンタ値が中心値“０１１”より大きいとダウンカウント動作が維持される。
【００２９】
この例では、ｕｐ／ｄｏｗｎ切替信号がＨレベル変化した時のカウンタ値が“１０１”であり、中心値“０１１”より大きいので、Ｕｐ−ｄｏｗｎカウンタ２Ｂのカウント動作は、ダウンカウントに切り替わる。そして、制御回路３Ｂは、変調イネーブル信号がＬレベルの状態において変調パターンの値が中心値“０１１”になった時点で、ｕｐ／ｄｏｗｎ切替信号をＬレベルに戻すとともに、プリスケーラ動作／停止信号をＨレベルからＬレベルにしてプリスケーラ１Ｂを停止する。これにより、プリスケーラ１Ｂは、カウントクロックの出力動作を停止する。そのため、Ｕｐ−ｄｏｗｎカウンタ２Ｂが発生する変調パターンは、中心値“０１１”で変化しなくなる。したがって、電流Ｄ／ＡコンバータＩＤＡＣの出力電流は、基準値で変化しなくなる。その後、再び変調イネーブル信号がＬレベルからＨレベルになると、制御回路３Ｂは、プリスケーラ動作／停止信号をＨレベルに戻す。これにより、プリスケーラ１Ｂは、カウントクロックの出力動作を再開する。この場合、ｕｐ／ｄｏｗｎ切替信号はＬレベルであるため、アップカウント動作が開始される。
【００３０】
図１２は、図６のＳＳＣＧ及び図１０の変調制御回路ＣＯＮＴに関して、周波数変調機能をオンからオフに切り替えたときの動作例を示す波形図である。図１２（Ａ）、（Ｂ）に示されるように、変調イネーブル信号により周波数変調機能がオフされると、電流Ｄ／ＡコンバータＩＤＡＣは、出力電流が基準値まで戻るのを早めるためにすぐに基準値に向かうよう、変調制御回路ＣＯＮＴによって制御される。そして、電流Ｄ／ＡコンバータＩＤＡＣは、出力電流が基準値まで戻ったところで変調動作を停止する。これにより、図５のケース（破線）に比べて、電流Ｄ／ＡコンバータＩＤＡＣの出力電流が速く基準値に戻るとともに、基準値からのずれ分の面積が小さくなる。ＰＬＬは、所望の周波数からの出力周波数のずれをループフィルタＬＦでの積分により記憶しているため、基準値からのずれ分の面積が小さくなることで収束までの時間が早まる。その結果、図１２（Ｃ）に示されるように、周波数変調機能のオンからオフへの切替時における出力周波数の急激な変化が抑えられるとともに、図５のケース（破線）と比較すると所望の周波数へ収束するまでのロックアップタイムを短縮することができる。このように、図６に示した第１実施形態のＳＳＣＧ及び図１０に示した変調制御回路ＣＯＮＴの第２具体例によれば、周波数変調機能をオフした際、変調動作を切り替えて、すぐに所望の周波数へ向かうことができる。
【００３１】
図１３は、第２実施形態の回路ブロック図である。本実施形態のＳＳＣＧは、ＰＬＬと変調制御回路ＣＯＮＴとに加えて、制御回路３Ｃを備える。ＰＬＬについては、図６に示した第１実施形態と同様なため説明を省略する。また、変調制御回路ＣＯＮＴは、プリスケーラとＵｐ−ｄｏｗｎカウンタとを有する。プリスケーラは、リファレンスクロックを分周してカウントクロックを出力する。Ｕｐ−ｄｏｗｎカウンタは、プリスケーラから出力されるカウントクロックに従ってカウント動作を行い、変調パターンを発生する。
【００３２】
変調パターンは、リファレンスクロックを分周したカウントクロックをＵｐ−ｄｏｗｎカウンタがカウントすることにより生成される。例えば、“０１１”を中心に最大値“１１０”と最小値“０００”との間を往復しながらアップカウントとダウンカウントとを繰り返すことで変調パターンが生成される。この変調パターンが図１３の電流Ｄ／ＡコンバータＩＤＡＣに入力され、Ｖ−Ｉ編喚起ＣＯＮＶから出力される電流に加算される。
【００３３】
また、変調制御回路ＣＯＮＴは、第１実施形態の第１具体例（図７）または第２具体例（図１０）に例示した変調制御回路ＣＯＮＴとすることもできる。第１具体例（図７）を適用すれば、制御回路３Ａが変調イネーブル信号により変調動作の不許可指令を受けると、プリスケーラ１Ａに対して分周比切替信号を出力し、分周比が小さな値に切り替えられ、所定周期より短周期でカウントクロックが出力される。カウントクロックのカウント値が、最大値“１１０”あるいは最小値“０００”を経て中心値“０１１”に至ることを検出してプリスケーラ動作／停止信号を出力し、プリスケーラ１Ａが動作を停止する。また、第２具体例（図１０）を適用すれば、制御回路３Ｂが変調イネーブル信号により変調動作の不許可指令を受けると、Ｕｐ−ｄｏｗｎカウンタ２Ｂに対してｕｐ／ｄｏｗｎ切替信号を出力しカウントクロックの値に応じてＵｐ−ｄｏｗｎカウンタ２Ｂのカウント方向を切り替える。これにより、Ｕｐ−ｄｏｗｎカウンタ２Ｂは、カウントアップ動作時の場合にはカウント値が中心値“０１１”を越えていれば最大値“１１０”に至ることなくカウント方向をダウンカウントに切り替え、カウントダウン動作時の場合にはカウント値が中心値“０１１”を下回っていれば最小値“０００”に至ることなくカウント方向をアップカウントに切り替える。カウント値を迅速に中心値“０１１”に戻しプリスケーラ１Ａは動作を停止する。
【００３４】
ここで、第２実施形態では、変調イネーブル信号は制御回路３Ｃに入力され、変調制御回路ＣＯＮＴには変調イネーブル信号に代えて制御回路３Ｃが出力する変調動作の動作／停止を制御する信号が入力される。
【００３５】
続いて、制御回路３Ｃについて説明する。制御回路３Ｃには、変調イネーブル信号、及び変調制御回路ＣＯＮＴから出力される変調パターンが入力される。制御回路３Ｃは、これらの入力に基づいて、変調制御回路ＣＯＮＴの変調動作の動作／停止、１／Ｎ分周器ＤＩＶ１と１／Ｍ分周器ＤＩＶ２の分周比切替、及びチャージポンプＣＰの電流値切替を制御する。
【００３６】
ここで、ＰＬＬがロックするまでの特性、すなわち、出力周波数に変動があったときに正そうとする際の収束の速さを示すパラメータとして、ＰＬＬにおける自然周波数ωｎがある。ＰＬＬにおける自然周波数ωｎは、以下の式（１）で求められる。
ωｎ＝（（Ｋν×Ｉ）／（２π×Ｍ×Ｃ））１／２ …（１）
式（１）において、Ｋνは電圧制御発振器ＶＣＯのゲイン、ＩはチャージポンプＣＰが出力する位相差電流、Ｍはフィードバック分周器である１／Ｍ分周器ＤＩＶ２の分周比、ＣはループフィルタＬＦの容量である。一般に、ＳＳＣＧでは、単純なＰＬＬと比較して、出力に変調動作が現れるよう、周波数変動に対して鈍くなるように各値が設定される。第２実施形態では、周波数変調機能がオフされると、電流Ｄ／ＡコンバータＩＤＡＣの出力電流が基準値に戻ったところで、ＰＬＬとして収束が速くなるよう、制御回路３Ｃが制御を行う。
【００３７】
制御回路３Ｃの動作の一例を、図１４を参照して説明する。図１４は、図１３のＳＳＣＧに関して、変調イネーブル信号により周波数変調機能をオフする場合の動作例を示すタイミングチャートである。図１４に示されるように、変調イネーブル信号がＨレベルからＬレベルになると、制御回路３Ｃは、変調パターンの値が中心値“０１１”になったことを検知することで、変調制御回路ＣＯＮＴの変調動作の動作／停止を制御する信号をＨレベルからＬレベルにする。それとともに、制御回路３Ｃは、１／Ｎ分周器ＤＩＶ１と１／Ｍ分周器ＤＩＶ２の分周比、及びチャージポンプＣＰの電流値の設定を切り替える設定切替信号をＬレベルからＨレベルにする。これにより、変調制御回路ＣＯＮＴは、変調動作を停止する。また、１／Ｎ分周器ＤＩＶ１と１／Ｍ分周器ＤＩＶ２の分周比の設定値が例えば、１０００から２に切り替わるとともに、チャージポンプＣＰの電流値の設定値が１μＡから１２．８μＡに切り替わる。１／Ｍ分周器ＤＩＶ２の分周比Ｍが１／５００倍、チャージポンプＣＰの電流値が１２．８倍の設定値となることで、式（１）より、自然周波数ωｎは変更前に比べて８０倍となる。このように、図１３に示した第２実施形態のＳＳＣＧによれば、周波数変調機能をオフした際、電流Ｄ／ＡコンバータＩＤＡＣの出力電流が基準値に戻ったところで自然周波数ωｎを大きくすることによってＰＬＬの応答性を上げ、出力周波数の急激な変化を抑えながらロックアップタイムを短縮することができる。
【００３８】
以上、詳細に説明したように、前記第１乃至第２を含む実施形態によれば、ＳＳＣＧにおいて周波数変調機能をオフした際に、出力周波数の急激な変化が抑えられるとともに、所望の周波数へ収束するまでのロックアップタイムを短縮することができる。
【００３９】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内での種々の改良、変更が可能であることは言うまでもない。
【００４０】
例えば、図１３に示した第２実施形態において、制御回路３Ｃは、変調制御回路ＣＯＮＴの変調動作の動作／停止、１／Ｎ分周器ＤＩＶ１と１／Ｍ分周器ＤＩＶ２の分周比切替、及びチャージポンプＣＰの電流値切替を制御する、とした。しかし、これに限られない。式（１）から明らかなように、制御回路３Ｃは、ループフィルタＬＦの容量値切替を制御してもよい。図１５にループフィルタＬＦの容量値を切り替える場合の回路構成を示す。周波数変調機能がオフされた場合に設定切替信号によってスイッチのオンオフを切り替え、容量値を小さくすることで、ＰＬＬの応答性を上げ、ロックアップタイムを短縮することができる。
【００４１】
また、上述したＳＳＣＧと、リファレンスクロックを供給するための水晶振動子と、ＳＳＣＧの出力を動作クロックとするシステムと、を備える電子機器を構成してもよい。電子機器において、用途によっては周波数変調機能のオンオフを切り替えて使用することがある。例えば、携帯電話において音声通信、データ通信、ワンセグ受信の状況に応じて周波数変調機能のオンオフを切り替えることが考えられる。前記第１乃至第２を含む実施形態によれば、周波数変調機能のオンオフを切り替え時に、出力周波数の急激な変化が抑えられるとともに、所望の周波数へ収束するまでのロックアップタイムを短縮される。従って、電子機器の切り替え動作が速やかに行われる。
【００４２】
その他、各実施形態が適宜組み合わされて用いられてもよいことは言うまでもない。
【００４３】
尚、変調制御回路ＣＯＮＴ、制御回路３Ａ、３Ｂ、３Ｃは、変調制御回路の一例である。
【符号の説明】
【００４４】
１ プリスケーラ
２ Ｕｐ−ｄｏｗｎカウンタ
３Ａ、３Ｂ、３Ｃ 制御回路
ＣＯＮＴ 変調制御回路
【特許請求の範囲】
【請求項１】
周波数変調機能を有するクロック発生器であって、
出力クロックの周波数を制御する周波数制御回路と、
前記出力クロックの周波数の設定値を所定の周期毎に切り替える変調制御回路と、
を備え、
前記変調制御回路は、前記周波数変調機能のオフの指令に応答して、前記所定の周期を短くし又は前記設定値の変移の方向を前記設定値が所望周波数に対応する値に近づく方向に切り替え、前記設定値が前記所望周波数に対応する値になると前記設定値の切り替えを停止する
ことを特徴とするクロック発生器。
【請求項２】
前記周波数制御回路は、
リファレンスクロックと前記出力クロックとの位相を比較する位相比較回路と、
前記位相比較回路により比較される前記リファレンスクロックと前記出力クロックとの位相差に応じて電荷の入出力を行うチャージポンプと、
前記チャージポンプにより入出力される電荷が充放電される容量を有するループフィルタと、
前記出力クロックを分周する分周器と、
を備え、
前記変調制御回路は、
前記設定値の切り替えの停止に応答して、前記チャージポンプの電荷の入出力に伴う電流値、前記ループフィルタが有する前記容量の値、前記分周器の分周比、のうち少なくとも１つを、前記出力クロックに対するフィードバック制御の応答特性を速くする値に切り替えることを特徴とする請求項１に記載のクロック発生器。
【請求項３】
周波数変調機能を有するクロック発生器であって、
リファレンスクロックと出力クロックとの位相を比較する位相比較回路と、
前記位相比較回路により比較される前記リファレンスクロックと前記出力クロックとの位相差に応じて電荷の入出力を行うチャージポンプと、
前記チャージポンプにより入出力される電荷が充放電される容量を有するループフィルタと、
前記出力クロックを分周する分周器と、
を備え、
前記周波数変調機能のオフの指令に応答して、前記チャージポンプの電荷の入出力に伴う電流値、前記ループフィルタが有する前記容量の値、前記分周器の分周比、のうち少なくとも１つを、前記出力クロックに対するフィードバック制御の応答特性を早くする値に切り替えることを特徴とする請求項１に記載のクロック発生器。
【請求項４】
請求項１乃至３の何れか１項に記載のクロック発生器と、
前記リファレンスクロックを供給するための発振素子と、
前記出力クロックを動作クロックとするシステムと、
を備えることを特徴とする電子機器。
【請求項５】
周波数変調されたクロックを発生するための制御方法であって、
前記クロックの周波数を制御するステップと、
前記クロックの周波数の設定値を所定の周期毎に切り替えるステップとを備え、
前記設定値切り替えのステップは、
前記周波数変調のオフ指令に応答して、前記所定の周期を短くし又は前記設定値の変移の方向を前記設定値が所望周波数に対応する値に近づく方向に切り替え、前記設定値が前記所望周波数に対応する値になると前記設定値の切り替えを停止する
ことを特徴とするクロックを発生させるための制御方法。
【請求項１】
周波数変調機能を有するクロック発生器であって、
出力クロックの周波数を制御する周波数制御回路と、
前記出力クロックの周波数の設定値を所定の周期毎に切り替える変調制御回路と、
を備え、
前記変調制御回路は、前記周波数変調機能のオフの指令に応答して、前記所定の周期を短くし又は前記設定値の変移の方向を前記設定値が所望周波数に対応する値に近づく方向に切り替え、前記設定値が前記所望周波数に対応する値になると前記設定値の切り替えを停止する
ことを特徴とするクロック発生器。
【請求項２】
前記周波数制御回路は、
リファレンスクロックと前記出力クロックとの位相を比較する位相比較回路と、
前記位相比較回路により比較される前記リファレンスクロックと前記出力クロックとの位相差に応じて電荷の入出力を行うチャージポンプと、
前記チャージポンプにより入出力される電荷が充放電される容量を有するループフィルタと、
前記出力クロックを分周する分周器と、
を備え、
前記変調制御回路は、
前記設定値の切り替えの停止に応答して、前記チャージポンプの電荷の入出力に伴う電流値、前記ループフィルタが有する前記容量の値、前記分周器の分周比、のうち少なくとも１つを、前記出力クロックに対するフィードバック制御の応答特性を速くする値に切り替えることを特徴とする請求項１に記載のクロック発生器。
【請求項３】
周波数変調機能を有するクロック発生器であって、
リファレンスクロックと出力クロックとの位相を比較する位相比較回路と、
前記位相比較回路により比較される前記リファレンスクロックと前記出力クロックとの位相差に応じて電荷の入出力を行うチャージポンプと、
前記チャージポンプにより入出力される電荷が充放電される容量を有するループフィルタと、
前記出力クロックを分周する分周器と、
を備え、
前記周波数変調機能のオフの指令に応答して、前記チャージポンプの電荷の入出力に伴う電流値、前記ループフィルタが有する前記容量の値、前記分周器の分周比、のうち少なくとも１つを、前記出力クロックに対するフィードバック制御の応答特性を早くする値に切り替えることを特徴とする請求項１に記載のクロック発生器。
【請求項４】
請求項１乃至３の何れか１項に記載のクロック発生器と、
前記リファレンスクロックを供給するための発振素子と、
前記出力クロックを動作クロックとするシステムと、
を備えることを特徴とする電子機器。
【請求項５】
周波数変調されたクロックを発生するための制御方法であって、
前記クロックの周波数を制御するステップと、
前記クロックの周波数の設定値を所定の周期毎に切り替えるステップとを備え、
前記設定値切り替えのステップは、
前記周波数変調のオフ指令に応答して、前記所定の周期を短くし又は前記設定値の変移の方向を前記設定値が所望周波数に対応する値に近づく方向に切り替え、前記設定値が前記所望周波数に対応する値になると前記設定値の切り替えを停止する
ことを特徴とするクロックを発生させるための制御方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２０１２−８０４７８（Ｐ２０１２−８０４７８Ａ）
【公開日】平成２４年４月１９日（２０１２．４．１９）
【国際特許分類】
【出願番号】特願２０１０−２２６２７１（Ｐ２０１０−２２６２７１）
【出願日】平成２２年１０月６日（２０１０．１０．６）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２４年４月１９日（２０１２．４．１９）
【国際特許分類】
【出願日】平成２２年１０月６日（２０１０．１０．６）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
[ Back to top ]