サイリスタ型発光素子及びプリントヘッド
【課題】発光光量に優れたサイリスタ型発光素子及びプリントヘッドを提供する。
【解決手段】第１半導体層１２５、第２半導体層１２４、第３半導体層１２３、第４半導体層１２２を基板上に順次形成する。第３半導体層１２３上にゲート電極を形成し、第４半導体層１２２上にカソード電極１４０あるいはアノード電極を形成する。第１半導体層１２５、第２半導体層１２４、及び第３半導体層１２３は、ゲート電極領域とカソード電極領域の間にくびれ部１４３を備え、くびれ部１４３は、平面視においてゲート電極領域とカソード電極領域の端部を接続すべく形成される。
【解決手段】第１半導体層１２５、第２半導体層１２４、第３半導体層１２３、第４半導体層１２２を基板上に順次形成する。第３半導体層１２３上にゲート電極を形成し、第４半導体層１２２上にカソード電極１４０あるいはアノード電極を形成する。第１半導体層１２５、第２半導体層１２４、及び第３半導体層１２３は、ゲート電極領域とカソード電極領域の間にくびれ部１４３を備え、くびれ部１４３は、平面視においてゲート電極領域とカソード電極領域の端部を接続すべく形成される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はサイリスタ型発光素子及びプリントヘッドに関する。
【背景技術】
【０００２】
電子写真方式を採用したプリンタや複写機、ファクシミリ等の画像形成装置では、一様に帯電された感光体上に静電潜像を形成し、この静電潜像にトナーを付加して可視化し、記録紙上に転写して定着させる。静電潜像を形成するための記録手段として、最近では、発光素子としての発光ダイオード（ＬＥＤ）を主走査方向に複数配置してなる、ＬＥＤプリントヘッドが採用される場合が多い。
【０００３】
図１０に、特許文献１に示された従来の発光素子の構成を示す。面発光サイリスタであり、ＧａＡｓよりなるＮ型半導体基板１上にＧａＡｓよりなるＮ型半導体層２４、Ｐ型半導体層２３、Ｎ型半導体層２２、Ｐ型半導体層２１が順次積層される。Ｐ型半導体層２１上にＡｕＺｎよりなるアノード電極４０、Ｎ型半導体２２上にＡｕＧｅＮｉよりなるゲート電極４１、Ｎ型基板１の裏面にカソード電極（図示せず）が形成される。
【０００４】
アノード電極領域とゲート電極領域との間で、半導体層２２，２３，２４の両サイドに切り込み４２を設け、半導体層２２，２３，２４にくびれ部４３が形成される。このくびれ部４３の幅は、半導体層２２，２３，２４の幅に比べて小さいので、くびれ部４３の抵抗値が大きくなる。その結果、アノード電極４０からの注入電流は、ゲート電極側に流れず、流入電流はアノード電極下部での発光に寄与する。これにより、くびれ部４３が存在しない場合と比べて発光光量が増大する。
【０００５】
また、特許文献２にも、アノード電極領域とゲート電極領域との間に、半導体層のくびれ部が形成される構成が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平９−２８３７９２号公報
【特許文献２】特開２００１−５３３３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところで、プリントヘッドに用いられる発光素子としては、更なる発光光量の増大を図ることでプリント品質の向上が望まれる。
【０００８】
本発明は、発光光量に優れたサイリスタ型発光素子及びプリントヘッドを提供することを目的とする。
【課題を解決するための手段】
【０００９】
請求項１記載の発明は、基板上に形成された第１導電型の第１半導体層と、前記第１半導体層上に形成された第２導電型の第２半導体層と、前記第２半導体層上に形成された第１導電型の第３半導体層と、前記第３半導体層上に形成された第２導電型の第４半導体層と、前記第３半導体層上に形成されゲート電極として機能する第１電極と、前記第４半導体層上に形成されカソード電極あるいはアノード電極として機能する第２電極と、前記基板の裏面に形成されアノード電極あるいはカソード電極として機能する第３電極と、前記第１半導体層、第２半導体層、及び第３半導体層は、前記第１電極の領域と前記第２電極の領域の間にくびれ部を備え、かつ、前記くびれ部は、平面視において前記第１電極の領域と前記第２電極の領域の端部を接続すべく形成されることを特徴とするサイリスタ型発光素子である。
【００１０】
請求項２記載の発明は、前記第２電極の領域の端部は、前記第２電極の領域のうち、前記第２電極の中心から最も離れた位置であることを特徴とする請求項１記載のサイリスタ型発光素子である。
【００１１】
請求項３記載の発明は、前記第２電極の領域は、平面視において矩形形状をなし、前記くびれ部は、平面視において前記第１電極の領域と前記第２電極の領域の隅部を接続すべく形成されることを特徴とする請求項１記載のサイリスタ型発光素子である。
【００１２】
請求項４記載の発明は、前記くびれ部の延伸方向は、前記第２電極の領域の一辺に対して所定角度を有して斜めに形成されることを特徴とする請求項３記載のサイリスタ型発光素子である。
【００１３】
請求項５記載の発明は、前記発光素子が複数配列する方向を主走査方向とし、前記第１電極の領域と前記第２の電極の領域とが前記主走査方向に所定量だけ相対的に変位することを特徴とする請求項１乃至４のいずれかに記載にサイリスタ型発光素子である。
【００１４】
請求項６記載の発明は、前記発光素子が複数配列する方向を主走査方向とし、前記第１の電極の領域と前記第２の電極の領域とが相対的に所定角度だけ傾いて形成されることを特徴とする請求項１乃至５のいずれかに記載のサイリスタ型発光素子である。
【００１５】
請求項７記載の発明は、前記くびれ部を構成する前記第３半導体層の一部が膜厚方向に除去され、前記くびれ部が薄膜化されることを特徴とする請求項１乃至６のいずれかに記載のサイリスタ型発光素子である。
【００１６】
請求項８記載の発明は、請求項１乃至７のいずれかに記載のサイリスタ型発光素子を主走査方向に複数配列してなる発光素子アレイチップを備えるプリントヘッドである。
【発明の効果】
【００１７】
請求項１記載の発明によれば、くびれ部がない場合、あるいはくびれ部があっても中央に存在する場合に比べて発光光量が増大する。
【００１８】
請求項２記載の発明によれば、発光光量の増大が極大化される。
【００１９】
請求項３記載の発明によれば、発光光量の増大が極大化される。
【００２０】
請求項４記載の発明によれば、発光光量の増大が極大化される。
【００２１】
請求項５記載の発明によれば、発光光量を増大させつつ、主走査方向の解像度を維持し得る。
【００２２】
請求項６記載の発明によれば、発光光量を増大させつつ、主走査方向の解像度を維持し得る。
【００２３】
請求項７記載の発明によれば、発光光量の増大が極大化される。
【００２４】
請求項８記載の発明によれば、発光光量の増大によりプリント品質が向上し得る。
【図面の簡単な説明】
【００２５】
【図１】第１実施形態の発光素子の側面図及び平面図である。
【図２】第２実施形態の発光素子の平面図である。
【図３】第３実施形態の発光素子の平面図である。
【図４】第４実施形態の発光素子の平面図である。
【図５】第５実施形態の発光素子の平面図である。
【図６】第６実施形態の発光素子の側面図及び平面図である。
【図７】第７実施形態の発光素子の平面図である。
【図８】第８実施形態の発光素子の平面図である。
【図９】第９実施形態の発光素子の平面図である。
【図１０】従来技術の発光素子の側面図及び平面図である。
【図１１】プリントヘッドの構成図である。
【発明を実施するための形態】
【００２６】
以下、図面に基づいて本発明の実施形態について説明する。
【００２７】
＜基本原理＞
まず、本実施形態の基本原理について説明する。上記のように、ゲート電極領域とアノード電極領域との間に、くびれ部を形成することで電流を狭窄し、アノード電極下部における実効的な発光光量を増大させることができるが、くびれ部の形状やくびれ部の形成部位を調整することで、実効的な発光光量はより増大し得る。すなわち、くびれ部によりアノード電極とゲート電極との間の抵抗値を増大させ、アノード電極から注入される電流がゲート電極側に流れるのを抑制できる。
【００２８】
本実施形態は、このような技術思想の下で、くびれ部の形状や形成部位を最適化し、これにより電流狭窄効果をより促進するものである。
【００２９】
１．第１実施形態
図１に、第１実施形態におけるサイリスタ型発光素子の側面図及び平面図を示す。図１（ａ）は側面図、図１（ｂ）は平面図である。
【００３０】
半導体基板（図示せず）上に、Ｐ型半導体層（Ｐ１）１２５、Ｎ型半導体層（Ｎ１）１２４、Ｐ型半導体層（Ｐ２）１２３、Ｎ型半導体層（Ｎ２）１２２が順次積層される。Ｎ型半導体層（Ｎ２）１２２上のカソード電極領域にカソード電極１４０が形成され、Ｐ型半導体層（Ｐ２）１２３層上のゲート電極領域にゲート電極１４１が形成される。Ｐ型半導体層（Ｐ２）１２３はゲート層として機能し、Ｎ型半導体層（Ｎ２）１２２はカソード層として機能する。また、基板の裏面にはアノード電極（図示せず）が形成される。半導体基板や各半導体層はＧａＡｓ等で構成され、カソード電極１４０及びゲート電極１４１はＡｕ合金で構成される。
【００３１】
また、図１（ｂ）の平面図に示すように、カソード電極領域とゲート電極領域との間で、半導体層１２３，１２４，１２５の一方の側のみに切り込み１４２を設け、半導体層１２３，１２４，１２５にくびれ部（電流狭窄部）１４３が形成される。切り込み１４２は、例えばエッチングにより形成される。ゲート電極１４１が形成されるゲート電極領域のゲート層と、カソード電極１４０が形成されるカソード電極領域におけるゲート層とが、くびれ部１４３により接続されることになる。
【００３２】
半導体層１２３，１２４，１２５にくびれ部１４３が形成されることで、アノード・カソード間に電流の狭窄が生じ、カソード電極１４０下部での発光光量が増大することになる。ここで、くびれ部１４３の幅は小さい方がその分だけ抵抗値が増大するので望ましいが、エッチング精度や耐久性の点から制限がある。
【００３３】
そこで、本実施形態では、図１０に示す従来技術のように、くびれ部１４３を平面図における中央部（平面図においてカソード電極１４０とゲート電極１４１とを結ぶ直線を中心線とする）に形成するのではなく、中心から外れた端部に形成する。一般に、発光光量（発光強度）は電流密度に応じて決定され、電流密度は電極からの距離に反比例する。従って、電極からの距離が大きいほど、電流密度は小さくなり、発光光量は小さくなる。カソード電極領域とゲート電極領域の間にくびれ部１４３を形成する場合、電流密度の小さい部位にくびれ部を形成することで、電流の狭窄効果がより高まり、結果として発光光量が増大する。中心から外れた端部は、カソード電極１４０の中心からの距離が中心部よりも大きいため、従来よりも発光光量が増大する。
【００３４】
本実施形態では、くびれ部１４３の幅を徒に小さくすることなく、くびれ部１４３の形成位置を変えることで発光光量を増大させている点に留意されたい。
【００３５】
なお、本実施形態では、半導体基板上に順次、Ｐ型半導体層１２５、Ｎ型半導体層１２４、Ｐ型半導体層１２３、Ｎ型半導体層１２２を積層する構成（ＰＮＰＮ構造）としているが、図１０に示すように、半導体基板上に順次、Ｎ型半導体層、Ｐ型半導体層、Ｎ型半導体層、Ｐ型半導体層を積層する構成（ＮＰＮＰ構造）としてもよい。この場合には、Ｐ型半導体層上にアノード電極が形成され、基板裏面にカソード電極が形成されるので、アノード電極領域とゲート電極領域の間にくびれ部１４３が形成され、かつ、平面図においてアノード電極とゲート電極とを結ぶ直線を中心線とした場合の中央から外れた端部にくびれ部１４３が形成されることになる。
【００３６】
従って、基板上に順次、第１半導体層、第２半導体層、第３半導体層、第４半導体層が積層され、第１及び第３半導体層は第１の導電型、第２及び第４半導体層は第２の導電型であり、第３半導体層上に第１の電極、第４半導体層上に第２の電極が形成され、基板裏面に第３の電極が形成されるサイリスタ型発光素子において、第１電極が形成される第３半導体層（ゲート層）領域である第１電極領域と、第２電極が形成される第３半導体層領域である第２電極領域の間で第１〜第４半導体層にくびれ部を形成し、かつ、このくびれ部は平面視において第１電極と第２電極を結ぶ中心線から外れた端部に形成されるといえる。
【００３７】
２．第２実施形態
図２に、本実施形態におけるサイリスタ型発光素子の平面図を示す。なお、説明の都合上、図１（ｂ）に示す平面図の方向から時計回りに９０度回転させた状態を示す。
【００３８】
本実施形態においても、第１実施形態と同様に、半導体基板上に、Ｐ型半導体層（Ｐ１）１２５、Ｎ型半導体層（Ｎ１）１２４、Ｐ型半導体層（Ｐ２）１２３、Ｎ型半導体層（Ｎ２）１２２が順次積層される。Ｎ型半導体層（Ｎ２）１２２上のカソード電極領域にカソード電極１４０が形成され、Ｐ型半導体層（Ｐ２）１２３層上のゲート電極領域にゲート電極１４１が形成される。Ｐ型半導体層（Ｐ２）１２３はゲート層として機能し、Ｎ型半導体層（Ｎ２）１２２はカソード層として機能する。また、基板の裏面にはアノード電極が形成される。半導体基板や各半導体層はＧａＡｓ等で構成され、カソード電極１４０及びゲート電極１４１はＡｕ合金で構成される。そして、カソード電極領域とゲート電極領域との間で、半導体層１２３，１２４，１２５の一方の側のみに切り込み１４２を設け、半導体層１２３，１２４，１２５にくびれ部１４３が形成される。
【００３９】
一方、本実施形態では、図２の平面図に示すように、くびれ部１４３は、中央から外れた端部に形成されるとともに、中心線に対して傾斜して形成される。すなわち、くびれ部１４３の延伸方向と中心線とは所定の角度を有して斜めに形成される。中心線は、カソード電極領域の平面形状が矩形形状である場合、その一辺（図では長辺）に略平行であるから、カソード電極領域の一辺の方向に対して所定の角度を有して斜めに形成されるともいえる。上述したように、発光光量（発光強度）は電流密度に応じて決定され、電流密度は電極からの距離に反比例する。従って、電極からの距離が大きいほど、電流密度は小さくなり、発光光量は小さくなる。カソード電極領域のうち、最も電流密度が小さくなるのはカソード電極１４１の中心から最も離れた隅部である。本実施形態では、くびれ部１４３がこの隅部に形成される。最も電流密度が小さい部位においてくびれ部１４３を形成してゲート電極領域のゲート層とカソード電極領域のゲート層とを接続することで、より一層の電流狭窄効果により発光光量が増大する。
【００４０】
本実施形態においても、基板上に順次、Ｎ型半導体層、Ｐ型半導体層、Ｎ型半導体層、Ｐ型半導体層を積層する構成（ＮＰＮＰ構造）としてもよい。この場合には、Ｐ型半導体層上にアノード電極が形成され、基板裏面にカソード電極が形成されるので、アノード電極領域とゲート電極領域の間にくびれ部１４３が形成され、かつ、平面図においてアノード電極とゲート電極とを結ぶ直線を中心線とした場合の中央から外れた隅部にくびれ部１４３が形成され、くびれ部１４３の延伸方向と中心線とは所定の角度を有して斜めに形成されることになる。
【００４１】
３．第３実施形態
図３に、本実施形態におけるサイリスタ型発光素子の平面図を示す。なお、図３も、説明の都合上、図１（ｂ）に示す平面図の方向から時計回りに９０度回転させた状態を示す。
【００４２】
本実施形態においても、第１実施形態と同様に、半導体基板上に、Ｐ型半導体層（Ｐ１）１２５、Ｎ型半導体層（Ｎ１）１２４、Ｐ型半導体層（Ｐ２）１２３、Ｎ型半導体層（Ｎ２）１２２が順次積層される。Ｎ型半導体層（Ｎ２）１２２上のカソード電極領域にカソード電極１４０が形成され、Ｐ型半導体層（Ｐ２）１２３層上のゲート電極領域にゲート電極１４１が形成される。Ｐ型半導体層（Ｐ２）１２３はゲート層として機能し、Ｎ型半導体層（Ｎ２）１２２はカソード層として機能する。また、基板の裏面にはアノード電極が形成される。半導体基板や各半導体層はＧａＡｓ等で構成され、カソード電極１４０及びゲート電極１４１はＡｕ合金で構成される。そして、カソード電極領域とゲート電極領域との間で、半導体層１２３，１２４，１２５の一方の側のみに切り込み１４２を設け、半導体層１２３，１２４，１２５にくびれ部１４３が形成される。
【００４３】
一方、本実施形態では、図３の平面図に示すように、くびれ部１４３は、中央から外れた端部に形成されるとともに、中心線に対して傾斜して形成される。すなわち、くびれ部１４３の延伸方向と中心線とは所定の角度を有して斜めに形成される。所定の角度は、図２に示す第２実施形態とは逆方向である。すなわち、第２実施形態において中心線とくびれ部１４３の延伸方向とのなす角度をプラス方向とすると、第３実施形態の角度はマイナス方向である。本実施形態でも、くびれ部１４３が隅部に形成され、最も電流密度が小さい部位においてくびれ部１４３を形成してゲート電極領域のゲート層とカソード電極領域のゲート層とを接続することで、より一層の電流狭窄効果により発光光量が増大する。
【００４４】
また、本実施形態においても、基板上に順次、Ｎ型半導体層、Ｐ型半導体層、Ｎ型半導体層、Ｐ型半導体層を積層する構成（ＮＰＮＰ構造）としてもよい。この場合には、Ｐ型半導体層上にアノード電極が形成され、基板裏面にカソード電極が形成されるので、アノード電極領域とゲート電極領域の間にくびれ部１４３が形成され、かつ、平面図においてアノード電極とゲート電極とを結ぶ直線を中心線とした場合の中央から外れた隅部にくびれ部１４３が形成され、くびれ部１４３の延伸方向と中心線とは所定の角度を有して斜めに形成されることになる。
【００４５】
４．第４実施形態
図４に、本実施形態におけるサイリスタ型発光素子の平面図を示す。なお、図４も、説明の都合上、図１（ｂ）に示す平面図の方向から時計回りに９０度回転させた状態を示す。図２に示す第２実施形態では、アノード電極領域とゲート電極領域の間にくびれ部１４３が形成され、かつ、平面図においてアノード電極領域の隅部にくびれ部１４３が形成され、くびれ部１４３の延伸方向はカソード電極領域の一辺に対して所定の角度を有して斜めに形成されているが、本実施形態ではこの所定角度を最適化したものである。
【００４６】
すなわち、平面視における２次元平面をｘ−ｙ平面とし、図示のようにｘ−ｙ座標をとると、ゲート電極領域はカソード電極領域に対して−ｘ方向に所定量だけ変位させ、かつ、くびれ部１４３の延伸方向とｘ方向とのなす角度が４５度に設定される。ここで、ｘ方向はｙ方向に垂直であり、ｙ方向は図２における中心線に平行な方向である。ｘ方向から４５度をなすことは、中心線に平行なｙ方向から４５度をなすことを意味する。
【００４７】
くびれ部１４３の延伸方向を、ｘ方向（あるいはｙ方向）に対して４５度をなすように形成することで、電流密度が最も小さい部位での接続が容易化され、発光光量が増大する。
【００４８】
なお、ゲート電極領域をカソード電極領域に対して相対的に−ｘ方向に所定量だけ変位させることで、４５度の傾斜が可能になるとともに、解像度の低下も抑制される。この点については、さらに他の実施形態において詳述する。
【００４９】
５．第５実施形態
図５に、本実施形態におけるサイリスタ型発光素子の平面図を示す。なお、図５も、説明の都合上、図１（ｂ）に示す平面図の方向から時計回りに９０度回転させた状態を示す。図３に示す第３実施形態では、アノード電極領域とゲート電極領域の間にくびれ部１４３が形成され、かつ、平面図においてアノード電極とゲート電極とを結ぶ直線を中心線とした場合の中央から外れた隅部にくびれ部１４３が形成され、くびれ部１４３の延伸方向と中心線とは所定の角度を有して斜めに形成されているが、本実施形態ではこの所定角度を最適化したものである。
【００５０】
すなわち、平面視における２次元平面をｘ−ｙ平面とし、図示のようにｘ−ｙ座標をとると、くびれ部１４３の延伸方向とｘ方向とのなす角度が４５度に設定される。
【００５１】
くびれ部１４３の延伸方向を、ｘ方向（あるいはｙ方向）に対して４５度をなすように形成することで、電流密度が最も小さい部位での接続が容易化され、発光光量が増大する。
【００５２】
なお、本実施形態では、ゲート電極領域をカソード電極領域に対して相対的に−ｘ方向に所定量だけ変位させる必要はなく、カソード電極１４０とゲート電極１４１はｙ方向に整列する。
【００５３】
６．第６実施形態
図６に、本実施形態におけるサイリスタ型発光素子の側面図及び平面図を示す。半導体基板（図示せず）上に、Ｐ型半導体層（Ｐ１）１２５、Ｎ型半導体層（Ｎ１）１２４、Ｐ型半導体層（Ｐ２）１２３、Ｎ型半導体層（Ｎ２）１２２が順次積層される。Ｎ型半導体層（Ｎ２）１２２上のカソード電極領域にカソード電極１４０が形成され、Ｐ型半導体層（Ｐ２）１２３層上のゲート電極領域にゲート電極１４１が形成される。Ｐ型半導体層（Ｐ２）１２３はゲート層として機能し、Ｎ型半導体層（Ｎ２）１２２はカソード層として機能する。また、基板の裏面にはアノード電極（図示せず）が形成される。半導体基板や各半導体層はＧａＡｓ等で構成され、カソード電極１４０及びゲート電極１４１はＡｕ合金で構成される。
【００５４】
また、図６（ｂ）の平面図に示すように、カソード領域とゲート領域との間で、半導体層１２３，１２４，１２５の一方の側のみに切り込み１４２を設け、半導体層１２３，１２４，１２５にくびれ部１４３が形成される。くびれ部１４３は、図４に示す第４実施形態のように、くびれ部１４３の延伸方向とｘ方向（あるいはｙ方向）とのなす角度が４５度に設定される。
【００５５】
一方、本実施形態においては、さらに、図６（ａ）に示すように、くびれ部１４３が所定量だけエッチングされて薄膜化される。すなわち、くびれ部１４３におけるゲート層、つまりＰ型半導体層（Ｐ２）１２３が所定膜厚だけ残してエッチング除去される。くびれ部１４３を薄膜化することで、この部分の抵抗値が増大し、より一層の電流狭窄効果により発光光量が増大する。
【００５６】
７．第７実施形態
図７に、本実施形態におけるサイリスタ型発光素子の平面図を示す。図４に示す第４実施形態のように、くびれ部１４３の延伸方向を、ｘ方向（あるいはｙ方向）に対して４５度をなすように形成する。
【００５７】
また、本実施形態では、ゲート電極領域がカソード電極領域に対して相対的に−ｘ方向に所定量Δｘだけ変位して形成される。言い換えれば、カソード電極領域がゲート電極領域に対して相対的にｘ方向に所定量Δｘだけ変位して形成される。ゲート電極領域とカソード電極領域との間にくびれ部１４３を形成し、このくびれ部１４３の延伸方向をｘ方向に対して４５度となるように傾斜して形成する場合、ゲート電極領域とカソード電極領域がｙ方向に直線上に整列していると（その典型例は図１０である）、図５に示すような形態となり、発光素子間の絶縁性を考慮して発光領域であるカソード領域間の距離を確保するために、発光素子を複数個並列してプリントヘッドを構成する際の主走査方向（図におけるｘ方向に対応）の解像度が低下する場合も想定され得る。
【００５８】
そこで、本実施形態のように、ゲート電極領域とカソード電極領域とをｘ方向に相対的にΔｘだけ変位させることで、発光領域となるカソード領域間の距離をそのまま維持し、これにより主走査方向の解像度が維持される。
【００５９】
なお、本実施形態においても、基板上に順次、Ｎ型半導体層、Ｐ型半導体層、Ｎ型半導体層、Ｐ型半導体層を積層する構成（ＮＰＮＰ構造）としてもよい。この場合には、Ｐ型半導体層上にアノード電極が形成され、基板裏面にカソード電極が形成されるので、アノード電極領域とゲート電極領域の間にくびれ部１４３が形成され、ゲート電極領域とアノード電極領域とをｘ方向に相対的にΔｘだけ変位させることになる。
【００６０】
８．第８実施形態
図８に、本実施形態におけるサイリスタ型発光素子の平面図を示す。図７に示す第７実施形態と同様に、ゲート電極領域をカソード電極領域に対して相対的に−ｘ方向に変位させる（あるいは、カソード電極領域をゲート電極領域に対して相対的にｘ方向に変位させる）ことで主走査方向の解像度を維持するものであるが、その変位量を調整したものである。
【００６１】
すなわち、ゲート電極領域をカソード電極領域に対して相対的に−ｘ方向に変位させると、結果として、そうでない場合に比べてプリントヘッドの幅方向の長さが増大する。そこで、本実施形態では、変位量Δｘをできるだけ抑制することでプリントヘッドの幅方向の長さ増大を抑制する。このため、くびれ部１４３の延伸方向の角度を４５度に維持しつつ、ゲート電極領域とくびれ部１４３との接続部位をゲート電極領域の端部寄りに変位させる。これにより、変位量Δｘが抑制される。
【００６２】
９．第９実施形態
図９に、本実施形態におけるサイリスタ型発光素子の平面図を示す。図７に示す第７実施形態と同様に、ゲート電極領域をカソード電極領域に対して相対的に−ｘ方向に変位させるととともに、カソード電極領域をｘ−ｙ平面内で時計回りに所定角度だけ回転させるものである。言い換えれば、カソード電極領域をゲート電極領域に対して所定角度だけ傾ける。上記の第８実施形態で述べたように、ゲート電極を−ｘ方向に変位させると、主走査方向のプリントヘッドの幅が増大する。そこで、本実施形態では、ゲート電極を−方向に変位させるとともに、カソード電極領域を時計回りに回転させる。カソード電極領域が回転していることで、カソード電極領域の隅部がゲート電極領域に近接することになり、くびれ部１４３の延伸方向をカソード電極１４０に対して４５度に維持することが容易化される。
【００６３】
本実施形態では、カソード電極領域を回転させているため、第８実施形態のようにゲート電極領域とくびれ部１４３との接続部位をゲート電極領域の端部寄りに変位させる必要がない。本実施形態において、カソード電極領域ではなく、ゲート電極領域を反時計回りに回転させてもよいことはいうまでもない。
【００６４】
なお、本願出願人は、くびれ部が存在しない場合、図１０に示すように平面視において中央部にくびれ部が存在する場合、図１に示す第１実施形態の場合、図４に示す第４実施形態の場合で、発光光量が次のように変化することを確認している。
くびれ部が存在しない場合：１．０
中央部にくびれ部が存在する場合：１．０３
第１実施形態の場合：１．０５
第４実施形態の場合：１．０６
【００６５】
なお、上記の数字は、くびれ部が存在しない場合の発光光量を１．０と規格化した場合の数字である。このことからも、本実施形態における発光光量の増大効果は明らかであろう。
【００６６】
以上、各実施形態について説明したが、本発明はこれらに限定されるものではなく、他の変形もあり得る。
【００６７】
例えば、図６に示す第６実施形態では、くびれ部１４３を薄膜化して抵抗値を増大させているが、薄膜化は全ての実施形態に適用してもよい。
【００６８】
また、本実施形態では、くびれ部１４３は平面視において直線状として示しているが、必ずしもこれに限定されるものではなく、一定の曲率を有する曲線状であってもよい。
【００６９】
各実施形態のサイリスタ型発光素子は、画像形成装置のプリントヘッドの回路基板に組み込まれるが、以下、このプリントヘッドの回路基板について簡単に説明しておく。
【００７０】
図１１に、画像形成装置のプリントヘッドに搭載される回路基板及び発光部の平面図を示す。発光部は、回路基板上に、発光素子アレイチップＣ１〜Ｃ６０を主走査方向に二列に対向させて千鳥状に配置される。信号発生回路１００は、回路基板上の所定位置に設けられ、発光部に対して各種駆動信号を供給する。信号発生回路１００には、画像処理された画像データ及び各種制御信号が供給される。信号発生回路１００は、画像データ及び各種制御信号に基づいて、画像データの並び替え等を行う。信号発生回路１００は、各発光チップＣ１〜Ｃ６０に対して点灯信号を出力する。また、信号発生回路１００は、画像データに基づいて、各発光チップＣ１〜Ｃ６０において点灯させるべき発光素子を指定し、記憶するための記憶信号を出力する。さらに、信号発生回路１００は、各種制御信号に基づいて、各発光チップＣ１〜Ｃ６０に対して転送信号を出力する。発光チップＣ１は、複数の発光素子（発光サイリスタ）を組（ブロック）にし、組（ブロック）を単位として点灯／消灯を制御する。例えば、８個の発光素子で１つの組を構成する。発光チップＣ１は、一例として２個のＳＬＥＤ（自己走査型発光素子アレイ）を備える。これらのＳＬＥＤは、それぞれ１２８個の発光サイリスタＬ１〜Ｌ１２８を備える。そして、各発光サイリスタＬ１〜Ｌ１２８は、図１〜図９のいずれかに示す構成である。図４、図６、図７、図８、図９におけるｘ−ｙ方向と図１１における主走査方向、副走査方向との関係は、ｘ方向が主走査方向、ｙ方向が副走査方向に対応する。従って、図４、図７、図８において、ゲート電極領域とカソード電極領域は、プリントヘッドの主走査方向において互いに変位して形成されることになる。ゲート電極領域は転送部、カソード電極領域は発光部として機能するから、転送部と発光部が主走査方向において互いに変位して形成されるといえる。
【符号の説明】
【００７１】
１２２ Ｎ型半導体層（第４半導体層）、１２３ Ｐ型半導体層（第３半導体層）、１２４ Ｎ型半導体層（第２半導体層）、１２５ Ｐ型半導体層（第１半導体層）、１４０ カソード電極、１４１ ゲート電極、１４２ 切り込み、１４３ くびれ部。
【技術分野】
【０００１】
本発明はサイリスタ型発光素子及びプリントヘッドに関する。
【背景技術】
【０００２】
電子写真方式を採用したプリンタや複写機、ファクシミリ等の画像形成装置では、一様に帯電された感光体上に静電潜像を形成し、この静電潜像にトナーを付加して可視化し、記録紙上に転写して定着させる。静電潜像を形成するための記録手段として、最近では、発光素子としての発光ダイオード（ＬＥＤ）を主走査方向に複数配置してなる、ＬＥＤプリントヘッドが採用される場合が多い。
【０００３】
図１０に、特許文献１に示された従来の発光素子の構成を示す。面発光サイリスタであり、ＧａＡｓよりなるＮ型半導体基板１上にＧａＡｓよりなるＮ型半導体層２４、Ｐ型半導体層２３、Ｎ型半導体層２２、Ｐ型半導体層２１が順次積層される。Ｐ型半導体層２１上にＡｕＺｎよりなるアノード電極４０、Ｎ型半導体２２上にＡｕＧｅＮｉよりなるゲート電極４１、Ｎ型基板１の裏面にカソード電極（図示せず）が形成される。
【０００４】
アノード電極領域とゲート電極領域との間で、半導体層２２，２３，２４の両サイドに切り込み４２を設け、半導体層２２，２３，２４にくびれ部４３が形成される。このくびれ部４３の幅は、半導体層２２，２３，２４の幅に比べて小さいので、くびれ部４３の抵抗値が大きくなる。その結果、アノード電極４０からの注入電流は、ゲート電極側に流れず、流入電流はアノード電極下部での発光に寄与する。これにより、くびれ部４３が存在しない場合と比べて発光光量が増大する。
【０００５】
また、特許文献２にも、アノード電極領域とゲート電極領域との間に、半導体層のくびれ部が形成される構成が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平９−２８３７９２号公報
【特許文献２】特開２００１−５３３３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところで、プリントヘッドに用いられる発光素子としては、更なる発光光量の増大を図ることでプリント品質の向上が望まれる。
【０００８】
本発明は、発光光量に優れたサイリスタ型発光素子及びプリントヘッドを提供することを目的とする。
【課題を解決するための手段】
【０００９】
請求項１記載の発明は、基板上に形成された第１導電型の第１半導体層と、前記第１半導体層上に形成された第２導電型の第２半導体層と、前記第２半導体層上に形成された第１導電型の第３半導体層と、前記第３半導体層上に形成された第２導電型の第４半導体層と、前記第３半導体層上に形成されゲート電極として機能する第１電極と、前記第４半導体層上に形成されカソード電極あるいはアノード電極として機能する第２電極と、前記基板の裏面に形成されアノード電極あるいはカソード電極として機能する第３電極と、前記第１半導体層、第２半導体層、及び第３半導体層は、前記第１電極の領域と前記第２電極の領域の間にくびれ部を備え、かつ、前記くびれ部は、平面視において前記第１電極の領域と前記第２電極の領域の端部を接続すべく形成されることを特徴とするサイリスタ型発光素子である。
【００１０】
請求項２記載の発明は、前記第２電極の領域の端部は、前記第２電極の領域のうち、前記第２電極の中心から最も離れた位置であることを特徴とする請求項１記載のサイリスタ型発光素子である。
【００１１】
請求項３記載の発明は、前記第２電極の領域は、平面視において矩形形状をなし、前記くびれ部は、平面視において前記第１電極の領域と前記第２電極の領域の隅部を接続すべく形成されることを特徴とする請求項１記載のサイリスタ型発光素子である。
【００１２】
請求項４記載の発明は、前記くびれ部の延伸方向は、前記第２電極の領域の一辺に対して所定角度を有して斜めに形成されることを特徴とする請求項３記載のサイリスタ型発光素子である。
【００１３】
請求項５記載の発明は、前記発光素子が複数配列する方向を主走査方向とし、前記第１電極の領域と前記第２の電極の領域とが前記主走査方向に所定量だけ相対的に変位することを特徴とする請求項１乃至４のいずれかに記載にサイリスタ型発光素子である。
【００１４】
請求項６記載の発明は、前記発光素子が複数配列する方向を主走査方向とし、前記第１の電極の領域と前記第２の電極の領域とが相対的に所定角度だけ傾いて形成されることを特徴とする請求項１乃至５のいずれかに記載のサイリスタ型発光素子である。
【００１５】
請求項７記載の発明は、前記くびれ部を構成する前記第３半導体層の一部が膜厚方向に除去され、前記くびれ部が薄膜化されることを特徴とする請求項１乃至６のいずれかに記載のサイリスタ型発光素子である。
【００１６】
請求項８記載の発明は、請求項１乃至７のいずれかに記載のサイリスタ型発光素子を主走査方向に複数配列してなる発光素子アレイチップを備えるプリントヘッドである。
【発明の効果】
【００１７】
請求項１記載の発明によれば、くびれ部がない場合、あるいはくびれ部があっても中央に存在する場合に比べて発光光量が増大する。
【００１８】
請求項２記載の発明によれば、発光光量の増大が極大化される。
【００１９】
請求項３記載の発明によれば、発光光量の増大が極大化される。
【００２０】
請求項４記載の発明によれば、発光光量の増大が極大化される。
【００２１】
請求項５記載の発明によれば、発光光量を増大させつつ、主走査方向の解像度を維持し得る。
【００２２】
請求項６記載の発明によれば、発光光量を増大させつつ、主走査方向の解像度を維持し得る。
【００２３】
請求項７記載の発明によれば、発光光量の増大が極大化される。
【００２４】
請求項８記載の発明によれば、発光光量の増大によりプリント品質が向上し得る。
【図面の簡単な説明】
【００２５】
【図１】第１実施形態の発光素子の側面図及び平面図である。
【図２】第２実施形態の発光素子の平面図である。
【図３】第３実施形態の発光素子の平面図である。
【図４】第４実施形態の発光素子の平面図である。
【図５】第５実施形態の発光素子の平面図である。
【図６】第６実施形態の発光素子の側面図及び平面図である。
【図７】第７実施形態の発光素子の平面図である。
【図８】第８実施形態の発光素子の平面図である。
【図９】第９実施形態の発光素子の平面図である。
【図１０】従来技術の発光素子の側面図及び平面図である。
【図１１】プリントヘッドの構成図である。
【発明を実施するための形態】
【００２６】
以下、図面に基づいて本発明の実施形態について説明する。
【００２７】
＜基本原理＞
まず、本実施形態の基本原理について説明する。上記のように、ゲート電極領域とアノード電極領域との間に、くびれ部を形成することで電流を狭窄し、アノード電極下部における実効的な発光光量を増大させることができるが、くびれ部の形状やくびれ部の形成部位を調整することで、実効的な発光光量はより増大し得る。すなわち、くびれ部によりアノード電極とゲート電極との間の抵抗値を増大させ、アノード電極から注入される電流がゲート電極側に流れるのを抑制できる。
【００２８】
本実施形態は、このような技術思想の下で、くびれ部の形状や形成部位を最適化し、これにより電流狭窄効果をより促進するものである。
【００２９】
１．第１実施形態
図１に、第１実施形態におけるサイリスタ型発光素子の側面図及び平面図を示す。図１（ａ）は側面図、図１（ｂ）は平面図である。
【００３０】
半導体基板（図示せず）上に、Ｐ型半導体層（Ｐ１）１２５、Ｎ型半導体層（Ｎ１）１２４、Ｐ型半導体層（Ｐ２）１２３、Ｎ型半導体層（Ｎ２）１２２が順次積層される。Ｎ型半導体層（Ｎ２）１２２上のカソード電極領域にカソード電極１４０が形成され、Ｐ型半導体層（Ｐ２）１２３層上のゲート電極領域にゲート電極１４１が形成される。Ｐ型半導体層（Ｐ２）１２３はゲート層として機能し、Ｎ型半導体層（Ｎ２）１２２はカソード層として機能する。また、基板の裏面にはアノード電極（図示せず）が形成される。半導体基板や各半導体層はＧａＡｓ等で構成され、カソード電極１４０及びゲート電極１４１はＡｕ合金で構成される。
【００３１】
また、図１（ｂ）の平面図に示すように、カソード電極領域とゲート電極領域との間で、半導体層１２３，１２４，１２５の一方の側のみに切り込み１４２を設け、半導体層１２３，１２４，１２５にくびれ部（電流狭窄部）１４３が形成される。切り込み１４２は、例えばエッチングにより形成される。ゲート電極１４１が形成されるゲート電極領域のゲート層と、カソード電極１４０が形成されるカソード電極領域におけるゲート層とが、くびれ部１４３により接続されることになる。
【００３２】
半導体層１２３，１２４，１２５にくびれ部１４３が形成されることで、アノード・カソード間に電流の狭窄が生じ、カソード電極１４０下部での発光光量が増大することになる。ここで、くびれ部１４３の幅は小さい方がその分だけ抵抗値が増大するので望ましいが、エッチング精度や耐久性の点から制限がある。
【００３３】
そこで、本実施形態では、図１０に示す従来技術のように、くびれ部１４３を平面図における中央部（平面図においてカソード電極１４０とゲート電極１４１とを結ぶ直線を中心線とする）に形成するのではなく、中心から外れた端部に形成する。一般に、発光光量（発光強度）は電流密度に応じて決定され、電流密度は電極からの距離に反比例する。従って、電極からの距離が大きいほど、電流密度は小さくなり、発光光量は小さくなる。カソード電極領域とゲート電極領域の間にくびれ部１４３を形成する場合、電流密度の小さい部位にくびれ部を形成することで、電流の狭窄効果がより高まり、結果として発光光量が増大する。中心から外れた端部は、カソード電極１４０の中心からの距離が中心部よりも大きいため、従来よりも発光光量が増大する。
【００３４】
本実施形態では、くびれ部１４３の幅を徒に小さくすることなく、くびれ部１４３の形成位置を変えることで発光光量を増大させている点に留意されたい。
【００３５】
なお、本実施形態では、半導体基板上に順次、Ｐ型半導体層１２５、Ｎ型半導体層１２４、Ｐ型半導体層１２３、Ｎ型半導体層１２２を積層する構成（ＰＮＰＮ構造）としているが、図１０に示すように、半導体基板上に順次、Ｎ型半導体層、Ｐ型半導体層、Ｎ型半導体層、Ｐ型半導体層を積層する構成（ＮＰＮＰ構造）としてもよい。この場合には、Ｐ型半導体層上にアノード電極が形成され、基板裏面にカソード電極が形成されるので、アノード電極領域とゲート電極領域の間にくびれ部１４３が形成され、かつ、平面図においてアノード電極とゲート電極とを結ぶ直線を中心線とした場合の中央から外れた端部にくびれ部１４３が形成されることになる。
【００３６】
従って、基板上に順次、第１半導体層、第２半導体層、第３半導体層、第４半導体層が積層され、第１及び第３半導体層は第１の導電型、第２及び第４半導体層は第２の導電型であり、第３半導体層上に第１の電極、第４半導体層上に第２の電極が形成され、基板裏面に第３の電極が形成されるサイリスタ型発光素子において、第１電極が形成される第３半導体層（ゲート層）領域である第１電極領域と、第２電極が形成される第３半導体層領域である第２電極領域の間で第１〜第４半導体層にくびれ部を形成し、かつ、このくびれ部は平面視において第１電極と第２電極を結ぶ中心線から外れた端部に形成されるといえる。
【００３７】
２．第２実施形態
図２に、本実施形態におけるサイリスタ型発光素子の平面図を示す。なお、説明の都合上、図１（ｂ）に示す平面図の方向から時計回りに９０度回転させた状態を示す。
【００３８】
本実施形態においても、第１実施形態と同様に、半導体基板上に、Ｐ型半導体層（Ｐ１）１２５、Ｎ型半導体層（Ｎ１）１２４、Ｐ型半導体層（Ｐ２）１２３、Ｎ型半導体層（Ｎ２）１２２が順次積層される。Ｎ型半導体層（Ｎ２）１２２上のカソード電極領域にカソード電極１４０が形成され、Ｐ型半導体層（Ｐ２）１２３層上のゲート電極領域にゲート電極１４１が形成される。Ｐ型半導体層（Ｐ２）１２３はゲート層として機能し、Ｎ型半導体層（Ｎ２）１２２はカソード層として機能する。また、基板の裏面にはアノード電極が形成される。半導体基板や各半導体層はＧａＡｓ等で構成され、カソード電極１４０及びゲート電極１４１はＡｕ合金で構成される。そして、カソード電極領域とゲート電極領域との間で、半導体層１２３，１２４，１２５の一方の側のみに切り込み１４２を設け、半導体層１２３，１２４，１２５にくびれ部１４３が形成される。
【００３９】
一方、本実施形態では、図２の平面図に示すように、くびれ部１４３は、中央から外れた端部に形成されるとともに、中心線に対して傾斜して形成される。すなわち、くびれ部１４３の延伸方向と中心線とは所定の角度を有して斜めに形成される。中心線は、カソード電極領域の平面形状が矩形形状である場合、その一辺（図では長辺）に略平行であるから、カソード電極領域の一辺の方向に対して所定の角度を有して斜めに形成されるともいえる。上述したように、発光光量（発光強度）は電流密度に応じて決定され、電流密度は電極からの距離に反比例する。従って、電極からの距離が大きいほど、電流密度は小さくなり、発光光量は小さくなる。カソード電極領域のうち、最も電流密度が小さくなるのはカソード電極１４１の中心から最も離れた隅部である。本実施形態では、くびれ部１４３がこの隅部に形成される。最も電流密度が小さい部位においてくびれ部１４３を形成してゲート電極領域のゲート層とカソード電極領域のゲート層とを接続することで、より一層の電流狭窄効果により発光光量が増大する。
【００４０】
本実施形態においても、基板上に順次、Ｎ型半導体層、Ｐ型半導体層、Ｎ型半導体層、Ｐ型半導体層を積層する構成（ＮＰＮＰ構造）としてもよい。この場合には、Ｐ型半導体層上にアノード電極が形成され、基板裏面にカソード電極が形成されるので、アノード電極領域とゲート電極領域の間にくびれ部１４３が形成され、かつ、平面図においてアノード電極とゲート電極とを結ぶ直線を中心線とした場合の中央から外れた隅部にくびれ部１４３が形成され、くびれ部１４３の延伸方向と中心線とは所定の角度を有して斜めに形成されることになる。
【００４１】
３．第３実施形態
図３に、本実施形態におけるサイリスタ型発光素子の平面図を示す。なお、図３も、説明の都合上、図１（ｂ）に示す平面図の方向から時計回りに９０度回転させた状態を示す。
【００４２】
本実施形態においても、第１実施形態と同様に、半導体基板上に、Ｐ型半導体層（Ｐ１）１２５、Ｎ型半導体層（Ｎ１）１２４、Ｐ型半導体層（Ｐ２）１２３、Ｎ型半導体層（Ｎ２）１２２が順次積層される。Ｎ型半導体層（Ｎ２）１２２上のカソード電極領域にカソード電極１４０が形成され、Ｐ型半導体層（Ｐ２）１２３層上のゲート電極領域にゲート電極１４１が形成される。Ｐ型半導体層（Ｐ２）１２３はゲート層として機能し、Ｎ型半導体層（Ｎ２）１２２はカソード層として機能する。また、基板の裏面にはアノード電極が形成される。半導体基板や各半導体層はＧａＡｓ等で構成され、カソード電極１４０及びゲート電極１４１はＡｕ合金で構成される。そして、カソード電極領域とゲート電極領域との間で、半導体層１２３，１２４，１２５の一方の側のみに切り込み１４２を設け、半導体層１２３，１２４，１２５にくびれ部１４３が形成される。
【００４３】
一方、本実施形態では、図３の平面図に示すように、くびれ部１４３は、中央から外れた端部に形成されるとともに、中心線に対して傾斜して形成される。すなわち、くびれ部１４３の延伸方向と中心線とは所定の角度を有して斜めに形成される。所定の角度は、図２に示す第２実施形態とは逆方向である。すなわち、第２実施形態において中心線とくびれ部１４３の延伸方向とのなす角度をプラス方向とすると、第３実施形態の角度はマイナス方向である。本実施形態でも、くびれ部１４３が隅部に形成され、最も電流密度が小さい部位においてくびれ部１４３を形成してゲート電極領域のゲート層とカソード電極領域のゲート層とを接続することで、より一層の電流狭窄効果により発光光量が増大する。
【００４４】
また、本実施形態においても、基板上に順次、Ｎ型半導体層、Ｐ型半導体層、Ｎ型半導体層、Ｐ型半導体層を積層する構成（ＮＰＮＰ構造）としてもよい。この場合には、Ｐ型半導体層上にアノード電極が形成され、基板裏面にカソード電極が形成されるので、アノード電極領域とゲート電極領域の間にくびれ部１４３が形成され、かつ、平面図においてアノード電極とゲート電極とを結ぶ直線を中心線とした場合の中央から外れた隅部にくびれ部１４３が形成され、くびれ部１４３の延伸方向と中心線とは所定の角度を有して斜めに形成されることになる。
【００４５】
４．第４実施形態
図４に、本実施形態におけるサイリスタ型発光素子の平面図を示す。なお、図４も、説明の都合上、図１（ｂ）に示す平面図の方向から時計回りに９０度回転させた状態を示す。図２に示す第２実施形態では、アノード電極領域とゲート電極領域の間にくびれ部１４３が形成され、かつ、平面図においてアノード電極領域の隅部にくびれ部１４３が形成され、くびれ部１４３の延伸方向はカソード電極領域の一辺に対して所定の角度を有して斜めに形成されているが、本実施形態ではこの所定角度を最適化したものである。
【００４６】
すなわち、平面視における２次元平面をｘ−ｙ平面とし、図示のようにｘ−ｙ座標をとると、ゲート電極領域はカソード電極領域に対して−ｘ方向に所定量だけ変位させ、かつ、くびれ部１４３の延伸方向とｘ方向とのなす角度が４５度に設定される。ここで、ｘ方向はｙ方向に垂直であり、ｙ方向は図２における中心線に平行な方向である。ｘ方向から４５度をなすことは、中心線に平行なｙ方向から４５度をなすことを意味する。
【００４７】
くびれ部１４３の延伸方向を、ｘ方向（あるいはｙ方向）に対して４５度をなすように形成することで、電流密度が最も小さい部位での接続が容易化され、発光光量が増大する。
【００４８】
なお、ゲート電極領域をカソード電極領域に対して相対的に−ｘ方向に所定量だけ変位させることで、４５度の傾斜が可能になるとともに、解像度の低下も抑制される。この点については、さらに他の実施形態において詳述する。
【００４９】
５．第５実施形態
図５に、本実施形態におけるサイリスタ型発光素子の平面図を示す。なお、図５も、説明の都合上、図１（ｂ）に示す平面図の方向から時計回りに９０度回転させた状態を示す。図３に示す第３実施形態では、アノード電極領域とゲート電極領域の間にくびれ部１４３が形成され、かつ、平面図においてアノード電極とゲート電極とを結ぶ直線を中心線とした場合の中央から外れた隅部にくびれ部１４３が形成され、くびれ部１４３の延伸方向と中心線とは所定の角度を有して斜めに形成されているが、本実施形態ではこの所定角度を最適化したものである。
【００５０】
すなわち、平面視における２次元平面をｘ−ｙ平面とし、図示のようにｘ−ｙ座標をとると、くびれ部１４３の延伸方向とｘ方向とのなす角度が４５度に設定される。
【００５１】
くびれ部１４３の延伸方向を、ｘ方向（あるいはｙ方向）に対して４５度をなすように形成することで、電流密度が最も小さい部位での接続が容易化され、発光光量が増大する。
【００５２】
なお、本実施形態では、ゲート電極領域をカソード電極領域に対して相対的に−ｘ方向に所定量だけ変位させる必要はなく、カソード電極１４０とゲート電極１４１はｙ方向に整列する。
【００５３】
６．第６実施形態
図６に、本実施形態におけるサイリスタ型発光素子の側面図及び平面図を示す。半導体基板（図示せず）上に、Ｐ型半導体層（Ｐ１）１２５、Ｎ型半導体層（Ｎ１）１２４、Ｐ型半導体層（Ｐ２）１２３、Ｎ型半導体層（Ｎ２）１２２が順次積層される。Ｎ型半導体層（Ｎ２）１２２上のカソード電極領域にカソード電極１４０が形成され、Ｐ型半導体層（Ｐ２）１２３層上のゲート電極領域にゲート電極１４１が形成される。Ｐ型半導体層（Ｐ２）１２３はゲート層として機能し、Ｎ型半導体層（Ｎ２）１２２はカソード層として機能する。また、基板の裏面にはアノード電極（図示せず）が形成される。半導体基板や各半導体層はＧａＡｓ等で構成され、カソード電極１４０及びゲート電極１４１はＡｕ合金で構成される。
【００５４】
また、図６（ｂ）の平面図に示すように、カソード領域とゲート領域との間で、半導体層１２３，１２４，１２５の一方の側のみに切り込み１４２を設け、半導体層１２３，１２４，１２５にくびれ部１４３が形成される。くびれ部１４３は、図４に示す第４実施形態のように、くびれ部１４３の延伸方向とｘ方向（あるいはｙ方向）とのなす角度が４５度に設定される。
【００５５】
一方、本実施形態においては、さらに、図６（ａ）に示すように、くびれ部１４３が所定量だけエッチングされて薄膜化される。すなわち、くびれ部１４３におけるゲート層、つまりＰ型半導体層（Ｐ２）１２３が所定膜厚だけ残してエッチング除去される。くびれ部１４３を薄膜化することで、この部分の抵抗値が増大し、より一層の電流狭窄効果により発光光量が増大する。
【００５６】
７．第７実施形態
図７に、本実施形態におけるサイリスタ型発光素子の平面図を示す。図４に示す第４実施形態のように、くびれ部１４３の延伸方向を、ｘ方向（あるいはｙ方向）に対して４５度をなすように形成する。
【００５７】
また、本実施形態では、ゲート電極領域がカソード電極領域に対して相対的に−ｘ方向に所定量Δｘだけ変位して形成される。言い換えれば、カソード電極領域がゲート電極領域に対して相対的にｘ方向に所定量Δｘだけ変位して形成される。ゲート電極領域とカソード電極領域との間にくびれ部１４３を形成し、このくびれ部１４３の延伸方向をｘ方向に対して４５度となるように傾斜して形成する場合、ゲート電極領域とカソード電極領域がｙ方向に直線上に整列していると（その典型例は図１０である）、図５に示すような形態となり、発光素子間の絶縁性を考慮して発光領域であるカソード領域間の距離を確保するために、発光素子を複数個並列してプリントヘッドを構成する際の主走査方向（図におけるｘ方向に対応）の解像度が低下する場合も想定され得る。
【００５８】
そこで、本実施形態のように、ゲート電極領域とカソード電極領域とをｘ方向に相対的にΔｘだけ変位させることで、発光領域となるカソード領域間の距離をそのまま維持し、これにより主走査方向の解像度が維持される。
【００５９】
なお、本実施形態においても、基板上に順次、Ｎ型半導体層、Ｐ型半導体層、Ｎ型半導体層、Ｐ型半導体層を積層する構成（ＮＰＮＰ構造）としてもよい。この場合には、Ｐ型半導体層上にアノード電極が形成され、基板裏面にカソード電極が形成されるので、アノード電極領域とゲート電極領域の間にくびれ部１４３が形成され、ゲート電極領域とアノード電極領域とをｘ方向に相対的にΔｘだけ変位させることになる。
【００６０】
８．第８実施形態
図８に、本実施形態におけるサイリスタ型発光素子の平面図を示す。図７に示す第７実施形態と同様に、ゲート電極領域をカソード電極領域に対して相対的に−ｘ方向に変位させる（あるいは、カソード電極領域をゲート電極領域に対して相対的にｘ方向に変位させる）ことで主走査方向の解像度を維持するものであるが、その変位量を調整したものである。
【００６１】
すなわち、ゲート電極領域をカソード電極領域に対して相対的に−ｘ方向に変位させると、結果として、そうでない場合に比べてプリントヘッドの幅方向の長さが増大する。そこで、本実施形態では、変位量Δｘをできるだけ抑制することでプリントヘッドの幅方向の長さ増大を抑制する。このため、くびれ部１４３の延伸方向の角度を４５度に維持しつつ、ゲート電極領域とくびれ部１４３との接続部位をゲート電極領域の端部寄りに変位させる。これにより、変位量Δｘが抑制される。
【００６２】
９．第９実施形態
図９に、本実施形態におけるサイリスタ型発光素子の平面図を示す。図７に示す第７実施形態と同様に、ゲート電極領域をカソード電極領域に対して相対的に−ｘ方向に変位させるととともに、カソード電極領域をｘ−ｙ平面内で時計回りに所定角度だけ回転させるものである。言い換えれば、カソード電極領域をゲート電極領域に対して所定角度だけ傾ける。上記の第８実施形態で述べたように、ゲート電極を−ｘ方向に変位させると、主走査方向のプリントヘッドの幅が増大する。そこで、本実施形態では、ゲート電極を−方向に変位させるとともに、カソード電極領域を時計回りに回転させる。カソード電極領域が回転していることで、カソード電極領域の隅部がゲート電極領域に近接することになり、くびれ部１４３の延伸方向をカソード電極１４０に対して４５度に維持することが容易化される。
【００６３】
本実施形態では、カソード電極領域を回転させているため、第８実施形態のようにゲート電極領域とくびれ部１４３との接続部位をゲート電極領域の端部寄りに変位させる必要がない。本実施形態において、カソード電極領域ではなく、ゲート電極領域を反時計回りに回転させてもよいことはいうまでもない。
【００６４】
なお、本願出願人は、くびれ部が存在しない場合、図１０に示すように平面視において中央部にくびれ部が存在する場合、図１に示す第１実施形態の場合、図４に示す第４実施形態の場合で、発光光量が次のように変化することを確認している。
くびれ部が存在しない場合：１．０
中央部にくびれ部が存在する場合：１．０３
第１実施形態の場合：１．０５
第４実施形態の場合：１．０６
【００６５】
なお、上記の数字は、くびれ部が存在しない場合の発光光量を１．０と規格化した場合の数字である。このことからも、本実施形態における発光光量の増大効果は明らかであろう。
【００６６】
以上、各実施形態について説明したが、本発明はこれらに限定されるものではなく、他の変形もあり得る。
【００６７】
例えば、図６に示す第６実施形態では、くびれ部１４３を薄膜化して抵抗値を増大させているが、薄膜化は全ての実施形態に適用してもよい。
【００６８】
また、本実施形態では、くびれ部１４３は平面視において直線状として示しているが、必ずしもこれに限定されるものではなく、一定の曲率を有する曲線状であってもよい。
【００６９】
各実施形態のサイリスタ型発光素子は、画像形成装置のプリントヘッドの回路基板に組み込まれるが、以下、このプリントヘッドの回路基板について簡単に説明しておく。
【００７０】
図１１に、画像形成装置のプリントヘッドに搭載される回路基板及び発光部の平面図を示す。発光部は、回路基板上に、発光素子アレイチップＣ１〜Ｃ６０を主走査方向に二列に対向させて千鳥状に配置される。信号発生回路１００は、回路基板上の所定位置に設けられ、発光部に対して各種駆動信号を供給する。信号発生回路１００には、画像処理された画像データ及び各種制御信号が供給される。信号発生回路１００は、画像データ及び各種制御信号に基づいて、画像データの並び替え等を行う。信号発生回路１００は、各発光チップＣ１〜Ｃ６０に対して点灯信号を出力する。また、信号発生回路１００は、画像データに基づいて、各発光チップＣ１〜Ｃ６０において点灯させるべき発光素子を指定し、記憶するための記憶信号を出力する。さらに、信号発生回路１００は、各種制御信号に基づいて、各発光チップＣ１〜Ｃ６０に対して転送信号を出力する。発光チップＣ１は、複数の発光素子（発光サイリスタ）を組（ブロック）にし、組（ブロック）を単位として点灯／消灯を制御する。例えば、８個の発光素子で１つの組を構成する。発光チップＣ１は、一例として２個のＳＬＥＤ（自己走査型発光素子アレイ）を備える。これらのＳＬＥＤは、それぞれ１２８個の発光サイリスタＬ１〜Ｌ１２８を備える。そして、各発光サイリスタＬ１〜Ｌ１２８は、図１〜図９のいずれかに示す構成である。図４、図６、図７、図８、図９におけるｘ−ｙ方向と図１１における主走査方向、副走査方向との関係は、ｘ方向が主走査方向、ｙ方向が副走査方向に対応する。従って、図４、図７、図８において、ゲート電極領域とカソード電極領域は、プリントヘッドの主走査方向において互いに変位して形成されることになる。ゲート電極領域は転送部、カソード電極領域は発光部として機能するから、転送部と発光部が主走査方向において互いに変位して形成されるといえる。
【符号の説明】
【００７１】
１２２ Ｎ型半導体層（第４半導体層）、１２３ Ｐ型半導体層（第３半導体層）、１２４ Ｎ型半導体層（第２半導体層）、１２５ Ｐ型半導体層（第１半導体層）、１４０ カソード電極、１４１ ゲート電極、１４２ 切り込み、１４３ くびれ部。
【特許請求の範囲】
【請求項１】
基板上に形成された第１導電型の第１半導体層と、
前記第１半導体層上に形成された第２導電型の第２半導体層と、
前記第２半導体層上に形成された第１導電型の第３半導体層と、
前記第３半導体層上に形成された第２導電型の第４半導体層と、
前記第３半導体層上に形成されゲート電極として機能する第１電極と、
前記第４半導体層上に形成されカソード電極あるいはアノード電極として機能する第２電極と、
前記基板の裏面に形成されアノード電極あるいはカソード電極として機能する第３電極と、
前記第１半導体層、第２半導体層、及び第３半導体層は、前記第１電極の領域と前記第２電極の領域の間にくびれ部を備え、かつ、前記くびれ部は、平面視において前記第１電極の領域と前記第２電極の領域の端部を接続すべく形成される
ことを特徴とするサイリスタ型発光素子。
【請求項２】
前記第２電極の領域の端部は、前記第２電極の領域のうち、前記第２電極の中心から最も離れた位置であることを特徴とする請求項１記載のサイリスタ型発光素子。
【請求項３】
前記第２電極の領域は、平面視において矩形形状をなし、
前記くびれ部は、平面視において前記第１電極の領域と前記第２電極の領域の隅部を接続すべく形成される
ことを特徴とする請求項１記載のサイリスタ型発光素子。
【請求項４】
前記くびれ部の延伸方向は、前記第２電極の領域の一辺に対して所定角度を有して斜めに形成されることを特徴とする請求項３記載のサイリスタ型発光素子。
【請求項５】
前記発光素子が複数配列する方向を主走査方向とし、
前記第１電極の領域と前記第２の電極の領域とが前記主走査方向に所定量だけ相対的に変位することを特徴とする請求項１乃至４のいずれかに記載にサイリスタ型発光素子。
【請求項６】
前記発光素子が複数配列する方向を主走査方向とし、
前記第１の電極の領域と前記第２の電極の領域とが相対的に所定角度だけ傾いて形成されることを特徴とする請求項１乃至５のいずれかに記載のサイリスタ型発光素子。
【請求項７】
前記くびれ部を構成する前記第３半導体層の一部が膜厚方向に除去され、前記くびれ部が薄膜化されることを特徴とする請求項１乃至６のいずれかに記載のサイリスタ型発光素子。
【請求項８】
請求項１乃至７のいずれかに記載のサイリスタ型発光素子を主走査方向に複数配列してなる発光素子アレイチップを備えるプリントヘッド。
【請求項１】
基板上に形成された第１導電型の第１半導体層と、
前記第１半導体層上に形成された第２導電型の第２半導体層と、
前記第２半導体層上に形成された第１導電型の第３半導体層と、
前記第３半導体層上に形成された第２導電型の第４半導体層と、
前記第３半導体層上に形成されゲート電極として機能する第１電極と、
前記第４半導体層上に形成されカソード電極あるいはアノード電極として機能する第２電極と、
前記基板の裏面に形成されアノード電極あるいはカソード電極として機能する第３電極と、
前記第１半導体層、第２半導体層、及び第３半導体層は、前記第１電極の領域と前記第２電極の領域の間にくびれ部を備え、かつ、前記くびれ部は、平面視において前記第１電極の領域と前記第２電極の領域の端部を接続すべく形成される
ことを特徴とするサイリスタ型発光素子。
【請求項２】
前記第２電極の領域の端部は、前記第２電極の領域のうち、前記第２電極の中心から最も離れた位置であることを特徴とする請求項１記載のサイリスタ型発光素子。
【請求項３】
前記第２電極の領域は、平面視において矩形形状をなし、
前記くびれ部は、平面視において前記第１電極の領域と前記第２電極の領域の隅部を接続すべく形成される
ことを特徴とする請求項１記載のサイリスタ型発光素子。
【請求項４】
前記くびれ部の延伸方向は、前記第２電極の領域の一辺に対して所定角度を有して斜めに形成されることを特徴とする請求項３記載のサイリスタ型発光素子。
【請求項５】
前記発光素子が複数配列する方向を主走査方向とし、
前記第１電極の領域と前記第２の電極の領域とが前記主走査方向に所定量だけ相対的に変位することを特徴とする請求項１乃至４のいずれかに記載にサイリスタ型発光素子。
【請求項６】
前記発光素子が複数配列する方向を主走査方向とし、
前記第１の電極の領域と前記第２の電極の領域とが相対的に所定角度だけ傾いて形成されることを特徴とする請求項１乃至５のいずれかに記載のサイリスタ型発光素子。
【請求項７】
前記くびれ部を構成する前記第３半導体層の一部が膜厚方向に除去され、前記くびれ部が薄膜化されることを特徴とする請求項１乃至６のいずれかに記載のサイリスタ型発光素子。
【請求項８】
請求項１乃至７のいずれかに記載のサイリスタ型発光素子を主走査方向に複数配列してなる発光素子アレイチップを備えるプリントヘッド。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１１−２５８８６４（Ｐ２０１１−２５８８６４Ａ）
【公開日】平成２３年１２月２２日（２０１１．１２．２２）
【国際特許分類】
【出願番号】特願２０１０−１３３８０７（Ｐ２０１０−１３３８０７）
【出願日】平成２２年６月１１日（２０１０．６．１１）
【出願人】（０００００５４９６）富士ゼロックス株式会社 (21,908)
【Ｆターム（参考）】
【公開日】平成２３年１２月２２日（２０１１．１２．２２）
【国際特許分類】
【出願日】平成２２年６月１１日（２０１０．６．１１）
【出願人】（０００００５４９６）富士ゼロックス株式会社 (21,908)
【Ｆターム（参考）】
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