スピンＭＯＳ電界効果トランジスタ
【課題】低電圧のスピン注入電流により高抵抗状態から低抵抗状態へ書き換えることができるスピンＭＯＳＦＥＴを提供する。
【解決手段】ｐウエル２にはソース領域３及びドレイン領域４が形成されている。ソース領域３上には強磁性体層６が形成され、ドレイン領域４上には強磁性体層９が形成されている。強磁性体層９上には、非磁性体層１０、第３強磁性体層１１が形成されている。ｐウエル２上にはオーミック電極１３が形成されている。強磁性体層６と強磁性体層１１は磁化が不変とされ、強磁性体層９は磁化が可変とされる。さらに、強磁性体層１１とオーミック電極１３との間には、強磁性体層９を介して電流が流される。
【解決手段】ｐウエル２にはソース領域３及びドレイン領域４が形成されている。ソース領域３上には強磁性体層６が形成され、ドレイン領域４上には強磁性体層９が形成されている。強磁性体層９上には、非磁性体層１０、第３強磁性体層１１が形成されている。ｐウエル２上にはオーミック電極１３が形成されている。強磁性体層６と強磁性体層１１は磁化が不変とされ、強磁性体層９は磁化が可変とされる。さらに、強磁性体層１１とオーミック電極１３との間には、強磁性体層９を介して電流が流される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スピンＭＯＳ電界効果トランジスタに関し、例えばスピンＭＯＳ電界効果トランジスタの書き込み方法に関する。
【背景技術】
【０００２】
近年、電子のスピン自由度を利用したスピンエレクトロニクスデバイスの研究開発が盛んに行われている。トンネル磁気抵抗効果(ＴＭＲ:Tunneling MagnetoResistance effect)を基礎とする研究が勢いを増しており、磁気ランダムアクセスメモリ(ＭＲＡＭ:Magnetic Random Access Memory)やハードディスクドライブ（ＨＤＤ）の再生ヘッドなどに応用されるに至っている。
【０００３】
また、磁性体とＭＯＳ電界効果トランジスタ(ＭＯＳＦＥＴ)とを組み合わせたスピンＭＯＳ電界効果トランジスタ（以下、スピンＭＯＳＦＥＴ）（例えば、非特許文献１参照）によって、ＡＮＤゲートやＯＲゲートなどの基本論理ゲートを構成し、磁性体の磁化状態を書き換えることにより、これらの基本論理ゲートを変更することができるリコンフィグラブル論理回路が提案されている。リコンフィグラブル論理回路では、ハードウエアを作製後に回路の論理を変更できるため、論理回路を再構成することにより、不具合の修正や学習機能が可能になる。
【０００４】
現在の半導体技術を基にしたリコンフィグラブル論理回路として、ＦＰＧＡ(Field Programmable Gate Array)と呼ばれる集積回路がある。ＦＰＧＡは、内部のＳＲＡＭメモリに情報を蓄え、このメモリに記憶された内容により、リコンフィグラブル論理回路の論理と結線とを制御することができる。このように、ソフトウエアで論理を変更できるため、ハードウエアを作製後に回路の修正が可能となる。複雑化する集積回路を短納期で安価に実現する手段として、近年急速に伸びている。
【０００５】
スピンＭＯＳＦＥＴはソース及びドレインに付加した磁性体の磁化状態により論理を記憶させておき、磁性体の磁化の向きを反転させることにより、論理状態を書き換えることができる素子である。スピンＭＯＳＦＥＴのゲートに電圧を印加してソースとドレインの間が導通状態のときに、ソース及びドレインに付与した磁性体の磁化の向きが平行である平行状態の場合と、磁化の向きが反平行である反平行状態の場合とで磁性体間の抵抗値が異なる。平行状態と反平行状態のいずれかの状態で、ソースとドレインに付与した磁性体間の抵抗値が大きい方を高抵抗状態、小さい方を低抵抗状態とする。
【０００６】
抵抗の変化率を磁気抵抗変化率ＭＲとし、以下で定義する。
【０００７】
ＭＲ＝（高抵抗状態の抵抗値／低抵抗状態の抵抗値）−１
スピンＭＯＳＦＥＴの書き換えは、ソースおよびドレインに付与した磁性体間にチャネルを通してスピン注入電流を流し、磁性体を磁化反転させることにより行う。磁化の向きはスピン注入電流の向きにより決まる。スピン注入電流による磁化反転電流は、高抵抗状態から低抵抗状態への磁化反転電流Ｉｃ（高から低）と、低抵抗状態から高抵抗状態への磁化反転電流Ｉｃ（低から高）の比ｉｃを以下で定義する。
【０００８】
ｉｃ＝Ｉｃ（低から高）／Ｉｃ（高から低）
また、高抵抗状態から低抵抗状態への磁化反転電圧Ｖｃ（高から低）と、低抵抗状態から高抵抗状態への磁化反転電圧ｃ（低から高）の比Ｖｃを以下で定義する。
【０００９】
ｖｃ＝Ｖｃ（高から低）／Ｖｃ（低から高）
ｖｃは、ｉｃとＭＲを用いて以下であらわせる。
【００１０】
ｖｃ＝（１＋ＭＲ）／ｉｃ
磁性体にスピン偏極率の高い材料、もしくは磁性体と半導体の間にスピンフィルターとなるトンネルバリア層を挿入したスピンＭＯＳＦＥＴでは、ＭＲを１０００％以上の大きな値にすることができる。一方、ＭＲが高いスピンＭＯＳＦＥＴにおいても、ｉｃは０．５から２程度の値である。そのため、ＭＲが大きなスピンＭＯＳＦＥＴでは、ｖｃが大きな値となる。つまり、高抵抗状態から低抵抗状態への磁化反転電圧Ｖｃ（高から低）が、低抵抗状態から高抵抗状態への磁化反転電圧ｃ（低から高）に比べて非常に大きくなる。例えばＶｃ（低から高）＝１Ｖ、ＭＲ＝１０００％、ｉｃ＝２の場合、Ｖｃ（高から低）＝５．５Ｖとなる。
【００１１】
従って、高抵抗状態から低抵抗状態への書き換えには、高電圧が必要になる。高電圧をスピンＭＯＳＦＥＴ素子に印加する場合、昇圧回路などの余分な回路が必要になり、集積化が難しくなるという課題がある。また、高電圧を印加する場合は、消費電力が大きくなり、発熱量が増えるために集積化が難しくなるという課題がある。
【非特許文献１】ACM Transactions on Storage, Vol. 2, No. 2, 2006, pp. 197-219
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明は、低電圧のスピン注入電流により高抵抗状態から低抵抗状態へ書き換えることができるスピンＭＯＳＦＥＴを提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明の一実施態様のスピンＭＯＳ電界効果トランジスタは、半導体領域に形成されたソース領域及びドレイン領域と、前記ソース領域あるいは前記ドレイン領域のいずれか一方上に形成された第１強磁性体層と、前記ソース領域あるいは前記ドレイン領域のいずれか他方上に形成された第２強磁性体層と、前記第２強磁性体層上に形成された非磁性体層と、前記非磁性体層上に形成された第３強磁性体層と、前記半導体領域上に形成されたオーミック電極とを具備し、前記第１強磁性体層と前記第３強磁性体層は磁化が不変とされ、前記第２強磁性体層は磁化が可変とされ、前記第３強磁性体層と前記オーミック電極との間には前記第２強磁性体層を介して電流が流されることを特徴とする。
【００１４】
本発明の他の実施態様のスピンＭＯＳ電界効果トランジスタは、半導体領域に形成されたソース領域及びドレイン領域と、前記ソース領域あるいは前記ドレイン領域のいずれか一方上に形成された第１強磁性体層と、前記ソース領域あるいは前記ドレイン領域のいずれか他方上に形成された第２強磁性体層と、前記第２強磁性体層上に形成された非磁性体層と、前記非磁性体層上に形成された第３強磁性体層と、前記ソース領域あるいは前記ドレイン領域の前記いずれか他方上に形成された導電体層とを具備し、前記第１強磁性体層と前記第３強磁性体層は磁化が不変とされ、前記第２強磁性体層は磁化が可変とされ、前記第３強磁性体層と前記導電体層との間には前記第２強磁性体層を介して電流が流されることを特徴とする。
【発明の効果】
【００１５】
本発明によれば、低電圧のスピン注入電流により高抵抗状態から低抵抗状態へ書き換えることができるスピンＭＯＳＦＥＴを提供することが可能である。
【発明を実施するための最良の形態】
【００１６】
以下に、本発明の実施形態を、図面を参照して詳細に説明する。ただし、図面は模式的なものであり、各部分の大きさ、各電圧の高さおよび各時間の長さ、部分間の大きさの比率、電圧間の比率、時間の間隔などは現実のものとは異なる。また、図面の相互間においても、同じ部分を指す場合であっても、互いの寸法や比率が異なって示されている部分もある。
【００１７】
［第１実施形態］
本発明の第１実施形態によるｎ型スピンＭＯＳＦＥＴの書き込み方法を、図１（ａ）、図１（ｂ）、図２（ａ）及び図２（ｂ）を参照して説明する。
【００１８】
図１（ａ）は、第１実施形態のｎ型スピンＭＯＳＦＥＴの構造を示す断面図である。
【００１９】
本実施形態のｎ型スピンＭＯＳＦＥＴは、図１（ａ）に示すように、半導体基板１に、ｐ型領域のｐウエル２、ｎ型領域のソース領域３及びｎ型領域のドレイン領域４を持ち、ソース領域３上にトンネルバリア層５／強磁性体層６／反強磁性体層７の順序で積層された構造を備え、ドレイン領域４上にトンネルバリア層８／強磁性体層９／非磁性体層１０／強磁性体層１１／反強磁性体層１２の順序で積層された構造を備える。ｐウエル２上にはオーミック電極１３を備え、オーミック電極１３によりｐウエル２にバイアス電圧が印加できる構造を有する。
【００２０】
詳述すると、半導体基板１にはｐウエル２が形成され、ｐウエル２にはソース領域３、及びドレイン領域４が形成されている。ソース領域３上にはトンネルバリア層５が形成され、トンネルバリア層５上には強磁性体層６が形成されている。さらに、強磁性体層６上には反強磁性体層７が形成されている。
【００２１】
ドレイン領域４上にはトンネルバリア層８が形成され、トンネルバリア層８上には強磁性体層９が形成されている。強磁性体層９上には非磁性体層１０が形成され、非磁性体層１０上には強磁性体層１１が形成されている。さらに、強磁性体層１１上には反強磁性体層１２が形成されている。
【００２２】
ｐウエル２上には、オーミック電極１３が形成されている。ソース領域３とドレイン領域４間のｐウエル２上にはゲート絶縁膜１４が形成され、ゲート絶縁膜１４上にはゲート電極１５が形成されている。
【００２３】
前述したように、強磁性体層６上には反強磁性体層７が、強磁性体層１１上には反強磁性体層１２がそれぞれ付与されており、強磁性体層６の磁化と強磁性体層１１の磁化は平行な向きに設定されている。強磁性体層９と強磁性体層６との磁化の向きは、強磁性体層９の磁化の向きが強磁性体層６の磁化の向きと平行である平行状態、もしくは強磁性体層９の磁化の向きが強磁性体層６の磁化の向きと反平行である反平行状態の２つの状態のいずれかの状態になる。ここで、ある磁化の向きに対して「平行」とは、２つの磁化の向きが略一致することを意味し、ある磁化の向きに対して「反平行」とは、２つの磁化の向きが互いに略反対であることを意味する。
【００２４】
強磁性体層６及び強磁性体層１１は、磁化が維持されるピン層（磁化固定層）として機能する強磁性体であり、その磁化は所定の方向に固定される。強磁性体層９は、磁化が変化するフリー層（磁化自由層）として機能する強磁性体であり、外部から与えられる磁界やスピン注入によって、その磁化の向きが変化する。換言すると、強磁性体層６及び強磁性体層１１は磁化が不変とされ、強磁性体層９は磁化が可変とされる。なお、強磁性体層６、強磁性体層９、及び強磁性体層１１の磁化の向きは、膜面に対して平行（面内磁化）であってもよいし、垂直（垂直磁化）であってもよい。
【００２５】
図１（ｂ）は、第１実施形態のｎ型スピンＭＯＳＦＥＴにおいて、書き込み電流を流した様子を示す断面図である。本実施形態のスピンＭＯＳＦＥＴは、図１(ｂ)において、端子Ｇに電源電圧Ｖdd程度の電圧が印加されているときの端子Ｄと端子Ｓの間の抵抗値ＲＤＳが、前述した平行状態と反平行状態で異なることを利用して、論理を変更する。ここで、抵抗値ＲＤＳが大きい状態を高抵抗状態とし、抵抗値ＲＤＳが小さい状態を低抵抗状態とする。本実施形態では、強磁性体層９の磁化の向きが強磁性体層６の磁化の向きと平行である場合が低抵抗状態となり、強磁性体層９の磁化の向きが強磁性体層６の磁化の向きと反平行である場合が高抵抗状態となる。しかし、後述するようにこれに限られない。
【００２６】
端子Ｇに電源電圧Ｖdd程度の電圧が印加されているときの、端子Ｄから端子Ｓへの電流−電圧特性を図２（ａ）に示す。強磁性体層９は、強磁性体層９と強磁性体層１１の間に流れるスピン注入電流により磁化反転を起こす。このため、スピン注入磁化反転電流値Ｉ１ｃ（高）およびＩ１ｃ（低）で、磁化反転に伴う電流−電圧特性の跳びが観測される。ここで、高抵抗状態から低抵抗状態へ遷移するときの電流値をＩ１ｃ（高）、電圧値をＶ１ｃ（高）とし、低抵抗状態から高抵抗状態へ遷移するときの電流値をＩ１ｃ(低）、電圧値をＶ１ｃ（低）とする。本実施形態ではＶ１ｃ（高）がＶ１ｃ（低）に対して非常に大きくなっている。つまり、Ｖ１ｃ（高）＞＞Ｖ１ｃ(低）である。
【００２７】
電流の向き１を端子Ｄから端子Ｓに流れる向きとし、電流の向き２を端子Ｗから端子Ｄに流れる向きとする。図１（ｂ）における端子Ｗから端子Ｄへの電流−電圧特性を図２(ｂ)に示す。ｐウエル２とドレイン領域４はｐｎ接合となっているため、負バイアスには電流が流れない。また、電流値Ｉ２ｃにおいて強磁性体層９の磁化反転に伴い、電流−電圧特性に跳びが観測される。この跳びは、強磁性体層９／非磁性体層１０／強磁性体層１１におけるトンネル磁気抵抗効果による。
【００２８】
端子Ｗから端子Ｄまでの経路では、トンネルバリア層８におけるトンネル抵抗と非磁性体層１０におけるトンネル抵抗が直列に並んでいる。本実施形態では、トンネルバリア層８と非磁性体層１０は同じ材料の絶縁体を用いているが、トンネルバリア層８の厚さが非磁性体層１０よりも厚いため、正バイアス時の端子Ｗから端子Ｄまでの抵抗は、トンネルバリア層８のトンネル抵抗が支配的である。したがって、強磁性体層９／非磁性体層１０／強磁性体層１１におけるトンネル磁気抵抗効果による電流−電圧特性の跳びは、図２（ａ）に示した跳びに比べて非常に小さい。
【００２９】
本実施形態のスピンＭＯＳＦＥＴにおいて、低抵抗状態から高抵抗状態への遷移は、電流の向き１にスピン注入電流を流し、高抵抗状態から低抵抗状態への遷移は電流の向き２にスピン注入電流を流す。向き１に流れる電流により、強磁性体層９を通過したスピン偏極電子は非磁性体層１０を介して強磁性体層１１に到達し、強磁性体層１１にて反射されて再び強磁性体層９に注入される。これにより、強磁性体層９の磁化の向きは強磁性体層１１に対して反平行の向きとなる。即ち、強磁性体層９の磁化の向きは強磁性体層６の磁化の向きに対して反平行となり、低抵抗状態から高抵抗状態へと遷移する。一方、向き２に流れる電流により、強磁性体層１１を通過したスピン偏極電子は非磁性体層１０を介して強磁性体層９に注入される。これにより、強磁性体層９の磁化の向きは強磁性体層１１に対して平行の向きとなる。即ち、強磁性体層９の磁化の向きは強磁性体層６の磁化の向きに対して平行となり、高抵抗状態から低抵抗状態へと遷移する。
【００３０】
なお、高抵抗状態から高抵抗状態への遷移（高抵抗状態の維持）の場合には、スピン注入電流の向きを向き１とし、低抵抗状態から低抵抗状態への遷移（低抵抗状態の維持）の場合には、スピン注入電流の向きを向き２とすれば良い。高抵抗状態の維持の場合には、向き１にスピン注入電流を流す必要は無く、印加電圧を低電圧とすることができる。一方、低抵抗状態の維持の場合にも、向き２にスピン注入電流を流す必要は無いが、向き２に電流を流すことにより低電圧の印加で低抵抗状態を維持することができる。以上のことから、スピンＭＯＳＦＥＴの抵抗状態を書き込み前に予め検出することは必要ではなく、高抵抗状態を書き込む場合にはスピン注入電流の向きを向き１とし、低抵抗状態を書き込む場合にはスピン注入電流の向きを向き２とすれば良い。
【００３１】
本実施形態のスピン注入電流によれば、低抵抗状態から高抵抗状態への遷移は図２（ａ）に示した正バイアス領域におけるスピン注入磁化反転で行い、高抵抗状態から低抵抗状態への遷移は図２（ｂ）に示した正バイアス領域におけるスピン注入磁化反転で行う。
【００３２】
本実施形態のスピン注入電流の流し方によれば、低抵抗状態から高抵抗状態へＶ１ｃ（低）の電圧で遷移し、高抵抗状態から低抵抗状態へＶ２ｃの電圧で遷移する。Ｖ１ｃ（低）およびＶ２ｃは低電圧であるため、低電圧で磁化反転が行える。
【００３３】
したがって、本実施形態による磁化反転電流の流し方によれば、低抵抗状態から高抵抗状態への遷移と、高抵抗状態から低抵抗状態への遷移の両方を低電圧の印加で行うことが可能となる。これにより、昇圧回路などの余分な回路を形成する必要がないため、スピンＭＯＳＦＥＴを含む回路の高集積化が可能になる。
【００３４】
本実施形態における材料は、半導体基板１に単結晶シリコンを用い、ゲート電極１５にポリシリコン、ゲート絶縁膜１４にシリコン酸化膜（ＳｉＯ２）、ｐウエル２にはイオン注入によりボロン（Ｂ）をドープしたｐ型シリコン、ソース及びドレイン領域３，４にはイオン注入によりリン（Ｐ）をドープしたｎ型シリコン、さらにオーミック電極１３にはコバルトシリサイドをそれぞれ用いる。
【００３５】
また、強磁性体層６、強磁性体層９および強磁性体層１１にホイスラー合金のＣｏ2Ｆｅ1Ａｌ0.5Ｓｉ0.5、を用い、非磁性体層１０、トンネルバリア層５およびトンネルバリア層８には（００１）配向したＭｇＯ、反強磁性体層７及び反強磁性体層１２にＰｔＭｎをそれぞれ用いる。
【００３６】
本実施形態の各材料の厚さは、例えばトンネルバリア層５が０．８ｎｍ、強磁性体層６が４ｎｍ、反強磁性体層７が１０ｎｍである。また、トンネルバリア層８が０．８ｎｍ、強磁性体層９が４ｎｍ、非磁性体層１０が３ｎｍ以下、例えば０．６ｎｍ、強磁性体層１１が４ｎｍ、反強磁性体層１２が１０ｎｍである。また、非磁性体層１０に銅を用い、その厚さは５ｎｍ以下、例えば２ｎｍとしてもよい。本実施形態の電源電圧Ｖｄｄは１．２Ｖとする。
【００３７】
また、本実施形態において、ドレイン−ソース間の電圧１００ｍＶにおけるＭＲは１９８０％、反転電圧Ｖ１ｃ（低）は０．９４Ｖ、反転電圧Ｖ２ｃは０．９８Ｖである。本実施形態のスピンＭＯＳＦＥＴでは、前述したように抵抗状態の書き換えを低電圧の印加で行うことができる。これにより、スピンＭＯＳＦＥＴを含む回路の高集積化が可能になる。
【００３８】
［第２実施形態］
図３は、第２実施形態のｎ型スピンＭＯＳＦＥＴの構造を示す断面図である。
【００３９】
本実施形態のスピンＭＯＳ電界効果トランジスタは、ドレイン領域４上にトンネルバリア層５／強磁性体層６／反強磁性体層７の順序で積層された構造を備え、ソース領域３上にトンネルバリア層８／強磁性体層９／非磁性体層１０／強磁性体層１１／反強磁性体層１２の順序で積層された構造を持つ。上記以外の構造は第１実施形態と同様である。
【００４０】
電流の向き１を端子Ｓから端子Ｄに流れる向きとし、電流の向き２を端子Ｗから端子Ｓに流れる向きとする。
【００４１】
本実施形態のスピンＭＯＳＦＥＴにおいて、低抵抗状態から高抵抗状態への遷移は電流の向き１にスピン注入電流を流し、高抵抗状態から低抵抗状態への遷移は電流の向き２にスピン注入電流を流す。各種の材料及び各層の厚さは、前述した第１実施形態と同様である。
【００４２】
本実施形態は、第１実施形態においてソース領域とドレイン領域を入れ換えただけの構造であり、第１実施形態と実質的に同等の構造である。そのため、電気特性は第１実施形態と同様な出力が得られる。
【００４３】
本実施形態のスピンＭＯＳＦＥＴでは、第１実施形態と同様に、抵抗状態の書き換えを低電圧の印加で行うことができる。これにより、スピンＭＯＳＦＥＴを含む回路の高集積化が可能になる。
【００４４】
［第３実施形態］
図４は、第３実施形態のｐ型スピンＭＯＳＦＥＴの構造を示す断面図である。
【００４５】
本実施形態のｐ型スピンＭＯＳＦＥＴは、図４に示すように、半導体基板２１に、ｎ型領域のｎウエル２２、ｐ型領域のソース領域２３及びｐ型領域のドレイン領域２４を持ち、ソース領域２３上にトンネルバリア層５／強磁性体層６／反強磁性体層７の順序で積層された構造を備え、ドレイン領域２４上にトンネルバリア層８／強磁性体層９／非磁性体層１０／強磁性体層１１／反強磁性体層１２の順序で積層された構造を備える。ｎウエル２２上にはオーミック電極１３を備え、オーミック電極１３によりｎウエル２２にバイアス電圧が印加できる構造となっている。
【００４６】
詳述すると、半導体基板２１にはｎウエル２２が形成され、ｎウエル２２にはソース領域２３、及びドレイン領域２４が形成されている。ソース領域２３上にはトンネルバリア層５が形成され、トンネルバリア層５上には強磁性体層６が形成されている。さらに、強磁性体層６上には反強磁性体層７が形成されている。
【００４７】
ドレイン領域２４上にはトンネルバリア層８が形成され、トンネルバリア層８上には強磁性体層９が形成されている。強磁性体層９上には非磁性体層１０が形成され、非磁性体層１０上には強磁性体層１１が形成されている。さらに、強磁性体層１１上には反強磁性体層１２が形成されている。
【００４８】
ｎウエル２２上には、オーミック電極１３が形成されている。ソース領域２３とドレイン領域２４間のｎウエル２２上にはゲート絶縁膜１４が形成され、ゲート絶縁膜１４上にはゲート電極１５が形成されている。
【００４９】
前述したように、強磁性体層６上には反強磁性体層７が、強磁性体層１１上には反強磁性体層１２がそれぞれ付与されており、強磁性体層６の磁化と強磁性体層１１の磁化は反平行の向きに設定されている。強磁性体層９と強磁性体層６の磁化の向きは、強磁性体層９の磁化の向きが強磁性体層６の磁化の向きと平行である平行状態、もしくは強磁性体層９の磁化の向きが強磁性体層６の磁化の向きと反平行である反平行状態の２つの状態のいずれかの状態になる。
【００５０】
電流の向き１を端子Ｓから端子Ｄに流れる向きとし、電流の向き２を端子Ｄから端子Ｗに流れる向きとする。
【００５１】
本実施形態のスピンＭＯＳＦＥＴにおいて、低抵抗状態から高抵抗状態への遷移は、電流の向き１にスピン注入電流を流し、高抵抗状態から低抵抗状態への遷移は電流の向き２にスピン注入電流を流す。
【００５２】
本実施形態のスピン注入電流の流し方によれば、低抵抗状態から高抵抗状態へＶ１ｃ（低）の電圧で遷移し、高抵抗状態から低抵抗状態へＶ２ｃの電圧で遷移する。すなわち、本実施形態による磁化反転電流の流し方によれば、低抵抗状態から高抵抗状態への遷移と、高抵抗状態から低抵抗状態への遷移の両方を低電圧で行うことが可能となる。これにより、昇圧回路などの余分な回路を形成する必要がないため、スピンＭＯＳＦＥＴを含む回路の高集積化が可能になる。上記以外の構成及び効果は第１実施形態と同様である。
【００５３】
本実施形態における材料は、半導体基板２１に単結晶シリコンを用い、ゲート電極１５にポリシリコン、ゲート絶縁膜１４にシリコン酸化膜（ＳｉＯ２）、ｎウエル２２にはイオン注入によりリンをドープしたｎ型シリコン、ソース及びドレイン領域２３，２４にはイオン注入によりボロンをドープしたｐ型シリコン、さらにオーミック電極１３にはコバルトシリサイドをそれぞれ用いる。また、反強磁性体層７にＩｒＭｎを、反強磁性体層１２にＰｔＭｎを用いる。上記以外の各種の材料及び各層の厚さは、第１実施形態と同様である。本実施形態において、ドレイン−ソース間の電圧１００ｍＶにおけるＭＲは１０１０％、反転電圧Ｖ１ｃ（低）は０．９４Ｖ、反転電圧Ｖ２ｃは０．９８Ｖである。
【００５４】
前述したように本実施形態では、第１実施形態と同様に低電圧で抵抗状態の書き換えが実現できる。これにより、スピンＭＯＳＦＥＴを含む回路の高集積化が可能になる。
【００５５】
［第４実施形態］
図５は、第４実施形態のｐ型スピンＭＯＳＦＥＴの構造を示す断面図である。
【００５６】
本実施形態のスピンＭＯＳ電界効果トランジスタは、ドレイン領域２４上にトンネルバリア層５／強磁性体層６／反強磁性体層７の順序で積層された構造を備え、ソース領域２３上にトンネルバリア層８／強磁性体層９／非磁性体層１０／強磁性体層１１／反強磁性体層１２の順序で積層された構造を持つ。上記以外の構造は第３実施形態と同様である。
【００５７】
電流の向き１を端子Ｄから端子Ｓに流れる向きとし、電流の向き２を端子Ｓから端子Ｗに流れる向きとする。
【００５８】
本実施形態のスピンＭＯＳＦＥＴにおいて、低抵抗状態から高抵抗状態への遷移は電流の向き１にスピン注入電流を流し、高抵抗状態から低抵抗状態への遷移は電流の向き２にスピン注入電流を流す。各種の材料及び各層の厚さは、前述した第３実施形態と同様である。
【００５９】
本実施形態は、第３実施形態においてソース領域とドレイン領域を入れ換えただけの構造であり、第３実施形態と実質的に同等の構造である。そのため、電気特性は第３実施形態と同様な出力が得られる。
【００６０】
本実施形態のスピンＭＯＳＦＥＴでは、第３実施形態と同様に、低抵抗状態から高抵抗状態への遷移と、高抵抗状態から低抵抗状態への遷移の両方を低電圧で行うことが可能となる。これにより、スピンＭＯＳＦＥＴを含む回路の高集積化が可能になる。
【００６１】
［第５実施形態］
本実施形態は、複数のスピンＭＯＳＦＥＴを略同時にスピン注入電流により磁化反転する方法であり、図６を用いて説明する。
【００６２】
図６は、第５実施形態の複数のｎ型スピンＭＯＳＦＥＴの構成を示す平面図である。
【００６３】
図６に示すように、ｐウエル２には第１実施形態のｎ型スピンＭＯＳＦＥＴ３０が４個配置されている。さらに、ｐウエル２には、４個のｎ型スピンＭＯＳＦＥＴ３０のドレイン領域４の近傍に、オーミック電極１３が配置されている。オーミック電極１３は、４個のｎ型スピンＭＯＳＦＥＴ３０に対して共通に使用される。
【００６４】
これら４個のｎ型スピンＭＯＳＦＥＴの抵抗状態を書き換える場合、オーミック電極１３に接続された端子Ｗから４個の端子Ｄにスピン注入電流を流すことにより、高抵抗状態にあるスピンＭＯＳＦＥＴは高抵抗状態から低抵抗状態へ遷移する。このとき略同時に、４個のｎ型スピンＭＯＳＦＥＴの抵抗状態が低電圧の印加によって遷移する。
【００６５】
本実施形態によれば、同一のオーミック電極１３から端子Ｄに電流を流すことにより、同一のウエル２上にある複数のスピンＭＯＳＦＥＴ３０を低抵抗状態に一括して遷移することができる。複数のスピンＭＯＳＦＥＴ３０に対して共通のオーミック電極１３を配置すればよいため、小面積な回路が実現できる。これにより、スピンＭＯＳＦＥＴを含む回路の高集積化が可能になる。その他の構成及び効果は第１実施形態と同様である。
【００６６】
本実施形態では、複数のｎ型スピンＭＯＳＦＥＴに対して共通のオーミック電極を用いて抵抗状態を書き換える例を示したが、図７に示すように複数のｐ型スピンＭＯＳＦＥＴ３１に対しても共通のオーミック電極１３を用いて抵抗状態を書き換えることが可能である。
【００６７】
［第６実施形態］
本実施形態によるｎ型スピンＭＯＳＦＥＴの書き込み方法を、図８（ａ）及び図８（ｂ）を参照して説明する。
【００６８】
図８（ａ）は、第６実施形態のｎ型スピンＭＯＳＦＥＴの構造を示す断面図である。
【００６９】
本実施形態のｎ型スピンＭＯＳＦＥＴは、図８（ａ）に示すように、半導体基板１に、ｐ型領域のｐウエル２、ｎ型領域のソース領域３及びｎ型領域のドレイン領域４を持ち、ソース領域３上にトンネルバリア層５／強磁性体層６／反強磁性体層７の順序で積層された構造を備え、ドレイン領域４上にトンネルバリア層８／強磁性体層９／非磁性体層１０／強磁性体層１１／反強磁性体層１２の順序で積層された構造を備える。さらに、ドレイン領域４上の前記構造と別領域に、トンネルバリア層１６／導電体層１７／反強磁性体層１８の順序で積層された構造を備える。ここでは、導電体層１７に強磁性体を用いる。
【００７０】
強磁性体層６、１１および強磁性体を用いた導電体層１７には、反強磁性体層７、１２および１８がそれぞれ付与されている。強磁性体層６の磁化と強磁性体を用いた導電体層１７の磁化とは反平行の向きに磁化され、強磁性体層１１の磁化と強磁性体を用いた導電体層１７の磁化とは反平行の向きに磁化されている。上記以外の構造は、第１実施形態と同様である。
【００７１】
図８（ｂ）は、第６実施形態のｎ型スピンＭＯＳＦＥＴにおいて、書き込み電流を流した様子を示す断面図である。図８（ｂ）に示すように、電流の向き３を端子Ｄから端子Ｗに流れる向きとし、電流の向き４を端子Ｗから端子Ｄに流れる向きとする。本実施形態のスピンＭＯＳＦＥＴにおいて、低抵抗状態から高抵抗状態への遷移は、電流の向き３にスピン注入電流を流し、高抵抗状態から低抵抗状態への遷移は電流の向き４にスピン注入電流を流す。
【００７２】
本実施形態のスピン注入電流の流し方によれば、強磁性体層９の磁化は強磁性体層１１のスピン注入により磁化反転する。そのため磁化反転電圧は、強磁性体層６と強磁性体層１１の間の抵抗値に依存しないため、低電圧で強磁性体層９の磁化が反転する。
【００７３】
本実施形態では、強磁性体を用いた導電体層１７が強磁性体層９の磁化反転をアシストする向きに磁化されており、導電体層１７における電子のスピンがドレイン領域を介して強磁性体層９に注入される。このため、導電体層１７に非磁性体を用いた場合に比べて、反転電圧をより低くしている。
【００７４】
本実施形態による磁化反転電流の流し方によれば、低抵抗状態から高抵抗状態への遷移と、高抵抗状態から低抵抗状態への遷移の両方を低電圧で行うことが可能となる。これにより、昇圧回路などの余分な回路を形成する必要がないため、スピンＭＯＳＦＥＴを含む回路の高集積化が可能になる。
【００７５】
本実施形態における材料は、強磁性体を用いた導電体層１７にホイスラー合金のＣｏ2Ｆｅ1Ａｌ0.5Ｓｉ0.5を用い、トンネルバリア層１６には（００１）配向したＭｇＯ、反強磁性体層７及び反強磁性体層１２にＰｔＭｎ、反強磁性体層１８にはＩｒＭｎをそれぞれ用いる。各材料の厚さは、トンネルバリア層１６が０．８ｎｍ、強磁性体を用いた導電体層１７が４ｎｍ、反強磁性体層１８が１０ｎｍである。上記以外の各種の材料及び各層の厚さは第１実施形態と同様である。
【００７６】
また、本実施形態において、電流の向き３にスピン注入電流を流した場合の反転電圧が０．９０Ｖ、電流の向き４の向きにスピン注入電流を流した場合の反転電圧が０．８８Ｖである。本実施形態では、前述したように抵抗状態の書き換えを低電圧の印加で行うことができる。これにより、スピンＭＯＳＦＥＴを含む回路の高集積化が可能になる。
【００７７】
また、強磁性体層６の磁化の向きと強磁性体層１１の磁化の向きを反平行にして、抵抗状態の遷移を本実施形態と逆の電流の向きで行ってもよい。また、半導体材料としてＧａＡｓ、ＳｉＧｅまたはＧｅを用いてもよい。
【００７８】
［第７実施形態］
本実施形態によるｐ型スピンＭＯＳＦＥＴの書き込み方法を、図９（ａ）及び図９（ｂ）を参照して説明する。
【００７９】
図９（ａ）は、第７実施形態のｐ型スピンＭＯＳＦＥＴの構造を示す断面図である。
【００８０】
本実施形態のｐ型スピンＭＯＳＦＥＴは、図９（ａ）に示すように、半導体基板２１に、ｎ型領域のｎウエル２２、ｐ型領域のソース領域２３及びｐ型領域のドレイン領域２４を持ち、ソース領域２３上にトンネルバリア層５／強磁性体層６／反強磁性体層７の順序で積層された構造を備え、ドレイン領域２４上にトンネルバリア層８／強磁性体層９／非磁性体層１０／強磁性体層１１／反強磁性体層１２の順序で積層された構造を備える。さらに、ドレイン領域２４上の前記構造と別領域に、トンネルバリア層１６／導電体層１７／反強磁性体層１８の順序で積層された構造を備える。ここでは、導電体層１７に強磁性体を用いる。上記以外の構造およびスピン注入電流の向きは、第６実施形態と同様である。
【００８１】
本実施形態による磁化反転電流の流し方によれば、低抵抗状態から高抵抗状態への遷移と、高抵抗状態から低抵抗状態への遷移の両方を低電圧で行うことが可能となる。これにより、昇圧回路などの余分な回路を形成する必要がないため、スピンＭＯＳＦＥＴを含む回路の高集積化が可能になる。
【００８２】
本実施形態で用いた半導体材料は第３実施形態と同様である。上記以外の各種の材料及び各層の厚さは第６実施形態と同様である。
【００８３】
また、本実施形態において、電流の向き３にスピン注入電流を流した場合の反転電圧が０．９５Ｖ、電流の向き４の向きにスピン注入電流を流した場合の反転電圧が０．９３Ｖである。本実施形態では、前述したように抵抗状態の書き換えを低電圧の印加で行うことができる。これにより、スピンＭＯＳＦＥＴを含む回路の高集積化が可能になる。
【００８４】
また、強磁性体層６の磁化の向きと強磁性体層１１の磁化の向きを反平行にして、抵抗状態の遷移を本実施形態と逆の電流の向きで行ってもよい。また、半導体材料としてＧａＡｓ、ＳｉＧｅまたはＧｅを用いてもよい。
【００８５】
［その他の実施形態］
図１に示した第１実施形態ではｐウエル２上にオーミック電極１３を形成したが、図１０に示すように、このオーミック電極１３に換えて、ｐウエル２上にトンネルバリア層２５／強磁性体層２６／反強磁性体層２７の順序で積層された構造を形成してもよい。このような構造では、強磁性体層２６における電子のスピンがドレイン領域を介して強磁性体層９に注入されるため、強磁性体層９の磁化反転をアシストすることができる。なお、このような構造は、図３、図４、図５、図６、及び図７に示した実施形態にも適用でき、同様な効果を得ることができる。
【００８６】
また、前記各実施形態では、強磁性体層６、強磁性体層９、及び強磁性体層１１の磁化の向きは、膜面に対して平行（面内磁化）であってもよいし、膜面に対して垂直（垂直磁化）であってもよい。垂直磁化である場合は、図１１に示すように、強磁性体層６、１１上に反強磁性体層７、１２を形成しない構造としてもよい。
【００８７】
また、第１実施形態ではソース領域３とドレイン領域４間のｐウエル２上にゲート絶縁膜１４を介してゲート電極１５を形成したが、図１２に示すように、ｐウエル２上に直接、ゲート電極１５を形成してもよい。ゲート電極１５には、例えば金属が用いられる。ｐウエル２とゲート電極１５とは、ショットキー接合を形成している。図１２に示した構造を持つスピンＭＯＳＦＥＴにおいても、第１実施形態と同様の効果を得ることができる。なお、このような構造は、その他の実施形態にも適用でき、同様な効果を得ることができる。
【００８８】
本発明の各実施形態によれば、低電圧の印加で高抵抗状態から低抵抗状態へ遷移することができるため、スピンＭＯＳＦＥＴを含む回路を高集積化しやすくなるという効果を奏する。
【００８９】
また、一つのオーミック電極から複数のスピンＭＯＳＦＥＴにスピン注入電流を流すことができるため、高集積化しやすくなるという効果を奏する。
【００９０】
また、スピンＭＯＳＦＥＴの抵抗状態は、磁気トンネル接合又は半導体-磁性体結合を構成する２つの磁性体が反平行のときに高抵抗状態、平行のときに低抵抗状態になる場合と、２つの磁性体が平行のときに高抵抗状態、反平行のときに低抵抗状態になる場合との２通りがある。後者の具体例としては、ＦｅＣｏ／Ｓｉ／ＦｅＣｏからなる接合構造がある。これについては、例えば、”Spin transport in a lateral spin-injection device with an FM/Si/FM junction”, W.J.Hwang et al., Journal of Magnetism and Magnetic Materials 272-276(2004) 1915-1916に記載されている。前述した各実施形態では、２つの磁性体が反平行のときに高抵抗状態、平行のときに低抵抗状態になる場合を説明したが、２つの磁性体が平行のときに高抵抗状態、反平行のときに低抵抗状態になる場合にも適用することができる。この場合には、ｎ型スピントランジスタの場合にはソース・ドレイン領域上の強磁性体層６、１１の磁化の向きを互いに反平行とし、ｐ型スピントランジスタの場合にはソース・ドレイン領域上の強磁性体層６、１１の磁化の向きを互いに平行とすることができる。
【００９１】
また、以上に説明した実施形態においては以下を用いてもよい。
【００９２】
以下において、記述がない場合は半導体基板にシリコン半導体を用いる。ゲートには金属材料からなるメタルゲートを用いてもよく、ゲート絶縁膜には比誘電率が４以上の高誘電率の材料を用いてもよい。
【００９３】
また、ｐ型領域を形成するためのドープ材料は、ボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、パラジウム（Ｐｄ）、炭素（Ｃ）、白金（Ｐｔ）、金（Ａｕ）、酸素（Ｏ）のいずれかもしくは複数を含んでもよい。また、ｎ型領域を形成するためのドープ材料は、アンチモン（Ｓｂ）、リン（Ｐ）、砒素（Ａｓ）、チタン（Ｔｉ）、炭素（Ｃ）、白金（Ｐｔ）、金（Ａｕ）、酸素（Ｏ）のいずれかもしくは複数を含んでもよい。
【００９４】
また、オーミック電極１３には、チタンシリサイド、鉄シリサイド、コバルトシリサイド、ニッケルシリサイド、プラチナシリサイド、マグネシウムシリサイドのいずれかもしくは複数を含む材料を用いてもよい。
【００９５】
また、強磁性体層６、９、１１及び１７の材料は、Ｎｉ、ＦｅおよびＣｏの元素金属、Ｎｉ−Ｆｅ、Ｃｏ−Ｆｅ、Ｃｏ−Ｆｅ−Ｎｉ合金、または、（Ｃｏ，Ｆｅ，Ｎｉ）−（Ｓｉ，Ｂ，Ｐ）、（Ｃｏ，Ｆｅ，Ｎｉ）−（Ｓｉ，Ｂ，Ｐ）−（Ａｌ，Ｍｏ，Ｎｂ，Ｍｎ）系またはＣｏ−（Ｚｒ，Ｈｆ，Ｎｂ，Ｔａ，Ｔｉ）系などのアモルファス材料、Ｘ２ＹＺに近い組成でＸがＣｏ、ＹがＶ、Ｃｒ、Ｍｎ、Ｆｅのいずれかもしくは複数を含み、ＺがＡｌ，Ｓｉ，Ｇａ、Ｇｅのいずれかもしくは複数を含むホイスラー合金からなる群より選ばれる少なくとも１種の薄膜またはそれらの積層膜で構成してもよい。なお、前記−は、−で結ばれる元素を含む合金であることを意味する。（）は、（）内の元素から元素が選択されることを意味する。
【００９６】
また、強磁性体の材料は、ＦｅＰｔ、ＣｏＰｔ、ＣｏＣｒＰｔ、もしくは（Ｃｏ，Ｆｅ、Ｎｉ）−（Ｐｔ，Ｉｒ、Ｐｄ、Ｒｈ）−（Ｃｒ、Ｈｆ，Ｚｒ、Ｔｉ、Ａｌ、Ｔａ、Ｎｂ）のいずれかを含む合金、もしくは（Ｃｏ，Ｆｅ）／（Ｐｔ，Ｉｒ，Ｐｄ）のいずれかの積層膜による垂直磁化材料で構成してもよい。
【００９７】
また、強磁性体には、銀（Ａｇ）、銅（Ｃｕ）、金（Ａｕ）、アルミニウム（Ａｌ）、ルテニウム（Ｒｕ）、オスニウム（Ｏｓ）、レニウム（Ｒｅ）、タンタル（Ｔａ）、ボロン（Ｂ）、リン（Ｐ）、炭素（Ｃ）、酸素（Ｏ）、窒素（Ｎ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、ジルコニウム（Ｚｒ）、イリジウム（Ｉｒ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、ニオブ（Ｎｂ）などの非磁性元素を添加して、磁気特性を調節するばかりでなく、結晶性、機械的特性、化学的特性などの各種物性を調節することができる。
【００９８】
トンネルバリア層５、８、１６、及び２５および非磁性体層１０の材料には、Ａｌ２Ｏ３（酸化アルミニウム）、ＳｉＯ２（酸化シリコン）、ＭｇＯ（酸化マグネシウム）、ＡｌＮ（窒化アルミニウム）、ＳｉＮ（窒化シリコン）、Ｂｉ２Ｏ３（酸化ビスマス）、ＭｇＦ２（フッ化マグネシウム）、ＣａＦ２（フッ化カルシウム）、ＳｒＴｉＯ３（チタン酸ストロンチウム）、ＬａＡｌＯ３（ランタンアルミネート）、Ａｌ−Ｎ−Ｏ（酸化窒化アルミニウム）、ＨｆＯ（酸化ハフニウム）のいずれかの絶縁体もしくは複数の絶縁体を組み合わせた複合膜を用いることができる。
【００９９】
非磁性体層１０の材料には、銅もしくは電流狭窄のための絶縁体を含んだ銅を用いてもよい。
【０１００】
反強磁性体層７、１２、１８、及び２７の材料は、Ｆｅ−Ｍｎ（鉄−マンガン）、Ｐｔ−Ｍｎ（白金−マンガン）、Ｐｔ−Ｃｒ−Ｍｎ（白金−クロム−マンガン）、Ｎｉ−Ｍｎ（ニッケル−マンガン）、Ｉｒ−Ｍｎ（イリジウム−マンガン）、Ｐｄ−Ｐｔ−Ｍｎ（パラジウム−白金−マンガン）、ＮｉＯ（酸化ニッケル）、Ｆｅ２Ｏ３（酸化鉄）などを用いることができる。
【０１０１】
また、反強磁性体層として、磁気カップリングした強磁性体層／非磁性体層／反強磁性体層を含む構造の複合膜、もしくは（強磁性体層／非磁性体層）ｎ／反強磁性体層（ｎ≧２）の複合膜を用いてもよい。
【０１０２】
また、半導体基板にＧａＡｓ半導体を用いてもよい。ＧａＡｓ半導体上のゲート材料にＴｉ／Ｐｔ／Ａｕを用いてもよい。ＧａＡｓ半導体とゲート電極の間にゲート絶縁膜を形成せず、ＧａＡｓ半導体上に直接、ゲート電極を形成してもよい。ＧａＡｓ半導体にｎ型領域を形成するためのドープ材料は、Ｓ、Ｓｅ、Ｓｎ、Ｔｅ、Ｓｉ、ＣおよびＯのいずれかもしくは複数を含んでもよい。ＧａＡｓ半導体にｐ型領域を形成するためのドープ材料は、Ｂｅ、Ｍｇ、Ｚｎ、Ｃｄ、Ｓｉ、Ｃ、ＣｕおよびＣｒのいずれかもしくは複数を含んでもよい。
【０１０３】
また、前述した各実施形態はそれぞれ、単独で実施できるばかりでなく、適宜組み合わせて実施することも可能である。さらに、前述した各実施形態には種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【図面の簡単な説明】
【０１０４】
【図１】本発明の第１実施形態のｎ型スピンＭＯＳＦＥＴの構造を示す断面図である。
【図２】第１実施形態のｎ型スピンＭＯＳＦＥＴにおける電流−電圧特性を示す図である。
【図３】本発明の第２実施形態のｎ型スピンＭＯＳＦＥＴの構造を示す断面図である。
【図４】本発明の第３実施形態のｐ型スピンＭＯＳＦＥＴの構造を示す断面図である。
【図５】本発明の第４実施形態のｐ型スピンＭＯＳＦＥＴの構造を示す断面図である。
【図６】本発明の第５実施形態の複数のｎ型スピンＭＯＳＦＥＴの構成を示す平面図である。
【図７】第５実施形態の変形例の複数のｐ型スピンＭＯＳＦＥＴの構成を示す平面図である。
【図８】本発明の第６実施形態のｎ型スピンＭＯＳＦＥＴの構造を示す断面図である。
【図９】本発明の第７実施形態のｐ型スピンＭＯＳＦＥＴの構造を示す断面図である。
【図１０】第１実施形態の第１変形例のｎ型スピンＭＯＳＦＥＴの構造を示す断面図である。
【図１１】第１実施形態の第２変形例のｎ型スピンＭＯＳＦＥＴの構造を示す断面図である。
【図１２】第１実施形態の第３変形例のｎ型スピンＭＯＳＦＥＴの構造を示す断面図である。
【符号の説明】
【０１０５】
１…半導体基板、２…ｐウエル、３…ソース領域、４…ドレイン領域、５…トンネルバリア層、６…強磁性体層、７…反強磁性体層、８…トンネルバリア層、９…強磁性体層、１０…非磁性体層、１１…強磁性体層、１２…反強磁性体層、１３…オーミック電極、１４…ゲート絶縁膜、１５…ゲート電極、１６…トンネルバリア層、１７…導電体層、１８…反強磁性体層、２１…半導体基板、２２…ｎウエル、２３…ソース領域、２４…ドレイン領域、２５…トンネルバリア層、２６…強磁性体層、２７…反強磁性体層、３０…ｎ型スピンＭＯＳＦＥＴ、３１…ｐ型スピンＭＯＳＦＥＴ。
【技術分野】
【０００１】
本発明は、スピンＭＯＳ電界効果トランジスタに関し、例えばスピンＭＯＳ電界効果トランジスタの書き込み方法に関する。
【背景技術】
【０００２】
近年、電子のスピン自由度を利用したスピンエレクトロニクスデバイスの研究開発が盛んに行われている。トンネル磁気抵抗効果(ＴＭＲ:Tunneling MagnetoResistance effect)を基礎とする研究が勢いを増しており、磁気ランダムアクセスメモリ(ＭＲＡＭ:Magnetic Random Access Memory)やハードディスクドライブ（ＨＤＤ）の再生ヘッドなどに応用されるに至っている。
【０００３】
また、磁性体とＭＯＳ電界効果トランジスタ(ＭＯＳＦＥＴ)とを組み合わせたスピンＭＯＳ電界効果トランジスタ（以下、スピンＭＯＳＦＥＴ）（例えば、非特許文献１参照）によって、ＡＮＤゲートやＯＲゲートなどの基本論理ゲートを構成し、磁性体の磁化状態を書き換えることにより、これらの基本論理ゲートを変更することができるリコンフィグラブル論理回路が提案されている。リコンフィグラブル論理回路では、ハードウエアを作製後に回路の論理を変更できるため、論理回路を再構成することにより、不具合の修正や学習機能が可能になる。
【０００４】
現在の半導体技術を基にしたリコンフィグラブル論理回路として、ＦＰＧＡ(Field Programmable Gate Array)と呼ばれる集積回路がある。ＦＰＧＡは、内部のＳＲＡＭメモリに情報を蓄え、このメモリに記憶された内容により、リコンフィグラブル論理回路の論理と結線とを制御することができる。このように、ソフトウエアで論理を変更できるため、ハードウエアを作製後に回路の修正が可能となる。複雑化する集積回路を短納期で安価に実現する手段として、近年急速に伸びている。
【０００５】
スピンＭＯＳＦＥＴはソース及びドレインに付加した磁性体の磁化状態により論理を記憶させておき、磁性体の磁化の向きを反転させることにより、論理状態を書き換えることができる素子である。スピンＭＯＳＦＥＴのゲートに電圧を印加してソースとドレインの間が導通状態のときに、ソース及びドレインに付与した磁性体の磁化の向きが平行である平行状態の場合と、磁化の向きが反平行である反平行状態の場合とで磁性体間の抵抗値が異なる。平行状態と反平行状態のいずれかの状態で、ソースとドレインに付与した磁性体間の抵抗値が大きい方を高抵抗状態、小さい方を低抵抗状態とする。
【０００６】
抵抗の変化率を磁気抵抗変化率ＭＲとし、以下で定義する。
【０００７】
ＭＲ＝（高抵抗状態の抵抗値／低抵抗状態の抵抗値）−１
スピンＭＯＳＦＥＴの書き換えは、ソースおよびドレインに付与した磁性体間にチャネルを通してスピン注入電流を流し、磁性体を磁化反転させることにより行う。磁化の向きはスピン注入電流の向きにより決まる。スピン注入電流による磁化反転電流は、高抵抗状態から低抵抗状態への磁化反転電流Ｉｃ（高から低）と、低抵抗状態から高抵抗状態への磁化反転電流Ｉｃ（低から高）の比ｉｃを以下で定義する。
【０００８】
ｉｃ＝Ｉｃ（低から高）／Ｉｃ（高から低）
また、高抵抗状態から低抵抗状態への磁化反転電圧Ｖｃ（高から低）と、低抵抗状態から高抵抗状態への磁化反転電圧ｃ（低から高）の比Ｖｃを以下で定義する。
【０００９】
ｖｃ＝Ｖｃ（高から低）／Ｖｃ（低から高）
ｖｃは、ｉｃとＭＲを用いて以下であらわせる。
【００１０】
ｖｃ＝（１＋ＭＲ）／ｉｃ
磁性体にスピン偏極率の高い材料、もしくは磁性体と半導体の間にスピンフィルターとなるトンネルバリア層を挿入したスピンＭＯＳＦＥＴでは、ＭＲを１０００％以上の大きな値にすることができる。一方、ＭＲが高いスピンＭＯＳＦＥＴにおいても、ｉｃは０．５から２程度の値である。そのため、ＭＲが大きなスピンＭＯＳＦＥＴでは、ｖｃが大きな値となる。つまり、高抵抗状態から低抵抗状態への磁化反転電圧Ｖｃ（高から低）が、低抵抗状態から高抵抗状態への磁化反転電圧ｃ（低から高）に比べて非常に大きくなる。例えばＶｃ（低から高）＝１Ｖ、ＭＲ＝１０００％、ｉｃ＝２の場合、Ｖｃ（高から低）＝５．５Ｖとなる。
【００１１】
従って、高抵抗状態から低抵抗状態への書き換えには、高電圧が必要になる。高電圧をスピンＭＯＳＦＥＴ素子に印加する場合、昇圧回路などの余分な回路が必要になり、集積化が難しくなるという課題がある。また、高電圧を印加する場合は、消費電力が大きくなり、発熱量が増えるために集積化が難しくなるという課題がある。
【非特許文献１】ACM Transactions on Storage, Vol. 2, No. 2, 2006, pp. 197-219
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明は、低電圧のスピン注入電流により高抵抗状態から低抵抗状態へ書き換えることができるスピンＭＯＳＦＥＴを提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明の一実施態様のスピンＭＯＳ電界効果トランジスタは、半導体領域に形成されたソース領域及びドレイン領域と、前記ソース領域あるいは前記ドレイン領域のいずれか一方上に形成された第１強磁性体層と、前記ソース領域あるいは前記ドレイン領域のいずれか他方上に形成された第２強磁性体層と、前記第２強磁性体層上に形成された非磁性体層と、前記非磁性体層上に形成された第３強磁性体層と、前記半導体領域上に形成されたオーミック電極とを具備し、前記第１強磁性体層と前記第３強磁性体層は磁化が不変とされ、前記第２強磁性体層は磁化が可変とされ、前記第３強磁性体層と前記オーミック電極との間には前記第２強磁性体層を介して電流が流されることを特徴とする。
【００１４】
本発明の他の実施態様のスピンＭＯＳ電界効果トランジスタは、半導体領域に形成されたソース領域及びドレイン領域と、前記ソース領域あるいは前記ドレイン領域のいずれか一方上に形成された第１強磁性体層と、前記ソース領域あるいは前記ドレイン領域のいずれか他方上に形成された第２強磁性体層と、前記第２強磁性体層上に形成された非磁性体層と、前記非磁性体層上に形成された第３強磁性体層と、前記ソース領域あるいは前記ドレイン領域の前記いずれか他方上に形成された導電体層とを具備し、前記第１強磁性体層と前記第３強磁性体層は磁化が不変とされ、前記第２強磁性体層は磁化が可変とされ、前記第３強磁性体層と前記導電体層との間には前記第２強磁性体層を介して電流が流されることを特徴とする。
【発明の効果】
【００１５】
本発明によれば、低電圧のスピン注入電流により高抵抗状態から低抵抗状態へ書き換えることができるスピンＭＯＳＦＥＴを提供することが可能である。
【発明を実施するための最良の形態】
【００１６】
以下に、本発明の実施形態を、図面を参照して詳細に説明する。ただし、図面は模式的なものであり、各部分の大きさ、各電圧の高さおよび各時間の長さ、部分間の大きさの比率、電圧間の比率、時間の間隔などは現実のものとは異なる。また、図面の相互間においても、同じ部分を指す場合であっても、互いの寸法や比率が異なって示されている部分もある。
【００１７】
［第１実施形態］
本発明の第１実施形態によるｎ型スピンＭＯＳＦＥＴの書き込み方法を、図１（ａ）、図１（ｂ）、図２（ａ）及び図２（ｂ）を参照して説明する。
【００１８】
図１（ａ）は、第１実施形態のｎ型スピンＭＯＳＦＥＴの構造を示す断面図である。
【００１９】
本実施形態のｎ型スピンＭＯＳＦＥＴは、図１（ａ）に示すように、半導体基板１に、ｐ型領域のｐウエル２、ｎ型領域のソース領域３及びｎ型領域のドレイン領域４を持ち、ソース領域３上にトンネルバリア層５／強磁性体層６／反強磁性体層７の順序で積層された構造を備え、ドレイン領域４上にトンネルバリア層８／強磁性体層９／非磁性体層１０／強磁性体層１１／反強磁性体層１２の順序で積層された構造を備える。ｐウエル２上にはオーミック電極１３を備え、オーミック電極１３によりｐウエル２にバイアス電圧が印加できる構造を有する。
【００２０】
詳述すると、半導体基板１にはｐウエル２が形成され、ｐウエル２にはソース領域３、及びドレイン領域４が形成されている。ソース領域３上にはトンネルバリア層５が形成され、トンネルバリア層５上には強磁性体層６が形成されている。さらに、強磁性体層６上には反強磁性体層７が形成されている。
【００２１】
ドレイン領域４上にはトンネルバリア層８が形成され、トンネルバリア層８上には強磁性体層９が形成されている。強磁性体層９上には非磁性体層１０が形成され、非磁性体層１０上には強磁性体層１１が形成されている。さらに、強磁性体層１１上には反強磁性体層１２が形成されている。
【００２２】
ｐウエル２上には、オーミック電極１３が形成されている。ソース領域３とドレイン領域４間のｐウエル２上にはゲート絶縁膜１４が形成され、ゲート絶縁膜１４上にはゲート電極１５が形成されている。
【００２３】
前述したように、強磁性体層６上には反強磁性体層７が、強磁性体層１１上には反強磁性体層１２がそれぞれ付与されており、強磁性体層６の磁化と強磁性体層１１の磁化は平行な向きに設定されている。強磁性体層９と強磁性体層６との磁化の向きは、強磁性体層９の磁化の向きが強磁性体層６の磁化の向きと平行である平行状態、もしくは強磁性体層９の磁化の向きが強磁性体層６の磁化の向きと反平行である反平行状態の２つの状態のいずれかの状態になる。ここで、ある磁化の向きに対して「平行」とは、２つの磁化の向きが略一致することを意味し、ある磁化の向きに対して「反平行」とは、２つの磁化の向きが互いに略反対であることを意味する。
【００２４】
強磁性体層６及び強磁性体層１１は、磁化が維持されるピン層（磁化固定層）として機能する強磁性体であり、その磁化は所定の方向に固定される。強磁性体層９は、磁化が変化するフリー層（磁化自由層）として機能する強磁性体であり、外部から与えられる磁界やスピン注入によって、その磁化の向きが変化する。換言すると、強磁性体層６及び強磁性体層１１は磁化が不変とされ、強磁性体層９は磁化が可変とされる。なお、強磁性体層６、強磁性体層９、及び強磁性体層１１の磁化の向きは、膜面に対して平行（面内磁化）であってもよいし、垂直（垂直磁化）であってもよい。
【００２５】
図１（ｂ）は、第１実施形態のｎ型スピンＭＯＳＦＥＴにおいて、書き込み電流を流した様子を示す断面図である。本実施形態のスピンＭＯＳＦＥＴは、図１(ｂ)において、端子Ｇに電源電圧Ｖdd程度の電圧が印加されているときの端子Ｄと端子Ｓの間の抵抗値ＲＤＳが、前述した平行状態と反平行状態で異なることを利用して、論理を変更する。ここで、抵抗値ＲＤＳが大きい状態を高抵抗状態とし、抵抗値ＲＤＳが小さい状態を低抵抗状態とする。本実施形態では、強磁性体層９の磁化の向きが強磁性体層６の磁化の向きと平行である場合が低抵抗状態となり、強磁性体層９の磁化の向きが強磁性体層６の磁化の向きと反平行である場合が高抵抗状態となる。しかし、後述するようにこれに限られない。
【００２６】
端子Ｇに電源電圧Ｖdd程度の電圧が印加されているときの、端子Ｄから端子Ｓへの電流−電圧特性を図２（ａ）に示す。強磁性体層９は、強磁性体層９と強磁性体層１１の間に流れるスピン注入電流により磁化反転を起こす。このため、スピン注入磁化反転電流値Ｉ１ｃ（高）およびＩ１ｃ（低）で、磁化反転に伴う電流−電圧特性の跳びが観測される。ここで、高抵抗状態から低抵抗状態へ遷移するときの電流値をＩ１ｃ（高）、電圧値をＶ１ｃ（高）とし、低抵抗状態から高抵抗状態へ遷移するときの電流値をＩ１ｃ(低）、電圧値をＶ１ｃ（低）とする。本実施形態ではＶ１ｃ（高）がＶ１ｃ（低）に対して非常に大きくなっている。つまり、Ｖ１ｃ（高）＞＞Ｖ１ｃ(低）である。
【００２７】
電流の向き１を端子Ｄから端子Ｓに流れる向きとし、電流の向き２を端子Ｗから端子Ｄに流れる向きとする。図１（ｂ）における端子Ｗから端子Ｄへの電流−電圧特性を図２(ｂ)に示す。ｐウエル２とドレイン領域４はｐｎ接合となっているため、負バイアスには電流が流れない。また、電流値Ｉ２ｃにおいて強磁性体層９の磁化反転に伴い、電流−電圧特性に跳びが観測される。この跳びは、強磁性体層９／非磁性体層１０／強磁性体層１１におけるトンネル磁気抵抗効果による。
【００２８】
端子Ｗから端子Ｄまでの経路では、トンネルバリア層８におけるトンネル抵抗と非磁性体層１０におけるトンネル抵抗が直列に並んでいる。本実施形態では、トンネルバリア層８と非磁性体層１０は同じ材料の絶縁体を用いているが、トンネルバリア層８の厚さが非磁性体層１０よりも厚いため、正バイアス時の端子Ｗから端子Ｄまでの抵抗は、トンネルバリア層８のトンネル抵抗が支配的である。したがって、強磁性体層９／非磁性体層１０／強磁性体層１１におけるトンネル磁気抵抗効果による電流−電圧特性の跳びは、図２（ａ）に示した跳びに比べて非常に小さい。
【００２９】
本実施形態のスピンＭＯＳＦＥＴにおいて、低抵抗状態から高抵抗状態への遷移は、電流の向き１にスピン注入電流を流し、高抵抗状態から低抵抗状態への遷移は電流の向き２にスピン注入電流を流す。向き１に流れる電流により、強磁性体層９を通過したスピン偏極電子は非磁性体層１０を介して強磁性体層１１に到達し、強磁性体層１１にて反射されて再び強磁性体層９に注入される。これにより、強磁性体層９の磁化の向きは強磁性体層１１に対して反平行の向きとなる。即ち、強磁性体層９の磁化の向きは強磁性体層６の磁化の向きに対して反平行となり、低抵抗状態から高抵抗状態へと遷移する。一方、向き２に流れる電流により、強磁性体層１１を通過したスピン偏極電子は非磁性体層１０を介して強磁性体層９に注入される。これにより、強磁性体層９の磁化の向きは強磁性体層１１に対して平行の向きとなる。即ち、強磁性体層９の磁化の向きは強磁性体層６の磁化の向きに対して平行となり、高抵抗状態から低抵抗状態へと遷移する。
【００３０】
なお、高抵抗状態から高抵抗状態への遷移（高抵抗状態の維持）の場合には、スピン注入電流の向きを向き１とし、低抵抗状態から低抵抗状態への遷移（低抵抗状態の維持）の場合には、スピン注入電流の向きを向き２とすれば良い。高抵抗状態の維持の場合には、向き１にスピン注入電流を流す必要は無く、印加電圧を低電圧とすることができる。一方、低抵抗状態の維持の場合にも、向き２にスピン注入電流を流す必要は無いが、向き２に電流を流すことにより低電圧の印加で低抵抗状態を維持することができる。以上のことから、スピンＭＯＳＦＥＴの抵抗状態を書き込み前に予め検出することは必要ではなく、高抵抗状態を書き込む場合にはスピン注入電流の向きを向き１とし、低抵抗状態を書き込む場合にはスピン注入電流の向きを向き２とすれば良い。
【００３１】
本実施形態のスピン注入電流によれば、低抵抗状態から高抵抗状態への遷移は図２（ａ）に示した正バイアス領域におけるスピン注入磁化反転で行い、高抵抗状態から低抵抗状態への遷移は図２（ｂ）に示した正バイアス領域におけるスピン注入磁化反転で行う。
【００３２】
本実施形態のスピン注入電流の流し方によれば、低抵抗状態から高抵抗状態へＶ１ｃ（低）の電圧で遷移し、高抵抗状態から低抵抗状態へＶ２ｃの電圧で遷移する。Ｖ１ｃ（低）およびＶ２ｃは低電圧であるため、低電圧で磁化反転が行える。
【００３３】
したがって、本実施形態による磁化反転電流の流し方によれば、低抵抗状態から高抵抗状態への遷移と、高抵抗状態から低抵抗状態への遷移の両方を低電圧の印加で行うことが可能となる。これにより、昇圧回路などの余分な回路を形成する必要がないため、スピンＭＯＳＦＥＴを含む回路の高集積化が可能になる。
【００３４】
本実施形態における材料は、半導体基板１に単結晶シリコンを用い、ゲート電極１５にポリシリコン、ゲート絶縁膜１４にシリコン酸化膜（ＳｉＯ２）、ｐウエル２にはイオン注入によりボロン（Ｂ）をドープしたｐ型シリコン、ソース及びドレイン領域３，４にはイオン注入によりリン（Ｐ）をドープしたｎ型シリコン、さらにオーミック電極１３にはコバルトシリサイドをそれぞれ用いる。
【００３５】
また、強磁性体層６、強磁性体層９および強磁性体層１１にホイスラー合金のＣｏ2Ｆｅ1Ａｌ0.5Ｓｉ0.5、を用い、非磁性体層１０、トンネルバリア層５およびトンネルバリア層８には（００１）配向したＭｇＯ、反強磁性体層７及び反強磁性体層１２にＰｔＭｎをそれぞれ用いる。
【００３６】
本実施形態の各材料の厚さは、例えばトンネルバリア層５が０．８ｎｍ、強磁性体層６が４ｎｍ、反強磁性体層７が１０ｎｍである。また、トンネルバリア層８が０．８ｎｍ、強磁性体層９が４ｎｍ、非磁性体層１０が３ｎｍ以下、例えば０．６ｎｍ、強磁性体層１１が４ｎｍ、反強磁性体層１２が１０ｎｍである。また、非磁性体層１０に銅を用い、その厚さは５ｎｍ以下、例えば２ｎｍとしてもよい。本実施形態の電源電圧Ｖｄｄは１．２Ｖとする。
【００３７】
また、本実施形態において、ドレイン−ソース間の電圧１００ｍＶにおけるＭＲは１９８０％、反転電圧Ｖ１ｃ（低）は０．９４Ｖ、反転電圧Ｖ２ｃは０．９８Ｖである。本実施形態のスピンＭＯＳＦＥＴでは、前述したように抵抗状態の書き換えを低電圧の印加で行うことができる。これにより、スピンＭＯＳＦＥＴを含む回路の高集積化が可能になる。
【００３８】
［第２実施形態］
図３は、第２実施形態のｎ型スピンＭＯＳＦＥＴの構造を示す断面図である。
【００３９】
本実施形態のスピンＭＯＳ電界効果トランジスタは、ドレイン領域４上にトンネルバリア層５／強磁性体層６／反強磁性体層７の順序で積層された構造を備え、ソース領域３上にトンネルバリア層８／強磁性体層９／非磁性体層１０／強磁性体層１１／反強磁性体層１２の順序で積層された構造を持つ。上記以外の構造は第１実施形態と同様である。
【００４０】
電流の向き１を端子Ｓから端子Ｄに流れる向きとし、電流の向き２を端子Ｗから端子Ｓに流れる向きとする。
【００４１】
本実施形態のスピンＭＯＳＦＥＴにおいて、低抵抗状態から高抵抗状態への遷移は電流の向き１にスピン注入電流を流し、高抵抗状態から低抵抗状態への遷移は電流の向き２にスピン注入電流を流す。各種の材料及び各層の厚さは、前述した第１実施形態と同様である。
【００４２】
本実施形態は、第１実施形態においてソース領域とドレイン領域を入れ換えただけの構造であり、第１実施形態と実質的に同等の構造である。そのため、電気特性は第１実施形態と同様な出力が得られる。
【００４３】
本実施形態のスピンＭＯＳＦＥＴでは、第１実施形態と同様に、抵抗状態の書き換えを低電圧の印加で行うことができる。これにより、スピンＭＯＳＦＥＴを含む回路の高集積化が可能になる。
【００４４】
［第３実施形態］
図４は、第３実施形態のｐ型スピンＭＯＳＦＥＴの構造を示す断面図である。
【００４５】
本実施形態のｐ型スピンＭＯＳＦＥＴは、図４に示すように、半導体基板２１に、ｎ型領域のｎウエル２２、ｐ型領域のソース領域２３及びｐ型領域のドレイン領域２４を持ち、ソース領域２３上にトンネルバリア層５／強磁性体層６／反強磁性体層７の順序で積層された構造を備え、ドレイン領域２４上にトンネルバリア層８／強磁性体層９／非磁性体層１０／強磁性体層１１／反強磁性体層１２の順序で積層された構造を備える。ｎウエル２２上にはオーミック電極１３を備え、オーミック電極１３によりｎウエル２２にバイアス電圧が印加できる構造となっている。
【００４６】
詳述すると、半導体基板２１にはｎウエル２２が形成され、ｎウエル２２にはソース領域２３、及びドレイン領域２４が形成されている。ソース領域２３上にはトンネルバリア層５が形成され、トンネルバリア層５上には強磁性体層６が形成されている。さらに、強磁性体層６上には反強磁性体層７が形成されている。
【００４７】
ドレイン領域２４上にはトンネルバリア層８が形成され、トンネルバリア層８上には強磁性体層９が形成されている。強磁性体層９上には非磁性体層１０が形成され、非磁性体層１０上には強磁性体層１１が形成されている。さらに、強磁性体層１１上には反強磁性体層１２が形成されている。
【００４８】
ｎウエル２２上には、オーミック電極１３が形成されている。ソース領域２３とドレイン領域２４間のｎウエル２２上にはゲート絶縁膜１４が形成され、ゲート絶縁膜１４上にはゲート電極１５が形成されている。
【００４９】
前述したように、強磁性体層６上には反強磁性体層７が、強磁性体層１１上には反強磁性体層１２がそれぞれ付与されており、強磁性体層６の磁化と強磁性体層１１の磁化は反平行の向きに設定されている。強磁性体層９と強磁性体層６の磁化の向きは、強磁性体層９の磁化の向きが強磁性体層６の磁化の向きと平行である平行状態、もしくは強磁性体層９の磁化の向きが強磁性体層６の磁化の向きと反平行である反平行状態の２つの状態のいずれかの状態になる。
【００５０】
電流の向き１を端子Ｓから端子Ｄに流れる向きとし、電流の向き２を端子Ｄから端子Ｗに流れる向きとする。
【００５１】
本実施形態のスピンＭＯＳＦＥＴにおいて、低抵抗状態から高抵抗状態への遷移は、電流の向き１にスピン注入電流を流し、高抵抗状態から低抵抗状態への遷移は電流の向き２にスピン注入電流を流す。
【００５２】
本実施形態のスピン注入電流の流し方によれば、低抵抗状態から高抵抗状態へＶ１ｃ（低）の電圧で遷移し、高抵抗状態から低抵抗状態へＶ２ｃの電圧で遷移する。すなわち、本実施形態による磁化反転電流の流し方によれば、低抵抗状態から高抵抗状態への遷移と、高抵抗状態から低抵抗状態への遷移の両方を低電圧で行うことが可能となる。これにより、昇圧回路などの余分な回路を形成する必要がないため、スピンＭＯＳＦＥＴを含む回路の高集積化が可能になる。上記以外の構成及び効果は第１実施形態と同様である。
【００５３】
本実施形態における材料は、半導体基板２１に単結晶シリコンを用い、ゲート電極１５にポリシリコン、ゲート絶縁膜１４にシリコン酸化膜（ＳｉＯ２）、ｎウエル２２にはイオン注入によりリンをドープしたｎ型シリコン、ソース及びドレイン領域２３，２４にはイオン注入によりボロンをドープしたｐ型シリコン、さらにオーミック電極１３にはコバルトシリサイドをそれぞれ用いる。また、反強磁性体層７にＩｒＭｎを、反強磁性体層１２にＰｔＭｎを用いる。上記以外の各種の材料及び各層の厚さは、第１実施形態と同様である。本実施形態において、ドレイン−ソース間の電圧１００ｍＶにおけるＭＲは１０１０％、反転電圧Ｖ１ｃ（低）は０．９４Ｖ、反転電圧Ｖ２ｃは０．９８Ｖである。
【００５４】
前述したように本実施形態では、第１実施形態と同様に低電圧で抵抗状態の書き換えが実現できる。これにより、スピンＭＯＳＦＥＴを含む回路の高集積化が可能になる。
【００５５】
［第４実施形態］
図５は、第４実施形態のｐ型スピンＭＯＳＦＥＴの構造を示す断面図である。
【００５６】
本実施形態のスピンＭＯＳ電界効果トランジスタは、ドレイン領域２４上にトンネルバリア層５／強磁性体層６／反強磁性体層７の順序で積層された構造を備え、ソース領域２３上にトンネルバリア層８／強磁性体層９／非磁性体層１０／強磁性体層１１／反強磁性体層１２の順序で積層された構造を持つ。上記以外の構造は第３実施形態と同様である。
【００５７】
電流の向き１を端子Ｄから端子Ｓに流れる向きとし、電流の向き２を端子Ｓから端子Ｗに流れる向きとする。
【００５８】
本実施形態のスピンＭＯＳＦＥＴにおいて、低抵抗状態から高抵抗状態への遷移は電流の向き１にスピン注入電流を流し、高抵抗状態から低抵抗状態への遷移は電流の向き２にスピン注入電流を流す。各種の材料及び各層の厚さは、前述した第３実施形態と同様である。
【００５９】
本実施形態は、第３実施形態においてソース領域とドレイン領域を入れ換えただけの構造であり、第３実施形態と実質的に同等の構造である。そのため、電気特性は第３実施形態と同様な出力が得られる。
【００６０】
本実施形態のスピンＭＯＳＦＥＴでは、第３実施形態と同様に、低抵抗状態から高抵抗状態への遷移と、高抵抗状態から低抵抗状態への遷移の両方を低電圧で行うことが可能となる。これにより、スピンＭＯＳＦＥＴを含む回路の高集積化が可能になる。
【００６１】
［第５実施形態］
本実施形態は、複数のスピンＭＯＳＦＥＴを略同時にスピン注入電流により磁化反転する方法であり、図６を用いて説明する。
【００６２】
図６は、第５実施形態の複数のｎ型スピンＭＯＳＦＥＴの構成を示す平面図である。
【００６３】
図６に示すように、ｐウエル２には第１実施形態のｎ型スピンＭＯＳＦＥＴ３０が４個配置されている。さらに、ｐウエル２には、４個のｎ型スピンＭＯＳＦＥＴ３０のドレイン領域４の近傍に、オーミック電極１３が配置されている。オーミック電極１３は、４個のｎ型スピンＭＯＳＦＥＴ３０に対して共通に使用される。
【００６４】
これら４個のｎ型スピンＭＯＳＦＥＴの抵抗状態を書き換える場合、オーミック電極１３に接続された端子Ｗから４個の端子Ｄにスピン注入電流を流すことにより、高抵抗状態にあるスピンＭＯＳＦＥＴは高抵抗状態から低抵抗状態へ遷移する。このとき略同時に、４個のｎ型スピンＭＯＳＦＥＴの抵抗状態が低電圧の印加によって遷移する。
【００６５】
本実施形態によれば、同一のオーミック電極１３から端子Ｄに電流を流すことにより、同一のウエル２上にある複数のスピンＭＯＳＦＥＴ３０を低抵抗状態に一括して遷移することができる。複数のスピンＭＯＳＦＥＴ３０に対して共通のオーミック電極１３を配置すればよいため、小面積な回路が実現できる。これにより、スピンＭＯＳＦＥＴを含む回路の高集積化が可能になる。その他の構成及び効果は第１実施形態と同様である。
【００６６】
本実施形態では、複数のｎ型スピンＭＯＳＦＥＴに対して共通のオーミック電極を用いて抵抗状態を書き換える例を示したが、図７に示すように複数のｐ型スピンＭＯＳＦＥＴ３１に対しても共通のオーミック電極１３を用いて抵抗状態を書き換えることが可能である。
【００６７】
［第６実施形態］
本実施形態によるｎ型スピンＭＯＳＦＥＴの書き込み方法を、図８（ａ）及び図８（ｂ）を参照して説明する。
【００６８】
図８（ａ）は、第６実施形態のｎ型スピンＭＯＳＦＥＴの構造を示す断面図である。
【００６９】
本実施形態のｎ型スピンＭＯＳＦＥＴは、図８（ａ）に示すように、半導体基板１に、ｐ型領域のｐウエル２、ｎ型領域のソース領域３及びｎ型領域のドレイン領域４を持ち、ソース領域３上にトンネルバリア層５／強磁性体層６／反強磁性体層７の順序で積層された構造を備え、ドレイン領域４上にトンネルバリア層８／強磁性体層９／非磁性体層１０／強磁性体層１１／反強磁性体層１２の順序で積層された構造を備える。さらに、ドレイン領域４上の前記構造と別領域に、トンネルバリア層１６／導電体層１７／反強磁性体層１８の順序で積層された構造を備える。ここでは、導電体層１７に強磁性体を用いる。
【００７０】
強磁性体層６、１１および強磁性体を用いた導電体層１７には、反強磁性体層７、１２および１８がそれぞれ付与されている。強磁性体層６の磁化と強磁性体を用いた導電体層１７の磁化とは反平行の向きに磁化され、強磁性体層１１の磁化と強磁性体を用いた導電体層１７の磁化とは反平行の向きに磁化されている。上記以外の構造は、第１実施形態と同様である。
【００７１】
図８（ｂ）は、第６実施形態のｎ型スピンＭＯＳＦＥＴにおいて、書き込み電流を流した様子を示す断面図である。図８（ｂ）に示すように、電流の向き３を端子Ｄから端子Ｗに流れる向きとし、電流の向き４を端子Ｗから端子Ｄに流れる向きとする。本実施形態のスピンＭＯＳＦＥＴにおいて、低抵抗状態から高抵抗状態への遷移は、電流の向き３にスピン注入電流を流し、高抵抗状態から低抵抗状態への遷移は電流の向き４にスピン注入電流を流す。
【００７２】
本実施形態のスピン注入電流の流し方によれば、強磁性体層９の磁化は強磁性体層１１のスピン注入により磁化反転する。そのため磁化反転電圧は、強磁性体層６と強磁性体層１１の間の抵抗値に依存しないため、低電圧で強磁性体層９の磁化が反転する。
【００７３】
本実施形態では、強磁性体を用いた導電体層１７が強磁性体層９の磁化反転をアシストする向きに磁化されており、導電体層１７における電子のスピンがドレイン領域を介して強磁性体層９に注入される。このため、導電体層１７に非磁性体を用いた場合に比べて、反転電圧をより低くしている。
【００７４】
本実施形態による磁化反転電流の流し方によれば、低抵抗状態から高抵抗状態への遷移と、高抵抗状態から低抵抗状態への遷移の両方を低電圧で行うことが可能となる。これにより、昇圧回路などの余分な回路を形成する必要がないため、スピンＭＯＳＦＥＴを含む回路の高集積化が可能になる。
【００７５】
本実施形態における材料は、強磁性体を用いた導電体層１７にホイスラー合金のＣｏ2Ｆｅ1Ａｌ0.5Ｓｉ0.5を用い、トンネルバリア層１６には（００１）配向したＭｇＯ、反強磁性体層７及び反強磁性体層１２にＰｔＭｎ、反強磁性体層１８にはＩｒＭｎをそれぞれ用いる。各材料の厚さは、トンネルバリア層１６が０．８ｎｍ、強磁性体を用いた導電体層１７が４ｎｍ、反強磁性体層１８が１０ｎｍである。上記以外の各種の材料及び各層の厚さは第１実施形態と同様である。
【００７６】
また、本実施形態において、電流の向き３にスピン注入電流を流した場合の反転電圧が０．９０Ｖ、電流の向き４の向きにスピン注入電流を流した場合の反転電圧が０．８８Ｖである。本実施形態では、前述したように抵抗状態の書き換えを低電圧の印加で行うことができる。これにより、スピンＭＯＳＦＥＴを含む回路の高集積化が可能になる。
【００７７】
また、強磁性体層６の磁化の向きと強磁性体層１１の磁化の向きを反平行にして、抵抗状態の遷移を本実施形態と逆の電流の向きで行ってもよい。また、半導体材料としてＧａＡｓ、ＳｉＧｅまたはＧｅを用いてもよい。
【００７８】
［第７実施形態］
本実施形態によるｐ型スピンＭＯＳＦＥＴの書き込み方法を、図９（ａ）及び図９（ｂ）を参照して説明する。
【００７９】
図９（ａ）は、第７実施形態のｐ型スピンＭＯＳＦＥＴの構造を示す断面図である。
【００８０】
本実施形態のｐ型スピンＭＯＳＦＥＴは、図９（ａ）に示すように、半導体基板２１に、ｎ型領域のｎウエル２２、ｐ型領域のソース領域２３及びｐ型領域のドレイン領域２４を持ち、ソース領域２３上にトンネルバリア層５／強磁性体層６／反強磁性体層７の順序で積層された構造を備え、ドレイン領域２４上にトンネルバリア層８／強磁性体層９／非磁性体層１０／強磁性体層１１／反強磁性体層１２の順序で積層された構造を備える。さらに、ドレイン領域２４上の前記構造と別領域に、トンネルバリア層１６／導電体層１７／反強磁性体層１８の順序で積層された構造を備える。ここでは、導電体層１７に強磁性体を用いる。上記以外の構造およびスピン注入電流の向きは、第６実施形態と同様である。
【００８１】
本実施形態による磁化反転電流の流し方によれば、低抵抗状態から高抵抗状態への遷移と、高抵抗状態から低抵抗状態への遷移の両方を低電圧で行うことが可能となる。これにより、昇圧回路などの余分な回路を形成する必要がないため、スピンＭＯＳＦＥＴを含む回路の高集積化が可能になる。
【００８２】
本実施形態で用いた半導体材料は第３実施形態と同様である。上記以外の各種の材料及び各層の厚さは第６実施形態と同様である。
【００８３】
また、本実施形態において、電流の向き３にスピン注入電流を流した場合の反転電圧が０．９５Ｖ、電流の向き４の向きにスピン注入電流を流した場合の反転電圧が０．９３Ｖである。本実施形態では、前述したように抵抗状態の書き換えを低電圧の印加で行うことができる。これにより、スピンＭＯＳＦＥＴを含む回路の高集積化が可能になる。
【００８４】
また、強磁性体層６の磁化の向きと強磁性体層１１の磁化の向きを反平行にして、抵抗状態の遷移を本実施形態と逆の電流の向きで行ってもよい。また、半導体材料としてＧａＡｓ、ＳｉＧｅまたはＧｅを用いてもよい。
【００８５】
［その他の実施形態］
図１に示した第１実施形態ではｐウエル２上にオーミック電極１３を形成したが、図１０に示すように、このオーミック電極１３に換えて、ｐウエル２上にトンネルバリア層２５／強磁性体層２６／反強磁性体層２７の順序で積層された構造を形成してもよい。このような構造では、強磁性体層２６における電子のスピンがドレイン領域を介して強磁性体層９に注入されるため、強磁性体層９の磁化反転をアシストすることができる。なお、このような構造は、図３、図４、図５、図６、及び図７に示した実施形態にも適用でき、同様な効果を得ることができる。
【００８６】
また、前記各実施形態では、強磁性体層６、強磁性体層９、及び強磁性体層１１の磁化の向きは、膜面に対して平行（面内磁化）であってもよいし、膜面に対して垂直（垂直磁化）であってもよい。垂直磁化である場合は、図１１に示すように、強磁性体層６、１１上に反強磁性体層７、１２を形成しない構造としてもよい。
【００８７】
また、第１実施形態ではソース領域３とドレイン領域４間のｐウエル２上にゲート絶縁膜１４を介してゲート電極１５を形成したが、図１２に示すように、ｐウエル２上に直接、ゲート電極１５を形成してもよい。ゲート電極１５には、例えば金属が用いられる。ｐウエル２とゲート電極１５とは、ショットキー接合を形成している。図１２に示した構造を持つスピンＭＯＳＦＥＴにおいても、第１実施形態と同様の効果を得ることができる。なお、このような構造は、その他の実施形態にも適用でき、同様な効果を得ることができる。
【００８８】
本発明の各実施形態によれば、低電圧の印加で高抵抗状態から低抵抗状態へ遷移することができるため、スピンＭＯＳＦＥＴを含む回路を高集積化しやすくなるという効果を奏する。
【００８９】
また、一つのオーミック電極から複数のスピンＭＯＳＦＥＴにスピン注入電流を流すことができるため、高集積化しやすくなるという効果を奏する。
【００９０】
また、スピンＭＯＳＦＥＴの抵抗状態は、磁気トンネル接合又は半導体-磁性体結合を構成する２つの磁性体が反平行のときに高抵抗状態、平行のときに低抵抗状態になる場合と、２つの磁性体が平行のときに高抵抗状態、反平行のときに低抵抗状態になる場合との２通りがある。後者の具体例としては、ＦｅＣｏ／Ｓｉ／ＦｅＣｏからなる接合構造がある。これについては、例えば、”Spin transport in a lateral spin-injection device with an FM/Si/FM junction”, W.J.Hwang et al., Journal of Magnetism and Magnetic Materials 272-276(2004) 1915-1916に記載されている。前述した各実施形態では、２つの磁性体が反平行のときに高抵抗状態、平行のときに低抵抗状態になる場合を説明したが、２つの磁性体が平行のときに高抵抗状態、反平行のときに低抵抗状態になる場合にも適用することができる。この場合には、ｎ型スピントランジスタの場合にはソース・ドレイン領域上の強磁性体層６、１１の磁化の向きを互いに反平行とし、ｐ型スピントランジスタの場合にはソース・ドレイン領域上の強磁性体層６、１１の磁化の向きを互いに平行とすることができる。
【００９１】
また、以上に説明した実施形態においては以下を用いてもよい。
【００９２】
以下において、記述がない場合は半導体基板にシリコン半導体を用いる。ゲートには金属材料からなるメタルゲートを用いてもよく、ゲート絶縁膜には比誘電率が４以上の高誘電率の材料を用いてもよい。
【００９３】
また、ｐ型領域を形成するためのドープ材料は、ボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、パラジウム（Ｐｄ）、炭素（Ｃ）、白金（Ｐｔ）、金（Ａｕ）、酸素（Ｏ）のいずれかもしくは複数を含んでもよい。また、ｎ型領域を形成するためのドープ材料は、アンチモン（Ｓｂ）、リン（Ｐ）、砒素（Ａｓ）、チタン（Ｔｉ）、炭素（Ｃ）、白金（Ｐｔ）、金（Ａｕ）、酸素（Ｏ）のいずれかもしくは複数を含んでもよい。
【００９４】
また、オーミック電極１３には、チタンシリサイド、鉄シリサイド、コバルトシリサイド、ニッケルシリサイド、プラチナシリサイド、マグネシウムシリサイドのいずれかもしくは複数を含む材料を用いてもよい。
【００９５】
また、強磁性体層６、９、１１及び１７の材料は、Ｎｉ、ＦｅおよびＣｏの元素金属、Ｎｉ−Ｆｅ、Ｃｏ−Ｆｅ、Ｃｏ−Ｆｅ−Ｎｉ合金、または、（Ｃｏ，Ｆｅ，Ｎｉ）−（Ｓｉ，Ｂ，Ｐ）、（Ｃｏ，Ｆｅ，Ｎｉ）−（Ｓｉ，Ｂ，Ｐ）−（Ａｌ，Ｍｏ，Ｎｂ，Ｍｎ）系またはＣｏ−（Ｚｒ，Ｈｆ，Ｎｂ，Ｔａ，Ｔｉ）系などのアモルファス材料、Ｘ２ＹＺに近い組成でＸがＣｏ、ＹがＶ、Ｃｒ、Ｍｎ、Ｆｅのいずれかもしくは複数を含み、ＺがＡｌ，Ｓｉ，Ｇａ、Ｇｅのいずれかもしくは複数を含むホイスラー合金からなる群より選ばれる少なくとも１種の薄膜またはそれらの積層膜で構成してもよい。なお、前記−は、−で結ばれる元素を含む合金であることを意味する。（）は、（）内の元素から元素が選択されることを意味する。
【００９６】
また、強磁性体の材料は、ＦｅＰｔ、ＣｏＰｔ、ＣｏＣｒＰｔ、もしくは（Ｃｏ，Ｆｅ、Ｎｉ）−（Ｐｔ，Ｉｒ、Ｐｄ、Ｒｈ）−（Ｃｒ、Ｈｆ，Ｚｒ、Ｔｉ、Ａｌ、Ｔａ、Ｎｂ）のいずれかを含む合金、もしくは（Ｃｏ，Ｆｅ）／（Ｐｔ，Ｉｒ，Ｐｄ）のいずれかの積層膜による垂直磁化材料で構成してもよい。
【００９７】
また、強磁性体には、銀（Ａｇ）、銅（Ｃｕ）、金（Ａｕ）、アルミニウム（Ａｌ）、ルテニウム（Ｒｕ）、オスニウム（Ｏｓ）、レニウム（Ｒｅ）、タンタル（Ｔａ）、ボロン（Ｂ）、リン（Ｐ）、炭素（Ｃ）、酸素（Ｏ）、窒素（Ｎ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、ジルコニウム（Ｚｒ）、イリジウム（Ｉｒ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、ニオブ（Ｎｂ）などの非磁性元素を添加して、磁気特性を調節するばかりでなく、結晶性、機械的特性、化学的特性などの各種物性を調節することができる。
【００９８】
トンネルバリア層５、８、１６、及び２５および非磁性体層１０の材料には、Ａｌ２Ｏ３（酸化アルミニウム）、ＳｉＯ２（酸化シリコン）、ＭｇＯ（酸化マグネシウム）、ＡｌＮ（窒化アルミニウム）、ＳｉＮ（窒化シリコン）、Ｂｉ２Ｏ３（酸化ビスマス）、ＭｇＦ２（フッ化マグネシウム）、ＣａＦ２（フッ化カルシウム）、ＳｒＴｉＯ３（チタン酸ストロンチウム）、ＬａＡｌＯ３（ランタンアルミネート）、Ａｌ−Ｎ−Ｏ（酸化窒化アルミニウム）、ＨｆＯ（酸化ハフニウム）のいずれかの絶縁体もしくは複数の絶縁体を組み合わせた複合膜を用いることができる。
【００９９】
非磁性体層１０の材料には、銅もしくは電流狭窄のための絶縁体を含んだ銅を用いてもよい。
【０１００】
反強磁性体層７、１２、１８、及び２７の材料は、Ｆｅ−Ｍｎ（鉄−マンガン）、Ｐｔ−Ｍｎ（白金−マンガン）、Ｐｔ−Ｃｒ−Ｍｎ（白金−クロム−マンガン）、Ｎｉ−Ｍｎ（ニッケル−マンガン）、Ｉｒ−Ｍｎ（イリジウム−マンガン）、Ｐｄ−Ｐｔ−Ｍｎ（パラジウム−白金−マンガン）、ＮｉＯ（酸化ニッケル）、Ｆｅ２Ｏ３（酸化鉄）などを用いることができる。
【０１０１】
また、反強磁性体層として、磁気カップリングした強磁性体層／非磁性体層／反強磁性体層を含む構造の複合膜、もしくは（強磁性体層／非磁性体層）ｎ／反強磁性体層（ｎ≧２）の複合膜を用いてもよい。
【０１０２】
また、半導体基板にＧａＡｓ半導体を用いてもよい。ＧａＡｓ半導体上のゲート材料にＴｉ／Ｐｔ／Ａｕを用いてもよい。ＧａＡｓ半導体とゲート電極の間にゲート絶縁膜を形成せず、ＧａＡｓ半導体上に直接、ゲート電極を形成してもよい。ＧａＡｓ半導体にｎ型領域を形成するためのドープ材料は、Ｓ、Ｓｅ、Ｓｎ、Ｔｅ、Ｓｉ、ＣおよびＯのいずれかもしくは複数を含んでもよい。ＧａＡｓ半導体にｐ型領域を形成するためのドープ材料は、Ｂｅ、Ｍｇ、Ｚｎ、Ｃｄ、Ｓｉ、Ｃ、ＣｕおよびＣｒのいずれかもしくは複数を含んでもよい。
【０１０３】
また、前述した各実施形態はそれぞれ、単独で実施できるばかりでなく、適宜組み合わせて実施することも可能である。さらに、前述した各実施形態には種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【図面の簡単な説明】
【０１０４】
【図１】本発明の第１実施形態のｎ型スピンＭＯＳＦＥＴの構造を示す断面図である。
【図２】第１実施形態のｎ型スピンＭＯＳＦＥＴにおける電流−電圧特性を示す図である。
【図３】本発明の第２実施形態のｎ型スピンＭＯＳＦＥＴの構造を示す断面図である。
【図４】本発明の第３実施形態のｐ型スピンＭＯＳＦＥＴの構造を示す断面図である。
【図５】本発明の第４実施形態のｐ型スピンＭＯＳＦＥＴの構造を示す断面図である。
【図６】本発明の第５実施形態の複数のｎ型スピンＭＯＳＦＥＴの構成を示す平面図である。
【図７】第５実施形態の変形例の複数のｐ型スピンＭＯＳＦＥＴの構成を示す平面図である。
【図８】本発明の第６実施形態のｎ型スピンＭＯＳＦＥＴの構造を示す断面図である。
【図９】本発明の第７実施形態のｐ型スピンＭＯＳＦＥＴの構造を示す断面図である。
【図１０】第１実施形態の第１変形例のｎ型スピンＭＯＳＦＥＴの構造を示す断面図である。
【図１１】第１実施形態の第２変形例のｎ型スピンＭＯＳＦＥＴの構造を示す断面図である。
【図１２】第１実施形態の第３変形例のｎ型スピンＭＯＳＦＥＴの構造を示す断面図である。
【符号の説明】
【０１０５】
１…半導体基板、２…ｐウエル、３…ソース領域、４…ドレイン領域、５…トンネルバリア層、６…強磁性体層、７…反強磁性体層、８…トンネルバリア層、９…強磁性体層、１０…非磁性体層、１１…強磁性体層、１２…反強磁性体層、１３…オーミック電極、１４…ゲート絶縁膜、１５…ゲート電極、１６…トンネルバリア層、１７…導電体層、１８…反強磁性体層、２１…半導体基板、２２…ｎウエル、２３…ソース領域、２４…ドレイン領域、２５…トンネルバリア層、２６…強磁性体層、２７…反強磁性体層、３０…ｎ型スピンＭＯＳＦＥＴ、３１…ｐ型スピンＭＯＳＦＥＴ。
【特許請求の範囲】
【請求項１】
半導体領域に形成されたソース領域及びドレイン領域と、
前記ソース領域あるいは前記ドレイン領域のいずれか一方上に形成された第１強磁性体層と、
前記ソース領域あるいは前記ドレイン領域のいずれか他方上に形成された第２強磁性体層と、
前記第２強磁性体層上に形成された非磁性体層と、
前記非磁性体層上に形成された第３強磁性体層と、
前記半導体領域上に形成されたオーミック電極とを具備し、
前記第１強磁性体層と前記第３強磁性体層は磁化が不変とされ、前記第２強磁性体層は磁化が可変とされ、
前記第３強磁性体層と前記オーミック電極との間には前記第２強磁性体層を介して電流が流されることを特徴とするスピンＭＯＳ電界効果トランジスタ。
【請求項２】
半導体領域に形成されたソース領域及びドレイン領域と、
前記ソース領域あるいは前記ドレイン領域のいずれか一方上に形成された第１強磁性体層と、
前記ソース領域あるいは前記ドレイン領域のいずれか他方上に形成された第２強磁性体層と、
前記第２強磁性体層上に形成された非磁性体層と、
前記非磁性体層上に形成された第３強磁性体層と、
前記ソース領域あるいは前記ドレイン領域の前記いずれか他方上に形成された導電体層とを具備し、
前記第１強磁性体層と前記第３強磁性体層は磁化が不変とされ、前記第２強磁性体層は磁化が可変とされ、
前記第３強磁性体層と前記導電体層との間には前記第２強磁性体層を介して電流が流されることを特徴とするスピンＭＯＳ電界効果トランジスタ。
【請求項３】
前記半導体領域は第１導電型の半導体領域であり、前記ソース領域及び前記ドレイン領域は第２導電型の半導体領域であり、前記スピンＭＯＳ電界効果トランジスタは第２導電型のスピンＭＯＳ電界効果トランジスタであることを特徴とする請求項１または２に記載のスピンＭＯＳ電界効果トランジスタ。
【請求項４】
前記第１強磁性体層と前記第３強磁性体層は、磁化が略平行あるいは略反平行のいずれかに固定されていることを特徴とする請求項１乃至３のいずれかに記載のスピンＭＯＳ電界効果トランジスタ。
【請求項５】
前記ソース領域あるいは前記ドレイン領域の前記いずれか一方と前記第１強磁性体層との間に形成された第１トンネルバリア層と、
前記ソース領域あるいは前記ドレイン領域の前記いずれか他方と前記第２強磁性体層との間に形成された第２トンネルバリア層と、
をさらに具備することを特徴とする請求項１乃至４のいずれかに記載のスピンＭＯＳ電界効果トランジスタ。
【請求項６】
前記導電体層は強磁性体であり、
前記ソース領域あるいは前記ドレイン領域の前記いずれか他方と前記導電体層との間にトンネルバリア層をさらに具備することを特徴とする請求項２に記載のスピンＭＯＳ電界効果トランジスタ。
【請求項７】
前記非磁性体層は厚さが３ｎｍ以下の絶縁体であり、前記非磁性体層は前記第２トンネルバリア層より薄いことを特徴とする請求項５に記載のスピンＭＯＳ電界効果トランジスタ。
【請求項８】
前記非磁性体層は厚さが５ｎｍ以下の銅であることを特徴とする請求項１乃至６のいずれかに記載のスピンＭＯＳ電界効果トランジスタ。
【請求項９】
前記半導体領域中に複数の前記スピンＭＯＳ電界効果トランジスタを具備し、
前記複数のスピンＭＯＳ電界効果トランジスタが有する複数の前記第３強磁性体層と前記オーミック電極との間には、前記スピンＭＯＳ電界効果トランジスタが有する前記第２強磁性体層をそれぞれ介して電流が流されることを特徴とする請求項１に記載のスピンＭＯＳ電界効果トランジスタ。
【請求項１】
半導体領域に形成されたソース領域及びドレイン領域と、
前記ソース領域あるいは前記ドレイン領域のいずれか一方上に形成された第１強磁性体層と、
前記ソース領域あるいは前記ドレイン領域のいずれか他方上に形成された第２強磁性体層と、
前記第２強磁性体層上に形成された非磁性体層と、
前記非磁性体層上に形成された第３強磁性体層と、
前記半導体領域上に形成されたオーミック電極とを具備し、
前記第１強磁性体層と前記第３強磁性体層は磁化が不変とされ、前記第２強磁性体層は磁化が可変とされ、
前記第３強磁性体層と前記オーミック電極との間には前記第２強磁性体層を介して電流が流されることを特徴とするスピンＭＯＳ電界効果トランジスタ。
【請求項２】
半導体領域に形成されたソース領域及びドレイン領域と、
前記ソース領域あるいは前記ドレイン領域のいずれか一方上に形成された第１強磁性体層と、
前記ソース領域あるいは前記ドレイン領域のいずれか他方上に形成された第２強磁性体層と、
前記第２強磁性体層上に形成された非磁性体層と、
前記非磁性体層上に形成された第３強磁性体層と、
前記ソース領域あるいは前記ドレイン領域の前記いずれか他方上に形成された導電体層とを具備し、
前記第１強磁性体層と前記第３強磁性体層は磁化が不変とされ、前記第２強磁性体層は磁化が可変とされ、
前記第３強磁性体層と前記導電体層との間には前記第２強磁性体層を介して電流が流されることを特徴とするスピンＭＯＳ電界効果トランジスタ。
【請求項３】
前記半導体領域は第１導電型の半導体領域であり、前記ソース領域及び前記ドレイン領域は第２導電型の半導体領域であり、前記スピンＭＯＳ電界効果トランジスタは第２導電型のスピンＭＯＳ電界効果トランジスタであることを特徴とする請求項１または２に記載のスピンＭＯＳ電界効果トランジスタ。
【請求項４】
前記第１強磁性体層と前記第３強磁性体層は、磁化が略平行あるいは略反平行のいずれかに固定されていることを特徴とする請求項１乃至３のいずれかに記載のスピンＭＯＳ電界効果トランジスタ。
【請求項５】
前記ソース領域あるいは前記ドレイン領域の前記いずれか一方と前記第１強磁性体層との間に形成された第１トンネルバリア層と、
前記ソース領域あるいは前記ドレイン領域の前記いずれか他方と前記第２強磁性体層との間に形成された第２トンネルバリア層と、
をさらに具備することを特徴とする請求項１乃至４のいずれかに記載のスピンＭＯＳ電界効果トランジスタ。
【請求項６】
前記導電体層は強磁性体であり、
前記ソース領域あるいは前記ドレイン領域の前記いずれか他方と前記導電体層との間にトンネルバリア層をさらに具備することを特徴とする請求項２に記載のスピンＭＯＳ電界効果トランジスタ。
【請求項７】
前記非磁性体層は厚さが３ｎｍ以下の絶縁体であり、前記非磁性体層は前記第２トンネルバリア層より薄いことを特徴とする請求項５に記載のスピンＭＯＳ電界効果トランジスタ。
【請求項８】
前記非磁性体層は厚さが５ｎｍ以下の銅であることを特徴とする請求項１乃至６のいずれかに記載のスピンＭＯＳ電界効果トランジスタ。
【請求項９】
前記半導体領域中に複数の前記スピンＭＯＳ電界効果トランジスタを具備し、
前記複数のスピンＭＯＳ電界効果トランジスタが有する複数の前記第３強磁性体層と前記オーミック電極との間には、前記スピンＭＯＳ電界効果トランジスタが有する前記第２強磁性体層をそれぞれ介して電流が流されることを特徴とする請求項１に記載のスピンＭＯＳ電界効果トランジスタ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１０−７４００１（Ｐ２０１０−７４００１Ａ）
【公開日】平成２２年４月２日（２０１０．４．２）
【国際特許分類】
【出願番号】特願２００８−２４１５６６（Ｐ２００８−２４１５６６）
【出願日】平成２０年９月１９日（２００８．９．１９）
【国等の委託研究の成果に係る記載事項】（出願人による申告）平成１９年度独立行政法人新エネルギー・産業技術総合開発機構「ナノテクノロジープログラム／ナノテク・先端部材実用化研究開発／高スピン編極率材料を用いたスピンＭＯＳＦＥＴの研究開発」委託研究、産業技術力強化法第１９条の適用を受ける特許出願
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２２年４月２日（２０１０．４．２）
【国際特許分類】
【出願日】平成２０年９月１９日（２００８．９．１９）
【国等の委託研究の成果に係る記載事項】（出願人による申告）平成１９年度独立行政法人新エネルギー・産業技術総合開発機構「ナノテクノロジープログラム／ナノテク・先端部材実用化研究開発／高スピン編極率材料を用いたスピンＭＯＳＦＥＴの研究開発」委託研究、産業技術力強化法第１９条の適用を受ける特許出願
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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