ディジタル位相ロックループにおける累算された位相−ディジタル変換
ディジタル位相ロックループ（ＤＰＬＬ）において信号の累算された位相をディジタル値に変換するための技術。模範的な実施形態では、信号が、分周器比Ｎで信号の周波数を分割するＮ分割モジュールと対にされる。分割された信号は、分割された信号の立ち上がりエッジと基準信号の立ち上がりエッジとの位相差を測定するデルタ位相−ディジタル変換器へ入力される。累算された分周器比群と較正された位相差群とが合算され、累算されたディジタル位相が生成される。シグマ−デルタ変調器を用いて分周器比Ｎを変える更なる技術が示される。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、ディジタル位相−ロックループ群（ＤＰＬＬ群）の設計に関し、特に、ＤＰＬＬ群の中の累算された位相−ディジタル変換のための技術に関する。
【背景技術】
【０００２】
現代の通信回路では、既知の周波数を有する基準信号への位相ロックによって任意の周波数の信号群を生成するためにディジタル位相−ロックループ群（ＤＰＬＬ群）が使用される。ディジタル処理でＤＰＬＬ出力信号の位相を基準信号の位相と比較するために、ＤＰＬＬは、累算された位相−ディジタル変換器（ＡＰＤＣ）として知られている混合信号ブロックを使用するであろう。ＡＰＤＣは、ＤＰＬＬ出力信号の累算された位相のディジタル表現を生成する。
【０００３】
従来のＤＰＬＬ群では、ＡＰＤＣは、時間−ディジタル変換器（ＴＤＣ）と結合したカウンタを用いて実装されるであろう。カウンタが、出力信号の周期の中の累算された出力信号位相の整数部分を数える一方で、ＴＤＣは、累算された出力信号位相の分数部分を測定するであろう。カウンタとＴＤＣ出力は、合算されて累算された総計の出力信号位相を生成するであろう。
【０００４】
高周波出力信号群を生成するＤＰＬＬ群に対しては、カウンタとＴＤＣの双方が、相応の高周波で動作することが必要とされるであろう。例えば、カウンタが、出力信号の周波数で経過した周期の合計数を数えることが必要とされる一方で、ＴＤＣの遅延線中のバッファ群も、出力信号の周波数で切り替わることが必要とされるであろう。ＤＰＬＬの構成要素回路類の高周波動作は、一般に、ＤＰＬＬによってより高い電源消費を引き起こす。更に、累算された出力信号位相の分数部分を対応する整数部分に一致させるためには、カウンタの信号パス遅れとＴＤＣとが正確に一致されなければならない。この要求は、さらにＡＰＤＣの設計を複雑にする。
【０００５】
先行技術に対して改善された電力効率と設計の容易さの両方を示す新しいＡＰＤＣを提供することが望まれるであろう。
【発明の概要】
【０００６】
本開示の一態様は、目標信号の累算された位相のディジタル表現を生成する方法であって、分周器比Ｎで前記目標信号の周波数を分割して分割された信号を生成することと、前記分周器比Ｎを累算して累算された整数の位相を生成することと、前記分割された信号中のイベントと基準信号中の対応するイベントとの位相差のディジタル表現を生成することと、前記累算された整数の位相と前記ディジタル位相差とを合算して前記目標信号の累算された位相のディジタル表現を生成することとを含む方法を提供する。
【０００７】
本開示の他の態様は、目標信号の累算された位相のディジタル表現を生成するための装置であって、分周器比Ｎで前記目標信号の周波数を分割して分割された信号を生成するＮ分割モジュールと、前記分周器比Ｎを累算して累算された整数の位相を生成する累算器と、前記分割された信号中のイベントと基準信号中の対応するイベントとの位相差のディジタル表現を生成するデルタ位相−ディジタル変換器と、前記累算された整数の位相と前記ディジタル位相差とを合算して前記目標信号の累算された位相のディジタル表現を生成する合算器とを含む装置を提供する。
【０００８】
本開示の更なる他の態様は、目標信号の累算された位相のディジタル表現を生成するための装置であって、分周器比Ｎで前記目標信号の周波数を分割して分割された信号を生成する手段と、前記分周器比Ｎを累算して累算された整数の位相を生成する手段と、前記分割された信号と基準信号との位相差のディジタル表現を生成する手段と、前記累算された整数の位相と前記ディジタル位相差とを合算して前記目標信号の累算された位相のディジタル表現を生成する手段とを含む装置を提供する。
【０００９】
本開示の更なる他の態様は、目標信号の累算された位相のディジタル表現を生成するコンピュータプログラム生産品であって、コンピュータに、分周器比Ｎで前記目標信号の周波数を分割して分割された信号を生成させるコードと、コンピュータに、前記分周器比Ｎを累算して累算された整数の位相を生成させるコードと、コンピュータに、前記分割された信号中のイベントと基準信号中の対応するイベントとの位相差のディジタル表現を生成させるコードと、コンピュータに、前記累算された整数の位相と前記ディジタル位相差とを合算して前記目標信号の累算された位相のディジタル表現を生成させるコードとを含むコンピュータ読み取り可能な媒体を含むコンピュータプログラム生産品を提供する。
【図面の簡単な説明】
【００１０】
【図１】図１は、従来技術のＤＰＬＬ１０の構成を描写する。
【図２】図２は、動作中の先行技術のＤＰＬＬ１０の中に存在する信号群の事例を表す。
【図３】図３は、本開示によるＡＰＤＣの実施形態１９０．２を描写する。
【図４】図４は、動作中のＡＰＤＣ１９０．２の中に存在する信号群の事例を表す。
【図５】図５は、図３に描写されたΔＰＤＣ３２０の模範的な伝達関数を表す。
【図６】図６は、ＡＰＤＣ１９０．２に使用されるΔＰＤＣの模範的な実施形態を描写する。
【図７】図７は、本開示による方法の模範的な実施形態を描写する。
【発明を実施するための形態】
【００１１】
添付の図面に関連させて以下に示される詳細な説明は、本発明の模範的な実施形態の記述として意図されており、本発明が実施されうる模範的な実施形態のみを表わすようには意図されてはいない。この記述を通して使用される用語“模範的な（exemplary）”は、“例（example）、事例（instance）、あるいは実例（illustration）の役目をする”ことを意味しており、必ずしも他の模範的な実施形態において好ましい又は有益であると解釈されるべきでない。詳細な説明は、発明の模範的な実施形態についての完全な理解を提供する目的で特定の詳細を含んでいる。発明の模範的な実施形態がこれらの特定の詳細なしで実施されてもよいことは、この技術分野における熟練者にとって自明であろう。いくつかの事例では、良く知られた構造および装置は、ここに表現される模範的な実施形態の新規性を不明瞭にしないようにするため、ブロック図で示される。
【００１２】
この明細書および請求項では、要素が他の要素に“接続される（connected to）”又は“結合される（coupled to）”と呼ばれる場合、それは他の要素に直接に接続又は結合されうる、又は介在する要素が存在するかもしれない。これとは対照的に、要素が“直接接続される（directly connected to）”又は“直接結合される（directly coupled to）”と呼ばれる場合、介在する要素は存在しない。
【００１３】
図１は、先行技術のＤＰＬＬ１０の構成を描写する。ＤＰＬＬ１０は、ディジタル位相比較器１０２、ディジタルループフィルタ１０６、ディジタル制御発振器（ＤＣＯ）１１４、および累算された位相−ディジタル変換器（ＡＰＤＣ）１９０．１を含む。さらに、ＡＰＤＣ１９０．１は、カウンタ１１８、時間−ディジタル変換器１２０、較正乗算器１２４、および合算器１２６を含む。
【００１４】
動作中、ＤＣＯ１１４は、ディジタル入力信号１１２ａによって制御される周波数を有する出力信号１１４ａを生成する。信号１１４ａが、ＡＰＤＣ１９０．１のカウンタ１１８およびＴＤＣ１２０の両方に同時に供給される。さらに、基準信号１３０ａが、ＴＤＣ１２０に提供される。ある構成では、基準信号１３０ａの周波数（Ｆｒｅｆ）は、ＤＣＯ出力信号１１４ａの周波数より低いかもしれない。カウンタ１１８およびＴＤＣ１２０は、基準信号１３０ａの周期毎に経過したＤＣＯ出力信号１１４ａの周期の累積数を共同で数え、カウンタ１１８は経過した周期の数の整数部分を数え、ＴＤＣ出力信号１２０ａは残りの分数部分を計算するように構成されてもよい。さらに、ＴＤＣ出力信号１２０ａは、カウンタ出力１１８ａと合算されて合算器出力信号１２６ａを形成する前に、較正係数ｋｃ１２２で乗算される。合算器出力信号１２６ａは、ＤＣＯ出力信号１１４ａの累算された位相を表わす。
【００１５】
また、図１に示されるように、合算器出力信号１２６ａが累算された目標位相１００ａと比較され、位相比較器出力１０２ａが生成され、これがループフィルタ１０６に供給される。ループフィルタ出力１０６ａが利得要素１１２に供給され、信号１１２ａが生成され、これが順に供給されてＤＣＯ出力信号１１４ａの周波数が制御される。
【００１６】
この技術分野における通常の熟練者は、図１に描写された先行技術のＤＰＬＬ１０が、基準信号１３０ａに位相ロックされた出力信号１１４ａを生成することを理解するであろう。
【００１７】
図１の中のＤＰＬＬ１０が説明の目的だけのために図示されたものであることに注意されたい。この技術分野における通常の熟練者は、本開示の技術が、図示しない代替のＤＰＬＬアーキテクチャに容易に適用されてもよいことを理解するであろう。例えば、ＤＰＬＬ１０は、図１に示されていない追加のフィルタリング又はゲインの要素を含むかもしれない。さらに、ＤＰＬＬ１０は、例えば、この技術分野において良く知られた二点変調技術を用いて、ＤＣＯ出力信号の周波数、振幅、又は位相を変調する、更なる要素群を含むかもしれない。そのような模範的な実施形態は本開示の範囲内にあることが意図されている。
【００１８】
図２は、動作中にＤＰＬＬ１０の中に存在する信号群の事例を表す。図２では、ＤＣＯ出力信号１１４ａの事例は、基準信号１３０ａの事例に沿って示される。図２に示される信号群は、模範だけのために意図されたものであり、本開示の範囲を図示された基準信号１３０ａに対する出力信号１１４ａのある特定の関係に制限することを意味してはいないことに注意されたい。代替の模範的な実施形態（図示せず）では、出力信号１１４ａと基準信号１３０ａとの間の相対的な周波数は、図２に示されるものよりも高いかもしれないし、低いかもしれない。そのような模範的な実施形態は本開示の範囲内にあることが意図されている。
【００１９】
図２において、カウンタ出力信号１１８ａは、基準時間ｔ＝ｔ０から経過したＤＣＯ出力信号１１４ａの累積された周期の整数を数えることがわかる。一方、較正されたＴＤＣ出力信号１２４ａは、基準信号１３０ａの立ち上がりエッジとそのすぐ前に先行するＤＣＯ出力信号１１４ａの立ち上がりエッジとの間において経過する、（信号１１４ａの周期で表現された）時間を生じさせることがわかる。合算器出力信号１２６ａは、基準信号１３０ａの立ち上がりエッジで、ＴＤＣ出力信号１２４ａとカウンタ出力信号１１８ａとを合算することにより生成される。合算器出力信号１２６ａは、時間ｔ＝ｔ０以降の信号１１４ａの累算された総計の位相を表す。
【００２０】
例えば、時間ｔ＝ｔ１では、合算器出力信号１２６ａは、カウンタ出力信号１１８ａによる３の整数部分、および較正されたＴＤＣ出力信号１２４ａによる０．２５の分数部分を有し、合算して３．２５周期の全出力信号となる。同様に、時間ｔ＝ｔ２では、合算器出力信号１２６ａは、カウンタ出力信号１１８ａによる６の整数部分、および較正されたＴＤＣ出力信号１２４ａによる０．５の分数部分を有し、合算して総計６．５周期の出力信号となる。
【００２１】
この技術分野における通常の熟練者は、合算器出力信号１２６ａおよび図１および図２に示される他の信号群が任意の単位で表現されてもよく、本開示の範囲が使用されるある特定の単位に制限されていないことを理解するであろうことに注意されたい。例えば、信号の１２６ａは、基準信号１３０ａの周期で表現されてもよく、あるいは図２に示される又は示されない任意の単位の拡大縮小されたバージョンで表現されてもよい。そのような模範的な実施形態は本開示の範囲内にあることが意図されている。
【００２２】
カウンタ１１８およびＴＤＣ１２０を含む先行技術のＡＰＤＣ１９０．１は、本開示の技術による扱われる少なくとも２つの欠点を示す。
【００２３】
第１に、ＡＰＤＣ１９０．１の中のカウンタ１１８およびＴＤＣ１２０の両方は、ＤＣＯ出力信号１１４ａの周波数で直接動作する。したがって、ＤＣＯ出力信号１１４ａが高周波信号である場合、カウンタ１１８およびＴＤＣ１２０の内部の信号切替えが対応して高いレベルの電力を消費するであろう。例えば、カウンタ１１８は、一般に、ＤＣＯ出力信号１１４ａの周期毎に累算された総計の周期数を、経過を追って出力することが必要とされる。図２を参照して記述されるように、カウンタ１１８の出力が比較的低周波の基準信号１３０ａの１つの周期当たり一度だけサンプリングされる場合でさえそうである。さらに、ＴＤＣ１２０の内の遅延線の個別のバッファも、ＤＣＯ出力信号１１４ａの周波数で切り替えることが必要とされるであろう。
【００２４】
第２に、先行技術のＡＰＤＣ１９０．１の中のカウンタ１１８およびＴＤＣ１２０の両方は、ＤＣＯ出力信号１１４ａを入力信号として受け入れ、ＡＰＤＣ１９０．１内に設けられるべきＤＣＯ出力信号１１４ａについて別々の事例を要求するであろう。そのようなＤＣＯ出力信号１１４ａの別々の事例の遅延での不整合は、ＤＣＯ出力信号１１４ａの周期の数え違いを生じさせるであろう。したがって、ＡＰＤＣ１９０．１の回路設計においては、一般に、ＡＰＤＣ１９０．１の中の信号パス遅れを注意深く整合させることが必要である。
【００２５】
本開示によれば、Ｎ分割モジュールおよびデルタ位相−ディジタル変換器（ΔＰＤＣ）を含む新しいＡＰＤＣが記述される。新しいＡＰＤＣは、より低い電力を消費し、先行技術のＡＰＤＣ１９０．１よりもより容易に設計されるであろう。
【００２６】
図３は、本開示による新しいＡＰＤＣの実施形態１９０．２を描写する。図３では、ＤＣＯ出力信号１１４ａは、Ｎ分割モジュール３１８と結合され、これは分周器比Ｎもしくは３１６ａでＤＣＯ出力信号１１４ａの周波数を分割し、分割された信号３１８ａを生成する。図示される模範的な実施形態では、分周器比Ｎがシグマ・デルタ変調器によって生成される実施形態に本開示を制限する必要はないが、分周器比Ｎ ３１６ａは、シグマ・デルタ変調器３１６によって生成される。累算器３１７は、基準信号１３０ａの立ち上がりエッジで分周器比Ｎ ３１６ａを累算し、累算された整数の位相３１７ａを生成する。
【００２７】
動作中、ＤＣＯ出力信号１１４ａはＮ分割モジュール３１８によって周波数が分割され、分割された信号３１８ａが生成される。模範的な実施形態では、Ｎ分割モジュール３１８は、ＤＣＯ出力信号１１４ａのＮ個のパルス毎に単一のパルスを出力するように構成されている。Ｎは整数の分周器比である。分周器比Ｎ ３１６ａは、一般に、ＤＣＯ出力信号１１４ａの望ましい周波数と基準信号１３０ａの周波数との比に略対応するように選択される。信号１１４ａと信号１３０ａの非整数（即ち、分数）の比を生成するためには、分周器比Ｎ ３１６ａは、時間に応じて、例えば基準周期単位で、複数の基準周期における分周器比Ｎの平均が望ましい分数の比に対応するように、変化されるであろう。
【００２８】
模範的な実施形態では、時間に応じた分周器比Ｎの変化は擬似乱数的な方法で行われ、測定される累算位相の中の周期的な誤差の偏りが回避されるであろう。これは、例えば、シグマ・デルタ変調器３１６を用いることにより実現されるであろう。この技術分野における通常の熟練者は、さらに、擬似乱数的な分周器比Ｎがシグマ・デルタ変調器３１６以外の手段を用いて生成されてもよいことを理解するであろうことに注意されたい。そのような代替の模範的な実施形態は本開示の範囲内にあることが意図されている。
【００２９】
分周器出力信号３１８ａはデルタ位相−ディジタル変換器（ΔＰＤＣ）３２０に供給され、これは分周器出力信号３１８ａと基準信号１３０ａとの位相差のディジタル表現３２０ａを生成する。累算された整数の位相３１７ａおよび位相差３２０ａは合算３２６され、合算器出力信号１２６ａが生成される。
【００３０】
さらにＡＰＤＣ１９０．２の動作を明確にするため、図２に描写されたＤＣＯ出力信号１１４ａおよび基準信号１３０ａの同じ事例を用いて、図４に、ＡＰＤＣ１９０．２の中に存在する信号群の事例を例示する。図４では、ＤＣＯ出力信号１１４ａがＮ分割モジュール３１８によって処理され、信号３１８ａが生成される。図示される模範的な実施形態では、分周器比Ｎを変えることについて既に述べた原則に従い、分周器比は、最初、値Ｎ１＝３を有するように構成され、続いて、値Ｎ２＝４を有するように構成される。したがって、分周器出力信号３１８ａは、図示されるＤＣＯ出力信号１１４ａの最初の３つの周期に対し単一のパルスを含み、また、ＤＣＯ出力信号１１４ａの次の４周期に対し単一のパルスを含む。
【００３１】
図示される模範的な実施形態では、ΔＰＤＣ出力信号３２０ａは、分周器出力信号３１８ａの立ち上がりエッジを基準信号１３０ａの対応する立ち上がりエッジと比較することにより生成される。例えば、時間ｔ＝ｔ１では、ΔＰＤＣ出力信号３２０ａは、分周器出力信号３１８ａの立ち上がりエッジが、基準信号１３０ａの対応する立ち上がりエッジよりも信号１１４ａの０．２５周期だけ先行する（即ち、ΔＰＤＣ出力信号３２０ａが正である）ことを示す。時間ｔ＝ｔ２では、ΔＰＤＣ出力信号３２０ａは、分周器出力信号３１８ａの立ち上がりエッジが、基準信号１３０ａの対応する立ち上がりエッジよりも信号１１４ａの０．５周期だけ後を追う（即ち、ΔＰＤＣ出力信号３２０ａが負である）ことを示す。
【００３２】
図示されるΔＰＤＣ出力信号３２０ａの事例が説明の目的だけのためのものであり、本開示の範囲を２つの信号間の位相差の測定のためのある特定の技術に制限することを意味していないことに注意されたい。代替の模範的な実施形態（図示せず）では、２つの信号間の位相差は、立ち上がりエッジ以外の信号中のイベント、例えば、立ち下がりエッジ、あるいはその他の周期的な信号特性から導き出されてもよい。そのような他の実施形態は本開示の範囲内にあることが意図されている。
【００３３】
さらに図４に示されるように、累算された整数の位相３１７ａは、基準信号１３０ａの立ち上がりエッジで、分周器比Ｎ１、Ｎ２などを累算し、ｔ＝ｔ０以降の累算されたＤＣＯ周期の連続数を供給する。合算器出力信号１２６ａは、基準信号１３０ａの立ち上がりエッジで、累算された整数の位相３１７ａとΔＰＤＣ出力信号３２０ａとを合算し、ＤＣＯ出力信号１１４ａの累算された総計の位相を生成する。例えば、時間ｔ＝ｔ１では、３の累算された整数の位相３１７ａは、０．２５のΔＰＤＣ出力信号３２０ａと合算され、ＤＣＯ出力信号１１４ａの累算された総計の位相に対し総計３．２５の周期を生成する。時間ｔ＝ｔ２では、７の累算された整数の位相３１７ａは、−０．５のΔＰＤＣ出力信号３２０ａと合算され、ＤＣＯ出力信号１１４ａの累算された総計の位相に対し総計６．５の周期を生成する。
【００３４】
この技術分野における通常の熟練者は、ＡＰＤＣ１９０．２の設計が先行技術のＡＰＤＣ１９０．１のそれよりもいくつかの利点をもたらすことを理解するであろう。
【００３５】
第１に、ＡＰＤＣ１９０．２の中のＮ分割モジュール３１８の出力信号３１８ａが、一般に、ＤＣＯ出力信号１１４ａの周波数よりもＮ倍小さい周波数に遷移する一方で、ΔＰＤＣ３２０内の遅延線のバッファ群は、より低い分割された周波数に対応するように切り替えられる。したがって、ＡＰＤＣ１９０．２は、一般に、対応するＡＰＤＣ１９０．１よりも少ない電力を消費するであろう。その構成要素は、ＤＣＯ出力信号１１４ａの周波数で直接動作することが必要とされる。
【００３６】
第２に、ＡＰＤＣ１９０．２は、Ｎ分割モジュール３１８に供給されるべきＤＣＯ出力信号１１４ａの単一の事例のみを必要する。これにより、信号遅延の不整合から生じる数え違いの問題を避ける。これは、一般に、ＡＰＤＣ１９０．１よりもＡＰＤＣ１９０．２を設計することをより簡単にし、このことは前に述べたように注意深く信号パス遅れを整合させることを必要とする。
【００３７】
さらにΔＰＤＣ３２０の機能を明確にするため、図３に描写されたΔＰＤＣ３２０の模範的な伝達関数を、図５に表す。図５では、ΔＰＤＣは、分周器出力信号３１８ａの立ち上がりエッジと基準信号１３０ａの立ち上がりエッジとの間の時間間隔Δｔ１を対応するディジタル位相差ΔＰ１に変換することがわかる。図示される模範的な実施形態では、信号３１８ａの立ち上がりエッジが信号１３０ａの立ち上がりエッジよりも先行する場合、ディジタル位相差ΔＰ１は正であり、また、信号１３０ａの立ち上がりエッジが信号３１８ａの立ち上がりエッジよりも先行する場合、ディジタル位相差ΔＰ１は負である。代替の模範的な実施形態（図示せず）では、ディジタル位相差ΔＰ１の極性は逆にされるであろう。
【００３８】
図５に描写されたΔＰＤＣは、負の時間間隔Ｔｍｉｎ（即ち、信号１３０ａの立ち上がりエッジが信号３１８ａの立ち上がりエッジよりも先行する時間間隔）から正の時間間隔Ｔｍａｘ（即ち、信号３１８ａ立ち上がりエッジが信号３１８ａ立ち上がりエッジよりも先行する時間間隔）までに及ぶ時間間隔Δｔ１を適用するであろう。これらの時間区間は、負の位相差Ｐｍｉｎから正のディジタル位相差Ｐｍａｘまでに及ぶディジタル位相差ΔＰ１に対応する。この技術分野における通常の熟練者は、ΔＰＤＣが適用されることが必要とされる時間／位相の範囲が、例えば、ＤＣＯ出力信号１１４ａの周波数と基準信号１３０ａとの比に近似させるために使用される分周器比Ｎの期待される精度に依存するであろうことを理解するであろう。
【００３９】
図５の中の伝達関数が説明の目的だけのために示されたものであり、本開示の範囲を位相−ディジタル変換のためのある特定の技術に制限することを意味していないことに注意されたい。
【００４０】
図６は、ＡＰＤＣ１９０．２で使用されるΔＰＤＣの模範的な実施形態３２０．１を描写する。図６では、ΔＰＤＣ３２０．１は、差動時間−ディジタル変換器６００（ΔＴＤＣ）を含んでいることがわかる。ΔＴＤＣ６００は、図５に描写された信号１３０ａおよび３１８ａの間の時間間隔Δｔ１の大きさを測定し、また、信号１３０ａの立ち上がりエッジが信号３１８ａの立ち上がりエッジよりも先行するか遅れるかどうかについての情報を提供する。ΔＴＤＣ６００に続き、時間−位相較正モジュール６１０は、ΔＴＤＣ６００出力信号の単位をＤＣＯ出力信号１１４ａの位相の単位に正規化するために提供される。例えば、時間−位相較正モジュール６１０は、信号をＴＤＣバッファ遅れの単位からＤＣＯ出力信号１１４ａの周期に変換するかもしれない。
【００４１】
図６の中のΔＰＤＣの実施形態が説明の目的だけのために示されたものであり、本開示の範囲を明確に示されたΔＰＤＣのある特定の模範的な実施形態に制限することを意味していないことに注意されたい。この技術分野における通常の熟練者は、図５を参照して記述される特性に基づいてΔＰＤＣの構成を容易に引き出すであろう。模範的な実施形態では、ΔＰＤＣは、２００８年４月１８日に出願された、米国特許出願シリアル番号１２／１０２，７６８、“Phase to digital converter in all digital phase locked loop”、および、２００８年１月４日に出願された、米国特許出願シリアル番号１１／９６９，３６４、“Phase-locked loop with self-correcting phase-to-digital transfer function”（共に、本願の譲受人に譲渡され、参照によりその内容がすべて本明細書に組み込まれる。）に開示された原理によって設計されてもよい。
図７は、本開示による方法の模範的な実施形態を描写する。図７に描写された方法が実例のみのためのものであることを意味し、本開示の範囲を方法のある特定の実施形態に制限することを意味していないことに注意されたい。図７において、ステップ７００では、目標信号の周波数が分周器比Ｎで分割される。ステップ７１０では、分周器比Ｎが累算され、累算された整数の位相が生成される。ステップ７２０では、基準信号と分割された信号との位相差のディジタル表現が生成される。ステップ７３０では、累算された整数の位相とディジタル位相差とが合算され、目標信号の累算された位相のディジタル表現が生成される。
【００４２】
この技術分野における通常の熟練者は、情報および信号群が様々な異なる技術および技法のいずれかを用いて表現できるであろうことを理解するであろう。例えば、上記の記述の全体にわたって参照されるであろうデータ、命令、コマンド、情報、信号、ビット、シンボルおよびチップは、電圧、電流、電磁波、磁界又は粒子、光場又は粒子、あるいはそれの任意の組合せによって表現されてもよい。
【００４３】
また、この技術分野における通常の熟練者は、ここに開示された模範的な実施形態に関連して記述される様々な実例の論理ブロック、モジュール、回路、およびアルゴリズムのステップが電子ハードウェア、コンピュータソフトウェア、あるいは両方の組合せとして構築されてもよいことを理解するであろう。このハードウェアとソフトウェアとの互換性を明確に表すため、様々な実例のコンポーネント、ブロック、モジュール、回路およびステップは概してそれらの機能性に関して記述された。そのような機能性がハードウェアとソフトウェアのいずれのものとして構築されるかは、システム全体にかかる特定の用途および設計制約条件に依存する。熟練者は、それぞれの特定用途に対して方法を変えて前述の機能性を構築するであろう。しかし、そのような構築の判断は、本発明の模範的な実施形態の範囲から逸脱するものと解釈されてはならない。
【００４４】
ここに開示された模範的な実施形態に関連して記述された様々な実例の論理ブロック、モジュール、および回路は、ここに記述された機能を実施する汎用プロセッサ、ディジタルシグナルプロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）あるいは他のプログラマブルロジックデバイス、離散したゲート又はトランジスタロジック、離散したハードウェアコンポーネント、あるいはそれらの任意の組合せで構築又は実施されてもよい。汎用プロセッサはマイクロプロセッサであってもよいが、代わりに、上記プロセッサは従来のプロセッサ、コントローラ、マイクロコントローラ、又はステートマシンであってもよい。また、プロセッサは、例えば、ＤＳＰとマイクロプロセッサとの組合せ、複数のマイクロプロセッサ、ＤＳＰコアと結合する１つ又は複数のマイクロプロセッサ、あるいは他のそのような構成のコンピューティングデバイスとして構築されてもよい。
【００４５】
ここに開示された模範的な実施形態に関連して記述された方法又はアルゴリズムのステップは、ハードウェア、プロセッサによって実行されるソフトウェアモジュール、あるいは２つの組合せで直接実施されてもよい。ソフトウェアモジュールは、この技術分野において既知であるランダムアクセスメモリ（ＲＡＭ）、フラッシュメモリ、読み取り専用メモリ（ＲＯＭ）、電気的にプログラマブルなＲＯＭ（ＥＰＲＯＭ）、電気的に消去可能でプログラマブルなＲＯＭ（ＥＥＰＲＯＭ）、レジスタ、ハードディスク、取外し可能ディスク、ＣＤ−ＲＯＭ、あるいはその他の形の記憶媒体に存在してもよい。模範的な記憶媒体は、プロセッサが記憶媒体から情報を読んだり記憶媒体へ情報を書いたりすることができるようにそのプロセッサに結合される。代わりに、記憶媒体はプロセッサに不可欠であってもよい。プロセッサおよび記憶媒体は、ＡＳＩＣ中に存在してもよい。ＡＳＩＣは、ユーザ端末中に存在してもよい。代わりに、プロセッサおよび記憶媒体は、ユーザ端末中の離散したコンポーネントとして存在してもよい。
【００４６】
１つ又は複数の模範的な実施形態では、記述された機能は、ハードウェア、ソフトウェア、ファームウェア、あるいはそれらの任意の組合せで構築されてもよい。もしソフトウェアで構築されれば、機能は、コンピュータ可読媒体上の１つ又は複数の命令又はコードとして記憶され又は送信されてもよい。コンピュータ可読媒体は、記憶媒体と通信媒体の両方を含み、ある場所から他の場所へコンピュータプログラムの転送を促進する任意の媒体を含んでいる。記憶媒体は、コンピュータによってアクセスすることができる任意の利用可能な媒体であってもよい。限定しない例として、コンピュータ可読媒体は、インストラクション又はデータ構造の形で所望のプログラムコードを運ぶ又は記憶するために使用され、コンピュータによってアクセスすることができる、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭまたはその他の光学ディスク記憶装置、磁気ディスク記憶装置あるいはその他の磁気記憶装置を含んでいてもよい。また、任意の接続は、コンピュータ可読媒体と適切に称される。例えば、同軸ケーブル、ファイバ光ケーブル、撚線対、ディジタル加入者線（ＤＳＬ）、あるいは赤外線、無線およびマイクロ波のような無線技術を用いて、ソフトウェアがウェブサイト、サーバ、あるいはその他の遠隔のソースから送信される場合、同軸ケーブル、ファイバ光ケーブル、撚線対、ＤＳＬ、あるいは赤外線、無線およびマイクロ波のような無線技術は、媒体の定義に含まれる。ここで使用されるディスク（disk）およびディスク（disc）は、コンパクトディスク（ＣＤ）、レーザーディスク（登録商標）、光ディスク、ディジタルバーサタイルディスク（ＤＶＤ）、フロッピー（登録商標）ディスク、およびブルーレイディスク（登録商標）を含む。ここで、ディスク（disk）は、通常、磁気的にデータを再生するのに対し、ディスク（disc）は、レーザでデータを光学的に再生する。また、上記の組合せは、コンピュータ可読媒体の範囲内に含まれるべきである。
【００４７】
前述の開示された模範的な実施形態の記述は、任意の当業者が本発明を作成又は使用することを可能にするために提供される。これらの模範的な実施形態への様々な変更は、当業者にとって容易に理解できるであろう。また、ここに定義された総括的な原理は、発明の趣旨又は範囲から逸脱することなく、他の模範的な実施形態に適用されてもよい。したがって、本発明は、ここに示された模範的な実施形態に制限されることを意図しておらず、ここに開示された原理および新しい特徴に相反しない広い範囲が認められるべきである。
【技術分野】
【０００１】
本開示は、ディジタル位相−ロックループ群（ＤＰＬＬ群）の設計に関し、特に、ＤＰＬＬ群の中の累算された位相−ディジタル変換のための技術に関する。
【背景技術】
【０００２】
現代の通信回路では、既知の周波数を有する基準信号への位相ロックによって任意の周波数の信号群を生成するためにディジタル位相−ロックループ群（ＤＰＬＬ群）が使用される。ディジタル処理でＤＰＬＬ出力信号の位相を基準信号の位相と比較するために、ＤＰＬＬは、累算された位相−ディジタル変換器（ＡＰＤＣ）として知られている混合信号ブロックを使用するであろう。ＡＰＤＣは、ＤＰＬＬ出力信号の累算された位相のディジタル表現を生成する。
【０００３】
従来のＤＰＬＬ群では、ＡＰＤＣは、時間−ディジタル変換器（ＴＤＣ）と結合したカウンタを用いて実装されるであろう。カウンタが、出力信号の周期の中の累算された出力信号位相の整数部分を数える一方で、ＴＤＣは、累算された出力信号位相の分数部分を測定するであろう。カウンタとＴＤＣ出力は、合算されて累算された総計の出力信号位相を生成するであろう。
【０００４】
高周波出力信号群を生成するＤＰＬＬ群に対しては、カウンタとＴＤＣの双方が、相応の高周波で動作することが必要とされるであろう。例えば、カウンタが、出力信号の周波数で経過した周期の合計数を数えることが必要とされる一方で、ＴＤＣの遅延線中のバッファ群も、出力信号の周波数で切り替わることが必要とされるであろう。ＤＰＬＬの構成要素回路類の高周波動作は、一般に、ＤＰＬＬによってより高い電源消費を引き起こす。更に、累算された出力信号位相の分数部分を対応する整数部分に一致させるためには、カウンタの信号パス遅れとＴＤＣとが正確に一致されなければならない。この要求は、さらにＡＰＤＣの設計を複雑にする。
【０００５】
先行技術に対して改善された電力効率と設計の容易さの両方を示す新しいＡＰＤＣを提供することが望まれるであろう。
【発明の概要】
【０００６】
本開示の一態様は、目標信号の累算された位相のディジタル表現を生成する方法であって、分周器比Ｎで前記目標信号の周波数を分割して分割された信号を生成することと、前記分周器比Ｎを累算して累算された整数の位相を生成することと、前記分割された信号中のイベントと基準信号中の対応するイベントとの位相差のディジタル表現を生成することと、前記累算された整数の位相と前記ディジタル位相差とを合算して前記目標信号の累算された位相のディジタル表現を生成することとを含む方法を提供する。
【０００７】
本開示の他の態様は、目標信号の累算された位相のディジタル表現を生成するための装置であって、分周器比Ｎで前記目標信号の周波数を分割して分割された信号を生成するＮ分割モジュールと、前記分周器比Ｎを累算して累算された整数の位相を生成する累算器と、前記分割された信号中のイベントと基準信号中の対応するイベントとの位相差のディジタル表現を生成するデルタ位相−ディジタル変換器と、前記累算された整数の位相と前記ディジタル位相差とを合算して前記目標信号の累算された位相のディジタル表現を生成する合算器とを含む装置を提供する。
【０００８】
本開示の更なる他の態様は、目標信号の累算された位相のディジタル表現を生成するための装置であって、分周器比Ｎで前記目標信号の周波数を分割して分割された信号を生成する手段と、前記分周器比Ｎを累算して累算された整数の位相を生成する手段と、前記分割された信号と基準信号との位相差のディジタル表現を生成する手段と、前記累算された整数の位相と前記ディジタル位相差とを合算して前記目標信号の累算された位相のディジタル表現を生成する手段とを含む装置を提供する。
【０００９】
本開示の更なる他の態様は、目標信号の累算された位相のディジタル表現を生成するコンピュータプログラム生産品であって、コンピュータに、分周器比Ｎで前記目標信号の周波数を分割して分割された信号を生成させるコードと、コンピュータに、前記分周器比Ｎを累算して累算された整数の位相を生成させるコードと、コンピュータに、前記分割された信号中のイベントと基準信号中の対応するイベントとの位相差のディジタル表現を生成させるコードと、コンピュータに、前記累算された整数の位相と前記ディジタル位相差とを合算して前記目標信号の累算された位相のディジタル表現を生成させるコードとを含むコンピュータ読み取り可能な媒体を含むコンピュータプログラム生産品を提供する。
【図面の簡単な説明】
【００１０】
【図１】図１は、従来技術のＤＰＬＬ１０の構成を描写する。
【図２】図２は、動作中の先行技術のＤＰＬＬ１０の中に存在する信号群の事例を表す。
【図３】図３は、本開示によるＡＰＤＣの実施形態１９０．２を描写する。
【図４】図４は、動作中のＡＰＤＣ１９０．２の中に存在する信号群の事例を表す。
【図５】図５は、図３に描写されたΔＰＤＣ３２０の模範的な伝達関数を表す。
【図６】図６は、ＡＰＤＣ１９０．２に使用されるΔＰＤＣの模範的な実施形態を描写する。
【図７】図７は、本開示による方法の模範的な実施形態を描写する。
【発明を実施するための形態】
【００１１】
添付の図面に関連させて以下に示される詳細な説明は、本発明の模範的な実施形態の記述として意図されており、本発明が実施されうる模範的な実施形態のみを表わすようには意図されてはいない。この記述を通して使用される用語“模範的な（exemplary）”は、“例（example）、事例（instance）、あるいは実例（illustration）の役目をする”ことを意味しており、必ずしも他の模範的な実施形態において好ましい又は有益であると解釈されるべきでない。詳細な説明は、発明の模範的な実施形態についての完全な理解を提供する目的で特定の詳細を含んでいる。発明の模範的な実施形態がこれらの特定の詳細なしで実施されてもよいことは、この技術分野における熟練者にとって自明であろう。いくつかの事例では、良く知られた構造および装置は、ここに表現される模範的な実施形態の新規性を不明瞭にしないようにするため、ブロック図で示される。
【００１２】
この明細書および請求項では、要素が他の要素に“接続される（connected to）”又は“結合される（coupled to）”と呼ばれる場合、それは他の要素に直接に接続又は結合されうる、又は介在する要素が存在するかもしれない。これとは対照的に、要素が“直接接続される（directly connected to）”又は“直接結合される（directly coupled to）”と呼ばれる場合、介在する要素は存在しない。
【００１３】
図１は、先行技術のＤＰＬＬ１０の構成を描写する。ＤＰＬＬ１０は、ディジタル位相比較器１０２、ディジタルループフィルタ１０６、ディジタル制御発振器（ＤＣＯ）１１４、および累算された位相−ディジタル変換器（ＡＰＤＣ）１９０．１を含む。さらに、ＡＰＤＣ１９０．１は、カウンタ１１８、時間−ディジタル変換器１２０、較正乗算器１２４、および合算器１２６を含む。
【００１４】
動作中、ＤＣＯ１１４は、ディジタル入力信号１１２ａによって制御される周波数を有する出力信号１１４ａを生成する。信号１１４ａが、ＡＰＤＣ１９０．１のカウンタ１１８およびＴＤＣ１２０の両方に同時に供給される。さらに、基準信号１３０ａが、ＴＤＣ１２０に提供される。ある構成では、基準信号１３０ａの周波数（Ｆｒｅｆ）は、ＤＣＯ出力信号１１４ａの周波数より低いかもしれない。カウンタ１１８およびＴＤＣ１２０は、基準信号１３０ａの周期毎に経過したＤＣＯ出力信号１１４ａの周期の累積数を共同で数え、カウンタ１１８は経過した周期の数の整数部分を数え、ＴＤＣ出力信号１２０ａは残りの分数部分を計算するように構成されてもよい。さらに、ＴＤＣ出力信号１２０ａは、カウンタ出力１１８ａと合算されて合算器出力信号１２６ａを形成する前に、較正係数ｋｃ１２２で乗算される。合算器出力信号１２６ａは、ＤＣＯ出力信号１１４ａの累算された位相を表わす。
【００１５】
また、図１に示されるように、合算器出力信号１２６ａが累算された目標位相１００ａと比較され、位相比較器出力１０２ａが生成され、これがループフィルタ１０６に供給される。ループフィルタ出力１０６ａが利得要素１１２に供給され、信号１１２ａが生成され、これが順に供給されてＤＣＯ出力信号１１４ａの周波数が制御される。
【００１６】
この技術分野における通常の熟練者は、図１に描写された先行技術のＤＰＬＬ１０が、基準信号１３０ａに位相ロックされた出力信号１１４ａを生成することを理解するであろう。
【００１７】
図１の中のＤＰＬＬ１０が説明の目的だけのために図示されたものであることに注意されたい。この技術分野における通常の熟練者は、本開示の技術が、図示しない代替のＤＰＬＬアーキテクチャに容易に適用されてもよいことを理解するであろう。例えば、ＤＰＬＬ１０は、図１に示されていない追加のフィルタリング又はゲインの要素を含むかもしれない。さらに、ＤＰＬＬ１０は、例えば、この技術分野において良く知られた二点変調技術を用いて、ＤＣＯ出力信号の周波数、振幅、又は位相を変調する、更なる要素群を含むかもしれない。そのような模範的な実施形態は本開示の範囲内にあることが意図されている。
【００１８】
図２は、動作中にＤＰＬＬ１０の中に存在する信号群の事例を表す。図２では、ＤＣＯ出力信号１１４ａの事例は、基準信号１３０ａの事例に沿って示される。図２に示される信号群は、模範だけのために意図されたものであり、本開示の範囲を図示された基準信号１３０ａに対する出力信号１１４ａのある特定の関係に制限することを意味してはいないことに注意されたい。代替の模範的な実施形態（図示せず）では、出力信号１１４ａと基準信号１３０ａとの間の相対的な周波数は、図２に示されるものよりも高いかもしれないし、低いかもしれない。そのような模範的な実施形態は本開示の範囲内にあることが意図されている。
【００１９】
図２において、カウンタ出力信号１１８ａは、基準時間ｔ＝ｔ０から経過したＤＣＯ出力信号１１４ａの累積された周期の整数を数えることがわかる。一方、較正されたＴＤＣ出力信号１２４ａは、基準信号１３０ａの立ち上がりエッジとそのすぐ前に先行するＤＣＯ出力信号１１４ａの立ち上がりエッジとの間において経過する、（信号１１４ａの周期で表現された）時間を生じさせることがわかる。合算器出力信号１２６ａは、基準信号１３０ａの立ち上がりエッジで、ＴＤＣ出力信号１２４ａとカウンタ出力信号１１８ａとを合算することにより生成される。合算器出力信号１２６ａは、時間ｔ＝ｔ０以降の信号１１４ａの累算された総計の位相を表す。
【００２０】
例えば、時間ｔ＝ｔ１では、合算器出力信号１２６ａは、カウンタ出力信号１１８ａによる３の整数部分、および較正されたＴＤＣ出力信号１２４ａによる０．２５の分数部分を有し、合算して３．２５周期の全出力信号となる。同様に、時間ｔ＝ｔ２では、合算器出力信号１２６ａは、カウンタ出力信号１１８ａによる６の整数部分、および較正されたＴＤＣ出力信号１２４ａによる０．５の分数部分を有し、合算して総計６．５周期の出力信号となる。
【００２１】
この技術分野における通常の熟練者は、合算器出力信号１２６ａおよび図１および図２に示される他の信号群が任意の単位で表現されてもよく、本開示の範囲が使用されるある特定の単位に制限されていないことを理解するであろうことに注意されたい。例えば、信号の１２６ａは、基準信号１３０ａの周期で表現されてもよく、あるいは図２に示される又は示されない任意の単位の拡大縮小されたバージョンで表現されてもよい。そのような模範的な実施形態は本開示の範囲内にあることが意図されている。
【００２２】
カウンタ１１８およびＴＤＣ１２０を含む先行技術のＡＰＤＣ１９０．１は、本開示の技術による扱われる少なくとも２つの欠点を示す。
【００２３】
第１に、ＡＰＤＣ１９０．１の中のカウンタ１１８およびＴＤＣ１２０の両方は、ＤＣＯ出力信号１１４ａの周波数で直接動作する。したがって、ＤＣＯ出力信号１１４ａが高周波信号である場合、カウンタ１１８およびＴＤＣ１２０の内部の信号切替えが対応して高いレベルの電力を消費するであろう。例えば、カウンタ１１８は、一般に、ＤＣＯ出力信号１１４ａの周期毎に累算された総計の周期数を、経過を追って出力することが必要とされる。図２を参照して記述されるように、カウンタ１１８の出力が比較的低周波の基準信号１３０ａの１つの周期当たり一度だけサンプリングされる場合でさえそうである。さらに、ＴＤＣ１２０の内の遅延線の個別のバッファも、ＤＣＯ出力信号１１４ａの周波数で切り替えることが必要とされるであろう。
【００２４】
第２に、先行技術のＡＰＤＣ１９０．１の中のカウンタ１１８およびＴＤＣ１２０の両方は、ＤＣＯ出力信号１１４ａを入力信号として受け入れ、ＡＰＤＣ１９０．１内に設けられるべきＤＣＯ出力信号１１４ａについて別々の事例を要求するであろう。そのようなＤＣＯ出力信号１１４ａの別々の事例の遅延での不整合は、ＤＣＯ出力信号１１４ａの周期の数え違いを生じさせるであろう。したがって、ＡＰＤＣ１９０．１の回路設計においては、一般に、ＡＰＤＣ１９０．１の中の信号パス遅れを注意深く整合させることが必要である。
【００２５】
本開示によれば、Ｎ分割モジュールおよびデルタ位相−ディジタル変換器（ΔＰＤＣ）を含む新しいＡＰＤＣが記述される。新しいＡＰＤＣは、より低い電力を消費し、先行技術のＡＰＤＣ１９０．１よりもより容易に設計されるであろう。
【００２６】
図３は、本開示による新しいＡＰＤＣの実施形態１９０．２を描写する。図３では、ＤＣＯ出力信号１１４ａは、Ｎ分割モジュール３１８と結合され、これは分周器比Ｎもしくは３１６ａでＤＣＯ出力信号１１４ａの周波数を分割し、分割された信号３１８ａを生成する。図示される模範的な実施形態では、分周器比Ｎがシグマ・デルタ変調器によって生成される実施形態に本開示を制限する必要はないが、分周器比Ｎ ３１６ａは、シグマ・デルタ変調器３１６によって生成される。累算器３１７は、基準信号１３０ａの立ち上がりエッジで分周器比Ｎ ３１６ａを累算し、累算された整数の位相３１７ａを生成する。
【００２７】
動作中、ＤＣＯ出力信号１１４ａはＮ分割モジュール３１８によって周波数が分割され、分割された信号３１８ａが生成される。模範的な実施形態では、Ｎ分割モジュール３１８は、ＤＣＯ出力信号１１４ａのＮ個のパルス毎に単一のパルスを出力するように構成されている。Ｎは整数の分周器比である。分周器比Ｎ ３１６ａは、一般に、ＤＣＯ出力信号１１４ａの望ましい周波数と基準信号１３０ａの周波数との比に略対応するように選択される。信号１１４ａと信号１３０ａの非整数（即ち、分数）の比を生成するためには、分周器比Ｎ ３１６ａは、時間に応じて、例えば基準周期単位で、複数の基準周期における分周器比Ｎの平均が望ましい分数の比に対応するように、変化されるであろう。
【００２８】
模範的な実施形態では、時間に応じた分周器比Ｎの変化は擬似乱数的な方法で行われ、測定される累算位相の中の周期的な誤差の偏りが回避されるであろう。これは、例えば、シグマ・デルタ変調器３１６を用いることにより実現されるであろう。この技術分野における通常の熟練者は、さらに、擬似乱数的な分周器比Ｎがシグマ・デルタ変調器３１６以外の手段を用いて生成されてもよいことを理解するであろうことに注意されたい。そのような代替の模範的な実施形態は本開示の範囲内にあることが意図されている。
【００２９】
分周器出力信号３１８ａはデルタ位相−ディジタル変換器（ΔＰＤＣ）３２０に供給され、これは分周器出力信号３１８ａと基準信号１３０ａとの位相差のディジタル表現３２０ａを生成する。累算された整数の位相３１７ａおよび位相差３２０ａは合算３２６され、合算器出力信号１２６ａが生成される。
【００３０】
さらにＡＰＤＣ１９０．２の動作を明確にするため、図２に描写されたＤＣＯ出力信号１１４ａおよび基準信号１３０ａの同じ事例を用いて、図４に、ＡＰＤＣ１９０．２の中に存在する信号群の事例を例示する。図４では、ＤＣＯ出力信号１１４ａがＮ分割モジュール３１８によって処理され、信号３１８ａが生成される。図示される模範的な実施形態では、分周器比Ｎを変えることについて既に述べた原則に従い、分周器比は、最初、値Ｎ１＝３を有するように構成され、続いて、値Ｎ２＝４を有するように構成される。したがって、分周器出力信号３１８ａは、図示されるＤＣＯ出力信号１１４ａの最初の３つの周期に対し単一のパルスを含み、また、ＤＣＯ出力信号１１４ａの次の４周期に対し単一のパルスを含む。
【００３１】
図示される模範的な実施形態では、ΔＰＤＣ出力信号３２０ａは、分周器出力信号３１８ａの立ち上がりエッジを基準信号１３０ａの対応する立ち上がりエッジと比較することにより生成される。例えば、時間ｔ＝ｔ１では、ΔＰＤＣ出力信号３２０ａは、分周器出力信号３１８ａの立ち上がりエッジが、基準信号１３０ａの対応する立ち上がりエッジよりも信号１１４ａの０．２５周期だけ先行する（即ち、ΔＰＤＣ出力信号３２０ａが正である）ことを示す。時間ｔ＝ｔ２では、ΔＰＤＣ出力信号３２０ａは、分周器出力信号３１８ａの立ち上がりエッジが、基準信号１３０ａの対応する立ち上がりエッジよりも信号１１４ａの０．５周期だけ後を追う（即ち、ΔＰＤＣ出力信号３２０ａが負である）ことを示す。
【００３２】
図示されるΔＰＤＣ出力信号３２０ａの事例が説明の目的だけのためのものであり、本開示の範囲を２つの信号間の位相差の測定のためのある特定の技術に制限することを意味していないことに注意されたい。代替の模範的な実施形態（図示せず）では、２つの信号間の位相差は、立ち上がりエッジ以外の信号中のイベント、例えば、立ち下がりエッジ、あるいはその他の周期的な信号特性から導き出されてもよい。そのような他の実施形態は本開示の範囲内にあることが意図されている。
【００３３】
さらに図４に示されるように、累算された整数の位相３１７ａは、基準信号１３０ａの立ち上がりエッジで、分周器比Ｎ１、Ｎ２などを累算し、ｔ＝ｔ０以降の累算されたＤＣＯ周期の連続数を供給する。合算器出力信号１２６ａは、基準信号１３０ａの立ち上がりエッジで、累算された整数の位相３１７ａとΔＰＤＣ出力信号３２０ａとを合算し、ＤＣＯ出力信号１１４ａの累算された総計の位相を生成する。例えば、時間ｔ＝ｔ１では、３の累算された整数の位相３１７ａは、０．２５のΔＰＤＣ出力信号３２０ａと合算され、ＤＣＯ出力信号１１４ａの累算された総計の位相に対し総計３．２５の周期を生成する。時間ｔ＝ｔ２では、７の累算された整数の位相３１７ａは、−０．５のΔＰＤＣ出力信号３２０ａと合算され、ＤＣＯ出力信号１１４ａの累算された総計の位相に対し総計６．５の周期を生成する。
【００３４】
この技術分野における通常の熟練者は、ＡＰＤＣ１９０．２の設計が先行技術のＡＰＤＣ１９０．１のそれよりもいくつかの利点をもたらすことを理解するであろう。
【００３５】
第１に、ＡＰＤＣ１９０．２の中のＮ分割モジュール３１８の出力信号３１８ａが、一般に、ＤＣＯ出力信号１１４ａの周波数よりもＮ倍小さい周波数に遷移する一方で、ΔＰＤＣ３２０内の遅延線のバッファ群は、より低い分割された周波数に対応するように切り替えられる。したがって、ＡＰＤＣ１９０．２は、一般に、対応するＡＰＤＣ１９０．１よりも少ない電力を消費するであろう。その構成要素は、ＤＣＯ出力信号１１４ａの周波数で直接動作することが必要とされる。
【００３６】
第２に、ＡＰＤＣ１９０．２は、Ｎ分割モジュール３１８に供給されるべきＤＣＯ出力信号１１４ａの単一の事例のみを必要する。これにより、信号遅延の不整合から生じる数え違いの問題を避ける。これは、一般に、ＡＰＤＣ１９０．１よりもＡＰＤＣ１９０．２を設計することをより簡単にし、このことは前に述べたように注意深く信号パス遅れを整合させることを必要とする。
【００３７】
さらにΔＰＤＣ３２０の機能を明確にするため、図３に描写されたΔＰＤＣ３２０の模範的な伝達関数を、図５に表す。図５では、ΔＰＤＣは、分周器出力信号３１８ａの立ち上がりエッジと基準信号１３０ａの立ち上がりエッジとの間の時間間隔Δｔ１を対応するディジタル位相差ΔＰ１に変換することがわかる。図示される模範的な実施形態では、信号３１８ａの立ち上がりエッジが信号１３０ａの立ち上がりエッジよりも先行する場合、ディジタル位相差ΔＰ１は正であり、また、信号１３０ａの立ち上がりエッジが信号３１８ａの立ち上がりエッジよりも先行する場合、ディジタル位相差ΔＰ１は負である。代替の模範的な実施形態（図示せず）では、ディジタル位相差ΔＰ１の極性は逆にされるであろう。
【００３８】
図５に描写されたΔＰＤＣは、負の時間間隔Ｔｍｉｎ（即ち、信号１３０ａの立ち上がりエッジが信号３１８ａの立ち上がりエッジよりも先行する時間間隔）から正の時間間隔Ｔｍａｘ（即ち、信号３１８ａ立ち上がりエッジが信号３１８ａ立ち上がりエッジよりも先行する時間間隔）までに及ぶ時間間隔Δｔ１を適用するであろう。これらの時間区間は、負の位相差Ｐｍｉｎから正のディジタル位相差Ｐｍａｘまでに及ぶディジタル位相差ΔＰ１に対応する。この技術分野における通常の熟練者は、ΔＰＤＣが適用されることが必要とされる時間／位相の範囲が、例えば、ＤＣＯ出力信号１１４ａの周波数と基準信号１３０ａとの比に近似させるために使用される分周器比Ｎの期待される精度に依存するであろうことを理解するであろう。
【００３９】
図５の中の伝達関数が説明の目的だけのために示されたものであり、本開示の範囲を位相−ディジタル変換のためのある特定の技術に制限することを意味していないことに注意されたい。
【００４０】
図６は、ＡＰＤＣ１９０．２で使用されるΔＰＤＣの模範的な実施形態３２０．１を描写する。図６では、ΔＰＤＣ３２０．１は、差動時間−ディジタル変換器６００（ΔＴＤＣ）を含んでいることがわかる。ΔＴＤＣ６００は、図５に描写された信号１３０ａおよび３１８ａの間の時間間隔Δｔ１の大きさを測定し、また、信号１３０ａの立ち上がりエッジが信号３１８ａの立ち上がりエッジよりも先行するか遅れるかどうかについての情報を提供する。ΔＴＤＣ６００に続き、時間−位相較正モジュール６１０は、ΔＴＤＣ６００出力信号の単位をＤＣＯ出力信号１１４ａの位相の単位に正規化するために提供される。例えば、時間−位相較正モジュール６１０は、信号をＴＤＣバッファ遅れの単位からＤＣＯ出力信号１１４ａの周期に変換するかもしれない。
【００４１】
図６の中のΔＰＤＣの実施形態が説明の目的だけのために示されたものであり、本開示の範囲を明確に示されたΔＰＤＣのある特定の模範的な実施形態に制限することを意味していないことに注意されたい。この技術分野における通常の熟練者は、図５を参照して記述される特性に基づいてΔＰＤＣの構成を容易に引き出すであろう。模範的な実施形態では、ΔＰＤＣは、２００８年４月１８日に出願された、米国特許出願シリアル番号１２／１０２，７６８、“Phase to digital converter in all digital phase locked loop”、および、２００８年１月４日に出願された、米国特許出願シリアル番号１１／９６９，３６４、“Phase-locked loop with self-correcting phase-to-digital transfer function”（共に、本願の譲受人に譲渡され、参照によりその内容がすべて本明細書に組み込まれる。）に開示された原理によって設計されてもよい。
図７は、本開示による方法の模範的な実施形態を描写する。図７に描写された方法が実例のみのためのものであることを意味し、本開示の範囲を方法のある特定の実施形態に制限することを意味していないことに注意されたい。図７において、ステップ７００では、目標信号の周波数が分周器比Ｎで分割される。ステップ７１０では、分周器比Ｎが累算され、累算された整数の位相が生成される。ステップ７２０では、基準信号と分割された信号との位相差のディジタル表現が生成される。ステップ７３０では、累算された整数の位相とディジタル位相差とが合算され、目標信号の累算された位相のディジタル表現が生成される。
【００４２】
この技術分野における通常の熟練者は、情報および信号群が様々な異なる技術および技法のいずれかを用いて表現できるであろうことを理解するであろう。例えば、上記の記述の全体にわたって参照されるであろうデータ、命令、コマンド、情報、信号、ビット、シンボルおよびチップは、電圧、電流、電磁波、磁界又は粒子、光場又は粒子、あるいはそれの任意の組合せによって表現されてもよい。
【００４３】
また、この技術分野における通常の熟練者は、ここに開示された模範的な実施形態に関連して記述される様々な実例の論理ブロック、モジュール、回路、およびアルゴリズムのステップが電子ハードウェア、コンピュータソフトウェア、あるいは両方の組合せとして構築されてもよいことを理解するであろう。このハードウェアとソフトウェアとの互換性を明確に表すため、様々な実例のコンポーネント、ブロック、モジュール、回路およびステップは概してそれらの機能性に関して記述された。そのような機能性がハードウェアとソフトウェアのいずれのものとして構築されるかは、システム全体にかかる特定の用途および設計制約条件に依存する。熟練者は、それぞれの特定用途に対して方法を変えて前述の機能性を構築するであろう。しかし、そのような構築の判断は、本発明の模範的な実施形態の範囲から逸脱するものと解釈されてはならない。
【００４４】
ここに開示された模範的な実施形態に関連して記述された様々な実例の論理ブロック、モジュール、および回路は、ここに記述された機能を実施する汎用プロセッサ、ディジタルシグナルプロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）あるいは他のプログラマブルロジックデバイス、離散したゲート又はトランジスタロジック、離散したハードウェアコンポーネント、あるいはそれらの任意の組合せで構築又は実施されてもよい。汎用プロセッサはマイクロプロセッサであってもよいが、代わりに、上記プロセッサは従来のプロセッサ、コントローラ、マイクロコントローラ、又はステートマシンであってもよい。また、プロセッサは、例えば、ＤＳＰとマイクロプロセッサとの組合せ、複数のマイクロプロセッサ、ＤＳＰコアと結合する１つ又は複数のマイクロプロセッサ、あるいは他のそのような構成のコンピューティングデバイスとして構築されてもよい。
【００４５】
ここに開示された模範的な実施形態に関連して記述された方法又はアルゴリズムのステップは、ハードウェア、プロセッサによって実行されるソフトウェアモジュール、あるいは２つの組合せで直接実施されてもよい。ソフトウェアモジュールは、この技術分野において既知であるランダムアクセスメモリ（ＲＡＭ）、フラッシュメモリ、読み取り専用メモリ（ＲＯＭ）、電気的にプログラマブルなＲＯＭ（ＥＰＲＯＭ）、電気的に消去可能でプログラマブルなＲＯＭ（ＥＥＰＲＯＭ）、レジスタ、ハードディスク、取外し可能ディスク、ＣＤ−ＲＯＭ、あるいはその他の形の記憶媒体に存在してもよい。模範的な記憶媒体は、プロセッサが記憶媒体から情報を読んだり記憶媒体へ情報を書いたりすることができるようにそのプロセッサに結合される。代わりに、記憶媒体はプロセッサに不可欠であってもよい。プロセッサおよび記憶媒体は、ＡＳＩＣ中に存在してもよい。ＡＳＩＣは、ユーザ端末中に存在してもよい。代わりに、プロセッサおよび記憶媒体は、ユーザ端末中の離散したコンポーネントとして存在してもよい。
【００４６】
１つ又は複数の模範的な実施形態では、記述された機能は、ハードウェア、ソフトウェア、ファームウェア、あるいはそれらの任意の組合せで構築されてもよい。もしソフトウェアで構築されれば、機能は、コンピュータ可読媒体上の１つ又は複数の命令又はコードとして記憶され又は送信されてもよい。コンピュータ可読媒体は、記憶媒体と通信媒体の両方を含み、ある場所から他の場所へコンピュータプログラムの転送を促進する任意の媒体を含んでいる。記憶媒体は、コンピュータによってアクセスすることができる任意の利用可能な媒体であってもよい。限定しない例として、コンピュータ可読媒体は、インストラクション又はデータ構造の形で所望のプログラムコードを運ぶ又は記憶するために使用され、コンピュータによってアクセスすることができる、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭまたはその他の光学ディスク記憶装置、磁気ディスク記憶装置あるいはその他の磁気記憶装置を含んでいてもよい。また、任意の接続は、コンピュータ可読媒体と適切に称される。例えば、同軸ケーブル、ファイバ光ケーブル、撚線対、ディジタル加入者線（ＤＳＬ）、あるいは赤外線、無線およびマイクロ波のような無線技術を用いて、ソフトウェアがウェブサイト、サーバ、あるいはその他の遠隔のソースから送信される場合、同軸ケーブル、ファイバ光ケーブル、撚線対、ＤＳＬ、あるいは赤外線、無線およびマイクロ波のような無線技術は、媒体の定義に含まれる。ここで使用されるディスク（disk）およびディスク（disc）は、コンパクトディスク（ＣＤ）、レーザーディスク（登録商標）、光ディスク、ディジタルバーサタイルディスク（ＤＶＤ）、フロッピー（登録商標）ディスク、およびブルーレイディスク（登録商標）を含む。ここで、ディスク（disk）は、通常、磁気的にデータを再生するのに対し、ディスク（disc）は、レーザでデータを光学的に再生する。また、上記の組合せは、コンピュータ可読媒体の範囲内に含まれるべきである。
【００４７】
前述の開示された模範的な実施形態の記述は、任意の当業者が本発明を作成又は使用することを可能にするために提供される。これらの模範的な実施形態への様々な変更は、当業者にとって容易に理解できるであろう。また、ここに定義された総括的な原理は、発明の趣旨又は範囲から逸脱することなく、他の模範的な実施形態に適用されてもよい。したがって、本発明は、ここに示された模範的な実施形態に制限されることを意図しておらず、ここに開示された原理および新しい特徴に相反しない広い範囲が認められるべきである。
【特許請求の範囲】
【請求項１】
目標信号の累算された位相のディジタル表現を生成する方法であって、
分周器比Ｎで前記目標信号の周波数を分割して分割された信号を生成することと、
前記分周器比Ｎを累算して累算された整数の位相を生成することと、
前記分割された信号中のイベントと基準信号中の対応するイベントとの位相差のディジタル表現を生成することと、
前記累算された整数の位相と前記ディジタル位相差とを合算して前記目標信号の累算された位相のディジタル表現を生成することと
を含む方法。
【請求項２】
前記分割された信号中のイベントは立ち上がりエッジであり、前記基準信号中の対応するイベントは対応する立ち上がりエッジである、請求項１の方法。
【請求項３】
前記分周器比Ｎで前記目標信号の周波数を分割することは、前記目標信号のＮ個のパルス毎に単一パルスを生成することを含む、請求項１の方法。
【請求項４】
前記目標信号の周波数と前記基準信号の周波数との比に略対応するように前記分周器比Ｎを選択することをさらに含む、請求項１の方法。
【請求項５】
シグマ・デルタ変調器を用いて前記分周器比Ｎを変えることをさらに含む、請求項４の方法。
【請求項６】
前記目標信号は、ディジタル位相ロックループ（ＤＰＬＬ）の中のディジタル制御発振器（ＤＣＯ）の出力信号であり、前記目標信号の累算された位相のディジタル表現は、前記ＤＰＬＬの中の累算された基準位相と比較される、請求項１の方法。
【請求項７】
目標信号の累算された位相のディジタル表現を生成するための装置であって、
分周器比Ｎで前記目標信号の周波数を分割して分割された信号を生成するＮ分割モジュールと、
前記分周器比Ｎを累算して累算された整数の位相を生成する累算器と、
前記分割された信号中のイベントと基準信号中の対応するイベントとの位相差のディジタル表現を生成するデルタ位相−ディジタル変換器と、
前記累算された整数の位相と前記ディジタル位相差とを合算して前記目標信号の累算された位相のディジタル表現を生成する合算器と
を含む装置。
【請求項８】
前記分割された信号中のイベントは立ち上がりエッジであり、前記基準信号中の対応するイベントは対応する立ち上がりエッジである、請求項７の装置。
【請求項９】
前記Ｎ分割モジュールは、前記目標信号のＮ個のパルス毎に単一パルスを生成する、請求項７の装置。
【請求項１０】
前記目標信号の周波数と前記基準信号の周波数との比に略対応するように前記分周器比Ｎが選択される、請求項７の装置。
【請求項１１】
前記分周器比Ｎを変えるシグマ・デルタ変調器をさらに含む、請求項１０の装置。
【請求項１２】
前記目標信号は、ディジタル位相ロックループ（ＤＰＬＬ）の中のディジタル制御発振器（ＤＣＯ）の出力信号であり、前記目標信号の累算された位相のディジタル表現は、前記ＤＰＬＬの中の累算された基準位相と比較される、請求項７の装置。
【請求項１３】
目標信号の累算された位相のディジタル表現を生成するための装置であって、
分周器比Ｎで前記目標信号の周波数を分割して分割された信号を生成する手段と、
前記分周器比Ｎを累算して累算された整数の位相を生成する手段と、
前記分割された信号と基準信号との位相差のディジタル表現を生成する手段と、
前記累算された整数の位相と前記ディジタル位相差とを合算して前記目標信号の累算された位相のディジタル表現を生成する手段と
を含む装置。
【請求項１４】
前記分周器比Ｎを疑似乱数的に変調する手段をさらに含む、請求項１３の装置。
【請求項１５】
目標信号の累算された位相のディジタル表現を生成するコンピュータプログラム生産品であって、
コンピュータに、分周器比Ｎで前記目標信号の周波数を分割して分割された信号を生成させるコードと、
コンピュータに、前記分周器比Ｎを累算して累算された整数の位相を生成させるコードと、
コンピュータに、前記分割された信号中のイベントと基準信号中の対応するイベントとの位相差のディジタル表現を生成させるコードと、
コンピュータに、前記累算された整数の位相と前記ディジタル位相差とを合算して前記目標信号の累算された位相のディジタル表現を生成させるコードと
を含むコンピュータ読み取り可能な媒体を含むコンピュータプログラム生産品。
【請求項１】
目標信号の累算された位相のディジタル表現を生成する方法であって、
分周器比Ｎで前記目標信号の周波数を分割して分割された信号を生成することと、
前記分周器比Ｎを累算して累算された整数の位相を生成することと、
前記分割された信号中のイベントと基準信号中の対応するイベントとの位相差のディジタル表現を生成することと、
前記累算された整数の位相と前記ディジタル位相差とを合算して前記目標信号の累算された位相のディジタル表現を生成することと
を含む方法。
【請求項２】
前記分割された信号中のイベントは立ち上がりエッジであり、前記基準信号中の対応するイベントは対応する立ち上がりエッジである、請求項１の方法。
【請求項３】
前記分周器比Ｎで前記目標信号の周波数を分割することは、前記目標信号のＮ個のパルス毎に単一パルスを生成することを含む、請求項１の方法。
【請求項４】
前記目標信号の周波数と前記基準信号の周波数との比に略対応するように前記分周器比Ｎを選択することをさらに含む、請求項１の方法。
【請求項５】
シグマ・デルタ変調器を用いて前記分周器比Ｎを変えることをさらに含む、請求項４の方法。
【請求項６】
前記目標信号は、ディジタル位相ロックループ（ＤＰＬＬ）の中のディジタル制御発振器（ＤＣＯ）の出力信号であり、前記目標信号の累算された位相のディジタル表現は、前記ＤＰＬＬの中の累算された基準位相と比較される、請求項１の方法。
【請求項７】
目標信号の累算された位相のディジタル表現を生成するための装置であって、
分周器比Ｎで前記目標信号の周波数を分割して分割された信号を生成するＮ分割モジュールと、
前記分周器比Ｎを累算して累算された整数の位相を生成する累算器と、
前記分割された信号中のイベントと基準信号中の対応するイベントとの位相差のディジタル表現を生成するデルタ位相−ディジタル変換器と、
前記累算された整数の位相と前記ディジタル位相差とを合算して前記目標信号の累算された位相のディジタル表現を生成する合算器と
を含む装置。
【請求項８】
前記分割された信号中のイベントは立ち上がりエッジであり、前記基準信号中の対応するイベントは対応する立ち上がりエッジである、請求項７の装置。
【請求項９】
前記Ｎ分割モジュールは、前記目標信号のＮ個のパルス毎に単一パルスを生成する、請求項７の装置。
【請求項１０】
前記目標信号の周波数と前記基準信号の周波数との比に略対応するように前記分周器比Ｎが選択される、請求項７の装置。
【請求項１１】
前記分周器比Ｎを変えるシグマ・デルタ変調器をさらに含む、請求項１０の装置。
【請求項１２】
前記目標信号は、ディジタル位相ロックループ（ＤＰＬＬ）の中のディジタル制御発振器（ＤＣＯ）の出力信号であり、前記目標信号の累算された位相のディジタル表現は、前記ＤＰＬＬの中の累算された基準位相と比較される、請求項７の装置。
【請求項１３】
目標信号の累算された位相のディジタル表現を生成するための装置であって、
分周器比Ｎで前記目標信号の周波数を分割して分割された信号を生成する手段と、
前記分周器比Ｎを累算して累算された整数の位相を生成する手段と、
前記分割された信号と基準信号との位相差のディジタル表現を生成する手段と、
前記累算された整数の位相と前記ディジタル位相差とを合算して前記目標信号の累算された位相のディジタル表現を生成する手段と
を含む装置。
【請求項１４】
前記分周器比Ｎを疑似乱数的に変調する手段をさらに含む、請求項１３の装置。
【請求項１５】
目標信号の累算された位相のディジタル表現を生成するコンピュータプログラム生産品であって、
コンピュータに、分周器比Ｎで前記目標信号の周波数を分割して分割された信号を生成させるコードと、
コンピュータに、前記分周器比Ｎを累算して累算された整数の位相を生成させるコードと、
コンピュータに、前記分割された信号中のイベントと基準信号中の対応するイベントとの位相差のディジタル表現を生成させるコードと、
コンピュータに、前記累算された整数の位相と前記ディジタル位相差とを合算して前記目標信号の累算された位相のディジタル表現を生成させるコードと
を含むコンピュータ読み取り可能な媒体を含むコンピュータプログラム生産品。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公表番号】特表２０１１−５３０８８２（Ｐ２０１１−５３０８８２Ａ）
【公表日】平成２３年１２月２２日（２０１１．１２．２２）
【国際特許分類】
【出願番号】特願２０１１−５２２２０８（Ｐ２０１１−５２２２０８）
【出願日】平成２１年８月５日（２００９．８．５）
【国際出願番号】ＰＣＴ／ＵＳ２００９／０５２８１３
【国際公開番号】ＷＯ２０１０／０１７２７４
【国際公開日】平成２２年２月１１日（２０１０．２．１１）
【出願人】（５９５０２０６４３）クゥアルコム・インコーポレイテッド (7,166)
【氏名又は名称原語表記】ＱＵＡＬＣＯＭＭ ＩＮＣＯＲＰＯＲＡＴＥＤ
【Ｆターム（参考）】
【公表日】平成２３年１２月２２日（２０１１．１２．２２）
【国際特許分類】
【出願日】平成２１年８月５日（２００９．８．５）
【国際出願番号】ＰＣＴ／ＵＳ２００９／０５２８１３
【国際公開番号】ＷＯ２０１０／０１７２７４
【国際公開日】平成２２年２月１１日（２０１０．２．１１）
【出願人】（５９５０２０６４３）クゥアルコム・インコーポレイテッド (7,166)
【氏名又は名称原語表記】ＱＵＡＬＣＯＭＭ ＩＮＣＯＲＰＯＲＡＴＥＤ
【Ｆターム（参考）】
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