ディジタル信号処理回路およびディジタル制御回路
【課題】
アナログPID制御に対応するディジタル制御を、移動平均処理等を行う第1フィルタと、低域通過処理等を行う第2フィルタ回路とを組み合わせて実現したディジタル信号処理回路およびこの処理回路を搭載したディジタル制御回路を提供する。
【解決手段】
ディジタル信号処理回路11は、ディジタル値Xを入力する移動平均回路111Aと、ディジタル値を入力し、微分処理を行う微分回路112と、移動平均回路111Aの出力と微分回路112の出力とを加算する信号を生成する加算回路113とを備え、移動平均回路111Aにおいて生じる位相の遅れを、微分回路112の出力により補償することを特徴とする。
アナログPID制御に対応するディジタル制御を、移動平均処理等を行う第1フィルタと、低域通過処理等を行う第2フィルタ回路とを組み合わせて実現したディジタル信号処理回路およびこの処理回路を搭載したディジタル制御回路を提供する。
【解決手段】
ディジタル信号処理回路11は、ディジタル値Xを入力する移動平均回路111Aと、ディジタル値を入力し、微分処理を行う微分回路112と、移動平均回路111Aの出力と微分回路112の出力とを加算する信号を生成する加算回路113とを備え、移動平均回路111Aにおいて生じる位相の遅れを、微分回路112の出力により補償することを特徴とする。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、アナログPID制御に対応するディジタル制御を、移動平均等の処理を行う第1フィルタ回路と高域通過特性を持つ第2フィルタ回路とを組み合わせて実現した簡単な構成のディジタル信号処理回路およびこの処理回路を搭載した優れた動特性を持つディジタル制御回路に関する。
【背景技術】
【0002】
従来、図11に示すような典型的な電力変換回路(符号9で示す)は、電源4の電圧Eiを入力とするスイッチ回路91と、スイッチ回路91に接続されエネルギーの蓄積・放出を行うインダクタ92とを備えており、電力変換回路9の出力端子には負荷3が接続されている。
電力変換器9の駆動に際しては、制御装置90により定電圧制御、定電流制御、定電力制御が行われる。
定電圧制御では、通常は、出力電圧eoの平均値や実効値(Eo)を検出し、たとえば検出値Eoと目標値Eo*との偏差がゼロになるようにフィードバック制御している。
定電流制御では、通常は、出力電流ioの平均値や実効値(Io)を検出し、検出値Ioと目標値Io*との偏差がゼロになるように、フィードバック制御している。また、たとえば、インダクタ92を流れる電流iLのピーク値、平均値または実効値(IL)を検出し、検出値ILと目標値IL*との偏差がゼロになるように定電流制御を行うこともある。
定電力制御では、通常は、出力電圧eoと出力電流ioとの積(あるいはEoとIoとの積)を検出し、検出値Pと目標値P*との偏差がゼロになるようにフィードバック制御している。
従来のフィードバック制御では、前述したように電圧や電流や電力の検出値(ここでは、Xとする)と目標値(X*)との偏差(X*−X)をコンパレータにより求める。そして、この偏差(X*−X)に対して、比例補償(P補償)、比例・積分補償(PI補償)、または比例・積分・微分補償(PID補償)等のアナログ処理を行う。
【発明の開示】
【発明が解決しようとする課題】
【0003】
ところが、上記した従来の制御方式では、コンパレータ等のアナログ素子における遅延が必然であるため高速処理ができない。たとえば、アナログ制御回路では、スイッチング周波数は2MHz程度が限界とされている。またアナログ制御回路は、当然、アンプログラマブルなので、特性の調整や設計変更等には不向きである。
【0004】
そこで、FIR(有限インパルス応答)フィルタ,IIR(無限インパルス応答処理)フィルタ等のディジタルフィルタを制御に応用することも考えられる。FIRフィルタは、1サンプル前に戻る遅延ブロックと、この遅延ブロックの出力値に重みパラメータを乗算するブロックとの組を複数接続したもので、各重みパラメータの値を適宜選ぶことで、種々のフィルタ特性を作ることができる。しかし、これらの重みパラメータの値を求めることは容易ではなく、複雑な解析を行う必要がある。仮に、このような解析ができたとしても、FIRフィルタは、積分特性を持つため位相遅れが生じ易く、したがって通常、制御への応用はできない。
【0005】
一方、IIRフィルタは、FIRフィルタのように単に遅延ブロックの出力に重みパラメータを乗算するのではなく、フィードバック処理を取り入れている。これにより、積分特性と微分特定とを併せて持ことができるので、位相遅れを抑えることができる。しかし、IIRフィルタでは、安定に動作させる(たとえば、発振させない)ためのパラメータ値を求めることが、FIRよりさらに容易ではなく、アルゴリズムがより複雑となるため、制御への応用は実質上不可能である。
【0006】
本発明の目的は、アナログPID制御に対応するディジタル制御を、移動平均処理またはFIR処理を行う第1フィルタと、高域通過特性を持つ第2フィルタ回路とを組み合わせて実現した簡単な構成のディジタル信号処理回路およびこの処理回路を搭載した優れた動特性を持つディジタル制御回路を提供することにある。
【課題を解決するための手段】
【0007】
本発明のディジタル信号処理回路は、(1)を要旨とする。
(1) ディジタル値を入力し、移動平均処理または有限インパルス応答(FIR)処理を行う第1フィルタ回路と、
前記ディジタル値を入力し、高域通過特性かつ進み位相を持つ第2フィルタ回路と、
前記第1フィルタ回路の出力と前記第2フィルタ回路の出力とを加算する信号を生成する加算回路とを備え、
前記第1フィルタ回路において生じる位相の遅れを、前記第2フィルタ回路の出力により補償することを特徴とするディジタル信号処理回路。
本発明のディジタル信号処理回路では、第1フィルタ回路が出力する位相遅れを持つディジタル信号と、第2フィルタ回路(典型的にはディジタル微分回路であり、高域通過特性をもち、進み位相特性を持つ)が出力する信号は、ディジタル加算器により加算される。これにより、位相遅れが補償されたディジタル信号を得ることができる。
【0008】
本発明のディジタル制御回路は、(2)または(3)を要旨とする。
(2) (1)に記載のディジタル信号処理回路を搭載したディジタル制御回路であって、
前記ディジタル値が、制御対象機器の所定電気量の検出値Xと、当該電気量の目標値X*との偏差(X*−X)であることを特徴とするディジタル制御回路。
前記第1フィルタ回路は微分特性を持たないため、本来であれば第1フィルタ回路の出力の位相は遅れるが、前記第2フィルタ回路により位相遅れが補償されたディジタル制御信号を得ることができる。
【0009】
(3) 前記制御対象機器の前記所定電気量が、
前記制御対象機器の出力電圧、出力電流または出力電力、
前記制御対象機器のスイッチ素子を流れる電流、
前記制御対象機器に含まれるエネルギー蓄積用のリアクトルを流れる電流、
であることを特徴とする(2)に記載のディジタル制御回路。
【発明の効果】
【0010】
本発明のディジタル信号処理回路は、移動平均処理や有限インパルス応答処理を行う第1フィルタ回路、高域通過特性を持つ第2フィルタ回路、ディジタル加算回路は、比較的簡単な回路により構成することができるので、構成が簡単であり、高速の制御専用ICやFPGAなどを作るのに適している。種々のディジタル信号処理回路、たとえば、電力変換装置の制御回路や、音声処理回路などへの適用ができる。
【0011】
本発明のディジタル制御回路では、アナログ制御におけるPID制御と同等ないし同等以上の制御を行うことができる。特に、従来のアナログ制御では、たとえば2MHzオーダ程度のスイッチング周波数での制御が限界であったが、この周波数よりもはるかに高いスイッチング周波数での制御をディジタル回路で実現できる。
【発明を実施するための最良の形態】
【0012】
図1(A)は本発明のディジタル信号処理回路の一実施形態を示す説明図である。図1(A)において、ディジタル信号処理回路11Aは、移動平均回路111Aと、微分回路112と、加算回路113とを備えている。ここで、移動平均回路111Aは本発明の第1フィルタ回路であり、微分回路112は本発明の第2フィルタ回路である。
【0013】
図1(B)に、ディジタル信号(離散値)、
・・・,X(1),X(2),・・・,X(M),・・・
を示す。図1(B)では、時間軸を、
・・・,1,2,・・・,M−1,M,・・・
で示してある。
【0014】
ディジタル値Xは、たとえば、電圧、電流、電力等の電気量の偏差である。
移動平均回路111Aは、上記のディジタル値Xを入力し、移動平均MQ(n)を演算する。
微分回路112は、ディジタル値Xを入力し、移動平均回路111Aにおいて生じた、時系列のn時刻の位相遅れの微分値(補償量)CQ(n)を演算する。加算回路113は、移動平均MQ(n)と補償量CQ(n)とを加算して位相遅れを補償したディジタル信号Dc(n)を生成する。なお、図1(A)では、処理の流れを示すもので、ある瞬間における各部の信号値を示すものではない。
【0015】
移動平均MQの、時系列のn時刻における差分方程式は式1で表される。
MQ(n)=(1/M)ΣX(k)・・・(式1)
ただし、ΣX(k)は、k=1〜Mまでの加算値であり、Mはサンプル数である。nは、ここでは、サンプリング時刻Mに対応する係数である。
【0016】
図2(A)に、移動平均回路111Aのブロック図を示す。図2(A)において、Z-1のブロックは、1つ前のサンプリングのディジタル値を出力することを意味する。移動平均回路111Aの最終段には、係数乗算回路(1/M)が設けられており、X(n)が入力されると、ディジタル値X(M),X(M−1),・・・,X(2),X(1)の合計値が計算され、これに(1/M)が乗算される。
図1(A),図2(A)には図示していないが、移動平均回路111Aおよび微分回路112の後段に係数乗算回路を設けることができる。移動平均回路111Aの後段に設けた係数乗算回路と併用できる。
【0017】
図2(B)に移動平均回路111Aの周波数特性の例を示し、図2(C)に移動平均回路111Aの位相特性の例を示す。図2(B),(C)からわかるように、移動平均回路111Aの出力には、実用周波数域において位相遅れが生じる。
【0018】
図1(A)における微分回路112は、高域通過特性を持ち、時系列のn時刻における補償量CQ(n)は、式2で表される。
CQ(n)=(X(k)−X(k−1))/Δt・・・(式2)
ただし、Δtは離散値の時間間隔であり、kはたとえば2〜Mのうちの何れかの値である。また、nは、ここでは、サンプリング時刻M−1に対応する係数である。
【0019】
なお、CQ(n)は、離散値列を用いた微分値であれば、たとえば時間間隔をΔ2tとして、式3のように表すこともできる。
CQ(n)=(X(k)−X(k−2))/Δ2t・・・(式3)
kはたとえば2〜Mのうちの何れかの値であり、たとえば3〜Mのうちの何れかの値である。
【0020】
図3(A)に微分回路112の周波数特性の例を示し、図3(B)に微分回路112の位相特性の例を示す。図2(A),(B)からわかるように、微分回路112の出力には、実用周波数域において位相が進んでいる。したがって、加算回路113が、移動平均MQ(n)と微分回路112の出力(補償量CQ(n))とを加算することで、MQ(n)の位相遅れ分の影響はCQ(n)により低減される。
【0021】
図4は本発明のディジタル信号処理回路の他の実施形態を示す説明図である。図4において、ディジタル信号処理回路11Bは、FIRフィルタ回路111Bと、微分回路112と、加算回路113と、係数乗算回路を備えている。ここで、移動平均回路111Bは本発明の第1フィルタ回路であり、図1のディジタル信号処理回路と同様、微分回路112は本発明の第2フィルタ回路である。
FIRフィルタ回路111Bの、時系列のn時刻における差分方程式は式4で表される。
FQ(n)=ΣakX(k)・・・(式4)
ただし、ΣakX(k)は、k=1〜Mまでの加算値であり、Mはサンプル数、akは重み係数である。nは、ここでは、サンプリング時刻Mに対応する係数である。
【0022】
図5に、FIRフィルタ回路111Bのブロック図を示す。図5において、Z-1のブロックは、1つ前のサンプリングのディジタル値を出力することを意味する。Z-1のブロックの後段には、係数乗算回路(ak)が設けられており、FIRフィルタ回路111BにX(M)が入力されると、aMX(M),aM-1X(M−1),・・・,a2X(2),a1X(1)の合計値が計算される。
【0023】
図4,図5には図示していないが、図1(A),図2(A)の移動平均回路111Aと同様、FIRフィルタ回路111Bおよび微分回路112の後段に係数乗算回路を設けることができる。
【0024】
FIRフィルタ回路111Bの周波数特性、位相特性は、図2(B),(C)に移動平均回路111Aについて示したと同様であり、FIRフィルタ回路111Bの出力FQ(n)には、実用周波数域において位相遅れが生じる。
【0025】
図5における微分回路112の出力である、時系列のn時刻における補償量CQ(n)は、前述した式2で表される。また、CQ(n)は、離散値列を用いた微分値であれば、たとえば時間間隔をΔ2tとして、前述した式3のように表すこともできる。
【0026】
なお、図4および図5には図示していないが、図1(A),図2(A)の移動平均回路111Aと同様、FIRフィルタ回路111Bおよび微分回路112の後段に係数乗算回路を設けることができる。
図4のディジタル信号処理回路11Bでも、微分回路112の出力CQ(n)は、実用周波数域において位相が進んでいる。したがって、加算回路113が、FIRフィルタ回路111Bの出力FQ(n)と微分回路112の出力(補償量CQ(n))とを加算することで、FQ(n)の位相遅れ分の影響はCQ(n)によりキャンセルされる。
【0027】
図6は、本発明のディジタル制御回路の実施形態を示す説明図である。本実施形態では、図1のディジタル信号処理回路11Aを搭載したディジタル制御回路により、電力変換回路を制御する例を示すが、図4のディジタル信号処理回路11Bを搭載したディジタル制御回路により電力変換回路を制御する場合も、以下の説明がそのまま当てはまる。
【0028】
図6において、電力変換回路2は、電源4からの電圧Eiを入力するスイッチ回路21と、スイッチ回路21に接続されエネルギー蓄積・放出を行うインダクタ22とから構成され、スイッチ回路21には負荷3が接続されている(インダクタ22は、電力変換方式によっては、スイッチ回路21と負荷3との間に接続されることもある)。
【0029】
ディジタル制御回路1は、入力部12と、入力比較部13と、ディジタル信号処理回路11Aと、制御信号出力部14とを備えている。入力部12は、信号選択機能を備えており、出力電圧eoと出力電流ioの何れか一方を選択することもできるし、出力電圧eoと出力電流ioの双方を選択することもできる。
【0030】
ディジタル制御回路1は定電圧モード、定電流モード、電力モード、過電流制限モード、過電圧制限モード等の種々の制御を行うことができる。
たとえば、ディジタル制御回路1が定電圧モードで制御を行っているときには、入力部12はeoのみを選択し、負荷3が急増したような場合には、入力部12はioのみの選択に切り換え、ディジタル制御回路1は、過電流制限モードでの制御を行う。また、定電圧モードから過電流制限モードに移行する過程で、入力部12がeoとioとの双方を選択し、eoとioとの乗算を行い、ディジタル制御回路1は、電力モードでの制御を行うこともある。
【0031】
ここでは、入力部12の出力をadとする。なお、図示はしないが、電圧検出値は瞬時値eoに限らず、平均値または実効値Eoであってもよい。また電流検出値も瞬時値ioに限らず、平均値または実効値Ioであってもよい。
入力部12の後段の入力比較部13は、作動増幅器131とA/D変換器132とからなる。差動増幅器131は電力検出値adと目標値ad*との差分(ad*−ad)を出力し、A/D変換器132はこの差分(ad*−ad)をディジタル信号に変換し、偏差(ディジタル離散値X)としてディジタル信号処理回路11に出力する。
【0032】
図6では、差動増幅器131の後段にA/D変換器132が設けられているが、A/D変換器132の後段に差動増幅器131(この場合にはディジタル比較器)を設けることができる。また、入力部12の前段に、A/D変換器を設けるようにしてもよい。この場合には、図7に示すように、入力部12は、A/D変換器1211,1212とディジタル乗算器122であり、比較部13はディジタル比較器である。図5ではディジタル乗算器122の出力をDで示し、比較部13は出力Dと目標値D*を入力し、ディジタル偏差D*−DをXとして出力する。
なお、図6では移動平均回路111Aの後段に係数乗算回路114が設けられ、微分回路112の後段に係数乗算回路115が設けられている。
【0033】
ディジタル信号処理回路11Aは、制御回路の一部を構成しており、ディジタル偏差DXの移動平均MQ(n)の演算処理を行い、係数乗算回路114は、MQ(n)に所定の係数KMを乗算して、移動平均操作量KM・MQ(n)を出力する。また、微分回路112は、ディジタル偏差Xの微分値CQ(n)の演算処理を行い、係数乗算回路115は、CQ(n)に所定の係数KDを乗算して、移動平均操作量KD・CQ(n)を出力する。
加算回路113は、係数乗算回路114の出力KA・MQ(n)と係数乗算回路115の出力微分値KD・CQ(n)とを加算し、位相遅れを補償した信号Dc(n)を出力する。
【0034】
移動平均を演算する回路は、図8(A)に示すようにシフトレジスタから構成することもできる。図8(A)では、移動平均を演算する回路は、FIFO1301と、加算器1302と、シフトレジスタ1303と、係数乗算回路1304とからなる。
【0035】
図8(A)では、FIFO1301は、サンプリング値を順次入力して、連続した複数のサンプリング値を記憶している。ここでは、図8(B)に示す、4つのサンプリング値X1,X2,X3,X4が記憶されている様子が示されている。
【0036】
FIFO1301に記憶されたサンプリング値X1,X2,X3,X4は、加算器1302に入力され、加算器1302はΣXi(=X1+X2+X3+X4)を出力する。
シフトレジスタ1303は、係数乗算回路1304は、ΣXiに係数(平均化するための係数(1/4)を含む)KM/4を乗算し、KM・(1/4)ΣXiを出力する。
【0037】
なお、シフトレジスタ1303により、加算結果(たとえば、2進数:b1b2b3b4)を、下位側に2回シフトさせて(X1+X2+X3+X4)/22を演算し、シフタ1313の出力(X1+X2+X3+X4)/22に係数KMを乗じて、AM(n)を出力するようにしてもよい。この場合、係数乗算回路1304は、シフトレジスタ1303と一体に構成できる。たとえば、係数KMが1/2であるときには、シフトレジスタ1303の処理において、さらに2進数:b1b2b3b4全体をさらに1ビット(合計で3ビット)だけ下位側にシフトさせればよいし、係数KMが2であるときには、シフトレジスタ1303の処理において、2進数:b1b2b3b4全体を1ビットだけ下位側にシフトさせればよい(すなわち、2ビット下位側にシフトさせ、1ビット上位側にシフトさせる処理と同じである)。
【0038】
微分回路112は、図9に示すようにFIFO1121と、減算回路1122と、係数乗算回路1123とから構成。図9では、FIFO1121は、X1,X2,X3,X4のうち最後の2つの値X3,X4を入力し、この値を減算回路1122に出力している。減算回路1122は、この減算値(X3−X4)を係数乗算回路1123に出力し、係数乗算回路1123は、減算値(X3−X4)に係数KDを乗算して微分値CQ(n)を出力する。
図9のFIFO1121は、図8(A)に示した移動平均を算出する回路のFIFO1301と共用できる。
【0039】
本発明のディジタル制御回路は、負荷変動しない場合において優れた制御特性を発揮することはもちろんであるが、負荷が急増したような場合にも、ピーク値を抑えた制御が可能である。
図10(A)に電力変換回路2をPID制御装置でシミュレートしたときのリアクトル電流の過渡特性を示し、図10(B)に電力変換回路2をディジタル制御回路1でシミュレートしたときのリアクトル電流の過渡特性を示す。リアクトル電流が流れるときのオーバーシュートは、図10(A)では大きいが、図10(B)では上述したパラメータKMやKDを適切に選ぶことにより、抑えられている。
【図面の簡単な説明】
【0040】
【図1】(A)は本発明のディジタル信号処理回路の一実施形態を示す説明図、(B)はディジタル信号を離散値で示す図である。
【図2】(A)は本発明で使用される移動平均回路のブロック図、(B)は移動平均回路の周波数特性例、(C)は移動平均回路の位相特性例である。
【図3】(A)は微分回路の周波数特性例であり、(B)は微分回路の位相特性例である。
【図4】本発明のディジタル信号処理回路の他の実施形態を示す説明図である。
【図5】本発明で使用されるFIRフィルタ回路のブロック図である。
【図6】本発明のディジタル制御回路の実施形態を示す説明図である。
【図7】図6のディジタル制御回路の入力部と入力比較部とを変形した例を示す説明図である。
【図8】(A)は移動平均を演算する回路であり、(B)は4つのサンプリング点を示すグラフである。
【図9】本発明で使用される微分回路を示す図である。
【図10】(A)は電力変換回路をPID制御装置でシミュレートしたときのリアクトル電流の過渡特性を示し、(B)は電力変換回路を本発明のディジタル制御回路でシミュレートしたときのリアクトル電流の過渡特性を示す図である。
【図11】従来の電力変換回路を示す説明図である。
【符号の説明】
【0041】
2 電力変換回路
3 負荷
4 電源
11A,11B ディジタル信号処理回路
12 入力部
13 入力比較部
14 制御信号出力部
21 イッチ回路
22 インダクタ
111A 移動平均回路
111B FIRフィルタ回路
112 微分回路
113 加算回路
114,115 係数乗算回路
131 差動増幅器
131 比較器
132 A/D変換器
【技術分野】
【0001】
本発明は、アナログPID制御に対応するディジタル制御を、移動平均等の処理を行う第1フィルタ回路と高域通過特性を持つ第2フィルタ回路とを組み合わせて実現した簡単な構成のディジタル信号処理回路およびこの処理回路を搭載した優れた動特性を持つディジタル制御回路に関する。
【背景技術】
【0002】
従来、図11に示すような典型的な電力変換回路(符号9で示す)は、電源4の電圧Eiを入力とするスイッチ回路91と、スイッチ回路91に接続されエネルギーの蓄積・放出を行うインダクタ92とを備えており、電力変換回路9の出力端子には負荷3が接続されている。
電力変換器9の駆動に際しては、制御装置90により定電圧制御、定電流制御、定電力制御が行われる。
定電圧制御では、通常は、出力電圧eoの平均値や実効値(Eo)を検出し、たとえば検出値Eoと目標値Eo*との偏差がゼロになるようにフィードバック制御している。
定電流制御では、通常は、出力電流ioの平均値や実効値(Io)を検出し、検出値Ioと目標値Io*との偏差がゼロになるように、フィードバック制御している。また、たとえば、インダクタ92を流れる電流iLのピーク値、平均値または実効値(IL)を検出し、検出値ILと目標値IL*との偏差がゼロになるように定電流制御を行うこともある。
定電力制御では、通常は、出力電圧eoと出力電流ioとの積(あるいはEoとIoとの積)を検出し、検出値Pと目標値P*との偏差がゼロになるようにフィードバック制御している。
従来のフィードバック制御では、前述したように電圧や電流や電力の検出値(ここでは、Xとする)と目標値(X*)との偏差(X*−X)をコンパレータにより求める。そして、この偏差(X*−X)に対して、比例補償(P補償)、比例・積分補償(PI補償)、または比例・積分・微分補償(PID補償)等のアナログ処理を行う。
【発明の開示】
【発明が解決しようとする課題】
【0003】
ところが、上記した従来の制御方式では、コンパレータ等のアナログ素子における遅延が必然であるため高速処理ができない。たとえば、アナログ制御回路では、スイッチング周波数は2MHz程度が限界とされている。またアナログ制御回路は、当然、アンプログラマブルなので、特性の調整や設計変更等には不向きである。
【0004】
そこで、FIR(有限インパルス応答)フィルタ,IIR(無限インパルス応答処理)フィルタ等のディジタルフィルタを制御に応用することも考えられる。FIRフィルタは、1サンプル前に戻る遅延ブロックと、この遅延ブロックの出力値に重みパラメータを乗算するブロックとの組を複数接続したもので、各重みパラメータの値を適宜選ぶことで、種々のフィルタ特性を作ることができる。しかし、これらの重みパラメータの値を求めることは容易ではなく、複雑な解析を行う必要がある。仮に、このような解析ができたとしても、FIRフィルタは、積分特性を持つため位相遅れが生じ易く、したがって通常、制御への応用はできない。
【0005】
一方、IIRフィルタは、FIRフィルタのように単に遅延ブロックの出力に重みパラメータを乗算するのではなく、フィードバック処理を取り入れている。これにより、積分特性と微分特定とを併せて持ことができるので、位相遅れを抑えることができる。しかし、IIRフィルタでは、安定に動作させる(たとえば、発振させない)ためのパラメータ値を求めることが、FIRよりさらに容易ではなく、アルゴリズムがより複雑となるため、制御への応用は実質上不可能である。
【0006】
本発明の目的は、アナログPID制御に対応するディジタル制御を、移動平均処理またはFIR処理を行う第1フィルタと、高域通過特性を持つ第2フィルタ回路とを組み合わせて実現した簡単な構成のディジタル信号処理回路およびこの処理回路を搭載した優れた動特性を持つディジタル制御回路を提供することにある。
【課題を解決するための手段】
【0007】
本発明のディジタル信号処理回路は、(1)を要旨とする。
(1) ディジタル値を入力し、移動平均処理または有限インパルス応答(FIR)処理を行う第1フィルタ回路と、
前記ディジタル値を入力し、高域通過特性かつ進み位相を持つ第2フィルタ回路と、
前記第1フィルタ回路の出力と前記第2フィルタ回路の出力とを加算する信号を生成する加算回路とを備え、
前記第1フィルタ回路において生じる位相の遅れを、前記第2フィルタ回路の出力により補償することを特徴とするディジタル信号処理回路。
本発明のディジタル信号処理回路では、第1フィルタ回路が出力する位相遅れを持つディジタル信号と、第2フィルタ回路(典型的にはディジタル微分回路であり、高域通過特性をもち、進み位相特性を持つ)が出力する信号は、ディジタル加算器により加算される。これにより、位相遅れが補償されたディジタル信号を得ることができる。
【0008】
本発明のディジタル制御回路は、(2)または(3)を要旨とする。
(2) (1)に記載のディジタル信号処理回路を搭載したディジタル制御回路であって、
前記ディジタル値が、制御対象機器の所定電気量の検出値Xと、当該電気量の目標値X*との偏差(X*−X)であることを特徴とするディジタル制御回路。
前記第1フィルタ回路は微分特性を持たないため、本来であれば第1フィルタ回路の出力の位相は遅れるが、前記第2フィルタ回路により位相遅れが補償されたディジタル制御信号を得ることができる。
【0009】
(3) 前記制御対象機器の前記所定電気量が、
前記制御対象機器の出力電圧、出力電流または出力電力、
前記制御対象機器のスイッチ素子を流れる電流、
前記制御対象機器に含まれるエネルギー蓄積用のリアクトルを流れる電流、
であることを特徴とする(2)に記載のディジタル制御回路。
【発明の効果】
【0010】
本発明のディジタル信号処理回路は、移動平均処理や有限インパルス応答処理を行う第1フィルタ回路、高域通過特性を持つ第2フィルタ回路、ディジタル加算回路は、比較的簡単な回路により構成することができるので、構成が簡単であり、高速の制御専用ICやFPGAなどを作るのに適している。種々のディジタル信号処理回路、たとえば、電力変換装置の制御回路や、音声処理回路などへの適用ができる。
【0011】
本発明のディジタル制御回路では、アナログ制御におけるPID制御と同等ないし同等以上の制御を行うことができる。特に、従来のアナログ制御では、たとえば2MHzオーダ程度のスイッチング周波数での制御が限界であったが、この周波数よりもはるかに高いスイッチング周波数での制御をディジタル回路で実現できる。
【発明を実施するための最良の形態】
【0012】
図1(A)は本発明のディジタル信号処理回路の一実施形態を示す説明図である。図1(A)において、ディジタル信号処理回路11Aは、移動平均回路111Aと、微分回路112と、加算回路113とを備えている。ここで、移動平均回路111Aは本発明の第1フィルタ回路であり、微分回路112は本発明の第2フィルタ回路である。
【0013】
図1(B)に、ディジタル信号(離散値)、
・・・,X(1),X(2),・・・,X(M),・・・
を示す。図1(B)では、時間軸を、
・・・,1,2,・・・,M−1,M,・・・
で示してある。
【0014】
ディジタル値Xは、たとえば、電圧、電流、電力等の電気量の偏差である。
移動平均回路111Aは、上記のディジタル値Xを入力し、移動平均MQ(n)を演算する。
微分回路112は、ディジタル値Xを入力し、移動平均回路111Aにおいて生じた、時系列のn時刻の位相遅れの微分値(補償量)CQ(n)を演算する。加算回路113は、移動平均MQ(n)と補償量CQ(n)とを加算して位相遅れを補償したディジタル信号Dc(n)を生成する。なお、図1(A)では、処理の流れを示すもので、ある瞬間における各部の信号値を示すものではない。
【0015】
移動平均MQの、時系列のn時刻における差分方程式は式1で表される。
MQ(n)=(1/M)ΣX(k)・・・(式1)
ただし、ΣX(k)は、k=1〜Mまでの加算値であり、Mはサンプル数である。nは、ここでは、サンプリング時刻Mに対応する係数である。
【0016】
図2(A)に、移動平均回路111Aのブロック図を示す。図2(A)において、Z-1のブロックは、1つ前のサンプリングのディジタル値を出力することを意味する。移動平均回路111Aの最終段には、係数乗算回路(1/M)が設けられており、X(n)が入力されると、ディジタル値X(M),X(M−1),・・・,X(2),X(1)の合計値が計算され、これに(1/M)が乗算される。
図1(A),図2(A)には図示していないが、移動平均回路111Aおよび微分回路112の後段に係数乗算回路を設けることができる。移動平均回路111Aの後段に設けた係数乗算回路と併用できる。
【0017】
図2(B)に移動平均回路111Aの周波数特性の例を示し、図2(C)に移動平均回路111Aの位相特性の例を示す。図2(B),(C)からわかるように、移動平均回路111Aの出力には、実用周波数域において位相遅れが生じる。
【0018】
図1(A)における微分回路112は、高域通過特性を持ち、時系列のn時刻における補償量CQ(n)は、式2で表される。
CQ(n)=(X(k)−X(k−1))/Δt・・・(式2)
ただし、Δtは離散値の時間間隔であり、kはたとえば2〜Mのうちの何れかの値である。また、nは、ここでは、サンプリング時刻M−1に対応する係数である。
【0019】
なお、CQ(n)は、離散値列を用いた微分値であれば、たとえば時間間隔をΔ2tとして、式3のように表すこともできる。
CQ(n)=(X(k)−X(k−2))/Δ2t・・・(式3)
kはたとえば2〜Mのうちの何れかの値であり、たとえば3〜Mのうちの何れかの値である。
【0020】
図3(A)に微分回路112の周波数特性の例を示し、図3(B)に微分回路112の位相特性の例を示す。図2(A),(B)からわかるように、微分回路112の出力には、実用周波数域において位相が進んでいる。したがって、加算回路113が、移動平均MQ(n)と微分回路112の出力(補償量CQ(n))とを加算することで、MQ(n)の位相遅れ分の影響はCQ(n)により低減される。
【0021】
図4は本発明のディジタル信号処理回路の他の実施形態を示す説明図である。図4において、ディジタル信号処理回路11Bは、FIRフィルタ回路111Bと、微分回路112と、加算回路113と、係数乗算回路を備えている。ここで、移動平均回路111Bは本発明の第1フィルタ回路であり、図1のディジタル信号処理回路と同様、微分回路112は本発明の第2フィルタ回路である。
FIRフィルタ回路111Bの、時系列のn時刻における差分方程式は式4で表される。
FQ(n)=ΣakX(k)・・・(式4)
ただし、ΣakX(k)は、k=1〜Mまでの加算値であり、Mはサンプル数、akは重み係数である。nは、ここでは、サンプリング時刻Mに対応する係数である。
【0022】
図5に、FIRフィルタ回路111Bのブロック図を示す。図5において、Z-1のブロックは、1つ前のサンプリングのディジタル値を出力することを意味する。Z-1のブロックの後段には、係数乗算回路(ak)が設けられており、FIRフィルタ回路111BにX(M)が入力されると、aMX(M),aM-1X(M−1),・・・,a2X(2),a1X(1)の合計値が計算される。
【0023】
図4,図5には図示していないが、図1(A),図2(A)の移動平均回路111Aと同様、FIRフィルタ回路111Bおよび微分回路112の後段に係数乗算回路を設けることができる。
【0024】
FIRフィルタ回路111Bの周波数特性、位相特性は、図2(B),(C)に移動平均回路111Aについて示したと同様であり、FIRフィルタ回路111Bの出力FQ(n)には、実用周波数域において位相遅れが生じる。
【0025】
図5における微分回路112の出力である、時系列のn時刻における補償量CQ(n)は、前述した式2で表される。また、CQ(n)は、離散値列を用いた微分値であれば、たとえば時間間隔をΔ2tとして、前述した式3のように表すこともできる。
【0026】
なお、図4および図5には図示していないが、図1(A),図2(A)の移動平均回路111Aと同様、FIRフィルタ回路111Bおよび微分回路112の後段に係数乗算回路を設けることができる。
図4のディジタル信号処理回路11Bでも、微分回路112の出力CQ(n)は、実用周波数域において位相が進んでいる。したがって、加算回路113が、FIRフィルタ回路111Bの出力FQ(n)と微分回路112の出力(補償量CQ(n))とを加算することで、FQ(n)の位相遅れ分の影響はCQ(n)によりキャンセルされる。
【0027】
図6は、本発明のディジタル制御回路の実施形態を示す説明図である。本実施形態では、図1のディジタル信号処理回路11Aを搭載したディジタル制御回路により、電力変換回路を制御する例を示すが、図4のディジタル信号処理回路11Bを搭載したディジタル制御回路により電力変換回路を制御する場合も、以下の説明がそのまま当てはまる。
【0028】
図6において、電力変換回路2は、電源4からの電圧Eiを入力するスイッチ回路21と、スイッチ回路21に接続されエネルギー蓄積・放出を行うインダクタ22とから構成され、スイッチ回路21には負荷3が接続されている(インダクタ22は、電力変換方式によっては、スイッチ回路21と負荷3との間に接続されることもある)。
【0029】
ディジタル制御回路1は、入力部12と、入力比較部13と、ディジタル信号処理回路11Aと、制御信号出力部14とを備えている。入力部12は、信号選択機能を備えており、出力電圧eoと出力電流ioの何れか一方を選択することもできるし、出力電圧eoと出力電流ioの双方を選択することもできる。
【0030】
ディジタル制御回路1は定電圧モード、定電流モード、電力モード、過電流制限モード、過電圧制限モード等の種々の制御を行うことができる。
たとえば、ディジタル制御回路1が定電圧モードで制御を行っているときには、入力部12はeoのみを選択し、負荷3が急増したような場合には、入力部12はioのみの選択に切り換え、ディジタル制御回路1は、過電流制限モードでの制御を行う。また、定電圧モードから過電流制限モードに移行する過程で、入力部12がeoとioとの双方を選択し、eoとioとの乗算を行い、ディジタル制御回路1は、電力モードでの制御を行うこともある。
【0031】
ここでは、入力部12の出力をadとする。なお、図示はしないが、電圧検出値は瞬時値eoに限らず、平均値または実効値Eoであってもよい。また電流検出値も瞬時値ioに限らず、平均値または実効値Ioであってもよい。
入力部12の後段の入力比較部13は、作動増幅器131とA/D変換器132とからなる。差動増幅器131は電力検出値adと目標値ad*との差分(ad*−ad)を出力し、A/D変換器132はこの差分(ad*−ad)をディジタル信号に変換し、偏差(ディジタル離散値X)としてディジタル信号処理回路11に出力する。
【0032】
図6では、差動増幅器131の後段にA/D変換器132が設けられているが、A/D変換器132の後段に差動増幅器131(この場合にはディジタル比較器)を設けることができる。また、入力部12の前段に、A/D変換器を設けるようにしてもよい。この場合には、図7に示すように、入力部12は、A/D変換器1211,1212とディジタル乗算器122であり、比較部13はディジタル比較器である。図5ではディジタル乗算器122の出力をDで示し、比較部13は出力Dと目標値D*を入力し、ディジタル偏差D*−DをXとして出力する。
なお、図6では移動平均回路111Aの後段に係数乗算回路114が設けられ、微分回路112の後段に係数乗算回路115が設けられている。
【0033】
ディジタル信号処理回路11Aは、制御回路の一部を構成しており、ディジタル偏差DXの移動平均MQ(n)の演算処理を行い、係数乗算回路114は、MQ(n)に所定の係数KMを乗算して、移動平均操作量KM・MQ(n)を出力する。また、微分回路112は、ディジタル偏差Xの微分値CQ(n)の演算処理を行い、係数乗算回路115は、CQ(n)に所定の係数KDを乗算して、移動平均操作量KD・CQ(n)を出力する。
加算回路113は、係数乗算回路114の出力KA・MQ(n)と係数乗算回路115の出力微分値KD・CQ(n)とを加算し、位相遅れを補償した信号Dc(n)を出力する。
【0034】
移動平均を演算する回路は、図8(A)に示すようにシフトレジスタから構成することもできる。図8(A)では、移動平均を演算する回路は、FIFO1301と、加算器1302と、シフトレジスタ1303と、係数乗算回路1304とからなる。
【0035】
図8(A)では、FIFO1301は、サンプリング値を順次入力して、連続した複数のサンプリング値を記憶している。ここでは、図8(B)に示す、4つのサンプリング値X1,X2,X3,X4が記憶されている様子が示されている。
【0036】
FIFO1301に記憶されたサンプリング値X1,X2,X3,X4は、加算器1302に入力され、加算器1302はΣXi(=X1+X2+X3+X4)を出力する。
シフトレジスタ1303は、係数乗算回路1304は、ΣXiに係数(平均化するための係数(1/4)を含む)KM/4を乗算し、KM・(1/4)ΣXiを出力する。
【0037】
なお、シフトレジスタ1303により、加算結果(たとえば、2進数:b1b2b3b4)を、下位側に2回シフトさせて(X1+X2+X3+X4)/22を演算し、シフタ1313の出力(X1+X2+X3+X4)/22に係数KMを乗じて、AM(n)を出力するようにしてもよい。この場合、係数乗算回路1304は、シフトレジスタ1303と一体に構成できる。たとえば、係数KMが1/2であるときには、シフトレジスタ1303の処理において、さらに2進数:b1b2b3b4全体をさらに1ビット(合計で3ビット)だけ下位側にシフトさせればよいし、係数KMが2であるときには、シフトレジスタ1303の処理において、2進数:b1b2b3b4全体を1ビットだけ下位側にシフトさせればよい(すなわち、2ビット下位側にシフトさせ、1ビット上位側にシフトさせる処理と同じである)。
【0038】
微分回路112は、図9に示すようにFIFO1121と、減算回路1122と、係数乗算回路1123とから構成。図9では、FIFO1121は、X1,X2,X3,X4のうち最後の2つの値X3,X4を入力し、この値を減算回路1122に出力している。減算回路1122は、この減算値(X3−X4)を係数乗算回路1123に出力し、係数乗算回路1123は、減算値(X3−X4)に係数KDを乗算して微分値CQ(n)を出力する。
図9のFIFO1121は、図8(A)に示した移動平均を算出する回路のFIFO1301と共用できる。
【0039】
本発明のディジタル制御回路は、負荷変動しない場合において優れた制御特性を発揮することはもちろんであるが、負荷が急増したような場合にも、ピーク値を抑えた制御が可能である。
図10(A)に電力変換回路2をPID制御装置でシミュレートしたときのリアクトル電流の過渡特性を示し、図10(B)に電力変換回路2をディジタル制御回路1でシミュレートしたときのリアクトル電流の過渡特性を示す。リアクトル電流が流れるときのオーバーシュートは、図10(A)では大きいが、図10(B)では上述したパラメータKMやKDを適切に選ぶことにより、抑えられている。
【図面の簡単な説明】
【0040】
【図1】(A)は本発明のディジタル信号処理回路の一実施形態を示す説明図、(B)はディジタル信号を離散値で示す図である。
【図2】(A)は本発明で使用される移動平均回路のブロック図、(B)は移動平均回路の周波数特性例、(C)は移動平均回路の位相特性例である。
【図3】(A)は微分回路の周波数特性例であり、(B)は微分回路の位相特性例である。
【図4】本発明のディジタル信号処理回路の他の実施形態を示す説明図である。
【図5】本発明で使用されるFIRフィルタ回路のブロック図である。
【図6】本発明のディジタル制御回路の実施形態を示す説明図である。
【図7】図6のディジタル制御回路の入力部と入力比較部とを変形した例を示す説明図である。
【図8】(A)は移動平均を演算する回路であり、(B)は4つのサンプリング点を示すグラフである。
【図9】本発明で使用される微分回路を示す図である。
【図10】(A)は電力変換回路をPID制御装置でシミュレートしたときのリアクトル電流の過渡特性を示し、(B)は電力変換回路を本発明のディジタル制御回路でシミュレートしたときのリアクトル電流の過渡特性を示す図である。
【図11】従来の電力変換回路を示す説明図である。
【符号の説明】
【0041】
2 電力変換回路
3 負荷
4 電源
11A,11B ディジタル信号処理回路
12 入力部
13 入力比較部
14 制御信号出力部
21 イッチ回路
22 インダクタ
111A 移動平均回路
111B FIRフィルタ回路
112 微分回路
113 加算回路
114,115 係数乗算回路
131 差動増幅器
131 比較器
132 A/D変換器
【特許請求の範囲】
【請求項1】
ディジタル値を入力し、移動平均処理または有限インパルス応答処理を行う第1フィルタ回路と、
前記ディジタル値を入力し、高域通過特性かつ進み位相を持つ第2フィルタ回路と、
前記第1フィルタ回路の出力と前記第2フィルタ回路の出力とを加算する信号を生成する加算回路とを備え、
前記第1フィルタ回路において生じる位相の遅れを、前記第2フィルタ回路の出力により補償することを特徴とするディジタル信号処理回路。
【請求項2】
請求項1に記載のディジタル信号処理回路を搭載したディジタル制御回路であって、
前記ディジタル値が、制御対象機器の所定電気量の検出値Xと、当該電気量の目標値X*との偏差(X*−X)であることを特徴とするディジタル制御回路。
【請求項3】
前記制御対象機器の前記所定電気量が、
前記制御対象機器の出力電圧、出力電流または出力電力、
前記制御対象機器のスイッチ素子を流れる電流、
前記制御対象機器に含まれるエネルギー蓄積用のリアクトルを流れる電流、
であることを特徴とする(2)に記載のディジタル制御回路。
【請求項1】
ディジタル値を入力し、移動平均処理または有限インパルス応答処理を行う第1フィルタ回路と、
前記ディジタル値を入力し、高域通過特性かつ進み位相を持つ第2フィルタ回路と、
前記第1フィルタ回路の出力と前記第2フィルタ回路の出力とを加算する信号を生成する加算回路とを備え、
前記第1フィルタ回路において生じる位相の遅れを、前記第2フィルタ回路の出力により補償することを特徴とするディジタル信号処理回路。
【請求項2】
請求項1に記載のディジタル信号処理回路を搭載したディジタル制御回路であって、
前記ディジタル値が、制御対象機器の所定電気量の検出値Xと、当該電気量の目標値X*との偏差(X*−X)であることを特徴とするディジタル制御回路。
【請求項3】
前記制御対象機器の前記所定電気量が、
前記制御対象機器の出力電圧、出力電流または出力電力、
前記制御対象機器のスイッチ素子を流れる電流、
前記制御対象機器に含まれるエネルギー蓄積用のリアクトルを流れる電流、
であることを特徴とする(2)に記載のディジタル制御回路。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【公開番号】特開2009−70306(P2009−70306A)
【公開日】平成21年4月2日(2009.4.2)
【国際特許分類】
【出願番号】特願2007−240308(P2007−240308)
【出願日】平成19年9月16日(2007.9.16)
【出願人】(504205521)国立大学法人 長崎大学 (226)
【Fターム(参考)】
【公開日】平成21年4月2日(2009.4.2)
【国際特許分類】
【出願日】平成19年9月16日(2007.9.16)
【出願人】(504205521)国立大学法人 長崎大学 (226)
【Fターム(参考)】
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