プログラマブルコントローラ
【課題】電源がＯＦＦになったときの電力消費を抑えることによって終了処理に時間的余裕を持たせたプログラマブルコントローラを提供する。
【解決手段】プログラマブルコントローラは、複数のＩ／Ｏユニット３Ａ〜３Ｄと、Ｉ／Ｏユニット３Ａ〜３Ｄを個別に制御するＣＰＵユニット２と、充電要素とを備える。ＣＰＵユニット２は、上記の充電要素の出力電圧を検出し当該出力電圧が所定の基準電圧以下になると電圧低下信号を出力する電圧検出回路と、この電圧検出回路からの電圧低下信号が入力された後、電源停止信号を出力するリセット合成回路２２とを有し、Ｉ／Ｏユニット３Ａ〜３Ｄは、内部電源を供給する電源回路３３と、電源回路３３の出力電圧を検出し当該出力電圧が所定の基準電圧以下になると電源停止信号を出力する電圧検出回路３４と、上記の電源停止信号が入力されると電源回路３３を停止させる起動トリガ回路とを有する。
【解決手段】プログラマブルコントローラは、複数のＩ／Ｏユニット３Ａ〜３Ｄと、Ｉ／Ｏユニット３Ａ〜３Ｄを個別に制御するＣＰＵユニット２と、充電要素とを備える。ＣＰＵユニット２は、上記の充電要素の出力電圧を検出し当該出力電圧が所定の基準電圧以下になると電圧低下信号を出力する電圧検出回路と、この電圧検出回路からの電圧低下信号が入力された後、電源停止信号を出力するリセット合成回路２２とを有し、Ｉ／Ｏユニット３Ａ〜３Ｄは、内部電源を供給する電源回路３３と、電源回路３３の出力電圧を検出し当該出力電圧が所定の基準電圧以下になると電源停止信号を出力する電圧検出回路３４と、上記の電源停止信号が入力されると電源回路３３を停止させる起動トリガ回路とを有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プログラマブルコントローラに関するものである。
【背景技術】
【０００２】
従来より、Ｉ／Ｏユニットが増設可能なプログラマブルコントローラが種々提供されている（例えば特許文献１参照）。
【０００３】
図７（ａ）はビルディングブロックタイプのプログラマブルコントローラの一例であり、各１台の電源ユニット１およびＣＰＵユニット２と、複数（図７（ａ）では６台）のＩ／Ｏユニット３とがバックプレーン５に実装されている。このプログラマブルコントローラでは、電源ユニット１で生成されたシステム電源がバックプレーン５に設けられた内部バスを介してＣＰＵユニット２および各Ｉ／Ｏユニット３にそれぞれ供給される。
【０００４】
また、図７（ｂ）はスタッキング（積み重ね）タイプのプログラマブルコントローラの一例であり、各１台の電源ユニット１およびＣＰＵユニット２と、複数（図７（ｂ）では６台）のＩ／Ｏユニット３とで構成される。このプログラマブルコントローラでは、上述のビルディングブロックタイプのようにバックプレーン５を備えていないため、隣接するユニットに連結することで固定されるようになっており、また電源ユニット１で生成されたシステム電源もスタックコネクタ６を介してＣＰＵユニットおよび各Ｉ／Ｏユニットにそれぞれ供給される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−７９３６１号公報（段落［００１４］−段落［００１６］、及び、第２図）
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上述の従来例では、突然の停電などによって電源が遮断されたときでも終了処理（例えばデータバックアップなど）が実行できるように、バックアップ電源（例えばキャパシタなど）を備えているが、バックアップ時間はキャパシタ容量によって決まっており、例えばシステムが複雑化して大きなデータを扱っている場合には、終了処理が完了する前に電源がＯＦＦになる可能性があった。
【０００７】
本発明は上記問題点に鑑みて為されたものであり、その目的とするところは、電源がＯＦＦになったときの電力消費を抑えることによって終了処理に時間的余裕を持たせたプログラマブルコントローラを提供することにある。
【課題を解決するための手段】
【０００８】
請求項１の発明は、１乃至複数の増設ユニットと、増設ユニットを制御するＣＰＵユニットとを備え、１乃至複数の増設ユニットをＣＰＵユニットに順次連結したプログラマブルコントローラであって、外部からの供給電源がＯＦＦになると１乃至複数の増設ユニットおよびＣＰＵユニットに電源を供給する充電要素を備え、ＣＰＵユニットは、充電要素の出力電圧を検出し当該出力電圧が所定の基準値以下になると電圧低下信号を出力する第１の電圧検出回路と、第１の電圧検出回路からの電圧低下信号が入力された後、電源停止信号を出力する信号出力回路とを有し、増設ユニットは、内部電源を供給する電源回路と、電源回路の出力電圧を検出し当該出力電圧が所定の基準値以下になると電源停止信号を出力する第２の電圧検出回路と、信号出力回路または第２の電圧検出回路からの電源停止信号が入力されると電源回路を停止させる電源停止回路とを有することを特徴とする。
【０００９】
請求項２の発明は、増設ユニットは、ＣＰＵユニットからの信号ラインを形成する信号ライン形成部を有し、信号出力回路は、第１の電圧検出回路からの電圧低下信号が入力されると電源停止信号を出力する前に、電源が停止されることを通知する電源停止予告信号を信号ラインを介して増設ユニットに出力することを特徴とする。
【発明の効果】
【００１０】
請求項１の発明によれば、外部からの供給電源がＯＦＦになって充電要素から電源が供給される場合、充電要素の出力電圧が所定の基準値以下になったところで増設ユニットの電源回路を停止させており、その結果電力消費が抑えられることから、従来例に比べてＣＰＵユニットの動作時間を長くすることができ、ＣＰＵユニットにおけるデータバックアップなどの終了処理に時間的余裕を持たせることができるという効果がある。
【００１１】
請求項２の発明によれば、電源停止に先立って電源が停止されることを増設ユニットに知らせることができるので、電源が停止されるまでの間にデータバックアップなどの終了処理を行うことができるという効果がある。
【図面の簡単な説明】
【００１２】
【図１】本実施形態のプログラマブルコントローラの概略システム図である。
【図２】（ａ）は同上に用いられるＩ／Ｏユニットのブロック図であり、（ｂ）〜（ｄ）はその構成回路の回路図である。
【図３】同上に用いられるＣＰＵユニットのブロック図である。
【図４】同上に用いられるＩ／Ｏユニットの信号出力回路の接続例である。
【図５】同上に用いられるＩ／Ｏユニットの初期化時のタイムチャートである。
【図６】同上の動作時のタイムチャートである。
【図７】（ａ）（ｂ）は従来例のプログラマブルコントローラを示す分解斜視図である。
【発明を実施するための形態】
【００１３】
以下に、本発明に係るプログラマブルコントローラの実施形態を図面に基づいて説明する。本発明に係るプログラマブルコントローラは、例えば産業機械などの制御機器として用いられる。なお、以下の説明では、スタッキング（積み重ね）タイプのプログラマブルコントローラを例に説明を行い、また外観については図７（ｂ）と同様であるから、図７（ｂ）も参照しながら説明を行う。
【００１４】
図１は本実施形態のプログラマブルコントローラの概略システム図であり、本プログラマブルコントローラは、システム全体に電力を供給する電源ユニット１と、制御対象の機器に合わせたインターフェースを持つ複数（図１では４台）のＩ／Ｏユニット（増設ユニット）３と、各Ｉ／Ｏユニット３を個別に制御するＣＰＵユニット２と、終端のＩ／Ｏユニット３に連結される終端ユニット４とを備えている。そして、これらの各ユニットは、図７（ｂ）に示すように、左から電源ユニット１、ＣＰＵユニット２、Ｉ／Ｏユニット３、終端ユニット４（図７（ｂ）では図示を省略）の順番で順次連結される。なお、以下の説明において各Ｉ／Ｏユニット３を区別する必要がある場合には、ＣＰＵユニット２側から順番にＩ／Ｏユニット３Ａ，３Ｂ，３Ｃ，３Ｄと称す。すなわち、本実施形態では、Ｉ／Ｏユニット３Ｄが終端の増設ユニットとなる。また、各ユニット同士は、図１に示すようにスタックコネクタ６を介して電気的に接続されている。
【００１５】
電源ユニット１は、図示しない外部電源から電力供給を受けてシステムが必要とする電圧に変換し、電源ライン１０を介してＣＰＵユニット２および各Ｉ／Ｏユニット３にそれぞれシステム電源Ｖ＋を供給する。なお、本実施形態の電源ユニット１は、例えば停電などによって外部電源がＯＦＦされた場合のバックアップ電源としてのキャパシタ（充電要素）Ｃ１を備えており（図３参照）、停電になった場合にはキャパシタＣ１が放電することで、ＣＰＵユニット２および各Ｉ／Ｏユニット３に電力供給できるようになっている。詳細については後述する。
【００１６】
ＣＰＵユニット２は、図１および図３に示すように、電源ライン１０を介して供給されるシステム電源Ｖ＋から駆動電源（内部電源）ＶＣＣを生成する電源回路２３と、システム電源Ｖ＋の電源電圧を検出して所定の検出信号を出力する電圧検出回路２４，２５と、電源回路２３からの駆動電源ＶＣＣが供給されると起動完了信号ＰＳＯを出力するリセット合成回路（信号出力回路）２２と、プログラマブルコントローラとしてのプログラムを実行する制御回路２１とを備えている。なお、リセット合成回路２２はシステムを起動させる際に最初に起動させる必要があり、本実施形態では、起動時間を無視できるＣＭＯＳロジックＩＣやＰＬＤ（プログラマブルロジックデバイス）などを用いている。
【００１７】
電圧検出回路（第１の電圧検出回路）２４は、システム電源Ｖ＋の電源電圧を検出するとともに、この検出電圧が所定の基準電圧Ｖ１（図６参照）に達するとＨレベルの起動信号ＰＦ１をリセット合成回路２２に出力する。そして、リセット合成回路２２では、この起動信号ＰＦ１が入力されるとリセット信号ＣＰＵ＿ＲＥＳＥＴを制御回路２１に出力し、制御回路２１を起動させる。また、電圧検出回路２４は、例えば停電時にはキャパシタＣ１から供給されるシステム電源Ｖ＋の電源電圧を検出し、この検出電圧が上記の基準電圧Ｖ１以下になるとＬレベルの起動信号ＰＦ１（電圧低下信号）をリセット合成回路２２に出力する。そして、リセット合成回路２２では、この起動信号ＰＦ１が入力されるとリセット信号ＣＰＵ＿ＲＥＳＥＴを制御回路２１に出力し、制御回路２１を停止させる。ここに、制御回路２１を起動させる場合にはリセット信号ＣＰＵ＿ＲＥＳＥＴをＨレベルに設定し、逆に制御回路２１をリセットする場合にはリセット信号ＣＰＵ＿ＲＥＳＥＴをＬレベルに設定することになる。
【００１８】
電圧検出回路２５は、システム電源Ｖ＋の電源電圧を検出するとともに、この検出電圧が所定の基準電圧Ｖ２（Ｖ２＜Ｖ１、図６参照）以下になると停止信号ＰＦ２をリセット合成回路２２に出力する。そして、リセット合成回路２２では、停止信号ＰＦ２が入力されるとＬレベルのリセット信号ＣＰＵ＿ＲＥＳＥＴを制御回路２１に出力し、制御回路２１を停止させる。
【００１９】
リセット合成回路２２は、上記のように制御回路２１を起動・停止させるとともに、駆動電源ＶＣＣが供給されると隣接するＩ／Ｏユニット３Ａに対して起動完了信号ＰＳＯを出力する。また、終端ユニット４を介して入力されるＩ／Ｏユニット３Ｄからの起動完了信号ＰＳＯ（全ユニット起動完了信号ＰＳＲ）が信号ライン７を介してリセット合成回路２２に入力されると、リセット合成回路２２では、すべてのＩ／Ｏユニット３に電源が行き渡ったことを認識して、信号ライン８を介してリセット信号ＥＲＥＳＥＴを各Ｉ／Ｏユニット３に出力し、各Ｉ／Ｏユニット３のリセット状態を解除する。ここに、各Ｉ／Ｏユニット３を起動させる場合にはリセット信号ＥＲＥＳＥＴをＨレベルに設定し、逆に各Ｉ／Ｏユニット３をリセットする場合にはリセット信号ＥＲＥＳＥＴをＬレベルに設定することになる。また、後述の電源回路３３を起動させる場合には起動完了信号ＰＳＯをＨレベルに設定し、逆に電源回路３３を停止させる場合には起動完了信号ＰＳＯをＬレベルに設定することになる。ここに、本実施形態では、Ｌレベルの起動完了信号ＰＳＯが電源停止信号となる。
【００２０】
Ｉ／Ｏユニット３は、図１および図２（ａ）に示すように、電源ライン１０を介して供給されるシステム電源Ｖ＋から駆動電源（内部電源）ＶＣＣを生成する電源回路３３と、電源回路３３の出力電圧を検出し、この出力電圧が所定の基準電圧Ｖ３（図６参照）に達すると起動完了信号ＰＳＯを出力する電圧検出回路（第２の電圧検出回路）３４と、上記のリセット合成回路２２または電圧検出回路３４からの起動完了信号ＰＳＯが入力されると電源回路３３を起動する起動トリガ回路３２と、Ｉ／Ｏユニットとしてのプログラムを実行する制御回路３１と、制御回路３１の初期化が完了したことを通知する初期化完了信号を出力する信号出力回路３５とを備えている。
【００２１】
図２（ｂ）は上記の起動トリガ回路３２の回路図であり、２つのトランジスタＴｒ１，Ｔｒ２を主な構成要素としている。トランジスタＴｒ１のベースは、抵抗Ｒ１を介してＣＰＵユニット２のリセット合成回路２２または隣接するＩ／Ｏユニット３の電圧検出回路３４に接続され、Ｈレベルの起動完了信号ＰＳＯが入力されるとトランジスタＴｒ１がＯＮになってコレクタ−エミッタ間が導通する。また、トランジスタＴｒ１のコレクタはトランジスタＴｒ２のベースに接続されるとともに、抵抗Ｒ６を介してシステム電源Ｖ＋に接続され、トランジスタＴｒ１がＯＮ、つまりトランジスタＴｒ１のコレクタ−エミッタ間が導通するとトランジスタＴｒ２がＯＦＦになるように構成されている。そして、トランジスタＴｒ２がＯＦＦになることによって電源回路（電源ＩＣ）３３が起動し、各回路に駆動電源ＶＣＣが供給されるのである。
【００２２】
図２（ｃ）は上記の電圧検出回路３４の回路図であり、コンパレータＣＰ１を主な構成要素としている。コンパレータＣＰ１の入力端Ｖｉｎには抵抗Ｒ２を介して駆動電源ＶＣＣが接続されており、この駆動電源ＶＣＣの電源電圧を所定の基準電圧と比較し、基準電圧よりも高くなると出力端から起動完了信号ＰＳＯを出力するのである。
【００２３】
図２（ｄ）は上記の信号出力回路３５の回路図であり、トランジスタＴｒ３，Ｔｒ４を主な構成要素としている。トランジスタＴｒ３のベースは、抵抗Ｒ３を介して制御回路３１に接続され、制御回路３１から出力されるＨレベルのＢＯＯＴ信号（初期化が完了したことを通知する信号）が入力されるとトランジスタＴｒ３がＯＮになってコレクタ−エミッタ間が導通する。また、トランジスタＴｒ３のコレクタはトランジスタＴｒ４のベースに接続されるとともに、抵抗Ｒ４を介して上記の電源ライン１０（実際には後述の信号ライン形成部１０ａ）に接続されている。さらに、トランジスタＴｒ４のコレクタは、すべてのＩ／Ｏユニット３の初期化が完了したことを通知する全ユニット初期化完了信号ＤＯＮＥを伝送するための信号ライン９（実際には後述の信号ライン形成部９ａ）に接続されている。この信号出力回路３５では、システム電源Ｖ＋が供給されるとトランジスタＴｒ４がＯＮになるが、その後制御回路３１からＨレベルのＢＯＯＴ信号が出力されるとトランジスタＴｒ３がＯＮになって、その結果トランジスタＴｒ４がＯＦＦになる。
【００２４】
ここにおいて、図４はＣＰＵユニット２およびＩ／Ｏユニット３Ａ〜３Ｄを接続した状態での信号ライン９の一例であり、各信号出力回路３５のトランジスタＴｒ４が信号ライン９に対してそれぞれ並列に接続され、また信号ライン９は抵抗Ｒ５を介して駆動電源ＶＣＣにプルアップされている。したがって、何れかのトランジスタＴｒ４がＯＮになっている状態では全ユニット初期化完了信号ＤＯＮＥはＬレベルに設定されることから、ＣＰＵユニット２はまだ初期化が完了していないＩ／Ｏユニット３があることを認識し、すべてのトランジスタＴｒ４がＯＦＦになっている状態では全ユニット初期化信号ＤＯＮＥはＨレベルに設定されることから、ＣＰＵユニット２はすべてのＩ／Ｏユニット３の初期化が完了したことを認識するのである。
【００２５】
また、Ｉ／Ｏユニット３は、図２（ａ）に示すように、隣接するＣＰＵユニット２や他のＩ／Ｏユニット３とともに１本の電源ライン１０を形成する電源ライン形成部１０ａと、同様に隣接するＣＰＵユニット２や他のＩ／Ｏユニット３とともに各１本の信号ライン７〜９を形成する信号ライン形成部７ａ〜９ａとを備えている。そして、Ｉ／Ｏユニット３では、電源ライン形成部１０ａを介してシステム電源Ｖ＋が供給され、また信号ライン形成部８ａを介してリセット信号ＥＲＥＳＥＴがＣＰＵユニット２から伝送される。さらに、信号ライン形成部９ａを介して初期化完了信号ＤＯＮＥをＣＰＵユニット２に伝送するとともに、信号ライン形成部７ａを介して全ユニット起動完了信号ＰＳＲをＣＰＵユニット２に伝送するのである。
【００２６】
図５はＩ／Ｏユニット３の初期化時のタイムチャートであり、時刻ｔ１のときに電源スイッチ（図示せず）がＯＮにされると、まだシステム電源Ｖ＋が供給されていないことから、全ユニット初期化完了信号ＤＯＮＥはＬレベルになっており、またリセット信号ＥＲＥＳＥＴおよびＢＯＯＴ信号はＨレベルになっている。そして、時刻ｔ２のときにシステム電源Ｖ＋が１０Ｖに達すると、リセット信号ＥＲＥＳＥＴおよびＢＯＯＴ信号がＬレベルになり、制御回路３１がリセットされる。このとき、出力信号回路３５のトランジスタＴｒ３がＯＦＦ、トランジスタＴｒ４がＯＮであることから、全ユニット初期化完了信号ＤＯＮＥはＬレベルのままである。
【００２７】
その後、時刻ｔ３のときにシステム電源Ｖ＋が２４Ｖになると、リセット信号ＥＲＥＳＥＴおよびＢＯＯＴ信号がＨレベルになり、Ｉ／Ｏユニット３が１台である場合には全ユニット初期化完了信号ＤＯＮＥがＨレベルになるので、ＣＰＵユニット２では、すべて（１台）のＩ／Ｏユニット３の初期化が完了したことを認識する。一方、Ｉ／Ｏユニット３が複数台である場合には全ユニット初期化完了信号ＤＯＮＥはＬレベルのままであり、時刻ｔ４のときにすべてのＩ／Ｏユニット３からＨレベルの初期化完了信号が出力されると、全ユニット初期化完了信号ＤＯＮＥがＨレベルになるので、ＣＰＵユニット２では、同様にすべてのＩ／Ｏユニット３の初期化が完了したことを認識する。
【００２８】
終端ユニット４は、図１に示すように、終端のＩ／Ｏユニット３Ｄの電圧検出回路３４の信号出力端と、信号ライン形成部７ａとの間を短絡するためのユニットであり、その結果終端のＩ／Ｏユニット３Ｄから出力される起動完了信号ＰＳＯ（全ユニット起動完了信号ＰＳＲ）は、信号ライン７を介してＣＰＵユニット２に入力されるのである。そして、この起動完了信号ＰＳＯがＣＰＵユニット２に入力されることで、ＣＰＵユニット２では、すべてのＩ／Ｏユニット３に電源が行き渡ったことを認識するのである。
【００２９】
ここで、本実施形態のプログラマブルコントローラは、上述したようにキャパシタＣ１を備えているため、停電などによって電力供給がストップされた場合でも、このキャパシタＣ１から供給される電力によってＣＰＵユニット２の終了処理（例えばデータバックアップなど）が実行できるようになっている。ところが、このキャパシタＣ１は容量が限られていることから、連結されるＩ／Ｏユニット３が多い場合には上記の終了処理が完了する前に電源がＯＦＦになる可能性がある。そこで、本実施形態では、ＣＰＵユニット２の終了処理に時間的余裕を持たせるために、キャパシタＣ１からの出力電圧が所定の基準電圧Ｖ１（図６参照）以下になると起動完了信号ＰＳＯをＬレベルに設定し、各Ｉ／Ｏユニット３の電源回路３３を停止させるように構成している。
【００３０】
次に、プログラマブルコントローラの動作を、図６のタイムチャートを参照しながら説明する。電源ユニット１から供給されるシステム電源Ｖ＋が時刻ｔ１のときに基準電圧Ｖ１に達すると、ＣＰＵユニット２では、電圧検出回路２４からリセット合成回路２２に起動信号ＰＦ１が出力され、リセット合成回路２２はＨレベルのリセット信号ＣＰＵ＿ＲＥＳＥＴを制御回路２１に出力する。また、リセット合成回路２２は、内蔵の遅延タイマにより時刻ｔ２のときに隣接するＩ／Ｏユニット３ＡにＨレベルの起動完了信号ＰＳＯを出力し、Ｉ／Ｏユニット３Ａでは、起動トリガ回路３２に起動完了信号ＰＳＯが入力されると電源回路３３が起動される。そして、時刻ｔ３のときに電源回路３３の出力電圧が基準電圧Ｖ３に達すると、電圧検出回路３４から隣接するＩ／Ｏユニット３ＢにＨレベルの起動完了信号ＰＳＯが出力される。
【００３１】
以下同様にして、Ｈレベルの起動完了信号ＰＳＯがＩ／Ｏユニット３Ｃ，３Ｄの順に順次伝送され、時刻ｔ６のときに終端のＩ／Ｏユニット３Ｄの電源回路３３の出力電圧が基準電圧Ｖ３に達すると、電圧検出回路３４からＨレベルの起動完了信号ＰＳＯが出力される。そして、この起動完了信号ＰＳＯは、終端ユニット４を介して信号ライン７に伝送され、ＣＰＵユニット２のリセット合成回路２２に入力される。すなわち、ＣＰＵユニット２は、この時点ですべてのＩ／Ｏユニット３に電源が行き渡ったことを認識するのである。その後、ＣＰＵユニット２のリセット合成回路２２は、上記の遅延タイマにより時刻ｔ７のときにＨレベルのリセット信号ＥＲＥＳＥＴを信号ライン８に出力し、各Ｉ／Ｏユニット３では、このリセット信号ＥＲＥＳＥＴが入力されると制御回路３１のリセット状態を解除するのである。その結果、リセット状態が解除された各Ｉ／Ｏユニット３では制御回路３１の初期化がそれぞれ実行され、時刻ｔ８のときにすべてのＩ／Ｏユニット３の制御回路３１の初期化が完了すると、Ｈレベルの全ユニット初期化完了信号ＤＯＮＥがＣＰＵユニット２に入力される。そして、ＣＰＵユニット２では、すべてのＩ／Ｏユニット３が初期化されたことを認識するのである。
【００３２】
次に、停電などで外部電源からの電力供給がストップした場合の動作を、同様に図６のタイムチャートを参照しながら説明する。上述したように、停電の場合には電源ユニット１が備えるキャパシタＣ１が放電することで、ＣＰＵユニット２および各Ｉ／Ｏユニット３にシステム電源Ｖ＋を供給するのであるが、時刻ｔ９のときにシステム電源Ｖ＋の出力電圧が基準電圧Ｖ１以下になると、ＣＰＵユニット２では、電圧検出回路２４からリセット合成回路２２にＬレベルの起動信号ＰＦ１（電圧低下信号）が出力される。そして、リセット合成回路２２は、Ｌレベルのリセット信号ＥＲＥＳＥＴを各Ｉ／Ｏユニット３に出力し、その結果各Ｉ／Ｏユニット３の制御回路３１がリセットされる。ここにおいて、各Ｉ／Ｏユニット３では、このＬレベルのリセット信号ＥＲＥＳＥＴが入力されることで、電源がＯＦＦされることを事前に知ることができ、したがって電源がＯＦＦされるまでの間に必要な終了処理（例えばデータバックアップなど）を実行することができる。すなわち、本実施形態では、このＬレベルのリセット信号ＥＲＥＳＥＴが電源停止予告信号となる。また、リセット合成回路２２は、遅延タイマにより時刻ｔ１０のときにＬレベルの起動完了信号ＰＳＯ（電源停止信号）を隣接するＩ／Ｏユニット３Ａに出力し、Ｉ／Ｏユニット３Ａでは、起動完了信号ＰＳＯがＬレベルにされたことで電源回路３３を停止させる。そして、時刻ｔ１１のときに電源回路３３の出力電圧が０Ｖになると、電圧検出回路３４から出力される起動完了信号ＰＳＯがＬレベルになり、この起動完了信号ＰＳＯ（電源停止信号）が隣接するＩ／Ｏユニット３Ｂに出力される。
【００３３】
以下同様にして、Ｌレベルの起動完了信号ＰＳＯがＩ／Ｏユニット３Ｃ，３Ｄの順に順次伝送されることで、Ｉ／Ｏユニット３が備える電源回路３３が順次停止され、時刻ｔ１４のときにＩ／Ｏユニット３Ｄの電源回路３３の出力電圧が０Ｖになり、電圧検出回路３４から出力される起動完了信号ＰＳＯがＬレベルになると、ＣＰＵユニット２では、信号ライン７を介して入力されるＬレベルの全ユニット起動完了信号ＰＳＲにより、すべてのＩ／Ｏユニット３の電源がＯＦＦされたことを認識するのである。そして最後に、時刻ｔ１５のときにキャパシタＣ１の出力電圧が基準電圧Ｖ２以下になると、電圧検出回路２５は停止信号ＰＦ２をリセット合成回路２２に出力し、リセット合成回路２２はＬレベルのリセット信号ＣＰＵ＿ＲＥＳＥＴを制御回路２１に出力する。その結果、制御回路２１はこのリセット信号ＣＰＵ＿ＲＥＳＥＴによりリセットされ、その後システム電源Ｖ＋および駆動電源ＶＣＣが０Ｖになる。なお、図６中の破線ａは、Ｉ／Ｏユニット３を電源ＯＦＦにしなかった場合のシステム電源Ｖ＋の電圧変化を示しており、本実施形態によれば、（ｔ１５−ｔ１４）だけＣＰＵユニット２の終了時間を遅延させることができる。その結果、ＣＰＵユニット２において、データバックアップなどの終了処理に時間的余裕を持たせることができる。
【００３４】
而して、本実施形態によれば、外部からの供給電源がＯＦＦになってキャパシタ（充電要素）Ｃ１から電源が供給される場合、キャパシタＣ１の出力電圧が所定の基準電圧Ｖ１以下になったところでＩ／Ｏユニット３の電源回路３３を停止させており、その結果電力消費が抑えられることから、従来例に比べてＣＰＵユニット２の動作時間を長くすることができ、ＣＰＵユニット２におけるデータバックアップなどの終了処理に時間的余裕を持たせることができる。また、Ｌレベルのリセット信号（電源停止予告信号）ＥＲＥＳＥＴによって、電源停止に先立って電源が停止されることを各Ｉ／Ｏユニット３に知らせることができるので、電源が停止されるまでの間にデータバックアップなどの必要な終了処理を行うこともできる。
【００３５】
なお、本実施形態では、スタッキングタイプのプログラマブルコントローラを例に説明したが、図７（ａ）に示すようなビルディングブロックタイプのプログラマブルコントローラであってもよい。また、本実施形態では、増設ユニットがＩ／Ｏユニット３である場合を例に説明したが、増設ユニットは本実施形態に限定されるものではなく、例えば通信用のネットワークユニットやシリアルデータ用の制御ユニットなどであってもよい。さらに、本実施形態では、Ｉ／Ｏユニット３が４台の場合を例に説明したが、Ｉ／Ｏユニット３の台数は本実施形態に限定されるものではなく、１台であってもいいし、２台、３台、または５台以上であってもよい。また、本実施形態では、電源ユニット１が設けられているが、例えばＣＰＵユニット２内に電源機能を設けてもよい。
【００３６】
さらに、本実施形態では、電源回路３３の出力電圧が０Ｖになって、電圧検出回路３４からの起動完了信号ＰＳＯがＬレベルになったところで次のＩ／Ｏユニット３の電源をＯＦＦするように構成しているが、電源回路３３の出力電圧が所定の基準値以下になっていればよく、０Ｖに限定されるものではない。
【符号の説明】
【００３７】
２ ＣＰＵユニット
３Ａ〜３Ｄ Ｉ／Ｏユニット（増設ユニット）
２２ リセット合成回路（信号出力回路）
２４ 電圧検出回路（第１の電圧検出回路）
３３ 電源回路
３４ 電圧検出回路（第２の電圧検出回路）
【技術分野】
【０００１】
本発明は、プログラマブルコントローラに関するものである。
【背景技術】
【０００２】
従来より、Ｉ／Ｏユニットが増設可能なプログラマブルコントローラが種々提供されている（例えば特許文献１参照）。
【０００３】
図７（ａ）はビルディングブロックタイプのプログラマブルコントローラの一例であり、各１台の電源ユニット１およびＣＰＵユニット２と、複数（図７（ａ）では６台）のＩ／Ｏユニット３とがバックプレーン５に実装されている。このプログラマブルコントローラでは、電源ユニット１で生成されたシステム電源がバックプレーン５に設けられた内部バスを介してＣＰＵユニット２および各Ｉ／Ｏユニット３にそれぞれ供給される。
【０００４】
また、図７（ｂ）はスタッキング（積み重ね）タイプのプログラマブルコントローラの一例であり、各１台の電源ユニット１およびＣＰＵユニット２と、複数（図７（ｂ）では６台）のＩ／Ｏユニット３とで構成される。このプログラマブルコントローラでは、上述のビルディングブロックタイプのようにバックプレーン５を備えていないため、隣接するユニットに連結することで固定されるようになっており、また電源ユニット１で生成されたシステム電源もスタックコネクタ６を介してＣＰＵユニットおよび各Ｉ／Ｏユニットにそれぞれ供給される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−７９３６１号公報（段落［００１４］−段落［００１６］、及び、第２図）
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上述の従来例では、突然の停電などによって電源が遮断されたときでも終了処理（例えばデータバックアップなど）が実行できるように、バックアップ電源（例えばキャパシタなど）を備えているが、バックアップ時間はキャパシタ容量によって決まっており、例えばシステムが複雑化して大きなデータを扱っている場合には、終了処理が完了する前に電源がＯＦＦになる可能性があった。
【０００７】
本発明は上記問題点に鑑みて為されたものであり、その目的とするところは、電源がＯＦＦになったときの電力消費を抑えることによって終了処理に時間的余裕を持たせたプログラマブルコントローラを提供することにある。
【課題を解決するための手段】
【０００８】
請求項１の発明は、１乃至複数の増設ユニットと、増設ユニットを制御するＣＰＵユニットとを備え、１乃至複数の増設ユニットをＣＰＵユニットに順次連結したプログラマブルコントローラであって、外部からの供給電源がＯＦＦになると１乃至複数の増設ユニットおよびＣＰＵユニットに電源を供給する充電要素を備え、ＣＰＵユニットは、充電要素の出力電圧を検出し当該出力電圧が所定の基準値以下になると電圧低下信号を出力する第１の電圧検出回路と、第１の電圧検出回路からの電圧低下信号が入力された後、電源停止信号を出力する信号出力回路とを有し、増設ユニットは、内部電源を供給する電源回路と、電源回路の出力電圧を検出し当該出力電圧が所定の基準値以下になると電源停止信号を出力する第２の電圧検出回路と、信号出力回路または第２の電圧検出回路からの電源停止信号が入力されると電源回路を停止させる電源停止回路とを有することを特徴とする。
【０００９】
請求項２の発明は、増設ユニットは、ＣＰＵユニットからの信号ラインを形成する信号ライン形成部を有し、信号出力回路は、第１の電圧検出回路からの電圧低下信号が入力されると電源停止信号を出力する前に、電源が停止されることを通知する電源停止予告信号を信号ラインを介して増設ユニットに出力することを特徴とする。
【発明の効果】
【００１０】
請求項１の発明によれば、外部からの供給電源がＯＦＦになって充電要素から電源が供給される場合、充電要素の出力電圧が所定の基準値以下になったところで増設ユニットの電源回路を停止させており、その結果電力消費が抑えられることから、従来例に比べてＣＰＵユニットの動作時間を長くすることができ、ＣＰＵユニットにおけるデータバックアップなどの終了処理に時間的余裕を持たせることができるという効果がある。
【００１１】
請求項２の発明によれば、電源停止に先立って電源が停止されることを増設ユニットに知らせることができるので、電源が停止されるまでの間にデータバックアップなどの終了処理を行うことができるという効果がある。
【図面の簡単な説明】
【００１２】
【図１】本実施形態のプログラマブルコントローラの概略システム図である。
【図２】（ａ）は同上に用いられるＩ／Ｏユニットのブロック図であり、（ｂ）〜（ｄ）はその構成回路の回路図である。
【図３】同上に用いられるＣＰＵユニットのブロック図である。
【図４】同上に用いられるＩ／Ｏユニットの信号出力回路の接続例である。
【図５】同上に用いられるＩ／Ｏユニットの初期化時のタイムチャートである。
【図６】同上の動作時のタイムチャートである。
【図７】（ａ）（ｂ）は従来例のプログラマブルコントローラを示す分解斜視図である。
【発明を実施するための形態】
【００１３】
以下に、本発明に係るプログラマブルコントローラの実施形態を図面に基づいて説明する。本発明に係るプログラマブルコントローラは、例えば産業機械などの制御機器として用いられる。なお、以下の説明では、スタッキング（積み重ね）タイプのプログラマブルコントローラを例に説明を行い、また外観については図７（ｂ）と同様であるから、図７（ｂ）も参照しながら説明を行う。
【００１４】
図１は本実施形態のプログラマブルコントローラの概略システム図であり、本プログラマブルコントローラは、システム全体に電力を供給する電源ユニット１と、制御対象の機器に合わせたインターフェースを持つ複数（図１では４台）のＩ／Ｏユニット（増設ユニット）３と、各Ｉ／Ｏユニット３を個別に制御するＣＰＵユニット２と、終端のＩ／Ｏユニット３に連結される終端ユニット４とを備えている。そして、これらの各ユニットは、図７（ｂ）に示すように、左から電源ユニット１、ＣＰＵユニット２、Ｉ／Ｏユニット３、終端ユニット４（図７（ｂ）では図示を省略）の順番で順次連結される。なお、以下の説明において各Ｉ／Ｏユニット３を区別する必要がある場合には、ＣＰＵユニット２側から順番にＩ／Ｏユニット３Ａ，３Ｂ，３Ｃ，３Ｄと称す。すなわち、本実施形態では、Ｉ／Ｏユニット３Ｄが終端の増設ユニットとなる。また、各ユニット同士は、図１に示すようにスタックコネクタ６を介して電気的に接続されている。
【００１５】
電源ユニット１は、図示しない外部電源から電力供給を受けてシステムが必要とする電圧に変換し、電源ライン１０を介してＣＰＵユニット２および各Ｉ／Ｏユニット３にそれぞれシステム電源Ｖ＋を供給する。なお、本実施形態の電源ユニット１は、例えば停電などによって外部電源がＯＦＦされた場合のバックアップ電源としてのキャパシタ（充電要素）Ｃ１を備えており（図３参照）、停電になった場合にはキャパシタＣ１が放電することで、ＣＰＵユニット２および各Ｉ／Ｏユニット３に電力供給できるようになっている。詳細については後述する。
【００１６】
ＣＰＵユニット２は、図１および図３に示すように、電源ライン１０を介して供給されるシステム電源Ｖ＋から駆動電源（内部電源）ＶＣＣを生成する電源回路２３と、システム電源Ｖ＋の電源電圧を検出して所定の検出信号を出力する電圧検出回路２４，２５と、電源回路２３からの駆動電源ＶＣＣが供給されると起動完了信号ＰＳＯを出力するリセット合成回路（信号出力回路）２２と、プログラマブルコントローラとしてのプログラムを実行する制御回路２１とを備えている。なお、リセット合成回路２２はシステムを起動させる際に最初に起動させる必要があり、本実施形態では、起動時間を無視できるＣＭＯＳロジックＩＣやＰＬＤ（プログラマブルロジックデバイス）などを用いている。
【００１７】
電圧検出回路（第１の電圧検出回路）２４は、システム電源Ｖ＋の電源電圧を検出するとともに、この検出電圧が所定の基準電圧Ｖ１（図６参照）に達するとＨレベルの起動信号ＰＦ１をリセット合成回路２２に出力する。そして、リセット合成回路２２では、この起動信号ＰＦ１が入力されるとリセット信号ＣＰＵ＿ＲＥＳＥＴを制御回路２１に出力し、制御回路２１を起動させる。また、電圧検出回路２４は、例えば停電時にはキャパシタＣ１から供給されるシステム電源Ｖ＋の電源電圧を検出し、この検出電圧が上記の基準電圧Ｖ１以下になるとＬレベルの起動信号ＰＦ１（電圧低下信号）をリセット合成回路２２に出力する。そして、リセット合成回路２２では、この起動信号ＰＦ１が入力されるとリセット信号ＣＰＵ＿ＲＥＳＥＴを制御回路２１に出力し、制御回路２１を停止させる。ここに、制御回路２１を起動させる場合にはリセット信号ＣＰＵ＿ＲＥＳＥＴをＨレベルに設定し、逆に制御回路２１をリセットする場合にはリセット信号ＣＰＵ＿ＲＥＳＥＴをＬレベルに設定することになる。
【００１８】
電圧検出回路２５は、システム電源Ｖ＋の電源電圧を検出するとともに、この検出電圧が所定の基準電圧Ｖ２（Ｖ２＜Ｖ１、図６参照）以下になると停止信号ＰＦ２をリセット合成回路２２に出力する。そして、リセット合成回路２２では、停止信号ＰＦ２が入力されるとＬレベルのリセット信号ＣＰＵ＿ＲＥＳＥＴを制御回路２１に出力し、制御回路２１を停止させる。
【００１９】
リセット合成回路２２は、上記のように制御回路２１を起動・停止させるとともに、駆動電源ＶＣＣが供給されると隣接するＩ／Ｏユニット３Ａに対して起動完了信号ＰＳＯを出力する。また、終端ユニット４を介して入力されるＩ／Ｏユニット３Ｄからの起動完了信号ＰＳＯ（全ユニット起動完了信号ＰＳＲ）が信号ライン７を介してリセット合成回路２２に入力されると、リセット合成回路２２では、すべてのＩ／Ｏユニット３に電源が行き渡ったことを認識して、信号ライン８を介してリセット信号ＥＲＥＳＥＴを各Ｉ／Ｏユニット３に出力し、各Ｉ／Ｏユニット３のリセット状態を解除する。ここに、各Ｉ／Ｏユニット３を起動させる場合にはリセット信号ＥＲＥＳＥＴをＨレベルに設定し、逆に各Ｉ／Ｏユニット３をリセットする場合にはリセット信号ＥＲＥＳＥＴをＬレベルに設定することになる。また、後述の電源回路３３を起動させる場合には起動完了信号ＰＳＯをＨレベルに設定し、逆に電源回路３３を停止させる場合には起動完了信号ＰＳＯをＬレベルに設定することになる。ここに、本実施形態では、Ｌレベルの起動完了信号ＰＳＯが電源停止信号となる。
【００２０】
Ｉ／Ｏユニット３は、図１および図２（ａ）に示すように、電源ライン１０を介して供給されるシステム電源Ｖ＋から駆動電源（内部電源）ＶＣＣを生成する電源回路３３と、電源回路３３の出力電圧を検出し、この出力電圧が所定の基準電圧Ｖ３（図６参照）に達すると起動完了信号ＰＳＯを出力する電圧検出回路（第２の電圧検出回路）３４と、上記のリセット合成回路２２または電圧検出回路３４からの起動完了信号ＰＳＯが入力されると電源回路３３を起動する起動トリガ回路３２と、Ｉ／Ｏユニットとしてのプログラムを実行する制御回路３１と、制御回路３１の初期化が完了したことを通知する初期化完了信号を出力する信号出力回路３５とを備えている。
【００２１】
図２（ｂ）は上記の起動トリガ回路３２の回路図であり、２つのトランジスタＴｒ１，Ｔｒ２を主な構成要素としている。トランジスタＴｒ１のベースは、抵抗Ｒ１を介してＣＰＵユニット２のリセット合成回路２２または隣接するＩ／Ｏユニット３の電圧検出回路３４に接続され、Ｈレベルの起動完了信号ＰＳＯが入力されるとトランジスタＴｒ１がＯＮになってコレクタ−エミッタ間が導通する。また、トランジスタＴｒ１のコレクタはトランジスタＴｒ２のベースに接続されるとともに、抵抗Ｒ６を介してシステム電源Ｖ＋に接続され、トランジスタＴｒ１がＯＮ、つまりトランジスタＴｒ１のコレクタ−エミッタ間が導通するとトランジスタＴｒ２がＯＦＦになるように構成されている。そして、トランジスタＴｒ２がＯＦＦになることによって電源回路（電源ＩＣ）３３が起動し、各回路に駆動電源ＶＣＣが供給されるのである。
【００２２】
図２（ｃ）は上記の電圧検出回路３４の回路図であり、コンパレータＣＰ１を主な構成要素としている。コンパレータＣＰ１の入力端Ｖｉｎには抵抗Ｒ２を介して駆動電源ＶＣＣが接続されており、この駆動電源ＶＣＣの電源電圧を所定の基準電圧と比較し、基準電圧よりも高くなると出力端から起動完了信号ＰＳＯを出力するのである。
【００２３】
図２（ｄ）は上記の信号出力回路３５の回路図であり、トランジスタＴｒ３，Ｔｒ４を主な構成要素としている。トランジスタＴｒ３のベースは、抵抗Ｒ３を介して制御回路３１に接続され、制御回路３１から出力されるＨレベルのＢＯＯＴ信号（初期化が完了したことを通知する信号）が入力されるとトランジスタＴｒ３がＯＮになってコレクタ−エミッタ間が導通する。また、トランジスタＴｒ３のコレクタはトランジスタＴｒ４のベースに接続されるとともに、抵抗Ｒ４を介して上記の電源ライン１０（実際には後述の信号ライン形成部１０ａ）に接続されている。さらに、トランジスタＴｒ４のコレクタは、すべてのＩ／Ｏユニット３の初期化が完了したことを通知する全ユニット初期化完了信号ＤＯＮＥを伝送するための信号ライン９（実際には後述の信号ライン形成部９ａ）に接続されている。この信号出力回路３５では、システム電源Ｖ＋が供給されるとトランジスタＴｒ４がＯＮになるが、その後制御回路３１からＨレベルのＢＯＯＴ信号が出力されるとトランジスタＴｒ３がＯＮになって、その結果トランジスタＴｒ４がＯＦＦになる。
【００２４】
ここにおいて、図４はＣＰＵユニット２およびＩ／Ｏユニット３Ａ〜３Ｄを接続した状態での信号ライン９の一例であり、各信号出力回路３５のトランジスタＴｒ４が信号ライン９に対してそれぞれ並列に接続され、また信号ライン９は抵抗Ｒ５を介して駆動電源ＶＣＣにプルアップされている。したがって、何れかのトランジスタＴｒ４がＯＮになっている状態では全ユニット初期化完了信号ＤＯＮＥはＬレベルに設定されることから、ＣＰＵユニット２はまだ初期化が完了していないＩ／Ｏユニット３があることを認識し、すべてのトランジスタＴｒ４がＯＦＦになっている状態では全ユニット初期化信号ＤＯＮＥはＨレベルに設定されることから、ＣＰＵユニット２はすべてのＩ／Ｏユニット３の初期化が完了したことを認識するのである。
【００２５】
また、Ｉ／Ｏユニット３は、図２（ａ）に示すように、隣接するＣＰＵユニット２や他のＩ／Ｏユニット３とともに１本の電源ライン１０を形成する電源ライン形成部１０ａと、同様に隣接するＣＰＵユニット２や他のＩ／Ｏユニット３とともに各１本の信号ライン７〜９を形成する信号ライン形成部７ａ〜９ａとを備えている。そして、Ｉ／Ｏユニット３では、電源ライン形成部１０ａを介してシステム電源Ｖ＋が供給され、また信号ライン形成部８ａを介してリセット信号ＥＲＥＳＥＴがＣＰＵユニット２から伝送される。さらに、信号ライン形成部９ａを介して初期化完了信号ＤＯＮＥをＣＰＵユニット２に伝送するとともに、信号ライン形成部７ａを介して全ユニット起動完了信号ＰＳＲをＣＰＵユニット２に伝送するのである。
【００２６】
図５はＩ／Ｏユニット３の初期化時のタイムチャートであり、時刻ｔ１のときに電源スイッチ（図示せず）がＯＮにされると、まだシステム電源Ｖ＋が供給されていないことから、全ユニット初期化完了信号ＤＯＮＥはＬレベルになっており、またリセット信号ＥＲＥＳＥＴおよびＢＯＯＴ信号はＨレベルになっている。そして、時刻ｔ２のときにシステム電源Ｖ＋が１０Ｖに達すると、リセット信号ＥＲＥＳＥＴおよびＢＯＯＴ信号がＬレベルになり、制御回路３１がリセットされる。このとき、出力信号回路３５のトランジスタＴｒ３がＯＦＦ、トランジスタＴｒ４がＯＮであることから、全ユニット初期化完了信号ＤＯＮＥはＬレベルのままである。
【００２７】
その後、時刻ｔ３のときにシステム電源Ｖ＋が２４Ｖになると、リセット信号ＥＲＥＳＥＴおよびＢＯＯＴ信号がＨレベルになり、Ｉ／Ｏユニット３が１台である場合には全ユニット初期化完了信号ＤＯＮＥがＨレベルになるので、ＣＰＵユニット２では、すべて（１台）のＩ／Ｏユニット３の初期化が完了したことを認識する。一方、Ｉ／Ｏユニット３が複数台である場合には全ユニット初期化完了信号ＤＯＮＥはＬレベルのままであり、時刻ｔ４のときにすべてのＩ／Ｏユニット３からＨレベルの初期化完了信号が出力されると、全ユニット初期化完了信号ＤＯＮＥがＨレベルになるので、ＣＰＵユニット２では、同様にすべてのＩ／Ｏユニット３の初期化が完了したことを認識する。
【００２８】
終端ユニット４は、図１に示すように、終端のＩ／Ｏユニット３Ｄの電圧検出回路３４の信号出力端と、信号ライン形成部７ａとの間を短絡するためのユニットであり、その結果終端のＩ／Ｏユニット３Ｄから出力される起動完了信号ＰＳＯ（全ユニット起動完了信号ＰＳＲ）は、信号ライン７を介してＣＰＵユニット２に入力されるのである。そして、この起動完了信号ＰＳＯがＣＰＵユニット２に入力されることで、ＣＰＵユニット２では、すべてのＩ／Ｏユニット３に電源が行き渡ったことを認識するのである。
【００２９】
ここで、本実施形態のプログラマブルコントローラは、上述したようにキャパシタＣ１を備えているため、停電などによって電力供給がストップされた場合でも、このキャパシタＣ１から供給される電力によってＣＰＵユニット２の終了処理（例えばデータバックアップなど）が実行できるようになっている。ところが、このキャパシタＣ１は容量が限られていることから、連結されるＩ／Ｏユニット３が多い場合には上記の終了処理が完了する前に電源がＯＦＦになる可能性がある。そこで、本実施形態では、ＣＰＵユニット２の終了処理に時間的余裕を持たせるために、キャパシタＣ１からの出力電圧が所定の基準電圧Ｖ１（図６参照）以下になると起動完了信号ＰＳＯをＬレベルに設定し、各Ｉ／Ｏユニット３の電源回路３３を停止させるように構成している。
【００３０】
次に、プログラマブルコントローラの動作を、図６のタイムチャートを参照しながら説明する。電源ユニット１から供給されるシステム電源Ｖ＋が時刻ｔ１のときに基準電圧Ｖ１に達すると、ＣＰＵユニット２では、電圧検出回路２４からリセット合成回路２２に起動信号ＰＦ１が出力され、リセット合成回路２２はＨレベルのリセット信号ＣＰＵ＿ＲＥＳＥＴを制御回路２１に出力する。また、リセット合成回路２２は、内蔵の遅延タイマにより時刻ｔ２のときに隣接するＩ／Ｏユニット３ＡにＨレベルの起動完了信号ＰＳＯを出力し、Ｉ／Ｏユニット３Ａでは、起動トリガ回路３２に起動完了信号ＰＳＯが入力されると電源回路３３が起動される。そして、時刻ｔ３のときに電源回路３３の出力電圧が基準電圧Ｖ３に達すると、電圧検出回路３４から隣接するＩ／Ｏユニット３ＢにＨレベルの起動完了信号ＰＳＯが出力される。
【００３１】
以下同様にして、Ｈレベルの起動完了信号ＰＳＯがＩ／Ｏユニット３Ｃ，３Ｄの順に順次伝送され、時刻ｔ６のときに終端のＩ／Ｏユニット３Ｄの電源回路３３の出力電圧が基準電圧Ｖ３に達すると、電圧検出回路３４からＨレベルの起動完了信号ＰＳＯが出力される。そして、この起動完了信号ＰＳＯは、終端ユニット４を介して信号ライン７に伝送され、ＣＰＵユニット２のリセット合成回路２２に入力される。すなわち、ＣＰＵユニット２は、この時点ですべてのＩ／Ｏユニット３に電源が行き渡ったことを認識するのである。その後、ＣＰＵユニット２のリセット合成回路２２は、上記の遅延タイマにより時刻ｔ７のときにＨレベルのリセット信号ＥＲＥＳＥＴを信号ライン８に出力し、各Ｉ／Ｏユニット３では、このリセット信号ＥＲＥＳＥＴが入力されると制御回路３１のリセット状態を解除するのである。その結果、リセット状態が解除された各Ｉ／Ｏユニット３では制御回路３１の初期化がそれぞれ実行され、時刻ｔ８のときにすべてのＩ／Ｏユニット３の制御回路３１の初期化が完了すると、Ｈレベルの全ユニット初期化完了信号ＤＯＮＥがＣＰＵユニット２に入力される。そして、ＣＰＵユニット２では、すべてのＩ／Ｏユニット３が初期化されたことを認識するのである。
【００３２】
次に、停電などで外部電源からの電力供給がストップした場合の動作を、同様に図６のタイムチャートを参照しながら説明する。上述したように、停電の場合には電源ユニット１が備えるキャパシタＣ１が放電することで、ＣＰＵユニット２および各Ｉ／Ｏユニット３にシステム電源Ｖ＋を供給するのであるが、時刻ｔ９のときにシステム電源Ｖ＋の出力電圧が基準電圧Ｖ１以下になると、ＣＰＵユニット２では、電圧検出回路２４からリセット合成回路２２にＬレベルの起動信号ＰＦ１（電圧低下信号）が出力される。そして、リセット合成回路２２は、Ｌレベルのリセット信号ＥＲＥＳＥＴを各Ｉ／Ｏユニット３に出力し、その結果各Ｉ／Ｏユニット３の制御回路３１がリセットされる。ここにおいて、各Ｉ／Ｏユニット３では、このＬレベルのリセット信号ＥＲＥＳＥＴが入力されることで、電源がＯＦＦされることを事前に知ることができ、したがって電源がＯＦＦされるまでの間に必要な終了処理（例えばデータバックアップなど）を実行することができる。すなわち、本実施形態では、このＬレベルのリセット信号ＥＲＥＳＥＴが電源停止予告信号となる。また、リセット合成回路２２は、遅延タイマにより時刻ｔ１０のときにＬレベルの起動完了信号ＰＳＯ（電源停止信号）を隣接するＩ／Ｏユニット３Ａに出力し、Ｉ／Ｏユニット３Ａでは、起動完了信号ＰＳＯがＬレベルにされたことで電源回路３３を停止させる。そして、時刻ｔ１１のときに電源回路３３の出力電圧が０Ｖになると、電圧検出回路３４から出力される起動完了信号ＰＳＯがＬレベルになり、この起動完了信号ＰＳＯ（電源停止信号）が隣接するＩ／Ｏユニット３Ｂに出力される。
【００３３】
以下同様にして、Ｌレベルの起動完了信号ＰＳＯがＩ／Ｏユニット３Ｃ，３Ｄの順に順次伝送されることで、Ｉ／Ｏユニット３が備える電源回路３３が順次停止され、時刻ｔ１４のときにＩ／Ｏユニット３Ｄの電源回路３３の出力電圧が０Ｖになり、電圧検出回路３４から出力される起動完了信号ＰＳＯがＬレベルになると、ＣＰＵユニット２では、信号ライン７を介して入力されるＬレベルの全ユニット起動完了信号ＰＳＲにより、すべてのＩ／Ｏユニット３の電源がＯＦＦされたことを認識するのである。そして最後に、時刻ｔ１５のときにキャパシタＣ１の出力電圧が基準電圧Ｖ２以下になると、電圧検出回路２５は停止信号ＰＦ２をリセット合成回路２２に出力し、リセット合成回路２２はＬレベルのリセット信号ＣＰＵ＿ＲＥＳＥＴを制御回路２１に出力する。その結果、制御回路２１はこのリセット信号ＣＰＵ＿ＲＥＳＥＴによりリセットされ、その後システム電源Ｖ＋および駆動電源ＶＣＣが０Ｖになる。なお、図６中の破線ａは、Ｉ／Ｏユニット３を電源ＯＦＦにしなかった場合のシステム電源Ｖ＋の電圧変化を示しており、本実施形態によれば、（ｔ１５−ｔ１４）だけＣＰＵユニット２の終了時間を遅延させることができる。その結果、ＣＰＵユニット２において、データバックアップなどの終了処理に時間的余裕を持たせることができる。
【００３４】
而して、本実施形態によれば、外部からの供給電源がＯＦＦになってキャパシタ（充電要素）Ｃ１から電源が供給される場合、キャパシタＣ１の出力電圧が所定の基準電圧Ｖ１以下になったところでＩ／Ｏユニット３の電源回路３３を停止させており、その結果電力消費が抑えられることから、従来例に比べてＣＰＵユニット２の動作時間を長くすることができ、ＣＰＵユニット２におけるデータバックアップなどの終了処理に時間的余裕を持たせることができる。また、Ｌレベルのリセット信号（電源停止予告信号）ＥＲＥＳＥＴによって、電源停止に先立って電源が停止されることを各Ｉ／Ｏユニット３に知らせることができるので、電源が停止されるまでの間にデータバックアップなどの必要な終了処理を行うこともできる。
【００３５】
なお、本実施形態では、スタッキングタイプのプログラマブルコントローラを例に説明したが、図７（ａ）に示すようなビルディングブロックタイプのプログラマブルコントローラであってもよい。また、本実施形態では、増設ユニットがＩ／Ｏユニット３である場合を例に説明したが、増設ユニットは本実施形態に限定されるものではなく、例えば通信用のネットワークユニットやシリアルデータ用の制御ユニットなどであってもよい。さらに、本実施形態では、Ｉ／Ｏユニット３が４台の場合を例に説明したが、Ｉ／Ｏユニット３の台数は本実施形態に限定されるものではなく、１台であってもいいし、２台、３台、または５台以上であってもよい。また、本実施形態では、電源ユニット１が設けられているが、例えばＣＰＵユニット２内に電源機能を設けてもよい。
【００３６】
さらに、本実施形態では、電源回路３３の出力電圧が０Ｖになって、電圧検出回路３４からの起動完了信号ＰＳＯがＬレベルになったところで次のＩ／Ｏユニット３の電源をＯＦＦするように構成しているが、電源回路３３の出力電圧が所定の基準値以下になっていればよく、０Ｖに限定されるものではない。
【符号の説明】
【００３７】
２ ＣＰＵユニット
３Ａ〜３Ｄ Ｉ／Ｏユニット（増設ユニット）
２２ リセット合成回路（信号出力回路）
２４ 電圧検出回路（第１の電圧検出回路）
３３ 電源回路
３４ 電圧検出回路（第２の電圧検出回路）
【特許請求の範囲】
【請求項１】
１乃至複数の増設ユニットと、増設ユニットを制御するＣＰＵユニットとを備え、前記１乃至複数の増設ユニットを前記ＣＰＵユニットに順次連結したプログラマブルコントローラであって、外部からの供給電源がＯＦＦになると前記１乃至複数の増設ユニットおよびＣＰＵユニットに電源を供給する充電要素を備え、前記ＣＰＵユニットは、前記充電要素の出力電圧を検出し当該出力電圧が所定の基準値以下になると電圧低下信号を出力する第１の電圧検出回路と、第１の電圧検出回路からの前記電圧低下信号が入力された後、電源停止信号を出力する信号出力回路とを有し、前記増設ユニットは、内部電源を供給する電源回路と、電源回路の出力電圧を検出し当該出力電圧が所定の基準値以下になると電源停止信号を出力する第２の電圧検出回路と、前記信号出力回路または第２の電圧検出回路からの前記電源停止信号が入力されると前記電源回路を停止させる電源停止回路とを有することを特徴とするプログラマブルコントローラ。
【請求項２】
前記増設ユニットは、前記ＣＰＵユニットからの信号ラインを形成する信号ライン形成部を有し、前記信号出力回路は、前記第１の電圧検出回路からの前記電圧低下信号が入力されると前記電源停止信号を出力する前に、電源が停止されることを通知する電源停止予告信号を前記信号ラインを介して前記増設ユニットに出力することを特徴とする請求項１記載のプログラマブルコントローラ。
【請求項１】
１乃至複数の増設ユニットと、増設ユニットを制御するＣＰＵユニットとを備え、前記１乃至複数の増設ユニットを前記ＣＰＵユニットに順次連結したプログラマブルコントローラであって、外部からの供給電源がＯＦＦになると前記１乃至複数の増設ユニットおよびＣＰＵユニットに電源を供給する充電要素を備え、前記ＣＰＵユニットは、前記充電要素の出力電圧を検出し当該出力電圧が所定の基準値以下になると電圧低下信号を出力する第１の電圧検出回路と、第１の電圧検出回路からの前記電圧低下信号が入力された後、電源停止信号を出力する信号出力回路とを有し、前記増設ユニットは、内部電源を供給する電源回路と、電源回路の出力電圧を検出し当該出力電圧が所定の基準値以下になると電源停止信号を出力する第２の電圧検出回路と、前記信号出力回路または第２の電圧検出回路からの前記電源停止信号が入力されると前記電源回路を停止させる電源停止回路とを有することを特徴とするプログラマブルコントローラ。
【請求項２】
前記増設ユニットは、前記ＣＰＵユニットからの信号ラインを形成する信号ライン形成部を有し、前記信号出力回路は、前記第１の電圧検出回路からの前記電圧低下信号が入力されると前記電源停止信号を出力する前に、電源が停止されることを通知する電源停止予告信号を前記信号ラインを介して前記増設ユニットに出力することを特徴とする請求項１記載のプログラマブルコントローラ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１１−７０４４５（Ｐ２０１１−７０４４５Ａ）
【公開日】平成２３年４月７日（２０１１．４．７）
【国際特許分類】
【出願番号】特願２００９−２２１５０２（Ｐ２００９−２２１５０２）
【出願日】平成２１年９月２５日（２００９．９．２５）
【出願人】（０００００５８３２）パナソニック電工株式会社 (17,916)
【Ｆターム（参考）】
【公開日】平成２３年４月７日（２０１１．４．７）
【国際特許分類】
【出願日】平成２１年９月２５日（２００９．９．２５）
【出願人】（０００００５８３２）パナソニック電工株式会社 (17,916)
【Ｆターム（参考）】
[ Back to top ]