プローブ基板のリペア方法及びこれを利用するプローブ基板
【課題】本発明は、プローブ基板のリペア方法及びこれを利用するプローブ基板に関する。
【解決手段】本発明の一実施形態に係るプローブ基板のリペア方法は、セラミック焼結体からなる基板本体に第１の充填物質で充填された複数の第１のビア電極を形成する段階と、複数の第１のビア電極のうち導通不良の第１のビア電極にビア孔を形成する段階と、ビア孔に第１の充填物質より低い焼結温度を有する第２の充填物質を充填する段階と、第２の充填物質を焼結して第２のビア電極を形成する段階とを含む。また、本発明によると、導通不良のビア電極をリペアすることで、基板の歩留まりを向上させ、製造コストを減少させる。
【解決手段】本発明の一実施形態に係るプローブ基板のリペア方法は、セラミック焼結体からなる基板本体に第１の充填物質で充填された複数の第１のビア電極を形成する段階と、複数の第１のビア電極のうち導通不良の第１のビア電極にビア孔を形成する段階と、ビア孔に第１の充填物質より低い焼結温度を有する第２の充填物質を充填する段階と、第２の充填物質を焼結して第２のビア電極を形成する段階とを含む。また、本発明によると、導通不良のビア電極をリペアすることで、基板の歩留まりを向上させ、製造コストを減少させる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プローブ基板のリペア方法及びこれを利用するプローブ基板に関する。より詳細には、簡単な工程でプローブ基板をリペアしてプローブ基板の製造効率を増加させることができるプローブ基板のリペア方法及びこれを利用するプローブ基板に関する。
【背景技術】
【０００２】
一般的な半導体テスト装置は、テスター（ｔｅｓｔｅｒ）とパフォーマンスボード（ｐｅｒｆｏｒｍａｎｃｅ ｂｏａｒｄ）とプローブカード（ｐｒｏｂｅ ｃａｒｄ）とチャック（ｃｈｕｃｋ）とプローバ（ｐｒｏｂｅｒ）とを備え、ウエハ（ｗａｆｅｒ）に形成されたチップ（ｃｈｉｐ）の電気的な特性をテストする。半導体テスト装置のプローブカードは、テスターから発生した信号（ｓｉｇｎａｌ）をパフォーマンスボードを介して伝達され、これをウエハ内のチップのパッド（ｐａｄ）に伝達する役割と、チップのパッドから出力される信号をパフォーマンスボードを介してテスターに伝達する役割とを行う。
【０００３】
従来のプローブカードは、プローブカードの中央部に開口部が形成され、信号線が形成されたプローブ基板と、プローブ基板の開口部に嵌合される探針固定台と、探針固定台の下面に固定される探針とからなる。
【０００４】
近年、製品の高集積化及び小型化の傾向に伴い、テストされるチップのサイズが小さくなり、このチップをテストするためのプローブカードも小型化されている。
【０００５】
このような傾向に応じるために、電気的な特性を有する製品は、信号線の厚さをさらに微細に考案して製作される。
【０００６】
特に、従来は、多数の機能をそれぞれ個別の回路配線基板に備えていたが、現在では、小型化のため一つの回路配線基板にすべて集積するようになるに従い、その回路基板に用いられる配線の密度が高くなってきている。結局、実際に連結されるべきネットやパスが幾何級数的に増加するようになり、当該パスのうちの一つでも不良が発生する場合は、基板を廃棄しなげればならない。
【０００７】
しかしながら、基板の内層の特定ネットでプローブ基板が導通不良である場合、既に焼成された製品は、不良の発生時に特定ネットやパスをリペアするのが非常に困難であるため、基板全体を交替すべき不便さが伴う。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開１９９７−００８４５６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明の目的は、上記の問題点を解決するために、プローブ基板のビアが導通不良である場合、簡単な工程でプローブ基板をリペアすることで、製造コストを節減できるプローブ基板のリペア方法及びこれを利用するプローブ基板を提供することである。
【課題を解決するための手段】
【００１０】
本発明は、上記の目的を達成するためのものであって、本発明の一実施形態に係るプローブ基板のリペア方法は、セラミック焼結体からなる基板本体に第１の充填物質で充填された複数の第１のビア電極を形成する段階と、複数の第１のビア電極のうち導通不良の第１のビア電極にビア孔を形成する段階と、ビア孔に第１の充填物質より低い焼結温度を有する第２の充填物質を充填する段階と、第２の充填物質を焼結して第２のビア電極を形成する段階とを含む。
【００１１】
上記第１の充填物質は、銅又は銀であっても良い。
【００１２】
上記第２の充填物質は、銀ナノ粒子であっても良い。
【００１３】
上記第２の充填物質の焼結温度は、４００℃以下であっても良い。
【００１４】
上記導通不良の第１のビア電極に形成されたビア孔の深さは、１〜４ｍｍであることが好ましい。
【００１５】
上記導通不良の第１のビア電極に形成されたビア孔の直径は、１００〜５００μｍであっても良い。
【００１６】
上記ビア孔は、レーザードリリング又は機械的ドリリングによって形成されることができる。
【００１７】
上記第２の充填物質を構成する粒子のサイズは、５０〜５００ｎｍであっても良い。
【００１８】
本発明の他の実施形態に係るプローブ基板は、セラミック焼結体からなる基板本体と、基板本体に形成された第１の充填物質で充填された複数の第１のビア電極と、第１の充填物質より低い焼結温度を有する第２の充填物質で充填された第２のビア電極とを含む。
【００１９】
上記第１の充填物質は、銅又は銀であっても良い。
【００２０】
上記第２の充填物質は、銀ナノ粒子であっても良い。
【００２１】
上記第２の充填物質の焼結温度は、４００℃以下であっても良い。
【００２２】
上記第２のビア電極の深さは、１〜４ｍｍであっても良い。
【００２３】
上記第２のビア電極の直径は、１００〜５００μｍであっても良い。
【００２４】
上記第２の充填物質を構成する粒子のサイズは、５０〜５００ｎｍであっても良い。
【発明の効果】
【００２５】
本発明によると、プローブ基板のビアにおいて導通不良又はショートが発生した場合、簡単な工程でプローブ基板をリペアできるため、製造コストを節減することができる。
【図面の簡単な説明】
【００２６】
【図１】本発明の一実施形態により製造されたプローブカードの断面図である。
【図２ａ】本発明の一実施形態に係るプローブ基板のリペア方法を示す工程の流れ図である。
【図２ｂ】本発明の一実施形態に係るプローブ基板のリペア方法を示す工程の流れ図である。
【図２ｃ】本発明の一実施形態に係るプローブ基板のリペア方法を示す工程の流れ図である。
【図２ｄ】本発明の一実施形態に係るプローブ基板のリペア方法を示す工程の流れ図である。
【図３】本発明の一実施形態によりリペアされたビアを示す平面図である。
【発明を実施するための形態】
【００２７】
以下、添付の図面を参照して、本発明の好ましい実施形態を詳述する。
【００２８】
なお、本発明の実施形態は、多様な他の形態に変形されることができ、本発明の範囲が後述する実施形態に限定されるものではない。また、本発明の実施形態は、当業界において通常の知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及びサイズなどは、より明確な説明のために誇張されることがある。なお、図面上において同一の符号で表示される要素は、同一の要素である。
【００２９】
図１は、本発明の一実施形態により製造されたプローブカードの断面図である。
【００３０】
本発明の一実施形態に係るプローブカードは、ビア電極が形成されたプローブ基板１３と、当該プローブ基板１３に取り付けられる探針１５とからなる。
【００３１】
プローブ基板のテスターから発生した信号は、パフォーマンスボードを介してプローブ基板の外部電極パッドに伝達され、当該伝達された信号は、基板内部における複数のビア電極及び内部電極パターンを経て探針１５を介してチップのパッドに伝達される。そして、チップのパッドから出力される信号は、探針１５を介してプローブ基板の外部電極パターン及び内部電極パターン並びにビア電極を経てパフォーマンスボードを介して再びテスターに伝達される。
【００３２】
したがって、半導体テスト装置は、上記のような信号の入出力によってウエハに形成されたチップの良・不良を選別するようになる。
【００３３】
しかしながら、上記プローブ基板において、電気的な連結を行う複数のビア電極のうち一つが導通不良であると、プローブカード全体が導通不良となるため、プローブカード全体を廃棄しなげればならない。
【００３４】
しかしながら、本発明の一実施形態に係るプローブ基板のリペア方法によると、ビア電極が導通不良のプローブ基板をリペアして用いるため、基板の不良度が減少するようになる。
【００３５】
低温焼成セラミック基板１３には、探針部１５と、複数のビア電極１１とが形成される。当該ビア電極１１のうち不良なビア電極は、リペアされてリペアされたビア電極２１０として存在し、ビア電極１１と同様に内部電極パターン又は外部電極パターン間を電気的に連結する。
【００３６】
本発明の一実施形態によると、小型化が可能であり、電気連結性に優れた内部回路を備えて高周波測定に有利であり、簡単な工程でプローブ基板をリペアして基板の製造コストが減少するようになる。
【００３７】
図２ａから図２ｄは、本発明の一実施形態に係るプローブ基板のリペア方法を示す工程の流れ図である。
【００３８】
図２ａは、セラミック焼結体からなる基板本体（以下、‘セラミックシート’ともいう）に、第１の充填物質で充填された複数の第１のビア電極１１０が形成される段階を示す図面である。
【００３９】
まず、図２ａに示されるように、本発明の一実施形態に係るプローブ基板は、セラミックシート１００が積層されたセラミック積層体の構造を有する。
【００４０】
上記プローブ基板は、複数のセラミックシートが積層された構造であって、その内部には、電気導通構造である複数の第１のビア電極１１０と内部電極（図示せず）とが備えられる。
【００４１】
上記第１のビア電極１１０と内部電極は、第１の充填物質からなることができる。当該第１の充填物質は、電気電導性に優れた銀（Ａg）、銅（Ｃｕ）等の物質からなることができる。
【００４２】
上記セラミックシートは、グラス、バインダー、セラミックフィラー等が含まれたものであって、本技術分野における公知の工程、例えば、ドクターブレード工程等によって製造されることができる。
【００４３】
この場合、グラス成分としては、ＳｉＯ２、Ｂ２Ｏ３、ＣａＯ、ＭｇＯ等を含むことができ、セラミックフィラーとしては、アルミナ（Ａｌ２Ｏ３）又はＢａ系セラミック、Ｂｉ系セラミック等を所望の遺伝特性に応じて適宜用いることができる。
【００４４】
本発明の一実施形態では、低温同時焼成セラミック（ＬＴＣＣ）工程を利用するため、上記セラミックシート１００は、焼成温度が約７００〜９００℃の低温焼成セラミックシートであることが好ましい。なお、図示されてはいないが、セラミック積層体の上面には、プローブ基板の探針部との接合領域として提供されるパッドをさらに備え、当該パッドは、第１のビア電極１１０及び内部電極と電気的に連結されることができる。
【００４５】
図２ａを参照すると、上記のような方法で複数の第１のビア電極１１０が形成されたセラミックシート１００が製造される。そして、基板の導通テストを通じて複数の第１のビア電極１１０のうちオープンされたビア電極１１０’を見出す。
【００４６】
導通不良のビア電極１１０’を含む基板は、全体が廃棄されるべきであるが、本発明の一実施形態に係るプローブ基板のリペア方法によると、導通不良のビア電極１１０’をリペアすることができるため、基板を再使用することができるようになる。
【００４７】
図２ｂは、複数の第１のビア電極１１０のうち導通不良のビア電極１１０’にビア孔を形成する段階を示す図面である。
【００４８】
上記ビア孔１１１は、レーザードリリング又は機械的ドリリングによって形成されることができるが、これらに制限されるものではない。
【００４９】
上記ビア孔１１１は、レーザードリリング又は機械的ドリリングによって形成されるため、上記導通不良のビア電極１１０’に形成されるビア孔の深さは、１〜４ｍｍであることが好ましい。また、上記ビア孔１１１の直径は、１００〜５００μｍであることが好ましい。
【００５０】
図２ｃは、上記ビア孔１１１に第２の充填物質が充填される段階を示す図面である。
【００５１】
上記第２の充填物質は、第１の充填物質より低い焼結温度を有するナノパウダー２０１であることが好ましい。
【００５２】
上記第２の充填物質は、銀ナノパウダーであることが好ましいが、これに制限されるものではない。上記第２の充填物質のサイズは、５０〜５００ｎｍであることが好ましい。上記第２の充填物質である銀粒子のサイズが、５０ｎｍより小さい場合は、常温で互いに凝集され、５００ｎｍより大きい場合は、低温で焼成されることができない恐れがあるため、５０〜５００ｎｍであることが好ましい。
【００５３】
上記ナノパウダー２０１は、スクイーズ２００等の手段で充填されることができる。
【００５４】
上記第２の充填物質は、第１の充填物質より焼結温度が低いため、上記ビア孔に充填された第２の充填物質の焼結時、セラミックシート１００と第１のビア電極１１０に充填された物質の焼結温度より高ければ、上記セラミックシートと第１のビア電極は損傷を受けることになる。
【００５５】
しかしながら、本発明の一実施形態によると、第２の充填物質の焼結温度は、第１の充填物質の焼結温度より低いため、上記セラミックシート１００と第１のビア電極１１０に及ぶ影響が小さくなる。
【００５６】
上記第２の充填物質の焼結温度は、４００℃以下であることが好ましい。
【００５７】
上記のような方法で第２の充填物質２０１がビア孔１１１に充填されて焼結されると、導通不良のビア電極１１０’が再充填された第２のビア電極２１０が形成される。
【００５８】
以後、内部電極及び外部電極を加え、セラミックシート１００を積層したプローブ基板が提供される。
【００５９】
図３は、本発明の一実施形態によりリペアされたビアを示す平面図である。
【００６０】
図３を参照すると、セラミックシート１００の表面には、複数の第１のビア電極１１０と、導通不良のビア電極１１０’がリペアされた第２のビア電極２１０とが形成される。当該第２のビア電極２１０のサイズは、１００〜５００μｍである。
【００６１】
本発明の一実施形態によると、プローブ基板のリペア方法が提供される。まず、第１の充填物質で充填された複数の第１のビア電極１１０が形成されたセラミック基板１００が製造される。その後、セラミック基板の導通テストを通じて、複数の第１のビア電極１１０のうち導通不良のビア電極１１０’の位置を確認する。
【００６２】
次に、上記導通不良のビア電極１１０’をリペアするために、導通不良のビア電極１１０’に、レーザードリリング又は機械的ドリリングでビア孔１１１を形成する。次いで、当該ビア孔１１１に、第１の充填物質より焼結温度が低い第２の充填物質をスクイーズ２００等の手段で充填する。上記第２の充填物質は、銀ナノパウダーであることが好ましい。
【００６３】
以後、第２の充填物質で充填されたセラミックシート１００を焼結することで、導通不良のビア電極のないセラミックシート１００を製造する。
【００６４】
本発明の一実施形態に係るプローブ基板のリペア方法によると、より簡単な工程で導通不良のビア電極をリペアできるようになる。このようなリペア方法によると、従来、複数のビア電極の中に不良が発生したビア電極が存在すると廃棄しなければならなかった基板を再使用できるようになって、原資材の浪費を防止でき、これにより製造コストが減少するようになる。さらに、プローブ基板の不良率が顕著に減少するようになる。
【技術分野】
【０００１】
本発明は、プローブ基板のリペア方法及びこれを利用するプローブ基板に関する。より詳細には、簡単な工程でプローブ基板をリペアしてプローブ基板の製造効率を増加させることができるプローブ基板のリペア方法及びこれを利用するプローブ基板に関する。
【背景技術】
【０００２】
一般的な半導体テスト装置は、テスター（ｔｅｓｔｅｒ）とパフォーマンスボード（ｐｅｒｆｏｒｍａｎｃｅ ｂｏａｒｄ）とプローブカード（ｐｒｏｂｅ ｃａｒｄ）とチャック（ｃｈｕｃｋ）とプローバ（ｐｒｏｂｅｒ）とを備え、ウエハ（ｗａｆｅｒ）に形成されたチップ（ｃｈｉｐ）の電気的な特性をテストする。半導体テスト装置のプローブカードは、テスターから発生した信号（ｓｉｇｎａｌ）をパフォーマンスボードを介して伝達され、これをウエハ内のチップのパッド（ｐａｄ）に伝達する役割と、チップのパッドから出力される信号をパフォーマンスボードを介してテスターに伝達する役割とを行う。
【０００３】
従来のプローブカードは、プローブカードの中央部に開口部が形成され、信号線が形成されたプローブ基板と、プローブ基板の開口部に嵌合される探針固定台と、探針固定台の下面に固定される探針とからなる。
【０００４】
近年、製品の高集積化及び小型化の傾向に伴い、テストされるチップのサイズが小さくなり、このチップをテストするためのプローブカードも小型化されている。
【０００５】
このような傾向に応じるために、電気的な特性を有する製品は、信号線の厚さをさらに微細に考案して製作される。
【０００６】
特に、従来は、多数の機能をそれぞれ個別の回路配線基板に備えていたが、現在では、小型化のため一つの回路配線基板にすべて集積するようになるに従い、その回路基板に用いられる配線の密度が高くなってきている。結局、実際に連結されるべきネットやパスが幾何級数的に増加するようになり、当該パスのうちの一つでも不良が発生する場合は、基板を廃棄しなげればならない。
【０００７】
しかしながら、基板の内層の特定ネットでプローブ基板が導通不良である場合、既に焼成された製品は、不良の発生時に特定ネットやパスをリペアするのが非常に困難であるため、基板全体を交替すべき不便さが伴う。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開１９９７−００８４５６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明の目的は、上記の問題点を解決するために、プローブ基板のビアが導通不良である場合、簡単な工程でプローブ基板をリペアすることで、製造コストを節減できるプローブ基板のリペア方法及びこれを利用するプローブ基板を提供することである。
【課題を解決するための手段】
【００１０】
本発明は、上記の目的を達成するためのものであって、本発明の一実施形態に係るプローブ基板のリペア方法は、セラミック焼結体からなる基板本体に第１の充填物質で充填された複数の第１のビア電極を形成する段階と、複数の第１のビア電極のうち導通不良の第１のビア電極にビア孔を形成する段階と、ビア孔に第１の充填物質より低い焼結温度を有する第２の充填物質を充填する段階と、第２の充填物質を焼結して第２のビア電極を形成する段階とを含む。
【００１１】
上記第１の充填物質は、銅又は銀であっても良い。
【００１２】
上記第２の充填物質は、銀ナノ粒子であっても良い。
【００１３】
上記第２の充填物質の焼結温度は、４００℃以下であっても良い。
【００１４】
上記導通不良の第１のビア電極に形成されたビア孔の深さは、１〜４ｍｍであることが好ましい。
【００１５】
上記導通不良の第１のビア電極に形成されたビア孔の直径は、１００〜５００μｍであっても良い。
【００１６】
上記ビア孔は、レーザードリリング又は機械的ドリリングによって形成されることができる。
【００１７】
上記第２の充填物質を構成する粒子のサイズは、５０〜５００ｎｍであっても良い。
【００１８】
本発明の他の実施形態に係るプローブ基板は、セラミック焼結体からなる基板本体と、基板本体に形成された第１の充填物質で充填された複数の第１のビア電極と、第１の充填物質より低い焼結温度を有する第２の充填物質で充填された第２のビア電極とを含む。
【００１９】
上記第１の充填物質は、銅又は銀であっても良い。
【００２０】
上記第２の充填物質は、銀ナノ粒子であっても良い。
【００２１】
上記第２の充填物質の焼結温度は、４００℃以下であっても良い。
【００２２】
上記第２のビア電極の深さは、１〜４ｍｍであっても良い。
【００２３】
上記第２のビア電極の直径は、１００〜５００μｍであっても良い。
【００２４】
上記第２の充填物質を構成する粒子のサイズは、５０〜５００ｎｍであっても良い。
【発明の効果】
【００２５】
本発明によると、プローブ基板のビアにおいて導通不良又はショートが発生した場合、簡単な工程でプローブ基板をリペアできるため、製造コストを節減することができる。
【図面の簡単な説明】
【００２６】
【図１】本発明の一実施形態により製造されたプローブカードの断面図である。
【図２ａ】本発明の一実施形態に係るプローブ基板のリペア方法を示す工程の流れ図である。
【図２ｂ】本発明の一実施形態に係るプローブ基板のリペア方法を示す工程の流れ図である。
【図２ｃ】本発明の一実施形態に係るプローブ基板のリペア方法を示す工程の流れ図である。
【図２ｄ】本発明の一実施形態に係るプローブ基板のリペア方法を示す工程の流れ図である。
【図３】本発明の一実施形態によりリペアされたビアを示す平面図である。
【発明を実施するための形態】
【００２７】
以下、添付の図面を参照して、本発明の好ましい実施形態を詳述する。
【００２８】
なお、本発明の実施形態は、多様な他の形態に変形されることができ、本発明の範囲が後述する実施形態に限定されるものではない。また、本発明の実施形態は、当業界において通常の知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及びサイズなどは、より明確な説明のために誇張されることがある。なお、図面上において同一の符号で表示される要素は、同一の要素である。
【００２９】
図１は、本発明の一実施形態により製造されたプローブカードの断面図である。
【００３０】
本発明の一実施形態に係るプローブカードは、ビア電極が形成されたプローブ基板１３と、当該プローブ基板１３に取り付けられる探針１５とからなる。
【００３１】
プローブ基板のテスターから発生した信号は、パフォーマンスボードを介してプローブ基板の外部電極パッドに伝達され、当該伝達された信号は、基板内部における複数のビア電極及び内部電極パターンを経て探針１５を介してチップのパッドに伝達される。そして、チップのパッドから出力される信号は、探針１５を介してプローブ基板の外部電極パターン及び内部電極パターン並びにビア電極を経てパフォーマンスボードを介して再びテスターに伝達される。
【００３２】
したがって、半導体テスト装置は、上記のような信号の入出力によってウエハに形成されたチップの良・不良を選別するようになる。
【００３３】
しかしながら、上記プローブ基板において、電気的な連結を行う複数のビア電極のうち一つが導通不良であると、プローブカード全体が導通不良となるため、プローブカード全体を廃棄しなげればならない。
【００３４】
しかしながら、本発明の一実施形態に係るプローブ基板のリペア方法によると、ビア電極が導通不良のプローブ基板をリペアして用いるため、基板の不良度が減少するようになる。
【００３５】
低温焼成セラミック基板１３には、探針部１５と、複数のビア電極１１とが形成される。当該ビア電極１１のうち不良なビア電極は、リペアされてリペアされたビア電極２１０として存在し、ビア電極１１と同様に内部電極パターン又は外部電極パターン間を電気的に連結する。
【００３６】
本発明の一実施形態によると、小型化が可能であり、電気連結性に優れた内部回路を備えて高周波測定に有利であり、簡単な工程でプローブ基板をリペアして基板の製造コストが減少するようになる。
【００３７】
図２ａから図２ｄは、本発明の一実施形態に係るプローブ基板のリペア方法を示す工程の流れ図である。
【００３８】
図２ａは、セラミック焼結体からなる基板本体（以下、‘セラミックシート’ともいう）に、第１の充填物質で充填された複数の第１のビア電極１１０が形成される段階を示す図面である。
【００３９】
まず、図２ａに示されるように、本発明の一実施形態に係るプローブ基板は、セラミックシート１００が積層されたセラミック積層体の構造を有する。
【００４０】
上記プローブ基板は、複数のセラミックシートが積層された構造であって、その内部には、電気導通構造である複数の第１のビア電極１１０と内部電極（図示せず）とが備えられる。
【００４１】
上記第１のビア電極１１０と内部電極は、第１の充填物質からなることができる。当該第１の充填物質は、電気電導性に優れた銀（Ａg）、銅（Ｃｕ）等の物質からなることができる。
【００４２】
上記セラミックシートは、グラス、バインダー、セラミックフィラー等が含まれたものであって、本技術分野における公知の工程、例えば、ドクターブレード工程等によって製造されることができる。
【００４３】
この場合、グラス成分としては、ＳｉＯ２、Ｂ２Ｏ３、ＣａＯ、ＭｇＯ等を含むことができ、セラミックフィラーとしては、アルミナ（Ａｌ２Ｏ３）又はＢａ系セラミック、Ｂｉ系セラミック等を所望の遺伝特性に応じて適宜用いることができる。
【００４４】
本発明の一実施形態では、低温同時焼成セラミック（ＬＴＣＣ）工程を利用するため、上記セラミックシート１００は、焼成温度が約７００〜９００℃の低温焼成セラミックシートであることが好ましい。なお、図示されてはいないが、セラミック積層体の上面には、プローブ基板の探針部との接合領域として提供されるパッドをさらに備え、当該パッドは、第１のビア電極１１０及び内部電極と電気的に連結されることができる。
【００４５】
図２ａを参照すると、上記のような方法で複数の第１のビア電極１１０が形成されたセラミックシート１００が製造される。そして、基板の導通テストを通じて複数の第１のビア電極１１０のうちオープンされたビア電極１１０’を見出す。
【００４６】
導通不良のビア電極１１０’を含む基板は、全体が廃棄されるべきであるが、本発明の一実施形態に係るプローブ基板のリペア方法によると、導通不良のビア電極１１０’をリペアすることができるため、基板を再使用することができるようになる。
【００４７】
図２ｂは、複数の第１のビア電極１１０のうち導通不良のビア電極１１０’にビア孔を形成する段階を示す図面である。
【００４８】
上記ビア孔１１１は、レーザードリリング又は機械的ドリリングによって形成されることができるが、これらに制限されるものではない。
【００４９】
上記ビア孔１１１は、レーザードリリング又は機械的ドリリングによって形成されるため、上記導通不良のビア電極１１０’に形成されるビア孔の深さは、１〜４ｍｍであることが好ましい。また、上記ビア孔１１１の直径は、１００〜５００μｍであることが好ましい。
【００５０】
図２ｃは、上記ビア孔１１１に第２の充填物質が充填される段階を示す図面である。
【００５１】
上記第２の充填物質は、第１の充填物質より低い焼結温度を有するナノパウダー２０１であることが好ましい。
【００５２】
上記第２の充填物質は、銀ナノパウダーであることが好ましいが、これに制限されるものではない。上記第２の充填物質のサイズは、５０〜５００ｎｍであることが好ましい。上記第２の充填物質である銀粒子のサイズが、５０ｎｍより小さい場合は、常温で互いに凝集され、５００ｎｍより大きい場合は、低温で焼成されることができない恐れがあるため、５０〜５００ｎｍであることが好ましい。
【００５３】
上記ナノパウダー２０１は、スクイーズ２００等の手段で充填されることができる。
【００５４】
上記第２の充填物質は、第１の充填物質より焼結温度が低いため、上記ビア孔に充填された第２の充填物質の焼結時、セラミックシート１００と第１のビア電極１１０に充填された物質の焼結温度より高ければ、上記セラミックシートと第１のビア電極は損傷を受けることになる。
【００５５】
しかしながら、本発明の一実施形態によると、第２の充填物質の焼結温度は、第１の充填物質の焼結温度より低いため、上記セラミックシート１００と第１のビア電極１１０に及ぶ影響が小さくなる。
【００５６】
上記第２の充填物質の焼結温度は、４００℃以下であることが好ましい。
【００５７】
上記のような方法で第２の充填物質２０１がビア孔１１１に充填されて焼結されると、導通不良のビア電極１１０’が再充填された第２のビア電極２１０が形成される。
【００５８】
以後、内部電極及び外部電極を加え、セラミックシート１００を積層したプローブ基板が提供される。
【００５９】
図３は、本発明の一実施形態によりリペアされたビアを示す平面図である。
【００６０】
図３を参照すると、セラミックシート１００の表面には、複数の第１のビア電極１１０と、導通不良のビア電極１１０’がリペアされた第２のビア電極２１０とが形成される。当該第２のビア電極２１０のサイズは、１００〜５００μｍである。
【００６１】
本発明の一実施形態によると、プローブ基板のリペア方法が提供される。まず、第１の充填物質で充填された複数の第１のビア電極１１０が形成されたセラミック基板１００が製造される。その後、セラミック基板の導通テストを通じて、複数の第１のビア電極１１０のうち導通不良のビア電極１１０’の位置を確認する。
【００６２】
次に、上記導通不良のビア電極１１０’をリペアするために、導通不良のビア電極１１０’に、レーザードリリング又は機械的ドリリングでビア孔１１１を形成する。次いで、当該ビア孔１１１に、第１の充填物質より焼結温度が低い第２の充填物質をスクイーズ２００等の手段で充填する。上記第２の充填物質は、銀ナノパウダーであることが好ましい。
【００６３】
以後、第２の充填物質で充填されたセラミックシート１００を焼結することで、導通不良のビア電極のないセラミックシート１００を製造する。
【００６４】
本発明の一実施形態に係るプローブ基板のリペア方法によると、より簡単な工程で導通不良のビア電極をリペアできるようになる。このようなリペア方法によると、従来、複数のビア電極の中に不良が発生したビア電極が存在すると廃棄しなければならなかった基板を再使用できるようになって、原資材の浪費を防止でき、これにより製造コストが減少するようになる。さらに、プローブ基板の不良率が顕著に減少するようになる。
【特許請求の範囲】
【請求項１】
セラミック焼結体からなる基板本体に、第１の充填物質で充填された複数の第１のビア電極を形成する段階と、
前記複数の第１のビア電極のうち導通不良の第１のビア電極にビア孔を形成する段階と、
前記ビア孔に第１の充填物質より低い焼結温度を有する第２の充填物質を充填する段階と、
前記第２の充填物質を焼結して第２のビア電極を形成する段階と、
を含む、プローブ基板のリペア方法。
【請求項２】
前記第１の充填物質は、銅又は銀である、請求項１に記載のプローブ基板のリペア方法。
【請求項３】
前記第２の充填物質は、銀ナノ粒子である、請求項１に記載のプローブ基板のリペア方法。
【請求項４】
前記第２の充填物質の焼結温度は、４００℃以下である、請求項１に記載のプローブ基板のリペア方法。
【請求項５】
前記導通不良の第１のビア電極に形成されたビア孔の深さは、１〜４ｍｍである、請求項１に記載のプローブ基板のリペア方法。
【請求項６】
前記導通不良の第１のビア電極に形成されたビア孔の直径は、１００〜５００μｍである、請求項１に記載のプローブ基板のリペア方法。
【請求項７】
前記ビア孔は、レーザードリリング又は機械的ドリリングによって形成される、請求項１に記載のプローブ基板のリペア方法。
【請求項８】
前記第２の充填物質を構成する粒子のサイズは、５０〜５００ｎｍである、請求項１に記載のプローブ基板のリペア方法。
【請求項９】
セラミック焼結体からなる基板本体と、
前記基板本体に形成された第１の充填物質で充填された複数の第１のビア電極と、
前記第１の充填物質より低い焼結温度を有する第２の充填物質で充填された第２のビア電極と、
を含む、プローブ基板。
【請求項１０】
前記第１の充填物質は、銅又は銀である、請求項９に記載のプローブ基板。
【請求項１１】
前記第２の充填物質は、銀ナノ粒子である、請求項９に記載のプローブ基板。
【請求項１２】
前記第２の充填物質の焼結温度は、４００℃以下である、請求項９に記載のプローブ基板。
【請求項１３】
前記第２のビア電極の深さは、１〜４ｍｍである、請求項９に記載のプローブ基板。
【請求項１４】
前記第２のビア電極の直径は、１００〜５００μｍである、請求項９に記載のプローブ基板。
【請求項１５】
前記第２の充填物質を構成する粒子のサイズは、５０〜５００ｎｍである、請求項９に記載のプローブ基板。
【請求項１】
セラミック焼結体からなる基板本体に、第１の充填物質で充填された複数の第１のビア電極を形成する段階と、
前記複数の第１のビア電極のうち導通不良の第１のビア電極にビア孔を形成する段階と、
前記ビア孔に第１の充填物質より低い焼結温度を有する第２の充填物質を充填する段階と、
前記第２の充填物質を焼結して第２のビア電極を形成する段階と、
を含む、プローブ基板のリペア方法。
【請求項２】
前記第１の充填物質は、銅又は銀である、請求項１に記載のプローブ基板のリペア方法。
【請求項３】
前記第２の充填物質は、銀ナノ粒子である、請求項１に記載のプローブ基板のリペア方法。
【請求項４】
前記第２の充填物質の焼結温度は、４００℃以下である、請求項１に記載のプローブ基板のリペア方法。
【請求項５】
前記導通不良の第１のビア電極に形成されたビア孔の深さは、１〜４ｍｍである、請求項１に記載のプローブ基板のリペア方法。
【請求項６】
前記導通不良の第１のビア電極に形成されたビア孔の直径は、１００〜５００μｍである、請求項１に記載のプローブ基板のリペア方法。
【請求項７】
前記ビア孔は、レーザードリリング又は機械的ドリリングによって形成される、請求項１に記載のプローブ基板のリペア方法。
【請求項８】
前記第２の充填物質を構成する粒子のサイズは、５０〜５００ｎｍである、請求項１に記載のプローブ基板のリペア方法。
【請求項９】
セラミック焼結体からなる基板本体と、
前記基板本体に形成された第１の充填物質で充填された複数の第１のビア電極と、
前記第１の充填物質より低い焼結温度を有する第２の充填物質で充填された第２のビア電極と、
を含む、プローブ基板。
【請求項１０】
前記第１の充填物質は、銅又は銀である、請求項９に記載のプローブ基板。
【請求項１１】
前記第２の充填物質は、銀ナノ粒子である、請求項９に記載のプローブ基板。
【請求項１２】
前記第２の充填物質の焼結温度は、４００℃以下である、請求項９に記載のプローブ基板。
【請求項１３】
前記第２のビア電極の深さは、１〜４ｍｍである、請求項９に記載のプローブ基板。
【請求項１４】
前記第２のビア電極の直径は、１００〜５００μｍである、請求項９に記載のプローブ基板。
【請求項１５】
前記第２の充填物質を構成する粒子のサイズは、５０〜５００ｎｍである、請求項９に記載のプローブ基板。
【図１】
【図２ａ】
【図２ｂ】
【図２ｃ】
【図２ｄ】
【図３】
【図２ａ】
【図２ｂ】
【図２ｃ】
【図２ｄ】
【図３】
【公開番号】特開２０１２−４２４４６（Ｐ２０１２−４２４４６Ａ）
【公開日】平成２４年３月１日（２０１２．３．１）
【国際特許分類】
【出願番号】特願２０１１−１７８６（Ｐ２０１１−１７８６）
【出願日】平成２３年１月７日（２０１１．１．７）
【出願人】（５９４０２３７２２）サムソン エレクトロ−メカニックス カンパニーリミテッド． (1,585)
【Ｆターム（参考）】
【公開日】平成２４年３月１日（２０１２．３．１）
【国際特許分類】
【出願日】平成２３年１月７日（２０１１．１．７）
【出願人】（５９４０２３７２２）サムソン エレクトロ−メカニックス カンパニーリミテッド． (1,585)
【Ｆターム（参考）】
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