マルチチップモジュール構造を有する高周波回路
【課題】マイクロ波・ミリ波における集積回路寸法を小型化し、安価なマルチチップモジュール構造を有する高周波回路を提供する。
【解決手段】複数のディスクリートトランジスタＦＥＴ１〜ＦＥＴ３をそれぞれ形成する半導体基板１６1〜１６3と、複数のキャパシタＣ１〜Ｃ４をそれぞれ形成する第１誘電体基板１４1〜１４4と、複数の整合回路をそれぞれ形成する第２誘電体基板１８1,１８2とを備え、複数のディスクリートトランジスタＦＥＴ１〜ＦＥＴ３は直列接続されたことを特徴とするマルチチップモジュール構造を有する高周波回路３０。
【解決手段】複数のディスクリートトランジスタＦＥＴ１〜ＦＥＴ３をそれぞれ形成する半導体基板１６1〜１６3と、複数のキャパシタＣ１〜Ｃ４をそれぞれ形成する第１誘電体基板１４1〜１４4と、複数の整合回路をそれぞれ形成する第２誘電体基板１８1,１８2とを備え、複数のディスクリートトランジスタＦＥＴ１〜ＦＥＴ３は直列接続されたことを特徴とするマルチチップモジュール構造を有する高周波回路３０。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マルチチップモジュール構造を有する高周波回路に関し、特に、マイクロ波帯の高周波用半導体装置において、１つのパッケージ内に複数段のアンプでモジュールを構成するマルチチップモジュール構造を有する高周波回路に関する。
【背景技術】
【０００２】
１つのパッケージからより高い利得を得るために、パッケージ内で複数段のトラジスタが直列接続されている。その複数段のトランジスタ、複数の整合回路、複数のバイアス回路を１枚の半導体基板上に形成する技術として、モノリシックマイクロ波集積回路（ＭＭＩＣ：Monolithic Microwave Integrated Circuit）が盛んに用いられている。
【０００３】
従来のＭＭＩＣにおいては、半導体基板上に半導体デバイス、入出力整合回路、キャパシタ、電源供給ラインなどが集積化されている。
【０００４】
複数のＭＭＩＣが並列に誘電体基板上の回路で接続されている構成を備える電力増幅器は、既に開示されている（例えば、特許文献１参照。）。特許文献１の電力増幅器は、並列に配置された複数の半導体チップ（ＭＭＩＣ）と、誘電体基板上の複数の整合回路と、１組の入出力端子と複数の直流バイアス端子とを備え、複数の半導体チップ（ＭＭＩＣ）と、誘電体基板上の複数の整合回路が１つのパッケージに収納されている。しかしながら、高い利得を得るために多段に接続された電力増幅器を、能動回路部品と受動回路部品からなるＭＭＩＣで構成しているため、小型化することが困難である。
【０００５】
一方、誘電体基板上、フリップによりチップが直列接続されたフリップチップ実装構造を持つ半導体装置は、既に開示されている（例えば、特許文献２参照。）。特許文献２において、フリップチップ実装構造を持つ半導体装置は、フリップ接続であることを除けば、トランジスタ部と端子のみが半導体基板上に形成され、回路は誘電体基板上に形成されている。特に、特許文献２の第２の実施形態（図２）では、多段の増幅器を複数の誘電体基板上の整合回路で結合している。しかしながら、増幅器間を結合する回路は、１枚の誘電体基板上に形成され、誘電率の高い基板を部分的に用いることができないため、小型化することが困難である。
【０００６】
電力増幅器を備えた半導体装置の小型化のために、分布線路上にＦＥＴを配置する半導体装置は、既に開示されている（例えば、特許文献３参照。）。特許文献３においては、分布線路上にＦＥＴを配置し、位相をずらして広帯域化し、また、その位相を揃えて、電力合成している。特許文献３の半導体装置は、上記合成回路と増幅回路からなる電力増幅器を複数組み合わせたものであってもよく、例えば２つの電力増幅器を並列接続する構成や直列接続する構成、あるいは３つ以上の電力増幅器を直列・並列に接続する構成などであっても良い。特許文献３においては、増幅器のみを半導体基板で構成し、受動回路部品を安価な誘電体基板で構成している。しかしながら、増幅器を誘電体基板上にフリップ接続しているため、増幅器の放熱性が損なわれている。また、受動回路部品を構成している誘電体基板を１枚にしているため、誘電率の高い基板を部分的に用いることができないため、小型化することが困難である。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０００−４９５４９号公報
【特許文献２】特開２００２−１１０７３７号公報
【特許文献３】特開２００３−１１０３８１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ＭＭＩＣにおいては、トランジスタも整合回路も１枚の基板上に形成する。このため、誘電率が固定されてしまう。したがって、大きなキャパシタや長い線路長が必要な場合は、回路の構成が面積的に大きくなる。
【０００９】
シリコンカーバイド（ＳｉＣ）系トランジスタや窒化ガリウム（ＧａＮ）系トランジスタは、従来のシリコン（Ｓｉ）系トランジスタやガリウム砒素（ＧａＡｓ）系トランジスタに比べて、高い出力電力が得られる。しかしながら、ＳｉＣやＧａＮは、ＳｉやＧａＡｓに比べて高価なため、その複数のトランジスタ、複数の整合回路、複数のバイアス回路を１枚の半導体基板上に形成するＭＭＩＣでは材料費が高くなる。
【００１０】
本発明の目的は、マイクロ波・ミリ波における集積回路寸法を小型化し、安価なマルチチップモジュール構造を有する高周波回路を提供することにある。
【課題を解決するための手段】
【００１１】
上記目的を達成するための本発明の一態様によれば、複数のディスクリートトランジスタを形成する半導体基板と、キャパシタを形成する第１誘電体基板と、整合回路を形成する第２誘電体基板とを備え、前記複数のディスクリートトランジスタは直列接続されたマルチチップモジュール構造を有する高周波回路が提供される。
【発明の効果】
【００１２】
本発明によれば、マイクロ波・ミリ波における集積回路寸法を小型化し、安価なマルチチップモジュール構造を有する高周波回路を提供することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の第１の実施の形態に係るマルチチップモジュール構造を有する高周波回路の模式的平面パターン構成図。
【図２】図１に対応し、３段のディスクリートトランジスタＦＥＴ１〜ＦＥＴ３が直列に接続されて多段増幅回路を構成した模式的回路構成図。
【図３】図１のＩ−Ｉ線に沿う模式的断面構造図。
【図４】図１のＩＩ−ＩＩ線に沿う模式的断面構造図。
【図５】（ａ）本発明の第１の実施の形態に係るマルチチップモジュール構造を有する高周波回路に適用されるディスクリートトランジスタＦＥＴ３部分の拡大された模式的平面パターン構成図、（ｂ）図５（ａ）のＪ部分の拡大図。
【図６】ディスクリートトランジスタの構成例１であって、図５（ｂ）のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。
【図７】ディスクリートトランジスタの構成例２であって、図５（ｂ）のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。
【図８】ディスクリートトランジスタの構成例３であって、図５（ｂ）のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。
【図９】ディスクリートトランジスタの構成例４であって、図５（ｂ）のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。
【図１０】本発明の第２の実施の形態に係るマルチチップモジュール構造を有する高周波回路の模式的平面パターン構成図。
【図１１】図１０のＩＶ−ＩＶ線に沿う模式的断面構造図。
【図１２】図１０のＶ−Ｖ線に沿う模式的断面構造図。
【図１３】本発明の第２の実施の形態に係るマルチチップモジュール構造を有する高周波回路において、同一の半導体基板１６0上に配置されたディスクリートトランジスタＦＥＴ１〜ＦＥＴ３の入力端子Ｐｉから出力端子Ｐｏまでの信号の流れを説明する模式的平面パターン構成図。
【図１４】本発明の第２の実施の形態に係るマルチチップモジュール構造を有する高周波回路において、同一の半導体基板１６0上に配置されたディスクリートトランジスタＦＥＴ１〜ＦＥＴ３のゲート端子電極Ｇ１〜Ｇ３・ドレイン端子電極Ｄ１〜Ｄ３間を伝搬する信号の流れを説明する模式的平面パターン構成図。
【図１５】本発明の第２の実施の形態に係るマルチチップモジュール構造を有する高周波回路であって、同一の半導体基板１６0上に配置されたディスクリートトランジスタが奇数段配置された場合において、入力端子Ｐｉから出力端子Ｐｏまでの信号の流れを説明する模式的平面パターン構成図。
【図１６】本発明の第２の実施の形態の変形例に係るマルチチップモジュール構造を有する高周波回路において、同一の半導体基板１６0上に配置されたディスクリートトランジスタＦＥＴ１〜ＦＥＴ４の入力端子Ｐｉから出力端子Ｐｏまでの信号の流れを説明する模式的平面パターン構成図。
【図１７】本発明の第２の実施の形態の変形例に係るマルチチップモジュール構造を有する高周波回路において、同一の半導体基板１６0上に配置されたディスクリートトランジスタＦＥＴ１〜ＦＥＴ４のゲート端子電極・ドレイン端子電極間を伝搬する信号の流れを説明する模式的平面パターン構成図。
【図１８】本発明の第２の実施の形態に係るマルチチップモジュール構造を有する高周波回路であって、同一の半導体基板１６0上に配置されたディスクリートトランジスタが偶数段配置された場合において、入力端子Ｐｉから出力端子Ｐｏまでの信号の流れを説明する模式的平面パターン構成図。
【発明を実施するための形態】
【００１４】
次に、図面を参照して、本発明の実施の形態を説明する。以下において、同じ要素には同じ符号を付して説明の重複を避け、説明を簡略にする。図面は模式的なものであり、現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１５】
以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施の形態は、各構成部品の配置などを下記のものに特定するものでない。この発明の実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
【００１６】
[第１の実施の形態]
本発明の第１の実施の形態に係るマルチチップモジュール構造を有する高周波回路３０の模式的平面パターン構成は、図１に示すように、複数のディスクリートトランジスタＦＥＴ１〜ＦＥＴ３を形成する半導体基板１６1〜１６3と、キャパシタＣ１〜Ｃ４を形成する第１誘電体基板１４1〜１４4と、整合回路を形成する第２誘電体基板１８1,１８2とを備え、複数のディスクリートトランジスタＦＥＴ１〜ＦＥＴ３は直列接続されている。
【００１７】
複数のディスクリートトランジスタＦＥＴ１〜ＦＥＴ３は、それぞれ複数の別々の半導体基板１６1〜１６3上に形成されている。
【００１８】
半導体基板１６1〜１６3と、第１誘電体基板１４1〜１４4と、第２誘電体基板１８1,１８2は、１つのパッケージ基板１０上にフレーム部材１２に囲まれて配置され、１つのパッケージ内に収められている。
【００１９】
ディスクリートトランジスタＦＥＴ１〜ＦＥＴ３を搭載する複数の半導体基板１６1〜１６3は、パッケージ基板１０の表面上に直接マウントされていても良い。
【００２０】
また、半導体基板１６1〜１６3は、ディスクリートトランジスタＦＥＴ１〜ＦＥＴ３と、ディスクリートトランジスタＦＥＴ１〜ＦＥＴ３のゲート端子電極Ｇ１〜Ｇ３,ソース端子電極Ｓ１〜Ｓ３,およびドレイン端子電極Ｄ１〜Ｄ３のみを回路要素として含んでいても良い。
【００２１】
第１の実施の形態に係るマルチチップモジュール構造を有する高周波回路３０の模式的平面パターン構成上、複数のディスクリートトランジスタＦＥＴ１〜ＦＥＴ３の信号伝播方向は、各段ごとに互い違いになるように配置されていても良い。すなわち、図１に示すように、ディスクリートトランジスタＦＥＴ１のゲート端子電極Ｇ１からドレイン端子電極Ｄ１への信号伝搬方向と、ディスクリートトランジスタＦＥＴ２のゲート端子電極Ｇ２からドレイン端子電極Ｄ２への信号伝搬方向は、逆方向であり、ディスクリートトランジスタＦＥＴ２のゲート端子電極Ｇ２からドレイン端子電極Ｄ２への信号伝搬方向と、ディスクリートトランジスタＦＥＴ３のゲート端子電極Ｇ３からドレイン端子電極Ｄ３への信号伝搬方向は、逆方向である。
【００２２】
図１に対応する多段増幅回路の模式的回路構成は、図２に示すように表される。図２においては、３段のディスクリートトランジスタＦＥＴ１〜ＦＥＴ３が直列にカスケード接続されて多段増幅器を構成した例が示されている。
【００２３】
図１および図２に示すように、入力端子Ｐｉには、キャパシタＣ１が接続され、出力端子Ｐｏには、キャパシタＣ４が接続される。
【００２４】
入力端子ＰｉにキャパシタＣ１を介して接続されたゲート入力端子ｇ１には、ゲートバイアス電圧ＶGGによって、ゲート電圧Ｖgg１が供給される。
【００２５】
ゲート入力端子ｇ１は、入力伝送線路λg１を介してディスクリートトランジスタＦＥＴ１のゲート端子電極Ｇ１に接続される。
【００２６】
ディスクリートトランジスタＦＥＴ１のドレイン端子電極Ｄ１は、出力伝送線路λd１を介してドレイン出力端子ｄ１に接続される。
【００２７】
ドレイン出力端子ｄ１には、ドレインバイアス電圧ＶDDによって、ドレイン電圧Ｖdd１が供給される。
【００２８】
ドレイン出力端子ｄ１には、キャパシタＣ２が接続される。
【００２９】
ドレイン出力端子ｄ１にキャパシタＣ２を介して接続されたゲート入力端子ｇ２には、ゲートバイアス電圧ＶGGによって、ゲート電圧Ｖgg２が供給される。
【００３０】
ゲート入力端子ｇ２は、入力伝送線路λg２を介してディスクリートトランジスタＦＥＴ２のゲート端子電極Ｇ２に接続される。
【００３１】
ディスクリートトランジスタＦＥＴ２のドレイン端子電極Ｄ２は、出力伝送線路λd２を介してドレイン出力端子ｄ２に接続される。
【００３２】
ドレイン出力端子ｄ２には、ドレインバイアス電圧ＶDDによって、ドレイン電圧Ｖdd２が供給される。
【００３３】
ドレイン出力端子ｄ２には、キャパシタＣ３が接続される。
【００３４】
ドレイン出力端子ｄ２にキャパシタＣ３を介して接続されたゲート入力端子ｇ３には、ゲートバイアス電圧ＶGGによって、ゲート電圧Ｖgg３が供給される。
【００３５】
ゲート入力端子ｇ３は、入力伝送線路λg３を介してディスクリートトランジスタＦＥＴ３のゲート端子電極Ｇ３に接続される。
【００３６】
ディスクリートトランジスタＦＥＴ３のドレイン端子電極Ｄ３は、出力伝送線路λd３を介してドレイン出力端子ｄ３に接続される。
【００３７】
ドレイン出力端子ｄ３には、ドレインバイアス電圧ＶDDによって、ドレイン電圧Ｖdd３が供給される。
【００３８】
ドレイン出力端子ｄ３には、キャパシタＣ４が接続され、キャパシタＣ４は、出力端子Ｐｏに接続される。
【００３９】
ここで、複数のディスクリートトランジスタＦＥＴ１〜ＦＥＴ３の内、最終段に用いられるディスクリートトランジスタＦＥＴ３のゲート幅に対して、その前段に用いられるディスクリートトランジスタＦＥＴ２のゲート幅を狭く構成することによって、カスケード接続による多段増幅器を構成しても良い。
【００４０】
さらに、複数のディスクリートトランジスタＦＥＴ１〜ＦＥＴ３の内、第２段に用いられるディスクリートトランジスタＦＥＴ２のゲート幅に対して、第１段に用いられるディスクリートトランジスタＦＥＴ１のゲート幅を狭く構成することによって、カスケード接続による多段増幅器を構成しても良い。
【００４１】
なお、第１の実施の形態に係るマルチチップモジュール構造を有する高周波回路３０に用いるディスクリートトランジスタＦＥＴ１〜ＦＥＴ３としては、例えば、電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）などを適用することができる。
【００４２】
図１のＩ−Ｉ線に沿う模式的断面構造は、図３に示すように、パッケージ基板１０と、パッケージ基板１０上に配置された絶縁層２０と、絶縁層２０上に配置された入力ストリップライン２２1と、パッケージ基板１０上に配置された第１誘電体基板１４1,１４2と、パッケージ基板１０上に配置された半導体基板１６1とを備える。
【００４３】
第１誘電体基板１４1,１４2には、それぞれキャパシタＣ１,Ｃ２が配置され、半導体基板１６1には、ディスクリートトランジスタＦＥＴ１が配置される。
【００４４】
第１誘電体基板１４1の厚さｔを調整して、第１誘電体基板１４1をキャパシタ形成用基板として適用することもできる。第１誘電体基板１４1の厚さｔを変えてキャパシタ値を変化させることができるからである。同様に、第１誘電体基板１４1の誘電率を変えてキャパシタ値を変化させることもできる。
【００４５】
図１のＩＩ−ＩＩ線に沿う模式的断面構造は、図４に示すように、パッケージ基板１０と、パッケージ基板１０上に配置された絶縁層２０と、絶縁層２０上に配置された出力ストリップライン２２2と、パッケージ基板１０上に配置された第１誘電体基板１４3,１４4と、パッケージ基板１０上に配置された半導体基板１６3と、パッケージ基板１０上に配置された第２誘電体基板１８1,１８2とを備える。
【００４６】
第１誘電体基板１４3,１４4には、それぞれキャパシタＣ３,Ｃ４が配置され、半導体基板１６3には、ディスクリートトランジスタＦＥＴ３が配置される。
【００４７】
第２誘電体基板１８1,１８2には、それぞれ入力整合回路,出力整合回路が配置される。
【００４８】
図４に示すように、第１誘電体基板１４3,１４4、および第２誘電体基板１８1,１８2の厚さは、適宜変更することができる。また、誘電率を変えてキャパシタ値を調整し、配置される伝送線路の特性インピーダンスを調整することもできる。同様に、キャパシタ面積、配置されるスタブ長を大幅に短縮することもできる。
【００４９】
（素子構造）
第１の実施の形態に係るマルチチップモジュール構造を有する高周波回路において、適用されるディスクリートトランジスタＦＥＴ３部分の拡大された模式的平面パターン構成は、図５（ａ）に示すように表され、図５（ａ）のＪ部分の拡大図は、図５（ｂ）に示すように表される。また、第１の実施の形態に係るマルチチップモジュール構造を有する高周波回路に適用されるディスクリートトランジスタの構成例１〜４であって、図５（ｂ）のＩＩＩ−ＩＩＩ線に沿う模式的断面構成例１〜４は、それぞれ図６〜図９に示すように表される。尚、ディスクリートトランジスタＦＥＴ１〜ＦＥＴ２の断面構造もディスクリートトランジスタＦＥＴ３と同様に構成される。
【００５０】
第１の実施の形態に係るマルチチップモジュール構造を有する高周波回路において、ディスクリートトランジスタＦＥＴ３は、図５および図６〜図９に示すように、半絶縁性基板１１０と、半絶縁性基板１１０の第１表面に配置され,それぞれ複数のフィンガーを有するゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２と、半絶縁性基板１１０の第１表面に配置され,ゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２ごとに複数のフィンガーをそれぞれ束ねて形成した複数のゲート端子電極Ｇ３、複数のソース端子電極Ｓ３および複数のドレイン端子電極Ｄ３と、ソース端子電極Ｓ３の下部に配置されたＶＩＡホールＳＣ３と、半絶縁性基板１１０の第１表面と反対側の第２表面に配置され、ソース端子電極Ｓ３に対してＶＩＡホールＳＣ３を介して接続された裏面接地電極（図示省略）とを備える。
【００５１】
半絶縁性基板は、ＧａＡｓ基板、ＳｉＣ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＡｌＧａＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板、若しくはダイヤモンド基板のいずれかである。
【００５２】
（構造例１）
図５（ｂ）のＩＩＩ−ＩＩＩ線に沿う模式的断面構成として、ディスクリートトランジスタの構成例１は、図６に示すように、半絶縁性基板１１０と、半絶縁性基板１１０上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上に配置されたソースフィンガー電極１２０，ゲートフィンガー電極１２４およびドレインフィンガー電極１２２とを備える。窒化物系化合物半導体層１１２とアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８との界面には、２次元電子ガス（２ＤＥＧ：Two Dimensional Electron Gas）層１１６が形成されている。図６に示す構成例１では、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）が示されている。
【００５３】
（構造例２）
図５（ｂ）のＩＩＩ−ＩＩＩ線に沿う模式的断面構成として、ディスクリートトランジスタの構成例２は、図７に示すように、半絶縁性基板１１０と、半絶縁性基板１１０上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたソース領域１２６およびドレイン領域１２８と、ソース領域１２６上に配置されたソースフィンガー電極１２０，窒化物系化合物半導体層１１２上に配置されたゲートフィンガー電極１２４およびドレイン領域１２８上に配置されたドレインフィンガー電極１２２とを備える。窒化物系化合物半導体層１１２とゲートフィンガー電極１２４との界面には、ショットキーコンタクト（Schottky Contact）が形成されている。図７に示す構成例２では、金属−半導体電界効果トランジスタ（ＭＥＳＦＥＴ：Metal Semiconductor Field Effect Transistor）が示されている。
【００５４】
（構造例３）
図５（ｂ）のＩＩＩ−ＩＩＩ線に沿う模式的断面構成として、ディスクリートトランジスタの構成例３は、図８に示すように、半絶縁性基板１１０と、半絶縁性基板１１０上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上に配置されたソースフィンガー電極１２０およびドレインフィンガー電極１２２と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上のリセス部に配置されたゲートフィンガー電極１２４とを備える。窒化物系化合物半導体層１１２とアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８との界面には、２ＤＥＧ層１１６が形成されている。図８に示す構成例３では、ＨＥＭＴが示されている。
【００５５】
（構造例４）
図５（ｂ）のＩＩＩ−ＩＩＩ線に沿う模式的断面構成として、ディスクリートトランジスタの構成例４は、図９に示すように、半絶縁性基板１１０と、半絶縁性基板１１０上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上に配置されたソースフィンガー電極１２０およびドレインフィンガー電極１２２と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上の２段リセス部に配置されたゲートフィンガー電極１２４とを備える。窒化物系化合物半導体層１１２とアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８との界面には、２ＤＥＧ層１１６が形成されている。図１５に示す構成例４では、ＨＥＭＴが示されている。
【００５６】
また、上記の構成例４においては、活性領域以外の窒化物系化合物半導体層１１２を電気的に不活性な素子分離領域として用いている。ここで、活性領域とは、ソースフィンガー電極１２０、ゲートフィンガー電極１２４およびドレインフィンガー電極１２２の直下の２ＤＥＧ層１１６、ソースフィンガー電極１２０とゲートフィンガー電極１２４間およびドレインフィンガー電極１２２とゲートフィンガー電極１２４間の２ＤＥＧ層１１６からなる。上記の構成例４においては、この活性領域以外の窒化物系化合物半導体層１１２を電気的に不活性な素子分離領域として用いている。
【００５７】
素子分離領域の他の形成方法としては、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１８および窒化物系化合物半導体層１１２の深さ方向の一部まで、イオン注入により形成することもできる。イオン種としては、例えば、窒素（Ｎ）、アルゴン（Ａｒ）などを適用することができる。また、イオン注入に伴うドーズ量は、例えば、約１×１０14（ｉｏｎｓ／ｃｍ2）であり、加速エネルギーは、例えば、約１００ｋｅＶ〜２００ｋｅＶである。
【００５８】
素子分離領域上およびデバイス表面上には、パッシベーション用の絶縁層（図示省略）が形成されている。この絶縁層としては、例えば、ＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）法によって堆積された窒化膜、アルミナ（Ａｌ2Ｏ3）膜、酸化膜（ＳｉＯ2）、酸窒化膜（ＳｉＯＮ）などで形成することができる。
【００５９】
ソースフィンガー電極１２０およびドレインフィンガー電極１２２は、例えば、Ｔｉ／Ａｌなどで形成される。ゲートフィンガー電極１２４は、例えばＮｉ／Ａｕなどで形成することができる。
【００６０】
なお、ゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２の長手方向のパターン長は、マイクロ波／ミリ波／サブミリ波と動作周波数が高くなるにつれて、短く設定される。
【００６１】
第１の実施の形態によれば、キャパシタ面積、スタブ長を大幅に短縮することができ、マイクロ波・ミリ波における集積回路寸法の小型化を図ることができる。
【００６２】
第１の実施の形態によれば、複数のトランジスタ、複数の整合回路、複数のバイアス回路をパッケージ内に個々に配置、接続するため、パッケージとしての素子のサイズを小さくすることができる。
【００６３】
第１の実施の形態によれば、複数のトランジスタ、複数の整合回路、複数のバイアス回路をパッケージ内に個々に配置、接続するため、パッケージとしての素子のコストを安くすることができる。
【００６４】
第１の実施の形態によれば、整合回路を安価な誘電体基板上に形成し、高価な半導体の寸法を小型化し、安価なマルチチップモジュール構造を有する高周波回路を提供することができる。
【００６５】
第１の実施の形態によれば、マイクロ波・ミリ波における集積回路寸法を小型化し、安価なマルチチップモジュール構造を有する高周波回路を提供することができる。
【００６６】
[第２の実施の形態]
第２の実施の形態に係るマルチチップモジュール構造を有する高周波回路３０の模式的平面パターン構成は、図１０に示すように、複数のディスクリートトランジスタＦＥＴ１〜ＦＥＴ３を形成する半導体基板１６0と、キャパシタＣ１〜Ｃ４を形成する第１誘電体基板１４1〜１４4と、整合回路を形成する第２誘電体基板１８1,１８2とを備え、複数のディスクリートトランジスタＦＥＴ１〜ＦＥＴ３は直列接続されている。
【００６７】
複数のディスクリートトランジスタＦＥＴ１〜ＦＥＴ３は、同一の半導体基板１６0上に集積化形成されているため、第１の実施の形態に比べ、集精度が向上している。
【００６８】
半導体基板１６0と、第１誘電体基板１４1〜１４4と、第２誘電体基板１８1,１８2は、１つのパッケージ基板１０上にフレーム部材１２に囲まれて配置され、１つのパッケージ内に収められている。
【００６９】
ディスクリートトランジスタＦＥＴ１〜ＦＥＴ３を搭載する半導体基板１６0は、パッケージ基板１０の表面上に直接マウントされていても良い。
【００７０】
また、半導体基板１６0は、ディスクリートトランジスタＦＥＴ１〜ＦＥＴ３と、ディスクリートトランジスタＦＥＴ１〜ＦＥＴ３のゲート端子電極Ｇ１〜Ｇ３,ソース端子電極Ｓ１〜Ｓ３,およびドレイン端子電極Ｄ１〜Ｄ３のみを回路要素として含んでいても良い。
【００７１】
図１０に対応する多段増幅回路の模式的回路構成は、図２と同様に表される。同様に、３段のディスクリートトランジスタＦＥＴ１〜ＦＥＴ３が直列に、カスケード接続されて多段増幅器を構成している。
【００７２】
なお、第２の実施の形態に係るマルチチップモジュール構造を有する高周波回路３０に用いるディスクリートトランジスタＦＥＴ１〜ＦＥＴ３としては、第１の実施の形態と同様に、例えば、ＦＥＴ、ＨＥＭＴなどを適用することができる。
【００７３】
図１０に示すように、入力端子Ｐｉには、キャパシタＣ１が接続され、出力端子Ｐｏには、キャパシタＣ４が接続される。
【００７４】
入力端子ＰｉにキャパシタＣ１を介して接続されたゲート入力端子ｇ１には、ゲートバイアス電圧ＶGGによって、ゲート電圧Ｖgg１が供給される。
【００７５】
ゲート入力端子ｇ１は、入力伝送線路λg１を介してディスクリートトランジスタＦＥＴ１のゲート端子電極Ｇ１に接続される。
【００７６】
ディスクリートトランジスタＦＥＴ１のドレイン端子電極Ｄ１は、出力伝送線路λd１を介してドレイン出力端子ｄ１に接続される。
【００７７】
ドレイン出力端子ｄ１には、ドレインバイアス電圧ＶDDによって、ドレイン電圧Ｖdd１が供給される。
【００７８】
ドレイン出力端子ｄ１には、キャパシタＣ２が接続される。
【００７９】
ドレイン出力端子ｄ１にキャパシタＣ２を介して接続されたゲート入力端子ｇ２には、ゲートバイアス電圧ＶGGによって、ゲート電圧Ｖgg２が供給される。
【００８０】
ゲート入力端子ｇ２は、入力伝送線路λg２を介してディスクリートトランジスタＦＥＴ２のゲート端子電極Ｇ２に接続される。ここで、入力伝送線路λg２は、第１誘電体基板１４4上に配置されているため、第１の実施の形態に比べ、集精度が向上している。
【００８１】
ディスクリートトランジスタＦＥＴ２のドレイン端子電極Ｄ２は、出力伝送線路λd２を介してドレイン出力端子ｄ２に接続される。ここで、出力伝送線路λd２は、第１誘電体基板１４3上に配置されているため、第１の実施の形態に比べ、集精度が向上している。
【００８２】
ドレイン出力端子ｄ２には、ドレインバイアス電圧ＶDDによって、ドレイン電圧Ｖdd２が供給される。
【００８３】
ドレイン出力端子ｄ２には、キャパシタＣ３が接続される。
【００８４】
ドレイン出力端子ｄ２にキャパシタＣ３を介して接続されたゲート入力端子ｇ３には、ゲートバイアス電圧ＶGGによって、ゲート電圧Ｖgg３が供給される。
【００８５】
ゲート入力端子ｇ３は、入力伝送線路λg３を介してディスクリートトランジスタＦＥＴ３のゲート端子電極Ｇ３に接続される。
【００８６】
ディスクリートトランジスタＦＥＴ３のドレイン端子電極Ｄ３は、出力伝送線路λd３を介してドレイン出力端子ｄ３に接続される。
【００８７】
ドレイン出力端子ｄ３には、ドレインバイアス電圧ＶDDによって、ドレイン電圧Ｖdd３が供給される。
【００８８】
ドレイン出力端子ｄ３には、キャパシタＣ４が接続され、キャパシタＣ４は、出力端子Ｐoに接続される。
【００８９】
ここで、複数のディスクリートトランジスタＦＥＴ１〜ＦＥＴ３の内、最終段に用いられるディスクリートトランジスタＦＥＴ３のゲート幅に対して、その前段に用いられるディスクリートトランジスタＦＥＴ２のゲート幅を狭く構成することによって、カスケード接続による多段増幅器を構成しても良い。
【００９０】
さらに、複数のディスクリートトランジスタＦＥＴ１〜ＦＥＴ３の内、第２段に用いられるディスクリートトランジスタＦＥＴ２のゲート幅に対して、第１段に用いられるディスクリートトランジスタＦＥＴ１のゲート幅を狭く構成することによって、カスケード接続による多段増幅器を構成しても良い。
【００９１】
図１０のＩＶ−ＩＶ線に沿う模式的断面構造は、図１１に示すように、パッケージ基板１０と、パッケージ基板１０上に配置された絶縁層２０と、絶縁層２０上に配置された入力ストリップライン２２1と、パッケージ基板１０上に配置された第１誘電体基板１４1,１４2と、パッケージ基板１０上に配置された半導体基板１６0とを備える。
【００９２】
第１誘電体基板１４1,１４2には、それぞれキャパシタＣ１,Ｃ２が配置され、半導体基板１６0には、ディスクリートトランジスタＦＥＴ１が配置される。
【００９３】
第１誘電体基板１４1の厚さを調整して、第１誘電体基板１４1をキャパシタ形成基板として適用することもできる。第１誘電体基板１４1の厚さを変えてキャパシタ値を変化させることもできるからである。同様に、第１誘電体基板１４1の誘電率を変えてキャパシタ値を変化させることもできる。
【００９４】
図１０のＶ−Ｖ線に沿う模式的断面構造は、図１２に示すように、パッケージ基板１０と、パッケージ基板１０上に配置された絶縁層２０と、絶縁層２０上に配置された出力ストリップライン２２2と、パッケージ基板１０上に配置された第１誘電体基板１４3,１４4と、パッケージ基板１０上に配置された半導体基板１６0と、パッケージ基板１０上に配置された第２誘電体基板１８1,１８2とを備える。
【００９５】
第１誘電体基板１４3,１４4には、それぞれキャパシタＣ３,Ｃ４が配置され、半導体基板１６0には、ディスクリートトランジスタＦＥＴ３が配置される。
【００９６】
第２誘電体基板１８1,１８2には、それぞれ入力整合回路,出力整合回路が配置される。
【００９７】
図１２に示すように、第１誘電体基板１４3,１４4、および第２誘電体基板１８1,１８2の厚さは、適宜変更することができる。また、誘電率を変えてキャパシタ値を調整し、配置される伝送線路の特性インピーダンスを調整することもできる。同様に、キャパシタ面積、配置されるスタブ長を大幅に短縮することもできる。
【００９８】
（素子構造）
第２の実施の形態に係るマルチチップモジュール構造を有する高周波回路３０において、適用されるディスクリートトランジスタＦＥＴ３部分の模式的平面パターン構成は、図５（ａ）および図５（ｂ）と同様に表され、断面構造も図６〜図９と同様に表される。尚、ディスクリートトランジスタＦＥＴ１〜ＦＥＴ２もディスクリートトランジスタＦＥＴ３と同様に構成される。
【００９９】
（信号伝搬方向）
第２の実施の形態に係るマルチチップモジュール構造を有する高周波回路３０において、同一の半導体基板１６0上に配置されたディスクリートトランジスタＦＥＴ１〜ＦＥＴ３の入力端子Ｐｉから出力端子Ｐｏまでの信号の流れを説明する模式的平面パターン構成は、図１３に示すように表される。図１３において、半導体基板１６0の周辺部には、第２誘電体基板１８1,１８2が示され、第１誘電体基板１４1〜１４4は図示を省略されている。また、ドレイン端子電極Ｄ１からゲート端子電極Ｇ２への信号伝搬は、第２誘電体基板１８2上に示されているが、省略された第１誘電体基板１４2,１４4も含まれることは、図１０から明らかである。同様に、ドレイン端子電極Ｄ２からゲート端子電極Ｇ３への信号伝搬は、第２誘電体基板１８1上に示されているが、省略された第１誘電体基板１４3も含まれることは、図１０から明らかである。
【０１００】
また、ディスクリートトランジスタＦＥＴ１〜ＦＥＴ３のゲート端子電極Ｇ１〜Ｇ３・ドレイン端子電極Ｄ１〜Ｄ３間を伝搬する信号の流れを説明する模式的平面パターン構成は、図１４に示すように表される。
【０１０１】
第２の実施の形態に係るマルチチップモジュール構造を有する高周波回路３０は、図１３および図１４に示すように、直列接続された複数のディスクリートトランジスタＦＥＴ１〜ＦＥＴ３を形成する同一の半導体基板１６0と、キャパシタを形成する第１誘電体基板（図示省略）と、整合回路を形成する第２誘電体基板１８1,１８2と、半導体基板１６0と第１誘電体基板と第２誘電体基板１８1,１８2とを配置するパッケージ基板１０と、パッケージ基板１０の対向する辺に配置された入力端子Ｐｉおよび出力端子Ｐｏとを備え、複数のディスクリートトランジスタＦＥＴ１〜ＦＥＴ３の信号伝播方向が、各段ごとに互い違いになっている。
【０１０２】
複数のディスクリートトランジスタＦＥＴ１〜ＦＥＴ３の信号伝播方向は、各段ごとに互い違いになっている。すなわち、図１０および図１３〜図１４に示すように、ディスクリートトランジスタＦＥＴ１のゲート端子電極Ｇ１からドレイン端子電極Ｄ１への信号伝搬方向と、ディスクリートトランジスタＦＥＴ２のゲート端子電極Ｇ２からドレイン端子電極Ｄ２への信号伝搬方向は、逆方向であり、ディスクリートトランジスタＦＥＴ２のゲート端子電極Ｇ２からドレイン端子電極Ｄ２への信号伝搬方向と、ディスクリートトランジスタＦＥＴ３のゲート端子電極Ｇ３からドレイン端子電極Ｄ３への信号伝搬方向は、逆方向である。
【０１０３】
第２の実施の形態に係るマルチチップモジュール構造を有する高周波回路３０において、同一の半導体基板１６0上に配置されたディスクリートトランジスタＦＥＴが奇数段（ＦＥＴ１〜ＦＥＴ２ｋ＋１：ここでｋは、１以上の整数）配置された場合の入力端子Ｐｉから出力端子Ｐｏまでの信号の流れを説明する模式的平面パターン構成は、図１５に示すように表される。図１５において、半導体基板１６0の周辺部には、第２誘電体基板１８1,１８2が示され、第１誘電体基板１４1〜１４4は図示を省略されている。また、ドレイン端子電極Ｄ１からゲート端子電極Ｇ２への信号伝搬は、第２誘電体基板１８2上に示されているが、省略された第１誘電体基板１４2,１４4も含まれることは、図１３と同様である。同様に、ドレイン端子電極Ｄ２からゲート端子電極Ｇ３への信号伝搬は、第２誘電体基板１８1上に示されているが、省略された第１誘電体基板１４3も含まれることは、図１３と同様である。
【０１０４】
また、第２の実施の形態に係るマルチチップモジュール構造を有する高周波回路３０は、図１５に示すように、複数のディスクリートトランジスタは奇数段（ＦＥＴ１，ＦＥＴ２，…，ＦＥＴ２ｋ，ＦＥＴ２ｋ＋１：ここでｋは、１以上の整数）を備え、奇数段目のゲート端子電極およびドレイン端子電極間の信号伝搬方向は、入力端子Ｐｉと出力端子Ｐｏが配置された辺に垂直方向でかつ入力端子Ｐｉと出力端子Ｐｏ間の入出力信号伝搬方向に等しい。
【０１０５】
また、第２の実施の形態に係るマルチチップモジュール構造を有する高周波回路３０は、図１５に示すように、偶数段目のディスクリートトランジスタのゲート端子電極およびドレイン端子電極間の信号伝搬方向は、入力端子Ｐｉと出力端子Ｐｏが配置された辺に垂直方向でかつ入力端子Ｐｉと出力端子Ｐｏ間の入出力信号伝搬方向と逆方向である。
【０１０６】
ディスクリートトランジスタＦＥＴ１〜ＦＥＴ２ｋ＋１のゲート端子電極Ｇ１〜Ｇ２ｋ＋１からドレイン端子電極Ｄ１〜Ｄ２ｋ＋１への信号伝播方向は、各段ごとに互い違いになっている。すなわち、図１５に示すように、ディスクリートトランジスタＦＥＴ１のゲート端子電極Ｇ１からドレイン端子電極Ｄ１への信号伝搬方向と、ディスクリートトランジスタＦＥＴ２のゲート端子電極Ｇ２からドレイン端子電極Ｄ２への信号伝搬方向は、逆方向であり、ディスクリートトランジスタＦＥＴ２のゲート端子電極Ｇ２からドレイン端子電極Ｄ２への信号伝搬方向と、ディスクリートトランジスタＦＥＴ３のゲート端子電極Ｇ３からドレイン端子電極Ｄ３への信号伝搬方向は、逆方向であり、同様に拡張して、ディスクリートトランジスタＦＥＴ２ｋのゲート端子電極Ｇ２からドレイン端子電極Ｄ２ｋへの信号伝搬方向と、ディスクリートトランジスタＦＥＴ２ｋ＋１のゲート端子電極Ｇ２ｋ＋１からドレイン端子電極Ｄ２ｋ＋１への信号伝搬方向は、逆方向である。
【０１０７】
第２の実施の形態によれば、同一の半導体基板１６0上に配置されたディスクリートトランジスタＦＥＴが奇数段（ＦＥＴ１〜ＦＥＴ２ｋ＋１：ここでｋは、１以上の整数）配置された場合、パッケージ基板１０の対向する辺に入力端子Ｐｉと出力端子Ｐｏを配置することにより、入出力信号間のクロストークを良好に回避することができる。
【０１０８】
（変形例）
第２の実施の形態の変形例に係るマルチチップモジュール構造を有する高周波回路３０において、同一の半導体基板１６0上に配置されたディスクリートトランジスタＦＥＴ１〜ＦＥＴ４の入力端子Ｐｉから出力端子Ｐｏまでの信号の流れを説明する模式的平面パターン構成は、図１６に示すように表される。図１６においても、半導体基板１６0の周辺部には、第２誘電体基板１８1,１８2が示され、第１誘電体基板などは省略されている。
【０１０９】
また、ディスクリートトランジスタＦＥＴ１〜ＦＥＴ４のゲート端子電極・ドレイン端子電極間を伝搬する信号の流れを説明する模式的平面パターン構成は、図１７に示すように表される。
【０１１０】
第２の実施の形態の変形例に係るマルチチップモジュール構造を有する高周波回路３０においても、図１６〜図１７に示すように、直列接続された複数のディスクリートトランジスタＦＥＴ１〜ＦＥＴ４を形成する同一の半導体基板１６0と、キャパシタを形成する第１誘電体基板（図示省略）と、整合回路を形成する第２誘電体基板１８1,１８2と、半導体基板１６0と第１誘電体基板と第２誘電体基板１８1,１８2とを配置するパッケージ基板１０と、パッケージ基板１０の対向する辺に配置された入力端子Ｐｉおよび出力端子Ｐｏとを備え、複数のディスクリートトランジスタＦＥＴ１〜ＦＥＴ３の信号伝播方向が、各段ごとに互い違いになっている点は、第２の実施の形態と同様である。
【０１１１】
すなわち、図１６〜図１７に示すように、ディスクリートトランジスタＦＥＴ１のゲート端子電極Ｇ１からドレイン端子電極Ｄ１への信号伝搬方向と、ディスクリートトランジスタＦＥＴ２のゲート端子電極Ｇ２からドレイン端子電極Ｄ２への信号伝搬方向は、逆方向であり、ディスクリートトランジスタＦＥＴ２のゲート端子電極Ｇ２からドレイン端子電極Ｄ２への信号伝搬方向と、ディスクリートトランジスタＦＥＴ３のゲート端子電極Ｇ３からドレイン端子電極Ｄ３への信号伝搬方向は、逆方向であり、ディスクリートトランジスタＦＥＴ３のゲート端子電極Ｇ３からドレイン端子電極Ｄ３への信号伝搬方向と、ディスクリートトランジスタＦＥＴ４のゲート端子電極Ｇ４からドレイン端子電極Ｄ４への信号伝搬方向は、逆方向である。
【０１１２】
第２の実施の形態の変形例に係るマルチチップモジュール構造を有する高周波回路３０において、同一の半導体基板１６0上に配置されたディスクリートトランジスタＦＥＴが偶数段（ＦＥＴ１〜ＦＥＴ２ｍ：ここでｍは、１以上の整数）配置された場合の入力端子Ｐｉから出力端子Ｐｏまでの信号の流れを説明する模式的平面パターン構成は、図１８に示すように表される。図１８においても、半導体基板１６0の周辺部には、第２誘電体基板１８1,１８2が示され、第１誘電体基板などは図示を省略されている。
【０１１３】
第２の実施の形態の変形例に係るマルチチップモジュール構造を有する高周波回路３０において、複数のディスクリートトランジスタは偶数段（ＦＥＴ１〜ＦＥＴ２ｍ：ここでｍは、１以上の整数）を備え、各段のゲート端子電極Ｇ１〜Ｇ２ｍおよびドレイン端子電極Ｄ１〜Ｄ２ｍ間の信号伝搬方向は、入力端子Ｐｉと出力端子Ｐｏが配置された辺に平行方向でかつ入力端子Ｐｉと出力端子Ｐｏ間の入出力信号伝搬方向に垂直方向である。
【０１１４】
また、奇数段目のディスクリートトランジスタのゲート端子電極およびドレイン端子電極間の信号伝搬方向は、偶数段目のディスクリートトランジスタのゲート端子電極およびドレイン端子電極間の信号伝搬方向と逆方向である。
【０１１５】
すなわち、図１８に示すように、ディスクリートトランジスタＦＥＴ１のゲート端子電極Ｇ１からドレイン端子電極Ｄ１への信号伝搬方向と、ディスクリートトランジスタＦＥＴ２のゲート端子電極Ｇ２からドレイン端子電極Ｄ２への信号伝搬方向は、逆方向であり、ディスクリートトランジスタＦＥＴ２のゲート端子電極Ｇ２からドレイン端子電極Ｄ２への信号伝搬方向と、ディスクリートトランジスタＦＥＴ３のゲート端子電極Ｇ３からドレイン端子電極Ｄ３への信号伝搬方向は、逆方向であり、同様に拡張して、ディスクリートトランジスタＦＥＴ２ｍ−１のゲート端子電極Ｇ２ｍ−１からドレイン端子電極Ｄ２ｍ−１への信号伝搬方向と、ディスクリートトランジスタＦＥＴ２ｍのゲート端子電極Ｇ２ｍからドレイン端子電極Ｄ２ｍへの信号伝搬方向は、逆方向である。
【０１１６】
第２の実施の形態の変形例によれば、同一の半導体基板１６0上に配置されたディスクリートトランジスタＦＥＴが偶数段（ＦＥＴ１〜ＦＥＴ２ｍ：ここでｍは、１以上の整数）配置された場合、パッケージ基板１０の対向する辺に入力端子Ｐｉと出力端子Ｐｏを配置することにより、入出力信号間のクロストークを良好に回避することができる。
【０１１７】
第２の実施の形態および変形例によれば、キャパシタ面積、スタブ長を大幅に短縮することができ、マイクロ波・ミリ波における集積回路寸法の小型化を図ることができる。
【０１１８】
第２の実施の形態および変形例によれば、複数のトランジスタ、複数の整合回路、複数のバイアス回路をパッケージ内に個々に配置、接続するため、パッケージとしての素子のサイズを小さくすることができ、また、パッケージのコストを安価にすることができる。
【０１１９】
第２の実施の形態および変形例によれば、整合回路を安価な誘電体基板上に形成し、高価な半導体の寸法を小型化し、安価なマルチチップモジュール構造を有する高周波回路を提供することができる。
【０１２０】
第２の実施の形態および変形例によれば、第１の実施の形態に比べ、さらに集積回路寸法の小型化を図ることができる。
【０１２１】
第２の実施の形態および変形例によれば、マイクロ波・ミリ波における集積回路寸法を小型化し、安価なマルチチップモジュール構造を有する高周波回路を提供することができる。
【０１２２】
[その他の実施の形態]
上記のように、本発明は第１〜第２の実施の形態および変形例によって記載したが、この開示の一部をなす論述および図面は例示的なものであり、この発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
【０１２３】
なお、第１〜第２の実施の形態および変形例に係るマルチチップモジュール構造を有する高周波回路に適用するディスクリートトランジスタとしては、ＦＥＴ、ＨＥＭＴに限らず、ＬＤＭＯＳ（Laterally Diffused Metal-Oxide-Semiconductor Field Effect Transistor）やヘテロ接合バイポーラトランジスタ（ＨＢＴ：Hetero-junction Bipolar Transistor）などの増幅素子、メムス（ＭＥＭＳ：Micro Electro Mechanical Systems）素子なども適用できることは言うまでもない。
【０１２４】
また、第１〜第２の実施の形態および変形例に係るマルチチップモジュール構造を有する高周波回路に適用するディスクリートトランジスタのカスケード接続段数は、３段に限定されず、４段以上であっても良い。
【０１２５】
このように、本発明はここでは記載していない様々な実施の形態などを含む。
【産業上の利用可能性】
【０１２６】
本発明のマルチチップモジュール構造を有する高周波回路は、マイクロ波電力増幅器、ミリ波電力増幅器、高周波ＭＥＭＳ素子などの幅広い分野に適用可能である。
【符号の説明】
【０１２７】
１０…パッケージ基板
１２…フレーム部材
１６0、１６1〜１６3…半導体基板
１４1〜１４4…第１誘電体基板
１８1、１８2…第２誘電体基板
２０…絶縁層
２２1…入力ストリップライン
２２2…出力ストリップライン
３０…マルチチップモジュール構造を有する高周波回路
１１０…半絶縁性基板
１１２…窒化物系化合物半導体層（ＧａＮエピタキシャル成長層）
１１６…２次元電子ガス（２ＤＥＧ）層
１１８…アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）
１２０…ソースフィンガー電極
１２２…ドレインフィンガー電極
１２４…ゲートフィンガー電極
１２６…ソース領域
１２８…ドレイン領域
Ｐｉ…入力端子
Ｐｏ…出力端子
ＦＥＴ１〜ＦＥＴ２ｋ，ＦＥＴ２ｋ＋１，ＦＥＴ２ｍ−１，ＦＥＴ２ｍ…ディスクリートトランジスタ
Ｃ１〜Ｃ４…キャパシタ
λg１〜λg３…入力伝送線路
λd１〜λd３…出力伝送線路
Ｖｇｇ１〜Ｖｇｇ３…ゲート電圧
Ｖｄｄ１〜Ｖｄｄ３…ドレイン電圧
ＶGG…ゲートバイアス電圧
ＶDD…ドレインバイアス電圧
Ｓ１〜Ｓ３…ソース端子電極
ＳＣ３…ＶＩＡホール
Ｄ１〜Ｄ２ｋ，Ｄ２ｋ＋１，Ｄ２ｍ−１，Ｄ２ｍ…ドレイン端子電極
Ｇ１〜Ｇ２ｋ，Ｇ２ｋ＋１，Ｇ２ｍ−１，Ｇ２ｍ…ゲート端子電極
【技術分野】
【０００１】
本発明は、マルチチップモジュール構造を有する高周波回路に関し、特に、マイクロ波帯の高周波用半導体装置において、１つのパッケージ内に複数段のアンプでモジュールを構成するマルチチップモジュール構造を有する高周波回路に関する。
【背景技術】
【０００２】
１つのパッケージからより高い利得を得るために、パッケージ内で複数段のトラジスタが直列接続されている。その複数段のトランジスタ、複数の整合回路、複数のバイアス回路を１枚の半導体基板上に形成する技術として、モノリシックマイクロ波集積回路（ＭＭＩＣ：Monolithic Microwave Integrated Circuit）が盛んに用いられている。
【０００３】
従来のＭＭＩＣにおいては、半導体基板上に半導体デバイス、入出力整合回路、キャパシタ、電源供給ラインなどが集積化されている。
【０００４】
複数のＭＭＩＣが並列に誘電体基板上の回路で接続されている構成を備える電力増幅器は、既に開示されている（例えば、特許文献１参照。）。特許文献１の電力増幅器は、並列に配置された複数の半導体チップ（ＭＭＩＣ）と、誘電体基板上の複数の整合回路と、１組の入出力端子と複数の直流バイアス端子とを備え、複数の半導体チップ（ＭＭＩＣ）と、誘電体基板上の複数の整合回路が１つのパッケージに収納されている。しかしながら、高い利得を得るために多段に接続された電力増幅器を、能動回路部品と受動回路部品からなるＭＭＩＣで構成しているため、小型化することが困難である。
【０００５】
一方、誘電体基板上、フリップによりチップが直列接続されたフリップチップ実装構造を持つ半導体装置は、既に開示されている（例えば、特許文献２参照。）。特許文献２において、フリップチップ実装構造を持つ半導体装置は、フリップ接続であることを除けば、トランジスタ部と端子のみが半導体基板上に形成され、回路は誘電体基板上に形成されている。特に、特許文献２の第２の実施形態（図２）では、多段の増幅器を複数の誘電体基板上の整合回路で結合している。しかしながら、増幅器間を結合する回路は、１枚の誘電体基板上に形成され、誘電率の高い基板を部分的に用いることができないため、小型化することが困難である。
【０００６】
電力増幅器を備えた半導体装置の小型化のために、分布線路上にＦＥＴを配置する半導体装置は、既に開示されている（例えば、特許文献３参照。）。特許文献３においては、分布線路上にＦＥＴを配置し、位相をずらして広帯域化し、また、その位相を揃えて、電力合成している。特許文献３の半導体装置は、上記合成回路と増幅回路からなる電力増幅器を複数組み合わせたものであってもよく、例えば２つの電力増幅器を並列接続する構成や直列接続する構成、あるいは３つ以上の電力増幅器を直列・並列に接続する構成などであっても良い。特許文献３においては、増幅器のみを半導体基板で構成し、受動回路部品を安価な誘電体基板で構成している。しかしながら、増幅器を誘電体基板上にフリップ接続しているため、増幅器の放熱性が損なわれている。また、受動回路部品を構成している誘電体基板を１枚にしているため、誘電率の高い基板を部分的に用いることができないため、小型化することが困難である。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０００−４９５４９号公報
【特許文献２】特開２００２−１１０７３７号公報
【特許文献３】特開２００３−１１０３８１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ＭＭＩＣにおいては、トランジスタも整合回路も１枚の基板上に形成する。このため、誘電率が固定されてしまう。したがって、大きなキャパシタや長い線路長が必要な場合は、回路の構成が面積的に大きくなる。
【０００９】
シリコンカーバイド（ＳｉＣ）系トランジスタや窒化ガリウム（ＧａＮ）系トランジスタは、従来のシリコン（Ｓｉ）系トランジスタやガリウム砒素（ＧａＡｓ）系トランジスタに比べて、高い出力電力が得られる。しかしながら、ＳｉＣやＧａＮは、ＳｉやＧａＡｓに比べて高価なため、その複数のトランジスタ、複数の整合回路、複数のバイアス回路を１枚の半導体基板上に形成するＭＭＩＣでは材料費が高くなる。
【００１０】
本発明の目的は、マイクロ波・ミリ波における集積回路寸法を小型化し、安価なマルチチップモジュール構造を有する高周波回路を提供することにある。
【課題を解決するための手段】
【００１１】
上記目的を達成するための本発明の一態様によれば、複数のディスクリートトランジスタを形成する半導体基板と、キャパシタを形成する第１誘電体基板と、整合回路を形成する第２誘電体基板とを備え、前記複数のディスクリートトランジスタは直列接続されたマルチチップモジュール構造を有する高周波回路が提供される。
【発明の効果】
【００１２】
本発明によれば、マイクロ波・ミリ波における集積回路寸法を小型化し、安価なマルチチップモジュール構造を有する高周波回路を提供することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の第１の実施の形態に係るマルチチップモジュール構造を有する高周波回路の模式的平面パターン構成図。
【図２】図１に対応し、３段のディスクリートトランジスタＦＥＴ１〜ＦＥＴ３が直列に接続されて多段増幅回路を構成した模式的回路構成図。
【図３】図１のＩ−Ｉ線に沿う模式的断面構造図。
【図４】図１のＩＩ−ＩＩ線に沿う模式的断面構造図。
【図５】（ａ）本発明の第１の実施の形態に係るマルチチップモジュール構造を有する高周波回路に適用されるディスクリートトランジスタＦＥＴ３部分の拡大された模式的平面パターン構成図、（ｂ）図５（ａ）のＪ部分の拡大図。
【図６】ディスクリートトランジスタの構成例１であって、図５（ｂ）のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。
【図７】ディスクリートトランジスタの構成例２であって、図５（ｂ）のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。
【図８】ディスクリートトランジスタの構成例３であって、図５（ｂ）のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。
【図９】ディスクリートトランジスタの構成例４であって、図５（ｂ）のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。
【図１０】本発明の第２の実施の形態に係るマルチチップモジュール構造を有する高周波回路の模式的平面パターン構成図。
【図１１】図１０のＩＶ−ＩＶ線に沿う模式的断面構造図。
【図１２】図１０のＶ−Ｖ線に沿う模式的断面構造図。
【図１３】本発明の第２の実施の形態に係るマルチチップモジュール構造を有する高周波回路において、同一の半導体基板１６0上に配置されたディスクリートトランジスタＦＥＴ１〜ＦＥＴ３の入力端子Ｐｉから出力端子Ｐｏまでの信号の流れを説明する模式的平面パターン構成図。
【図１４】本発明の第２の実施の形態に係るマルチチップモジュール構造を有する高周波回路において、同一の半導体基板１６0上に配置されたディスクリートトランジスタＦＥＴ１〜ＦＥＴ３のゲート端子電極Ｇ１〜Ｇ３・ドレイン端子電極Ｄ１〜Ｄ３間を伝搬する信号の流れを説明する模式的平面パターン構成図。
【図１５】本発明の第２の実施の形態に係るマルチチップモジュール構造を有する高周波回路であって、同一の半導体基板１６0上に配置されたディスクリートトランジスタが奇数段配置された場合において、入力端子Ｐｉから出力端子Ｐｏまでの信号の流れを説明する模式的平面パターン構成図。
【図１６】本発明の第２の実施の形態の変形例に係るマルチチップモジュール構造を有する高周波回路において、同一の半導体基板１６0上に配置されたディスクリートトランジスタＦＥＴ１〜ＦＥＴ４の入力端子Ｐｉから出力端子Ｐｏまでの信号の流れを説明する模式的平面パターン構成図。
【図１７】本発明の第２の実施の形態の変形例に係るマルチチップモジュール構造を有する高周波回路において、同一の半導体基板１６0上に配置されたディスクリートトランジスタＦＥＴ１〜ＦＥＴ４のゲート端子電極・ドレイン端子電極間を伝搬する信号の流れを説明する模式的平面パターン構成図。
【図１８】本発明の第２の実施の形態に係るマルチチップモジュール構造を有する高周波回路であって、同一の半導体基板１６0上に配置されたディスクリートトランジスタが偶数段配置された場合において、入力端子Ｐｉから出力端子Ｐｏまでの信号の流れを説明する模式的平面パターン構成図。
【発明を実施するための形態】
【００１４】
次に、図面を参照して、本発明の実施の形態を説明する。以下において、同じ要素には同じ符号を付して説明の重複を避け、説明を簡略にする。図面は模式的なものであり、現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１５】
以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施の形態は、各構成部品の配置などを下記のものに特定するものでない。この発明の実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
【００１６】
[第１の実施の形態]
本発明の第１の実施の形態に係るマルチチップモジュール構造を有する高周波回路３０の模式的平面パターン構成は、図１に示すように、複数のディスクリートトランジスタＦＥＴ１〜ＦＥＴ３を形成する半導体基板１６1〜１６3と、キャパシタＣ１〜Ｃ４を形成する第１誘電体基板１４1〜１４4と、整合回路を形成する第２誘電体基板１８1,１８2とを備え、複数のディスクリートトランジスタＦＥＴ１〜ＦＥＴ３は直列接続されている。
【００１７】
複数のディスクリートトランジスタＦＥＴ１〜ＦＥＴ３は、それぞれ複数の別々の半導体基板１６1〜１６3上に形成されている。
【００１８】
半導体基板１６1〜１６3と、第１誘電体基板１４1〜１４4と、第２誘電体基板１８1,１８2は、１つのパッケージ基板１０上にフレーム部材１２に囲まれて配置され、１つのパッケージ内に収められている。
【００１９】
ディスクリートトランジスタＦＥＴ１〜ＦＥＴ３を搭載する複数の半導体基板１６1〜１６3は、パッケージ基板１０の表面上に直接マウントされていても良い。
【００２０】
また、半導体基板１６1〜１６3は、ディスクリートトランジスタＦＥＴ１〜ＦＥＴ３と、ディスクリートトランジスタＦＥＴ１〜ＦＥＴ３のゲート端子電極Ｇ１〜Ｇ３,ソース端子電極Ｓ１〜Ｓ３,およびドレイン端子電極Ｄ１〜Ｄ３のみを回路要素として含んでいても良い。
【００２１】
第１の実施の形態に係るマルチチップモジュール構造を有する高周波回路３０の模式的平面パターン構成上、複数のディスクリートトランジスタＦＥＴ１〜ＦＥＴ３の信号伝播方向は、各段ごとに互い違いになるように配置されていても良い。すなわち、図１に示すように、ディスクリートトランジスタＦＥＴ１のゲート端子電極Ｇ１からドレイン端子電極Ｄ１への信号伝搬方向と、ディスクリートトランジスタＦＥＴ２のゲート端子電極Ｇ２からドレイン端子電極Ｄ２への信号伝搬方向は、逆方向であり、ディスクリートトランジスタＦＥＴ２のゲート端子電極Ｇ２からドレイン端子電極Ｄ２への信号伝搬方向と、ディスクリートトランジスタＦＥＴ３のゲート端子電極Ｇ３からドレイン端子電極Ｄ３への信号伝搬方向は、逆方向である。
【００２２】
図１に対応する多段増幅回路の模式的回路構成は、図２に示すように表される。図２においては、３段のディスクリートトランジスタＦＥＴ１〜ＦＥＴ３が直列にカスケード接続されて多段増幅器を構成した例が示されている。
【００２３】
図１および図２に示すように、入力端子Ｐｉには、キャパシタＣ１が接続され、出力端子Ｐｏには、キャパシタＣ４が接続される。
【００２４】
入力端子ＰｉにキャパシタＣ１を介して接続されたゲート入力端子ｇ１には、ゲートバイアス電圧ＶGGによって、ゲート電圧Ｖgg１が供給される。
【００２５】
ゲート入力端子ｇ１は、入力伝送線路λg１を介してディスクリートトランジスタＦＥＴ１のゲート端子電極Ｇ１に接続される。
【００２６】
ディスクリートトランジスタＦＥＴ１のドレイン端子電極Ｄ１は、出力伝送線路λd１を介してドレイン出力端子ｄ１に接続される。
【００２７】
ドレイン出力端子ｄ１には、ドレインバイアス電圧ＶDDによって、ドレイン電圧Ｖdd１が供給される。
【００２８】
ドレイン出力端子ｄ１には、キャパシタＣ２が接続される。
【００２９】
ドレイン出力端子ｄ１にキャパシタＣ２を介して接続されたゲート入力端子ｇ２には、ゲートバイアス電圧ＶGGによって、ゲート電圧Ｖgg２が供給される。
【００３０】
ゲート入力端子ｇ２は、入力伝送線路λg２を介してディスクリートトランジスタＦＥＴ２のゲート端子電極Ｇ２に接続される。
【００３１】
ディスクリートトランジスタＦＥＴ２のドレイン端子電極Ｄ２は、出力伝送線路λd２を介してドレイン出力端子ｄ２に接続される。
【００３２】
ドレイン出力端子ｄ２には、ドレインバイアス電圧ＶDDによって、ドレイン電圧Ｖdd２が供給される。
【００３３】
ドレイン出力端子ｄ２には、キャパシタＣ３が接続される。
【００３４】
ドレイン出力端子ｄ２にキャパシタＣ３を介して接続されたゲート入力端子ｇ３には、ゲートバイアス電圧ＶGGによって、ゲート電圧Ｖgg３が供給される。
【００３５】
ゲート入力端子ｇ３は、入力伝送線路λg３を介してディスクリートトランジスタＦＥＴ３のゲート端子電極Ｇ３に接続される。
【００３６】
ディスクリートトランジスタＦＥＴ３のドレイン端子電極Ｄ３は、出力伝送線路λd３を介してドレイン出力端子ｄ３に接続される。
【００３７】
ドレイン出力端子ｄ３には、ドレインバイアス電圧ＶDDによって、ドレイン電圧Ｖdd３が供給される。
【００３８】
ドレイン出力端子ｄ３には、キャパシタＣ４が接続され、キャパシタＣ４は、出力端子Ｐｏに接続される。
【００３９】
ここで、複数のディスクリートトランジスタＦＥＴ１〜ＦＥＴ３の内、最終段に用いられるディスクリートトランジスタＦＥＴ３のゲート幅に対して、その前段に用いられるディスクリートトランジスタＦＥＴ２のゲート幅を狭く構成することによって、カスケード接続による多段増幅器を構成しても良い。
【００４０】
さらに、複数のディスクリートトランジスタＦＥＴ１〜ＦＥＴ３の内、第２段に用いられるディスクリートトランジスタＦＥＴ２のゲート幅に対して、第１段に用いられるディスクリートトランジスタＦＥＴ１のゲート幅を狭く構成することによって、カスケード接続による多段増幅器を構成しても良い。
【００４１】
なお、第１の実施の形態に係るマルチチップモジュール構造を有する高周波回路３０に用いるディスクリートトランジスタＦＥＴ１〜ＦＥＴ３としては、例えば、電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）などを適用することができる。
【００４２】
図１のＩ−Ｉ線に沿う模式的断面構造は、図３に示すように、パッケージ基板１０と、パッケージ基板１０上に配置された絶縁層２０と、絶縁層２０上に配置された入力ストリップライン２２1と、パッケージ基板１０上に配置された第１誘電体基板１４1,１４2と、パッケージ基板１０上に配置された半導体基板１６1とを備える。
【００４３】
第１誘電体基板１４1,１４2には、それぞれキャパシタＣ１,Ｃ２が配置され、半導体基板１６1には、ディスクリートトランジスタＦＥＴ１が配置される。
【００４４】
第１誘電体基板１４1の厚さｔを調整して、第１誘電体基板１４1をキャパシタ形成用基板として適用することもできる。第１誘電体基板１４1の厚さｔを変えてキャパシタ値を変化させることができるからである。同様に、第１誘電体基板１４1の誘電率を変えてキャパシタ値を変化させることもできる。
【００４５】
図１のＩＩ−ＩＩ線に沿う模式的断面構造は、図４に示すように、パッケージ基板１０と、パッケージ基板１０上に配置された絶縁層２０と、絶縁層２０上に配置された出力ストリップライン２２2と、パッケージ基板１０上に配置された第１誘電体基板１４3,１４4と、パッケージ基板１０上に配置された半導体基板１６3と、パッケージ基板１０上に配置された第２誘電体基板１８1,１８2とを備える。
【００４６】
第１誘電体基板１４3,１４4には、それぞれキャパシタＣ３,Ｃ４が配置され、半導体基板１６3には、ディスクリートトランジスタＦＥＴ３が配置される。
【００４７】
第２誘電体基板１８1,１８2には、それぞれ入力整合回路,出力整合回路が配置される。
【００４８】
図４に示すように、第１誘電体基板１４3,１４4、および第２誘電体基板１８1,１８2の厚さは、適宜変更することができる。また、誘電率を変えてキャパシタ値を調整し、配置される伝送線路の特性インピーダンスを調整することもできる。同様に、キャパシタ面積、配置されるスタブ長を大幅に短縮することもできる。
【００４９】
（素子構造）
第１の実施の形態に係るマルチチップモジュール構造を有する高周波回路において、適用されるディスクリートトランジスタＦＥＴ３部分の拡大された模式的平面パターン構成は、図５（ａ）に示すように表され、図５（ａ）のＪ部分の拡大図は、図５（ｂ）に示すように表される。また、第１の実施の形態に係るマルチチップモジュール構造を有する高周波回路に適用されるディスクリートトランジスタの構成例１〜４であって、図５（ｂ）のＩＩＩ−ＩＩＩ線に沿う模式的断面構成例１〜４は、それぞれ図６〜図９に示すように表される。尚、ディスクリートトランジスタＦＥＴ１〜ＦＥＴ２の断面構造もディスクリートトランジスタＦＥＴ３と同様に構成される。
【００５０】
第１の実施の形態に係るマルチチップモジュール構造を有する高周波回路において、ディスクリートトランジスタＦＥＴ３は、図５および図６〜図９に示すように、半絶縁性基板１１０と、半絶縁性基板１１０の第１表面に配置され,それぞれ複数のフィンガーを有するゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２と、半絶縁性基板１１０の第１表面に配置され,ゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２ごとに複数のフィンガーをそれぞれ束ねて形成した複数のゲート端子電極Ｇ３、複数のソース端子電極Ｓ３および複数のドレイン端子電極Ｄ３と、ソース端子電極Ｓ３の下部に配置されたＶＩＡホールＳＣ３と、半絶縁性基板１１０の第１表面と反対側の第２表面に配置され、ソース端子電極Ｓ３に対してＶＩＡホールＳＣ３を介して接続された裏面接地電極（図示省略）とを備える。
【００５１】
半絶縁性基板は、ＧａＡｓ基板、ＳｉＣ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＡｌＧａＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板、若しくはダイヤモンド基板のいずれかである。
【００５２】
（構造例１）
図５（ｂ）のＩＩＩ−ＩＩＩ線に沿う模式的断面構成として、ディスクリートトランジスタの構成例１は、図６に示すように、半絶縁性基板１１０と、半絶縁性基板１１０上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上に配置されたソースフィンガー電極１２０，ゲートフィンガー電極１２４およびドレインフィンガー電極１２２とを備える。窒化物系化合物半導体層１１２とアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８との界面には、２次元電子ガス（２ＤＥＧ：Two Dimensional Electron Gas）層１１６が形成されている。図６に示す構成例１では、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）が示されている。
【００５３】
（構造例２）
図５（ｂ）のＩＩＩ−ＩＩＩ線に沿う模式的断面構成として、ディスクリートトランジスタの構成例２は、図７に示すように、半絶縁性基板１１０と、半絶縁性基板１１０上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたソース領域１２６およびドレイン領域１２８と、ソース領域１２６上に配置されたソースフィンガー電極１２０，窒化物系化合物半導体層１１２上に配置されたゲートフィンガー電極１２４およびドレイン領域１２８上に配置されたドレインフィンガー電極１２２とを備える。窒化物系化合物半導体層１１２とゲートフィンガー電極１２４との界面には、ショットキーコンタクト（Schottky Contact）が形成されている。図７に示す構成例２では、金属−半導体電界効果トランジスタ（ＭＥＳＦＥＴ：Metal Semiconductor Field Effect Transistor）が示されている。
【００５４】
（構造例３）
図５（ｂ）のＩＩＩ−ＩＩＩ線に沿う模式的断面構成として、ディスクリートトランジスタの構成例３は、図８に示すように、半絶縁性基板１１０と、半絶縁性基板１１０上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上に配置されたソースフィンガー電極１２０およびドレインフィンガー電極１２２と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上のリセス部に配置されたゲートフィンガー電極１２４とを備える。窒化物系化合物半導体層１１２とアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８との界面には、２ＤＥＧ層１１６が形成されている。図８に示す構成例３では、ＨＥＭＴが示されている。
【００５５】
（構造例４）
図５（ｂ）のＩＩＩ−ＩＩＩ線に沿う模式的断面構成として、ディスクリートトランジスタの構成例４は、図９に示すように、半絶縁性基板１１０と、半絶縁性基板１１０上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上に配置されたソースフィンガー電極１２０およびドレインフィンガー電極１２２と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上の２段リセス部に配置されたゲートフィンガー電極１２４とを備える。窒化物系化合物半導体層１１２とアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８との界面には、２ＤＥＧ層１１６が形成されている。図１５に示す構成例４では、ＨＥＭＴが示されている。
【００５６】
また、上記の構成例４においては、活性領域以外の窒化物系化合物半導体層１１２を電気的に不活性な素子分離領域として用いている。ここで、活性領域とは、ソースフィンガー電極１２０、ゲートフィンガー電極１２４およびドレインフィンガー電極１２２の直下の２ＤＥＧ層１１６、ソースフィンガー電極１２０とゲートフィンガー電極１２４間およびドレインフィンガー電極１２２とゲートフィンガー電極１２４間の２ＤＥＧ層１１６からなる。上記の構成例４においては、この活性領域以外の窒化物系化合物半導体層１１２を電気的に不活性な素子分離領域として用いている。
【００５７】
素子分離領域の他の形成方法としては、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１８および窒化物系化合物半導体層１１２の深さ方向の一部まで、イオン注入により形成することもできる。イオン種としては、例えば、窒素（Ｎ）、アルゴン（Ａｒ）などを適用することができる。また、イオン注入に伴うドーズ量は、例えば、約１×１０14（ｉｏｎｓ／ｃｍ2）であり、加速エネルギーは、例えば、約１００ｋｅＶ〜２００ｋｅＶである。
【００５８】
素子分離領域上およびデバイス表面上には、パッシベーション用の絶縁層（図示省略）が形成されている。この絶縁層としては、例えば、ＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）法によって堆積された窒化膜、アルミナ（Ａｌ2Ｏ3）膜、酸化膜（ＳｉＯ2）、酸窒化膜（ＳｉＯＮ）などで形成することができる。
【００５９】
ソースフィンガー電極１２０およびドレインフィンガー電極１２２は、例えば、Ｔｉ／Ａｌなどで形成される。ゲートフィンガー電極１２４は、例えばＮｉ／Ａｕなどで形成することができる。
【００６０】
なお、ゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２の長手方向のパターン長は、マイクロ波／ミリ波／サブミリ波と動作周波数が高くなるにつれて、短く設定される。
【００６１】
第１の実施の形態によれば、キャパシタ面積、スタブ長を大幅に短縮することができ、マイクロ波・ミリ波における集積回路寸法の小型化を図ることができる。
【００６２】
第１の実施の形態によれば、複数のトランジスタ、複数の整合回路、複数のバイアス回路をパッケージ内に個々に配置、接続するため、パッケージとしての素子のサイズを小さくすることができる。
【００６３】
第１の実施の形態によれば、複数のトランジスタ、複数の整合回路、複数のバイアス回路をパッケージ内に個々に配置、接続するため、パッケージとしての素子のコストを安くすることができる。
【００６４】
第１の実施の形態によれば、整合回路を安価な誘電体基板上に形成し、高価な半導体の寸法を小型化し、安価なマルチチップモジュール構造を有する高周波回路を提供することができる。
【００６５】
第１の実施の形態によれば、マイクロ波・ミリ波における集積回路寸法を小型化し、安価なマルチチップモジュール構造を有する高周波回路を提供することができる。
【００６６】
[第２の実施の形態]
第２の実施の形態に係るマルチチップモジュール構造を有する高周波回路３０の模式的平面パターン構成は、図１０に示すように、複数のディスクリートトランジスタＦＥＴ１〜ＦＥＴ３を形成する半導体基板１６0と、キャパシタＣ１〜Ｃ４を形成する第１誘電体基板１４1〜１４4と、整合回路を形成する第２誘電体基板１８1,１８2とを備え、複数のディスクリートトランジスタＦＥＴ１〜ＦＥＴ３は直列接続されている。
【００６７】
複数のディスクリートトランジスタＦＥＴ１〜ＦＥＴ３は、同一の半導体基板１６0上に集積化形成されているため、第１の実施の形態に比べ、集精度が向上している。
【００６８】
半導体基板１６0と、第１誘電体基板１４1〜１４4と、第２誘電体基板１８1,１８2は、１つのパッケージ基板１０上にフレーム部材１２に囲まれて配置され、１つのパッケージ内に収められている。
【００６９】
ディスクリートトランジスタＦＥＴ１〜ＦＥＴ３を搭載する半導体基板１６0は、パッケージ基板１０の表面上に直接マウントされていても良い。
【００７０】
また、半導体基板１６0は、ディスクリートトランジスタＦＥＴ１〜ＦＥＴ３と、ディスクリートトランジスタＦＥＴ１〜ＦＥＴ３のゲート端子電極Ｇ１〜Ｇ３,ソース端子電極Ｓ１〜Ｓ３,およびドレイン端子電極Ｄ１〜Ｄ３のみを回路要素として含んでいても良い。
【００７１】
図１０に対応する多段増幅回路の模式的回路構成は、図２と同様に表される。同様に、３段のディスクリートトランジスタＦＥＴ１〜ＦＥＴ３が直列に、カスケード接続されて多段増幅器を構成している。
【００７２】
なお、第２の実施の形態に係るマルチチップモジュール構造を有する高周波回路３０に用いるディスクリートトランジスタＦＥＴ１〜ＦＥＴ３としては、第１の実施の形態と同様に、例えば、ＦＥＴ、ＨＥＭＴなどを適用することができる。
【００７３】
図１０に示すように、入力端子Ｐｉには、キャパシタＣ１が接続され、出力端子Ｐｏには、キャパシタＣ４が接続される。
【００７４】
入力端子ＰｉにキャパシタＣ１を介して接続されたゲート入力端子ｇ１には、ゲートバイアス電圧ＶGGによって、ゲート電圧Ｖgg１が供給される。
【００７５】
ゲート入力端子ｇ１は、入力伝送線路λg１を介してディスクリートトランジスタＦＥＴ１のゲート端子電極Ｇ１に接続される。
【００７６】
ディスクリートトランジスタＦＥＴ１のドレイン端子電極Ｄ１は、出力伝送線路λd１を介してドレイン出力端子ｄ１に接続される。
【００７７】
ドレイン出力端子ｄ１には、ドレインバイアス電圧ＶDDによって、ドレイン電圧Ｖdd１が供給される。
【００７８】
ドレイン出力端子ｄ１には、キャパシタＣ２が接続される。
【００７９】
ドレイン出力端子ｄ１にキャパシタＣ２を介して接続されたゲート入力端子ｇ２には、ゲートバイアス電圧ＶGGによって、ゲート電圧Ｖgg２が供給される。
【００８０】
ゲート入力端子ｇ２は、入力伝送線路λg２を介してディスクリートトランジスタＦＥＴ２のゲート端子電極Ｇ２に接続される。ここで、入力伝送線路λg２は、第１誘電体基板１４4上に配置されているため、第１の実施の形態に比べ、集精度が向上している。
【００８１】
ディスクリートトランジスタＦＥＴ２のドレイン端子電極Ｄ２は、出力伝送線路λd２を介してドレイン出力端子ｄ２に接続される。ここで、出力伝送線路λd２は、第１誘電体基板１４3上に配置されているため、第１の実施の形態に比べ、集精度が向上している。
【００８２】
ドレイン出力端子ｄ２には、ドレインバイアス電圧ＶDDによって、ドレイン電圧Ｖdd２が供給される。
【００８３】
ドレイン出力端子ｄ２には、キャパシタＣ３が接続される。
【００８４】
ドレイン出力端子ｄ２にキャパシタＣ３を介して接続されたゲート入力端子ｇ３には、ゲートバイアス電圧ＶGGによって、ゲート電圧Ｖgg３が供給される。
【００８５】
ゲート入力端子ｇ３は、入力伝送線路λg３を介してディスクリートトランジスタＦＥＴ３のゲート端子電極Ｇ３に接続される。
【００８６】
ディスクリートトランジスタＦＥＴ３のドレイン端子電極Ｄ３は、出力伝送線路λd３を介してドレイン出力端子ｄ３に接続される。
【００８７】
ドレイン出力端子ｄ３には、ドレインバイアス電圧ＶDDによって、ドレイン電圧Ｖdd３が供給される。
【００８８】
ドレイン出力端子ｄ３には、キャパシタＣ４が接続され、キャパシタＣ４は、出力端子Ｐoに接続される。
【００８９】
ここで、複数のディスクリートトランジスタＦＥＴ１〜ＦＥＴ３の内、最終段に用いられるディスクリートトランジスタＦＥＴ３のゲート幅に対して、その前段に用いられるディスクリートトランジスタＦＥＴ２のゲート幅を狭く構成することによって、カスケード接続による多段増幅器を構成しても良い。
【００９０】
さらに、複数のディスクリートトランジスタＦＥＴ１〜ＦＥＴ３の内、第２段に用いられるディスクリートトランジスタＦＥＴ２のゲート幅に対して、第１段に用いられるディスクリートトランジスタＦＥＴ１のゲート幅を狭く構成することによって、カスケード接続による多段増幅器を構成しても良い。
【００９１】
図１０のＩＶ−ＩＶ線に沿う模式的断面構造は、図１１に示すように、パッケージ基板１０と、パッケージ基板１０上に配置された絶縁層２０と、絶縁層２０上に配置された入力ストリップライン２２1と、パッケージ基板１０上に配置された第１誘電体基板１４1,１４2と、パッケージ基板１０上に配置された半導体基板１６0とを備える。
【００９２】
第１誘電体基板１４1,１４2には、それぞれキャパシタＣ１,Ｃ２が配置され、半導体基板１６0には、ディスクリートトランジスタＦＥＴ１が配置される。
【００９３】
第１誘電体基板１４1の厚さを調整して、第１誘電体基板１４1をキャパシタ形成基板として適用することもできる。第１誘電体基板１４1の厚さを変えてキャパシタ値を変化させることもできるからである。同様に、第１誘電体基板１４1の誘電率を変えてキャパシタ値を変化させることもできる。
【００９４】
図１０のＶ−Ｖ線に沿う模式的断面構造は、図１２に示すように、パッケージ基板１０と、パッケージ基板１０上に配置された絶縁層２０と、絶縁層２０上に配置された出力ストリップライン２２2と、パッケージ基板１０上に配置された第１誘電体基板１４3,１４4と、パッケージ基板１０上に配置された半導体基板１６0と、パッケージ基板１０上に配置された第２誘電体基板１８1,１８2とを備える。
【００９５】
第１誘電体基板１４3,１４4には、それぞれキャパシタＣ３,Ｃ４が配置され、半導体基板１６0には、ディスクリートトランジスタＦＥＴ３が配置される。
【００９６】
第２誘電体基板１８1,１８2には、それぞれ入力整合回路,出力整合回路が配置される。
【００９７】
図１２に示すように、第１誘電体基板１４3,１４4、および第２誘電体基板１８1,１８2の厚さは、適宜変更することができる。また、誘電率を変えてキャパシタ値を調整し、配置される伝送線路の特性インピーダンスを調整することもできる。同様に、キャパシタ面積、配置されるスタブ長を大幅に短縮することもできる。
【００９８】
（素子構造）
第２の実施の形態に係るマルチチップモジュール構造を有する高周波回路３０において、適用されるディスクリートトランジスタＦＥＴ３部分の模式的平面パターン構成は、図５（ａ）および図５（ｂ）と同様に表され、断面構造も図６〜図９と同様に表される。尚、ディスクリートトランジスタＦＥＴ１〜ＦＥＴ２もディスクリートトランジスタＦＥＴ３と同様に構成される。
【００９９】
（信号伝搬方向）
第２の実施の形態に係るマルチチップモジュール構造を有する高周波回路３０において、同一の半導体基板１６0上に配置されたディスクリートトランジスタＦＥＴ１〜ＦＥＴ３の入力端子Ｐｉから出力端子Ｐｏまでの信号の流れを説明する模式的平面パターン構成は、図１３に示すように表される。図１３において、半導体基板１６0の周辺部には、第２誘電体基板１８1,１８2が示され、第１誘電体基板１４1〜１４4は図示を省略されている。また、ドレイン端子電極Ｄ１からゲート端子電極Ｇ２への信号伝搬は、第２誘電体基板１８2上に示されているが、省略された第１誘電体基板１４2,１４4も含まれることは、図１０から明らかである。同様に、ドレイン端子電極Ｄ２からゲート端子電極Ｇ３への信号伝搬は、第２誘電体基板１８1上に示されているが、省略された第１誘電体基板１４3も含まれることは、図１０から明らかである。
【０１００】
また、ディスクリートトランジスタＦＥＴ１〜ＦＥＴ３のゲート端子電極Ｇ１〜Ｇ３・ドレイン端子電極Ｄ１〜Ｄ３間を伝搬する信号の流れを説明する模式的平面パターン構成は、図１４に示すように表される。
【０１０１】
第２の実施の形態に係るマルチチップモジュール構造を有する高周波回路３０は、図１３および図１４に示すように、直列接続された複数のディスクリートトランジスタＦＥＴ１〜ＦＥＴ３を形成する同一の半導体基板１６0と、キャパシタを形成する第１誘電体基板（図示省略）と、整合回路を形成する第２誘電体基板１８1,１８2と、半導体基板１６0と第１誘電体基板と第２誘電体基板１８1,１８2とを配置するパッケージ基板１０と、パッケージ基板１０の対向する辺に配置された入力端子Ｐｉおよび出力端子Ｐｏとを備え、複数のディスクリートトランジスタＦＥＴ１〜ＦＥＴ３の信号伝播方向が、各段ごとに互い違いになっている。
【０１０２】
複数のディスクリートトランジスタＦＥＴ１〜ＦＥＴ３の信号伝播方向は、各段ごとに互い違いになっている。すなわち、図１０および図１３〜図１４に示すように、ディスクリートトランジスタＦＥＴ１のゲート端子電極Ｇ１からドレイン端子電極Ｄ１への信号伝搬方向と、ディスクリートトランジスタＦＥＴ２のゲート端子電極Ｇ２からドレイン端子電極Ｄ２への信号伝搬方向は、逆方向であり、ディスクリートトランジスタＦＥＴ２のゲート端子電極Ｇ２からドレイン端子電極Ｄ２への信号伝搬方向と、ディスクリートトランジスタＦＥＴ３のゲート端子電極Ｇ３からドレイン端子電極Ｄ３への信号伝搬方向は、逆方向である。
【０１０３】
第２の実施の形態に係るマルチチップモジュール構造を有する高周波回路３０において、同一の半導体基板１６0上に配置されたディスクリートトランジスタＦＥＴが奇数段（ＦＥＴ１〜ＦＥＴ２ｋ＋１：ここでｋは、１以上の整数）配置された場合の入力端子Ｐｉから出力端子Ｐｏまでの信号の流れを説明する模式的平面パターン構成は、図１５に示すように表される。図１５において、半導体基板１６0の周辺部には、第２誘電体基板１８1,１８2が示され、第１誘電体基板１４1〜１４4は図示を省略されている。また、ドレイン端子電極Ｄ１からゲート端子電極Ｇ２への信号伝搬は、第２誘電体基板１８2上に示されているが、省略された第１誘電体基板１４2,１４4も含まれることは、図１３と同様である。同様に、ドレイン端子電極Ｄ２からゲート端子電極Ｇ３への信号伝搬は、第２誘電体基板１８1上に示されているが、省略された第１誘電体基板１４3も含まれることは、図１３と同様である。
【０１０４】
また、第２の実施の形態に係るマルチチップモジュール構造を有する高周波回路３０は、図１５に示すように、複数のディスクリートトランジスタは奇数段（ＦＥＴ１，ＦＥＴ２，…，ＦＥＴ２ｋ，ＦＥＴ２ｋ＋１：ここでｋは、１以上の整数）を備え、奇数段目のゲート端子電極およびドレイン端子電極間の信号伝搬方向は、入力端子Ｐｉと出力端子Ｐｏが配置された辺に垂直方向でかつ入力端子Ｐｉと出力端子Ｐｏ間の入出力信号伝搬方向に等しい。
【０１０５】
また、第２の実施の形態に係るマルチチップモジュール構造を有する高周波回路３０は、図１５に示すように、偶数段目のディスクリートトランジスタのゲート端子電極およびドレイン端子電極間の信号伝搬方向は、入力端子Ｐｉと出力端子Ｐｏが配置された辺に垂直方向でかつ入力端子Ｐｉと出力端子Ｐｏ間の入出力信号伝搬方向と逆方向である。
【０１０６】
ディスクリートトランジスタＦＥＴ１〜ＦＥＴ２ｋ＋１のゲート端子電極Ｇ１〜Ｇ２ｋ＋１からドレイン端子電極Ｄ１〜Ｄ２ｋ＋１への信号伝播方向は、各段ごとに互い違いになっている。すなわち、図１５に示すように、ディスクリートトランジスタＦＥＴ１のゲート端子電極Ｇ１からドレイン端子電極Ｄ１への信号伝搬方向と、ディスクリートトランジスタＦＥＴ２のゲート端子電極Ｇ２からドレイン端子電極Ｄ２への信号伝搬方向は、逆方向であり、ディスクリートトランジスタＦＥＴ２のゲート端子電極Ｇ２からドレイン端子電極Ｄ２への信号伝搬方向と、ディスクリートトランジスタＦＥＴ３のゲート端子電極Ｇ３からドレイン端子電極Ｄ３への信号伝搬方向は、逆方向であり、同様に拡張して、ディスクリートトランジスタＦＥＴ２ｋのゲート端子電極Ｇ２からドレイン端子電極Ｄ２ｋへの信号伝搬方向と、ディスクリートトランジスタＦＥＴ２ｋ＋１のゲート端子電極Ｇ２ｋ＋１からドレイン端子電極Ｄ２ｋ＋１への信号伝搬方向は、逆方向である。
【０１０７】
第２の実施の形態によれば、同一の半導体基板１６0上に配置されたディスクリートトランジスタＦＥＴが奇数段（ＦＥＴ１〜ＦＥＴ２ｋ＋１：ここでｋは、１以上の整数）配置された場合、パッケージ基板１０の対向する辺に入力端子Ｐｉと出力端子Ｐｏを配置することにより、入出力信号間のクロストークを良好に回避することができる。
【０１０８】
（変形例）
第２の実施の形態の変形例に係るマルチチップモジュール構造を有する高周波回路３０において、同一の半導体基板１６0上に配置されたディスクリートトランジスタＦＥＴ１〜ＦＥＴ４の入力端子Ｐｉから出力端子Ｐｏまでの信号の流れを説明する模式的平面パターン構成は、図１６に示すように表される。図１６においても、半導体基板１６0の周辺部には、第２誘電体基板１８1,１８2が示され、第１誘電体基板などは省略されている。
【０１０９】
また、ディスクリートトランジスタＦＥＴ１〜ＦＥＴ４のゲート端子電極・ドレイン端子電極間を伝搬する信号の流れを説明する模式的平面パターン構成は、図１７に示すように表される。
【０１１０】
第２の実施の形態の変形例に係るマルチチップモジュール構造を有する高周波回路３０においても、図１６〜図１７に示すように、直列接続された複数のディスクリートトランジスタＦＥＴ１〜ＦＥＴ４を形成する同一の半導体基板１６0と、キャパシタを形成する第１誘電体基板（図示省略）と、整合回路を形成する第２誘電体基板１８1,１８2と、半導体基板１６0と第１誘電体基板と第２誘電体基板１８1,１８2とを配置するパッケージ基板１０と、パッケージ基板１０の対向する辺に配置された入力端子Ｐｉおよび出力端子Ｐｏとを備え、複数のディスクリートトランジスタＦＥＴ１〜ＦＥＴ３の信号伝播方向が、各段ごとに互い違いになっている点は、第２の実施の形態と同様である。
【０１１１】
すなわち、図１６〜図１７に示すように、ディスクリートトランジスタＦＥＴ１のゲート端子電極Ｇ１からドレイン端子電極Ｄ１への信号伝搬方向と、ディスクリートトランジスタＦＥＴ２のゲート端子電極Ｇ２からドレイン端子電極Ｄ２への信号伝搬方向は、逆方向であり、ディスクリートトランジスタＦＥＴ２のゲート端子電極Ｇ２からドレイン端子電極Ｄ２への信号伝搬方向と、ディスクリートトランジスタＦＥＴ３のゲート端子電極Ｇ３からドレイン端子電極Ｄ３への信号伝搬方向は、逆方向であり、ディスクリートトランジスタＦＥＴ３のゲート端子電極Ｇ３からドレイン端子電極Ｄ３への信号伝搬方向と、ディスクリートトランジスタＦＥＴ４のゲート端子電極Ｇ４からドレイン端子電極Ｄ４への信号伝搬方向は、逆方向である。
【０１１２】
第２の実施の形態の変形例に係るマルチチップモジュール構造を有する高周波回路３０において、同一の半導体基板１６0上に配置されたディスクリートトランジスタＦＥＴが偶数段（ＦＥＴ１〜ＦＥＴ２ｍ：ここでｍは、１以上の整数）配置された場合の入力端子Ｐｉから出力端子Ｐｏまでの信号の流れを説明する模式的平面パターン構成は、図１８に示すように表される。図１８においても、半導体基板１６0の周辺部には、第２誘電体基板１８1,１８2が示され、第１誘電体基板などは図示を省略されている。
【０１１３】
第２の実施の形態の変形例に係るマルチチップモジュール構造を有する高周波回路３０において、複数のディスクリートトランジスタは偶数段（ＦＥＴ１〜ＦＥＴ２ｍ：ここでｍは、１以上の整数）を備え、各段のゲート端子電極Ｇ１〜Ｇ２ｍおよびドレイン端子電極Ｄ１〜Ｄ２ｍ間の信号伝搬方向は、入力端子Ｐｉと出力端子Ｐｏが配置された辺に平行方向でかつ入力端子Ｐｉと出力端子Ｐｏ間の入出力信号伝搬方向に垂直方向である。
【０１１４】
また、奇数段目のディスクリートトランジスタのゲート端子電極およびドレイン端子電極間の信号伝搬方向は、偶数段目のディスクリートトランジスタのゲート端子電極およびドレイン端子電極間の信号伝搬方向と逆方向である。
【０１１５】
すなわち、図１８に示すように、ディスクリートトランジスタＦＥＴ１のゲート端子電極Ｇ１からドレイン端子電極Ｄ１への信号伝搬方向と、ディスクリートトランジスタＦＥＴ２のゲート端子電極Ｇ２からドレイン端子電極Ｄ２への信号伝搬方向は、逆方向であり、ディスクリートトランジスタＦＥＴ２のゲート端子電極Ｇ２からドレイン端子電極Ｄ２への信号伝搬方向と、ディスクリートトランジスタＦＥＴ３のゲート端子電極Ｇ３からドレイン端子電極Ｄ３への信号伝搬方向は、逆方向であり、同様に拡張して、ディスクリートトランジスタＦＥＴ２ｍ−１のゲート端子電極Ｇ２ｍ−１からドレイン端子電極Ｄ２ｍ−１への信号伝搬方向と、ディスクリートトランジスタＦＥＴ２ｍのゲート端子電極Ｇ２ｍからドレイン端子電極Ｄ２ｍへの信号伝搬方向は、逆方向である。
【０１１６】
第２の実施の形態の変形例によれば、同一の半導体基板１６0上に配置されたディスクリートトランジスタＦＥＴが偶数段（ＦＥＴ１〜ＦＥＴ２ｍ：ここでｍは、１以上の整数）配置された場合、パッケージ基板１０の対向する辺に入力端子Ｐｉと出力端子Ｐｏを配置することにより、入出力信号間のクロストークを良好に回避することができる。
【０１１７】
第２の実施の形態および変形例によれば、キャパシタ面積、スタブ長を大幅に短縮することができ、マイクロ波・ミリ波における集積回路寸法の小型化を図ることができる。
【０１１８】
第２の実施の形態および変形例によれば、複数のトランジスタ、複数の整合回路、複数のバイアス回路をパッケージ内に個々に配置、接続するため、パッケージとしての素子のサイズを小さくすることができ、また、パッケージのコストを安価にすることができる。
【０１１９】
第２の実施の形態および変形例によれば、整合回路を安価な誘電体基板上に形成し、高価な半導体の寸法を小型化し、安価なマルチチップモジュール構造を有する高周波回路を提供することができる。
【０１２０】
第２の実施の形態および変形例によれば、第１の実施の形態に比べ、さらに集積回路寸法の小型化を図ることができる。
【０１２１】
第２の実施の形態および変形例によれば、マイクロ波・ミリ波における集積回路寸法を小型化し、安価なマルチチップモジュール構造を有する高周波回路を提供することができる。
【０１２２】
[その他の実施の形態]
上記のように、本発明は第１〜第２の実施の形態および変形例によって記載したが、この開示の一部をなす論述および図面は例示的なものであり、この発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
【０１２３】
なお、第１〜第２の実施の形態および変形例に係るマルチチップモジュール構造を有する高周波回路に適用するディスクリートトランジスタとしては、ＦＥＴ、ＨＥＭＴに限らず、ＬＤＭＯＳ（Laterally Diffused Metal-Oxide-Semiconductor Field Effect Transistor）やヘテロ接合バイポーラトランジスタ（ＨＢＴ：Hetero-junction Bipolar Transistor）などの増幅素子、メムス（ＭＥＭＳ：Micro Electro Mechanical Systems）素子なども適用できることは言うまでもない。
【０１２４】
また、第１〜第２の実施の形態および変形例に係るマルチチップモジュール構造を有する高周波回路に適用するディスクリートトランジスタのカスケード接続段数は、３段に限定されず、４段以上であっても良い。
【０１２５】
このように、本発明はここでは記載していない様々な実施の形態などを含む。
【産業上の利用可能性】
【０１２６】
本発明のマルチチップモジュール構造を有する高周波回路は、マイクロ波電力増幅器、ミリ波電力増幅器、高周波ＭＥＭＳ素子などの幅広い分野に適用可能である。
【符号の説明】
【０１２７】
１０…パッケージ基板
１２…フレーム部材
１６0、１６1〜１６3…半導体基板
１４1〜１４4…第１誘電体基板
１８1、１８2…第２誘電体基板
２０…絶縁層
２２1…入力ストリップライン
２２2…出力ストリップライン
３０…マルチチップモジュール構造を有する高周波回路
１１０…半絶縁性基板
１１２…窒化物系化合物半導体層（ＧａＮエピタキシャル成長層）
１１６…２次元電子ガス（２ＤＥＧ）層
１１８…アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）
１２０…ソースフィンガー電極
１２２…ドレインフィンガー電極
１２４…ゲートフィンガー電極
１２６…ソース領域
１２８…ドレイン領域
Ｐｉ…入力端子
Ｐｏ…出力端子
ＦＥＴ１〜ＦＥＴ２ｋ，ＦＥＴ２ｋ＋１，ＦＥＴ２ｍ−１，ＦＥＴ２ｍ…ディスクリートトランジスタ
Ｃ１〜Ｃ４…キャパシタ
λg１〜λg３…入力伝送線路
λd１〜λd３…出力伝送線路
Ｖｇｇ１〜Ｖｇｇ３…ゲート電圧
Ｖｄｄ１〜Ｖｄｄ３…ドレイン電圧
ＶGG…ゲートバイアス電圧
ＶDD…ドレインバイアス電圧
Ｓ１〜Ｓ３…ソース端子電極
ＳＣ３…ＶＩＡホール
Ｄ１〜Ｄ２ｋ，Ｄ２ｋ＋１，Ｄ２ｍ−１，Ｄ２ｍ…ドレイン端子電極
Ｇ１〜Ｇ２ｋ，Ｇ２ｋ＋１，Ｇ２ｍ−１，Ｇ２ｍ…ゲート端子電極
【特許請求の範囲】
【請求項１】
複数のディスクリートトランジスタを形成する半導体基板と、
キャパシタを形成する第１誘電体基板と、
整合回路を形成する第２誘電体基板と
を備え、前記複数のディスクリートトランジスタは直列接続されたことを特徴とするマルチチップモジュール構造を有する高周波回路。
【請求項２】
前記複数のディスクリートトランジスタは、同一の前記半導体基板上に形成されたことを特徴とする請求項１に記載のマルチチップモジュール構造を有する高周波回路。
【請求項３】
前記複数のディスクリートトランジスタは、それぞれ複数の別々の前記半導体基板上に形成されたことを特徴とする請求項１に記載のマルチチップモジュール構造を有する高周波回路。
【請求項４】
前記半導体基板と、前記第１誘電体基板と、前記第２誘電体基板は、１つのパッケージ基板上に配置され、１つのパッケージ内に収められ、かつ、前記ディスクリートトランジスタを搭載する前記半導体基板は、前記パッケージ基板の表面上に直接マウントされていることを特徴とする請求項１または３に記載のマルチチップモジュール構造を有する高周波回路。
【請求項５】
前記半導体基板は、前記ディスクリートトランジスタと、前記ディスクリートトランジスタのゲート端子電極,ソース端子電極,およびドレイン端子電極のみを回路要素として含むことを特徴とする請求項１〜４のいずれか１項に記載のマルチチップモジュール構造を有する高周波回路。
【請求項６】
前記複数のディスクリートトランジスタの内、最終段に用いられるディスクリートトランジスタのゲート幅に対して、その前段に用いられるディスクリートトランジスタのゲート幅が狭いことを特徴とする請求項１〜５のいずれか１項に記載のマルチチップモジュール構造を有する高周波回路。
【請求項７】
前記複数のディスクリートトランジスタのゲート端子電極およびドレイン端子電極間の信号伝播方向が、各段ごとに互い違いになっていることを特徴とする請求項１〜６のいずれか１項に記載のマルチチップモジュール構造を有する高周波回路。
【請求項８】
直列接続された複数のディスクリートトランジスタを形成する同一の半導体基板と、
キャパシタを形成する第１誘電体基板と、
整合回路を形成する第２誘電体基板と、
前記半導体基板と前記第１誘電体基板と前記第２誘電体基板とを配置するパッケージ基板と、
前記パッケージ基板の対向する辺に配置された入力端子および出力端子と
を備え、前記複数のディスクリートトランジスタのゲート端子電極およびドレイン端子電極間の信号伝播方向が、各段ごとに互い違いになっていることを特徴とするマルチチップモジュール構造を有する高周波回路。
【請求項９】
前記複数のディスクリートトランジスタは奇数段を備え、奇数段目のゲート端子電極およびドレイン端子電極間の信号伝搬方向は、前記入力端子と前記出力端子が配置された辺に垂直方向でかつ前記入力端子と前記出力端子間の入出力信号伝搬方向に等しいことを特徴とする請求項８に記載のマルチチップモジュール構造を有する高周波回路。
【請求項１０】
偶数段目のディスクリートトランジスタのゲート端子電極およびドレイン端子電極間の信号伝搬方向は、前記入力端子と前記出力端子が配置された辺に垂直方向でかつ前記入出力信号伝搬方向と逆方向であることを特徴とする請求項９に記載のマルチチップモジュール構造を有する高周波回路。
【請求項１１】
前記複数のディスクリートトランジスタは偶数段を備え、各段のゲート端子電極およびドレイン端子電極間の信号伝搬方向は、前記入力端子と前記出力端子が配置された辺に平行方向でかつ前記入力端子と前記出力端子間の入出力信号伝搬方向に垂直方向であることを特徴とする請求項８に記載のマルチチップモジュール構造を有する高周波回路。
【請求項１２】
奇数段目のディスクリートトランジスタのゲート端子電極およびドレイン端子電極間の信号伝搬方向は、偶数段目のディスクリートトランジスタのゲート端子電極およびドレイン端子電極間の信号伝搬方向と逆方向であることを特徴とする請求項１１に記載のマルチチップモジュール構造を有する高周波回路。
【請求項１３】
前記複数のディスクリートトランジスタは、
半絶縁性基板と、
前記半絶縁性基板の第１表面に配置され,それぞれ複数のフィンガーを有するゲートフィンガー電極、ソースフィンガー電極およびドレインフィンガー電極と、
前記半絶縁性基板の第１表面に配置され,前記ゲートフィンガー電極、前記ソースフィンガー電極および前記ドレインフィンガー電極ごとに複数のフィンガーをそれぞれ束ねて形成した複数のゲート端子電極、複数のソース端子電極およびドレイン端子電極と、
前記ソース端子電極の下部に配置されたＶＩＡホールと、
前記半絶縁性基板の第１表面と反対側の第２表面に配置され、前記ソース端子電極に対して前記ＶＩＡホールを介して接続された接地電極と
を備えることを特徴とする請求項１〜１２のいずれか１項に記載のマルチチップモジュール構造を有する高周波回路。
【請求項１４】
前記半絶縁性基板は、ＧａＡｓ基板、ＳｉＣ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＡｌＧａＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板、若しくはダイヤモンド基板のいずれかであることを特徴とする請求項１３に記載のマルチチップモジュール構造を有する高周波回路。
【請求項１】
複数のディスクリートトランジスタを形成する半導体基板と、
キャパシタを形成する第１誘電体基板と、
整合回路を形成する第２誘電体基板と
を備え、前記複数のディスクリートトランジスタは直列接続されたことを特徴とするマルチチップモジュール構造を有する高周波回路。
【請求項２】
前記複数のディスクリートトランジスタは、同一の前記半導体基板上に形成されたことを特徴とする請求項１に記載のマルチチップモジュール構造を有する高周波回路。
【請求項３】
前記複数のディスクリートトランジスタは、それぞれ複数の別々の前記半導体基板上に形成されたことを特徴とする請求項１に記載のマルチチップモジュール構造を有する高周波回路。
【請求項４】
前記半導体基板と、前記第１誘電体基板と、前記第２誘電体基板は、１つのパッケージ基板上に配置され、１つのパッケージ内に収められ、かつ、前記ディスクリートトランジスタを搭載する前記半導体基板は、前記パッケージ基板の表面上に直接マウントされていることを特徴とする請求項１または３に記載のマルチチップモジュール構造を有する高周波回路。
【請求項５】
前記半導体基板は、前記ディスクリートトランジスタと、前記ディスクリートトランジスタのゲート端子電極,ソース端子電極,およびドレイン端子電極のみを回路要素として含むことを特徴とする請求項１〜４のいずれか１項に記載のマルチチップモジュール構造を有する高周波回路。
【請求項６】
前記複数のディスクリートトランジスタの内、最終段に用いられるディスクリートトランジスタのゲート幅に対して、その前段に用いられるディスクリートトランジスタのゲート幅が狭いことを特徴とする請求項１〜５のいずれか１項に記載のマルチチップモジュール構造を有する高周波回路。
【請求項７】
前記複数のディスクリートトランジスタのゲート端子電極およびドレイン端子電極間の信号伝播方向が、各段ごとに互い違いになっていることを特徴とする請求項１〜６のいずれか１項に記載のマルチチップモジュール構造を有する高周波回路。
【請求項８】
直列接続された複数のディスクリートトランジスタを形成する同一の半導体基板と、
キャパシタを形成する第１誘電体基板と、
整合回路を形成する第２誘電体基板と、
前記半導体基板と前記第１誘電体基板と前記第２誘電体基板とを配置するパッケージ基板と、
前記パッケージ基板の対向する辺に配置された入力端子および出力端子と
を備え、前記複数のディスクリートトランジスタのゲート端子電極およびドレイン端子電極間の信号伝播方向が、各段ごとに互い違いになっていることを特徴とするマルチチップモジュール構造を有する高周波回路。
【請求項９】
前記複数のディスクリートトランジスタは奇数段を備え、奇数段目のゲート端子電極およびドレイン端子電極間の信号伝搬方向は、前記入力端子と前記出力端子が配置された辺に垂直方向でかつ前記入力端子と前記出力端子間の入出力信号伝搬方向に等しいことを特徴とする請求項８に記載のマルチチップモジュール構造を有する高周波回路。
【請求項１０】
偶数段目のディスクリートトランジスタのゲート端子電極およびドレイン端子電極間の信号伝搬方向は、前記入力端子と前記出力端子が配置された辺に垂直方向でかつ前記入出力信号伝搬方向と逆方向であることを特徴とする請求項９に記載のマルチチップモジュール構造を有する高周波回路。
【請求項１１】
前記複数のディスクリートトランジスタは偶数段を備え、各段のゲート端子電極およびドレイン端子電極間の信号伝搬方向は、前記入力端子と前記出力端子が配置された辺に平行方向でかつ前記入力端子と前記出力端子間の入出力信号伝搬方向に垂直方向であることを特徴とする請求項８に記載のマルチチップモジュール構造を有する高周波回路。
【請求項１２】
奇数段目のディスクリートトランジスタのゲート端子電極およびドレイン端子電極間の信号伝搬方向は、偶数段目のディスクリートトランジスタのゲート端子電極およびドレイン端子電極間の信号伝搬方向と逆方向であることを特徴とする請求項１１に記載のマルチチップモジュール構造を有する高周波回路。
【請求項１３】
前記複数のディスクリートトランジスタは、
半絶縁性基板と、
前記半絶縁性基板の第１表面に配置され,それぞれ複数のフィンガーを有するゲートフィンガー電極、ソースフィンガー電極およびドレインフィンガー電極と、
前記半絶縁性基板の第１表面に配置され,前記ゲートフィンガー電極、前記ソースフィンガー電極および前記ドレインフィンガー電極ごとに複数のフィンガーをそれぞれ束ねて形成した複数のゲート端子電極、複数のソース端子電極およびドレイン端子電極と、
前記ソース端子電極の下部に配置されたＶＩＡホールと、
前記半絶縁性基板の第１表面と反対側の第２表面に配置され、前記ソース端子電極に対して前記ＶＩＡホールを介して接続された接地電極と
を備えることを特徴とする請求項１〜１２のいずれか１項に記載のマルチチップモジュール構造を有する高周波回路。
【請求項１４】
前記半絶縁性基板は、ＧａＡｓ基板、ＳｉＣ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＡｌＧａＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板、若しくはダイヤモンド基板のいずれかであることを特徴とする請求項１３に記載のマルチチップモジュール構造を有する高周波回路。
【図２】
【図３】
【図４】
【図６】
【図７】
【図８】
【図９】
【図１１】
【図１２】
【図１３】
【図１５】
【図１６】
【図１８】
【図１】
【図５】
【図１０】
【図１４】
【図１７】
【図３】
【図４】
【図６】
【図７】
【図８】
【図９】
【図１１】
【図１２】
【図１３】
【図１５】
【図１６】
【図１８】
【図１】
【図５】
【図１０】
【図１４】
【図１７】
【公開番号】特開２０１１−６６３８０（Ｐ２０１１−６６３８０Ａ）
【公開日】平成２３年３月３１日（２０１１．３．３１）
【国際特許分類】
【出願番号】特願２０１０−４８１５５（Ｐ２０１０−４８１５５）
【出願日】平成２２年３月４日（２０１０．３．４）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２３年３月３１日（２０１１．３．３１）
【国際特許分類】
【出願日】平成２２年３月４日（２０１０．３．４）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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