マルチビームマイクロ電子工学的電子放出デバイス
開示された事項は、複数の電子線放出マイクロソースから成った第１の構造と、第１の構造によって放出された電子を収集するための、また前記収集に続いて二次電子放出を実行するための、第１の構造とは対抗する側の第２の構造と、を有する数個の電子ビームを備えた電子放出デバイスに関する。本発明は特に、直接書き込みリソグラフィの分野に適合する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電子放出デバイスに関し、特に、同時に数個の電子ビームを放出することができ、数個の平行な初期電子放出ソース（源）を有し、初期ソースから電子を収集するための、また前記収集に続いて数個の二次電子ビームを放出するための手段に関係付けられた「マルチビーム」の放出デバイスに係る。
【０００２】
本発明は、特に、例えば集積回路または／およびマイクロシステムを形成するためのプロセスの際に薄膜の直接書き込みリソグラフィの分野での適用を見いだす。
【背景技術】
【０００３】
集積回路、または／および、ＭＥＭＳ（マイクロ電気機械システム）などのミクロ構造のようなマイクロ電子デバイスの製造の状況では、薄膜に形成するためにもたらされるパターンの最小解像度または限界寸法を小さくしようと絶えず追求がされている。
【０００４】
薄膜における１個または数個のパターンの形成は、通常、例えば感光性の樹指をベースとし、照明光線、特に紫外線を用い、前記薄膜に形成しようとするパターンを複写するマスクを通して層に光に露光する、フォトリソグラフィプロセスを含んでいる。その時、樹指層に形成されるパターンの最小解像度は、使われる光線の波長に依存する。今日このようなプロセスで使用される波長は益々短くなっており、そのフォトリソグラフィプロセスのコストを益々高価にし、そのプロセスを有用な波長の限界領域、特に紫外線の領域により近付けている。その結果、これらのプロセスは、パターンの最小測定値または限界寸法をさらに縮小することは困難と思しきことを超越して、解像度の限界に達する間際である。
【０００５】
特に電子ビームによるマスクを利用しないリソグラフィプロセスが登場し、「直接書き込みリソグラフィ」として知られる。このようなビームを用いて得られるような最小解像度は、ＵＶ光線フォトリソグラフィプロセスを用いて得ることができる最小解像度よりも小さい。
【０００６】
例えば５から２０ｎｍ径の幅の電子の単一ビームを用いた直接書き込みリソグラフィデバイスが作られた。ビーム幅のこのような範囲は、特に、露光について、または限定された大きさの薄膜の領域への書き込みについて限定された工業的生産の範囲内において、薄膜の長い書き込み時間と装置のそのような用途をもたらす。
【０００７】
直接書き込みリソグラフィの書き込み時間を減らすために、非特許文献１に記載された解決策は、数個の電子ビームを用いて書き込みまたは薄膜の平行な数個の領域のリソグラフィを実行するために、電子エミッター（放出体）のマトリックスを使うことにある。従来技術による、そのようなマトリックスを備えた「マルチビーム」の電子放出デバイスの例を、図１Ａに示す。
【０００８】
このマトリックスは半導体基板１０上に形成され、複数の電子エミッター、または電子エミッター画素１１ａ、１１ｂ、例えば「コールドエミッター(cold emitter)」としても知られた電界効果型エミッターを有することができる。これらのエミッター１１ａ、１１ｂは、それぞれ、金属層１３上に存在し、抽出ゲート１５に両側が囲まれたマイクロチップ１２から形成することができる。このようなマイクロチップ１２は、エミッター−真空バリアを通したトンネル効果による放出の原理を利用する。エミッター１１ａと１１ｂによって放出された電子ビームの強度は、それぞれのエミッター１１ａ、１１ｂに特化したそれぞれの制御回路１６ａ、１６ｂによって調節することができる。
【０００９】
このようなマトリックスの使用に関連した第１の不利点は、強度の観点からの均一性の欠如であって、異なるエミッター１１ａと１１ｂからのビーム間で現出しうる。この均一性の欠如について、図２Ａで、エミッター１１ａとエミッター１１ｂのそれぞれの電流−電圧特性を表現した曲線Ｃ１およびＣ２を用いて示した。これらの不安定性は、特に、マイクロチップ１２が形成された方法、とりわけ前記各マイクロチップ１２間の形状、または／および、大きさの違いに起因するものでありうる。
【００１０】
それぞれのエミッター素子１１ｂも特定の不安定性、特に放出するビームの「空間的」不安定性を経験しうる。このような不安定性を、図２Ｂで、電子ビーム２０の間の幅変動を用いて示した。それらのビームは、マイクロチップ１２によってある時刻ｔ１に放出されて所定の幅を持ち、時間ｔ１より後の他の時刻ｔ２に放出されたその同じビーム２１は、所定の幅とは異なる幅を持つ。これらの不安定性は、エミッター１１ｂの同じマイクロチップ１２上における数個の異なる放出サイトの存在に起因するものである。
【００１１】
それぞれのエミッター素子１１ｂは、放出するビームの強度に関して、時間にわたる不安定性（図２Ｃ）を経験することもある。これらの不安定性は、マイクロチップ１２が提供された電子エミッターサイトの数の、時間にわたる変動に起因しうる。
【００１２】
このようなデバイスを用いて、例えば樹指をベースとする薄膜のリソグラフィを実行するためには、前記樹指上に堆積される電荷の量を制御することが必要である。この電荷の制御は、放出された電流／露出時間の組み合わせを適切に制御することを必要とし、そしてこれはマトリックスのそれぞれの個々のエミッターのために保持される。上記で挙げた不利点と不安定性はこの制御を困難にする。エミッターの安定性は、真空の質と、さらに、特に、樹指書き込みによって生じた脱ガスに起因して、内部でリソグラフィが実行される囲い内に存在するガスの性質によっても影響されうる。上記で引き起こされた異なる問題を埋め合わせるための解決策は、それぞれのエミッター１１ａ、１１ｂについてのそれぞれの制御回路１６ａ、１６ｂとして、例えばＣＭＯＳ（相補型金属酸化物半導体(Complementary Metal Oxide Semiconductor)）タイプの特定の調整集積回路（ＡＳＩＣ：用途特定された集積回路(Application Specific Integrated Circuit)）を使うことにある。このタイプの近接回路は場所を取り、そのために、マトリックスが備えることのできるエミッターの数をかなり制限する。さらに、これらの制御回路は、エミッター１１ａ、１１ｂが十分な信号対雑音比を持つならば、正しい動作を持つことができる。特定のケースで、エミッター１１ａ、１１ｂによって放出された電流における変動があまりにも急激、または／および、あまりにも激しいならば、ＡＳＩＣ制御回路はもはや補正を実行することが可能ではない。
【非特許文献１】L. R. Baylorら著、「デジタル静電ｅ−ビームアレイリソグラフィ構想からの初期のリソグラフィ結果(Initial lithography results from the digital electrostatic e-beam array lithography concept)」J. Vac. Sci. Technol. B22(6),２００４年１１月／１２月
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明は、特に、電子ビームの時間的および空間的な不安定性の現象、並びに、「マルチビーム」電子放出デバイスにおける前記ビーム間での均一性の欠如を減らすことを可能にするものである。
【課題を解決するための手段】
【００１４】
本発明は、特にマイクロ電子工学的、および／または、薄膜に形成され、数個の電子ビームを放出することができる電子放出デバイスであって、
・少なくとも１個の第１の基板と、前記第１の基板上に形成されたＮ１個（ここにＮ１は１より大きな整数である）の電子のマイクロソースとを有する第１の手段と、
・前記マイクロソースから放出された電子の収集、およびこの収集に続いて他の電子を放出することができる第２の手段であって、前記マイクロソースと対向する側（反対側）に位置し、「収集層」として知られる少なくとも１個の層を有し、内部に複数の二次電子エミッター、例えば複数またはＮ２個（Ｎ２＞１）の開口が形成された第２の手段と、
を備えることを特徴とするマイクロ電子工学的電子放出デバイスに関する。
【００１５】
開口の数Ｎ２はマイクロソースの数Ｎ１と異なることが可能で、例えばマイクロソースの数Ｎ１より少ないか、または多いことが可能である。これにより、異なった初期電子ソースからの電子の収集に起因して、開口のそれぞれが二次電子ビームを放出することができる。Ｎ１は、例えば１００*Ｎ２より大きいか、またはそれに等しくできる。あるいは、１０００*Ｎ２より大きいか、それに等しくできる。
【００１６】
特定のマイクロソースは、必要に応じて開口の対向する側に位置していてもよいが、１個または数個のマイクロソースは、収集層の開口加工されていない部分の対向する側に位置することができる。例えば、収集層における特定の開口加工されていない部分は、対向する側に位置した電子のマイクロソースによって攻撃されうる。
【００１７】
開口は、１から５０ナノメートル、または１から１００ナノメートルであるような、ナノメートルサイズの直径を持ち、ナノメートル級の大きさの二次電子ソースを形成することができ、あるいは「ナノソース(nanosource)」と命名されることになるソースを形成することができる。
【００１８】
このようなデバイスにより放出される電子ビームの均一性は、従来技術のデバイスと比較して改善される。この均一性は、第１の手段に属する初期エミッターが製造される方式よりも、二次エミッターまたは第２の手段に属する開口が製造される方式に、より依存する。
【００１９】
このようなデバイスによって放出されたそれぞれのビームの時間的な安定性も、従来技術のデバイスにより放出されたビームと比較して、改善することができる。不安定性は、因子√Ｋにまで減らすことができる。ここに、Ｋは、二次エミッターまたは第２の手段の開口の数と比較した、マイクロソースまたは第１の手段の初期エミッターの数である。
【００２０】
このようなデバイスのマイクロソースの数は多くできる。これらのマイクロ−ソースは二次ソースと関連するので、このようなデバイスは、数個のマイクロソースのいくつかの故障がデバイスの動作を混乱させないか、または極めて少ししか混乱させない限りにおいて、また特に第２の手段からの二次ビームの形成において、信頼度に関しても改善される。
【００２１】
このようなデバイスでは、マイクロソースまたは／および開口は、マトリックスに配列させることができる。第１の手段は画素のマトリックスを有することができ、そレーザに対して、それぞれの画素は数個のマイクロソースを有し、そしてナノ−ソースまたは第２の手段の開口に関連する。
【００２２】
いくつかの可能な実施の態様によれば、マイクロソースは、例えばマイクロチップ、「スピンドチップ」(Spindt tips)、または、カーボン・ナノチューブ、あるいは電子を放出することができるナノ亀裂とすることができる。
【００２３】
収集層は二次放出に好都合な材料、または１より大きな二次電子放出係数の材料を有することができる。
【００２４】
第１の手段は、カソード（陰極）の役割を果たす１つの素子、またはカソード群の役割を果たすいくつかの素子群と、カソード毎の複数のマイクロソースとを有することができる。これらの異なるカソードはマトリックスに応じて配列することができる。
【００２５】
一つの可能な実施の態様によれば、第１の手段と第２の手段とは「ハイブリッド化」されうるか、または、１つまたは数個の導体素子、例えば構造体を形成する金属ビード(bead)によって集積化することができる。
【００２６】
第２の手段の収集層は、数枚の薄膜のスタックに属することができる。このスタックは、収集層の両方の側の上に、第１の電極を形成することができる少なくとも１つの導体層と、第２の電極を形成することができる少なくとも１つの他の導体層とを有することができる。
【００２７】
これらの電極は、それらが極性を持っている時に、放出された二次電子を方向付けることを可能にする電界を印加するために、または前記開口に向かって収集層によって送り返すために、そしてこれらの電子を前記開口を通過する時に加速するために、提供することができる。
【００２８】
第１の手段と第２の手段が１個または数個の導体素子、例えば導電性ビード(bead)によって取り付けられるケースでは、第１の電極と第２の電極は、第１の基板に集積された１個または数個の回路を用いて極性を持たせることができる。これによって、これらの供給回路は、前記導体素子によって第１および第２の電極に電気的に接続される。
【００２９】
一つの可能な実施の態様によれば、収集層は絶縁材料、一例としてＭｇＯのような１より大きな二次電子放出係数の他の絶縁材料で覆われうる例えばセラミック材料をベースとする薄膜とすることができる。
【００３０】
本発明によるマイクロ電子工学的電子放出デバイスは、第１の基板に集積されたマイクロソースアドレス指定回路、をさらに有することができる。このアドレス指定回路は、必要に応じてマイクロソースのすべてに共通とすることができる。この回路によって実行されるアドレス指定は、「アクティブマトリクス」タイプのものとすることができる。
【００３１】
このようなデバイスを製造するための制約も、従来技術のデバイスと比較して、特にアドレス指定回路に関して減少する。本発明によるデバイスは、ＡＳＩＣタイプアドレス指定回路よりも単純で扱いにくさの少ないアドレス指定回路を有することができる。本発明によるデバイスにおける多い数のマイクロソースを並列で動作させる可能性を与えられば、マイクロソース毎に必要とされる電流は減少する。例えば、本発明によるデバイスのアドレス指定回路によって印加されるマイクロソース制御電圧の範囲は、従来技術のデバイスにおいて印加されるものよりも小さくてよい。これは、さらに高速技術チャネルにおける集積化されたアドレス指定回路を作ることを可能にし、従来技術による電子エミッターデバイスのアドレス指定回路よりも低い電圧範囲を用いることができる。
【００３２】
制御回路またはアドレス指定集積回路を製造するための制約を減少すること、および、この減少にリンクした第１の基板においてスペースを節約することは、重要な書き込みパスバンドと、従来技術によるデバイスではないデバイスによって放出されたビームのそれぞれの一層速い書込み速度とを得ることを可能にする。
【００３３】
代案の実施の態様によれば、本発明によるマイクロ電子工学的電子放出デバイスは、マイクロソースの前記複数のものの中で、第１の導電領域上に存在するマイクロソースであって、第１の導電領域または半導体領域を用いて第１のカソードを形成する第１の複数のマイクロソースと、第２の導電領域上に存在するマイクロソースであって、第２の導電領域または半導体領域を用いて、第１の領域から分離され、またはそれとは無関係の、またはそれに接触していない第２のカソードを形成する少なくとも１つの他の複数のマイクロソースと、を有することができる。
【００３４】
例えば、第１の手段は、第１の基板上に、少なくとも１つの第１のカソードと、第１のカソードから分離されるか無関係で、第１のカソードと同じアドレス指定回路を共有する少なくとも１つの第２のカソードとを有することができる。
【００３５】
上記のように規定された数個のビームを放出することができるマイクロ電子デバイスを有する直接書き込みリソグラフィデバイスは、本発明の範囲内で提供される。
【００３６】
このリソグラフィデバイスは、電子ビームを合焦点する手段、例えば静電デバイスまたは／および磁気デバイス、例えば磁気射出システム、または静電レンズおよび／または磁気レンズを組み合わせたシステム、をさらに有することができる。このようなリソグラフィデバイスはアノード（陽極）を形成する手段を、さらに有することができる。このアノードは、例えばパターンを形成させたい薄膜で覆われ、極性を持たせた半導体ウェーハ、とすることができる。
【００３７】
上記のように規定された数個のビームを放出することができるデバイスを有する集積回路、薄膜で覆われた半導体ウェーハ、チップ、またはフォトリソグラフィマスクのような、マイクロ電子デバイスを検査するためのデバイスも、本発明の範囲内で提供される。
【発明を実施するための最良の形態】
【００３８】
添付された図面を参照して純粋に情報として与えられ、そして決して限定するものではない実施形態の説明を読んだ後に、本発明は一層良く理解されるであろう。
【００３９】
異なる図面における同一の、類似の、または同等の部分は、一の図から他の図への進行を容易にするように同じ参照符号を有する。
【００４０】
図面の読み取りを容易にするために、図面で表された異なる部分は必ずしも同じ縮尺ではない。
【００４１】
さて、数個の電子ビームを放出することのできる、本発明によって使われるマイクロ電子工学的デバイスを、図３Ａに関連して説明する。
【００４２】
このデバイスは、第１に、薄膜で形成され、数個の電子ビームを放出することができる第１の構造または第１の手段１１５を有する。これらの第１の手段１１５は、例えば半導体材料をベースとする基板１００を有し、上記半導体材料上部には、複数の電子エミッター素子１０５、例えば電界効果または「コールドエミッター」タイプのエミッターが存在する。これらの電子エミッター素子１０５はマトリックスの形態で配列することができ、そして「画素」としても知られることになる。
【００４３】
それぞれの素子または画素１０５は、「マイクロソース」として知られる複数の初期電子ソースを有することができる。これは、例えばマイクロチップ１０１あるいは半導体または導体材料をベースとして「スピンドチップ」として知られるチップで、１または数マイクロメートル程度でありうる高さ、例えば１μｍの高さである。画素１０５のマイクロチップ１０１は、抽出ゲートによって両方の側が囲まれうる。この抽出ゲートは、例えばＡｌ、またはＴｉ、またはＴｉＮ、またはＮｂのような金属であるゲート材料１０３をベースとし、またゲート材料１０３は、例えばＳｉＯ２またはＨｆＯ２をベースとするゲート絶縁膜１０４の上に存在し、ゲート絶縁膜１０４はそれ自身が導体または半導体領域１０２上に存在する。
【００４４】
１つの可能性（図示せず）によれば、画素１０５は数個の並列なマイクロソース、例えば開口加工されたゲートの材料の層の開口内に配列された並列なマイクロチップを有することができる。
【００４５】
素子または画素１０５はカソードとしての役割を果たすことのできる導体または半導体領域を有することができ、その領域上にマイクロソースが形成される。それぞれの素子または画素１０５は、必要に応じて導体または半導体領域１０２を有することができ、その領域上にはマイクロソースが形成され、そして他の画素のそれぞれの導体領域から分離されるか、それとは無関係にされるか、またはそれに接触しないようにされうる。
【００４６】
第１の手段１１５は、例えば１００*１００個の画素１０５から１０００*１０００個の画素１０５の間のマトリックスから形成することができる。画素またはエミッター素子１０５毎のマイクロソースの数は、それの一部に対して、例えば画素１０５毎に１００個から数千個の間のマイクロチップ１０１が存在するように多くすることができる。
【００４７】
第１の手段１１５はさらに、異なった導体領域１０２に接続され、マトリックスの素子１０５をアドレス指定するための回路１０８を有する。アドレス指定回路は、例えばＣＭＯＳ（相補型金属酸化物半導体(Complementary Metal Oxide Semiconductor)）技術で作ることができる。
【００４８】
エミッター素子１０５のアドレス指定は、アクティブマトリックスの形式のものにできる。例えば、マトリックスにおける画素またはエミッター素子１０５は同時に放出を行なうことができる。これらのエミッター素子１０５のそれぞれは、それぞれ、アドレス指定回路１０８に特定された記憶手段（図示せず）と関連付けることもできる。これらの記憶手段は、素子が放出を行なうよう意図された強度における相対的な設定ポイント値を記憶することができる。必要に応じて、この設定ポイントは、電子放出の際、アドレス指定回路によって、それぞれの画素に対し個別に修正することができる。
【００４９】
第２の構造または第２の電子エミッター１４０は第１の手段１１５の対向する側に置かれ、それらの部分に対して、第１の構造１１５のマイクロソースから初期電子を収集し、前記収集に続いて二次電子を再放出するために提供される。
【００５０】
第２の構造１４０は、例えばシリコンのような半導体材料、または例えば金属材料のような導体材料をベースとする第２の基板１２５を有することができ、それに面してマイクロチップ１０１の対抗する側に配置される薄膜のスタック１２６が存在する。
【００５１】
スタック１２６は、特に、例えばＴｉＮをベースとし、例えば約０．１マイクロメートル厚さで、第２の基板１２５に形成され、構築またはエッチングされた金属層１２８を有することができる。この金属層１２８は極性を持たせられ、第１の電極の役割を果たすように意図される。金属層１２８は、例えば０．１μｍから１μｍの間の厚さのセラミック材料をベースとする絶縁層１３２の面と接触している。
【００５２】
絶縁層１３２の他の面の、エミッター素子１０５の対向する側に位置していない領域は、金属材料１３４、例えば厚さ０．１μｍから１μｍの間のＴｉＮをベースとして構築またはエッチングされた他の層に覆われている。このような他の金属層１３４は極性を持たせられ、第２の電極の役割を果たすように意図される。
【００５３】
マイクロチップ１０１の対向する側に位置し、絶縁層１３２の１３２ａと表されたある部分は、それらの部分が被覆されない。絶縁層１３２のこれらの部分１３２はマイクロチップ１０１からの電子によって攻撃され、前記攻撃に続く二次電子放出サイトを形成するように意図される。部分１３２ａは、好ましくはＭｇＯのような高い二次電子放出係数を持った絶縁材料で覆うことができる。
【００５４】
絶縁層１３２は複数の開口１３３をさらに有し、それらもマトリックスに応じて配列することができる。例えば、それぞれの画素１０５が開口の対向する側に位置するような方法で、また必要に応じて単一の開口を配置できる。開口１３３は、数ナノメートル程度、または１ナノメートルから５０ナノメートルの間、例えば１０ナノメートル程度の直径を持つようにできる。
【００５５】
開口１３３は、「ナノソース」と呼ぶことになる二次電子放出ソースを形成することができる。エミッター素子１０５の対向する側に位置した開口１３３、または第１のマトリックスの画素の数は、マイクロチップ１０１、または前記画素１０５のマイクロソースの数と異なりうる。マトリックスにおける開口１３３の数は、例えば数百個から百万個の間とすることができる。第２の構造の開口１３３の合計数は、第１の構造のマイクロチップまたはマイクロソースの数よりかなり少なくできる。開口１３３は数個のマイクロソースと関連付けることができる。
【００５６】
ナノソースは、例えば、電子の異なる数個の初期マイクロソースソースから電子を収集するように、また結果的な電子の二次放出を実行するように提供することができ、それによって、前記収集に続いて初期ソースからの放出の時間的または／および空間的な平均を実行することを可能にする。開口１３３の直径は、結果的な二次放出の正確な空間的局在化を許容するように提供される。
【００５７】
図４Ａに示すスタック１２６の他の実施形態によれば、開口１３３は、例えばＭｇＯのような二次放出に有利に働くことを可能にするような材料１３７で覆われた壁を有することができる。このように、開口１３３の壁および層１３２の部分１３２ａは、二次放出に有利に働く材料で覆うことができる。
【００５８】
図４Ｂに示すスタック１２６の実施形態の一変形によれば、開口１３３は、面上に導体層１２８または第１の電極が存在する面の側に配置された斜面形状を有するか、および／または、第１の口１３３ａを有するようにもでき、そして、第１の口１３３ａは、面上に導体材料１３４をベースとする層、または第２の電極が存在する面の側に配置された他の口１３３ｂより断面が小さくなるようにできる。
【００５９】
スタック１２６および基板１２５を電子ビームが通過することを可能にするために、第１の金属層１２８は開口１３３の延長線上に例えば１μｍ程度の直径のオリフィス１２９を有するのに対し、第２の基板１２５はオリフィス１２９の延長線上に例えば１０μｍ程度の直径のオリフィス１２７を有する。（開口１３３、オリフィス１２９と１２７の直径は、図３Ａに示す直交座標
【００６０】
【数１】
【００６１】
のベクトル
【００６２】
【数２】
【００６３】
に平行な方向に測られる。）
【００６４】
第２の構造１４０は、第１の構造１１５に取り付けられるか、または機械的に連結されるか、または一体化されうる。この例では、第２の構造１４０は、第１の構造１１０のいずれかの側に形成された導体素子上に存在する。これによって第２の構造１４０は、例えば数マイクロメートルまたは数百マイクロメートル程度の距離で、第１の構造上の前記導体素子によって保持される。これらの導体素子は、例えば金属のビード(bead)１２２および１２４とすることができ、必要に応じて溶融可能な金属または合金をベースとする例えば数マイクロメートルから数百マイクロメートルの間の直径の「ハイブリッド化ビード」として知られる。導体素子１２２と１２４は、それぞれ、第１の電極としての役割を果たす金属層１２８、および第２の電極としての役割を果たす金属材料１３４と接触する。そして、第１の電極を第１の基板１００に集積された第１の供給手段１１０に、また、第２の電極をやはり第１の基板１００に集積された第２の供給手段１１２に、それぞれ電気的に接続することを可能にする。
【００６５】
デバイスの動作は、以下の通りに可能である。画素１０５のマイクロソース１０１が初期電子を放出する時（初期電子の放出が図３Ｂで１５０と表された矢印ラインによって示されている）、これらの電子のあるものがスタック１２６の収集層１３２の一部１３２ａに、さらに開口１３３の壁に、入って衝突することが可能である。これらの衝突により、二次電子を作りすことができる。
【００６６】
これによって、スタック１２６の収集層１３２の一部１３２ａは、数個の異なったマイクロソースからの初期電子を「空間的」に収集し、平均化する。
【００６７】
平行な状態の第１の電極および第２の電極は、特に、図３Ｂに示す直交座標
【００６８】
【数３】
【００６９】
のベクトル
【００７０】
【数４】
【００７１】
に平行な少なくとも１つの成分と、ベクトル
【００７２】
【数５】
【００７３】
に平行な少なくとも１つの他の成分とを有する接線方向および半径方向の電界を作り出すように、極性を持たせうる。その電界は、必要に応じて、スタック１２６の絶縁層１３３の一部１３２ａに作り出された二次電子（二次電子の放出とジャンプはこの同じ図３Ｂ上で１５２と表された矢印ラインによって示されている）の再放出またはジャンプの数回の段階の後で、開口１３３に向かってこれらの二次電子の伝達または運搬を第１に可能にする。次に、これらの開口１３３は電子の二次ソースまたはナノソースを形成する。第１の電極および第２の電極は、二次電子を電子１５６、１５８のビームに集約すること、そしてこれらのビーム１５６、１５８の電子流動を開口１３３、そしてオリフィス１２７と１３９の出口において加速することを可能にする。
【００７４】
このように、開口１３３のマトリックスは、それぞれの画素またはエミッター素子１０５に対して、空間的分散のみならず、マイクロソースによって放出された電子ビームの時間的な揺らぎをも、混合または平均化することを可能にする。開口１３３のこのマトリックスは、マイクロソース１０１または初期ソースの空間的放出不安定性に依存しない電子の二次ソースを形成することをも可能にする。
【００７５】
ナノソースの出口では、作用を平均化することによって改善された強度の時間的安定性および空間的安定性の特徴をそれぞれが持っているビーム１５６、１５８と、すべてのビームに対する前記各ビーム間の特性の均一性と、を得ることができる。
【００７６】
開口１３３の出口における電子ビーム１５６、１５８は、例えば１０から２０ｎｍ程度の小さな幅と高い電流密度を持ちうる。この電流密度は、例えばナノソース１３３毎の１０ｎＡの放出電流に対して、１０４Ａ／ｃｍ２程度とすることができる。
【００７７】
本発明によるデバイスは、マイクロチップタイプの初期電子のマイクロソースに限定されるものではない。従って、前述したデバイスの実施形態の変形によれば、マイクロチップベースのカソードは、異なった特性の電子のマイクロソースを有するカソードに置き代えることができる。例えば、文献：J. Dijonら著，「LN-2:Cathode Structures for Carbon Nanotubes Displays」，Proceedings of the 22nd international display research conference, Eurodisplay, Nice 2002. Late news papers, ８２１頁〜８２４頁、に記載されているもののようなカーボン・ナノチューブがある。また、もう１つの可能性によれば、文献：K. Sakaiら著，「Flat Panel Displays Based on Surface Conduction Electron emitters」，Proceedings of the 16th international display research conference, Ref 18.3L., ５６９頁〜５７２頁、に記載されているナノ亀裂(nanofissure)がある。
【００７８】
第１の構造と第２の構造を形成した後、「ハイブリッド化」としても知られる２つの構造を組み立てる段階を、例えば溶融可能材料で形成された例えば導体ハイブリッド化ビード１２２および１２４を用いて、実行することができる。これらのビードは、２つの構造間の電気的および機械的接続を構築することはさておき、例えば１ミクロン程度の精密さによって、お互いに対して正確な方法でマイクロソースと開口の２つのマトリックスを配置することを可能ならしめる。
【００７９】
今説明したばかりの数個の電子ビーム１５６、１５８を作り出すことができる電子放出デバイスは、例えば１５または２０ナノメートル程度の非常に小さな限界寸法のパターンを薄膜に形成するための、直接書き込みリソグラフィの内部で使うことができる。
【００８０】
図５は、前述のようなマイクロ電子工学的電子放出デバイスを有するリソグラフィデバイスを示す。これは、例えば半導体などのウェーハ３００上に配置された例えば樹指をベースとする薄膜３１０にパターンを形成するのに使われる。初期電子を放出できる第１の構造１１５、第１の構造から初期電子を収集でき、二次電子、特に二次電子１５６、１５８のビームを作り出すことができる関連付けられた第２の構造１４０の他に、電子のナノソース１３３からの電子１５６、１５８のビームの焦点合わせ手段またはシステム３５０も提供される。これらの焦点合わせ手段は、静電デバイス、または／および、電磁デバイスから形成することができる。このリソグラフィデバイスは、電圧Ｖａを印加すること、例えば、前記ウェーハがアノードを形成できるようにウェーハ３００に対して数千ボルト程度を印加することを可能にするような極性化手段３２０をさらに有することができる。
【００８１】
初期エミッターまたはマイクロソース１０１の画素１０５間の、また特に導体領域１０２と開口１３３の間の大きさ比率は、マイクロソースまたは初期エミッター１０１が、相対してはね返るイオン攻撃に対してマスクされるように、提供することができる。このような攻撃は、例えば、ビーム１５６、１５８を成形するための手段または絞り３５０としてビーム１５６、１５８の経路に位置した素子からのもの、あるいはそれよりはむしろアノードからのものでありうる。１０μｍ程度の幅ｄ１（ｄ１は、図５に示す直交座標
【００８２】
【数６】
【００８３】
のベクトル
【００８４】
【数７】
【００８５】
に平行な方向に測られた距離と定義される）の導体領域１０２と、１０ナノメートル程度の直径ｄ２の開口１３３に対して、ナノソース１３３を通して「見える」初期エミッター１０１は、相対する寄生性のはね返りイオン攻撃から遮蔽される。このエミッター１０１の遮蔽により、アノードの破壊あるいは高すぎる帯電の可能性がある場合においても保護することができる。この破壊に対する耐性は、ソース１０１とアノード３００との間に、薄膜３１０に良好な書き込み解像度を得るのに有利であるような高い静電界を印加することを可能にする。
【００８６】
ビード１２２と１２４によって集積化またはハイブリッド化された第１の構造と第２の構造により、マイクロソース１０１または初期エミッターを、真空であるか、または真空下で配置することができるキャビティ４００に配置することが可能となる。例えば１０ナノメートル程度の二次ナノソース１３３の非常に小さな直径ｄ２は、このキャビティ４００内で強い真空、例えば１０−１０ｍｂａｒ程度の圧力が維持されることを可能にする。初期エミッターまたはマイクロソースの側における強い真空は、ビーム１５６と１５８の空間的および時間的安定性を改善することを可能にする。
【図面の簡単な説明】
【００８７】
【図１】従来技術による、数個の電子ビームを備える電子放出デバイスの例を表す。
【図２Ａ】従来技術が経験しうるような、数個の電子ビームを備えたデバイスを用いて電子ビームが放出された場合の欠点またはドリフトを示す。
【図２Ｂ】従来技術が経験しうるような、数個の電子ビームを備えたデバイスを用いて電子ビームが放出された場合の欠点またはドリフトを示す。
【図２Ｃ】従来技術が経験しうるような、数個の電子ビームを備えたデバイスを用いて電子ビームが放出された場合の欠点またはドリフトを示す。
【図３Ａ】本発明による、数個の電子ビームを備えた電子放出デバイスの第１の実施形態、および、そのようなデバイスにおいて構成される薄膜のスタックを表す。
【図３Ｂ】本発明による、デバイスを動作させる方法を示す。
【図４Ａ】本発明による、デバイスにおいて構成される様々な薄膜のスタックを表す。
【図４Ｂ】本発明による、デバイスにおいて構成される様々な薄膜のスタックを表す。
【図５】本発明による、直接書き込みリソグラフィデバイスを示す。
【符号の説明】
【００８８】
１００ 基板
１０１ 初期エミッター（マイクロソース）
１０２ 導体領域（または半導体領域）
１０３ ゲート材料
１０４ ゲート絶縁膜
１０５ 素子または画素（電子エミッター素子）
１０８ アドレス指定回路
１２２ ビード
１２５ 基板
１２６ スタック
１２７ オリフィス
１２８ 金属層（導体層）
１２９ オリフィス
１３２ 収集層（絶縁層）
１３２ａ 収集層の一部
１３３ 開口（二次ナノソース）
１３４ 金属材料
１３７ 二次放出に有利に働く材料
１５６、１５８ 二次電子ビーム
３００ ウェーハ（アノード）
３１０ 薄膜
３２０ 極性化手段
３５０ ビームの焦点合わせ手段またはシステム
４００ キャビティ
【技術分野】
【０００１】
本発明は電子放出デバイスに関し、特に、同時に数個の電子ビームを放出することができ、数個の平行な初期電子放出ソース（源）を有し、初期ソースから電子を収集するための、また前記収集に続いて数個の二次電子ビームを放出するための手段に関係付けられた「マルチビーム」の放出デバイスに係る。
【０００２】
本発明は、特に、例えば集積回路または／およびマイクロシステムを形成するためのプロセスの際に薄膜の直接書き込みリソグラフィの分野での適用を見いだす。
【背景技術】
【０００３】
集積回路、または／および、ＭＥＭＳ（マイクロ電気機械システム）などのミクロ構造のようなマイクロ電子デバイスの製造の状況では、薄膜に形成するためにもたらされるパターンの最小解像度または限界寸法を小さくしようと絶えず追求がされている。
【０００４】
薄膜における１個または数個のパターンの形成は、通常、例えば感光性の樹指をベースとし、照明光線、特に紫外線を用い、前記薄膜に形成しようとするパターンを複写するマスクを通して層に光に露光する、フォトリソグラフィプロセスを含んでいる。その時、樹指層に形成されるパターンの最小解像度は、使われる光線の波長に依存する。今日このようなプロセスで使用される波長は益々短くなっており、そのフォトリソグラフィプロセスのコストを益々高価にし、そのプロセスを有用な波長の限界領域、特に紫外線の領域により近付けている。その結果、これらのプロセスは、パターンの最小測定値または限界寸法をさらに縮小することは困難と思しきことを超越して、解像度の限界に達する間際である。
【０００５】
特に電子ビームによるマスクを利用しないリソグラフィプロセスが登場し、「直接書き込みリソグラフィ」として知られる。このようなビームを用いて得られるような最小解像度は、ＵＶ光線フォトリソグラフィプロセスを用いて得ることができる最小解像度よりも小さい。
【０００６】
例えば５から２０ｎｍ径の幅の電子の単一ビームを用いた直接書き込みリソグラフィデバイスが作られた。ビーム幅のこのような範囲は、特に、露光について、または限定された大きさの薄膜の領域への書き込みについて限定された工業的生産の範囲内において、薄膜の長い書き込み時間と装置のそのような用途をもたらす。
【０００７】
直接書き込みリソグラフィの書き込み時間を減らすために、非特許文献１に記載された解決策は、数個の電子ビームを用いて書き込みまたは薄膜の平行な数個の領域のリソグラフィを実行するために、電子エミッター（放出体）のマトリックスを使うことにある。従来技術による、そのようなマトリックスを備えた「マルチビーム」の電子放出デバイスの例を、図１Ａに示す。
【０００８】
このマトリックスは半導体基板１０上に形成され、複数の電子エミッター、または電子エミッター画素１１ａ、１１ｂ、例えば「コールドエミッター(cold emitter)」としても知られた電界効果型エミッターを有することができる。これらのエミッター１１ａ、１１ｂは、それぞれ、金属層１３上に存在し、抽出ゲート１５に両側が囲まれたマイクロチップ１２から形成することができる。このようなマイクロチップ１２は、エミッター−真空バリアを通したトンネル効果による放出の原理を利用する。エミッター１１ａと１１ｂによって放出された電子ビームの強度は、それぞれのエミッター１１ａ、１１ｂに特化したそれぞれの制御回路１６ａ、１６ｂによって調節することができる。
【０００９】
このようなマトリックスの使用に関連した第１の不利点は、強度の観点からの均一性の欠如であって、異なるエミッター１１ａと１１ｂからのビーム間で現出しうる。この均一性の欠如について、図２Ａで、エミッター１１ａとエミッター１１ｂのそれぞれの電流−電圧特性を表現した曲線Ｃ１およびＣ２を用いて示した。これらの不安定性は、特に、マイクロチップ１２が形成された方法、とりわけ前記各マイクロチップ１２間の形状、または／および、大きさの違いに起因するものでありうる。
【００１０】
それぞれのエミッター素子１１ｂも特定の不安定性、特に放出するビームの「空間的」不安定性を経験しうる。このような不安定性を、図２Ｂで、電子ビーム２０の間の幅変動を用いて示した。それらのビームは、マイクロチップ１２によってある時刻ｔ１に放出されて所定の幅を持ち、時間ｔ１より後の他の時刻ｔ２に放出されたその同じビーム２１は、所定の幅とは異なる幅を持つ。これらの不安定性は、エミッター１１ｂの同じマイクロチップ１２上における数個の異なる放出サイトの存在に起因するものである。
【００１１】
それぞれのエミッター素子１１ｂは、放出するビームの強度に関して、時間にわたる不安定性（図２Ｃ）を経験することもある。これらの不安定性は、マイクロチップ１２が提供された電子エミッターサイトの数の、時間にわたる変動に起因しうる。
【００１２】
このようなデバイスを用いて、例えば樹指をベースとする薄膜のリソグラフィを実行するためには、前記樹指上に堆積される電荷の量を制御することが必要である。この電荷の制御は、放出された電流／露出時間の組み合わせを適切に制御することを必要とし、そしてこれはマトリックスのそれぞれの個々のエミッターのために保持される。上記で挙げた不利点と不安定性はこの制御を困難にする。エミッターの安定性は、真空の質と、さらに、特に、樹指書き込みによって生じた脱ガスに起因して、内部でリソグラフィが実行される囲い内に存在するガスの性質によっても影響されうる。上記で引き起こされた異なる問題を埋め合わせるための解決策は、それぞれのエミッター１１ａ、１１ｂについてのそれぞれの制御回路１６ａ、１６ｂとして、例えばＣＭＯＳ（相補型金属酸化物半導体(Complementary Metal Oxide Semiconductor)）タイプの特定の調整集積回路（ＡＳＩＣ：用途特定された集積回路(Application Specific Integrated Circuit)）を使うことにある。このタイプの近接回路は場所を取り、そのために、マトリックスが備えることのできるエミッターの数をかなり制限する。さらに、これらの制御回路は、エミッター１１ａ、１１ｂが十分な信号対雑音比を持つならば、正しい動作を持つことができる。特定のケースで、エミッター１１ａ、１１ｂによって放出された電流における変動があまりにも急激、または／および、あまりにも激しいならば、ＡＳＩＣ制御回路はもはや補正を実行することが可能ではない。
【非特許文献１】L. R. Baylorら著、「デジタル静電ｅ−ビームアレイリソグラフィ構想からの初期のリソグラフィ結果(Initial lithography results from the digital electrostatic e-beam array lithography concept)」J. Vac. Sci. Technol. B22(6),２００４年１１月／１２月
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明は、特に、電子ビームの時間的および空間的な不安定性の現象、並びに、「マルチビーム」電子放出デバイスにおける前記ビーム間での均一性の欠如を減らすことを可能にするものである。
【課題を解決するための手段】
【００１４】
本発明は、特にマイクロ電子工学的、および／または、薄膜に形成され、数個の電子ビームを放出することができる電子放出デバイスであって、
・少なくとも１個の第１の基板と、前記第１の基板上に形成されたＮ１個（ここにＮ１は１より大きな整数である）の電子のマイクロソースとを有する第１の手段と、
・前記マイクロソースから放出された電子の収集、およびこの収集に続いて他の電子を放出することができる第２の手段であって、前記マイクロソースと対向する側（反対側）に位置し、「収集層」として知られる少なくとも１個の層を有し、内部に複数の二次電子エミッター、例えば複数またはＮ２個（Ｎ２＞１）の開口が形成された第２の手段と、
を備えることを特徴とするマイクロ電子工学的電子放出デバイスに関する。
【００１５】
開口の数Ｎ２はマイクロソースの数Ｎ１と異なることが可能で、例えばマイクロソースの数Ｎ１より少ないか、または多いことが可能である。これにより、異なった初期電子ソースからの電子の収集に起因して、開口のそれぞれが二次電子ビームを放出することができる。Ｎ１は、例えば１００*Ｎ２より大きいか、またはそれに等しくできる。あるいは、１０００*Ｎ２より大きいか、それに等しくできる。
【００１６】
特定のマイクロソースは、必要に応じて開口の対向する側に位置していてもよいが、１個または数個のマイクロソースは、収集層の開口加工されていない部分の対向する側に位置することができる。例えば、収集層における特定の開口加工されていない部分は、対向する側に位置した電子のマイクロソースによって攻撃されうる。
【００１７】
開口は、１から５０ナノメートル、または１から１００ナノメートルであるような、ナノメートルサイズの直径を持ち、ナノメートル級の大きさの二次電子ソースを形成することができ、あるいは「ナノソース(nanosource)」と命名されることになるソースを形成することができる。
【００１８】
このようなデバイスにより放出される電子ビームの均一性は、従来技術のデバイスと比較して改善される。この均一性は、第１の手段に属する初期エミッターが製造される方式よりも、二次エミッターまたは第２の手段に属する開口が製造される方式に、より依存する。
【００１９】
このようなデバイスによって放出されたそれぞれのビームの時間的な安定性も、従来技術のデバイスにより放出されたビームと比較して、改善することができる。不安定性は、因子√Ｋにまで減らすことができる。ここに、Ｋは、二次エミッターまたは第２の手段の開口の数と比較した、マイクロソースまたは第１の手段の初期エミッターの数である。
【００２０】
このようなデバイスのマイクロソースの数は多くできる。これらのマイクロ−ソースは二次ソースと関連するので、このようなデバイスは、数個のマイクロソースのいくつかの故障がデバイスの動作を混乱させないか、または極めて少ししか混乱させない限りにおいて、また特に第２の手段からの二次ビームの形成において、信頼度に関しても改善される。
【００２１】
このようなデバイスでは、マイクロソースまたは／および開口は、マトリックスに配列させることができる。第１の手段は画素のマトリックスを有することができ、そレーザに対して、それぞれの画素は数個のマイクロソースを有し、そしてナノ−ソースまたは第２の手段の開口に関連する。
【００２２】
いくつかの可能な実施の態様によれば、マイクロソースは、例えばマイクロチップ、「スピンドチップ」(Spindt tips)、または、カーボン・ナノチューブ、あるいは電子を放出することができるナノ亀裂とすることができる。
【００２３】
収集層は二次放出に好都合な材料、または１より大きな二次電子放出係数の材料を有することができる。
【００２４】
第１の手段は、カソード（陰極）の役割を果たす１つの素子、またはカソード群の役割を果たすいくつかの素子群と、カソード毎の複数のマイクロソースとを有することができる。これらの異なるカソードはマトリックスに応じて配列することができる。
【００２５】
一つの可能な実施の態様によれば、第１の手段と第２の手段とは「ハイブリッド化」されうるか、または、１つまたは数個の導体素子、例えば構造体を形成する金属ビード(bead)によって集積化することができる。
【００２６】
第２の手段の収集層は、数枚の薄膜のスタックに属することができる。このスタックは、収集層の両方の側の上に、第１の電極を形成することができる少なくとも１つの導体層と、第２の電極を形成することができる少なくとも１つの他の導体層とを有することができる。
【００２７】
これらの電極は、それらが極性を持っている時に、放出された二次電子を方向付けることを可能にする電界を印加するために、または前記開口に向かって収集層によって送り返すために、そしてこれらの電子を前記開口を通過する時に加速するために、提供することができる。
【００２８】
第１の手段と第２の手段が１個または数個の導体素子、例えば導電性ビード(bead)によって取り付けられるケースでは、第１の電極と第２の電極は、第１の基板に集積された１個または数個の回路を用いて極性を持たせることができる。これによって、これらの供給回路は、前記導体素子によって第１および第２の電極に電気的に接続される。
【００２９】
一つの可能な実施の態様によれば、収集層は絶縁材料、一例としてＭｇＯのような１より大きな二次電子放出係数の他の絶縁材料で覆われうる例えばセラミック材料をベースとする薄膜とすることができる。
【００３０】
本発明によるマイクロ電子工学的電子放出デバイスは、第１の基板に集積されたマイクロソースアドレス指定回路、をさらに有することができる。このアドレス指定回路は、必要に応じてマイクロソースのすべてに共通とすることができる。この回路によって実行されるアドレス指定は、「アクティブマトリクス」タイプのものとすることができる。
【００３１】
このようなデバイスを製造するための制約も、従来技術のデバイスと比較して、特にアドレス指定回路に関して減少する。本発明によるデバイスは、ＡＳＩＣタイプアドレス指定回路よりも単純で扱いにくさの少ないアドレス指定回路を有することができる。本発明によるデバイスにおける多い数のマイクロソースを並列で動作させる可能性を与えられば、マイクロソース毎に必要とされる電流は減少する。例えば、本発明によるデバイスのアドレス指定回路によって印加されるマイクロソース制御電圧の範囲は、従来技術のデバイスにおいて印加されるものよりも小さくてよい。これは、さらに高速技術チャネルにおける集積化されたアドレス指定回路を作ることを可能にし、従来技術による電子エミッターデバイスのアドレス指定回路よりも低い電圧範囲を用いることができる。
【００３２】
制御回路またはアドレス指定集積回路を製造するための制約を減少すること、および、この減少にリンクした第１の基板においてスペースを節約することは、重要な書き込みパスバンドと、従来技術によるデバイスではないデバイスによって放出されたビームのそれぞれの一層速い書込み速度とを得ることを可能にする。
【００３３】
代案の実施の態様によれば、本発明によるマイクロ電子工学的電子放出デバイスは、マイクロソースの前記複数のものの中で、第１の導電領域上に存在するマイクロソースであって、第１の導電領域または半導体領域を用いて第１のカソードを形成する第１の複数のマイクロソースと、第２の導電領域上に存在するマイクロソースであって、第２の導電領域または半導体領域を用いて、第１の領域から分離され、またはそれとは無関係の、またはそれに接触していない第２のカソードを形成する少なくとも１つの他の複数のマイクロソースと、を有することができる。
【００３４】
例えば、第１の手段は、第１の基板上に、少なくとも１つの第１のカソードと、第１のカソードから分離されるか無関係で、第１のカソードと同じアドレス指定回路を共有する少なくとも１つの第２のカソードとを有することができる。
【００３５】
上記のように規定された数個のビームを放出することができるマイクロ電子デバイスを有する直接書き込みリソグラフィデバイスは、本発明の範囲内で提供される。
【００３６】
このリソグラフィデバイスは、電子ビームを合焦点する手段、例えば静電デバイスまたは／および磁気デバイス、例えば磁気射出システム、または静電レンズおよび／または磁気レンズを組み合わせたシステム、をさらに有することができる。このようなリソグラフィデバイスはアノード（陽極）を形成する手段を、さらに有することができる。このアノードは、例えばパターンを形成させたい薄膜で覆われ、極性を持たせた半導体ウェーハ、とすることができる。
【００３７】
上記のように規定された数個のビームを放出することができるデバイスを有する集積回路、薄膜で覆われた半導体ウェーハ、チップ、またはフォトリソグラフィマスクのような、マイクロ電子デバイスを検査するためのデバイスも、本発明の範囲内で提供される。
【発明を実施するための最良の形態】
【００３８】
添付された図面を参照して純粋に情報として与えられ、そして決して限定するものではない実施形態の説明を読んだ後に、本発明は一層良く理解されるであろう。
【００３９】
異なる図面における同一の、類似の、または同等の部分は、一の図から他の図への進行を容易にするように同じ参照符号を有する。
【００４０】
図面の読み取りを容易にするために、図面で表された異なる部分は必ずしも同じ縮尺ではない。
【００４１】
さて、数個の電子ビームを放出することのできる、本発明によって使われるマイクロ電子工学的デバイスを、図３Ａに関連して説明する。
【００４２】
このデバイスは、第１に、薄膜で形成され、数個の電子ビームを放出することができる第１の構造または第１の手段１１５を有する。これらの第１の手段１１５は、例えば半導体材料をベースとする基板１００を有し、上記半導体材料上部には、複数の電子エミッター素子１０５、例えば電界効果または「コールドエミッター」タイプのエミッターが存在する。これらの電子エミッター素子１０５はマトリックスの形態で配列することができ、そして「画素」としても知られることになる。
【００４３】
それぞれの素子または画素１０５は、「マイクロソース」として知られる複数の初期電子ソースを有することができる。これは、例えばマイクロチップ１０１あるいは半導体または導体材料をベースとして「スピンドチップ」として知られるチップで、１または数マイクロメートル程度でありうる高さ、例えば１μｍの高さである。画素１０５のマイクロチップ１０１は、抽出ゲートによって両方の側が囲まれうる。この抽出ゲートは、例えばＡｌ、またはＴｉ、またはＴｉＮ、またはＮｂのような金属であるゲート材料１０３をベースとし、またゲート材料１０３は、例えばＳｉＯ２またはＨｆＯ２をベースとするゲート絶縁膜１０４の上に存在し、ゲート絶縁膜１０４はそれ自身が導体または半導体領域１０２上に存在する。
【００４４】
１つの可能性（図示せず）によれば、画素１０５は数個の並列なマイクロソース、例えば開口加工されたゲートの材料の層の開口内に配列された並列なマイクロチップを有することができる。
【００４５】
素子または画素１０５はカソードとしての役割を果たすことのできる導体または半導体領域を有することができ、その領域上にマイクロソースが形成される。それぞれの素子または画素１０５は、必要に応じて導体または半導体領域１０２を有することができ、その領域上にはマイクロソースが形成され、そして他の画素のそれぞれの導体領域から分離されるか、それとは無関係にされるか、またはそれに接触しないようにされうる。
【００４６】
第１の手段１１５は、例えば１００*１００個の画素１０５から１０００*１０００個の画素１０５の間のマトリックスから形成することができる。画素またはエミッター素子１０５毎のマイクロソースの数は、それの一部に対して、例えば画素１０５毎に１００個から数千個の間のマイクロチップ１０１が存在するように多くすることができる。
【００４７】
第１の手段１１５はさらに、異なった導体領域１０２に接続され、マトリックスの素子１０５をアドレス指定するための回路１０８を有する。アドレス指定回路は、例えばＣＭＯＳ（相補型金属酸化物半導体(Complementary Metal Oxide Semiconductor)）技術で作ることができる。
【００４８】
エミッター素子１０５のアドレス指定は、アクティブマトリックスの形式のものにできる。例えば、マトリックスにおける画素またはエミッター素子１０５は同時に放出を行なうことができる。これらのエミッター素子１０５のそれぞれは、それぞれ、アドレス指定回路１０８に特定された記憶手段（図示せず）と関連付けることもできる。これらの記憶手段は、素子が放出を行なうよう意図された強度における相対的な設定ポイント値を記憶することができる。必要に応じて、この設定ポイントは、電子放出の際、アドレス指定回路によって、それぞれの画素に対し個別に修正することができる。
【００４９】
第２の構造または第２の電子エミッター１４０は第１の手段１１５の対向する側に置かれ、それらの部分に対して、第１の構造１１５のマイクロソースから初期電子を収集し、前記収集に続いて二次電子を再放出するために提供される。
【００５０】
第２の構造１４０は、例えばシリコンのような半導体材料、または例えば金属材料のような導体材料をベースとする第２の基板１２５を有することができ、それに面してマイクロチップ１０１の対抗する側に配置される薄膜のスタック１２６が存在する。
【００５１】
スタック１２６は、特に、例えばＴｉＮをベースとし、例えば約０．１マイクロメートル厚さで、第２の基板１２５に形成され、構築またはエッチングされた金属層１２８を有することができる。この金属層１２８は極性を持たせられ、第１の電極の役割を果たすように意図される。金属層１２８は、例えば０．１μｍから１μｍの間の厚さのセラミック材料をベースとする絶縁層１３２の面と接触している。
【００５２】
絶縁層１３２の他の面の、エミッター素子１０５の対向する側に位置していない領域は、金属材料１３４、例えば厚さ０．１μｍから１μｍの間のＴｉＮをベースとして構築またはエッチングされた他の層に覆われている。このような他の金属層１３４は極性を持たせられ、第２の電極の役割を果たすように意図される。
【００５３】
マイクロチップ１０１の対向する側に位置し、絶縁層１３２の１３２ａと表されたある部分は、それらの部分が被覆されない。絶縁層１３２のこれらの部分１３２はマイクロチップ１０１からの電子によって攻撃され、前記攻撃に続く二次電子放出サイトを形成するように意図される。部分１３２ａは、好ましくはＭｇＯのような高い二次電子放出係数を持った絶縁材料で覆うことができる。
【００５４】
絶縁層１３２は複数の開口１３３をさらに有し、それらもマトリックスに応じて配列することができる。例えば、それぞれの画素１０５が開口の対向する側に位置するような方法で、また必要に応じて単一の開口を配置できる。開口１３３は、数ナノメートル程度、または１ナノメートルから５０ナノメートルの間、例えば１０ナノメートル程度の直径を持つようにできる。
【００５５】
開口１３３は、「ナノソース」と呼ぶことになる二次電子放出ソースを形成することができる。エミッター素子１０５の対向する側に位置した開口１３３、または第１のマトリックスの画素の数は、マイクロチップ１０１、または前記画素１０５のマイクロソースの数と異なりうる。マトリックスにおける開口１３３の数は、例えば数百個から百万個の間とすることができる。第２の構造の開口１３３の合計数は、第１の構造のマイクロチップまたはマイクロソースの数よりかなり少なくできる。開口１３３は数個のマイクロソースと関連付けることができる。
【００５６】
ナノソースは、例えば、電子の異なる数個の初期マイクロソースソースから電子を収集するように、また結果的な電子の二次放出を実行するように提供することができ、それによって、前記収集に続いて初期ソースからの放出の時間的または／および空間的な平均を実行することを可能にする。開口１３３の直径は、結果的な二次放出の正確な空間的局在化を許容するように提供される。
【００５７】
図４Ａに示すスタック１２６の他の実施形態によれば、開口１３３は、例えばＭｇＯのような二次放出に有利に働くことを可能にするような材料１３７で覆われた壁を有することができる。このように、開口１３３の壁および層１３２の部分１３２ａは、二次放出に有利に働く材料で覆うことができる。
【００５８】
図４Ｂに示すスタック１２６の実施形態の一変形によれば、開口１３３は、面上に導体層１２８または第１の電極が存在する面の側に配置された斜面形状を有するか、および／または、第１の口１３３ａを有するようにもでき、そして、第１の口１３３ａは、面上に導体材料１３４をベースとする層、または第２の電極が存在する面の側に配置された他の口１３３ｂより断面が小さくなるようにできる。
【００５９】
スタック１２６および基板１２５を電子ビームが通過することを可能にするために、第１の金属層１２８は開口１３３の延長線上に例えば１μｍ程度の直径のオリフィス１２９を有するのに対し、第２の基板１２５はオリフィス１２９の延長線上に例えば１０μｍ程度の直径のオリフィス１２７を有する。（開口１３３、オリフィス１２９と１２７の直径は、図３Ａに示す直交座標
【００６０】
【数１】
【００６１】
のベクトル
【００６２】
【数２】
【００６３】
に平行な方向に測られる。）
【００６４】
第２の構造１４０は、第１の構造１１５に取り付けられるか、または機械的に連結されるか、または一体化されうる。この例では、第２の構造１４０は、第１の構造１１０のいずれかの側に形成された導体素子上に存在する。これによって第２の構造１４０は、例えば数マイクロメートルまたは数百マイクロメートル程度の距離で、第１の構造上の前記導体素子によって保持される。これらの導体素子は、例えば金属のビード(bead)１２２および１２４とすることができ、必要に応じて溶融可能な金属または合金をベースとする例えば数マイクロメートルから数百マイクロメートルの間の直径の「ハイブリッド化ビード」として知られる。導体素子１２２と１２４は、それぞれ、第１の電極としての役割を果たす金属層１２８、および第２の電極としての役割を果たす金属材料１３４と接触する。そして、第１の電極を第１の基板１００に集積された第１の供給手段１１０に、また、第２の電極をやはり第１の基板１００に集積された第２の供給手段１１２に、それぞれ電気的に接続することを可能にする。
【００６５】
デバイスの動作は、以下の通りに可能である。画素１０５のマイクロソース１０１が初期電子を放出する時（初期電子の放出が図３Ｂで１５０と表された矢印ラインによって示されている）、これらの電子のあるものがスタック１２６の収集層１３２の一部１３２ａに、さらに開口１３３の壁に、入って衝突することが可能である。これらの衝突により、二次電子を作りすことができる。
【００６６】
これによって、スタック１２６の収集層１３２の一部１３２ａは、数個の異なったマイクロソースからの初期電子を「空間的」に収集し、平均化する。
【００６７】
平行な状態の第１の電極および第２の電極は、特に、図３Ｂに示す直交座標
【００６８】
【数３】
【００６９】
のベクトル
【００７０】
【数４】
【００７１】
に平行な少なくとも１つの成分と、ベクトル
【００７２】
【数５】
【００７３】
に平行な少なくとも１つの他の成分とを有する接線方向および半径方向の電界を作り出すように、極性を持たせうる。その電界は、必要に応じて、スタック１２６の絶縁層１３３の一部１３２ａに作り出された二次電子（二次電子の放出とジャンプはこの同じ図３Ｂ上で１５２と表された矢印ラインによって示されている）の再放出またはジャンプの数回の段階の後で、開口１３３に向かってこれらの二次電子の伝達または運搬を第１に可能にする。次に、これらの開口１３３は電子の二次ソースまたはナノソースを形成する。第１の電極および第２の電極は、二次電子を電子１５６、１５８のビームに集約すること、そしてこれらのビーム１５６、１５８の電子流動を開口１３３、そしてオリフィス１２７と１３９の出口において加速することを可能にする。
【００７４】
このように、開口１３３のマトリックスは、それぞれの画素またはエミッター素子１０５に対して、空間的分散のみならず、マイクロソースによって放出された電子ビームの時間的な揺らぎをも、混合または平均化することを可能にする。開口１３３のこのマトリックスは、マイクロソース１０１または初期ソースの空間的放出不安定性に依存しない電子の二次ソースを形成することをも可能にする。
【００７５】
ナノソースの出口では、作用を平均化することによって改善された強度の時間的安定性および空間的安定性の特徴をそれぞれが持っているビーム１５６、１５８と、すべてのビームに対する前記各ビーム間の特性の均一性と、を得ることができる。
【００７６】
開口１３３の出口における電子ビーム１５６、１５８は、例えば１０から２０ｎｍ程度の小さな幅と高い電流密度を持ちうる。この電流密度は、例えばナノソース１３３毎の１０ｎＡの放出電流に対して、１０４Ａ／ｃｍ２程度とすることができる。
【００７７】
本発明によるデバイスは、マイクロチップタイプの初期電子のマイクロソースに限定されるものではない。従って、前述したデバイスの実施形態の変形によれば、マイクロチップベースのカソードは、異なった特性の電子のマイクロソースを有するカソードに置き代えることができる。例えば、文献：J. Dijonら著，「LN-2:Cathode Structures for Carbon Nanotubes Displays」，Proceedings of the 22nd international display research conference, Eurodisplay, Nice 2002. Late news papers, ８２１頁〜８２４頁、に記載されているもののようなカーボン・ナノチューブがある。また、もう１つの可能性によれば、文献：K. Sakaiら著，「Flat Panel Displays Based on Surface Conduction Electron emitters」，Proceedings of the 16th international display research conference, Ref 18.3L., ５６９頁〜５７２頁、に記載されているナノ亀裂(nanofissure)がある。
【００７８】
第１の構造と第２の構造を形成した後、「ハイブリッド化」としても知られる２つの構造を組み立てる段階を、例えば溶融可能材料で形成された例えば導体ハイブリッド化ビード１２２および１２４を用いて、実行することができる。これらのビードは、２つの構造間の電気的および機械的接続を構築することはさておき、例えば１ミクロン程度の精密さによって、お互いに対して正確な方法でマイクロソースと開口の２つのマトリックスを配置することを可能ならしめる。
【００７９】
今説明したばかりの数個の電子ビーム１５６、１５８を作り出すことができる電子放出デバイスは、例えば１５または２０ナノメートル程度の非常に小さな限界寸法のパターンを薄膜に形成するための、直接書き込みリソグラフィの内部で使うことができる。
【００８０】
図５は、前述のようなマイクロ電子工学的電子放出デバイスを有するリソグラフィデバイスを示す。これは、例えば半導体などのウェーハ３００上に配置された例えば樹指をベースとする薄膜３１０にパターンを形成するのに使われる。初期電子を放出できる第１の構造１１５、第１の構造から初期電子を収集でき、二次電子、特に二次電子１５６、１５８のビームを作り出すことができる関連付けられた第２の構造１４０の他に、電子のナノソース１３３からの電子１５６、１５８のビームの焦点合わせ手段またはシステム３５０も提供される。これらの焦点合わせ手段は、静電デバイス、または／および、電磁デバイスから形成することができる。このリソグラフィデバイスは、電圧Ｖａを印加すること、例えば、前記ウェーハがアノードを形成できるようにウェーハ３００に対して数千ボルト程度を印加することを可能にするような極性化手段３２０をさらに有することができる。
【００８１】
初期エミッターまたはマイクロソース１０１の画素１０５間の、また特に導体領域１０２と開口１３３の間の大きさ比率は、マイクロソースまたは初期エミッター１０１が、相対してはね返るイオン攻撃に対してマスクされるように、提供することができる。このような攻撃は、例えば、ビーム１５６、１５８を成形するための手段または絞り３５０としてビーム１５６、１５８の経路に位置した素子からのもの、あるいはそれよりはむしろアノードからのものでありうる。１０μｍ程度の幅ｄ１（ｄ１は、図５に示す直交座標
【００８２】
【数６】
【００８３】
のベクトル
【００８４】
【数７】
【００８５】
に平行な方向に測られた距離と定義される）の導体領域１０２と、１０ナノメートル程度の直径ｄ２の開口１３３に対して、ナノソース１３３を通して「見える」初期エミッター１０１は、相対する寄生性のはね返りイオン攻撃から遮蔽される。このエミッター１０１の遮蔽により、アノードの破壊あるいは高すぎる帯電の可能性がある場合においても保護することができる。この破壊に対する耐性は、ソース１０１とアノード３００との間に、薄膜３１０に良好な書き込み解像度を得るのに有利であるような高い静電界を印加することを可能にする。
【００８６】
ビード１２２と１２４によって集積化またはハイブリッド化された第１の構造と第２の構造により、マイクロソース１０１または初期エミッターを、真空であるか、または真空下で配置することができるキャビティ４００に配置することが可能となる。例えば１０ナノメートル程度の二次ナノソース１３３の非常に小さな直径ｄ２は、このキャビティ４００内で強い真空、例えば１０−１０ｍｂａｒ程度の圧力が維持されることを可能にする。初期エミッターまたはマイクロソースの側における強い真空は、ビーム１５６と１５８の空間的および時間的安定性を改善することを可能にする。
【図面の簡単な説明】
【００８７】
【図１】従来技術による、数個の電子ビームを備える電子放出デバイスの例を表す。
【図２Ａ】従来技術が経験しうるような、数個の電子ビームを備えたデバイスを用いて電子ビームが放出された場合の欠点またはドリフトを示す。
【図２Ｂ】従来技術が経験しうるような、数個の電子ビームを備えたデバイスを用いて電子ビームが放出された場合の欠点またはドリフトを示す。
【図２Ｃ】従来技術が経験しうるような、数個の電子ビームを備えたデバイスを用いて電子ビームが放出された場合の欠点またはドリフトを示す。
【図３Ａ】本発明による、数個の電子ビームを備えた電子放出デバイスの第１の実施形態、および、そのようなデバイスにおいて構成される薄膜のスタックを表す。
【図３Ｂ】本発明による、デバイスを動作させる方法を示す。
【図４Ａ】本発明による、デバイスにおいて構成される様々な薄膜のスタックを表す。
【図４Ｂ】本発明による、デバイスにおいて構成される様々な薄膜のスタックを表す。
【図５】本発明による、直接書き込みリソグラフィデバイスを示す。
【符号の説明】
【００８８】
１００ 基板
１０１ 初期エミッター（マイクロソース）
１０２ 導体領域（または半導体領域）
１０３ ゲート材料
１０４ ゲート絶縁膜
１０５ 素子または画素（電子エミッター素子）
１０８ アドレス指定回路
１２２ ビード
１２５ 基板
１２６ スタック
１２７ オリフィス
１２８ 金属層（導体層）
１２９ オリフィス
１３２ 収集層（絶縁層）
１３２ａ 収集層の一部
１３３ 開口（二次ナノソース）
１３４ 金属材料
１３７ 二次放出に有利に働く材料
１５６、１５８ 二次電子ビーム
３００ ウェーハ（アノード）
３１０ 薄膜
３２０ 極性化手段
３５０ ビームの焦点合わせ手段またはシステム
４００ キャビティ
【特許請求の範囲】
【請求項１】
数個の電子ビームを備えたマイクロ電子工学的電子放出デバイスであって、
・少なくとも１個の基板と、前記基板上に形成された複数またはＮ１個（Ｎ１＞１）の電子のマイクロソースとを有する第１の手段と、
・前記マイクロソースから放出された電子の収集、および二次電子の放出ができる第２の手段であって、前記マイクロソースと対向する側に位置し、「収集層」として知られる少なくとも１個の層を有し、かつ内部に複数またはＮ２個（Ｎ２＞１）の開口が形成されており、前記開口の個数Ｎ２が前記マイクロソースの個数Ｎ１より少なく、前記開口は１ナノメートルから５０ナノメートルの直径を持つような第２の手段と、
を備えることを特徴とするマイクロ電子工学的電子放出デバイス。
【請求項２】
前記第１の手段および第２の手段は１個または数個の導体素子によってハイブリッド化されることを特徴とする請求項１に記載のマイクロ電子工学的電子放出デバイス。
【請求項３】
前記第１の手段および第２の手段は導電性ビードを用いてハイブリッド化されることを特徴とする請求項２に記載のマイクロ電子工学的電子放出デバイス。
【請求項４】
前記収集層は薄膜のスタックに属し、前記スタックは、前記収集層の両方の側に、前記第１の電極を形成することができる少なくとも１つの導体層と、前記第２の電極を形成することができる少なくとも１つの他の導体層とを有することを特徴とする請求項１から３のいずれか1項に記載のマイクロ電子工学的電子放出デバイス。
【請求項５】
前記第１の手段および第２の手段は１個または数個の導体素子によってハイブリッド化され、前記電極は前記基板の１個または数個の集積回路によって供給されることを特徴とする請求項４に記載のマイクロ電子工学的電子放出デバイス。
【請求項６】
前記収集層は絶縁材料をベースとしていることを特徴とする請求項１から５のいずれか１項に記載のマイクロ電子工学的電子放出デバイス。
【請求項７】
前記開口はマトリックスに配置されていることを特徴とする請求項１から６のいずれか１項に記載のマイクロ電子工学的電子放出デバイス。
【請求項８】
前記第１の手段は画素のマトリックスを有し、それぞれの画素は１個または数個のマイクロソースを有することを特徴とする請求項１から７のいずれか１項に記載のマイクロ電子工学的電子放出デバイス。
【請求項９】
前記基板は画素アドレス指定回路をさらに有することを特徴とする請求項１から８のいずれか１項に記載のマイクロ電子工学的電子放出デバイス。
【請求項１０】
前記マイクロソースはマイクロチップ、カーボン・ナノチューブ、またはナノ亀裂であることを特徴とする請求項１から９のいずれか１項に記載のマイクロ電子工学的電子放出デバイス。
【請求項１１】
前記開口は所定の断面積の第１の口と、前記第１の口より大きな断面積の第２の口とを有することを特徴とする請求項１から１０のいずれか１項に記載のマイクロ電子工学的電子放出デバイス。
【請求項１２】
前記収集層は、１より大きな二次電子放出係数の材料をベースとしていることを特徴とする請求項１から１１のいずれか１項に記載のマイクロ電子工学的電子放出デバイス。
【請求項１３】
電子ビームを合焦点する手段をさらに有することを特徴とする請求項１から１１のいずれか１項に記載のマイクロ電子工学的電子放出デバイス。
【請求項１４】
請求項１から１３のいずれか１項に記載のマイクロ電子工学的デバイスを有する、直接書き込みリソグラフィデバイス。
【請求項１】
数個の電子ビームを備えたマイクロ電子工学的電子放出デバイスであって、
・少なくとも１個の基板と、前記基板上に形成された複数またはＮ１個（Ｎ１＞１）の電子のマイクロソースとを有する第１の手段と、
・前記マイクロソースから放出された電子の収集、および二次電子の放出ができる第２の手段であって、前記マイクロソースと対向する側に位置し、「収集層」として知られる少なくとも１個の層を有し、かつ内部に複数またはＮ２個（Ｎ２＞１）の開口が形成されており、前記開口の個数Ｎ２が前記マイクロソースの個数Ｎ１より少なく、前記開口は１ナノメートルから５０ナノメートルの直径を持つような第２の手段と、
を備えることを特徴とするマイクロ電子工学的電子放出デバイス。
【請求項２】
前記第１の手段および第２の手段は１個または数個の導体素子によってハイブリッド化されることを特徴とする請求項１に記載のマイクロ電子工学的電子放出デバイス。
【請求項３】
前記第１の手段および第２の手段は導電性ビードを用いてハイブリッド化されることを特徴とする請求項２に記載のマイクロ電子工学的電子放出デバイス。
【請求項４】
前記収集層は薄膜のスタックに属し、前記スタックは、前記収集層の両方の側に、前記第１の電極を形成することができる少なくとも１つの導体層と、前記第２の電極を形成することができる少なくとも１つの他の導体層とを有することを特徴とする請求項１から３のいずれか1項に記載のマイクロ電子工学的電子放出デバイス。
【請求項５】
前記第１の手段および第２の手段は１個または数個の導体素子によってハイブリッド化され、前記電極は前記基板の１個または数個の集積回路によって供給されることを特徴とする請求項４に記載のマイクロ電子工学的電子放出デバイス。
【請求項６】
前記収集層は絶縁材料をベースとしていることを特徴とする請求項１から５のいずれか１項に記載のマイクロ電子工学的電子放出デバイス。
【請求項７】
前記開口はマトリックスに配置されていることを特徴とする請求項１から６のいずれか１項に記載のマイクロ電子工学的電子放出デバイス。
【請求項８】
前記第１の手段は画素のマトリックスを有し、それぞれの画素は１個または数個のマイクロソースを有することを特徴とする請求項１から７のいずれか１項に記載のマイクロ電子工学的電子放出デバイス。
【請求項９】
前記基板は画素アドレス指定回路をさらに有することを特徴とする請求項１から８のいずれか１項に記載のマイクロ電子工学的電子放出デバイス。
【請求項１０】
前記マイクロソースはマイクロチップ、カーボン・ナノチューブ、またはナノ亀裂であることを特徴とする請求項１から９のいずれか１項に記載のマイクロ電子工学的電子放出デバイス。
【請求項１１】
前記開口は所定の断面積の第１の口と、前記第１の口より大きな断面積の第２の口とを有することを特徴とする請求項１から１０のいずれか１項に記載のマイクロ電子工学的電子放出デバイス。
【請求項１２】
前記収集層は、１より大きな二次電子放出係数の材料をベースとしていることを特徴とする請求項１から１１のいずれか１項に記載のマイクロ電子工学的電子放出デバイス。
【請求項１３】
電子ビームを合焦点する手段をさらに有することを特徴とする請求項１から１１のいずれか１項に記載のマイクロ電子工学的電子放出デバイス。
【請求項１４】
請求項１から１３のいずれか１項に記載のマイクロ電子工学的デバイスを有する、直接書き込みリソグラフィデバイス。
【図１】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図３Ａ】
【図３Ｂ】
【図４Ａ】
【図４Ｂ】
【図５】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図３Ａ】
【図３Ｂ】
【図４Ａ】
【図４Ｂ】
【図５】
【公表番号】特表２００８−５２９２９３（Ｐ２００８−５２９２９３Ａ）
【公表日】平成２０年７月３１日（２００８．７．３１）
【国際特許分類】
【出願番号】特願２００７−５５２６９０（Ｐ２００７−５５２６９０）
【出願日】平成１８年１月２４日（２００６．１．２４）
【国際出願番号】ＰＣＴ／ＦＲ２００６／０５００４７
【国際公開番号】ＷＯ２００６／０７９７４１
【国際公開日】平成１８年８月３日（２００６．８．３）
【出願人】（５９００００５１４）コミツサリア タ レネルジー アトミーク (429)
【Ｆターム（参考）】
【公表日】平成２０年７月３１日（２００８．７．３１）
【国際特許分類】
【出願日】平成１８年１月２４日（２００６．１．２４）
【国際出願番号】ＰＣＴ／ＦＲ２００６／０５００４７
【国際公開番号】ＷＯ２００６／０７９７４１
【国際公開日】平成１８年８月３日（２００６．８．３）
【出願人】（５９００００５１４）コミツサリア タ レネルジー アトミーク (429)
【Ｆターム（参考）】
[ Back to top ]