メモリシステム
【課題】異なる消去ブロックサイズを想定したメモリへのアクセスに対して柔軟に対応できるようにする。
【解決手段】メモリカード1は、コントローラ4とNAND型フラッシュメモリ3とを有する。コントローラ4は、第1の消去ブロックサイズを有する半導体メモリにおける第1のアドレスと前記第1の消去ブロックサイズよりも大きい第2の消去ブロックサイズを有する半導体メモリにおける第2のアドレスとの対応付けを管理するためのプログラムを格納するROM9と、このROM9に格納されているプログラムを実行するCPU8とを含んでいる。NAND型フラッシュメモリ3は、前記第2の消去ブロックサイズを有するメモリである。コントローラ4は、前記第2のアドレスを用いてNAND型フラッシュメモリ3に対するアクセスを実行する。
【解決手段】メモリカード1は、コントローラ4とNAND型フラッシュメモリ3とを有する。コントローラ4は、第1の消去ブロックサイズを有する半導体メモリにおける第1のアドレスと前記第1の消去ブロックサイズよりも大きい第2の消去ブロックサイズを有する半導体メモリにおける第2のアドレスとの対応付けを管理するためのプログラムを格納するROM9と、このROM9に格納されているプログラムを実行するCPU8とを含んでいる。NAND型フラッシュメモリ3は、前記第2の消去ブロックサイズを有するメモリである。コントローラ4は、前記第2のアドレスを用いてNAND型フラッシュメモリ3に対するアクセスを実行する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、不揮発性半導体メモリを搭載したメモリカードに関し、特にNAND型フラッシュメモリを搭載したメモリカード及びこのカードに搭載される半導体装置に関する。
【背景技術】
【0002】
幾種類かあるフラッシュメモリカードの中で、メモリカードインタフェースとして、ホスト側のシステムがメモリカード内部の物理状態(何処の物理ブロックアドレスに、何番目の論理セクタアドレスデータが含まれているか、或いは、何処のブロックが消去状態であるか)を管理しているものがある。このようなフラッシュメモリカードの場合、ホストはメモリカード内のフラッシュメモリを直接制御する。その際、ホストは、アクセス対象となるメモリカード内部に搭載されるフラッシュメモリの書込単位や消去単位を想定し、所定のブロックサイズを消去単位とした書込アクセスや消去アクセスを行う。
【0003】
一方、最近では消去単位のブロックサイズを以前よりも大きくしたメモリカードが注目されている。
【0004】
なお、特許文献1には、メモリセルを部分消去すべき消去サイズを変えられるようにし、大きい領域を消去する場合にも消去時間を短くする技術が開示されている。
【特許文献1】特開2002−133877号公報
【発明の開示】
【発明が解決しようとする課題】
【0005】
アクセス対象となるメモリカードの内部に搭載されるフラッシュメモリの書込単位や消去単位が変わった場合(例えば、消去単位のブロックサイズが大きくなった場合)、何らかの処置をしないと、ホストはそのメモリカードにアクセスすることができないという問題がある。
【0006】
この問題を解決するために、例えばメモリカード内に何らかの変換コントローラを搭載して対処することも考えられる。しかしながら、フラッシュメモリの内部状態をホストの指示通りに保とうとすると、ホストからの個々の書込、消去アクセスがある度にカード内部に実際に搭載されているフラッシュメモリ上の消去単位での書換が必要となり、書込、消去の内部操作負荷が著しく増すという問題がある。上記文献にも同様な問題がある。
【0007】
本発明は上記課題を解決するためになされたものであり、異なる消去ブロックサイズを想定したメモリへのアクセスに対して柔軟に対応することが可能なメモリカード及び半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0008】
本発明に係る半導体装置は、第1の消去ブロックサイズを有する半導体メモリにおける第1のアドレスと前記第1の消去ブロックサイズとは異なる第2の消去ブロックサイズを有する半導体メモリにおける第2のアドレスとの対応付けを管理することを特徴とする。
【0009】
また、本発明に係るメモリカードは、第1の消去ブロックサイズを有する半導体メモリにおける第1のアドレスと前記第1の消去ブロックサイズとは異なる第2の消去ブロックサイズを有する半導体メモリにおける第2のアドレスとの対応付けを管理するコントローラと、前記第2の消去ブロックサイズを有する不揮発性半導体メモリとを具備し、前記コントローラは、前記第2のアドレスを用いて前記不揮発性半導体メモリに対するアクセスを実行することを特徴とする。
【発明の効果】
【0010】
異なる消去ブロックサイズを想定したメモリへのアクセスに対して柔軟に対応することができる。
【発明を実施するための最良の形態】
【0011】
以下、図面を参照して、本発明の一実施形態について説明する。
図1は、本発明の一実施形態に係るメモリカードに搭載されるデバイス類の概略構成を示す斜視図である。
本実施形態に係るメモリカード1は、図示のように、PCB(Printed Circuit Board)基板2上にNAND型フラッシュメモリ3及びコントローラ4が配置されたものとなっている。上記コントローラ4には、CPU(Central Processing Unit)8やROM(Read-Only Memory)9などの機能ブロックが搭載されている。各デバイスの詳細については後で述べる。なお、NAND型フラッシュメモリ3は、1つのメモリセルに1ビットの情報を記憶する2値メモリであっても良いし、1つのメモリセルに1ビットより多い情報(例えば2ビット)を記憶する多値メモリであっても良い。また、図1では、PCB(Printed Circuit Board)基板2上にNAND型フラッシュメモリ3及びコントローラ4が配置された場合を示したが、NAND型フラッシュメモリ3及びコントローラ4は、同一のLSI(Large-scale Integration)基板上に配置されても良い。
【0012】
以下の説明において使用する用語「論理ブロックアドレス」,「物理ブロックアドレス」は、それぞれ、ブロック自体の論理アドレス,物理アドレスを意味するものである。また、「論理アドレス」,「物理アドレス」は、主に、ブロック自体の論理アドレス,物理アドレスを意味するものではあるが、ブロック単位よりも細かい分解能の単位に相当するアドレスである場合もあり得ることを示すものである。
【0013】
図2は、ホスト機器と上記メモリカードとを含む構成を示すブロック図である。なお、図1と共通する要素には同一の符号を付している。
【0014】
ホスト機器(以下、ホストと称す)20は、接続されるメモリカードに対してアクセスを行うためのハードウェア及びソフトウェア(システム)を備えている。このホスト20は、メモリカード内部の物理状態(何処の物理ブロックアドレスに、何番目の論理セクタアドレスデータが含まれているか、或いは、何処のブロックが消去状態であるか)を管理し、メモリカード内のフラッシュメモリを直接制御するものとして構築されている。
【0015】
また、ホスト20は、消去時の消去ブロックサイズが16kByteに定められているNAND型フラッシュメモリを使用することを前提として、16kByte単位で論理・物理アドレスの割当を行い、多くの場合、論理アドレス16kByte分に関してシーケンシャルにライトアクセスもしくはリードアクセスを行う(該当するコマンドを発行する)。
【0016】
メモリカード1は、ホスト20に接続されたときに電源供給を受けて動作し、ホスト20からのアクセスに応じた処理を行う。このメモリカード1は、前述したようにNAND型フラッシュメモリ3及びコントローラ4を有する。
【0017】
NAND型フラッシュメモリ3は、消去時の消去ブロックサイズ(消去単位のブロックサイズ)が256kByteに定められている不揮発性メモリであり、例えば16kByte単位でデータの書込・読出を行うようになっている。このNAND型フラッシュメモリ3は、例えば0.09μmプロセス技術を用いて製作される。即ち、NAND型フラッシュメモリ3のデザインルールは、0.1μm未満となっている。
【0018】
コントローラ4は、前述したCPU8及びROM9のほかに、メモリインタフェース部5、ホストインタフェース部6、バッファ7、及びRAM(Random Access Memory)10を搭載している。
【0019】
メモリインタフェース部5は、コントローラ4とNAND型フラッシュメモリ3との間のインタフェース処理を行うものである。ホストインタフェース部6は、コントローラ4とホスト20との間のインタフェース処理を行うものである。
【0020】
バッファ7は、ホスト20から送られてくるデータをNAND型フラッシュメモリ3へ書き込む際に、一定量のデータ(例えば1ページ分)を一時的に記憶したり、NAND型フラッシュメモリ3から読み出されるデータをホスト20へ送り出す際に、一定量のデータを一時的に記憶したりするものである。
【0021】
CPU8は、メモリカード1全体の動作を司るものである。このCPU8は、例えば、メモリカード1が電源供給を受けた際に、ROM9の中に格納されているファームウェア(後述する制御プログラム)をRAM10上にロードして所定の処理を実行することにより、各種のテーブル(後述)をRAM10上で作成したり、ホスト20から書込コマンド,読出コマンド,消去コマンドを受けてNAND型フラッシュメモリ3上の該当領域に対するアクセスを実行したり、バッファ7を通じたデータ転送処理を制御したりする。
【0022】
ROM9は、CPU8により使用される制御プログラムなどを格納するメモリである。RAM10は、CPU8の作業エリアとして使用され、制御プログラムや各種のテーブルを記憶するメモリである。
【0023】
図3は、ホスト20が想定しているフラッシュメモリと、実際に使用するフラッシュメモリ(即ち、メモリカード1内のNAND型フラッシュメモリ3)との、データ配置の違いを示している。
ホスト20が想定しているフラッシュメモリでは、各ページは528Byte(512Byte分のデータ記憶部+16Byte分の冗長部)を有しており、32ページ分が1つの消去単位(即ち、16kByte+0.5kByte(ここで、kは1024))となる。以下では、このようなフラッシュメモリを搭載したカードを、「小ブロックカード」と称す場合がある。
【0024】
一方、実際に使用するフラッシュメモリ3では、各ページは2112Byte(512Byte分のデータ記憶部×4+10Byte分の冗長部×4+24Byte分の管理データ記憶部)を有しており、128ページ分が1つの消去単位(即ち、256kByte+8kByte)となる。以下では、このようなフラッシュメモリ3を搭載したカードを、「大ブロックカード」と称す場合がある。なお、以下の説明においては、便宜上、小ブロックカードの消去単位を16kByteと呼び、大ブロックカードの消去単位を256kByteと呼ぶ。
【0025】
また、ホスト20が想定しているフラッシュメモリと、実際に使用するフラッシュメモリ3とは、それぞれ、フラッシュメモリへのデータ入出力を行うためのページバッファを備えている。ホスト20が想定しているフラッシュメモリに備えられるページバッファの記憶容量は、528Byte(512Byte+16Byte)である。一方、実際に使用するフラッシュメモリ3に備えられるページバッファの記憶容量は、2112Byte(2048Byte+64Byte)である。データ書込などの際には、各ページバッファは、フラッシュメモリに対するデータ入出力処理を、自身の記憶容量に相当する1ページ分の単位で実行する。
【0026】
図3の例では、実際に使用するフラッシュメモリ3の消去ブロックサイズが、ホスト20が想定しているフラッシュメモリの消去ブロックサイズの16倍である場合を示したが、本発明はこれに限定されるものではなく、略整数倍であれば別の倍率となるように構成することも可能である。
【0027】
大ブロックカードを実用上有効な製品とするためには、図3に示したフラッシュメモリ3の記憶容量は1Gビット以上であることが望ましい。フラッシュメモリ3の記憶容量が例えば1Gビットである場合、256kByteブロック(消去単位)の数は、512個となる。
【0028】
また、図3においては消去単位が256kByteブロックである場合を例示しているが、消去単位が例えば128kByteブロックとなるように構築することも実用上有効である。この場合、128kByteブロックの数は、1024個となる。
【0029】
図4は、ホスト20側システム及びメモリカード1(大ブロックカード)の各コミュニケーション階層を示す図である。
【0030】
ホスト20側のシステムは、アプリケーションソフト21、ファイルシステム22、ドライバソフト23、及び小ブロックカード物理アクセス層24を有する。一方、メモリカード1(大ブロックカード)は、小ブロックカード物理アクセス層11、小ブロックカード物理・小ブロックカード論理変換層12、小ブロックカード論理・大ブロックカード物理変換層13、及び大ブロックカード物理アクセス層14を有する。
【0031】
例えば、ホスト20側のアプリケーションソフト21がファイルの書込をファイルシステム22に要求すると、ファイルシステム22は、小ブロックカードの論理ブロックアドレスに基づきシーケンシャルなセクタ書込をドライバソフト23に指示する。これを受けて、ドライバソフト23は、小ブロックカードの論理ブロックアドレスに基づく16kByteブロック毎のシーケンシャルな書込を実現するにあたり、論理・物理ブロック変換を行い、小ブロックカード物理アクセス層24を通じて、小ブロックカードの物理ブロックアドレスによるランダムな書込コマンドを大ブロックカードに対して発行し、データ転送を行う。
【0032】
なお、ライトアクセスにおいては、小ブロックカードの場合も大ブロックカードの場合も、プロトコル上、(1)コマンド、(2)ページアドレス(ロウアドレス)、(3)カラムアドレス、(4)データ、(5)プログラム確認コマンド、といった順序で情報の送受が行われることが前提となっている。
【0033】
大ブロックカード側における小ブロックカード物理アクセス層11は、ホスト20から小ブロックカードの物理ブロックアドレスによる書込コマンドを受けると、物理ブロックアドレスやデータのほか、これに付随する付随データに含まれている論理ブロックアドレスを取得する。
【0034】
小ブロックカード物理・小ブロックカード論理変換層12は、データ読出などの際に小ブロックカードの物理ブロックアドレス(16kByteブロック分に対応)から小ブロックカードの論理ブロックアドレス(16kByteブロック分に対応)への変換処理を行うための第1のテーブルを有している。変換層12は、小ブロックカード物理アクセス層11が書込コマンドを受けて小ブロックカードの論理ブロックアドレスを取得したときにはこれを上記第1のテーブルに反映させる。物理ブロックアドレスに関しても、上記第1のテーブルに反映させる。
【0035】
小ブロックカード論理・大ブロックカード物理変換層13は、データ読出などの際に小ブロックカードの論理ブロックアドレス(シーケンシャルな16kByteブロック×16個分に対応)から大ブロックカードの物理ブロックアドレス(256kByte物理ブロック分に対応)への変換処理を行うための第2のテーブルを有している。変換層12は、小ブロックカード物理アクセス層11が書込コマンドを受けて小ブロックカードの論理アドレスを取得したときにはこれを上記第2のテーブルに反映させる。
【0036】
大ブロックカード物理アクセス層14は、小ブロックカード物理アクセス層11が書込コマンドを受けて取得した小ブロックカードの論理ブロックアドレスに基づき、フラッシュメモリ3内部のデータ配置を決定し、256kByte物理ブロック内において2kByte(1ページ)単位でシーケンシャルに16kByte分のデータを書き込む。また、大ブロックカード物理アクセス層14は、取得した小ブロックカードの論理ブロックアドレスや物理ブロックアドレスをフラッシュメモリ3内部における管理データ領域内の所定の領域に格納する。
【0037】
このようにホスト20は小ブロックカードの物理ブロックアドレスに基づくコマンドを発行するので、大ブロックカード側では、小ブロックカードの物理ブロックアドレスに対応するデータがどの256kByte物理ブロックの中に存在するのかが分かるように管理する。具体的には、16kByteブロック毎に小ブロックカードの論理・物理ブロックアドレスの対応関係を管理すると共に、小ブロックカードの連続した256kByteブロック分の論理ブロックアドレスに対応するデータが大ブロックカード内のどの256kByte物理ブロックに格納されているかが分かるように管理する。
【0038】
また、ホスト20は、消去単位が16kByteブロックであることを前提として、256kByte物理ブロックを消去単位としている大ブロックカードにアクセスしてくる。これに対し、大ブロックカードは、ホスト20が使用している制御アルゴリズムや物理フォーマットに合わせて柔軟に応答する。例えば、「新たな16kByteの論理ブロックアドレスによる書込操作が発生した場合は、それ以前に同一の論理ブロックアドレスにより書込操作が発生したときの小ブロックカードの16kByte物理ブロックアドレスに対応するブロック(以下、「旧アサイン論理ブロック」と称す)のデータ消去が行われる」というホスト20側の制御アルゴリズムに鑑み、消去対象の旧アサイン論理ブロックが消去状態であることをエミュレートする。しかし、実際には、大ブロックカード側では消去対象の16kByteブロック分の消去を行わない。これにより、フラッシュメモリ3への物理的な操作に関するオーバーヘッドを大幅に縮減することができる。
【0039】
図5は、ホスト20側から送られてくるコマンドのフォーマットを示す図である。
ホスト20側から送られてくるコマンドのパケットは、図5(a)に示されるように、コマンド種別情報(ここでは「書込」),アドレス(物理ブロックアドレス),データ(コンテンツなどの実データ及び付随データ(512Byte+16Byte)といった各種情報を含んでいる。
このようなフォーマットのパケットにおいては、図5(b)に示されるように、付随データ16Byte中の所定の位置に小ブロックカードの「論理ブロックアドレス」(アクセス対象となる16Byteブロックに対応する論理アドレス)が配置されている。大ブロックカードは、コマンド種別情報,物理ブロックアドレス,データを取得するほか、特に上記「論理ブロックアドレス」を取得する。
【0040】
図6は、ホスト20側が想定しているブロック書込操作と、メモリカード1(大ブロックカード)側が実際に行う書込処理とを、対比して示す図である。
ホスト20側(同図の左側)では、小ブロックカードの論理アドレスに基づく16kByteブロック単位のシーケンシャルな書込操作の発生時に、小ブロックカードの物理ブロックアドレスによる16kByteブロック単位のランダムな書込操作を行う。また、これに伴い、旧アサイン論理ブロックが16kByteブロック単位で消去されることを前提としている。
【0041】
一方、大ブロックカード側(同図の右側)では、ホスト20側から書込コマンドを受けた場合、小ブロックカードの論理ブロックアドレスに基づく16kByteブロック単位のデータをフラッシュメモリ3内にシーケンシャルに書き込む。この場合、上記前提に合わせ、ホスト20側に対しては大ブロックカード側小ブロックカード内の旧アサイン論理ブロックは消去の状態にあるものとして対応する。例えば旧アサイン論理ブロックに対する読出アクセスがあった場合には、そのブロックは消去状態にある旨を応答する。また、小ブロックカードの論理ブロックアドレスにアサインされていない小ブロックカードの物理ブロックについても、消去の状態にあるものとして対応する。
【0042】
前述のように、ホスト20は、小ブロックの物理アドレスによる16Byte単位のランダムな書込操作を行う。このようなランダムな書込操作では、一般に、大ブロック(256kByte)の一部のみを書き換えるための処理が多発する。NAND型フラッシュメモリではブロック単位でしか消去を行えないため、ブロックの一部のみを書き換える場合は、書き換える新データを消去済みの新ブロックに書き込み、新データに書き換えられる旧データを含む旧ブロックから、書き換えられない残りのデータを新ブロックにコピーする必要がある。このように、ブロックの一部のみを書き換える処理は、書き換えられないデータのコピー動作(以下、「巻き添えデータコピー」と称す)を伴うため、ブロックの一部のみを書き換える処理が多発すると、オーバーヘッドが非常に増大することになる。
【0043】
そこで、本実施形態では、ホスト20側から得られる論理アドレスの順序に従って、大ブロックカード側で物理アドレスを再度割り当てることにより、ブロックの一部のみの書込の発生を低減し、オーバーヘッドの増大を抑制しているのである。
【0044】
図7は、大ブロックカード内のNAND型フラッシュメモリ3のブロックフォーマット(消去単位である256kByte物理ブロック分)を示す図である。
大ブロックカードでは、消去単位である256kByte物理ブロックの中に、ホスト20側が管理する単位である16kByteに相当するデータを書き込むためのブロック(以下、ホスト管理ブロックと称す)が16個分含まれている。データ書込の際には、小ブロックカードの論理ブロックアドレスの順に個々のデータが配置される。
【0045】
各ホスト管理ブロックは、8個のページで構成される。各ページは、512Byteデータ領域を4個分含むとともに、各データ領域に対応する10ByteECC領域を含んでいる。また、ページ中の最後の512Byteデータ領域(4番目の512Byteデータ領域)の後には、24Byte管理データ領域も設けられる。このため、ページ中の最後の10ByteECC領域は、4番目の512Byteデータ領域と24Byte管理データ領域の両方に対応する構成となっている。
【0046】
消去単位である256kByte物理ブロックに含まれる128個の24Byte管理データ領域のうち、最後の24Byte管理データ領域30には、ホスト20側から送られてくるコマンドから取得された物理ブロックアドレスに相当するアドレス情報(以下、「ホスト管理物理アドレス」と称す)及び論理ブロックアドレスに相当するアドレス情報(以下、「ホスト管理論理ブロックアドレス」)がまとめて格納されるようになっている。
【0047】
具体的には、16kByteデータが1つの16kByteホスト管理ブロックに書き込まれる毎に、対応するホスト管理物理アドレス(例えば10bit分)が管理データ領域30内の所定の領域に格納される。これにより、16個の16kByteホスト管理ブロックに対応する16個のホスト管理物理アドレスが管理データ領域30内の所定の領域に格納される。一方、ホスト管理論理アドレスに関しては、16個の16kByteホスト管理ブロックに対応する連続した16個の論理ブロックアドレスのうち、その代表として、先頭の論理ブロックアドレス(例えば10bit分)がホスト管理論理アドレスとして管理データ領域30内の所定の領域に格納される。
【0048】
上記構成において、各256Byteブロック内の最終領域(512Byte+24Byte+10Byteの領域)に配置されている情報を読み出して、その中の24Byte管理データを参照することにより、当該256Byteブロックに対応する16ブロック分の「ホスト管理物理アドレス」及び「ホスト管理論理ブロックアドレス」をまとめて知得することができる。
【0049】
各256Byteブロック内に格納された「ホスト管理物理アドレス」及び「ホスト管理論理ブロックアドレス」は、図4で説明した小ブロックカード物理・小ブロックカード論理変換層12が有する第1のテーブルと、小ブロックカード論理・大ブロックカード物理変換層13が有する第2のテーブルとを作成する際に使用される。
【0050】
図8は、コントローラ4内のRAM10上に作成される各種のテーブルを示す図である。
「小ブロックカード論理・物理ブロックアドレス」テーブル31及び「小ブロックカード論理ブロックアドレス・大ブロックカード物理ブロックアドレス」テーブル32は、それぞれ前述した第1のテーブル及び第2のテーブルに相当するものであり、データ管理領域30(図7)に格納されている「ホスト管理物理アドレス」及び「ホスト管理論理ブロックアドレス」を利用してRAM10上に作成される。
【0051】
「小ブロックカード論理・物理ブロックアドレス」テーブル31は、データ読出などの際に小ブロックカードの物理ブロックアドレス(16kByteブロック分に対応)から小ブロックカードの論理ブロックアドレス(16kByteブロック分に対応)への変換処理を行うために使用される。
【0052】
「小ブロックカード論理ブロックアドレス・大ブロックカード物理ブロックアドレス」テーブル32は、データ読出などの際に小ブロックカードの論理ブロックアドレス(シーケンシャルな16kByteブロック×16個分に対応)から大ブロックカードの物理ブロックアドレス(256kByte物理ブロック分に対応)への変換処理を行うために使用される。
【0053】
次に、図9のフローチャートを参照して、各種テーブルの作成処理の流れを説明する。
例えばメモリカード1(大ブロックカード)がホスト20側から電源供給を受けると(ステップA1)、CPU8は動作を開始し、ROM9の中に格納されている制御プログラム(小ブロックカードにおける物理・論理ブロックアドレスと当該フラッシュメモリ3における物理ブロックアドレスとの対応付けを管理するためのプログラム)などをRAM10上にロードして処理する(ステップA2)。
【0054】
次に、CPU8は、フラッシュメモリ3の管理データ領域30内に格納されている「ホスト管理物理アドレス」及び「ホスト管理論理ブロックアドレス」を利用することによって、RAM10上に「小ブロックカード論理・物理ブロックアドレス」テーブル31と「小ブロックカード論理ブロックアドレス・大ブロックカード物理ブロックアドレス」テーブル32とを作成する(ステップA3)。そして、CPU8は、ホスト20からのコマンド待ち状態となり(ステップA4)、制御プログラムに従ってライトアクセス,リードアクセス,消去アクセスに対する各処理を行えるようになる。
【0055】
次に、図10のフローチャートを参照して、ライトアクセスに対する処理の流れを説明する。
CPU8は、ホスト20から、例えば16kByteブロックに対する書込コマンドを受けると(ステップB1)、小ブロックカードの物理ブロックアドレスやデータのほか、これに付随する付随データに含まれている論理ブロックアドレスを取得する(ステップB2)。
【0056】
CPU8は、取得した小ブロックカードの論理ブロックアドレスの順に、16kByteデータを256kByte物理ブロック内に書き込むと共に、当該小ブロックカードの論理ブロックアドレス及び物理ブロックアドレスに相当する「ホスト管理論理ブロックアドレス」及び「ホスト管理物理アドレス」を管理データ領域30内の所定の領域に格納する(ステップB3)。また、CPU8は、取得した上記小ブロックカードの論理ブロックアドレス及び物理ブロックアドレスをRAM10上のテーブル31,32に反映させる(ステップB4)。
最後に、CPU8は、ホストへ書込処理の完了を通知する(ステップB5)。
【0057】
次に、図11のフローチャートおよび図12乃至図15の概念図を参照して、前述の図10に示されるステップB3におけるデータ書込みの処理の詳細について説明する。
CPU8は、データ書込に際し、いま対象となっている論理ブロックアドレス(16kByteブロック分に対応)が、先行する論理ブロックアドレス(16kByteブロック分に対応)に連続するものであるか否かを判定する(図11のステップC1)。即ち、図12に示されるように、16kByte物理ブロックX1へのデータ書込まで済んでいる状態において、次に書き込むべき物理ブロックが上記物理ブロックX1に続く16kByte物理ブロックX2に該当するか否かを判定する。
連続するものであれば、CPU8は、大ブロックカードの256kByte物理ブロック内に、先に書き込んだ16kByteデータに引き続き、書込対象の16kByteデータを書き込む(図11のステップC2)。即ち、図13に示されるように、前述の16kByte物理ブロックX2へのデータ書込を行う。
【0058】
一方、連続するものでなければ、大ブロックカードの256kByte物理ブロック内の後半データに関して巻き添えデータコピー操作を実施する(図11のステップC3)。即ち、図14に示されるように、対象となっている256kByte物理ブロックに対応する旧256kByteブロックには、上記物理ブロックX1までの書込(更新)によって不要となった旧データを有する旧アサイン16kByte論理ブロック群の物理領域Y1と、更新がないために有効に残っている有効データを有する物理領域Y2とが存在する。そこで、この物理ブロックY2のデータを、対象となっている256kByteブロック内の上記物理ブロックX1の後に続く物理領域Y3にコピーする。また、このコピー後、CPU8は、不要となった旧256kByteブロック内のデータを消去する。
【0059】
次いで、大ブロックカードの新たな256kByte物理ブロック(データ消去済み)への書込を実施し、待機する(ステップC4)。なお、書込対象となる領域が256kByte区切りの先頭であるか否かによって、処理が異なる。即ち、書込対象となる領域が256kByte区切りの先頭の場合、図15(a)に示されるように、当該先頭の位置にある物理ブロックZ1に16kByteデータを書き込む。一方、書込対象となる領域が256kByte区切りの先頭でない場合、前半データに関して巻き添えデータコピー操作を実施する。即ち、図15(b)に示されるように、先頭から上記書込対象の直前までの物理領域Z2に、旧アサイン16kByte論理ブロック群のデータをコピーし、その後、書込対象となる物理領域X3に16kByteデータを書き込む。
【0060】
次に、図16のフローチャートを参照して、リードアクセスに対する処理の流れを説明する。
CPU8は、ホスト20から、例えば16kByteブロックに対する読出コマンドを受けると(ステップD1)、そのコマンドに付加されている小ブロックカードの物理ブロックアドレスを取得する(ステップD2)。
【0061】
次に、CPU8は、「小ブロックカード論理・物理ブロックアドレス」テーブル31を参照することにより、取得した小ブロックカードの物理ブロックアドレスから小ブロックカードの論理ブロックアドレスを得る(ステップD3)。次いで、CPU8は、「小ブロックカード論理ブロックアドレス・大ブロックカード物理ブロックアドレス」テーブル32を参照することにより、得られた小ブロックカードの論理ブロックアドレスから大ブロックカードの物理ブロックアドレスを得る(ステップD4)。
【0062】
最後に、CPU8は、得られた大ブロックカードの物理ブロックアドレスに該当する物理領域からデータを読み出し、それをホスト20へ返送する(ステップD5)。
【0063】
次に、図17のフローチャートを参照して、消去アクセスに対する処理の流れを説明する。
CPU8は、ホスト20から、例えば16kByteブロックに対する消去コマンドを受けると(ステップE1)、必要に応じ、該当するブロックが消去状態にあることを示す情報をRAM10上の所定の領域に記録する(所定のテーブルを更新する)(ステップE2)。
【0064】
なお、このステップE2の処理は省略してもよい。ステップE2の処理を行っておくと、電源オフもしくはオンのときにホスト20から消去状態の確認要求がもしあった場合に、当該消去状態を正しく応答することができる。
【0065】
最後に、CPU8は、実際には指定されたブロックに対する消去処理を行わずに、消去を行った旨をホストへ通知する(ステップE3)。
【0066】
図18は、本実施形態のメモリカード1に対してホスト20が書込を行う際の、当該メモリカード1のI/OピンとR/Bピンとの信号の例を示すタイミングチャートである。
【0067】
ホスト20は、メモリカードは16kByteの消去ブロックサイズを有する不揮発性メモリであると仮定してメモリカードを制御している。例えば、メモリカードに対する書込の際には、ホスト20は、シリアルデータインプットコマンド80H(Hは16進を示す)をI/Oピン1〜8へ入力する。次に、ホスト20は、カラムアドレスC/AおよびページアドレスP/Aを、I/Oピン1〜8へ入力する。なお、ここでカラムアドレスC/AおよびページアドレスP/Aは、ホスト20がメモリカード1に対して想定している仮想物理アドレス空間におけるカラムアドレスおよびページアドレスである。
【0068】
更に、ホスト20は、書込データを、I/Oピン1〜8の個々に対し、528回入力する。具体的には、ホスト20はライトイネーブルピンへの入力信号を528回クロッキングしながら、それぞれのI/Oピンに対し528ビット(すべてのI/Oピン合計で528バイト)のデータを順次シフトインする。データのシフトインが完了すると、ホスト20は、プログラムコマンド10HをI/Oピン1〜8へ入力する。これに応答してメモリカードは、そのR/Bピンにロウレベルの信号を出力し、メモリカードがビジー状態であることを示す。その後、所定期間後にR/Bピンにハイレベルの信号を出力することでメモリカードがレディ状態になったことを示す。
【0069】
しかしながら、図18におけるR/Bピンの状態は、あくまでもホスト20に対してメモリカード1がどのような状態かを示すものである。つまり、図18において、プログラムコマンド10Hの入力に応答して、R/Bピンがビジー状態(つまりロウレベルを出力)を示したとしても、内部でNAND型フラッシュメモリ3に対する書込動作(つまり、ページバッファからメモリセルアレイへのデータ転送)が実際に行われているとは限らない。また、R/Bピンがレディ状態に復帰したとしても、内部でNAND型フラッシュメモリ3に対する書込動作が実際に完了しているとは限らない。
【0070】
図19は、本実施形態のメモリカード1内のNAND型フラッシュメモリ3に対して、当該メモリカード1内のコントローラ4が書込を行う際の、NAND型フラッシュメモリ3のI/OピンとR/Bピンとの信号の例を示すタイミングチャートである。
【0071】
コントローラ4は、NAND型フラッシュメモリ3は256kByteの消去ブロックサイズを有する不揮発性メモリであると認識している。例えば、NAND型フラッシュメモリ3に対する書込の際には、コントローラ1は、シリアルデータインプットコマンド80H(Hは16進を示す)をI/Oピン1〜8へ入力する。次に、コントローラ1は、カラムアドレスC/AおよびページアドレスP/Aを、I/Oピン1〜8へ入力する。なお、ここでカラムアドレスC/AおよびページアドレスP/Aは、コントローラ1がNAND型フラッシュメモリ3に対して想定している実物理アドレス空間におけるカラムアドレスおよびページアドレスである。したがって、図18におけるカラムアドレスC/AおよびページアドレスP/Aとは必ずしも一致していない。
【0072】
更に、コントローラ1は、書込データを、I/Oピン1〜8の個々に対し、2112回入力する。具体的には、コントローラ1は、ライトイネーブルピンへの入力信号を2112回クロッキングしながら、それぞれのI/Oピンに対し2112ビット(すべてのI/Oピン合計で2112バイト)のデータを順次シフトインする。データのシフトインが完了すると、コントローラ1は、プログラムコマンド10HをI/Oピン1〜8へ入力する。これに応答してメモリカードは、そのR/Bピンにロウレベルの信号を出力し、メモリカードがビジー状態であることを示す。その後、所定期間後にR/Bピンにハイレベルの信号を出力することでメモリカードがレディ状態になったことを示す。
【0073】
図19におけるR/Bピンの状態は、コントローラ4に対してNAND型フラッシュメモリ3が実際にどのような状態かを示すものである。
【0074】
なお、上記図18および図19においは、カラムアドレスC/AおよびページアドレスP/Aの入力をそれぞれ1つのサイクルで示しているが、メモリカード1の容量またはNAND型フラッシュメモリ3の容量に応じて、適宜2サイクル以上になる場合もある。
【0075】
図20は、本実施形態のメモリカード1の使用方法を模式的に示す図である。
例えば、ホスト20に予め搭載されているコントローラが、16kByteの消去ブロック単位を有する小ブロックカード100の使用を前提としているとする。この場合、メモリカード内に適切なコントローラを内蔵することなく256kByteの消去ブロック単位を有するメモリを使用して大ブロックカードを実現すると、消去単位が異なることから正常なアクセスができない虞がある。これに対し、本実施形態に基づき256kByteの消去ブロック単位を有するメモリ用のコントローラ4を含んで大ブロックカードを実現すれば、小ブロックカード対応のホスト機器20に対しても大ブロックカードを挿入して使用することが可能となる。
【0076】
このように本実施形態によれば、小ブロックカードをアクセス対象とするホスト側から送られてくる書込コマンドに付随されている情報の中から連続する論理ブロックアドレスを得て、大ブロックカードの物理ブロック内において小ブロックカードの論理ブロックアドレスの順にデータを配置することによりデータ配置の最適化を実現し、書込時のオーバーヘッドの縮減を実現している。また、小ブロックカードの物理・論理ブロックアドレス及び大ブロックカードの物理ブロックアドレスの対応関係を管理することにより、小ブロックカードと大ブロックカードの整合性を効率的に維持することができる。また、ホストからの消去コマンドに対しても、それを実際に大ブロックカードの消去ブロックサイズの一部に反映させる(部分的に消去状態とする)のではなく、あたかもメモリカード内の該当消去ブロックが消去されたが如く振る舞うことにより、大ブロックカード内部の操作負荷を軽減することが可能となる。
【0077】
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【0078】
【図1】本発明の一実施形態に係るメモリカードに搭載されるデバイス類の概略構成を示す斜視図。
【図2】ホスト機器と上記メモリカードとを含む構成を示すブロック図。
【図3】ホストが想定しているフラッシュメモリと、実際に使用するフラッシュメモリとのデータ配置の違いを示す図。
【図4】ホスト側システム及びメモリカード(大ブロックカード)の各コミュニケーション階層を示す図。
【図5】ホスト側から送られてくるコマンドのフォーマットを示す図。
【図6】ホスト側が想定しているブロック書込操作とメモリカード(大ブロックカード)側が実際に行う書込処理とを対比して示す図。
【図7】大ブロックカード内のフラッシュメモリのブロックフォーマット(消去単位である256kByte物理ブロック分)を示す図。
【図8】コントローラ内のRAM上に作成される各種のテーブルを示す図。
【図9】各種テーブルの作成処理の流れを示すフローチャート。
【図10】ライトアクセスに対する処理の流れを示すフローチャート。
【図11】図10に示されるステップB3におけるデータ書込みの処理の詳細を示すフローチャート。
【図12】図11に示されるステップC1の処理を模式的に示す図。
【図13】図11に示されるステップC2の処理を模式的に示す図。
【図14】図11に示されるステップC3の処理を模式的に示す図。
【図15】図11に示されるステップC4の処理を模式的に示す図。
【図16】リードアクセスに対する処理の流れを示すフローチャート。
【図17】消去アクセスに対する処理の流れを示すフローチャート。
【図18】本実施形態のメモリカードに対してホストが書込を行う際の、当該メモリカードのI/OピンとR/Bピンとの信号の例を示すタイミングチャート。
【図19】本実施形態のメモリカード内の不揮発性メモリに対して、当該メモリカード内のコントローラが書込を行う際の、メモリカード内の不揮発性メモリのI/OピンとR/Bピンとの信号の例を示すタイミングチャート。
【図20】本実施形態のメモリカードの使用方法を模式的に示す図。
【符号の説明】
【0079】
1…メモリカード(大ブロックカード)、2…PCB基板、3…NAND型フラッシュメモリ、4…コントローラ、5…メモリインタフェース部、6…ホストインタフェース部、7…バッファ、8…CPU、9…ROM、10…RAM、11…小ブロックカード物理アクセス層、12…小ブロックカード物理・小ブロックカード論理変換層、13…小ブロックカード論理・大ブロックカード物理変換層、14…大ブロックカード物理アクセス層、20…ホスト機器、21…アプリケーションソフト、22…ファイルシステム、23…ドライバソフト、24…小ブロックカード物理アクセス層、30…24Byte管理データ領域、100…メモリカード(小ブロックカード)。
【技術分野】
【0001】
本発明は、不揮発性半導体メモリを搭載したメモリカードに関し、特にNAND型フラッシュメモリを搭載したメモリカード及びこのカードに搭載される半導体装置に関する。
【背景技術】
【0002】
幾種類かあるフラッシュメモリカードの中で、メモリカードインタフェースとして、ホスト側のシステムがメモリカード内部の物理状態(何処の物理ブロックアドレスに、何番目の論理セクタアドレスデータが含まれているか、或いは、何処のブロックが消去状態であるか)を管理しているものがある。このようなフラッシュメモリカードの場合、ホストはメモリカード内のフラッシュメモリを直接制御する。その際、ホストは、アクセス対象となるメモリカード内部に搭載されるフラッシュメモリの書込単位や消去単位を想定し、所定のブロックサイズを消去単位とした書込アクセスや消去アクセスを行う。
【0003】
一方、最近では消去単位のブロックサイズを以前よりも大きくしたメモリカードが注目されている。
【0004】
なお、特許文献1には、メモリセルを部分消去すべき消去サイズを変えられるようにし、大きい領域を消去する場合にも消去時間を短くする技術が開示されている。
【特許文献1】特開2002−133877号公報
【発明の開示】
【発明が解決しようとする課題】
【0005】
アクセス対象となるメモリカードの内部に搭載されるフラッシュメモリの書込単位や消去単位が変わった場合(例えば、消去単位のブロックサイズが大きくなった場合)、何らかの処置をしないと、ホストはそのメモリカードにアクセスすることができないという問題がある。
【0006】
この問題を解決するために、例えばメモリカード内に何らかの変換コントローラを搭載して対処することも考えられる。しかしながら、フラッシュメモリの内部状態をホストの指示通りに保とうとすると、ホストからの個々の書込、消去アクセスがある度にカード内部に実際に搭載されているフラッシュメモリ上の消去単位での書換が必要となり、書込、消去の内部操作負荷が著しく増すという問題がある。上記文献にも同様な問題がある。
【0007】
本発明は上記課題を解決するためになされたものであり、異なる消去ブロックサイズを想定したメモリへのアクセスに対して柔軟に対応することが可能なメモリカード及び半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0008】
本発明に係る半導体装置は、第1の消去ブロックサイズを有する半導体メモリにおける第1のアドレスと前記第1の消去ブロックサイズとは異なる第2の消去ブロックサイズを有する半導体メモリにおける第2のアドレスとの対応付けを管理することを特徴とする。
【0009】
また、本発明に係るメモリカードは、第1の消去ブロックサイズを有する半導体メモリにおける第1のアドレスと前記第1の消去ブロックサイズとは異なる第2の消去ブロックサイズを有する半導体メモリにおける第2のアドレスとの対応付けを管理するコントローラと、前記第2の消去ブロックサイズを有する不揮発性半導体メモリとを具備し、前記コントローラは、前記第2のアドレスを用いて前記不揮発性半導体メモリに対するアクセスを実行することを特徴とする。
【発明の効果】
【0010】
異なる消去ブロックサイズを想定したメモリへのアクセスに対して柔軟に対応することができる。
【発明を実施するための最良の形態】
【0011】
以下、図面を参照して、本発明の一実施形態について説明する。
図1は、本発明の一実施形態に係るメモリカードに搭載されるデバイス類の概略構成を示す斜視図である。
本実施形態に係るメモリカード1は、図示のように、PCB(Printed Circuit Board)基板2上にNAND型フラッシュメモリ3及びコントローラ4が配置されたものとなっている。上記コントローラ4には、CPU(Central Processing Unit)8やROM(Read-Only Memory)9などの機能ブロックが搭載されている。各デバイスの詳細については後で述べる。なお、NAND型フラッシュメモリ3は、1つのメモリセルに1ビットの情報を記憶する2値メモリであっても良いし、1つのメモリセルに1ビットより多い情報(例えば2ビット)を記憶する多値メモリであっても良い。また、図1では、PCB(Printed Circuit Board)基板2上にNAND型フラッシュメモリ3及びコントローラ4が配置された場合を示したが、NAND型フラッシュメモリ3及びコントローラ4は、同一のLSI(Large-scale Integration)基板上に配置されても良い。
【0012】
以下の説明において使用する用語「論理ブロックアドレス」,「物理ブロックアドレス」は、それぞれ、ブロック自体の論理アドレス,物理アドレスを意味するものである。また、「論理アドレス」,「物理アドレス」は、主に、ブロック自体の論理アドレス,物理アドレスを意味するものではあるが、ブロック単位よりも細かい分解能の単位に相当するアドレスである場合もあり得ることを示すものである。
【0013】
図2は、ホスト機器と上記メモリカードとを含む構成を示すブロック図である。なお、図1と共通する要素には同一の符号を付している。
【0014】
ホスト機器(以下、ホストと称す)20は、接続されるメモリカードに対してアクセスを行うためのハードウェア及びソフトウェア(システム)を備えている。このホスト20は、メモリカード内部の物理状態(何処の物理ブロックアドレスに、何番目の論理セクタアドレスデータが含まれているか、或いは、何処のブロックが消去状態であるか)を管理し、メモリカード内のフラッシュメモリを直接制御するものとして構築されている。
【0015】
また、ホスト20は、消去時の消去ブロックサイズが16kByteに定められているNAND型フラッシュメモリを使用することを前提として、16kByte単位で論理・物理アドレスの割当を行い、多くの場合、論理アドレス16kByte分に関してシーケンシャルにライトアクセスもしくはリードアクセスを行う(該当するコマンドを発行する)。
【0016】
メモリカード1は、ホスト20に接続されたときに電源供給を受けて動作し、ホスト20からのアクセスに応じた処理を行う。このメモリカード1は、前述したようにNAND型フラッシュメモリ3及びコントローラ4を有する。
【0017】
NAND型フラッシュメモリ3は、消去時の消去ブロックサイズ(消去単位のブロックサイズ)が256kByteに定められている不揮発性メモリであり、例えば16kByte単位でデータの書込・読出を行うようになっている。このNAND型フラッシュメモリ3は、例えば0.09μmプロセス技術を用いて製作される。即ち、NAND型フラッシュメモリ3のデザインルールは、0.1μm未満となっている。
【0018】
コントローラ4は、前述したCPU8及びROM9のほかに、メモリインタフェース部5、ホストインタフェース部6、バッファ7、及びRAM(Random Access Memory)10を搭載している。
【0019】
メモリインタフェース部5は、コントローラ4とNAND型フラッシュメモリ3との間のインタフェース処理を行うものである。ホストインタフェース部6は、コントローラ4とホスト20との間のインタフェース処理を行うものである。
【0020】
バッファ7は、ホスト20から送られてくるデータをNAND型フラッシュメモリ3へ書き込む際に、一定量のデータ(例えば1ページ分)を一時的に記憶したり、NAND型フラッシュメモリ3から読み出されるデータをホスト20へ送り出す際に、一定量のデータを一時的に記憶したりするものである。
【0021】
CPU8は、メモリカード1全体の動作を司るものである。このCPU8は、例えば、メモリカード1が電源供給を受けた際に、ROM9の中に格納されているファームウェア(後述する制御プログラム)をRAM10上にロードして所定の処理を実行することにより、各種のテーブル(後述)をRAM10上で作成したり、ホスト20から書込コマンド,読出コマンド,消去コマンドを受けてNAND型フラッシュメモリ3上の該当領域に対するアクセスを実行したり、バッファ7を通じたデータ転送処理を制御したりする。
【0022】
ROM9は、CPU8により使用される制御プログラムなどを格納するメモリである。RAM10は、CPU8の作業エリアとして使用され、制御プログラムや各種のテーブルを記憶するメモリである。
【0023】
図3は、ホスト20が想定しているフラッシュメモリと、実際に使用するフラッシュメモリ(即ち、メモリカード1内のNAND型フラッシュメモリ3)との、データ配置の違いを示している。
ホスト20が想定しているフラッシュメモリでは、各ページは528Byte(512Byte分のデータ記憶部+16Byte分の冗長部)を有しており、32ページ分が1つの消去単位(即ち、16kByte+0.5kByte(ここで、kは1024))となる。以下では、このようなフラッシュメモリを搭載したカードを、「小ブロックカード」と称す場合がある。
【0024】
一方、実際に使用するフラッシュメモリ3では、各ページは2112Byte(512Byte分のデータ記憶部×4+10Byte分の冗長部×4+24Byte分の管理データ記憶部)を有しており、128ページ分が1つの消去単位(即ち、256kByte+8kByte)となる。以下では、このようなフラッシュメモリ3を搭載したカードを、「大ブロックカード」と称す場合がある。なお、以下の説明においては、便宜上、小ブロックカードの消去単位を16kByteと呼び、大ブロックカードの消去単位を256kByteと呼ぶ。
【0025】
また、ホスト20が想定しているフラッシュメモリと、実際に使用するフラッシュメモリ3とは、それぞれ、フラッシュメモリへのデータ入出力を行うためのページバッファを備えている。ホスト20が想定しているフラッシュメモリに備えられるページバッファの記憶容量は、528Byte(512Byte+16Byte)である。一方、実際に使用するフラッシュメモリ3に備えられるページバッファの記憶容量は、2112Byte(2048Byte+64Byte)である。データ書込などの際には、各ページバッファは、フラッシュメモリに対するデータ入出力処理を、自身の記憶容量に相当する1ページ分の単位で実行する。
【0026】
図3の例では、実際に使用するフラッシュメモリ3の消去ブロックサイズが、ホスト20が想定しているフラッシュメモリの消去ブロックサイズの16倍である場合を示したが、本発明はこれに限定されるものではなく、略整数倍であれば別の倍率となるように構成することも可能である。
【0027】
大ブロックカードを実用上有効な製品とするためには、図3に示したフラッシュメモリ3の記憶容量は1Gビット以上であることが望ましい。フラッシュメモリ3の記憶容量が例えば1Gビットである場合、256kByteブロック(消去単位)の数は、512個となる。
【0028】
また、図3においては消去単位が256kByteブロックである場合を例示しているが、消去単位が例えば128kByteブロックとなるように構築することも実用上有効である。この場合、128kByteブロックの数は、1024個となる。
【0029】
図4は、ホスト20側システム及びメモリカード1(大ブロックカード)の各コミュニケーション階層を示す図である。
【0030】
ホスト20側のシステムは、アプリケーションソフト21、ファイルシステム22、ドライバソフト23、及び小ブロックカード物理アクセス層24を有する。一方、メモリカード1(大ブロックカード)は、小ブロックカード物理アクセス層11、小ブロックカード物理・小ブロックカード論理変換層12、小ブロックカード論理・大ブロックカード物理変換層13、及び大ブロックカード物理アクセス層14を有する。
【0031】
例えば、ホスト20側のアプリケーションソフト21がファイルの書込をファイルシステム22に要求すると、ファイルシステム22は、小ブロックカードの論理ブロックアドレスに基づきシーケンシャルなセクタ書込をドライバソフト23に指示する。これを受けて、ドライバソフト23は、小ブロックカードの論理ブロックアドレスに基づく16kByteブロック毎のシーケンシャルな書込を実現するにあたり、論理・物理ブロック変換を行い、小ブロックカード物理アクセス層24を通じて、小ブロックカードの物理ブロックアドレスによるランダムな書込コマンドを大ブロックカードに対して発行し、データ転送を行う。
【0032】
なお、ライトアクセスにおいては、小ブロックカードの場合も大ブロックカードの場合も、プロトコル上、(1)コマンド、(2)ページアドレス(ロウアドレス)、(3)カラムアドレス、(4)データ、(5)プログラム確認コマンド、といった順序で情報の送受が行われることが前提となっている。
【0033】
大ブロックカード側における小ブロックカード物理アクセス層11は、ホスト20から小ブロックカードの物理ブロックアドレスによる書込コマンドを受けると、物理ブロックアドレスやデータのほか、これに付随する付随データに含まれている論理ブロックアドレスを取得する。
【0034】
小ブロックカード物理・小ブロックカード論理変換層12は、データ読出などの際に小ブロックカードの物理ブロックアドレス(16kByteブロック分に対応)から小ブロックカードの論理ブロックアドレス(16kByteブロック分に対応)への変換処理を行うための第1のテーブルを有している。変換層12は、小ブロックカード物理アクセス層11が書込コマンドを受けて小ブロックカードの論理ブロックアドレスを取得したときにはこれを上記第1のテーブルに反映させる。物理ブロックアドレスに関しても、上記第1のテーブルに反映させる。
【0035】
小ブロックカード論理・大ブロックカード物理変換層13は、データ読出などの際に小ブロックカードの論理ブロックアドレス(シーケンシャルな16kByteブロック×16個分に対応)から大ブロックカードの物理ブロックアドレス(256kByte物理ブロック分に対応)への変換処理を行うための第2のテーブルを有している。変換層12は、小ブロックカード物理アクセス層11が書込コマンドを受けて小ブロックカードの論理アドレスを取得したときにはこれを上記第2のテーブルに反映させる。
【0036】
大ブロックカード物理アクセス層14は、小ブロックカード物理アクセス層11が書込コマンドを受けて取得した小ブロックカードの論理ブロックアドレスに基づき、フラッシュメモリ3内部のデータ配置を決定し、256kByte物理ブロック内において2kByte(1ページ)単位でシーケンシャルに16kByte分のデータを書き込む。また、大ブロックカード物理アクセス層14は、取得した小ブロックカードの論理ブロックアドレスや物理ブロックアドレスをフラッシュメモリ3内部における管理データ領域内の所定の領域に格納する。
【0037】
このようにホスト20は小ブロックカードの物理ブロックアドレスに基づくコマンドを発行するので、大ブロックカード側では、小ブロックカードの物理ブロックアドレスに対応するデータがどの256kByte物理ブロックの中に存在するのかが分かるように管理する。具体的には、16kByteブロック毎に小ブロックカードの論理・物理ブロックアドレスの対応関係を管理すると共に、小ブロックカードの連続した256kByteブロック分の論理ブロックアドレスに対応するデータが大ブロックカード内のどの256kByte物理ブロックに格納されているかが分かるように管理する。
【0038】
また、ホスト20は、消去単位が16kByteブロックであることを前提として、256kByte物理ブロックを消去単位としている大ブロックカードにアクセスしてくる。これに対し、大ブロックカードは、ホスト20が使用している制御アルゴリズムや物理フォーマットに合わせて柔軟に応答する。例えば、「新たな16kByteの論理ブロックアドレスによる書込操作が発生した場合は、それ以前に同一の論理ブロックアドレスにより書込操作が発生したときの小ブロックカードの16kByte物理ブロックアドレスに対応するブロック(以下、「旧アサイン論理ブロック」と称す)のデータ消去が行われる」というホスト20側の制御アルゴリズムに鑑み、消去対象の旧アサイン論理ブロックが消去状態であることをエミュレートする。しかし、実際には、大ブロックカード側では消去対象の16kByteブロック分の消去を行わない。これにより、フラッシュメモリ3への物理的な操作に関するオーバーヘッドを大幅に縮減することができる。
【0039】
図5は、ホスト20側から送られてくるコマンドのフォーマットを示す図である。
ホスト20側から送られてくるコマンドのパケットは、図5(a)に示されるように、コマンド種別情報(ここでは「書込」),アドレス(物理ブロックアドレス),データ(コンテンツなどの実データ及び付随データ(512Byte+16Byte)といった各種情報を含んでいる。
このようなフォーマットのパケットにおいては、図5(b)に示されるように、付随データ16Byte中の所定の位置に小ブロックカードの「論理ブロックアドレス」(アクセス対象となる16Byteブロックに対応する論理アドレス)が配置されている。大ブロックカードは、コマンド種別情報,物理ブロックアドレス,データを取得するほか、特に上記「論理ブロックアドレス」を取得する。
【0040】
図6は、ホスト20側が想定しているブロック書込操作と、メモリカード1(大ブロックカード)側が実際に行う書込処理とを、対比して示す図である。
ホスト20側(同図の左側)では、小ブロックカードの論理アドレスに基づく16kByteブロック単位のシーケンシャルな書込操作の発生時に、小ブロックカードの物理ブロックアドレスによる16kByteブロック単位のランダムな書込操作を行う。また、これに伴い、旧アサイン論理ブロックが16kByteブロック単位で消去されることを前提としている。
【0041】
一方、大ブロックカード側(同図の右側)では、ホスト20側から書込コマンドを受けた場合、小ブロックカードの論理ブロックアドレスに基づく16kByteブロック単位のデータをフラッシュメモリ3内にシーケンシャルに書き込む。この場合、上記前提に合わせ、ホスト20側に対しては大ブロックカード側小ブロックカード内の旧アサイン論理ブロックは消去の状態にあるものとして対応する。例えば旧アサイン論理ブロックに対する読出アクセスがあった場合には、そのブロックは消去状態にある旨を応答する。また、小ブロックカードの論理ブロックアドレスにアサインされていない小ブロックカードの物理ブロックについても、消去の状態にあるものとして対応する。
【0042】
前述のように、ホスト20は、小ブロックの物理アドレスによる16Byte単位のランダムな書込操作を行う。このようなランダムな書込操作では、一般に、大ブロック(256kByte)の一部のみを書き換えるための処理が多発する。NAND型フラッシュメモリではブロック単位でしか消去を行えないため、ブロックの一部のみを書き換える場合は、書き換える新データを消去済みの新ブロックに書き込み、新データに書き換えられる旧データを含む旧ブロックから、書き換えられない残りのデータを新ブロックにコピーする必要がある。このように、ブロックの一部のみを書き換える処理は、書き換えられないデータのコピー動作(以下、「巻き添えデータコピー」と称す)を伴うため、ブロックの一部のみを書き換える処理が多発すると、オーバーヘッドが非常に増大することになる。
【0043】
そこで、本実施形態では、ホスト20側から得られる論理アドレスの順序に従って、大ブロックカード側で物理アドレスを再度割り当てることにより、ブロックの一部のみの書込の発生を低減し、オーバーヘッドの増大を抑制しているのである。
【0044】
図7は、大ブロックカード内のNAND型フラッシュメモリ3のブロックフォーマット(消去単位である256kByte物理ブロック分)を示す図である。
大ブロックカードでは、消去単位である256kByte物理ブロックの中に、ホスト20側が管理する単位である16kByteに相当するデータを書き込むためのブロック(以下、ホスト管理ブロックと称す)が16個分含まれている。データ書込の際には、小ブロックカードの論理ブロックアドレスの順に個々のデータが配置される。
【0045】
各ホスト管理ブロックは、8個のページで構成される。各ページは、512Byteデータ領域を4個分含むとともに、各データ領域に対応する10ByteECC領域を含んでいる。また、ページ中の最後の512Byteデータ領域(4番目の512Byteデータ領域)の後には、24Byte管理データ領域も設けられる。このため、ページ中の最後の10ByteECC領域は、4番目の512Byteデータ領域と24Byte管理データ領域の両方に対応する構成となっている。
【0046】
消去単位である256kByte物理ブロックに含まれる128個の24Byte管理データ領域のうち、最後の24Byte管理データ領域30には、ホスト20側から送られてくるコマンドから取得された物理ブロックアドレスに相当するアドレス情報(以下、「ホスト管理物理アドレス」と称す)及び論理ブロックアドレスに相当するアドレス情報(以下、「ホスト管理論理ブロックアドレス」)がまとめて格納されるようになっている。
【0047】
具体的には、16kByteデータが1つの16kByteホスト管理ブロックに書き込まれる毎に、対応するホスト管理物理アドレス(例えば10bit分)が管理データ領域30内の所定の領域に格納される。これにより、16個の16kByteホスト管理ブロックに対応する16個のホスト管理物理アドレスが管理データ領域30内の所定の領域に格納される。一方、ホスト管理論理アドレスに関しては、16個の16kByteホスト管理ブロックに対応する連続した16個の論理ブロックアドレスのうち、その代表として、先頭の論理ブロックアドレス(例えば10bit分)がホスト管理論理アドレスとして管理データ領域30内の所定の領域に格納される。
【0048】
上記構成において、各256Byteブロック内の最終領域(512Byte+24Byte+10Byteの領域)に配置されている情報を読み出して、その中の24Byte管理データを参照することにより、当該256Byteブロックに対応する16ブロック分の「ホスト管理物理アドレス」及び「ホスト管理論理ブロックアドレス」をまとめて知得することができる。
【0049】
各256Byteブロック内に格納された「ホスト管理物理アドレス」及び「ホスト管理論理ブロックアドレス」は、図4で説明した小ブロックカード物理・小ブロックカード論理変換層12が有する第1のテーブルと、小ブロックカード論理・大ブロックカード物理変換層13が有する第2のテーブルとを作成する際に使用される。
【0050】
図8は、コントローラ4内のRAM10上に作成される各種のテーブルを示す図である。
「小ブロックカード論理・物理ブロックアドレス」テーブル31及び「小ブロックカード論理ブロックアドレス・大ブロックカード物理ブロックアドレス」テーブル32は、それぞれ前述した第1のテーブル及び第2のテーブルに相当するものであり、データ管理領域30(図7)に格納されている「ホスト管理物理アドレス」及び「ホスト管理論理ブロックアドレス」を利用してRAM10上に作成される。
【0051】
「小ブロックカード論理・物理ブロックアドレス」テーブル31は、データ読出などの際に小ブロックカードの物理ブロックアドレス(16kByteブロック分に対応)から小ブロックカードの論理ブロックアドレス(16kByteブロック分に対応)への変換処理を行うために使用される。
【0052】
「小ブロックカード論理ブロックアドレス・大ブロックカード物理ブロックアドレス」テーブル32は、データ読出などの際に小ブロックカードの論理ブロックアドレス(シーケンシャルな16kByteブロック×16個分に対応)から大ブロックカードの物理ブロックアドレス(256kByte物理ブロック分に対応)への変換処理を行うために使用される。
【0053】
次に、図9のフローチャートを参照して、各種テーブルの作成処理の流れを説明する。
例えばメモリカード1(大ブロックカード)がホスト20側から電源供給を受けると(ステップA1)、CPU8は動作を開始し、ROM9の中に格納されている制御プログラム(小ブロックカードにおける物理・論理ブロックアドレスと当該フラッシュメモリ3における物理ブロックアドレスとの対応付けを管理するためのプログラム)などをRAM10上にロードして処理する(ステップA2)。
【0054】
次に、CPU8は、フラッシュメモリ3の管理データ領域30内に格納されている「ホスト管理物理アドレス」及び「ホスト管理論理ブロックアドレス」を利用することによって、RAM10上に「小ブロックカード論理・物理ブロックアドレス」テーブル31と「小ブロックカード論理ブロックアドレス・大ブロックカード物理ブロックアドレス」テーブル32とを作成する(ステップA3)。そして、CPU8は、ホスト20からのコマンド待ち状態となり(ステップA4)、制御プログラムに従ってライトアクセス,リードアクセス,消去アクセスに対する各処理を行えるようになる。
【0055】
次に、図10のフローチャートを参照して、ライトアクセスに対する処理の流れを説明する。
CPU8は、ホスト20から、例えば16kByteブロックに対する書込コマンドを受けると(ステップB1)、小ブロックカードの物理ブロックアドレスやデータのほか、これに付随する付随データに含まれている論理ブロックアドレスを取得する(ステップB2)。
【0056】
CPU8は、取得した小ブロックカードの論理ブロックアドレスの順に、16kByteデータを256kByte物理ブロック内に書き込むと共に、当該小ブロックカードの論理ブロックアドレス及び物理ブロックアドレスに相当する「ホスト管理論理ブロックアドレス」及び「ホスト管理物理アドレス」を管理データ領域30内の所定の領域に格納する(ステップB3)。また、CPU8は、取得した上記小ブロックカードの論理ブロックアドレス及び物理ブロックアドレスをRAM10上のテーブル31,32に反映させる(ステップB4)。
最後に、CPU8は、ホストへ書込処理の完了を通知する(ステップB5)。
【0057】
次に、図11のフローチャートおよび図12乃至図15の概念図を参照して、前述の図10に示されるステップB3におけるデータ書込みの処理の詳細について説明する。
CPU8は、データ書込に際し、いま対象となっている論理ブロックアドレス(16kByteブロック分に対応)が、先行する論理ブロックアドレス(16kByteブロック分に対応)に連続するものであるか否かを判定する(図11のステップC1)。即ち、図12に示されるように、16kByte物理ブロックX1へのデータ書込まで済んでいる状態において、次に書き込むべき物理ブロックが上記物理ブロックX1に続く16kByte物理ブロックX2に該当するか否かを判定する。
連続するものであれば、CPU8は、大ブロックカードの256kByte物理ブロック内に、先に書き込んだ16kByteデータに引き続き、書込対象の16kByteデータを書き込む(図11のステップC2)。即ち、図13に示されるように、前述の16kByte物理ブロックX2へのデータ書込を行う。
【0058】
一方、連続するものでなければ、大ブロックカードの256kByte物理ブロック内の後半データに関して巻き添えデータコピー操作を実施する(図11のステップC3)。即ち、図14に示されるように、対象となっている256kByte物理ブロックに対応する旧256kByteブロックには、上記物理ブロックX1までの書込(更新)によって不要となった旧データを有する旧アサイン16kByte論理ブロック群の物理領域Y1と、更新がないために有効に残っている有効データを有する物理領域Y2とが存在する。そこで、この物理ブロックY2のデータを、対象となっている256kByteブロック内の上記物理ブロックX1の後に続く物理領域Y3にコピーする。また、このコピー後、CPU8は、不要となった旧256kByteブロック内のデータを消去する。
【0059】
次いで、大ブロックカードの新たな256kByte物理ブロック(データ消去済み)への書込を実施し、待機する(ステップC4)。なお、書込対象となる領域が256kByte区切りの先頭であるか否かによって、処理が異なる。即ち、書込対象となる領域が256kByte区切りの先頭の場合、図15(a)に示されるように、当該先頭の位置にある物理ブロックZ1に16kByteデータを書き込む。一方、書込対象となる領域が256kByte区切りの先頭でない場合、前半データに関して巻き添えデータコピー操作を実施する。即ち、図15(b)に示されるように、先頭から上記書込対象の直前までの物理領域Z2に、旧アサイン16kByte論理ブロック群のデータをコピーし、その後、書込対象となる物理領域X3に16kByteデータを書き込む。
【0060】
次に、図16のフローチャートを参照して、リードアクセスに対する処理の流れを説明する。
CPU8は、ホスト20から、例えば16kByteブロックに対する読出コマンドを受けると(ステップD1)、そのコマンドに付加されている小ブロックカードの物理ブロックアドレスを取得する(ステップD2)。
【0061】
次に、CPU8は、「小ブロックカード論理・物理ブロックアドレス」テーブル31を参照することにより、取得した小ブロックカードの物理ブロックアドレスから小ブロックカードの論理ブロックアドレスを得る(ステップD3)。次いで、CPU8は、「小ブロックカード論理ブロックアドレス・大ブロックカード物理ブロックアドレス」テーブル32を参照することにより、得られた小ブロックカードの論理ブロックアドレスから大ブロックカードの物理ブロックアドレスを得る(ステップD4)。
【0062】
最後に、CPU8は、得られた大ブロックカードの物理ブロックアドレスに該当する物理領域からデータを読み出し、それをホスト20へ返送する(ステップD5)。
【0063】
次に、図17のフローチャートを参照して、消去アクセスに対する処理の流れを説明する。
CPU8は、ホスト20から、例えば16kByteブロックに対する消去コマンドを受けると(ステップE1)、必要に応じ、該当するブロックが消去状態にあることを示す情報をRAM10上の所定の領域に記録する(所定のテーブルを更新する)(ステップE2)。
【0064】
なお、このステップE2の処理は省略してもよい。ステップE2の処理を行っておくと、電源オフもしくはオンのときにホスト20から消去状態の確認要求がもしあった場合に、当該消去状態を正しく応答することができる。
【0065】
最後に、CPU8は、実際には指定されたブロックに対する消去処理を行わずに、消去を行った旨をホストへ通知する(ステップE3)。
【0066】
図18は、本実施形態のメモリカード1に対してホスト20が書込を行う際の、当該メモリカード1のI/OピンとR/Bピンとの信号の例を示すタイミングチャートである。
【0067】
ホスト20は、メモリカードは16kByteの消去ブロックサイズを有する不揮発性メモリであると仮定してメモリカードを制御している。例えば、メモリカードに対する書込の際には、ホスト20は、シリアルデータインプットコマンド80H(Hは16進を示す)をI/Oピン1〜8へ入力する。次に、ホスト20は、カラムアドレスC/AおよびページアドレスP/Aを、I/Oピン1〜8へ入力する。なお、ここでカラムアドレスC/AおよびページアドレスP/Aは、ホスト20がメモリカード1に対して想定している仮想物理アドレス空間におけるカラムアドレスおよびページアドレスである。
【0068】
更に、ホスト20は、書込データを、I/Oピン1〜8の個々に対し、528回入力する。具体的には、ホスト20はライトイネーブルピンへの入力信号を528回クロッキングしながら、それぞれのI/Oピンに対し528ビット(すべてのI/Oピン合計で528バイト)のデータを順次シフトインする。データのシフトインが完了すると、ホスト20は、プログラムコマンド10HをI/Oピン1〜8へ入力する。これに応答してメモリカードは、そのR/Bピンにロウレベルの信号を出力し、メモリカードがビジー状態であることを示す。その後、所定期間後にR/Bピンにハイレベルの信号を出力することでメモリカードがレディ状態になったことを示す。
【0069】
しかしながら、図18におけるR/Bピンの状態は、あくまでもホスト20に対してメモリカード1がどのような状態かを示すものである。つまり、図18において、プログラムコマンド10Hの入力に応答して、R/Bピンがビジー状態(つまりロウレベルを出力)を示したとしても、内部でNAND型フラッシュメモリ3に対する書込動作(つまり、ページバッファからメモリセルアレイへのデータ転送)が実際に行われているとは限らない。また、R/Bピンがレディ状態に復帰したとしても、内部でNAND型フラッシュメモリ3に対する書込動作が実際に完了しているとは限らない。
【0070】
図19は、本実施形態のメモリカード1内のNAND型フラッシュメモリ3に対して、当該メモリカード1内のコントローラ4が書込を行う際の、NAND型フラッシュメモリ3のI/OピンとR/Bピンとの信号の例を示すタイミングチャートである。
【0071】
コントローラ4は、NAND型フラッシュメモリ3は256kByteの消去ブロックサイズを有する不揮発性メモリであると認識している。例えば、NAND型フラッシュメモリ3に対する書込の際には、コントローラ1は、シリアルデータインプットコマンド80H(Hは16進を示す)をI/Oピン1〜8へ入力する。次に、コントローラ1は、カラムアドレスC/AおよびページアドレスP/Aを、I/Oピン1〜8へ入力する。なお、ここでカラムアドレスC/AおよびページアドレスP/Aは、コントローラ1がNAND型フラッシュメモリ3に対して想定している実物理アドレス空間におけるカラムアドレスおよびページアドレスである。したがって、図18におけるカラムアドレスC/AおよびページアドレスP/Aとは必ずしも一致していない。
【0072】
更に、コントローラ1は、書込データを、I/Oピン1〜8の個々に対し、2112回入力する。具体的には、コントローラ1は、ライトイネーブルピンへの入力信号を2112回クロッキングしながら、それぞれのI/Oピンに対し2112ビット(すべてのI/Oピン合計で2112バイト)のデータを順次シフトインする。データのシフトインが完了すると、コントローラ1は、プログラムコマンド10HをI/Oピン1〜8へ入力する。これに応答してメモリカードは、そのR/Bピンにロウレベルの信号を出力し、メモリカードがビジー状態であることを示す。その後、所定期間後にR/Bピンにハイレベルの信号を出力することでメモリカードがレディ状態になったことを示す。
【0073】
図19におけるR/Bピンの状態は、コントローラ4に対してNAND型フラッシュメモリ3が実際にどのような状態かを示すものである。
【0074】
なお、上記図18および図19においは、カラムアドレスC/AおよびページアドレスP/Aの入力をそれぞれ1つのサイクルで示しているが、メモリカード1の容量またはNAND型フラッシュメモリ3の容量に応じて、適宜2サイクル以上になる場合もある。
【0075】
図20は、本実施形態のメモリカード1の使用方法を模式的に示す図である。
例えば、ホスト20に予め搭載されているコントローラが、16kByteの消去ブロック単位を有する小ブロックカード100の使用を前提としているとする。この場合、メモリカード内に適切なコントローラを内蔵することなく256kByteの消去ブロック単位を有するメモリを使用して大ブロックカードを実現すると、消去単位が異なることから正常なアクセスができない虞がある。これに対し、本実施形態に基づき256kByteの消去ブロック単位を有するメモリ用のコントローラ4を含んで大ブロックカードを実現すれば、小ブロックカード対応のホスト機器20に対しても大ブロックカードを挿入して使用することが可能となる。
【0076】
このように本実施形態によれば、小ブロックカードをアクセス対象とするホスト側から送られてくる書込コマンドに付随されている情報の中から連続する論理ブロックアドレスを得て、大ブロックカードの物理ブロック内において小ブロックカードの論理ブロックアドレスの順にデータを配置することによりデータ配置の最適化を実現し、書込時のオーバーヘッドの縮減を実現している。また、小ブロックカードの物理・論理ブロックアドレス及び大ブロックカードの物理ブロックアドレスの対応関係を管理することにより、小ブロックカードと大ブロックカードの整合性を効率的に維持することができる。また、ホストからの消去コマンドに対しても、それを実際に大ブロックカードの消去ブロックサイズの一部に反映させる(部分的に消去状態とする)のではなく、あたかもメモリカード内の該当消去ブロックが消去されたが如く振る舞うことにより、大ブロックカード内部の操作負荷を軽減することが可能となる。
【0077】
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【0078】
【図1】本発明の一実施形態に係るメモリカードに搭載されるデバイス類の概略構成を示す斜視図。
【図2】ホスト機器と上記メモリカードとを含む構成を示すブロック図。
【図3】ホストが想定しているフラッシュメモリと、実際に使用するフラッシュメモリとのデータ配置の違いを示す図。
【図4】ホスト側システム及びメモリカード(大ブロックカード)の各コミュニケーション階層を示す図。
【図5】ホスト側から送られてくるコマンドのフォーマットを示す図。
【図6】ホスト側が想定しているブロック書込操作とメモリカード(大ブロックカード)側が実際に行う書込処理とを対比して示す図。
【図7】大ブロックカード内のフラッシュメモリのブロックフォーマット(消去単位である256kByte物理ブロック分)を示す図。
【図8】コントローラ内のRAM上に作成される各種のテーブルを示す図。
【図9】各種テーブルの作成処理の流れを示すフローチャート。
【図10】ライトアクセスに対する処理の流れを示すフローチャート。
【図11】図10に示されるステップB3におけるデータ書込みの処理の詳細を示すフローチャート。
【図12】図11に示されるステップC1の処理を模式的に示す図。
【図13】図11に示されるステップC2の処理を模式的に示す図。
【図14】図11に示されるステップC3の処理を模式的に示す図。
【図15】図11に示されるステップC4の処理を模式的に示す図。
【図16】リードアクセスに対する処理の流れを示すフローチャート。
【図17】消去アクセスに対する処理の流れを示すフローチャート。
【図18】本実施形態のメモリカードに対してホストが書込を行う際の、当該メモリカードのI/OピンとR/Bピンとの信号の例を示すタイミングチャート。
【図19】本実施形態のメモリカード内の不揮発性メモリに対して、当該メモリカード内のコントローラが書込を行う際の、メモリカード内の不揮発性メモリのI/OピンとR/Bピンとの信号の例を示すタイミングチャート。
【図20】本実施形態のメモリカードの使用方法を模式的に示す図。
【符号の説明】
【0079】
1…メモリカード(大ブロックカード)、2…PCB基板、3…NAND型フラッシュメモリ、4…コントローラ、5…メモリインタフェース部、6…ホストインタフェース部、7…バッファ、8…CPU、9…ROM、10…RAM、11…小ブロックカード物理アクセス層、12…小ブロックカード物理・小ブロックカード論理変換層、13…小ブロックカード論理・大ブロックカード物理変換層、14…大ブロックカード物理アクセス層、20…ホスト機器、21…アプリケーションソフト、22…ファイルシステム、23…ドライバソフト、24…小ブロックカード物理アクセス層、30…24Byte管理データ領域、100…メモリカード(小ブロックカード)。
【特許請求の範囲】
【請求項1】
第1の消去ブロックサイズを有する半導体メモリにおける第1のアドレスと前記第1の消去ブロックサイズとは異なる第2の消去ブロックサイズを有する半導体メモリにおける第2のアドレスとの対応付けを管理することを特徴とする半導体装置。
【請求項2】
前記第2の消去ブロックサイズは、前記第1の消去ブロックサイズよりも大きいことを特徴とする請求項1に記載の半導体装置。
【請求項3】
第1の消去ブロックサイズを有する半導体メモリにおける第1のアドレスと前記第1の消去ブロックサイズとは異なる第2の消去ブロックサイズを有する半導体メモリにおける第2のアドレスとの対応付けを管理するコントローラと、
前記第2の消去ブロックサイズを有する不揮発性半導体メモリとを具備し、
前記コントローラは、前記第2のアドレスを用いて前記不揮発性半導体メモリに対するアクセスを実行することを特徴とするメモリカード。
【請求項4】
第1の消去ブロックサイズを有する半導体メモリにおける第1のアドレスと前記第1の消去ブロックサイズとは異なる第2の消去ブロックサイズを有する半導体メモリにおける第2のアドレスとの対応付けを管理するためのプログラムを格納するROMと、
このROMに格納されているプログラムを実行するCPUと、を含むコントローラと、
前記第2の消去ブロックサイズを有する不揮発性半導体メモリとを具備し、
前記コントローラは、前記第2のアドレスを用いて前記不揮発性半導体メモリに対するアクセスを実行することを特徴とするメモリカード。
【請求項5】
前記第1のアドレスは、物理ブロックアドレス及び論理ブロックアドレスを含むことを特徴とする請求項3又は4のいずれか1項に記載のメモリカード。
【請求項6】
前記コントローラは、前記物理ブロックアドレス及び論理ブロックアドレスのうちの少なくとも一部を前記不揮発性半導体メモリ上に保存して管理することを特徴とする請求項5記載のメモリカード。
【請求項7】
前記コントローラは、前記第2の消去ブロックサイズの物理ブロックにおいて前記第1のアドレスの前記論理ブロックアドレスが連続するように、前記第1のアドレスと前記第2のアドレスとの対応づけを管理することを特徴とする請求項5又は6のいずれか1項に記載のメモリカード。
【請求項8】
前記コントローラは、外部からのブロック消去指示に対し、前記不揮発性半導体メモリ上のブロック消去を実行せずに、ブロック消去を行った旨を応答することを特徴とする請求項5乃至7のいずれか1項に記載のメモリカード。
【請求項9】
前記不揮発性半導体メモリは、NAND型フラッシュメモリであることを特徴とする請求項3乃至8のいずれか1項に記載のメモリカード。
【請求項10】
前記第2の消去ブロックサイズは、前記第1の消去ブロックサイズよりも大きいことを特徴とする請求項3乃至9のいずれか1項に記載のメモリカード。
【請求項11】
前記第2の消去ブロックサイズは、前記第1の消去ブロックサイズの略整数倍であることを特徴とする請求項3乃至9のいずれか1項に記載のメモリカード。
【請求項1】
第1の消去ブロックサイズを有する半導体メモリにおける第1のアドレスと前記第1の消去ブロックサイズとは異なる第2の消去ブロックサイズを有する半導体メモリにおける第2のアドレスとの対応付けを管理することを特徴とする半導体装置。
【請求項2】
前記第2の消去ブロックサイズは、前記第1の消去ブロックサイズよりも大きいことを特徴とする請求項1に記載の半導体装置。
【請求項3】
第1の消去ブロックサイズを有する半導体メモリにおける第1のアドレスと前記第1の消去ブロックサイズとは異なる第2の消去ブロックサイズを有する半導体メモリにおける第2のアドレスとの対応付けを管理するコントローラと、
前記第2の消去ブロックサイズを有する不揮発性半導体メモリとを具備し、
前記コントローラは、前記第2のアドレスを用いて前記不揮発性半導体メモリに対するアクセスを実行することを特徴とするメモリカード。
【請求項4】
第1の消去ブロックサイズを有する半導体メモリにおける第1のアドレスと前記第1の消去ブロックサイズとは異なる第2の消去ブロックサイズを有する半導体メモリにおける第2のアドレスとの対応付けを管理するためのプログラムを格納するROMと、
このROMに格納されているプログラムを実行するCPUと、を含むコントローラと、
前記第2の消去ブロックサイズを有する不揮発性半導体メモリとを具備し、
前記コントローラは、前記第2のアドレスを用いて前記不揮発性半導体メモリに対するアクセスを実行することを特徴とするメモリカード。
【請求項5】
前記第1のアドレスは、物理ブロックアドレス及び論理ブロックアドレスを含むことを特徴とする請求項3又は4のいずれか1項に記載のメモリカード。
【請求項6】
前記コントローラは、前記物理ブロックアドレス及び論理ブロックアドレスのうちの少なくとも一部を前記不揮発性半導体メモリ上に保存して管理することを特徴とする請求項5記載のメモリカード。
【請求項7】
前記コントローラは、前記第2の消去ブロックサイズの物理ブロックにおいて前記第1のアドレスの前記論理ブロックアドレスが連続するように、前記第1のアドレスと前記第2のアドレスとの対応づけを管理することを特徴とする請求項5又は6のいずれか1項に記載のメモリカード。
【請求項8】
前記コントローラは、外部からのブロック消去指示に対し、前記不揮発性半導体メモリ上のブロック消去を実行せずに、ブロック消去を行った旨を応答することを特徴とする請求項5乃至7のいずれか1項に記載のメモリカード。
【請求項9】
前記不揮発性半導体メモリは、NAND型フラッシュメモリであることを特徴とする請求項3乃至8のいずれか1項に記載のメモリカード。
【請求項10】
前記第2の消去ブロックサイズは、前記第1の消去ブロックサイズよりも大きいことを特徴とする請求項3乃至9のいずれか1項に記載のメモリカード。
【請求項11】
前記第2の消去ブロックサイズは、前記第1の消去ブロックサイズの略整数倍であることを特徴とする請求項3乃至9のいずれか1項に記載のメモリカード。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
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【図11】
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【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【公開番号】特開2007−102805(P2007−102805A)
【公開日】平成19年4月19日(2007.4.19)
【国際特許分類】
【出願番号】特願2006−313375(P2006−313375)
【出願日】平成18年11月20日(2006.11.20)
【分割の表示】特願2004−28101(P2004−28101)の分割
【原出願日】平成16年2月4日(2004.2.4)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
【公開日】平成19年4月19日(2007.4.19)
【国際特許分類】
【出願日】平成18年11月20日(2006.11.20)
【分割の表示】特願2004−28101(P2004−28101)の分割
【原出願日】平成16年2月4日(2004.2.4)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
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