メモリ素子、積層体、メモリマトリックス及びそれらの動作方法
本発明は、メモリ素子と本メモリ素子を使用可能な積層体及びメモリマトリックス、メモリマトリックスの動作方法、並びにメモリ素子から成る配列構成で論理演算の真理値を決定方法に関する。本メモリ素子は、少なくとも第１の安定な状態０と第２の安定な状態１を有する。本メモリ素子は、第１の書込電圧Ｖ0 の印加によって抵抗が高い方の状態０に移行でき、第２の書込電圧Ｖ1 の印加によって同様に抵抗が高い方の状態１に移行できる。書込電圧Ｖ0 及びＶ1 よりも絶対値が小さい読出電圧ＶR を印加した場合、本メモリ素子は異なる電気抵抗値を示す。本メモリ素子は、メモリマトリックス内に生じる寄生電流経路内でオーム抵抗が高い抵抗器として作用し、それによって、原理的にユニポーラ型スイッチに限定するものではない。本発明によるメモリ素子から成る配列構成を任意の論理演算用のゲートとして改編できる方法を開発した。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ素子、このメモリ素子を使用可能な積層体及びメモリマトリックス、並びにこれらのメモリ素子、積層体及びメモリマトリックスの動作方法及びこのメモリ素子を用いた論理演算の真理値の決定方法に関する。
【背景技術】
【０００２】
例えば、フラッシュメモリなどの荷電ベースのメモリは、小型化の物理的な限界に到達する直前に有る。そのようなメモリは、一方では、それらの複雑さのために、最小フィーチャサイズをＦとした場合に理想的な４Ｆ2 よりも大きい面積を占める。他方では、最小フィーチャサイズＦ自体を制限している。受動抵抗スイッチング型メモリセルに基づくメモリは、４Ｆ2 の面積で実現可能であり、１０ｎｍ未満の最小フィーチャサイズＦを技術的に想定することが可能である。
【０００３】
多数のメモリセルは、通常ワード線及びビット線と呼ばれる母線が交差するメモリマトリックスに組み立てられる。この場合、ワード線とビット線の間には、それぞれ正確に１つのメモリセルが接続され、そのため、ワード線及びビット線の駆動によって、メモリセルを個別にアドレス指定できる。この方式では、真の受動抵抗型メモリセルを使用する場合、ワード線とビット線の間に、アドレス指定されたメモリセルを通る直接の電流経路の他に、別のメモリセル、ワード線及びビット線を通る寄生電流経路も存在することが欠点である。それは大きな電力損失を発生させるとともに、寄生電流経路の形成はメモリマトリックスに保存されたビットパターンに依存するので、記憶の信頼性が損なわれる。
【０００４】
各寄生電流経路を少なくとも１箇所で遮断するために、メモリ素子をメモリセルと、例えば、ダイオードなどの非線形素子とから成る直列接続構成とする提案が知られている。そのような接続構成においては、非線形素子が順方向を予め定めてしまうので、ユニポーラ抵抗型のスイッチングメモリセルしか使用することができないことが欠点である。この寄生電流経路の問題は、単に、ユニポーラスイッチング型メモリセルが切換に高い電圧を必要とするという問題に置き換えられる。その結果生じる高い電流は、又もや大きな電力損失を発生させるとともに、スケーリング特性を悪化させる。従来においても、所要の電流密度に耐えられる十分に小型化されたダイオードは存在しない。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
以上のことから、本発明の課題は、原理的にユニポーラスイッチング型に限定されない、メモリマトリックスで生じる寄生電流経路内で高いオーム抵抗として機能するメモリ素子を提供することである。本発明の更に別の課題は、メモリ素子から成る配列構成を論理演算ゲートとして構成できる方法を提供することである。
【課題を解決するための手段】
【０００６】
これらの課題は、本発明の独立請求項によるメモリ素子、そのようなメモリ素子を備えた積層体、そのようなメモリ素子又はその積層体を備えたメモリマトリックス、別の独立請求項によるメモリ素子、積層体又はメモリマトリックスの動作方法及び更に別の独立請求項による論理演算の真理値を決定する方法によって解決される。更に別の有利な実施形態は、それらを参照する従属請求項からそれぞれ明らかとなる。
【０００７】
本発明の範囲内において、少なくとも第１の安定な状態０及び第２の安定な状態１を有するメモリ素子が開発される。このメモリ素子は、第１の書込電圧Ｖ0 を印加することにより状態０に移行でき、第２の書込電圧Ｖ1 を印加することにより状態１に移行できる。２つの状態０と１は、絶対値で書込電圧Ｖ0 及びＶ1 よりも小さい読出電圧ＶR を印加された場合にメモリ素子が異なる電気抵抗値を示すことによって区別される。
【０００８】
本発明では、メモリ素子は、少なくとも２つのメモリセルＡとＢの直列接続構成を有し、メモリセルＡとＢは、それぞれ電気抵抗が高い方の安定な状態Ａ０又はＢ０と、電気抵抗が低い方の安定な状態Ａ１又はＢ１とを有する。
【０００９】
このような直列接続構成が、メモリ素子に印加された電圧Ｖ0 、Ｖ1 又はＶR を電圧分配器の意味合いで２つのメモリセルＡとＢに分配することが分かった。それにより、２つのメモリセルＡとＢは、それらが異なる状態に有る限り、互いに独立した影響を受けられ。例えば、メモリセルＡが状態Ａ０に有り、メモリセルＢが状態Ｂ１に有る場合、印加される電圧のより大きな部分がメモリセルＡを介して降下する。そして、メモリセルＡは、電圧を印加することによって状態Ａ１に切り換えることができ、それによって、メモリ素子全体に印加される電圧、従って、セルＡとＢの直列接続構成に印加される電圧もセルＢの状態を変えることはない。
【００１０】
このような形の接続構成によって、特に多数のメモリ素子から成るマトリックス内において、他のメモリ素子の状態は変えずに、単一のメモリ素子を目的通り呼び出せることが分かった。そのようなマトリックスでは、通常個々のメモリ素子に関して別個の電流回路を配備することは実用的ではない。その代わりに、各メモリ素子は、一般的に（通常ワード線と呼ばれる）第１の母線と（通常ビット線と呼ばれる）第２の母線の間に接続され、それらの母線には、それぞれ多数の更に別のメモリ素子が接続されている。この場合、所与のワード線と所与のビット線は、１つのメモリ素子を介してのみ互いに直接接続され、その結果、それらのワード線とビット線の間に電圧を印加することにより、その１つのメモリ素子を個別に呼び出せる。しかし、電流は、そのような電圧が間に印加されたワード線とビット線の間の別のメモリ素子、従って、別のワード線及びビット線を介した寄生迂回路にも流れる可能性が有る。そのため、そのような別のメモリ素子にも電圧が印加されることが欠点となる。本発明で規定されるメモリセルＡとＢから成る電圧分配器は、有利には、そのようなマトリックス内において、メモリ素子の切換に少なくとも必要な電圧と、意図しない形で上記の寄生経路上の別のメモリ素子を切り換えてしまう下限電圧との間の安全マージンを大きくするという作用を奏する。
【００１１】
更に、本発明によるメモリ素子は、メモリセルＡ及びＢの少なくとも一方が状態Ａ０又はＢ０に有る場合は常にオーム抵抗が高いことが分かった。従って、直列接続構成で実現可能な４つの組合せの状態の中の３つ（Ａ０とＢ１、Ａ１とＢ０、Ａ０とＢ０）において、メモリ素子の全抵抗が高い。即ち、メモリ素子において、１ビットの情報の記憶に使用できるとともに、それぞれ全抵抗が高い区別可能な状態が存在する。従って、メモリ素子は、そこにちょうど０又は１が記憶されているかに関係無く、寄生電流経路内で高いオーム抵抗として機能できる。この場合、メモリセルは、それぞれバイポーラスイッチング方式でも構成できる。従来技術で周知のメモリセルと非線形素子から成る直列接続構成に伴うユニポーラスイッチング型メモリセルに対する原理的な制約が無くなる。
【００１２】
本発明の特に有利な実施形態では、メモリセルＡとＢは、メモリ素子の状態０が状態Ａ１とＢ０の組合せで符号化され、メモリ素子の状態１が状態Ａ０とＢ１の組合せで符号化されるように接続される。これは、メモリ素子が両方の状態で全抵抗が高いという作用効果を奏する。即ち、メモリ素子が休止状態に有る場合、読出しに必要な読出電圧ＶR よりも低い電圧がメモリ素子を介して降下し、従って、この電圧は非常に小さい漏れ電流しか生じさせない。これにより、特に多数のメモリ素子から成るメモリマトリックスにおいて、寄生電流経路を通る望ましくない漏れ電流が阻止される。
【００１３】
本発明の別の特に有利な実施形態では、メモリセルＡとＢ及び読出電圧ＶR の大きさは、読出電圧ＶR が状態Ａ１を設定し、メモリセルＢの状態を変化させないように規定される。
【００１４】
この実施形態では、メモリ素子が状態０に有る場合、メモリセルＡが既に状態Ａ１に有るため、そのような読出電圧ＶR はメモリセルの状態を変えない。それにより、電気抵抗も変わらない。電気抵抗は、状態Ｂ０に有るメモリセルＢによって支配されており、従って、高いままである。
【００１５】
それに対して、メモリ素子が状態１に有る場合、メモリセルＡは、読出電圧ＶR によって状態Ａ０から状態Ａ１に、従って、より小さい電気抵抗の状態に切り換えられる。メモリセルＢが状態Ｂ１に有り、従って、同様により小さな電気抵抗の状態に有るので、メモリ素子の全抵抗が低くなる。メモリセルの状態Ａ１とＢ１の組合せは、メモリ素子の状態ＯＮである。このようにして、読出電圧ＶR を印加した場合に、メモリ素子の状態０と１を互いに区別できる。状態１の読出しは破壊的であり、即ち、メモリ素子は、読出し後、読出し前に占めていた状態に再び自然には戻らない。書込電圧Ｖ1 を印加することにより、メモリ素子を状態１に再び戻すことができる。
【００１６】
メモリセルＡとＢは、状態Ａ０とＢ０の組合せとすることもできる。これは、一般的にメモリ素子の１回目の使用前にのみ生じる。書込電圧Ｖ0 又はＶ1 の印加によって、メモリ素子は、この状態から、記憶用に規定された状態０又は１の一方に初期化できる。特に、１回目の使用前に、このようにして、メモリマトリックス内の全てのメモリ素子を初期化できる。
【００１７】
このような多数のメモリ素子から成るマトリックス内のメモリ素子の構成において、読出電圧ＶR を印加されたワード線とビット線の間の寄生電流経路を通る電流が有利に最小にされることが分かった。直接呼び出されたメモリ素子のメモリセルＡでのみ、読出電圧ＶR の中の高い割合が降下し、それは、場合によっては、このメモリセルを状態Ａ０から状態Ａ１に切り換えるのに十分である。それに対して、複数の別のメモリ素子を通る望ましくない各寄生経路に沿った個々のメモリ素子を介しては、それぞれ読出電圧ＶR の一部しか降下せず、それは、各メモリセルＡを状態Ａ１に切り換えるには十分でない。従って、ワード線とビット線の間に直に接続されたメモリ素子が状態１に有る限り、読出電圧ＶR の印加により、その読出電圧ＶR が間に印加されたワード線とビット線の間での抵抗が低い唯一つの経路しか開かない。寄生経路上の全ての他のメモリ素子の電気抵抗は、如何なる場合でも高いままである。
【００１８】
有利には、書込電圧Ｖ0 とＶ1 の符号は異なる。これは、特に、本発明によるメモリセルＡとＢが逆直列に接続された別の特に有利な実施形態で実現できる。このような符号が異なる書込電圧Ｖ0 とＶ1 によって、書込電圧Ｖ0 とＶ1 の間の絶対値で大きな間隔を設けて、それらのメモリ素子に対する作用を技術的な公差も考慮しつつ確実に互いに区別できるようにする必要がなくなる。特に、書込電圧Ｖ0 とＶ1 は、符号が逆で大きさを等しくすることができる。そして、書込電圧Ｖ0 とＶ1 の間には、それらの絶対値の２倍の間隔があり、その結果、有利には、その絶対値を小さく設定できる。
【００１９】
メモリセルＡとＢが逆直列に接続されている場合、書込電圧Ｖ0 又はＶ1 の印加は、メモリセルＡとＢがそれぞれ同時又はほぼ同時に逆の状態に、即ち、Ａ０及びＢ１に、或いはＡ１及びＢ０に切り換わるように作用する。これらは、メモリ素子の２つの安定な状態１及び０である。
【００２０】
従って、本発明は、全般的に受動抵抗型メモリ素子として構成された抵抗型メモリ素子に関する。このメモリ素子は、少なくとも機能的に同一の２つの抵抗型メモリセルＡとＢを有し、これらのメモリセルＡとＢは、電流経路内で直列に接続され、この電流経路内で互いに逆並列の方向を向いている。この場合、メモリセルＡとＢは逆直列に接続されている。受動とは、メモリ素子がメモリセルＡとＢ内の活性材料を除いて、別の能動スイッチ素子を含まないことを意味する。特に、メモリセルＡとＢを通る電流経路が受動メモリ素子を形成できる。
【００２１】
書込電圧Ｖ0 とＶ1 の異なる符号は、特に、メモリ素子がバイポーラスイッチング型メモリ素子として構成される場合に実現される。これは、例えば、メモリセルＡとＢを線形のバイポーラ抵抗スイッチング型材料から形成することによって実現できる。そのような材料は、例えば、二酸化ケイ素、メチルシルセスキオキサン、メチル化−水素化シルセスキオキサン、酸化タングステン（特に、酸化タングステン（ＶＩ）ＷＯ3 ）、ゲルマニウムセレニド、二酸化チタン又はチタン酸ストロンチウムである。即ち、有利には、メモリセルＡ及びＢの少なくとも一方が、この群の中の少なくとも１つの材料を電気抵抗が可変の活性材料として有する。
【００２２】
抵抗型メモリセルに印加される電圧が小さくなる程、この電圧によってメモリセルを通して流れる電流が小さくなるとともに、動作時に消費される電力が少なくなる。より小さいエネルギー消費は、同時にメモリ素子のより小さな熱負荷、従って、寿命の改善に繋がる。また、切換プロセス毎にメモリセルが受ける小さな不可逆的な損傷も、書込電圧の絶対値での大きさに強く左右される。より小さな書込電圧では、メモリセルは、明らかにより多数の切換プロセスに耐えられる。電池によって１０Ｖまでの高い書込電圧で電荷を加える従来技術によるフラッシュメモリでは、書込みによる損傷が技術的な制限因子となる。メモリセルの漸進的な損失は、制御に使用される制御装置がこの損失を管理する機能を必要とする範囲内では正常なことである。
【００２３】
ここで、例えば、メモリ素子がバイポーラスイッチング型メモリ素子として構成される場合、ユニポーラスイッチング型メモリ素子よりも絶対値で小さい書込電圧しか必要としない。従って、より小さな電流がメモリ素子を通して流れる。そのため、電力損失がより小さくなるとともに、メモリ素子の大きさをより良好に規定できる。
【００２４】
メモリセルＡとＢは、有利には、状態Ａ０とＢ０又は状態Ａ１とＢ１において、それぞれ公称値で同一の抵抗値を有する。この場合、読出電圧ＶR 未満の電圧しかメモリ素子に印加されない限り、２つの状態０と１でのメモリ素子の全抵抗は正確に同じである。この公称値の抵抗値からのずれは、メモリ素子の故障の兆候を早期に検知するための診断に使用できる。そして、例えば、フラッシュメモリで一般的な通り、予備メモリ素子に情報を移動させて、不具合を起こす前のメモリ素子を故障品として除外できる。
【００２５】
有利には、メモリセルＡ及びＢの大きさは、状態Ａ０から状態Ａ１への、或いは状態Ｂ０から状態Ｂ１への移行時にメモリセルＡ及びＢの少なくとも一方の電気抵抗が１０〜１０8 倍、有利には、１０2 〜１０6 倍、特に有利には、１０3 〜１０5 倍変化するように設計される。メモリセルの抵抗の変化が大きい程、読出電圧ＶR を印加した場合にメモリ素子の状態０と１の間で現れる抵抗での信号差が大きくなる。
【００２６】
本発明の特に有利な実施形態では、メモリ素子は、金属性、半導電性又は導電性酸化物の第１の電極と、電気抵抗が可変の活性材料の第１の層と、金属性、半導電性又は導電性酸化物の第２の電極と、電気抵抗が可変の活性材料の別の層と、金属性、半導電性又は導電性酸化物の第３の電極とから成る積層体として構成される。この場合、活性材料の第１の層がメモリセルＡを形成し、活性材料の第２の層がメモリセルＢを形成する。メモリセルＡとＢの活性材料は、同じものとするか、或いは異なるものとすることもできる。例えば、電極をそれぞれ白金から構成し、活性材料をそれぞれＴｉＯ2 から構成することもできる。そのような積層体としての実現形態は、抵抗型メモリの既存の大量生産プロセスに特に良好に統合できる。基本的には、例えば、固体電解質などの如何なるバイポーラスイッチング型材料システムも使用できる。この実施形態の作用は、電極と活性材料層とを積層体として重ねた配列構成とは関連しない。メモリ素子が、２つのメモリセルの配列構成を外界と接続する２つの電極を有し、これら２つの電極の間に別の電極が配置されていれば十分である。
【００２７】
本発明の有利な実施形態では、少なくとも第２の電極の金属が第１の電極及び／又は第３の電極と異なる。特に、少なくとも第２の電極の金属が第１及び第３の電極の金属よりも大きな貴金属性又は卑金属性を持つことができる。例えば、第１及び第３の電極を銅から構成し、第２の電極を白金から構成できる。ここで、電極の貴金属性の相違は、書込電圧の極性を決定する。第１の金属電極から第２の金属電極への経路上には、第２の電極から第３の電極への経路上とは異なる方向に貴金属性の勾配が延びる。従って、メモリセルＡとＢは逆直列に接続される。積層体内の第２の電極には、任意選択でバイアス電圧を印加できる。そのようなバイアス電圧によって、１つ又は２つのメモリセルの活性材料が原点に対して対称でない電流−電圧特性曲線を有する場合に、メモリ素子の電流−電圧特性曲線を対称にすることができる。
【００２８】
有利には、電極の少なくとも１つが、Ａｕ、Ｃｕ、Ａｇ、Ｐｔ、Ｗ、Ｔｉ、Ａｌ、Ｎｉ、ＴｉＮ、Ｐｄ、Ｉｒ、Ｏｓ、ＩｒＯ2 、ＲｕＯ2 、ＳｒＲｕＯ3 、多結晶シリコンから成る群の中の一つの材料を有する。
【００２９】
１つ又は複数の電極は、導電性の酸化物から構成することもできる。これは、例えば、当初から導電性の金属酸化物とするか、さもなければ当初は絶縁性で、その後ドーピングによって導電性とした酸化物とすることもできる。この場合、導電性酸化物から成る電極は、例えば、活性材料が同じ材料クラスに属する場合に有利である。そして、電極と活性材料を製造するために同様の技法、それどころか同じ技法を使用できる。理想的には、その結果、電極と活性材料をそのままの状態で真空を壊すことなく基板上で順番に積層できる。例えば、異なる蒸着パラメータを使用するだけで、同一の出発材料から電極と活性材料を製造できる。
【００３０】
本発明の更に別の有利な実施形態では、メモリセルＡ及びＢの少なくとも一方が、２つの電極から構成され、それらの電極の共通の境界面には、活性材料として、電荷キャリア濃度が変化する区域が形成される。この区域は、例えば、空乏領域とするか、或いはショットキー障壁とすることもできる。例えば、一方の電極の材料をドーピングされた三元金属酸化物とし、他方の電極の材料を金属とすることができる。ドーピングされた三元金属酸化物の例は、ニオブをドーピングしたＳｒＴｉＯ3 である。白金から成る電極との共通の境界面に、活性材料として作用する区域が形成される。
【００３１】
このような本発明の構成は、メモリセルが依然として２層だけから構成されるという利点を有する。正に、エピタキシャル層システムの製造は、格子不整合のために、個々の層の数が増えるにつれて急激に難しくなる。
【００３２】
本発明の更に別の有利な構成では、別の抵抗Ｒが、メモリセルＡ及びＢと直列接続されるか、或いはメモリセルＡ及びＢの少なくとも一方に挿入される。この場合、正及び負の切換閾値の絶対値が異なるメモリセルＡ及び／又はＢを使用することもできる。この抵抗Ｒが、切換閾値の絶対値を互いに等しくする。この抵抗Ｒは、両方のメモリセルＡ及びＢがそれぞれ小さい電気抵抗の状態に有る、即ち、状態Ａ１とＢ１の組合せが存在する状態でのみ作用する。この抵抗Ｒの大きさは、有利には、そのような状態の組合せにおいて、それぞれ両方のメモリセルＡとＢを介した電圧降下が同じになるように設計される。メモリセルＡ又はＢの一方への抵抗の挿入は、別個の抵抗のための空間を節約するとともに、技術的に特に簡単に実現可能である。メモリ素子が、例えば、一連の薄い層の析出によって製造される場合、そのような一連の層に抵抗層として１つの別の材料だけを挿入すればよい。
【００３３】
メモリセルの一方が、絶対値で非常に大きく異なる正及び負の切換閾値を有し、その少なくとも一部が抵抗Ｒによって補償されない場合、状態Ａ０とＢ１の組合せ（メモリ素子の状態１）から出発して、最低限必要な読出電圧ＶR が既にメモリセルＢを状態Ｂ０に切り換えてしまう場合、従って、同時に書込電圧Ｖ0 としても作用してしまう場合が起こり得る。この場合、メモリ素子は、本発明で状態１の存在に関する信号として規定された状態Ａ１とＢ１の組合せ（メモリ素子の状態ＯＮ）に達しない。
【００３４】
メモリ素子がメモリマトリックスの一部である場合、抵抗Ｒは、特に、メモリ素子自体の外に配置することもできる。抵抗Ｒは、例えば、メモリマトリックスのワード線及び／又はビット線を制御する導線の中の１つ内に有る。この場合、メモリマトリックス全体に関して、唯一つの抵抗Ｒで十分である。複数のメモリ素子を同時に呼び出す場合、そのためには、有利には、メモリマトリックスの行又は列ごとに１つの抵抗を配備できる。抵抗として、例えば、メモリマトリックスの制御に使用されるトランジスタのドレイン−ソース抵抗又はコレクタ−エミッタ抵抗を使用できる。
【００３５】
有利には、メモリセルの少なくとも１つが、イオン伝導性材料、ここでは、特に、ＧｅＳｅ、ＴｉＯ2 、ＷＯ3 又はＭＳＱ（メチルシルセスキオキサン）を有する。本発明者は、実験で、これらの材料によって、理論的に期待される切換挙動と実験的に観察される切換挙動の間の一致を実現することができた。
【００３６】
一般的に、活性材料は、有利には、Ｇｅx Ｓｅ1-X 、ＴｉＯx 、ＳｉＯx （特に、ＳｉＯ2 ）、ＣｕＯx 、ＺｎＯx 、ＺｒＯx 、ＮｉＯx 、ＨｆＯx 、ＷＯx （特に、酸化タングステン（ＶＩ）ＷＯ3 ）、Ｓｉ3 Ｎ4 、ＳｒＺｒＯ3 ：Ｃｒ、Ｂａ1-x Ｓｒx ＴｉＯ3 （特に、ＳｒＴｉＯ3 ）、ＭＳＱ（メチルシルセスキオキサン又はメチル化−水素化シルセスキオキサン）、ＨＳＱ（水素シルセスキオキサン）、Ｃｕ：ＴＣＮＱ（銅：テトラシアノキノジメタン）、（Ｐｒ，Ｃａ）ＭｎＯ3 、（Ｌａ，Ｃａ）ＭｎＯ3 、Ｃｕ2 Ｓ、Ａｇ2 Ｓ、（Ｚｎ，Ｃｄ）Ｓ、Ａｌ2 Ｏ3 、ＦｅＯ、ＣｏＯ、ＭｎＯ2 、Ｉｎ2 Ｏ3 、Ｔａ2 Ｏ5 、Ｎｂ2 Ｏ5 及びＶＯ2 から成る群の中の少なくとも１つの材料を含むことができる。
【００３７】
活性材料は、通常絶縁性である誘電体材料とすることができる。十分に高い電圧の印加により、材料内に少なくとも１つの内部経路を形成することができ、それに沿って、材料が導電性となる。この経路は、例えば、欠陥、金属マイグレーション及びそれ以外の効果など、様々なメカニズムによって形成できる。導電経路が一旦形成された場合、それを遮断することによって、活性材料の電気抵抗を増加でき、再度形成することによって、電気抵抗を減少できる。抵抗値は、印加する電圧によって、或いは隣接する境界面の変化によって調整できる。
【００３８】
本発明は、少なくとも２つのメモリ素子Ｐ及びＱから成る積層体にも関する。この積層体では、メモリ素子Ｐの一方の極が、外部配線のためにアクセスする電気コンタクトＯを介してメモリ素子Ｑの一方の極と接続される。そのような積層体の集積度は高い。この積層体内に含まれる本発明によるメモリ素子がそれぞれ基本的に高いオーム抵抗を示すことにより、この積層体は技術的に実用可能なものとなっている。メモリ素子が読出電圧ＶR の印加によって状態１から状態ＯＮに移行した場合、その場合にのみ、オーム抵抗が小さくなる。それによって、有利には、寄生電流経路も、相応の加熱による高い静的電力損失も避けられる。
【００３９】
ここで、コンタクトＯが外部配線のためにアクセスできることによって、２つのメモリ素子ＰとＱに、互いに独立して同じ極性又は異なる極性の電圧を印加できる。例えば、コンタクトＯが接地電位（ＧＮＤ）に有る場合、メモリ素子Ｐの他方の極を正又は負の電位にすることができる。従って、メモリ素子Ｐによって、このメモリ素子に書込電圧Ｖ0 として作用する電圧降下、さもなければ書込電圧Ｖ1 として作用する電圧降下を調節できる。それぞれ絶対的な電位レベルではなく、メモリ素子Ｐの両極間の電位差が重要である。同じことが、メモリ素子Ｑにも当てはまる。
【００４０】
しかし、メモリ素子は、積層体内に有る直列接続構成においても、共通に書込電圧又は読出電圧を印加できる。
【００４１】
本発明によるメモリ素子の個々の特徴の考察時に既に上述した通り、本発明による措置の利点は、特に、多数のメモリ素子から成るメモリマトリックス又はメモリ素子の積層体で得られる。従って、本発明の有利な実施形態では、メモリ素子は、抵抗型作業メモリ（ＲＲＡＭ）のメモリマトリックスへの使用に適合している。従って、本発明は、ＲＲＡＭのメモリマトリックスでのメモリ素子の使用にも関する。
【００４２】
本発明の範囲内において、導電路として形成された多数のワード線と、それらと交差する多数のビット線とを有するメモリマトリックスが開発された。ワード線及び／又はビット線は、特に、互いに平行に延びることができる。本発明の有利な実施形態では、各ワード線と各ビット線が、高々１箇所で交差する。特に、ワード線を第１の平面上に配置し、ビット線を第２の平面上に配置できる。本メモリマトリックスの同形式のメモリマトリックスとの相違点は、本発明によるメモリ素子又はそれらの積層体がワード線とビット線の交差位置に配置されていることである。この場合、有利には、ワード線とビット線は、各交差位置において、それぞれ高々１個のメモリ素子又は積層体と導電接続される。特に有利には、各交差位置において、ワード線とビット線の間に高々１個のメモリ素子又は積層体が接続される。有利には、ワード線及び／又はビット線は、同時にメモリ素子又は積層体の電極として機能できる。メモリマトリックス内のフィーチャサイズＦは、有利には、１０ｎｍ以下である。
【００４３】
有利には、逆直列に接続された２つのメモリセルから成る電圧分配器としての本発明によるメモリ素子の構成が、同形式のメモリマトリックスの大きな欠点を解消することが分かった。従来技術では、メモリ素子の読出し及び書込みの際に、選択されたワード線及びビット線を介して実際にアドレス指定されたメモリ素子を通してのみならず、複数の別のメモリ素子、ワード線及びビット線から成る寄生電流経路を通っても電流が流れていた。これらの寄生漏れ電流は、各メモリ素子が基本的に高い電気抵抗を有する状態に有ることによって最小化されるが、但し、この個別のメモリ素子にちょうど読出電圧ＶR が印加される場合は除外される。従来技術では、寄生電流経路を通る漏れ電流は、同形式のメモリマトリックスの大きさに関する制限因子だった。
【００４４】
アドレス指定されていないメモリ素子のオーム抵抗は基本的に高いので、同形式のメモリマトリックスとは対照的に、本発明によるメモリマトリックスの電気特性は、もはや書き込まれるビットパターンに依存しない。従来技術では、このビットパターンに依存することは、同形式のメモリマトリックスの読出しを悪化させ、多くの場合に正しい読出しを不可能にしている。
【００４５】
メモリマトリックスは、ハイブリッドＣＭＯＳ技術の枠内で使用できる。メモリマトリックスは、原理的には３次元に構成することもでき、そのため、メモリマトリックス内に本発明によるメモリ素子が重ねて積層される。
【００４６】
本発明によるメモリマトリックスのＣＭＯＳ集積構成に関して、このメモリマトリックス内に含まれるメモリ素子の抵抗が、もはやマトリックス内に記憶されたビットパターンに依存しないことが利点である。この場合、メモリマトリックスを制御するために使用されるＣＭＯＳエレクトロニクスは、もはやメモリマトリックスの全抵抗が広い範囲で変化できるように設計する必要はない。
【００４７】
本発明によるメモリ素子は、メモリマトリックスがメモリ素子の積層を有する本発明の構成において特に有利に作用する。それにより、最終的に３次元のメモリマトリックスを実現できる。ここで、このメモリマトリックスの内部にトランジスタが無いという特に有利な作用を奏する。トランジスタは、大きなスペースを必要とし、高い電力損失を発生させる。トランジスタベースのメモリ素子から成る、例えば、立方体形状の配置構成の大きさは、立方体の中心からの不十分な排熱のために、速く限度に達する。本発明によるメモリ素子によって、この限度が明らかに拡大される。
【００４８】
メモリマトリックスは、特に、ＤＲＡＭの高い集積度及びアクセス速度をフラッシュメモリの不揮発性と関連付けた抵抗型作業メモリ（ＲＲＡＭ）で使用できる。従って、本発明は、本発明による少なくとも１つのメモリマトリックスを有する抵抗型作業メモリ（ＲＲＡＭ）にも関する。ここで、メモリマトリックスは、特に、受動メモリ素子のみを有する１つの受動メモリマトリックスとすることができる。そして、メモリマトリックスの内部において、ワード線及びビット線を通る電流と独立して制御できる能動スイッチ素子を完全に無くすことができる。ＲＲＡＭは、メモリマトリックス自体の他に、例えば、ＣＭＯＳ技術で実現できるメモリ素子用の外部電子回路も有する。この場合、例えば、ワード線を選択的に制御するための１つのデコーダ及びビット線を選択的に制御するための別のデコーダを配備できる。
【００４９】
本発明の範囲内において、本発明によるメモリ素子、本発明による積層体又は本発明によるメモリマトリックスの動作方法を開発した。この方法は、少なくとも１つのメモリ素子に読出電圧ＶR を印加し、その読出電圧ＶR が、絶対値でメモリ素子のメモリセルＡ又はＢの一方を状態Ａ０又はＢ０から状態Ａ１又はＢ１に切り換えるために必要な第１の閾値よりも大きく、この読出電圧ＶR が、絶対値でメモリ素子の他方のメモリセルＡ又はＢを状態Ａ１又はＢ１から状態Ａ０又はＢ０に切り換えるために必要な第２の閾値よりも小さいことを特徴とする。
【００５０】
それに代わって、或いはそれと組み合わせて、本発明の範囲内において開発された、本発明によるメモリ素子、本発明による積層体又は本発明によるメモリマトリックスの別の動作方法を使用できる。その方法は、メモリ素子への読出電圧ＶR の印加によって読み出された情報が、それに続いて、そのメモリ素子に新たに記憶されることを特徴とする。読出電圧ＶR の印加がメモリ素子の全抵抗の変化を引き起こす限り、メモリ素子は、読出電圧ＶR の印加前に占めていた状態に自然には戻らない。その限りにおいて、読出しは破壊的である。これは、特に、メモリ素子の状態０が状態Ａ１とＢ０の組合せで符号化され、メモリ素子の状態１が状態Ａ０とＢ１の組合せで符号化されるメモリ素子の実施形態に当てはまる。状態１の読出し後には、メモリ素子の２つの所定の状態０と１の何れにも対応しない組合せＡ１とＢ１が出現する。それに続くメモリセルＡを状態Ａ０に戻すための書込電圧Ｖ1 の印加によって、再び状態１に設定する。
【００５１】
それに代わって、或いはそれと組み合わせて、本発明は、メモリ素子、積層体又はメモリマトリックスの更に別の動作方法にも関する。この方法の過程において、書込電圧Ｖ0 及び／又はＶ1 を印加した場合のメモリ素子、積層体又はメモリマトリックスを通して流れる電流の時間推移が評価される。
【００５２】
この方法は、メモリ素子の状態０が状態Ａ１とＢ０の組合せで符号化され、メモリ素子の状態１が状態Ａ０とＢ１の組合せで符号化された実施形態にメモリ素子が有る場合に特別な利点を提供する。
【００５３】
その場合、相応の書込電圧の印加による状態０から状態１への、或いはその逆へのメモリ素子の切換えは、基本的に複数のステップで進行することが分かった。メモリ素子の状態０でも状態１でも、常にメモリセルの一方が状態Ａ０又はＢ０に有り、他方のメモリセルが状態Ａ１又はＢ１に有る。２つのメモリセルの直列接続構成としてのメモリ素子に対して、その時点以外の状態にメモリ素子を切り換えるのに適した書込電圧が印加された場合、この書込電圧は、先ずは主として電気抵抗が高い方のメモリセル、即ち、状態Ａ０又はＢ０に有るメモリセルを介して降下する。その結果、このメモリセルは、状態Ａ１又はＢ１に切り換わる。即ち、ここで、２つのメモリセルが状態Ａ１又はＢ１に有る場合、メモリ素子は状態ＯＮに有る。しかし、この状態に有る時間は短い。ここで、書込電圧は、２つのメモリセルＡ及びＢを介して同じだけ降下する。ここで、書込電圧の印加前に既に状態Ａ１又はＢ１に有ったメモリセルを介しては、書込プロセスの開始時よりも高い電圧が降下する。従って、このメモリセルは、そこを介して降下する書込電圧の割合によって、状態Ａ０又はＢ０に切り換わる。最終的に、２つのメモリセルが、それぞれ状態を切り換えて、メモリ素子は、全体として、２つの状態０（状態Ａ１とＢ０の組合せ）又は１（状態Ａ０とＢ１の組合せ）の一方に有る。
【００５４】
第１のメモリセルの切換と第２のメモリセルの切換の間の短い時間間隔の間、メモリ素子は状態ＯＮ、即ち、全体として電気抵抗が低い方の状態に有る。これは、この時間間隔の間に書込電圧がメモリセルを通して大きな電流パルスを流すことから識別可能である。本発明者は、メモリ素子、積層体又はメモリマトリックスの動作時の電流の時間推移の評価、即ち、このパルスの評価が多くの用途で使用できることを発見した。
【００５５】
本発明の特に有利な実施形態では、メモリ素子、積層体又はメモリマトリックスを通して流れる電流における短いパルスの発生を切換プロセスが成功したことの確認として評価できる。理論的には、そのためには、１ｐｓ未満のパルス持続期間で十分である。実際には、メモリセルの活性材料としてのＴｉＯ2 に関しては１０ｎｓ以下のパルス持続期間が実証され、ＷＯ3 に関しては５ｎｓ以下のパルス持続期間が実証された。本発明者が試験した全ての活性材料に関して、切換プロセスの際に１０ｎｓ以下のパルス持続期間が示されている。
【００５６】
パルスの発生及びその後の減衰により、２つのメモリセルの状態の変化が確認される。パルスは、第１のメモリセルが正常に状態Ａ１又はＢ１に切り換えられ、メモリ素子が全体として状態ＯＮに移行した場合にのみ発生する。このパルスは、その後第２のメモリセルが状態Ａ０又はＢ０に切り換わり、従って、メモリ素子が全体として再び電気抵抗が高い方の状態を占めた場合にのみ再び減衰する。その時点以外の状態にメモリ素子をそれぞれ切り換えるのに適した書込電圧によって、より高い電流がメモリ素子を通して流れないか、或いはパルスが再び減衰しない場合、そのメモリ素子は故障している。
【００５７】
それに代わって、或いはそれと組み合わせて、パルスの発生を書込電圧の印加前に有ったメモリ素子の状態に関する情報として評価できる。例えば、書込電圧Ｖ1 が印加された場合に、この書込電圧の印加前にメモリ素子が状態０に有った時にのみパルスが発生する。それに対して、状態１に有った場合、メモリセルＢが状態Ｂ１に有り、従って、オーム抵抗が低いので、書込電圧Ｖ1 は、主として状態Ａ０に有るメモリセルＡを介して降下する。しかし、ここで、書込電圧Ｖ1 は、メモリセルＡを状態Ａ１に切り換えるのに正しい極性を持っていない。両方のメモリセルＡ及びＢは、従って、メモリ素子全体も、その状態を変えず、その結果、パルスは発生しない。
【００５８】
このようにして、書込電圧Ｖ0 及びＶ1 での書込みと同時に、既にメモリ素子に存在する情報を読み出すこともできる。有利には、読出電圧ＶR のための別個の電圧源は必要ない。最も単純な場合、そのような動作のために、更に接地電位（ＧＮＤ）と、それとは異なる単一の電圧源の電位Ｖとのみが必要である。これら２つの電位をメモリ素子の２つの極に印加する極性は、メモリ素子に書込電圧Ｖ0 を印加するのか、或いは書込電圧Ｖ1 を印加するのかを決定する。
【００５９】
本発明の更に別の有利な実施形態では、メモリ素子、積層体又はメモリマトリックスを通して流れる電流の時間推移の変化が、書込サイクルを繰り返した場合のメモリ素子の劣化の開始に関する指標として評価される。この場合、特に、非常に多数のメモリ素子から成るメモリマトリックスでは、そのようなメモリ素子又はそのようなメモリ素子が存在するメモリマトリックス内の限定された区域を故障部分としてマークして、更なるアクセスを禁止できる。
【００６０】
メモリマトリックスが有するメモリ素子が多い程、並びにそのようなメモリ素子が小さい程、もっぱら既に製造プロセスでのばらつきのために、所定の回数の書込サイクル後にメモリ素子の１個又は複数個が動作しないという確率が大きくなる。即ち、メモリセルの層内で統計的に発生する欠陥の影響は、その層が１０，０００個の原子から構成される場合よりも１００個の原子のみから構成される場合の方が明らかに大きくなる。
【００６１】
本発明の有利な実施形態では、書込電圧Ｖ0 、書込電圧Ｖ1 及び読出電圧ＶR の中の一つ以上が、それぞれ部分的にワード線及びビット線を介して印加される。この場合、特に、ワード線とビット線を介して、それぞれ電圧の半分を印加できる。そのような電圧スキーム（１／２スキーム）は、有利には、ワード線及びビット線の選択によってアドレス指定されたメモリ素子と異なるメモリ素子に印加される電圧を減少させる。本発明の更に別の有利な実施形態が同じ作用を奏する。その実施形態では、１つのメモリ素子に書込電圧Ｖ0 、書込電圧Ｖ1 及び読出電圧ＶR の中の一つ以上を印加する場合に、少なくとも１つの別のメモリ素子に異なる符号の電圧が印加される。この場合、特に、アドレス指定されていない全てのワード線に、アドレス指定されたメモリ素子に印加される電圧の２／３倍の大きさの逆電圧を印加できるとともに、アドレス指定されていない全てのビット線に、アドレス指定されたメモリ素子に印加される電圧の１／３倍の大きさの逆電圧を印加できる。この電圧スキーム（２／３スキーム）の範囲内で印加される異なる符号の逆電圧は、アドレス指定されたメモリ素子に印加される電圧Ｖ0 、Ｖ1 又はＶR による、アドレス指定されていないメモリ素子に対する影響を少なくとも部分的に補償する。
【００６２】
本発明は、それぞれ第１の書込電圧Ｖ0 の印加によって状態０に移行することができ、第２の書込電圧Ｖ1 の印加によって状態１に移行できる、少なくとも安定状態０と安定状態１をそれぞれ有する少なくとも２つのメモリ素子Ｐ及びＱから成る構成において、２つの変数ＫとＬの論理演算の真理値を決定する方法にも関する。有利には、メモリ素子Ｐ及びＱの２つの状態０及び１は、書込電圧Ｖ0 及びＶ1 よりも絶対値で小さい読出電圧ＶR を印加した場合にメモリ素子Ｐ及びＱの電気抵抗値が異なることで表される。有利には、書込電圧Ｖ0 、Ｖ1 及び読出電圧ＶR が公称値で同一であるメモリ素子ＰとＱが選択される。
【００６３】
変数Ｋ及びＬは、それぞれ真理値０及び１に割り当てられた２つの電圧レベルの形で実現され、この場合、２つの電圧レベルの差は絶対値でメモリ素子Ｐ及びＱの書込電圧Ｖ0 及びＶ1 と少なくとも同じ大きさである。この場合、有利には、電圧レベルの少なくとも一方が、絶対値でメモリ素子Ｐ及びＱの書込電圧Ｖ0 及びＶ1 と少なくとも同じである。例えば、接地電位（ＧＮＤ）を真理値０に割り当て、メモリ素子Ｐ及びＱの書込電圧Ｖ0 及びＶ1 よりも絶対値が大きい電圧レベルＶを真理値１に割り当てることができる。
【００６４】
本発明では、ここで、メモリ素子Ｐの両方の極Ｐ1 ，Ｐ2 の少なくとも一方に変数Ｋの電圧レベルを印加する。メモリ素子Ｑの両方の極Ｑ1 ，Ｑ2 の少なくとも一方には、変数Ｌの電圧レベルが印加される。有利には、両方のメモリ素子Ｐ及びＱは、所定の状態、例えば、０に事前に初期化される。
【００６５】
これらの措置により、変数Ｋ及びＬの論理演算の真理値をメモリ素子Ｐ及びＱの状態として記憶できるとともに、これらのメモリ素子から読み出すこともできることが分かった。
【００６６】
即ち、例えば、最も簡単な形態では、メモリ素子Ｐを変数Ｋの電圧レベルと接地（又は別の自由に選択可能な電位）の間に接続し、メモリ素子Ｑを変数Ｌの電圧レベルと接地（又は別の自由に選択可能な電位）の間に接続することによって、演算「Ｋ ＯＲ Ｌ」の結果を記憶できる。
【００６７】
変数Ｋが真理値１を有する場合、それに対応する電圧レベルによって、メモリ素子Ｐが状態１に切り換わる。変数Ｌが真理値１を有する場合、同様にメモリ素子Ｑが状態１に切り換わる。即ち、両方の真理値の少なくとも一方が１である場合、事前に０に初期化されていたメモリ素子Ｐ及びＱの少なくとも一方も状態１に有る。従って、演算「Ｋ ＯＲ Ｌ」の真理値１は、少なくとも１つのメモリ素子Ｐ又はＱが状態１に有ることで具現化される。それに対して、両方の真理値が０である場合、両方のメモリ素子Ｐ及びＱが状態０のままである。演算「Ｋ ＯＲ Ｌ」の真理値０は、両方のメモリ素子Ｐ及びＱが状態０に有ることで具現化される。従って、演算の結果がメモリ素子ＰとＱの状態に記憶される。
【００６８】
本発明の特に有利な実施形態では、変数Ｋ及びＬの電圧レベルをメモリ素子Ｐ及びＱの極に印加した後、メモリ素子ＰとＱの少なくとも１つに読出電圧ＶR を印加する。有利には、メモリ素子ＰとＱの並列接続構成に、メモリ素子ＰとＱの両方に対して読出電圧ＶR として作用する電圧が印加される。上記のＯＲ演算の例では、そのために、両方のメモリ素子Ｐ及びＱが、それぞれ読出電圧ＶR の電位と接地電位の間に接続される。
【００６９】
メモリ素子Ｐ及びＱの状態に関して、上述した通り、演算の結果として１が記憶されている限り、そのような読出電圧ＶR の印加は、１つ又は複数のメモリ素子、或いは並列接続構成を通る一つの電流パルスを発生させることが分かった。この場合、読出電圧ＶR の印加は、メモリ素子Ｐ及びＱの少なくとも一方を状態１から状態ＯＮに移行させる。それにより、本発明による構成に対応して、メモリ素子のオーム抵抗が低くなり、そのため良好に検出可能な読出電流が流れる。それに対して、演算結果として、０がメモリ素子ＰとＱの状態に記憶されている場合、即ち、両方のメモリ素子が状態０に有る場合、それに対する読出電圧ＶR の印加は何も変えない。両方のメモリ素子のオーム抵抗は高いままである。高い読出電流は生じない。
【００７０】
唯一つのメモリ素子Ｐ又はＱへの読出電圧ＶR の印加は、それによって読み出された状態に基づいて、漸く実行された論理演算の真理値の状態が分かれば、それで十分である。この場合、第２のメモリ素子の読出しを行うための作業サイクルを省くことができる。例えば、上記の例で、メモリ素子Ｐが状態１に切り換わったことで演算「Ｋ ＯＲ Ｌ」の真理値が配列構成に記憶されている場合、読出電圧ＶR によるメモリ素子Ｐの読出し後に、漸く演算の真理値が１であることが明らかとなる。メモリ素子Ｑの状態は何ら結果を変えないので、もはやメモリ素子Ｑを読出す必要はない。それに対して、実行された論理演算の真理値が、第１のメモリ素子の読出し後に未だ分からない場合、即ち、上記の例で、メモリ素子Ｐが状態０に有る場合、第２のメモリ素子（ここでは、メモリ素子Ｑ）も読み出さなければならない。
【００７１】
メモリ素子の少なくとも一方に読出電圧ＶR を印加することに代えて、或いはそれと組み合わせて、本発明の更に別の特に有利な実施形態では、変数Ｋ及びＬの電圧レベルをメモリ素子Ｐ及びＱの極に印加した場合に、配列構成を通して流れる電流の時間推移が、論理演算の真理値を決定するために評価される。メモリ素子、積層体又はメモリマトリックスを動作させる方法の説明において、メモリ素子の切換えが、メモリ素子を短い時間間隔の間状態ＯＮに設定し、それにより、その時間間隔の間にメモリ素子を通る電流パルスを発生させることを既に明らかにした。ここで、メモリ素子Ｐ及びＱの極に変数Ｋ及びＬの電圧レベルを印加した場合に、そのようなパルスを監視することによって、有利には、配列構成内の少なくとも１つのメモリ素子が切り換わったか否かを検出できる。
【００７２】
上記の演算「Ｋ ＯＲ Ｌ」の例では、メモリ素子Ｐは、Ｋの真理値が１である場合に、状態１に切り換わる。メモリ素子Ｑは、Ｌの真理値が１である場合に、状態１に切り換わる。メモリ素子ＰにＫを印加するか、或いはメモリ素子ＱにＬを印加した場合に、配列構成を通して流れる電流に電流パルスが生じていれば、それは、メモリ素子Ｐ及びＱの少なくとも一方が切り換わっている、即ち、演算の真理値が１であるという情報を提供することとなる。
【００７３】
この実施形態の利点は、読出電圧ＶR 用の別個の電圧源も、配列構成からの結果を読み出すための作業サイクルも必要なくなることである。そのような結果は、配列構成から電流パルスが発生した場合、直ぐに電流パルスの形で現れるとともに、例えば、更に処理して、加算器として構成された論理関数を計算できる。それにも関わらず、そのような結果は、配列構成内に尚も記憶されるとともに、両方のメモリセルＰ及びＱの並列接続構成に読出電圧ＶR を印加することによって、配列構成から再度抽出できる。
【００７４】
本発明の特に有利な実施形態では、本発明によるメモリ素子を対象とする請求項の中のいずれか一つの請求項に記載のメモリ素子Ｐ及びＱが選択される。本発明によるメモリ素子は、本方法に関して、読出電圧ＶR によって状態１から状態ＯＮに移行された場合、かつその場合にのみオーム抵抗が低いという決定的な利点を提供する。それ以外の場合、メモリ素子のオーム抵抗は高く、その結果、有利には、寄生漏れ電流が防止される。それは、特に、本方法によって複雑な論理表現式を分析する場合に重要である。そのために、例えば、多数のメモリ素子がマトリックス内に配置された場合、従来技術では、そのようなマトリックス内の２つの任意の格子点の間に、如何なるビットパターンがマトリックス内に記憶されているかにも依存する、多数の漏れ電流経路が存在した。本発明によるメモリ素子の使用は、そのような漏れ電流を解消し、その限りにおいて、本方法が信頼できる真理値を与えることを保証する。
【００７５】
本発明の特に有利な実施形態では、本発明によるメモリ素子Ｐ及びＱから成る積層体及び／又は本発明によるメモリ素子から成る配列構成としてのメモリマトリックスが選択される。所定のデータ用のメモリから論理演算の真理値用のメモリに機能を変更するために、メモリ素子、積層体又はメモリマトリックス自体を何ら変える必要がないことが分かった。メモリ素子に信号が印加する形式のみが変わる。
【００７６】
従って、動作期間中に同一のハードウェアを様々な用途に改編できる。これまで厳密だったマイクロプロセッサの演算器とメモリの区別、従って、演算器とメモリの間の接続システムによる計算速度の原理的な制限（「フォン・ノイマン・ボトルネック」）も、これにより解消される。更に、メモリマトリックスの適切な配線により、超並列の論理演算と、それを用いた算術演算とを実行でき、それにより、更なる高速化が可能となる。
【００７７】
メモリマトリックスを完全に、或いは部分的にマイクロプロセッサに改編するために本方法を使用する場合、それにより、多数存在する機能素子にトランジスタが無くなり、若干の僅かなトランジスタだけが周辺制御のために必要であるマイクロプロセッサが実現される。これまでの従来技術では、マイクロプロセッサは、チップ上で非常に大きなスペースを必要とする数百万個の多くのトランジスタを備えていた。更に、様々なドーピングを施された半導体から組み立てられたトランジスタは、本発明によるメモリ素子と比べて著しく大きな製造コストがかかった。
【００７８】
本発明によるメモリ素子の大幅に小さい漏れ電流及びそれに対応して小さな電力損失が、メモリ素子から成る積層体を有する３次元メモリマトリックスを実用的なものにする。そのようなメモリマトリックスの大きさに関する制限因子は、マトリックスの中央からの排熱である。本発明のメモリ素子は、発生する熱が少ないので、マトリックスを明らかに大きくできる。ここで、本発明による論理演算の真理値を決定する方法を使用して、そのようなマトリックスを完全に、或いは部分的にマイクロプロセッサに改編した場合に、初めて高さ方向のサイズが平面内でのサイズと同程度のマイクロプロセッサを提供できる。この場合、３次元マトリックス内の各区域への常にランダムなアクセスが実現する。
【００７９】
本発明の特に有利な実施形態では、極性が異なるメモリ素子ＰとＱは、それぞれ変数Ｋの電圧レベルと変数Ｌの電圧レベルの間に接続される。そのような実施形態では、変数ＫとＬの排他的論理和演算（ＸＯＲ）が実現される。
【００８０】
変数ＫとＬが同じ真理値を有する場合、メモリ素子Ｐを介してもメモリ素子Ｑを介しても電圧は降下しない。両方のメモリ素子は、それらが始めに初期化された状態０のままである。ここで、両方のメモリ素子ＰとＱ又はそれらの並列接続構成に読出電圧ＶR を印加した場合、両方のメモリ素子のオーム抵抗は高いままであり、並列接続構成を通して非常に僅かな電流しか流れない。それに対して、変数ＫとＬが異なる真理値を有する場合、それらに対応する電圧レベルの差が、一方ではメモリ素子Ｐに、他方では逆の符号でメモリ素子Ｑに印加される。そして、両方のメモリ素子の一方が状態１に切り換わる。ここで、読出電圧ＶR を印加すると、このメモリ素子が状態１から状態ＯＮに切り換わる。従って、このメモリ素子は、読出電圧ＶR によって流れる電流のための低オーム抵抗の経路を形成する。この経路は、そのメモリ素子を通して、或いは両方のメモリ素子Ｐ及びＱの並列接続構成を通して、明瞭に検出可能な読出電流を流す。それに代わって、或いはそれと組み合わせて、Ｋ及びＬの電圧レベルを同時に印加した場合に配列構成を通って流れる電流の時間推移を評価できる。ここで、短い電流パルスが現れた場合、メモリセルＰ又はＱの一方が状態１に切り換わって、ＸＯＲ演算の真理値は１である。そのような電流パルスが現れない場合、何れのセルも切り換わらず、真理値は０である。変数Ｋの真理値は、変数Ｌの真理値を１としてＸＯＲ演算を実行することによって 「ＮＯＴ Ｋ」に反転できる。それにより、最終的に、０に初期化された別のメモリ素子が、変数Ｌの電圧レベルと「ＮＯＴ Ｋ」の電圧レベルの間に接続されることによって、演算「Ｋ ＡＮＤ Ｌ」も実現できる。両方の電圧レベルが異なる場合、即ち、ＫもＬも真理値１を有する場合にのみ、別のメモリ素子が状態０から状態１に切り換わる。このメモリ素子は、読出電圧ＶR を印加することにより、この状態から状態ＯＮに切り換えることができ、それにより明瞭に検出可能な読出電流が流れる。
【００８１】
ここで示した演算ＯＲ、ＡＮＤ、ＮＯＴ及びＸＯＲと、それによって実現可能なユニバーサルＮＯＲゲートとから、例えば、３つの真理値を加算するための全加算器などの任意の論理スイッチをそれぞれ組み立てることができる。
【００８２】
ＸＯＲ演算は、例えば、情報技術のための畳込符号器における、暗号化器又はデュアルレールデコーダ内で使用できる。
【００８３】
以下において、本発明の対象を図面に基づき詳しく説明するが、それにより、本発明の対象は限定されない。
【図面の簡単な説明】
【００８４】
【図１ａ】メモリセルＡの電流−電圧特性曲線を示す図
【図１ｂ】メモリセルＢの電流−電圧特性曲線を示す図
【図１ｃ】本発明によるメモリセルＡ及びＢから構成されるメモリ素子の実施形態を示す図
【図２】書込み及び読出しのために図１ｃに図示されたメモリ素子に印加される電圧パルスの時間推移及びメモリ素子のその時々の応答を示す図
【図３】書込及び読出電圧の使用可能な帯域幅におけるメモリセルＡ及びＢのパラメータの１０％のばらつきの作用を示す図である。
【図４】本発明によるメモリセルＡ及びＢと直列に接続された更に別の抵抗Ｒによって電流−電圧特性曲線を対称にしたメモリ素子の実施例を示す図
【図５】本発明によるメモリマトリックスの実施例を示す図
【図６ａ】０の読出しと１の読出しの間の所定の信号レベル差に関して、本発明によるメモリマトリックスと比較するための従来技術によるメモリマトリックス内のメモリ素子の最大実装可能数を示す図
【図６ｂ】０の読出しと１の読出しの間の所定の信号レベル差に関して、従来技術によるメモリマトリックスと比較するための本発明によるメモリマトリックス内のメモリ素子の最大実装可能数を示す図
【図７】本発明による論理ＯＲ演算の真理値を決定する方法の実施例において、ａ）初期化、ｂ）真理値の記憶及びｃ）真理値の読出し示す図
【図８】本発明によるメモリ素子の積層体を用いた、本発明による論理ＯＲ演算の真理値を決定する方法の実施例において、ａ）初期化、ｂ）真理値の記憶及びｃ）真理値の読出しを示す図
【図９】本発明によるメモリマトリックスを用いた、本発明による論理ＸＯＲ演算の真理値を決定する方法において、実施例のａ）初期化、ｂ）真理値の記憶及びｃ）真理値の読出しを示す図
【図１０】本発明によるメモリ素子の積層体を用いた、本発明による論理ＸＯＲ演算の真理値を決定する方法の実施例において、ａ）初期化、ｂ）真理値の記憶及びｃ）真理値の読出しを示す図
【図１１】本発明による抵抗型作業メモリ（ＲＲＡＭ）の実施例を示す斜視図
【図１２】メモリマトリックス内の寄生電流の問題を図解した図
【図１３】書込み時にアドレス指定されていないメモリ素子の影響を防止する２／３電圧スキームの実施例を示す図
【図１４】本発明によるメモリ素子で測定したＩ−Ｖ特性曲線を示す図
【図１５】メモリマトリックス内のメモリ素子が受ける一連の電圧パルスとメモリ素子を通して流れる電流、電圧及び電流の例をそれぞれアドレス指定されたメモリ素子とアドレス指定されていないメモリ素子に関して示した図
【発明を実施するための形態】
【００８５】
図１ａと図１ｂは、任意のユニットにおける２つの同一のメモリセルＡとＢの電流（Ｉ）−電圧（Ｖ）特性曲線と、そのような特性曲線がそれぞれ得られる回路図とを図示している。印加される電圧Ｖinに関して、メモリセルＢの極性はメモリセルＡの極性と逆である。メモリセルＡ及びＢは、バイポーラスイッチング型として構成されている。メモリセルＡ及びＢを介して降下する電圧ＶA 及びＶB は、それぞれ印加される電圧Ｖinと同一である。
【００８６】
図１ａに図示されたメモリセルＡに関するＩ−Ｖ特性曲線は、電気抵抗が高い状態Ａ０から始まる（ａ）。メモリセルＡを介して降下する電圧が正の切換閾値（ここでは、１）に達すると（ｂ）、メモリセルＡは状態Ａ１に移行し、その電気抵抗が減少する。導電率が急激に増加し、ここで引き続き電圧が変化すると、Ｉ−Ｖ特性曲線の勾配が急になる（ｃ）。これは、電圧が更に増加した場合だけでなく、再び正の切換閾値未満に減少するか、それどころか原点を通過して符号が変わった場合にも当てはまる。電圧が負の切換閾値（ここでは、−１）に達すると（ｄ）、漸くメモリセルＡは状態Ａ０に戻る。Ｉ−Ｖ特性曲線の勾配は、電圧Ｖの更なる変化に関して、その変化が負の方向又は正の方向に起こるのかには関係無く、急激に再び元の値に戻る（ｅ）。
【００８７】
図１ｂに図示された極性が逆のメモリセルＢに関するＩ−Ｖ特性曲線は、電気抵抗が小さい状態Ｂ１から始まる。この特性曲線の勾配は急峻である（ａ）。正の切換閾値（ここでは、１）に達すると（ｂ）、メモリセルＢは状態Ｂ０に切り換わる。抵抗が高くなる。Ｉ−Ｖ特性曲線の勾配は、引き続く電圧Ｖの変化に対して、その電圧が更に増加するか、或いは減少するかには関係無く、急激に緩くなる（ｃ）。この緩やかな勾配は、電圧Ｖが原点を通過して符号を変えた場合にも維持される。負の切換閾値（ここでは、−１）に達すると（ｄ）、漸くメモリセルＢは状態Ｂ１に戻る。電圧Ｖがその後Ｖ軸の負の方向又は正の方向に変化するのかに関係無く、抵抗が低くなり、Ｉ−Ｖ特性曲線の勾配は急激に急峻になる。
【００８８】
図１ｃは、本発明によるメモリ素子の実施例に関するＩ−Ｖ特性曲線を図示している。このメモリ素子は、逆直列に接続された同一の抵抗型メモリセルで構成され、その個々のセルとしての挙動は、図１ａ及び図１ｂにおいて、それらと関連した説明と共に考察した。図１ｃは、それに関する回路図も図示しており、その回路図に対して、図示した特性曲線が得られる。ここでは、印加された電圧Ｖinは、本発明による電圧分配器としてのメモリ素子の構成により、メモリセルＡとＢを介して降下する２つの電圧ＶA とＶB に分けられる。この場合、抵抗が高い方のメモリセルを介して、より大きい電圧が降下する。
【００８９】
この特性曲線は、状態Ａ０とＢ１の組合せ、即ち、メモリ素子の状態１から始まる（ａ）。最低限必要な読出電圧ＶR と等しい第１の正の切換閾値（ここでは、１）において、メモリセルＡは状態Ａ１に切り換わる（ｂ）。この場合、両方のメモリセルが小さな電気抵抗を有するので、直列接続構成の全抵抗が急激に減少し、電圧Ｖの更なる上昇に対して、Ｉ−Ｖ特性曲線の勾配が急峻となる（ｃ）。状態Ａ０でのメモリセルＡは、より高い抵抗を有し、従って、電圧分配器に印加された電圧Ｖinの大部分がメモリセルＡを介して降下するので、状態Ａ１へのメモリセルＡの切換えは、状態Ｂ０へのメモリセルＢの切換えよりも優先される。電圧Ｖが、最低限必要な書込電圧Ｖ0 と等しい第２の正の切換閾値（ここでは、２）に達すると（ｄ）、漸くメモリセルＢは状態Ｂ０に切り換わる。この場合、直列接続構成の全抵抗は再び高くなり、Ｉ−Ｖ特性曲線の勾配は、その後の電圧Ｖの変化に対して再び急激に緩やかとなる（ｅ）。メモリ素子は状態０に有る。同様に、２つの負の切換閾値が有る。負の軸での最低限必要な読出電圧ＶR と等しい第１の負の切換閾値（ここでは、−１）で、メモリセルＢは切り換わって状態Ｂ１に戻る（ｆ）。状態Ｂ０でのメモリセルＢは、より高い抵抗を有し、電圧分配器に印加された電圧Ｖinの大部分がメモリセルＢを介して降下するので、その切換えは、メモリセルＡの状態Ａ０への切換えよりも優先される。この場合、両方のメモリセルが小さな電気抵抗を有するので、全抵抗が減少し、導電率、従って、Ｉ−Ｖ特性曲線の勾配が急激に急峻となる（ｇ）。最低限必要な書込電圧Ｖ1 と等しい第２の負の切換閾値（ここでは、−２）において、メモリセルＡは状態Ａ０に切り換わる（ｈ）。直列接続構成の全抵抗は増加し、導電率、従って、Ｉ−Ｖ特性曲線の勾配は急激に緩やかとなる（ｉ）。全体として、メモリ素子は状態１に戻る。
【００９０】
２つの正の切換閾値の間又は２つの負の切換閾値間の範囲が、それぞれ読出帯域（「ｒｅａｄ ｗｉｎｄｏｗ」）を構成する。この範囲内の電圧により、メモリ素子を読み出すことができる。実際には、公称値で同一である多数のメモリ素子から成るマトリックスで起こり得る切換閾値のばらつきを考慮に入れるために、この読出帯域は、通常全部使用せずに、上限及び下限に関して、それぞれ約１０％の安全マージンを確保する。
【００９１】
図２は、図１ｂに図示された本発明によるメモリ素子の実施例について、様々な演算に関するパルスの時間推移及びその結果生じるメモリ素子を通って流れる電流の時間推移を図示している。図２の下端には、メモリ素子が如何なる時間に如何なる状態に有るのかをそれぞれ図示している。
【００９２】
状態０から始まって、先ずは読出電圧ＶR （ここでは、１）のパルスを与える（ａ）。状態０は状態Ａ１とＢ０の組合せで符号化されているので、このパルスは、メモリセルの構成を何ら変えない。従って、このパルスは、電流の変化も起こさない。状態０が読み出される。
【００９３】
次に、書込電圧Ｖ1 （ここでは、−２．５）のパルスを与える（ｂ）。ここで、メモリセルＡが状態Ａ０に切り換わり、メモリセルＢが状態Ｂ１に切り換わる。これは、メモリ素子を通る電流の短いスパイクとして現れる。切換えが終了した後、メモリ素子は状態１に有り、電流は再び元の値となる。このスパイクは、メモリ素子が書込み前に状態０に有ったという情報と、状態１への切換えに成功したという情報とを提供する。
【００９４】
それに続いて与えられた読出電圧ＶR のパルスは、メモリセルＡを状態Ａ１に切り換える（Ｃ）。この場合、両方のメモリセルが低い抵抗の状態に有るので、このパルスの期間中、明瞭に検出可能な読出電流が流れる（状態「ＯＮ」）。状態１が読み出される。
【００９５】
メモリ素子は読出しによって状態１ではなくなるので、次に、その状態１が、書込電圧Ｖ1 の新たなパルスによって再びメモリ素子に書き込まれる（ｄ）。メモリセルＡが切り換わって状態Ａ１から状態Ａ０に戻るので、短いスパイクが新たに電流に現れる。
【００９６】
次に、書込電圧Ｖ0 （ここでは、＋２．５）のパルスを印加する（ｅ）。状態１の書込みと同様に、Ａ０からＡ１への切換え及びＢ１からＢ０への切換え中に、（極性が逆の）短いスパイクが電流に現れる。
【００９７】
それに続く読出電圧ＶR のパルスは、メモリセルＡ及びＢの構成を何ら変えず、従って、メモリ素子を通る電流の変化も起こさない（ｆ）。状態０が読み出される。
【００９８】
図３は、個々のメモリセルの切換電圧及び抵抗値について、如何なる程度の変動幅が許容されるのかを示す最悪の場合の評価を図示している。これは、特に、公称値で同一である非常に多数のメモリ素子から成るメモリマトリックスと関連する。
【００９９】
図３では、図１ｂに図示された実施例のＩ−Ｖ特性曲線の部分図において、メモリセルＡ及びＢの切換電圧及び抵抗値の±１０％までのばらつきがメモリ素子の第１及び第２の正の切換閾値並びに破壊閾値のばらつきに波及する様子が図示されている。メモリセルのパラメータのばらつきを±１０％と仮定したことにより、第１の正の切換閾値（ａ）、第２の正の切換閾値（ｂ）及び破壊閾値（ｃ）がそれぞれ分散する可能性の有る範囲が図示されている。Ｖ軸の下には、そのような分散を考慮して、アドレス指定されていないメモリ素子に印加される最大許容電圧（ｄ）、読出電圧ＶR （ｅ）及び書込電圧Ｖ0 （ｆ）に関して得られた帯域がそれぞれ図示されている。３つのパラメータ全てに関して、十分に大きく、重なり合わない帯域が得られているので、個々のメモリセルの変数において、最大±１０％のばらつきは十分許容される。
【０１００】
図４には、本発明による別の抵抗ＲがメモリセルＡ及びＢと直列に接続されたメモリ素子の実施例が図示されている。切換閾値を含むＩ−Ｖ特性曲線は、図１ｃに図示された特性曲線と一致する。メモリセルＡ及びＢの特性曲線が図１ａ及び図１ｂに示された曲線と異なり、原点に対して非対称である場合でも、本発明により規定される別の抵抗によって、メモリ素子全体に関して、原点に対して対称的な特性曲線を尚も実現できる。電圧分配器内の別の抵抗Ｒは、それを介して降下する電圧ＶR によって、状態Ａ１とＢ１の組合せにおいて、メモリセルＡとＢを介して同一の電圧ＶA とＶB が降下するという効果を奏する。この実施例では、Ｒの抵抗値は、状態Ａ１及びＢ１でのメモリセルＡ及びＢの抵抗値よりも７倍大きい。
【０１０１】
特性曲線が原点に対して対称である程、読出電圧ＶR に関する読出帯域は大きくなる。
【０１０２】
図５には、本発明によるメモリマトリックスの実施例が図示されている。このメモリマトリックスは、ワード線Ｗ又はビット線Ｂを通る電流に依存せずに制御できる能動スイッチ素子を含まない。ワード線Ｗは垂直に延び、ビット線Ｂは水平に延びている。１本のワード線Ｗと１本のビット線Ｂの間に、それぞれ１つの本発明によるメモリ素子Ｓが接続されている。列デコーダＣＤは、各ワード線Ｗに割り当てられたトランジスタＴＣを介して各ワード線Ｗに電圧を印加できる。行デコーダＲＤは、各ビット線Ｂに割り当てられたトランジスタＴＲを介して各ビット線Ｂに電圧を印加できる。各ビット線Ｂは、プルアップ抵抗ＳＲを介して供給電圧ＶDDと接続されている。ビット線Ｂが、それに割り当てられたトランジスタＴＲを介して電圧を印加されると同時に、このトランジスタＴＲは、このビット線Ｂと、出力電圧Ｖout を供給する電圧測定デバイスＭとの間の接続も確立する。
【０１０３】
所与の時間に、デコーダＣＤ及びＲＤによって、常に唯一つのワード線Ｗ及び唯一つのビット線Ｂが制御される。それにより、ちょうどそのワード線Ｗとそのビット線Ｂの間に接続されたメモリ素子Ｓがアドレス指定される。この場合、ワード線Ｗ及びビット線Ｂに印加される電圧は、アドレス指定されたメモリ素子Ｓに全体として読出電圧ＶR が加わるように選択される。このメモリ素子Ｓが状態０に有る場合、制御されたビット線Ｂに加わる電圧のみが、このビット線Ｂのセンサ抵抗ＳＲを通る電流、従って、このセンサ抵抗ＳＲでの電圧降下を生じさせる。この電圧降下は、電圧測定デバイスＭによって記録される。それに対して、メモリ素子Ｓが状態１に有る場合、そのメモリ素子Ｓは、全体として、読出電圧ＶR によって、抵抗が低い状態ＯＮに移行する。それによりメモリ素子を通って流れる読出電流は、ビット線Ｂに割り当てられたセンサ抵抗ＳＲにおいて、電圧測定デバイスＭによって記録される追加の電圧降下を引き起こす。
【０１０４】
しかし、複数のワード線又はビット線、それどころか全てのワード線又はビット線を同時に制御することも十分に可能である。それにより、メモリマトリックスに、或いはメモリマトリックスから情報をブロック単位で転送することができ、それはデータスループットを高める。
【０１０５】
有利には、本発明によるメモリ素子の実施形態により、アドレス指定されていないメモリ素子Ｓを通る寄生電流が最小化される。しかし、寄生電流を完全になくすことはできない。各寄生電流は、同様にセンサ抵抗ＳＲを通って流れ、従って、そのセンサ抵抗を介した電圧降下に対して、電圧測定デバイスＭによって記録されてしまう追加の電圧降下を付与する。従って、メモリ素子Ｓの究極的な数が存在し、その数を超えると、アドレス指定されたメモリ素子Ｓから状態０又は１を読み出した場合に、電圧測定デバイスＭが記録した電圧が最早確実には区別できなくなる。
【０１０６】
図６ａには、１つのメモリセルのみから成る従来技術による抵抗型メモリ素子を備えたメモリマトリックスに関して、図６ｂには、本発明によるメモリマトリックスに関して、それぞれ状態０の読出し時と状態１の読出し時の間の電圧測定デバイスＭによって記録される電圧Ｖout の電圧差とメモリマトリックスの駆動電圧の比率ΔＶ／Ｖが、メモリマトリックス内のメモリ素子の数ｎに対してグラフに描かれている。如何なる比率ΔＶが技術的に確実な読出しに必要であるか、並びにその要件を辛うじて満足するようにしてメモリマトリックスが如何なる最大数のメモリ素子を備えることができるかは、電圧測定デバイスＭが如何なるコストで実現できるかに依存する。
【０１０７】
この時点の従来技術によるアナログエレクトロニクスにおいて最早大きな挑戦とはならない駆動電圧の１０％の電圧差ΔＶしか要求されない場合でも、従来技術によるメモリマトリックスは、僅か８個のメモリ素子のサイズで、そのような図６ａ及び図６ｂで点線で示した限界に既に達してしまう。それに対して、本発明によるメモリマトリックスでは、１００，０００個のメモリ素子が有る場合でも、電圧差が１０％の閾値の遥かに上に有る。そのため、本発明によるメモリマトリックスは、データ処理に関するサイズにおいて突出して優れている。
【０１０８】
５１２×５１２個のメモリ素子から成るメモリマトリックスに関して、メモリ素子が、典型的には高い電気抵抗の状態で抵抗値１０8 Ωを有し、低い電気抵抗の状態で抵抗値２ｋΩを有する場合、供給電圧の８６．７％の電圧差を実現できる。
【０１０９】
図７は、本発明による論理演算の真理値を決定する方法の実施例を図示している。本発明によるメモリ素子ＰとＱの２つから成る配列構成が使用される。メモリ素子Ｐは、配線のためにアクセス可能な極Ｐ1 とＰ2 を有する。メモリ素子Ｑは極Ｑ1 とＱ2 を有する。各メモリ素子Ｐ及びＱの色付けが、メモリ素子が占める状態を示す。暗い色付けは状態０に対応し、明るい色付けは状態１に対応し、ハッチングを施した明るい色付けは、状態ＯＮに対応する。
【０１１０】
一般化を制限するものではないが、極Ｐ1 及びＰ2 又は極Ｑ1 及びＱ2 の割当ては、極Ｐ1 での電位を極Ｐ2 での電位と比べて高くする書込電圧Ｖ0 がメモリ素子Ｐを状態１から状態０に切り換えるように選択される。同様に、極Ｑ1 での電位を極Ｑ2 での電位と比べて高くする書込電圧Ｖ0 がメモリ素子Ｑを状態１から状態０に切り換える。
【０１１１】
図７ａは、この配列構成を初期化する手法を図示している。メモリ素子ＰとＱの両方は、それらの極Ｐ1 とＱ1 が電位Ｖを印加され、それらの極Ｐ2 とＱ2 が接地電位ＧＮＤを印加されることにより、それぞれ状態０に初期化される。従って、極Ｐ1 とＱ1 での電位は、極Ｐ2 とＱ2 での電位と比べて高くなる。これらの極性での電位差が、メモリセルＰとＱの両方を状態０に切り換える。
【０１１２】
図７ｂは、それに続いて、この配列構成に２つの変数Ｋ及びＬの論理演算の真理値を記憶する手法を図示している。変数Ｋの真理値０は、この例では、電圧レベルとして電位Ｖを割り当てられている。変数Ｌの真理値１は、電圧レベルとして接地電位ＧＮＤを割り当てられている。極Ｐ2 とＱ2 には電位Ｖが加わる。両方の極Ｐ1 とＰ2 に同じ電位が加わるので、メモリ素子Ｐを介して電圧は降下しない。メモリ素子Ｐは状態０のままである。それに対して、書込電圧Ｖが、メモリ素子Ｑを介して極Ｑ2 から極Ｑ1 へ接地に向かって降下する。それにより、メモリ素子Ｑは状態１に切り換わる。演算「Ｋ ＯＲ Ｌ」の真理値１が、ここで得られたメモリ素子ＰとＱの状態０又は１で具現される。
【０１１３】
図７ｃは、それに続いて、この真理値を配列構成から読み出す手法を図示している。極Ｐ1 とＱ1 には、接地電位ＧＮＤに有る極Ｐ2 とＱ2 に対して読出電圧ＶR が印加される。この読出電圧ＶR は、メモリ素子ＰとＱの正の読出帯域内に有る（図１ｃ参照）。これは、状態０に有るメモリ素子Ｐの状態を何ら変えない。それに対して、状態１に有るメモリ素子Ｑは状態ＯＮに切り換わる。メモリ素子Ｑ、従って、並列回路を通して、明瞭に検出可能な読出電流が流れる。この読出電流は、この配列構成に記憶された真理値が１だったことを示す。
【０１１４】
図８は、論理演算「Ｋ ＯＲ Ｌ」の真理値を決定する別の実施例を図示している。図７に図示された実施例との相違は、互いに並んで配置された２つのメモリ素子ＰとＱの代わりに、それらと同じメモリ素子ＰとＱの本発明による積層を使用していることである。図７でも使用している参照符号が、図７に図示された対応部分と同じ作用を奏する部分を示す。
【０１１５】
図８ａには、メモリ素子ＰとＱの両方を初期化する手法が図示されている。そのために、極Ｐ1 とＱ1 に電圧Ｖを印加する。極Ｐ2 とＱ2 は、接地電位ＧＮＤが印加された電気コンタクトＯを介して接続されている。電圧Ｖは、メモリ素子Ｐを介してもメモリ素子Ｑを介しても降下し、詳しくは、極Ｐ1 から極Ｐ2 に向かって、並びに極Ｑ1 から極Ｑ2 に向かって降下する。従って、メモリ素子Ｐにもメモリ素子Ｑにも書込電圧Ｖ0 として作用する。そのため、メモリセルＰとＱの両方が状態０に初期化される。
【０１１６】
図８ｂは、この実施例で演算「Ｋ ＯＲ Ｌ」の真理値を決定する手法を図示している。変数Ｋの真理値１は、この例では、電圧レベルとして接地電位ＧＮＤを割り当てられている。変数Ｌの真理値０は、電圧レベルとして電位Ｖを割り当てられている。電圧Ｖが、メモリ素子Ｐを介して極Ｐ2 から極Ｐ1 に降下し、その結果、このメモリ素子が状態１に切り換わる。メモリ素子Ｑを介して電圧は降下しない。メモリ素子Ｑの状態は変わらず０のままである。演算「Ｋ ＯＲ Ｌ」の真理値１は、ここで得られたメモリ素子ＰとＱの状態１又は０で具現される。
【０１１７】
図８ｃは、この結果を配列構成から読み出す手法を図示している。メモリ素子ＰとＱの両方は、メモリ素子ＰとＱの正の読出帯域内に有る読出電圧ＶR を印加される（図１ｃ参照）。そのために、接地電位ＧＮＤが、メモリ素子ＰとＱを互いに接続しているコンタクトＯに印加される。それにより、極Ｐ2 とＱ2 は接地電位ＧＮＤに有る。それに対して、極Ｐ1 とＱ1 には電位ＶR が加わる。極Ｐ1 から極Ｐ2 への電圧降下ＶR は、状態１に切り換わっているメモリ素子Ｐを状態ＯＮに移行させて、そのオーム抵抗を低くする。このメモリ素子を通って、明瞭に検出可能な読出電流が流れる。この読出電流は、接地に接続された抵抗ＲPDを介して、図示された演算増幅器で検出可能な電圧降下を引き起こす。
【０１１８】
図９は、本発明によるメモリ素子から成る配列構成としてのメモリマトリックスを用いた、本発明による２つの変数ＫとＬの論理演算の真理値を決定する方法の実施例を図示している。このメモリマトリックスは、２つのワード線Ｗｏｒｄ１及びＷｏｒｄ２と、これらのワード線と交差するビット線Ｂｉｔ１及びＢｉｔ２を有する。交差するワード線とビット線は、交点で、本発明による４つのメモリ素子Ｐ、Ｑ、Ｒ及びＳによって互いに接続されている。
【０１１９】
図９ａには、４つのメモリ素子Ｐ、Ｑ、Ｒ及びＳの全てを状態０に初期化する手法が図示されている。４つのメモリ素子の全てに書込電圧Ｖ0 として作用する電圧Ｖが、両方のワード線に印加される一方、両方のビット線は接地電位と接続される。
【０１２０】
図９ｂは、演算「Ｋ ＸＯＲ Ｌ」の真理値をメモリマトリックスに記憶する手法を図示している。変数Ｋの真理値１は、この例では、電圧レベルとして電圧Ｖを割り当てられている。変数Ｌの真理値０は、電圧レベルとして接地電位（ＧＮＤ）を割り当てられている。ここで、ワード線Ｗｏｒｄ１及びビット線Ｂｉｔ２は、Ｋ（Ｖ）の電圧レベルを印加され、そのため、この電圧レベルは、メモリ素子Ｐの極Ｐ1 及びメモリ素子Ｑの極Ｑ2 に加わる。ワード線Ｗｏｒｄ２及びビット線Ｂｉｔ１は、Ｌ（ＧＮＤ）の電圧レベルを印加され、そのため、この電圧レベルは、メモリ素子Ｐの極Ｐ2 及びメモリ素子Ｑの極Ｑ1 に加わる。
【０１２１】
メモリ素子Ｐを介した極Ｐ1 から極Ｐ2 への電圧降下Ｖは、前記の初期化と同様である。従って、この電圧降下は、メモリ素子Ｐに書込電圧Ｖ0 として作用する。そのため、メモリ素子Ｐの状態は変わらず０のままである。それに対して、メモリ素子Ｑには、極Ｑ2 から極Ｑ1 への極性が逆の電圧降下が加わる。この電圧降下は、メモリ素子Ｑに書込電圧Ｖ1 として作用する。これにより、メモリ素子Ｑは状態１に切り換わる。演算「Ｋ ＸＯＲ Ｌ」の真理値１は、ここで得られたメモリ素子ＰとＱの状態０又は１で具現される。
【０１２２】
図９ｃは、この真理値をメモリマトリックスから読み出す手法を図示している。両方のワード線は、メモリ素子Ｐ及びＱの正の読出帯域内に有る読出電圧ＶR を印加される。この読出電圧ＶR は、状態１に有るメモリ素子Ｑを更に状態ＯＮに切り換える。従って、メモリ素子Ｑのオーム抵抗は低くなる。
【０１２３】
両方のビット線から抵抗ＲPDを通って接地に向かって流れる電流が、この抵抗ＲPDで、図示した演算増幅器によって測定される電圧降下を引き起こす。そのような電流のために、状態ＯＮに有るメモリ素子Ｑを通る低いオーム抵抗の経路が存在する。従って、そこには、真理値１を示す明瞭に検出可能な読出電流が流れる。
【０１２４】
この例では、メモリ素子Ｒ及びＳは動作しない。メモリマトリックスに「Ｋ ＸＯＲ Ｌ」の真理値を記憶する際、変数Ｌがメモリ素子Ｒの両方の極に加わり、変数Ｋがメモリ素子Ｓの両方の極に加わる。従って、０への初期化後、メモリ素子Ｒ及びＳには、状態１への切換えに十分な電圧降下が起こらない。しかし、ここで、変数Ｋの代わりに変数Ｌがワード線Ｗｏｒｄ１に加わり、変数Ｌの代わりに変数Ｋがワード線Ｗｏｒｄ２に加わるか、或いはそれに代わって変数Ｌの代わりに変数Ｋがビット線Ｂｉｔ１に加わり、変数Ｋの代わりに変数Ｌがビット線Ｂｉｔ２に加わった場合、メモリ素子Ｐ及びＱは動作を停止し、真理値の記憶は、メモリ素子Ｒ及びＳが引き受ける。このことを利用して、メモリ素子Ｐ又はＱの一方が故障した場合に、残りのメモリ素子ＲとＳを用いて作業を続けることが可能となる。
【０１２５】
図１０は、論理演算「Ｋ ＸＯＲ Ｌ」の真理値を決定するための更に別の実施例を図示している。この実施例は、図８に図示された実施例と同様に、本発明による２つのメモリ素子ＰとＱの積層を配列構成として使用する。
【０１２６】
図１０ａは、メモリ素子ＰとＱの両方を状態０に初期化する手法を図示している。メモリ素子Ｐの極Ｐ2 をメモリ素子Ｑの極Ｑ1 と接続する電気コンタクトＯは、接地電位（ＧＮＤ）を印加される。ここで、極Ｐ1 は電位Ｖを印加され、極Ｑ2 は電位−Ｖを印加される。従って、メモリセルＰにおいてもメモリセルＱにおいても、電位は、極Ｐ2 又はＱ2 から接点Ｐ1 又はＱ1 に至るまでに値Ｖだけ上昇する。これは、メモリ素子ＰとＱの両方に対して、両方のメモリ素子を状態０に初期化する書込電圧Ｖ0 として作用する。
【０１２７】
図１０ｂは、演算「Ｋ ＸＯＲ Ｌ」の真理値を積層体に記憶する手法を図示している。メモリ素子Ｐ1 及びＱ2 は、それぞれ変数Ｋの電圧レベルを印加される。変数Ｋの真理値１は、この例では、電圧レベルとして電圧Ｖを割り当てられている。コンタクトＯは、変数Ｌの電圧レベルを印加される。変数Ｌの真理値０は、この例では、電圧レベルとして接地電位（ＧＮＤ）を割り当てられている。
【０１２８】
初期化の場合と同様に、この電位も極Ｐ2 から極Ｐ1 へ値Ｖだけ上昇する。従って、メモリ素子Ｐには、依然として書込電圧Ｖ0 が作用し、その結果、メモリ素子Ｐは状態０のままである。メモリ素子Ｑを介して、絶対値では同じであるが極性が逆の電圧が降下する。ここで、電位は極Ｑ1 から極Ｑ2 へ値Ｖだけ上昇する。これは、極Ｑ2 から極Ｑ1 への同じ大きさの電圧降下と同じ意味を持ち、従って、メモリ素子Ｑに書込電圧Ｖ1 として作用する。メモリ素子Ｑは状態１に切り換わる。演算「Ｋ ＸＯＲ Ｌ」の真理値１は、ここで得られたメモリ素子ＰとＱの状態０又は１で符号化される。
【０１２９】
図１０ｃは、この真理値を積層体から読み出す手法を図示している。メモリ素子Ｐは、正の読出帯域の領域内に有る値ＶR だけ極Ｐ2 から極Ｐ1 に向かって上昇する電位を印加される。これは、Ｐが状態０に有ることを何ら変えない。メモリ素子Ｑは、極Ｑ2 に−ＶR を印加することによって、値ＶR だけ極Ｑ2 から極Ｑ1 に向かって上昇する電位を印加される。メモリ素子Ｑは、状態１に有るので、更に状態ＯＮに切り換わり、従って、オーム抵抗が低くなる。そのため、メモリ素子Ｑを通って明瞭に検出可能な読出電流が流れ、その読出電流は、抵抗ＲPDで接地に向かって作用する電圧降下によって、演算増幅器で測定できる。この読出電流は、演算の読み出された真理値１を具現している。
【０１３０】
変数Ｋ及びＬの真理値に対する電圧レベルの割当ては、図９及び図１０では図７及び図８と逆になっている。図７及び図８では、真理値０に電位Ｖを割り当て、真理値１に接地電位ＧＮＤを割り当てている。その結果、有利には、正の電圧だけで、従って、正の電圧源だけで動作させれば済むこととなる。
【０１３１】
図１１は、本発明による抵抗型作業メモリ（ＲＲＡＭ）１０の実施例を斜視図で図示している。この作業メモリ１０は、本発明によるワード線とビット線が交差するメモリマトリックス１２を有する。ワード線１４は、ストリップ形状であり、図１１に図示されていない基板上に規則的な相互間隔で形成されている。同様にストリップ形状のビット線１６は、ワード線１４が有る第１の平面から所定の距離を開けた第２の平面上に規則的な相互間隔で形成されている。ワード線１４とビット線１６の間の交点に有るメモリ素子２２において、各ワード線１４は第１の電極１８であり、各ビット線１６は第２の電極２０である。各メモリ素子２２は、その電極１８と２０の間の層２６、２８及び３０から成る積層を有する。
【０１３２】
本発明の一つの実施形態では、第１の電極１８は不活性（例えば、白金）である。第１の電極１８上の第１の層２６は、活性材料（例えば、ゲルマニウムセレニドＧｅＳｅ）の第１の層である。第１の層２６の上の第２の層２８は、電気化学的に活性な電極（例えば、銅）である。第２の層２８の上の第３の層３０は、活性材料の第２の層（例えば、ゲルマニウムセレニドＧｅＳｅから成る別の層）である。第３の層の上の第２の電極２０は、又もや不活性な電極（例えば、白金）である。
【０１３３】
本発明の別の実施形態では、それと異なる順番の積層が規定される。第１の電極１８は、電気化学的に活性な電極（例えば、銅）である。第１の電極１８の上の第１の層２６は、活性材料（例えば、ゲルマニウムセレニド）の第１の層である。第１の層２６の上の第２の層２８は、不活性電極（例えば、白金）である。第２の層２８の上の第３の層３０は、活性材料（例えば、ゲルマニウムセレニド）の第２の層である。第３の層の上の第２の電極２０は、電気化学的に活性な電極（例えば、銅）である。
【０１３４】
両方の実施形態において、この抵抗型メモリ素子２２の積層の等価回路図を図１ｃの右図で図示される通り、少なくとも機能的に同一の２つのメモリセル３４，３６を有する直列接続構成３２と看做すことができる。これら２つの抵抗型メモリセル３４と３６は、直列に接続されているが、電気的には互いに逆並列の方向を向いている。それらは逆直列に接続されている。第１のメモリセル３４は、第１の電極１８、第１の層２６及び第２の層２８を有する。第２のメモリセル３６は、第２の層２８、第３の層３０及び第２の電極２０を有する。各メモリ素子２２は、メモリセル以外に更に別の能動スイッチ素子を含まない受動バイポーラスイッチング抵抗型メモリ素子３８である。
【０１３５】
全く電圧を印加されないか、或いは書込電圧を印加されると、如何なる場合でも、各メモリ素子２２は、電気抵抗が高い状態となる。
【０１３６】
メモリマトリックスは、有利には、ＣＭＯＳ技術とナノエレクトロニクスのハイブリッド方式で実現される。そのために、ナノエレクトロニクス・メモリマトリックスがＣＭＯＳ論理回路に取り付けられる。それが占有面積及びスケーラビリティと関連する場合、ワード線とビット線が交差する受動メモリマトリックスは、ナノエレクトロニクス・メモリを実現する最も効果的な選択肢である。ワード線１４とビット線１６の各交点２４は、最小セルサイズ４Ｆ2 のメモリ素子２２を形成し、ここで、Ｆは最小フィーチャサイズである。メモリセル自体を除いて能動スイッチ素子が無いことが、メモリマトリックスを完全に受動型にしている。
【０１３７】
図１２は、本発明の動機となった受動メモリマトリックスでの寄生電流の問題を図解している。各ワード線１４は、単一の抵抗型メモリ素子２２を介してのみ、各ビット線１６と直に接続されている。しかし、メモリマトリックス内では、これらのワード線とこれらのビット線は、それぞれ少なくとも１つの別のワード線及び／又はビット線と多数の別の抵抗型メモリ素子とを含む様々な寄生電流経路５８，６０によって繋がっている。従来技術によるメモリ素子では、読出電圧ＶR の印加によって実現可能な、アドレス指定されたメモリ素子の状態０と１の間の電圧差は、メモリマトリックスのサイズが大きい程急速に減少するとともに、メモリマトリックスに書き込まれるビットパターンに大きく左右される。最悪の場合のシナリオでは、電圧差は、メモリ素子が８×８個だけの配列構成において、既に供給電圧のちょうど１０％となってしまう。電圧差及びビットパターンへの依存性を低くすると、電圧差の検出に大きな増幅器が必要となり、メモリマトリックスの使用範囲を少数のメモリ素子に限定するとともに、同じくアクセス時間も制限してしまう。読出し時にも書込み時にも生じる寄生電流経路による静的電力損失が別の問題である。
【０１３８】
図１３は、メモリマトリックスのメモリ素子２２に情報を書き込む場合に、アドレス指定されていないメモリ素子の影響を防止する２／３電圧スキームの実施例を図示している。アドレス指定されたメモリ素子を介してのみ、全体の書込電圧Ｖwrが降下する。それ以外の全てのメモリ素子を介した電圧降下は、１／３Ｖwrに制限される。
【０１３９】
図１４は、本発明によるメモリ素子のＩ−Ｖ特性曲線を図示している。この特性曲線は、図１ｃの特性曲線と同様である。しかし、図１ｃとは異なり、理想的なメモリ素子で計算した特性曲線ではなく、ゲルマニウムセレニドから成る実際に実現したメモリ素子で測定した特性曲線である。
【０１４０】
測定の開始時（領域Ｃ１）には、メモリ素子のメモリセルＡが状態Ａ０に有り、メモリセルＢが状態Ｂ１に有る。直列接続構成のために、全抵抗は高い。第１の正の切換閾値Ｖth,1に達して、メモリセルＡが抵抗が低い状態Ａ１に切り換わるまで、ほぼ全体の電圧がメモリセルＡを介して降下する。メモリセルＢは状態Ｂ１のままであり、従って、同様に低い抵抗を有するので、範囲Ｃ２では、メモリ素子の全抵抗は小さい。電圧が第２の正の切換閾値Ｖth,2に達すると、メモリセルＢが、抵抗が高い状態Ｂ０に切り換わる。従って、範囲Ｃ３では、メモリ素子の全抵抗が再び高くなる。ここで、電圧が再びゼロの方向へ減少した場合、メモリセルＡは状態Ａ１のままであり、メモリセルＢは状態Ｂ０のままである（範囲Ｃ４）。そして、電圧が負になった場合も、当初は何ら変わらない（範囲Ｃ５）。第１の負の切換閾値−Ｖth,1に達した場合に、漸くメモリセルＢが状態Ｂ１に切り換わり、メモリセルＢを介して、ほぼ全体の電圧が降下する。メモリセルＡは状態Ａ１のままなので、メモリ素子の全抵抗は低い（範囲Ｃ６）。電圧が更に負になり、第２の負の切換閾値−Ｖth,2に達すると、メモリセルＡが状態Ａ０に切り換わり、メモリ素子の全抵抗は再び高くなる（範囲Ｃ７及び範囲Ｃ８）。
【０１４１】
図１５は、本発明によるメモリマトリックス内の本発明によるメモリ素子に印加できる一連の電圧パルスの例とその電圧パルスによってメモリ素子を通して流れる電流を図示している（ｉ）。また、そのような電圧パルスがメモリマトリックスのアドレス指定されていないメモリ素子に作用する寄生電圧とその寄生電圧によってアドレス指定されていないメモリ素子を通して流れる寄生電流とを図示している（ｉｉ）。図１４において、閾値Ｖth,1は、それぞれメモリ素子の第１のメモリセルＡを切り換えるために最低限必要な電圧の大きさである。従って、閾値Ｖth,1は、読出電圧ＶR に関する最小値である。閾値Ｖth,2は、メモリ素子の第２のメモリセルＢも切り換えるのに必要な電圧の大きさである。全体としてメモリ素子を状態０と１の間で切り換えるためには、それぞれメモリセルＡとＢの両方を切り換えなければならない。図１４では、状態０に切り換えるために、書込電圧Ｖ0 ≧Ｖth,2が必要であり、状態１に切り換えるために、書込電圧Ｖ1 ≦−Ｖth,2が必要である。
【０１４２】
アドレス指定されたメモリ素子の状態０から始めて、メモリ素子は、読み出され（ａ）、状態１に移行し（ｂ）、読み出され（ｃ）、再び状態１を書き込まれ（ｄ）、メモリ素子が状態０に移行し（ｅ）、最後に読み出されている（ｆ）。読み出しの際、メモリ素子がその前に状態１だった場合にのみ、それと関連する読出電流がそれぞれ流れる。アドレス指定されていないメモリ素子を介して降下する電圧は、メモリセルＡ又はＢを切り換えることができるには小さ過ぎる。従って、アドレス指定されていない全てのメモリ素子の状態は変わらない（ｇ）。
【０１４３】
また、本発明は、前述した複数の受動バイポーラスイッチング抵抗型メモリ素子に情報を書き込む方法に関する。その方法では、以下の工程が実行される。
・セルを第１の状態に切り換えるために、そのセルに第１の極性の書込パルスを印加する。
・それに続いて、そのセルに同じ極性、さもなければ逆の極性の書込電圧パルスを印加する。
【０１４４】
この場合、各書込パルスの電圧は、絶対値で、メモリ素子のメモリセルＡとＢの両方を切り換えるのに必要な閾値Ｖth,2を上回る。
【０１４５】
また、本発明は、複数のバイポーラ抵抗スイッチング型メモリ素子、特に、本発明によるバイポーラ抵抗スイッチング型メモリ素子に記憶された情報を読み出す方法に関する。その方法では、以下の工程が実行される。
・メモリ素子を第１の状態に切り換えるための第１の極性の書込パルスをメモリ素子に印加する。
・それに続いて、メモリ素子の１つに読出電圧を印加し、それにより生じる読出電流を測定する。
【０１４６】
この場合、書込パルスの電圧は、絶対値で、メモリ素子のメモリセルＡとＢの両方を切り換えるのに必要な閾値Ｖth,2を上回る。この読出電圧は閾値Ｖth,2よりも小さい、この読出電圧、有利には、閾値Ｖth,1よりも大きい。
【技術分野】
【０００１】
本発明は、メモリ素子、このメモリ素子を使用可能な積層体及びメモリマトリックス、並びにこれらのメモリ素子、積層体及びメモリマトリックスの動作方法及びこのメモリ素子を用いた論理演算の真理値の決定方法に関する。
【背景技術】
【０００２】
例えば、フラッシュメモリなどの荷電ベースのメモリは、小型化の物理的な限界に到達する直前に有る。そのようなメモリは、一方では、それらの複雑さのために、最小フィーチャサイズをＦとした場合に理想的な４Ｆ2 よりも大きい面積を占める。他方では、最小フィーチャサイズＦ自体を制限している。受動抵抗スイッチング型メモリセルに基づくメモリは、４Ｆ2 の面積で実現可能であり、１０ｎｍ未満の最小フィーチャサイズＦを技術的に想定することが可能である。
【０００３】
多数のメモリセルは、通常ワード線及びビット線と呼ばれる母線が交差するメモリマトリックスに組み立てられる。この場合、ワード線とビット線の間には、それぞれ正確に１つのメモリセルが接続され、そのため、ワード線及びビット線の駆動によって、メモリセルを個別にアドレス指定できる。この方式では、真の受動抵抗型メモリセルを使用する場合、ワード線とビット線の間に、アドレス指定されたメモリセルを通る直接の電流経路の他に、別のメモリセル、ワード線及びビット線を通る寄生電流経路も存在することが欠点である。それは大きな電力損失を発生させるとともに、寄生電流経路の形成はメモリマトリックスに保存されたビットパターンに依存するので、記憶の信頼性が損なわれる。
【０００４】
各寄生電流経路を少なくとも１箇所で遮断するために、メモリ素子をメモリセルと、例えば、ダイオードなどの非線形素子とから成る直列接続構成とする提案が知られている。そのような接続構成においては、非線形素子が順方向を予め定めてしまうので、ユニポーラ抵抗型のスイッチングメモリセルしか使用することができないことが欠点である。この寄生電流経路の問題は、単に、ユニポーラスイッチング型メモリセルが切換に高い電圧を必要とするという問題に置き換えられる。その結果生じる高い電流は、又もや大きな電力損失を発生させるとともに、スケーリング特性を悪化させる。従来においても、所要の電流密度に耐えられる十分に小型化されたダイオードは存在しない。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
以上のことから、本発明の課題は、原理的にユニポーラスイッチング型に限定されない、メモリマトリックスで生じる寄生電流経路内で高いオーム抵抗として機能するメモリ素子を提供することである。本発明の更に別の課題は、メモリ素子から成る配列構成を論理演算ゲートとして構成できる方法を提供することである。
【課題を解決するための手段】
【０００６】
これらの課題は、本発明の独立請求項によるメモリ素子、そのようなメモリ素子を備えた積層体、そのようなメモリ素子又はその積層体を備えたメモリマトリックス、別の独立請求項によるメモリ素子、積層体又はメモリマトリックスの動作方法及び更に別の独立請求項による論理演算の真理値を決定する方法によって解決される。更に別の有利な実施形態は、それらを参照する従属請求項からそれぞれ明らかとなる。
【０００７】
本発明の範囲内において、少なくとも第１の安定な状態０及び第２の安定な状態１を有するメモリ素子が開発される。このメモリ素子は、第１の書込電圧Ｖ0 を印加することにより状態０に移行でき、第２の書込電圧Ｖ1 を印加することにより状態１に移行できる。２つの状態０と１は、絶対値で書込電圧Ｖ0 及びＶ1 よりも小さい読出電圧ＶR を印加された場合にメモリ素子が異なる電気抵抗値を示すことによって区別される。
【０００８】
本発明では、メモリ素子は、少なくとも２つのメモリセルＡとＢの直列接続構成を有し、メモリセルＡとＢは、それぞれ電気抵抗が高い方の安定な状態Ａ０又はＢ０と、電気抵抗が低い方の安定な状態Ａ１又はＢ１とを有する。
【０００９】
このような直列接続構成が、メモリ素子に印加された電圧Ｖ0 、Ｖ1 又はＶR を電圧分配器の意味合いで２つのメモリセルＡとＢに分配することが分かった。それにより、２つのメモリセルＡとＢは、それらが異なる状態に有る限り、互いに独立した影響を受けられ。例えば、メモリセルＡが状態Ａ０に有り、メモリセルＢが状態Ｂ１に有る場合、印加される電圧のより大きな部分がメモリセルＡを介して降下する。そして、メモリセルＡは、電圧を印加することによって状態Ａ１に切り換えることができ、それによって、メモリ素子全体に印加される電圧、従って、セルＡとＢの直列接続構成に印加される電圧もセルＢの状態を変えることはない。
【００１０】
このような形の接続構成によって、特に多数のメモリ素子から成るマトリックス内において、他のメモリ素子の状態は変えずに、単一のメモリ素子を目的通り呼び出せることが分かった。そのようなマトリックスでは、通常個々のメモリ素子に関して別個の電流回路を配備することは実用的ではない。その代わりに、各メモリ素子は、一般的に（通常ワード線と呼ばれる）第１の母線と（通常ビット線と呼ばれる）第２の母線の間に接続され、それらの母線には、それぞれ多数の更に別のメモリ素子が接続されている。この場合、所与のワード線と所与のビット線は、１つのメモリ素子を介してのみ互いに直接接続され、その結果、それらのワード線とビット線の間に電圧を印加することにより、その１つのメモリ素子を個別に呼び出せる。しかし、電流は、そのような電圧が間に印加されたワード線とビット線の間の別のメモリ素子、従って、別のワード線及びビット線を介した寄生迂回路にも流れる可能性が有る。そのため、そのような別のメモリ素子にも電圧が印加されることが欠点となる。本発明で規定されるメモリセルＡとＢから成る電圧分配器は、有利には、そのようなマトリックス内において、メモリ素子の切換に少なくとも必要な電圧と、意図しない形で上記の寄生経路上の別のメモリ素子を切り換えてしまう下限電圧との間の安全マージンを大きくするという作用を奏する。
【００１１】
更に、本発明によるメモリ素子は、メモリセルＡ及びＢの少なくとも一方が状態Ａ０又はＢ０に有る場合は常にオーム抵抗が高いことが分かった。従って、直列接続構成で実現可能な４つの組合せの状態の中の３つ（Ａ０とＢ１、Ａ１とＢ０、Ａ０とＢ０）において、メモリ素子の全抵抗が高い。即ち、メモリ素子において、１ビットの情報の記憶に使用できるとともに、それぞれ全抵抗が高い区別可能な状態が存在する。従って、メモリ素子は、そこにちょうど０又は１が記憶されているかに関係無く、寄生電流経路内で高いオーム抵抗として機能できる。この場合、メモリセルは、それぞれバイポーラスイッチング方式でも構成できる。従来技術で周知のメモリセルと非線形素子から成る直列接続構成に伴うユニポーラスイッチング型メモリセルに対する原理的な制約が無くなる。
【００１２】
本発明の特に有利な実施形態では、メモリセルＡとＢは、メモリ素子の状態０が状態Ａ１とＢ０の組合せで符号化され、メモリ素子の状態１が状態Ａ０とＢ１の組合せで符号化されるように接続される。これは、メモリ素子が両方の状態で全抵抗が高いという作用効果を奏する。即ち、メモリ素子が休止状態に有る場合、読出しに必要な読出電圧ＶR よりも低い電圧がメモリ素子を介して降下し、従って、この電圧は非常に小さい漏れ電流しか生じさせない。これにより、特に多数のメモリ素子から成るメモリマトリックスにおいて、寄生電流経路を通る望ましくない漏れ電流が阻止される。
【００１３】
本発明の別の特に有利な実施形態では、メモリセルＡとＢ及び読出電圧ＶR の大きさは、読出電圧ＶR が状態Ａ１を設定し、メモリセルＢの状態を変化させないように規定される。
【００１４】
この実施形態では、メモリ素子が状態０に有る場合、メモリセルＡが既に状態Ａ１に有るため、そのような読出電圧ＶR はメモリセルの状態を変えない。それにより、電気抵抗も変わらない。電気抵抗は、状態Ｂ０に有るメモリセルＢによって支配されており、従って、高いままである。
【００１５】
それに対して、メモリ素子が状態１に有る場合、メモリセルＡは、読出電圧ＶR によって状態Ａ０から状態Ａ１に、従って、より小さい電気抵抗の状態に切り換えられる。メモリセルＢが状態Ｂ１に有り、従って、同様により小さな電気抵抗の状態に有るので、メモリ素子の全抵抗が低くなる。メモリセルの状態Ａ１とＢ１の組合せは、メモリ素子の状態ＯＮである。このようにして、読出電圧ＶR を印加した場合に、メモリ素子の状態０と１を互いに区別できる。状態１の読出しは破壊的であり、即ち、メモリ素子は、読出し後、読出し前に占めていた状態に再び自然には戻らない。書込電圧Ｖ1 を印加することにより、メモリ素子を状態１に再び戻すことができる。
【００１６】
メモリセルＡとＢは、状態Ａ０とＢ０の組合せとすることもできる。これは、一般的にメモリ素子の１回目の使用前にのみ生じる。書込電圧Ｖ0 又はＶ1 の印加によって、メモリ素子は、この状態から、記憶用に規定された状態０又は１の一方に初期化できる。特に、１回目の使用前に、このようにして、メモリマトリックス内の全てのメモリ素子を初期化できる。
【００１７】
このような多数のメモリ素子から成るマトリックス内のメモリ素子の構成において、読出電圧ＶR を印加されたワード線とビット線の間の寄生電流経路を通る電流が有利に最小にされることが分かった。直接呼び出されたメモリ素子のメモリセルＡでのみ、読出電圧ＶR の中の高い割合が降下し、それは、場合によっては、このメモリセルを状態Ａ０から状態Ａ１に切り換えるのに十分である。それに対して、複数の別のメモリ素子を通る望ましくない各寄生経路に沿った個々のメモリ素子を介しては、それぞれ読出電圧ＶR の一部しか降下せず、それは、各メモリセルＡを状態Ａ１に切り換えるには十分でない。従って、ワード線とビット線の間に直に接続されたメモリ素子が状態１に有る限り、読出電圧ＶR の印加により、その読出電圧ＶR が間に印加されたワード線とビット線の間での抵抗が低い唯一つの経路しか開かない。寄生経路上の全ての他のメモリ素子の電気抵抗は、如何なる場合でも高いままである。
【００１８】
有利には、書込電圧Ｖ0 とＶ1 の符号は異なる。これは、特に、本発明によるメモリセルＡとＢが逆直列に接続された別の特に有利な実施形態で実現できる。このような符号が異なる書込電圧Ｖ0 とＶ1 によって、書込電圧Ｖ0 とＶ1 の間の絶対値で大きな間隔を設けて、それらのメモリ素子に対する作用を技術的な公差も考慮しつつ確実に互いに区別できるようにする必要がなくなる。特に、書込電圧Ｖ0 とＶ1 は、符号が逆で大きさを等しくすることができる。そして、書込電圧Ｖ0 とＶ1 の間には、それらの絶対値の２倍の間隔があり、その結果、有利には、その絶対値を小さく設定できる。
【００１９】
メモリセルＡとＢが逆直列に接続されている場合、書込電圧Ｖ0 又はＶ1 の印加は、メモリセルＡとＢがそれぞれ同時又はほぼ同時に逆の状態に、即ち、Ａ０及びＢ１に、或いはＡ１及びＢ０に切り換わるように作用する。これらは、メモリ素子の２つの安定な状態１及び０である。
【００２０】
従って、本発明は、全般的に受動抵抗型メモリ素子として構成された抵抗型メモリ素子に関する。このメモリ素子は、少なくとも機能的に同一の２つの抵抗型メモリセルＡとＢを有し、これらのメモリセルＡとＢは、電流経路内で直列に接続され、この電流経路内で互いに逆並列の方向を向いている。この場合、メモリセルＡとＢは逆直列に接続されている。受動とは、メモリ素子がメモリセルＡとＢ内の活性材料を除いて、別の能動スイッチ素子を含まないことを意味する。特に、メモリセルＡとＢを通る電流経路が受動メモリ素子を形成できる。
【００２１】
書込電圧Ｖ0 とＶ1 の異なる符号は、特に、メモリ素子がバイポーラスイッチング型メモリ素子として構成される場合に実現される。これは、例えば、メモリセルＡとＢを線形のバイポーラ抵抗スイッチング型材料から形成することによって実現できる。そのような材料は、例えば、二酸化ケイ素、メチルシルセスキオキサン、メチル化−水素化シルセスキオキサン、酸化タングステン（特に、酸化タングステン（ＶＩ）ＷＯ3 ）、ゲルマニウムセレニド、二酸化チタン又はチタン酸ストロンチウムである。即ち、有利には、メモリセルＡ及びＢの少なくとも一方が、この群の中の少なくとも１つの材料を電気抵抗が可変の活性材料として有する。
【００２２】
抵抗型メモリセルに印加される電圧が小さくなる程、この電圧によってメモリセルを通して流れる電流が小さくなるとともに、動作時に消費される電力が少なくなる。より小さいエネルギー消費は、同時にメモリ素子のより小さな熱負荷、従って、寿命の改善に繋がる。また、切換プロセス毎にメモリセルが受ける小さな不可逆的な損傷も、書込電圧の絶対値での大きさに強く左右される。より小さな書込電圧では、メモリセルは、明らかにより多数の切換プロセスに耐えられる。電池によって１０Ｖまでの高い書込電圧で電荷を加える従来技術によるフラッシュメモリでは、書込みによる損傷が技術的な制限因子となる。メモリセルの漸進的な損失は、制御に使用される制御装置がこの損失を管理する機能を必要とする範囲内では正常なことである。
【００２３】
ここで、例えば、メモリ素子がバイポーラスイッチング型メモリ素子として構成される場合、ユニポーラスイッチング型メモリ素子よりも絶対値で小さい書込電圧しか必要としない。従って、より小さな電流がメモリ素子を通して流れる。そのため、電力損失がより小さくなるとともに、メモリ素子の大きさをより良好に規定できる。
【００２４】
メモリセルＡとＢは、有利には、状態Ａ０とＢ０又は状態Ａ１とＢ１において、それぞれ公称値で同一の抵抗値を有する。この場合、読出電圧ＶR 未満の電圧しかメモリ素子に印加されない限り、２つの状態０と１でのメモリ素子の全抵抗は正確に同じである。この公称値の抵抗値からのずれは、メモリ素子の故障の兆候を早期に検知するための診断に使用できる。そして、例えば、フラッシュメモリで一般的な通り、予備メモリ素子に情報を移動させて、不具合を起こす前のメモリ素子を故障品として除外できる。
【００２５】
有利には、メモリセルＡ及びＢの大きさは、状態Ａ０から状態Ａ１への、或いは状態Ｂ０から状態Ｂ１への移行時にメモリセルＡ及びＢの少なくとも一方の電気抵抗が１０〜１０8 倍、有利には、１０2 〜１０6 倍、特に有利には、１０3 〜１０5 倍変化するように設計される。メモリセルの抵抗の変化が大きい程、読出電圧ＶR を印加した場合にメモリ素子の状態０と１の間で現れる抵抗での信号差が大きくなる。
【００２６】
本発明の特に有利な実施形態では、メモリ素子は、金属性、半導電性又は導電性酸化物の第１の電極と、電気抵抗が可変の活性材料の第１の層と、金属性、半導電性又は導電性酸化物の第２の電極と、電気抵抗が可変の活性材料の別の層と、金属性、半導電性又は導電性酸化物の第３の電極とから成る積層体として構成される。この場合、活性材料の第１の層がメモリセルＡを形成し、活性材料の第２の層がメモリセルＢを形成する。メモリセルＡとＢの活性材料は、同じものとするか、或いは異なるものとすることもできる。例えば、電極をそれぞれ白金から構成し、活性材料をそれぞれＴｉＯ2 から構成することもできる。そのような積層体としての実現形態は、抵抗型メモリの既存の大量生産プロセスに特に良好に統合できる。基本的には、例えば、固体電解質などの如何なるバイポーラスイッチング型材料システムも使用できる。この実施形態の作用は、電極と活性材料層とを積層体として重ねた配列構成とは関連しない。メモリ素子が、２つのメモリセルの配列構成を外界と接続する２つの電極を有し、これら２つの電極の間に別の電極が配置されていれば十分である。
【００２７】
本発明の有利な実施形態では、少なくとも第２の電極の金属が第１の電極及び／又は第３の電極と異なる。特に、少なくとも第２の電極の金属が第１及び第３の電極の金属よりも大きな貴金属性又は卑金属性を持つことができる。例えば、第１及び第３の電極を銅から構成し、第２の電極を白金から構成できる。ここで、電極の貴金属性の相違は、書込電圧の極性を決定する。第１の金属電極から第２の金属電極への経路上には、第２の電極から第３の電極への経路上とは異なる方向に貴金属性の勾配が延びる。従って、メモリセルＡとＢは逆直列に接続される。積層体内の第２の電極には、任意選択でバイアス電圧を印加できる。そのようなバイアス電圧によって、１つ又は２つのメモリセルの活性材料が原点に対して対称でない電流−電圧特性曲線を有する場合に、メモリ素子の電流−電圧特性曲線を対称にすることができる。
【００２８】
有利には、電極の少なくとも１つが、Ａｕ、Ｃｕ、Ａｇ、Ｐｔ、Ｗ、Ｔｉ、Ａｌ、Ｎｉ、ＴｉＮ、Ｐｄ、Ｉｒ、Ｏｓ、ＩｒＯ2 、ＲｕＯ2 、ＳｒＲｕＯ3 、多結晶シリコンから成る群の中の一つの材料を有する。
【００２９】
１つ又は複数の電極は、導電性の酸化物から構成することもできる。これは、例えば、当初から導電性の金属酸化物とするか、さもなければ当初は絶縁性で、その後ドーピングによって導電性とした酸化物とすることもできる。この場合、導電性酸化物から成る電極は、例えば、活性材料が同じ材料クラスに属する場合に有利である。そして、電極と活性材料を製造するために同様の技法、それどころか同じ技法を使用できる。理想的には、その結果、電極と活性材料をそのままの状態で真空を壊すことなく基板上で順番に積層できる。例えば、異なる蒸着パラメータを使用するだけで、同一の出発材料から電極と活性材料を製造できる。
【００３０】
本発明の更に別の有利な実施形態では、メモリセルＡ及びＢの少なくとも一方が、２つの電極から構成され、それらの電極の共通の境界面には、活性材料として、電荷キャリア濃度が変化する区域が形成される。この区域は、例えば、空乏領域とするか、或いはショットキー障壁とすることもできる。例えば、一方の電極の材料をドーピングされた三元金属酸化物とし、他方の電極の材料を金属とすることができる。ドーピングされた三元金属酸化物の例は、ニオブをドーピングしたＳｒＴｉＯ3 である。白金から成る電極との共通の境界面に、活性材料として作用する区域が形成される。
【００３１】
このような本発明の構成は、メモリセルが依然として２層だけから構成されるという利点を有する。正に、エピタキシャル層システムの製造は、格子不整合のために、個々の層の数が増えるにつれて急激に難しくなる。
【００３２】
本発明の更に別の有利な構成では、別の抵抗Ｒが、メモリセルＡ及びＢと直列接続されるか、或いはメモリセルＡ及びＢの少なくとも一方に挿入される。この場合、正及び負の切換閾値の絶対値が異なるメモリセルＡ及び／又はＢを使用することもできる。この抵抗Ｒが、切換閾値の絶対値を互いに等しくする。この抵抗Ｒは、両方のメモリセルＡ及びＢがそれぞれ小さい電気抵抗の状態に有る、即ち、状態Ａ１とＢ１の組合せが存在する状態でのみ作用する。この抵抗Ｒの大きさは、有利には、そのような状態の組合せにおいて、それぞれ両方のメモリセルＡとＢを介した電圧降下が同じになるように設計される。メモリセルＡ又はＢの一方への抵抗の挿入は、別個の抵抗のための空間を節約するとともに、技術的に特に簡単に実現可能である。メモリ素子が、例えば、一連の薄い層の析出によって製造される場合、そのような一連の層に抵抗層として１つの別の材料だけを挿入すればよい。
【００３３】
メモリセルの一方が、絶対値で非常に大きく異なる正及び負の切換閾値を有し、その少なくとも一部が抵抗Ｒによって補償されない場合、状態Ａ０とＢ１の組合せ（メモリ素子の状態１）から出発して、最低限必要な読出電圧ＶR が既にメモリセルＢを状態Ｂ０に切り換えてしまう場合、従って、同時に書込電圧Ｖ0 としても作用してしまう場合が起こり得る。この場合、メモリ素子は、本発明で状態１の存在に関する信号として規定された状態Ａ１とＢ１の組合せ（メモリ素子の状態ＯＮ）に達しない。
【００３４】
メモリ素子がメモリマトリックスの一部である場合、抵抗Ｒは、特に、メモリ素子自体の外に配置することもできる。抵抗Ｒは、例えば、メモリマトリックスのワード線及び／又はビット線を制御する導線の中の１つ内に有る。この場合、メモリマトリックス全体に関して、唯一つの抵抗Ｒで十分である。複数のメモリ素子を同時に呼び出す場合、そのためには、有利には、メモリマトリックスの行又は列ごとに１つの抵抗を配備できる。抵抗として、例えば、メモリマトリックスの制御に使用されるトランジスタのドレイン−ソース抵抗又はコレクタ−エミッタ抵抗を使用できる。
【００３５】
有利には、メモリセルの少なくとも１つが、イオン伝導性材料、ここでは、特に、ＧｅＳｅ、ＴｉＯ2 、ＷＯ3 又はＭＳＱ（メチルシルセスキオキサン）を有する。本発明者は、実験で、これらの材料によって、理論的に期待される切換挙動と実験的に観察される切換挙動の間の一致を実現することができた。
【００３６】
一般的に、活性材料は、有利には、Ｇｅx Ｓｅ1-X 、ＴｉＯx 、ＳｉＯx （特に、ＳｉＯ2 ）、ＣｕＯx 、ＺｎＯx 、ＺｒＯx 、ＮｉＯx 、ＨｆＯx 、ＷＯx （特に、酸化タングステン（ＶＩ）ＷＯ3 ）、Ｓｉ3 Ｎ4 、ＳｒＺｒＯ3 ：Ｃｒ、Ｂａ1-x Ｓｒx ＴｉＯ3 （特に、ＳｒＴｉＯ3 ）、ＭＳＱ（メチルシルセスキオキサン又はメチル化−水素化シルセスキオキサン）、ＨＳＱ（水素シルセスキオキサン）、Ｃｕ：ＴＣＮＱ（銅：テトラシアノキノジメタン）、（Ｐｒ，Ｃａ）ＭｎＯ3 、（Ｌａ，Ｃａ）ＭｎＯ3 、Ｃｕ2 Ｓ、Ａｇ2 Ｓ、（Ｚｎ，Ｃｄ）Ｓ、Ａｌ2 Ｏ3 、ＦｅＯ、ＣｏＯ、ＭｎＯ2 、Ｉｎ2 Ｏ3 、Ｔａ2 Ｏ5 、Ｎｂ2 Ｏ5 及びＶＯ2 から成る群の中の少なくとも１つの材料を含むことができる。
【００３７】
活性材料は、通常絶縁性である誘電体材料とすることができる。十分に高い電圧の印加により、材料内に少なくとも１つの内部経路を形成することができ、それに沿って、材料が導電性となる。この経路は、例えば、欠陥、金属マイグレーション及びそれ以外の効果など、様々なメカニズムによって形成できる。導電経路が一旦形成された場合、それを遮断することによって、活性材料の電気抵抗を増加でき、再度形成することによって、電気抵抗を減少できる。抵抗値は、印加する電圧によって、或いは隣接する境界面の変化によって調整できる。
【００３８】
本発明は、少なくとも２つのメモリ素子Ｐ及びＱから成る積層体にも関する。この積層体では、メモリ素子Ｐの一方の極が、外部配線のためにアクセスする電気コンタクトＯを介してメモリ素子Ｑの一方の極と接続される。そのような積層体の集積度は高い。この積層体内に含まれる本発明によるメモリ素子がそれぞれ基本的に高いオーム抵抗を示すことにより、この積層体は技術的に実用可能なものとなっている。メモリ素子が読出電圧ＶR の印加によって状態１から状態ＯＮに移行した場合、その場合にのみ、オーム抵抗が小さくなる。それによって、有利には、寄生電流経路も、相応の加熱による高い静的電力損失も避けられる。
【００３９】
ここで、コンタクトＯが外部配線のためにアクセスできることによって、２つのメモリ素子ＰとＱに、互いに独立して同じ極性又は異なる極性の電圧を印加できる。例えば、コンタクトＯが接地電位（ＧＮＤ）に有る場合、メモリ素子Ｐの他方の極を正又は負の電位にすることができる。従って、メモリ素子Ｐによって、このメモリ素子に書込電圧Ｖ0 として作用する電圧降下、さもなければ書込電圧Ｖ1 として作用する電圧降下を調節できる。それぞれ絶対的な電位レベルではなく、メモリ素子Ｐの両極間の電位差が重要である。同じことが、メモリ素子Ｑにも当てはまる。
【００４０】
しかし、メモリ素子は、積層体内に有る直列接続構成においても、共通に書込電圧又は読出電圧を印加できる。
【００４１】
本発明によるメモリ素子の個々の特徴の考察時に既に上述した通り、本発明による措置の利点は、特に、多数のメモリ素子から成るメモリマトリックス又はメモリ素子の積層体で得られる。従って、本発明の有利な実施形態では、メモリ素子は、抵抗型作業メモリ（ＲＲＡＭ）のメモリマトリックスへの使用に適合している。従って、本発明は、ＲＲＡＭのメモリマトリックスでのメモリ素子の使用にも関する。
【００４２】
本発明の範囲内において、導電路として形成された多数のワード線と、それらと交差する多数のビット線とを有するメモリマトリックスが開発された。ワード線及び／又はビット線は、特に、互いに平行に延びることができる。本発明の有利な実施形態では、各ワード線と各ビット線が、高々１箇所で交差する。特に、ワード線を第１の平面上に配置し、ビット線を第２の平面上に配置できる。本メモリマトリックスの同形式のメモリマトリックスとの相違点は、本発明によるメモリ素子又はそれらの積層体がワード線とビット線の交差位置に配置されていることである。この場合、有利には、ワード線とビット線は、各交差位置において、それぞれ高々１個のメモリ素子又は積層体と導電接続される。特に有利には、各交差位置において、ワード線とビット線の間に高々１個のメモリ素子又は積層体が接続される。有利には、ワード線及び／又はビット線は、同時にメモリ素子又は積層体の電極として機能できる。メモリマトリックス内のフィーチャサイズＦは、有利には、１０ｎｍ以下である。
【００４３】
有利には、逆直列に接続された２つのメモリセルから成る電圧分配器としての本発明によるメモリ素子の構成が、同形式のメモリマトリックスの大きな欠点を解消することが分かった。従来技術では、メモリ素子の読出し及び書込みの際に、選択されたワード線及びビット線を介して実際にアドレス指定されたメモリ素子を通してのみならず、複数の別のメモリ素子、ワード線及びビット線から成る寄生電流経路を通っても電流が流れていた。これらの寄生漏れ電流は、各メモリ素子が基本的に高い電気抵抗を有する状態に有ることによって最小化されるが、但し、この個別のメモリ素子にちょうど読出電圧ＶR が印加される場合は除外される。従来技術では、寄生電流経路を通る漏れ電流は、同形式のメモリマトリックスの大きさに関する制限因子だった。
【００４４】
アドレス指定されていないメモリ素子のオーム抵抗は基本的に高いので、同形式のメモリマトリックスとは対照的に、本発明によるメモリマトリックスの電気特性は、もはや書き込まれるビットパターンに依存しない。従来技術では、このビットパターンに依存することは、同形式のメモリマトリックスの読出しを悪化させ、多くの場合に正しい読出しを不可能にしている。
【００４５】
メモリマトリックスは、ハイブリッドＣＭＯＳ技術の枠内で使用できる。メモリマトリックスは、原理的には３次元に構成することもでき、そのため、メモリマトリックス内に本発明によるメモリ素子が重ねて積層される。
【００４６】
本発明によるメモリマトリックスのＣＭＯＳ集積構成に関して、このメモリマトリックス内に含まれるメモリ素子の抵抗が、もはやマトリックス内に記憶されたビットパターンに依存しないことが利点である。この場合、メモリマトリックスを制御するために使用されるＣＭＯＳエレクトロニクスは、もはやメモリマトリックスの全抵抗が広い範囲で変化できるように設計する必要はない。
【００４７】
本発明によるメモリ素子は、メモリマトリックスがメモリ素子の積層を有する本発明の構成において特に有利に作用する。それにより、最終的に３次元のメモリマトリックスを実現できる。ここで、このメモリマトリックスの内部にトランジスタが無いという特に有利な作用を奏する。トランジスタは、大きなスペースを必要とし、高い電力損失を発生させる。トランジスタベースのメモリ素子から成る、例えば、立方体形状の配置構成の大きさは、立方体の中心からの不十分な排熱のために、速く限度に達する。本発明によるメモリ素子によって、この限度が明らかに拡大される。
【００４８】
メモリマトリックスは、特に、ＤＲＡＭの高い集積度及びアクセス速度をフラッシュメモリの不揮発性と関連付けた抵抗型作業メモリ（ＲＲＡＭ）で使用できる。従って、本発明は、本発明による少なくとも１つのメモリマトリックスを有する抵抗型作業メモリ（ＲＲＡＭ）にも関する。ここで、メモリマトリックスは、特に、受動メモリ素子のみを有する１つの受動メモリマトリックスとすることができる。そして、メモリマトリックスの内部において、ワード線及びビット線を通る電流と独立して制御できる能動スイッチ素子を完全に無くすことができる。ＲＲＡＭは、メモリマトリックス自体の他に、例えば、ＣＭＯＳ技術で実現できるメモリ素子用の外部電子回路も有する。この場合、例えば、ワード線を選択的に制御するための１つのデコーダ及びビット線を選択的に制御するための別のデコーダを配備できる。
【００４９】
本発明の範囲内において、本発明によるメモリ素子、本発明による積層体又は本発明によるメモリマトリックスの動作方法を開発した。この方法は、少なくとも１つのメモリ素子に読出電圧ＶR を印加し、その読出電圧ＶR が、絶対値でメモリ素子のメモリセルＡ又はＢの一方を状態Ａ０又はＢ０から状態Ａ１又はＢ１に切り換えるために必要な第１の閾値よりも大きく、この読出電圧ＶR が、絶対値でメモリ素子の他方のメモリセルＡ又はＢを状態Ａ１又はＢ１から状態Ａ０又はＢ０に切り換えるために必要な第２の閾値よりも小さいことを特徴とする。
【００５０】
それに代わって、或いはそれと組み合わせて、本発明の範囲内において開発された、本発明によるメモリ素子、本発明による積層体又は本発明によるメモリマトリックスの別の動作方法を使用できる。その方法は、メモリ素子への読出電圧ＶR の印加によって読み出された情報が、それに続いて、そのメモリ素子に新たに記憶されることを特徴とする。読出電圧ＶR の印加がメモリ素子の全抵抗の変化を引き起こす限り、メモリ素子は、読出電圧ＶR の印加前に占めていた状態に自然には戻らない。その限りにおいて、読出しは破壊的である。これは、特に、メモリ素子の状態０が状態Ａ１とＢ０の組合せで符号化され、メモリ素子の状態１が状態Ａ０とＢ１の組合せで符号化されるメモリ素子の実施形態に当てはまる。状態１の読出し後には、メモリ素子の２つの所定の状態０と１の何れにも対応しない組合せＡ１とＢ１が出現する。それに続くメモリセルＡを状態Ａ０に戻すための書込電圧Ｖ1 の印加によって、再び状態１に設定する。
【００５１】
それに代わって、或いはそれと組み合わせて、本発明は、メモリ素子、積層体又はメモリマトリックスの更に別の動作方法にも関する。この方法の過程において、書込電圧Ｖ0 及び／又はＶ1 を印加した場合のメモリ素子、積層体又はメモリマトリックスを通して流れる電流の時間推移が評価される。
【００５２】
この方法は、メモリ素子の状態０が状態Ａ１とＢ０の組合せで符号化され、メモリ素子の状態１が状態Ａ０とＢ１の組合せで符号化された実施形態にメモリ素子が有る場合に特別な利点を提供する。
【００５３】
その場合、相応の書込電圧の印加による状態０から状態１への、或いはその逆へのメモリ素子の切換えは、基本的に複数のステップで進行することが分かった。メモリ素子の状態０でも状態１でも、常にメモリセルの一方が状態Ａ０又はＢ０に有り、他方のメモリセルが状態Ａ１又はＢ１に有る。２つのメモリセルの直列接続構成としてのメモリ素子に対して、その時点以外の状態にメモリ素子を切り換えるのに適した書込電圧が印加された場合、この書込電圧は、先ずは主として電気抵抗が高い方のメモリセル、即ち、状態Ａ０又はＢ０に有るメモリセルを介して降下する。その結果、このメモリセルは、状態Ａ１又はＢ１に切り換わる。即ち、ここで、２つのメモリセルが状態Ａ１又はＢ１に有る場合、メモリ素子は状態ＯＮに有る。しかし、この状態に有る時間は短い。ここで、書込電圧は、２つのメモリセルＡ及びＢを介して同じだけ降下する。ここで、書込電圧の印加前に既に状態Ａ１又はＢ１に有ったメモリセルを介しては、書込プロセスの開始時よりも高い電圧が降下する。従って、このメモリセルは、そこを介して降下する書込電圧の割合によって、状態Ａ０又はＢ０に切り換わる。最終的に、２つのメモリセルが、それぞれ状態を切り換えて、メモリ素子は、全体として、２つの状態０（状態Ａ１とＢ０の組合せ）又は１（状態Ａ０とＢ１の組合せ）の一方に有る。
【００５４】
第１のメモリセルの切換と第２のメモリセルの切換の間の短い時間間隔の間、メモリ素子は状態ＯＮ、即ち、全体として電気抵抗が低い方の状態に有る。これは、この時間間隔の間に書込電圧がメモリセルを通して大きな電流パルスを流すことから識別可能である。本発明者は、メモリ素子、積層体又はメモリマトリックスの動作時の電流の時間推移の評価、即ち、このパルスの評価が多くの用途で使用できることを発見した。
【００５５】
本発明の特に有利な実施形態では、メモリ素子、積層体又はメモリマトリックスを通して流れる電流における短いパルスの発生を切換プロセスが成功したことの確認として評価できる。理論的には、そのためには、１ｐｓ未満のパルス持続期間で十分である。実際には、メモリセルの活性材料としてのＴｉＯ2 に関しては１０ｎｓ以下のパルス持続期間が実証され、ＷＯ3 に関しては５ｎｓ以下のパルス持続期間が実証された。本発明者が試験した全ての活性材料に関して、切換プロセスの際に１０ｎｓ以下のパルス持続期間が示されている。
【００５６】
パルスの発生及びその後の減衰により、２つのメモリセルの状態の変化が確認される。パルスは、第１のメモリセルが正常に状態Ａ１又はＢ１に切り換えられ、メモリ素子が全体として状態ＯＮに移行した場合にのみ発生する。このパルスは、その後第２のメモリセルが状態Ａ０又はＢ０に切り換わり、従って、メモリ素子が全体として再び電気抵抗が高い方の状態を占めた場合にのみ再び減衰する。その時点以外の状態にメモリ素子をそれぞれ切り換えるのに適した書込電圧によって、より高い電流がメモリ素子を通して流れないか、或いはパルスが再び減衰しない場合、そのメモリ素子は故障している。
【００５７】
それに代わって、或いはそれと組み合わせて、パルスの発生を書込電圧の印加前に有ったメモリ素子の状態に関する情報として評価できる。例えば、書込電圧Ｖ1 が印加された場合に、この書込電圧の印加前にメモリ素子が状態０に有った時にのみパルスが発生する。それに対して、状態１に有った場合、メモリセルＢが状態Ｂ１に有り、従って、オーム抵抗が低いので、書込電圧Ｖ1 は、主として状態Ａ０に有るメモリセルＡを介して降下する。しかし、ここで、書込電圧Ｖ1 は、メモリセルＡを状態Ａ１に切り換えるのに正しい極性を持っていない。両方のメモリセルＡ及びＢは、従って、メモリ素子全体も、その状態を変えず、その結果、パルスは発生しない。
【００５８】
このようにして、書込電圧Ｖ0 及びＶ1 での書込みと同時に、既にメモリ素子に存在する情報を読み出すこともできる。有利には、読出電圧ＶR のための別個の電圧源は必要ない。最も単純な場合、そのような動作のために、更に接地電位（ＧＮＤ）と、それとは異なる単一の電圧源の電位Ｖとのみが必要である。これら２つの電位をメモリ素子の２つの極に印加する極性は、メモリ素子に書込電圧Ｖ0 を印加するのか、或いは書込電圧Ｖ1 を印加するのかを決定する。
【００５９】
本発明の更に別の有利な実施形態では、メモリ素子、積層体又はメモリマトリックスを通して流れる電流の時間推移の変化が、書込サイクルを繰り返した場合のメモリ素子の劣化の開始に関する指標として評価される。この場合、特に、非常に多数のメモリ素子から成るメモリマトリックスでは、そのようなメモリ素子又はそのようなメモリ素子が存在するメモリマトリックス内の限定された区域を故障部分としてマークして、更なるアクセスを禁止できる。
【００６０】
メモリマトリックスが有するメモリ素子が多い程、並びにそのようなメモリ素子が小さい程、もっぱら既に製造プロセスでのばらつきのために、所定の回数の書込サイクル後にメモリ素子の１個又は複数個が動作しないという確率が大きくなる。即ち、メモリセルの層内で統計的に発生する欠陥の影響は、その層が１０，０００個の原子から構成される場合よりも１００個の原子のみから構成される場合の方が明らかに大きくなる。
【００６１】
本発明の有利な実施形態では、書込電圧Ｖ0 、書込電圧Ｖ1 及び読出電圧ＶR の中の一つ以上が、それぞれ部分的にワード線及びビット線を介して印加される。この場合、特に、ワード線とビット線を介して、それぞれ電圧の半分を印加できる。そのような電圧スキーム（１／２スキーム）は、有利には、ワード線及びビット線の選択によってアドレス指定されたメモリ素子と異なるメモリ素子に印加される電圧を減少させる。本発明の更に別の有利な実施形態が同じ作用を奏する。その実施形態では、１つのメモリ素子に書込電圧Ｖ0 、書込電圧Ｖ1 及び読出電圧ＶR の中の一つ以上を印加する場合に、少なくとも１つの別のメモリ素子に異なる符号の電圧が印加される。この場合、特に、アドレス指定されていない全てのワード線に、アドレス指定されたメモリ素子に印加される電圧の２／３倍の大きさの逆電圧を印加できるとともに、アドレス指定されていない全てのビット線に、アドレス指定されたメモリ素子に印加される電圧の１／３倍の大きさの逆電圧を印加できる。この電圧スキーム（２／３スキーム）の範囲内で印加される異なる符号の逆電圧は、アドレス指定されたメモリ素子に印加される電圧Ｖ0 、Ｖ1 又はＶR による、アドレス指定されていないメモリ素子に対する影響を少なくとも部分的に補償する。
【００６２】
本発明は、それぞれ第１の書込電圧Ｖ0 の印加によって状態０に移行することができ、第２の書込電圧Ｖ1 の印加によって状態１に移行できる、少なくとも安定状態０と安定状態１をそれぞれ有する少なくとも２つのメモリ素子Ｐ及びＱから成る構成において、２つの変数ＫとＬの論理演算の真理値を決定する方法にも関する。有利には、メモリ素子Ｐ及びＱの２つの状態０及び１は、書込電圧Ｖ0 及びＶ1 よりも絶対値で小さい読出電圧ＶR を印加した場合にメモリ素子Ｐ及びＱの電気抵抗値が異なることで表される。有利には、書込電圧Ｖ0 、Ｖ1 及び読出電圧ＶR が公称値で同一であるメモリ素子ＰとＱが選択される。
【００６３】
変数Ｋ及びＬは、それぞれ真理値０及び１に割り当てられた２つの電圧レベルの形で実現され、この場合、２つの電圧レベルの差は絶対値でメモリ素子Ｐ及びＱの書込電圧Ｖ0 及びＶ1 と少なくとも同じ大きさである。この場合、有利には、電圧レベルの少なくとも一方が、絶対値でメモリ素子Ｐ及びＱの書込電圧Ｖ0 及びＶ1 と少なくとも同じである。例えば、接地電位（ＧＮＤ）を真理値０に割り当て、メモリ素子Ｐ及びＱの書込電圧Ｖ0 及びＶ1 よりも絶対値が大きい電圧レベルＶを真理値１に割り当てることができる。
【００６４】
本発明では、ここで、メモリ素子Ｐの両方の極Ｐ1 ，Ｐ2 の少なくとも一方に変数Ｋの電圧レベルを印加する。メモリ素子Ｑの両方の極Ｑ1 ，Ｑ2 の少なくとも一方には、変数Ｌの電圧レベルが印加される。有利には、両方のメモリ素子Ｐ及びＱは、所定の状態、例えば、０に事前に初期化される。
【００６５】
これらの措置により、変数Ｋ及びＬの論理演算の真理値をメモリ素子Ｐ及びＱの状態として記憶できるとともに、これらのメモリ素子から読み出すこともできることが分かった。
【００６６】
即ち、例えば、最も簡単な形態では、メモリ素子Ｐを変数Ｋの電圧レベルと接地（又は別の自由に選択可能な電位）の間に接続し、メモリ素子Ｑを変数Ｌの電圧レベルと接地（又は別の自由に選択可能な電位）の間に接続することによって、演算「Ｋ ＯＲ Ｌ」の結果を記憶できる。
【００６７】
変数Ｋが真理値１を有する場合、それに対応する電圧レベルによって、メモリ素子Ｐが状態１に切り換わる。変数Ｌが真理値１を有する場合、同様にメモリ素子Ｑが状態１に切り換わる。即ち、両方の真理値の少なくとも一方が１である場合、事前に０に初期化されていたメモリ素子Ｐ及びＱの少なくとも一方も状態１に有る。従って、演算「Ｋ ＯＲ Ｌ」の真理値１は、少なくとも１つのメモリ素子Ｐ又はＱが状態１に有ることで具現化される。それに対して、両方の真理値が０である場合、両方のメモリ素子Ｐ及びＱが状態０のままである。演算「Ｋ ＯＲ Ｌ」の真理値０は、両方のメモリ素子Ｐ及びＱが状態０に有ることで具現化される。従って、演算の結果がメモリ素子ＰとＱの状態に記憶される。
【００６８】
本発明の特に有利な実施形態では、変数Ｋ及びＬの電圧レベルをメモリ素子Ｐ及びＱの極に印加した後、メモリ素子ＰとＱの少なくとも１つに読出電圧ＶR を印加する。有利には、メモリ素子ＰとＱの並列接続構成に、メモリ素子ＰとＱの両方に対して読出電圧ＶR として作用する電圧が印加される。上記のＯＲ演算の例では、そのために、両方のメモリ素子Ｐ及びＱが、それぞれ読出電圧ＶR の電位と接地電位の間に接続される。
【００６９】
メモリ素子Ｐ及びＱの状態に関して、上述した通り、演算の結果として１が記憶されている限り、そのような読出電圧ＶR の印加は、１つ又は複数のメモリ素子、或いは並列接続構成を通る一つの電流パルスを発生させることが分かった。この場合、読出電圧ＶR の印加は、メモリ素子Ｐ及びＱの少なくとも一方を状態１から状態ＯＮに移行させる。それにより、本発明による構成に対応して、メモリ素子のオーム抵抗が低くなり、そのため良好に検出可能な読出電流が流れる。それに対して、演算結果として、０がメモリ素子ＰとＱの状態に記憶されている場合、即ち、両方のメモリ素子が状態０に有る場合、それに対する読出電圧ＶR の印加は何も変えない。両方のメモリ素子のオーム抵抗は高いままである。高い読出電流は生じない。
【００７０】
唯一つのメモリ素子Ｐ又はＱへの読出電圧ＶR の印加は、それによって読み出された状態に基づいて、漸く実行された論理演算の真理値の状態が分かれば、それで十分である。この場合、第２のメモリ素子の読出しを行うための作業サイクルを省くことができる。例えば、上記の例で、メモリ素子Ｐが状態１に切り換わったことで演算「Ｋ ＯＲ Ｌ」の真理値が配列構成に記憶されている場合、読出電圧ＶR によるメモリ素子Ｐの読出し後に、漸く演算の真理値が１であることが明らかとなる。メモリ素子Ｑの状態は何ら結果を変えないので、もはやメモリ素子Ｑを読出す必要はない。それに対して、実行された論理演算の真理値が、第１のメモリ素子の読出し後に未だ分からない場合、即ち、上記の例で、メモリ素子Ｐが状態０に有る場合、第２のメモリ素子（ここでは、メモリ素子Ｑ）も読み出さなければならない。
【００７１】
メモリ素子の少なくとも一方に読出電圧ＶR を印加することに代えて、或いはそれと組み合わせて、本発明の更に別の特に有利な実施形態では、変数Ｋ及びＬの電圧レベルをメモリ素子Ｐ及びＱの極に印加した場合に、配列構成を通して流れる電流の時間推移が、論理演算の真理値を決定するために評価される。メモリ素子、積層体又はメモリマトリックスを動作させる方法の説明において、メモリ素子の切換えが、メモリ素子を短い時間間隔の間状態ＯＮに設定し、それにより、その時間間隔の間にメモリ素子を通る電流パルスを発生させることを既に明らかにした。ここで、メモリ素子Ｐ及びＱの極に変数Ｋ及びＬの電圧レベルを印加した場合に、そのようなパルスを監視することによって、有利には、配列構成内の少なくとも１つのメモリ素子が切り換わったか否かを検出できる。
【００７２】
上記の演算「Ｋ ＯＲ Ｌ」の例では、メモリ素子Ｐは、Ｋの真理値が１である場合に、状態１に切り換わる。メモリ素子Ｑは、Ｌの真理値が１である場合に、状態１に切り換わる。メモリ素子ＰにＫを印加するか、或いはメモリ素子ＱにＬを印加した場合に、配列構成を通して流れる電流に電流パルスが生じていれば、それは、メモリ素子Ｐ及びＱの少なくとも一方が切り換わっている、即ち、演算の真理値が１であるという情報を提供することとなる。
【００７３】
この実施形態の利点は、読出電圧ＶR 用の別個の電圧源も、配列構成からの結果を読み出すための作業サイクルも必要なくなることである。そのような結果は、配列構成から電流パルスが発生した場合、直ぐに電流パルスの形で現れるとともに、例えば、更に処理して、加算器として構成された論理関数を計算できる。それにも関わらず、そのような結果は、配列構成内に尚も記憶されるとともに、両方のメモリセルＰ及びＱの並列接続構成に読出電圧ＶR を印加することによって、配列構成から再度抽出できる。
【００７４】
本発明の特に有利な実施形態では、本発明によるメモリ素子を対象とする請求項の中のいずれか一つの請求項に記載のメモリ素子Ｐ及びＱが選択される。本発明によるメモリ素子は、本方法に関して、読出電圧ＶR によって状態１から状態ＯＮに移行された場合、かつその場合にのみオーム抵抗が低いという決定的な利点を提供する。それ以外の場合、メモリ素子のオーム抵抗は高く、その結果、有利には、寄生漏れ電流が防止される。それは、特に、本方法によって複雑な論理表現式を分析する場合に重要である。そのために、例えば、多数のメモリ素子がマトリックス内に配置された場合、従来技術では、そのようなマトリックス内の２つの任意の格子点の間に、如何なるビットパターンがマトリックス内に記憶されているかにも依存する、多数の漏れ電流経路が存在した。本発明によるメモリ素子の使用は、そのような漏れ電流を解消し、その限りにおいて、本方法が信頼できる真理値を与えることを保証する。
【００７５】
本発明の特に有利な実施形態では、本発明によるメモリ素子Ｐ及びＱから成る積層体及び／又は本発明によるメモリ素子から成る配列構成としてのメモリマトリックスが選択される。所定のデータ用のメモリから論理演算の真理値用のメモリに機能を変更するために、メモリ素子、積層体又はメモリマトリックス自体を何ら変える必要がないことが分かった。メモリ素子に信号が印加する形式のみが変わる。
【００７６】
従って、動作期間中に同一のハードウェアを様々な用途に改編できる。これまで厳密だったマイクロプロセッサの演算器とメモリの区別、従って、演算器とメモリの間の接続システムによる計算速度の原理的な制限（「フォン・ノイマン・ボトルネック」）も、これにより解消される。更に、メモリマトリックスの適切な配線により、超並列の論理演算と、それを用いた算術演算とを実行でき、それにより、更なる高速化が可能となる。
【００７７】
メモリマトリックスを完全に、或いは部分的にマイクロプロセッサに改編するために本方法を使用する場合、それにより、多数存在する機能素子にトランジスタが無くなり、若干の僅かなトランジスタだけが周辺制御のために必要であるマイクロプロセッサが実現される。これまでの従来技術では、マイクロプロセッサは、チップ上で非常に大きなスペースを必要とする数百万個の多くのトランジスタを備えていた。更に、様々なドーピングを施された半導体から組み立てられたトランジスタは、本発明によるメモリ素子と比べて著しく大きな製造コストがかかった。
【００７８】
本発明によるメモリ素子の大幅に小さい漏れ電流及びそれに対応して小さな電力損失が、メモリ素子から成る積層体を有する３次元メモリマトリックスを実用的なものにする。そのようなメモリマトリックスの大きさに関する制限因子は、マトリックスの中央からの排熱である。本発明のメモリ素子は、発生する熱が少ないので、マトリックスを明らかに大きくできる。ここで、本発明による論理演算の真理値を決定する方法を使用して、そのようなマトリックスを完全に、或いは部分的にマイクロプロセッサに改編した場合に、初めて高さ方向のサイズが平面内でのサイズと同程度のマイクロプロセッサを提供できる。この場合、３次元マトリックス内の各区域への常にランダムなアクセスが実現する。
【００７９】
本発明の特に有利な実施形態では、極性が異なるメモリ素子ＰとＱは、それぞれ変数Ｋの電圧レベルと変数Ｌの電圧レベルの間に接続される。そのような実施形態では、変数ＫとＬの排他的論理和演算（ＸＯＲ）が実現される。
【００８０】
変数ＫとＬが同じ真理値を有する場合、メモリ素子Ｐを介してもメモリ素子Ｑを介しても電圧は降下しない。両方のメモリ素子は、それらが始めに初期化された状態０のままである。ここで、両方のメモリ素子ＰとＱ又はそれらの並列接続構成に読出電圧ＶR を印加した場合、両方のメモリ素子のオーム抵抗は高いままであり、並列接続構成を通して非常に僅かな電流しか流れない。それに対して、変数ＫとＬが異なる真理値を有する場合、それらに対応する電圧レベルの差が、一方ではメモリ素子Ｐに、他方では逆の符号でメモリ素子Ｑに印加される。そして、両方のメモリ素子の一方が状態１に切り換わる。ここで、読出電圧ＶR を印加すると、このメモリ素子が状態１から状態ＯＮに切り換わる。従って、このメモリ素子は、読出電圧ＶR によって流れる電流のための低オーム抵抗の経路を形成する。この経路は、そのメモリ素子を通して、或いは両方のメモリ素子Ｐ及びＱの並列接続構成を通して、明瞭に検出可能な読出電流を流す。それに代わって、或いはそれと組み合わせて、Ｋ及びＬの電圧レベルを同時に印加した場合に配列構成を通って流れる電流の時間推移を評価できる。ここで、短い電流パルスが現れた場合、メモリセルＰ又はＱの一方が状態１に切り換わって、ＸＯＲ演算の真理値は１である。そのような電流パルスが現れない場合、何れのセルも切り換わらず、真理値は０である。変数Ｋの真理値は、変数Ｌの真理値を１としてＸＯＲ演算を実行することによって 「ＮＯＴ Ｋ」に反転できる。それにより、最終的に、０に初期化された別のメモリ素子が、変数Ｌの電圧レベルと「ＮＯＴ Ｋ」の電圧レベルの間に接続されることによって、演算「Ｋ ＡＮＤ Ｌ」も実現できる。両方の電圧レベルが異なる場合、即ち、ＫもＬも真理値１を有する場合にのみ、別のメモリ素子が状態０から状態１に切り換わる。このメモリ素子は、読出電圧ＶR を印加することにより、この状態から状態ＯＮに切り換えることができ、それにより明瞭に検出可能な読出電流が流れる。
【００８１】
ここで示した演算ＯＲ、ＡＮＤ、ＮＯＴ及びＸＯＲと、それによって実現可能なユニバーサルＮＯＲゲートとから、例えば、３つの真理値を加算するための全加算器などの任意の論理スイッチをそれぞれ組み立てることができる。
【００８２】
ＸＯＲ演算は、例えば、情報技術のための畳込符号器における、暗号化器又はデュアルレールデコーダ内で使用できる。
【００８３】
以下において、本発明の対象を図面に基づき詳しく説明するが、それにより、本発明の対象は限定されない。
【図面の簡単な説明】
【００８４】
【図１ａ】メモリセルＡの電流−電圧特性曲線を示す図
【図１ｂ】メモリセルＢの電流−電圧特性曲線を示す図
【図１ｃ】本発明によるメモリセルＡ及びＢから構成されるメモリ素子の実施形態を示す図
【図２】書込み及び読出しのために図１ｃに図示されたメモリ素子に印加される電圧パルスの時間推移及びメモリ素子のその時々の応答を示す図
【図３】書込及び読出電圧の使用可能な帯域幅におけるメモリセルＡ及びＢのパラメータの１０％のばらつきの作用を示す図である。
【図４】本発明によるメモリセルＡ及びＢと直列に接続された更に別の抵抗Ｒによって電流−電圧特性曲線を対称にしたメモリ素子の実施例を示す図
【図５】本発明によるメモリマトリックスの実施例を示す図
【図６ａ】０の読出しと１の読出しの間の所定の信号レベル差に関して、本発明によるメモリマトリックスと比較するための従来技術によるメモリマトリックス内のメモリ素子の最大実装可能数を示す図
【図６ｂ】０の読出しと１の読出しの間の所定の信号レベル差に関して、従来技術によるメモリマトリックスと比較するための本発明によるメモリマトリックス内のメモリ素子の最大実装可能数を示す図
【図７】本発明による論理ＯＲ演算の真理値を決定する方法の実施例において、ａ）初期化、ｂ）真理値の記憶及びｃ）真理値の読出し示す図
【図８】本発明によるメモリ素子の積層体を用いた、本発明による論理ＯＲ演算の真理値を決定する方法の実施例において、ａ）初期化、ｂ）真理値の記憶及びｃ）真理値の読出しを示す図
【図９】本発明によるメモリマトリックスを用いた、本発明による論理ＸＯＲ演算の真理値を決定する方法において、実施例のａ）初期化、ｂ）真理値の記憶及びｃ）真理値の読出しを示す図
【図１０】本発明によるメモリ素子の積層体を用いた、本発明による論理ＸＯＲ演算の真理値を決定する方法の実施例において、ａ）初期化、ｂ）真理値の記憶及びｃ）真理値の読出しを示す図
【図１１】本発明による抵抗型作業メモリ（ＲＲＡＭ）の実施例を示す斜視図
【図１２】メモリマトリックス内の寄生電流の問題を図解した図
【図１３】書込み時にアドレス指定されていないメモリ素子の影響を防止する２／３電圧スキームの実施例を示す図
【図１４】本発明によるメモリ素子で測定したＩ−Ｖ特性曲線を示す図
【図１５】メモリマトリックス内のメモリ素子が受ける一連の電圧パルスとメモリ素子を通して流れる電流、電圧及び電流の例をそれぞれアドレス指定されたメモリ素子とアドレス指定されていないメモリ素子に関して示した図
【発明を実施するための形態】
【００８５】
図１ａと図１ｂは、任意のユニットにおける２つの同一のメモリセルＡとＢの電流（Ｉ）−電圧（Ｖ）特性曲線と、そのような特性曲線がそれぞれ得られる回路図とを図示している。印加される電圧Ｖinに関して、メモリセルＢの極性はメモリセルＡの極性と逆である。メモリセルＡ及びＢは、バイポーラスイッチング型として構成されている。メモリセルＡ及びＢを介して降下する電圧ＶA 及びＶB は、それぞれ印加される電圧Ｖinと同一である。
【００８６】
図１ａに図示されたメモリセルＡに関するＩ−Ｖ特性曲線は、電気抵抗が高い状態Ａ０から始まる（ａ）。メモリセルＡを介して降下する電圧が正の切換閾値（ここでは、１）に達すると（ｂ）、メモリセルＡは状態Ａ１に移行し、その電気抵抗が減少する。導電率が急激に増加し、ここで引き続き電圧が変化すると、Ｉ−Ｖ特性曲線の勾配が急になる（ｃ）。これは、電圧が更に増加した場合だけでなく、再び正の切換閾値未満に減少するか、それどころか原点を通過して符号が変わった場合にも当てはまる。電圧が負の切換閾値（ここでは、−１）に達すると（ｄ）、漸くメモリセルＡは状態Ａ０に戻る。Ｉ−Ｖ特性曲線の勾配は、電圧Ｖの更なる変化に関して、その変化が負の方向又は正の方向に起こるのかには関係無く、急激に再び元の値に戻る（ｅ）。
【００８７】
図１ｂに図示された極性が逆のメモリセルＢに関するＩ−Ｖ特性曲線は、電気抵抗が小さい状態Ｂ１から始まる。この特性曲線の勾配は急峻である（ａ）。正の切換閾値（ここでは、１）に達すると（ｂ）、メモリセルＢは状態Ｂ０に切り換わる。抵抗が高くなる。Ｉ−Ｖ特性曲線の勾配は、引き続く電圧Ｖの変化に対して、その電圧が更に増加するか、或いは減少するかには関係無く、急激に緩くなる（ｃ）。この緩やかな勾配は、電圧Ｖが原点を通過して符号を変えた場合にも維持される。負の切換閾値（ここでは、−１）に達すると（ｄ）、漸くメモリセルＢは状態Ｂ１に戻る。電圧Ｖがその後Ｖ軸の負の方向又は正の方向に変化するのかに関係無く、抵抗が低くなり、Ｉ−Ｖ特性曲線の勾配は急激に急峻になる。
【００８８】
図１ｃは、本発明によるメモリ素子の実施例に関するＩ−Ｖ特性曲線を図示している。このメモリ素子は、逆直列に接続された同一の抵抗型メモリセルで構成され、その個々のセルとしての挙動は、図１ａ及び図１ｂにおいて、それらと関連した説明と共に考察した。図１ｃは、それに関する回路図も図示しており、その回路図に対して、図示した特性曲線が得られる。ここでは、印加された電圧Ｖinは、本発明による電圧分配器としてのメモリ素子の構成により、メモリセルＡとＢを介して降下する２つの電圧ＶA とＶB に分けられる。この場合、抵抗が高い方のメモリセルを介して、より大きい電圧が降下する。
【００８９】
この特性曲線は、状態Ａ０とＢ１の組合せ、即ち、メモリ素子の状態１から始まる（ａ）。最低限必要な読出電圧ＶR と等しい第１の正の切換閾値（ここでは、１）において、メモリセルＡは状態Ａ１に切り換わる（ｂ）。この場合、両方のメモリセルが小さな電気抵抗を有するので、直列接続構成の全抵抗が急激に減少し、電圧Ｖの更なる上昇に対して、Ｉ−Ｖ特性曲線の勾配が急峻となる（ｃ）。状態Ａ０でのメモリセルＡは、より高い抵抗を有し、従って、電圧分配器に印加された電圧Ｖinの大部分がメモリセルＡを介して降下するので、状態Ａ１へのメモリセルＡの切換えは、状態Ｂ０へのメモリセルＢの切換えよりも優先される。電圧Ｖが、最低限必要な書込電圧Ｖ0 と等しい第２の正の切換閾値（ここでは、２）に達すると（ｄ）、漸くメモリセルＢは状態Ｂ０に切り換わる。この場合、直列接続構成の全抵抗は再び高くなり、Ｉ−Ｖ特性曲線の勾配は、その後の電圧Ｖの変化に対して再び急激に緩やかとなる（ｅ）。メモリ素子は状態０に有る。同様に、２つの負の切換閾値が有る。負の軸での最低限必要な読出電圧ＶR と等しい第１の負の切換閾値（ここでは、−１）で、メモリセルＢは切り換わって状態Ｂ１に戻る（ｆ）。状態Ｂ０でのメモリセルＢは、より高い抵抗を有し、電圧分配器に印加された電圧Ｖinの大部分がメモリセルＢを介して降下するので、その切換えは、メモリセルＡの状態Ａ０への切換えよりも優先される。この場合、両方のメモリセルが小さな電気抵抗を有するので、全抵抗が減少し、導電率、従って、Ｉ−Ｖ特性曲線の勾配が急激に急峻となる（ｇ）。最低限必要な書込電圧Ｖ1 と等しい第２の負の切換閾値（ここでは、−２）において、メモリセルＡは状態Ａ０に切り換わる（ｈ）。直列接続構成の全抵抗は増加し、導電率、従って、Ｉ−Ｖ特性曲線の勾配は急激に緩やかとなる（ｉ）。全体として、メモリ素子は状態１に戻る。
【００９０】
２つの正の切換閾値の間又は２つの負の切換閾値間の範囲が、それぞれ読出帯域（「ｒｅａｄ ｗｉｎｄｏｗ」）を構成する。この範囲内の電圧により、メモリ素子を読み出すことができる。実際には、公称値で同一である多数のメモリ素子から成るマトリックスで起こり得る切換閾値のばらつきを考慮に入れるために、この読出帯域は、通常全部使用せずに、上限及び下限に関して、それぞれ約１０％の安全マージンを確保する。
【００９１】
図２は、図１ｂに図示された本発明によるメモリ素子の実施例について、様々な演算に関するパルスの時間推移及びその結果生じるメモリ素子を通って流れる電流の時間推移を図示している。図２の下端には、メモリ素子が如何なる時間に如何なる状態に有るのかをそれぞれ図示している。
【００９２】
状態０から始まって、先ずは読出電圧ＶR （ここでは、１）のパルスを与える（ａ）。状態０は状態Ａ１とＢ０の組合せで符号化されているので、このパルスは、メモリセルの構成を何ら変えない。従って、このパルスは、電流の変化も起こさない。状態０が読み出される。
【００９３】
次に、書込電圧Ｖ1 （ここでは、−２．５）のパルスを与える（ｂ）。ここで、メモリセルＡが状態Ａ０に切り換わり、メモリセルＢが状態Ｂ１に切り換わる。これは、メモリ素子を通る電流の短いスパイクとして現れる。切換えが終了した後、メモリ素子は状態１に有り、電流は再び元の値となる。このスパイクは、メモリ素子が書込み前に状態０に有ったという情報と、状態１への切換えに成功したという情報とを提供する。
【００９４】
それに続いて与えられた読出電圧ＶR のパルスは、メモリセルＡを状態Ａ１に切り換える（Ｃ）。この場合、両方のメモリセルが低い抵抗の状態に有るので、このパルスの期間中、明瞭に検出可能な読出電流が流れる（状態「ＯＮ」）。状態１が読み出される。
【００９５】
メモリ素子は読出しによって状態１ではなくなるので、次に、その状態１が、書込電圧Ｖ1 の新たなパルスによって再びメモリ素子に書き込まれる（ｄ）。メモリセルＡが切り換わって状態Ａ１から状態Ａ０に戻るので、短いスパイクが新たに電流に現れる。
【００９６】
次に、書込電圧Ｖ0 （ここでは、＋２．５）のパルスを印加する（ｅ）。状態１の書込みと同様に、Ａ０からＡ１への切換え及びＢ１からＢ０への切換え中に、（極性が逆の）短いスパイクが電流に現れる。
【００９７】
それに続く読出電圧ＶR のパルスは、メモリセルＡ及びＢの構成を何ら変えず、従って、メモリ素子を通る電流の変化も起こさない（ｆ）。状態０が読み出される。
【００９８】
図３は、個々のメモリセルの切換電圧及び抵抗値について、如何なる程度の変動幅が許容されるのかを示す最悪の場合の評価を図示している。これは、特に、公称値で同一である非常に多数のメモリ素子から成るメモリマトリックスと関連する。
【００９９】
図３では、図１ｂに図示された実施例のＩ−Ｖ特性曲線の部分図において、メモリセルＡ及びＢの切換電圧及び抵抗値の±１０％までのばらつきがメモリ素子の第１及び第２の正の切換閾値並びに破壊閾値のばらつきに波及する様子が図示されている。メモリセルのパラメータのばらつきを±１０％と仮定したことにより、第１の正の切換閾値（ａ）、第２の正の切換閾値（ｂ）及び破壊閾値（ｃ）がそれぞれ分散する可能性の有る範囲が図示されている。Ｖ軸の下には、そのような分散を考慮して、アドレス指定されていないメモリ素子に印加される最大許容電圧（ｄ）、読出電圧ＶR （ｅ）及び書込電圧Ｖ0 （ｆ）に関して得られた帯域がそれぞれ図示されている。３つのパラメータ全てに関して、十分に大きく、重なり合わない帯域が得られているので、個々のメモリセルの変数において、最大±１０％のばらつきは十分許容される。
【０１００】
図４には、本発明による別の抵抗ＲがメモリセルＡ及びＢと直列に接続されたメモリ素子の実施例が図示されている。切換閾値を含むＩ−Ｖ特性曲線は、図１ｃに図示された特性曲線と一致する。メモリセルＡ及びＢの特性曲線が図１ａ及び図１ｂに示された曲線と異なり、原点に対して非対称である場合でも、本発明により規定される別の抵抗によって、メモリ素子全体に関して、原点に対して対称的な特性曲線を尚も実現できる。電圧分配器内の別の抵抗Ｒは、それを介して降下する電圧ＶR によって、状態Ａ１とＢ１の組合せにおいて、メモリセルＡとＢを介して同一の電圧ＶA とＶB が降下するという効果を奏する。この実施例では、Ｒの抵抗値は、状態Ａ１及びＢ１でのメモリセルＡ及びＢの抵抗値よりも７倍大きい。
【０１０１】
特性曲線が原点に対して対称である程、読出電圧ＶR に関する読出帯域は大きくなる。
【０１０２】
図５には、本発明によるメモリマトリックスの実施例が図示されている。このメモリマトリックスは、ワード線Ｗ又はビット線Ｂを通る電流に依存せずに制御できる能動スイッチ素子を含まない。ワード線Ｗは垂直に延び、ビット線Ｂは水平に延びている。１本のワード線Ｗと１本のビット線Ｂの間に、それぞれ１つの本発明によるメモリ素子Ｓが接続されている。列デコーダＣＤは、各ワード線Ｗに割り当てられたトランジスタＴＣを介して各ワード線Ｗに電圧を印加できる。行デコーダＲＤは、各ビット線Ｂに割り当てられたトランジスタＴＲを介して各ビット線Ｂに電圧を印加できる。各ビット線Ｂは、プルアップ抵抗ＳＲを介して供給電圧ＶDDと接続されている。ビット線Ｂが、それに割り当てられたトランジスタＴＲを介して電圧を印加されると同時に、このトランジスタＴＲは、このビット線Ｂと、出力電圧Ｖout を供給する電圧測定デバイスＭとの間の接続も確立する。
【０１０３】
所与の時間に、デコーダＣＤ及びＲＤによって、常に唯一つのワード線Ｗ及び唯一つのビット線Ｂが制御される。それにより、ちょうどそのワード線Ｗとそのビット線Ｂの間に接続されたメモリ素子Ｓがアドレス指定される。この場合、ワード線Ｗ及びビット線Ｂに印加される電圧は、アドレス指定されたメモリ素子Ｓに全体として読出電圧ＶR が加わるように選択される。このメモリ素子Ｓが状態０に有る場合、制御されたビット線Ｂに加わる電圧のみが、このビット線Ｂのセンサ抵抗ＳＲを通る電流、従って、このセンサ抵抗ＳＲでの電圧降下を生じさせる。この電圧降下は、電圧測定デバイスＭによって記録される。それに対して、メモリ素子Ｓが状態１に有る場合、そのメモリ素子Ｓは、全体として、読出電圧ＶR によって、抵抗が低い状態ＯＮに移行する。それによりメモリ素子を通って流れる読出電流は、ビット線Ｂに割り当てられたセンサ抵抗ＳＲにおいて、電圧測定デバイスＭによって記録される追加の電圧降下を引き起こす。
【０１０４】
しかし、複数のワード線又はビット線、それどころか全てのワード線又はビット線を同時に制御することも十分に可能である。それにより、メモリマトリックスに、或いはメモリマトリックスから情報をブロック単位で転送することができ、それはデータスループットを高める。
【０１０５】
有利には、本発明によるメモリ素子の実施形態により、アドレス指定されていないメモリ素子Ｓを通る寄生電流が最小化される。しかし、寄生電流を完全になくすことはできない。各寄生電流は、同様にセンサ抵抗ＳＲを通って流れ、従って、そのセンサ抵抗を介した電圧降下に対して、電圧測定デバイスＭによって記録されてしまう追加の電圧降下を付与する。従って、メモリ素子Ｓの究極的な数が存在し、その数を超えると、アドレス指定されたメモリ素子Ｓから状態０又は１を読み出した場合に、電圧測定デバイスＭが記録した電圧が最早確実には区別できなくなる。
【０１０６】
図６ａには、１つのメモリセルのみから成る従来技術による抵抗型メモリ素子を備えたメモリマトリックスに関して、図６ｂには、本発明によるメモリマトリックスに関して、それぞれ状態０の読出し時と状態１の読出し時の間の電圧測定デバイスＭによって記録される電圧Ｖout の電圧差とメモリマトリックスの駆動電圧の比率ΔＶ／Ｖが、メモリマトリックス内のメモリ素子の数ｎに対してグラフに描かれている。如何なる比率ΔＶが技術的に確実な読出しに必要であるか、並びにその要件を辛うじて満足するようにしてメモリマトリックスが如何なる最大数のメモリ素子を備えることができるかは、電圧測定デバイスＭが如何なるコストで実現できるかに依存する。
【０１０７】
この時点の従来技術によるアナログエレクトロニクスにおいて最早大きな挑戦とはならない駆動電圧の１０％の電圧差ΔＶしか要求されない場合でも、従来技術によるメモリマトリックスは、僅か８個のメモリ素子のサイズで、そのような図６ａ及び図６ｂで点線で示した限界に既に達してしまう。それに対して、本発明によるメモリマトリックスでは、１００，０００個のメモリ素子が有る場合でも、電圧差が１０％の閾値の遥かに上に有る。そのため、本発明によるメモリマトリックスは、データ処理に関するサイズにおいて突出して優れている。
【０１０８】
５１２×５１２個のメモリ素子から成るメモリマトリックスに関して、メモリ素子が、典型的には高い電気抵抗の状態で抵抗値１０8 Ωを有し、低い電気抵抗の状態で抵抗値２ｋΩを有する場合、供給電圧の８６．７％の電圧差を実現できる。
【０１０９】
図７は、本発明による論理演算の真理値を決定する方法の実施例を図示している。本発明によるメモリ素子ＰとＱの２つから成る配列構成が使用される。メモリ素子Ｐは、配線のためにアクセス可能な極Ｐ1 とＰ2 を有する。メモリ素子Ｑは極Ｑ1 とＱ2 を有する。各メモリ素子Ｐ及びＱの色付けが、メモリ素子が占める状態を示す。暗い色付けは状態０に対応し、明るい色付けは状態１に対応し、ハッチングを施した明るい色付けは、状態ＯＮに対応する。
【０１１０】
一般化を制限するものではないが、極Ｐ1 及びＰ2 又は極Ｑ1 及びＱ2 の割当ては、極Ｐ1 での電位を極Ｐ2 での電位と比べて高くする書込電圧Ｖ0 がメモリ素子Ｐを状態１から状態０に切り換えるように選択される。同様に、極Ｑ1 での電位を極Ｑ2 での電位と比べて高くする書込電圧Ｖ0 がメモリ素子Ｑを状態１から状態０に切り換える。
【０１１１】
図７ａは、この配列構成を初期化する手法を図示している。メモリ素子ＰとＱの両方は、それらの極Ｐ1 とＱ1 が電位Ｖを印加され、それらの極Ｐ2 とＱ2 が接地電位ＧＮＤを印加されることにより、それぞれ状態０に初期化される。従って、極Ｐ1 とＱ1 での電位は、極Ｐ2 とＱ2 での電位と比べて高くなる。これらの極性での電位差が、メモリセルＰとＱの両方を状態０に切り換える。
【０１１２】
図７ｂは、それに続いて、この配列構成に２つの変数Ｋ及びＬの論理演算の真理値を記憶する手法を図示している。変数Ｋの真理値０は、この例では、電圧レベルとして電位Ｖを割り当てられている。変数Ｌの真理値１は、電圧レベルとして接地電位ＧＮＤを割り当てられている。極Ｐ2 とＱ2 には電位Ｖが加わる。両方の極Ｐ1 とＰ2 に同じ電位が加わるので、メモリ素子Ｐを介して電圧は降下しない。メモリ素子Ｐは状態０のままである。それに対して、書込電圧Ｖが、メモリ素子Ｑを介して極Ｑ2 から極Ｑ1 へ接地に向かって降下する。それにより、メモリ素子Ｑは状態１に切り換わる。演算「Ｋ ＯＲ Ｌ」の真理値１が、ここで得られたメモリ素子ＰとＱの状態０又は１で具現される。
【０１１３】
図７ｃは、それに続いて、この真理値を配列構成から読み出す手法を図示している。極Ｐ1 とＱ1 には、接地電位ＧＮＤに有る極Ｐ2 とＱ2 に対して読出電圧ＶR が印加される。この読出電圧ＶR は、メモリ素子ＰとＱの正の読出帯域内に有る（図１ｃ参照）。これは、状態０に有るメモリ素子Ｐの状態を何ら変えない。それに対して、状態１に有るメモリ素子Ｑは状態ＯＮに切り換わる。メモリ素子Ｑ、従って、並列回路を通して、明瞭に検出可能な読出電流が流れる。この読出電流は、この配列構成に記憶された真理値が１だったことを示す。
【０１１４】
図８は、論理演算「Ｋ ＯＲ Ｌ」の真理値を決定する別の実施例を図示している。図７に図示された実施例との相違は、互いに並んで配置された２つのメモリ素子ＰとＱの代わりに、それらと同じメモリ素子ＰとＱの本発明による積層を使用していることである。図７でも使用している参照符号が、図７に図示された対応部分と同じ作用を奏する部分を示す。
【０１１５】
図８ａには、メモリ素子ＰとＱの両方を初期化する手法が図示されている。そのために、極Ｐ1 とＱ1 に電圧Ｖを印加する。極Ｐ2 とＱ2 は、接地電位ＧＮＤが印加された電気コンタクトＯを介して接続されている。電圧Ｖは、メモリ素子Ｐを介してもメモリ素子Ｑを介しても降下し、詳しくは、極Ｐ1 から極Ｐ2 に向かって、並びに極Ｑ1 から極Ｑ2 に向かって降下する。従って、メモリ素子Ｐにもメモリ素子Ｑにも書込電圧Ｖ0 として作用する。そのため、メモリセルＰとＱの両方が状態０に初期化される。
【０１１６】
図８ｂは、この実施例で演算「Ｋ ＯＲ Ｌ」の真理値を決定する手法を図示している。変数Ｋの真理値１は、この例では、電圧レベルとして接地電位ＧＮＤを割り当てられている。変数Ｌの真理値０は、電圧レベルとして電位Ｖを割り当てられている。電圧Ｖが、メモリ素子Ｐを介して極Ｐ2 から極Ｐ1 に降下し、その結果、このメモリ素子が状態１に切り換わる。メモリ素子Ｑを介して電圧は降下しない。メモリ素子Ｑの状態は変わらず０のままである。演算「Ｋ ＯＲ Ｌ」の真理値１は、ここで得られたメモリ素子ＰとＱの状態１又は０で具現される。
【０１１７】
図８ｃは、この結果を配列構成から読み出す手法を図示している。メモリ素子ＰとＱの両方は、メモリ素子ＰとＱの正の読出帯域内に有る読出電圧ＶR を印加される（図１ｃ参照）。そのために、接地電位ＧＮＤが、メモリ素子ＰとＱを互いに接続しているコンタクトＯに印加される。それにより、極Ｐ2 とＱ2 は接地電位ＧＮＤに有る。それに対して、極Ｐ1 とＱ1 には電位ＶR が加わる。極Ｐ1 から極Ｐ2 への電圧降下ＶR は、状態１に切り換わっているメモリ素子Ｐを状態ＯＮに移行させて、そのオーム抵抗を低くする。このメモリ素子を通って、明瞭に検出可能な読出電流が流れる。この読出電流は、接地に接続された抵抗ＲPDを介して、図示された演算増幅器で検出可能な電圧降下を引き起こす。
【０１１８】
図９は、本発明によるメモリ素子から成る配列構成としてのメモリマトリックスを用いた、本発明による２つの変数ＫとＬの論理演算の真理値を決定する方法の実施例を図示している。このメモリマトリックスは、２つのワード線Ｗｏｒｄ１及びＷｏｒｄ２と、これらのワード線と交差するビット線Ｂｉｔ１及びＢｉｔ２を有する。交差するワード線とビット線は、交点で、本発明による４つのメモリ素子Ｐ、Ｑ、Ｒ及びＳによって互いに接続されている。
【０１１９】
図９ａには、４つのメモリ素子Ｐ、Ｑ、Ｒ及びＳの全てを状態０に初期化する手法が図示されている。４つのメモリ素子の全てに書込電圧Ｖ0 として作用する電圧Ｖが、両方のワード線に印加される一方、両方のビット線は接地電位と接続される。
【０１２０】
図９ｂは、演算「Ｋ ＸＯＲ Ｌ」の真理値をメモリマトリックスに記憶する手法を図示している。変数Ｋの真理値１は、この例では、電圧レベルとして電圧Ｖを割り当てられている。変数Ｌの真理値０は、電圧レベルとして接地電位（ＧＮＤ）を割り当てられている。ここで、ワード線Ｗｏｒｄ１及びビット線Ｂｉｔ２は、Ｋ（Ｖ）の電圧レベルを印加され、そのため、この電圧レベルは、メモリ素子Ｐの極Ｐ1 及びメモリ素子Ｑの極Ｑ2 に加わる。ワード線Ｗｏｒｄ２及びビット線Ｂｉｔ１は、Ｌ（ＧＮＤ）の電圧レベルを印加され、そのため、この電圧レベルは、メモリ素子Ｐの極Ｐ2 及びメモリ素子Ｑの極Ｑ1 に加わる。
【０１２１】
メモリ素子Ｐを介した極Ｐ1 から極Ｐ2 への電圧降下Ｖは、前記の初期化と同様である。従って、この電圧降下は、メモリ素子Ｐに書込電圧Ｖ0 として作用する。そのため、メモリ素子Ｐの状態は変わらず０のままである。それに対して、メモリ素子Ｑには、極Ｑ2 から極Ｑ1 への極性が逆の電圧降下が加わる。この電圧降下は、メモリ素子Ｑに書込電圧Ｖ1 として作用する。これにより、メモリ素子Ｑは状態１に切り換わる。演算「Ｋ ＸＯＲ Ｌ」の真理値１は、ここで得られたメモリ素子ＰとＱの状態０又は１で具現される。
【０１２２】
図９ｃは、この真理値をメモリマトリックスから読み出す手法を図示している。両方のワード線は、メモリ素子Ｐ及びＱの正の読出帯域内に有る読出電圧ＶR を印加される。この読出電圧ＶR は、状態１に有るメモリ素子Ｑを更に状態ＯＮに切り換える。従って、メモリ素子Ｑのオーム抵抗は低くなる。
【０１２３】
両方のビット線から抵抗ＲPDを通って接地に向かって流れる電流が、この抵抗ＲPDで、図示した演算増幅器によって測定される電圧降下を引き起こす。そのような電流のために、状態ＯＮに有るメモリ素子Ｑを通る低いオーム抵抗の経路が存在する。従って、そこには、真理値１を示す明瞭に検出可能な読出電流が流れる。
【０１２４】
この例では、メモリ素子Ｒ及びＳは動作しない。メモリマトリックスに「Ｋ ＸＯＲ Ｌ」の真理値を記憶する際、変数Ｌがメモリ素子Ｒの両方の極に加わり、変数Ｋがメモリ素子Ｓの両方の極に加わる。従って、０への初期化後、メモリ素子Ｒ及びＳには、状態１への切換えに十分な電圧降下が起こらない。しかし、ここで、変数Ｋの代わりに変数Ｌがワード線Ｗｏｒｄ１に加わり、変数Ｌの代わりに変数Ｋがワード線Ｗｏｒｄ２に加わるか、或いはそれに代わって変数Ｌの代わりに変数Ｋがビット線Ｂｉｔ１に加わり、変数Ｋの代わりに変数Ｌがビット線Ｂｉｔ２に加わった場合、メモリ素子Ｐ及びＱは動作を停止し、真理値の記憶は、メモリ素子Ｒ及びＳが引き受ける。このことを利用して、メモリ素子Ｐ又はＱの一方が故障した場合に、残りのメモリ素子ＲとＳを用いて作業を続けることが可能となる。
【０１２５】
図１０は、論理演算「Ｋ ＸＯＲ Ｌ」の真理値を決定するための更に別の実施例を図示している。この実施例は、図８に図示された実施例と同様に、本発明による２つのメモリ素子ＰとＱの積層を配列構成として使用する。
【０１２６】
図１０ａは、メモリ素子ＰとＱの両方を状態０に初期化する手法を図示している。メモリ素子Ｐの極Ｐ2 をメモリ素子Ｑの極Ｑ1 と接続する電気コンタクトＯは、接地電位（ＧＮＤ）を印加される。ここで、極Ｐ1 は電位Ｖを印加され、極Ｑ2 は電位−Ｖを印加される。従って、メモリセルＰにおいてもメモリセルＱにおいても、電位は、極Ｐ2 又はＱ2 から接点Ｐ1 又はＱ1 に至るまでに値Ｖだけ上昇する。これは、メモリ素子ＰとＱの両方に対して、両方のメモリ素子を状態０に初期化する書込電圧Ｖ0 として作用する。
【０１２７】
図１０ｂは、演算「Ｋ ＸＯＲ Ｌ」の真理値を積層体に記憶する手法を図示している。メモリ素子Ｐ1 及びＱ2 は、それぞれ変数Ｋの電圧レベルを印加される。変数Ｋの真理値１は、この例では、電圧レベルとして電圧Ｖを割り当てられている。コンタクトＯは、変数Ｌの電圧レベルを印加される。変数Ｌの真理値０は、この例では、電圧レベルとして接地電位（ＧＮＤ）を割り当てられている。
【０１２８】
初期化の場合と同様に、この電位も極Ｐ2 から極Ｐ1 へ値Ｖだけ上昇する。従って、メモリ素子Ｐには、依然として書込電圧Ｖ0 が作用し、その結果、メモリ素子Ｐは状態０のままである。メモリ素子Ｑを介して、絶対値では同じであるが極性が逆の電圧が降下する。ここで、電位は極Ｑ1 から極Ｑ2 へ値Ｖだけ上昇する。これは、極Ｑ2 から極Ｑ1 への同じ大きさの電圧降下と同じ意味を持ち、従って、メモリ素子Ｑに書込電圧Ｖ1 として作用する。メモリ素子Ｑは状態１に切り換わる。演算「Ｋ ＸＯＲ Ｌ」の真理値１は、ここで得られたメモリ素子ＰとＱの状態０又は１で符号化される。
【０１２９】
図１０ｃは、この真理値を積層体から読み出す手法を図示している。メモリ素子Ｐは、正の読出帯域の領域内に有る値ＶR だけ極Ｐ2 から極Ｐ1 に向かって上昇する電位を印加される。これは、Ｐが状態０に有ることを何ら変えない。メモリ素子Ｑは、極Ｑ2 に−ＶR を印加することによって、値ＶR だけ極Ｑ2 から極Ｑ1 に向かって上昇する電位を印加される。メモリ素子Ｑは、状態１に有るので、更に状態ＯＮに切り換わり、従って、オーム抵抗が低くなる。そのため、メモリ素子Ｑを通って明瞭に検出可能な読出電流が流れ、その読出電流は、抵抗ＲPDで接地に向かって作用する電圧降下によって、演算増幅器で測定できる。この読出電流は、演算の読み出された真理値１を具現している。
【０１３０】
変数Ｋ及びＬの真理値に対する電圧レベルの割当ては、図９及び図１０では図７及び図８と逆になっている。図７及び図８では、真理値０に電位Ｖを割り当て、真理値１に接地電位ＧＮＤを割り当てている。その結果、有利には、正の電圧だけで、従って、正の電圧源だけで動作させれば済むこととなる。
【０１３１】
図１１は、本発明による抵抗型作業メモリ（ＲＲＡＭ）１０の実施例を斜視図で図示している。この作業メモリ１０は、本発明によるワード線とビット線が交差するメモリマトリックス１２を有する。ワード線１４は、ストリップ形状であり、図１１に図示されていない基板上に規則的な相互間隔で形成されている。同様にストリップ形状のビット線１６は、ワード線１４が有る第１の平面から所定の距離を開けた第２の平面上に規則的な相互間隔で形成されている。ワード線１４とビット線１６の間の交点に有るメモリ素子２２において、各ワード線１４は第１の電極１８であり、各ビット線１６は第２の電極２０である。各メモリ素子２２は、その電極１８と２０の間の層２６、２８及び３０から成る積層を有する。
【０１３２】
本発明の一つの実施形態では、第１の電極１８は不活性（例えば、白金）である。第１の電極１８上の第１の層２６は、活性材料（例えば、ゲルマニウムセレニドＧｅＳｅ）の第１の層である。第１の層２６の上の第２の層２８は、電気化学的に活性な電極（例えば、銅）である。第２の層２８の上の第３の層３０は、活性材料の第２の層（例えば、ゲルマニウムセレニドＧｅＳｅから成る別の層）である。第３の層の上の第２の電極２０は、又もや不活性な電極（例えば、白金）である。
【０１３３】
本発明の別の実施形態では、それと異なる順番の積層が規定される。第１の電極１８は、電気化学的に活性な電極（例えば、銅）である。第１の電極１８の上の第１の層２６は、活性材料（例えば、ゲルマニウムセレニド）の第１の層である。第１の層２６の上の第２の層２８は、不活性電極（例えば、白金）である。第２の層２８の上の第３の層３０は、活性材料（例えば、ゲルマニウムセレニド）の第２の層である。第３の層の上の第２の電極２０は、電気化学的に活性な電極（例えば、銅）である。
【０１３４】
両方の実施形態において、この抵抗型メモリ素子２２の積層の等価回路図を図１ｃの右図で図示される通り、少なくとも機能的に同一の２つのメモリセル３４，３６を有する直列接続構成３２と看做すことができる。これら２つの抵抗型メモリセル３４と３６は、直列に接続されているが、電気的には互いに逆並列の方向を向いている。それらは逆直列に接続されている。第１のメモリセル３４は、第１の電極１８、第１の層２６及び第２の層２８を有する。第２のメモリセル３６は、第２の層２８、第３の層３０及び第２の電極２０を有する。各メモリ素子２２は、メモリセル以外に更に別の能動スイッチ素子を含まない受動バイポーラスイッチング抵抗型メモリ素子３８である。
【０１３５】
全く電圧を印加されないか、或いは書込電圧を印加されると、如何なる場合でも、各メモリ素子２２は、電気抵抗が高い状態となる。
【０１３６】
メモリマトリックスは、有利には、ＣＭＯＳ技術とナノエレクトロニクスのハイブリッド方式で実現される。そのために、ナノエレクトロニクス・メモリマトリックスがＣＭＯＳ論理回路に取り付けられる。それが占有面積及びスケーラビリティと関連する場合、ワード線とビット線が交差する受動メモリマトリックスは、ナノエレクトロニクス・メモリを実現する最も効果的な選択肢である。ワード線１４とビット線１６の各交点２４は、最小セルサイズ４Ｆ2 のメモリ素子２２を形成し、ここで、Ｆは最小フィーチャサイズである。メモリセル自体を除いて能動スイッチ素子が無いことが、メモリマトリックスを完全に受動型にしている。
【０１３７】
図１２は、本発明の動機となった受動メモリマトリックスでの寄生電流の問題を図解している。各ワード線１４は、単一の抵抗型メモリ素子２２を介してのみ、各ビット線１６と直に接続されている。しかし、メモリマトリックス内では、これらのワード線とこれらのビット線は、それぞれ少なくとも１つの別のワード線及び／又はビット線と多数の別の抵抗型メモリ素子とを含む様々な寄生電流経路５８，６０によって繋がっている。従来技術によるメモリ素子では、読出電圧ＶR の印加によって実現可能な、アドレス指定されたメモリ素子の状態０と１の間の電圧差は、メモリマトリックスのサイズが大きい程急速に減少するとともに、メモリマトリックスに書き込まれるビットパターンに大きく左右される。最悪の場合のシナリオでは、電圧差は、メモリ素子が８×８個だけの配列構成において、既に供給電圧のちょうど１０％となってしまう。電圧差及びビットパターンへの依存性を低くすると、電圧差の検出に大きな増幅器が必要となり、メモリマトリックスの使用範囲を少数のメモリ素子に限定するとともに、同じくアクセス時間も制限してしまう。読出し時にも書込み時にも生じる寄生電流経路による静的電力損失が別の問題である。
【０１３８】
図１３は、メモリマトリックスのメモリ素子２２に情報を書き込む場合に、アドレス指定されていないメモリ素子の影響を防止する２／３電圧スキームの実施例を図示している。アドレス指定されたメモリ素子を介してのみ、全体の書込電圧Ｖwrが降下する。それ以外の全てのメモリ素子を介した電圧降下は、１／３Ｖwrに制限される。
【０１３９】
図１４は、本発明によるメモリ素子のＩ−Ｖ特性曲線を図示している。この特性曲線は、図１ｃの特性曲線と同様である。しかし、図１ｃとは異なり、理想的なメモリ素子で計算した特性曲線ではなく、ゲルマニウムセレニドから成る実際に実現したメモリ素子で測定した特性曲線である。
【０１４０】
測定の開始時（領域Ｃ１）には、メモリ素子のメモリセルＡが状態Ａ０に有り、メモリセルＢが状態Ｂ１に有る。直列接続構成のために、全抵抗は高い。第１の正の切換閾値Ｖth,1に達して、メモリセルＡが抵抗が低い状態Ａ１に切り換わるまで、ほぼ全体の電圧がメモリセルＡを介して降下する。メモリセルＢは状態Ｂ１のままであり、従って、同様に低い抵抗を有するので、範囲Ｃ２では、メモリ素子の全抵抗は小さい。電圧が第２の正の切換閾値Ｖth,2に達すると、メモリセルＢが、抵抗が高い状態Ｂ０に切り換わる。従って、範囲Ｃ３では、メモリ素子の全抵抗が再び高くなる。ここで、電圧が再びゼロの方向へ減少した場合、メモリセルＡは状態Ａ１のままであり、メモリセルＢは状態Ｂ０のままである（範囲Ｃ４）。そして、電圧が負になった場合も、当初は何ら変わらない（範囲Ｃ５）。第１の負の切換閾値−Ｖth,1に達した場合に、漸くメモリセルＢが状態Ｂ１に切り換わり、メモリセルＢを介して、ほぼ全体の電圧が降下する。メモリセルＡは状態Ａ１のままなので、メモリ素子の全抵抗は低い（範囲Ｃ６）。電圧が更に負になり、第２の負の切換閾値−Ｖth,2に達すると、メモリセルＡが状態Ａ０に切り換わり、メモリ素子の全抵抗は再び高くなる（範囲Ｃ７及び範囲Ｃ８）。
【０１４１】
図１５は、本発明によるメモリマトリックス内の本発明によるメモリ素子に印加できる一連の電圧パルスの例とその電圧パルスによってメモリ素子を通して流れる電流を図示している（ｉ）。また、そのような電圧パルスがメモリマトリックスのアドレス指定されていないメモリ素子に作用する寄生電圧とその寄生電圧によってアドレス指定されていないメモリ素子を通して流れる寄生電流とを図示している（ｉｉ）。図１４において、閾値Ｖth,1は、それぞれメモリ素子の第１のメモリセルＡを切り換えるために最低限必要な電圧の大きさである。従って、閾値Ｖth,1は、読出電圧ＶR に関する最小値である。閾値Ｖth,2は、メモリ素子の第２のメモリセルＢも切り換えるのに必要な電圧の大きさである。全体としてメモリ素子を状態０と１の間で切り換えるためには、それぞれメモリセルＡとＢの両方を切り換えなければならない。図１４では、状態０に切り換えるために、書込電圧Ｖ0 ≧Ｖth,2が必要であり、状態１に切り換えるために、書込電圧Ｖ1 ≦−Ｖth,2が必要である。
【０１４２】
アドレス指定されたメモリ素子の状態０から始めて、メモリ素子は、読み出され（ａ）、状態１に移行し（ｂ）、読み出され（ｃ）、再び状態１を書き込まれ（ｄ）、メモリ素子が状態０に移行し（ｅ）、最後に読み出されている（ｆ）。読み出しの際、メモリ素子がその前に状態１だった場合にのみ、それと関連する読出電流がそれぞれ流れる。アドレス指定されていないメモリ素子を介して降下する電圧は、メモリセルＡ又はＢを切り換えることができるには小さ過ぎる。従って、アドレス指定されていない全てのメモリ素子の状態は変わらない（ｇ）。
【０１４３】
また、本発明は、前述した複数の受動バイポーラスイッチング抵抗型メモリ素子に情報を書き込む方法に関する。その方法では、以下の工程が実行される。
・セルを第１の状態に切り換えるために、そのセルに第１の極性の書込パルスを印加する。
・それに続いて、そのセルに同じ極性、さもなければ逆の極性の書込電圧パルスを印加する。
【０１４４】
この場合、各書込パルスの電圧は、絶対値で、メモリ素子のメモリセルＡとＢの両方を切り換えるのに必要な閾値Ｖth,2を上回る。
【０１４５】
また、本発明は、複数のバイポーラ抵抗スイッチング型メモリ素子、特に、本発明によるバイポーラ抵抗スイッチング型メモリ素子に記憶された情報を読み出す方法に関する。その方法では、以下の工程が実行される。
・メモリ素子を第１の状態に切り換えるための第１の極性の書込パルスをメモリ素子に印加する。
・それに続いて、メモリ素子の１つに読出電圧を印加し、それにより生じる読出電流を測定する。
【０１４６】
この場合、書込パルスの電圧は、絶対値で、メモリ素子のメモリセルＡとＢの両方を切り換えるのに必要な閾値Ｖth,2を上回る。この読出電圧は閾値Ｖth,2よりも小さい、この読出電圧、有利には、閾値Ｖth,1よりも大きい。
【特許請求の範囲】
【請求項１】
少なくとも第１の安定な状態０と第２の安定な状態１を有するメモリ素子であって、第１の書込電圧Ｖ0 の印加によって状態０に移行可能であり、第２の書込電圧Ｖ1 の印加によって状態１に移行可能であり、これら２つの状態０と１は、これらの書込電圧Ｖ0 及びＶ1 よりも絶対値が小さい読出電圧ＶR を印加した場合にメモリ素子の電気抵抗値が異なることで表されるメモリ素子において、
このメモリ素子が、少なくとも２つのメモリセルＡとＢの直列接続構成を備えており、これらのメモリセルＡとＢが、それぞれ電気抵抗が高い方の安定な状態Ａ０又はＢ０と、電気抵抗が低い方の安定な状態Ａ１又はＢ１とを有することを特徴とするメモリ素子。
【請求項２】
メモリセルＡとＢが、状態Ａ１とＢ０の組合せでメモリ素子の状態０を符号化し、状態Ａ０とＢ１の組合せでメモリ素子の状態１を符号化するように接続されていることを特徴とする請求項１に記載のメモリ素子。
【請求項３】
読出電圧ＶR が状態Ａ１を設定するとともに、メモリセルＢの状態を変えないように、メモリセルＡとＢ及び読出電圧ＶR の大きさが規定されていることを特徴とする請求項２に記載のメモリ素子。
【請求項４】
書込電圧Ｖ0 とＶ1 の符号が異なることを特徴とする請求項１〜３のいずれか一項に記載のメモリ素子。
【請求項５】
本メモリ素子がバイポーラスイッチング型メモリ素子として構成されていることを特徴とする請求項１〜４のいずれか一項に記載のメモリ素子。
【請求項６】
メモリセルＡとＢが、それぞれ線形バイポーラ抵抗スイッチング型材料から構成されていることを特徴とする請求項１〜５のいずれか一項に記載のメモリ素子。
【請求項７】
メモリセルＡとＢの少なくとも一方が、電気抵抗が可変の活性材料として、二酸化ケイ素、メチルシルセスキオキサン、メチル化−水素化シルセスキオキサン、酸化タングステン、ゲルマニウムセレニド、二酸化チタン及びチタン酸ストロンチウムの中の一つ以上を含むことを特徴とする請求項１〜６のいずれか一項に記載のメモリ素子。
【請求項８】
メモリセルＡとＢが逆直列に接続されていることを特徴とする請求項１〜７のいずれか一項に記載のメモリ素子。
【請求項９】
メモリセルＡとＢが、状態Ａ０とＢ０又は状態Ａ１とＢ１において、それぞれ公称値で同じ電気抵抗値を有することを特徴とする請求項８に記載のメモリ素子。
【請求項１０】
メモリセルＡとＢの少なくとも一方の電気抵抗が、状態Ａ０から状態Ａ１への移行時又は状態Ｂ０から状態Ｂ１への移行時に１０〜１０8 倍、有利には、１０2 〜１０6 倍変化するように、メモリセルＡとＢの大きさが規定されていることを特徴とする請求項１〜９のいずれか一項に記載のメモリ素子。
【請求項１１】
メモリセルＡとＢの少なくとも一方の電気抵抗が、状態Ａ０から状態Ａ１への移行時又は状態Ｂ０から状態Ｂ１への移行時に１０3 〜１０5 倍変化することを特徴とする請求項１０に記載のメモリ素子。
【請求項１２】
本メモリ素子が、金属性、半導電性又は導電性の酸化物の第１の電極と、電気抵抗が可変の活性材料の第１の層と、金属性、半導電性又は導電性の酸化物の第２の電極と、電気抵抗が可変の活性材料の別の層と、金属性、半導電性又は導電性の酸化物の第３の電極とから成る積層体として構成されていることを特徴とする請求項１〜１１のいずれか一項に記載のメモリ素子。
【請求項１３】
少なくとも第２の電極の金属が、第１の電極と第３の電極の中の一つ以上の材料と異なっていることを特徴とする請求項１２に記載のメモリ素子。
【請求項１４】
少なくとも第２の電極の金属が、第１及び第３の電極の金属よりも貴金属性が大きいか、或いは卑金属性が大きいことを特徴とする請求項１３に記載のメモリ素子。
【請求項１５】
該電極の少なくとも１つが、Ａｕ、Ｃｕ、Ａｇ、Ｐｔ、Ｗ、Ｔｉ、Ａｌ、Ｎｉ、ＴｉＮ、Ｐｄ、Ｉｒ、Ｏｓ、ＩｒＯ2 、ＲｕＯ2 、ＳｒＲｕＯ3 、多結晶シリコンから成る群の中の一つの材料を含むことを特徴とする請求項１２〜１４のいずれか一項に記載のメモリ素子。
【請求項１６】
メモリセルＡ及びＢの少なくとも一方が、２つの電極から成り、これらの電極の共通の境界面に、活性材料として、電荷キャリア濃度が変化する区域が形成されていることを特徴とする請求項１〜１５のいずれか一項に記載のメモリ素子。
【請求項１７】
一方の電極の材料が、ドーピングされた三元金属酸化物であり、他方の電極の材料が金属であることを特徴とする請求項１６に記載のメモリ素子。
【請求項１８】
別の抵抗Ｒが、メモリセルＡ及びＢと直列に接続されるか、或いはメモリセルＡ及びＢの少なくとも一方に挿入されていることを特徴とする請求項１〜１７のいずれか一項に記載のメモリ素子。
【請求項１９】
メモリセルＡ及びＢの少なくとも一方の正と負の切換閾値が絶対値で一致するように、抵抗Ｒの大きさが規定されていることを特徴とする請求項１８に記載のメモリ素子。
【請求項２０】
メモリセルの少なくとも一方が、活性材料としてイオン伝導性材料を含むことを特徴とする請求項１〜１９のいずれか一項に記載のメモリ素子。
【請求項２１】
メモリセルの少なくとも一方が、活性材料としてＧｅＳｅ又はＭＳＱを含むことを特徴とする請求項１〜２０のいずれか一項に記載のメモリ素子。
【請求項２２】
請求項１〜２１のいずれか一項に記載の少なくとも２つのメモリ素子Ｐ及びＱから成る積層体において、メモリ素子Ｐの極が、外部配線のためにアクセス可能な電気コンタクトＯを介してメモリ素子Ｑの極と接続されていることを特徴とする積層体。
【請求項２３】
多数のワード線と、それらのワード線と交差する多数のビット線とが導電路として構成されたメモリマトリックスにおいて、これらのワード線とビット線の交差位置に、請求項１〜２１のいずれか一項に記載のメモリ素子又は請求項２２に記載の積層体が配置されていることを特徴とするメモリマトリックス。
【請求項２４】
ワード線とビット線の中の一つ以上が互いに平行に延びていることを特徴とする請求項２３に記載のメモリマトリックス。
【請求項２５】
各ワード線と各ビット線が、高々１箇所で互いに交差していることを特徴とする請求項２３又は２４に記載のメモリマトリックス。
【請求項２６】
ワード線とビット線が、各交差位置で、それぞれ高々１つのメモリ素子又は積層体と導電接続されていることを特徴とする請求項２３〜２５のいずれか一項に記載のメモリマトリックス。
【請求項２７】
ワード線とビット線の間の各交差位置に、高々１つのメモリ素子又は積層体が接続されていることを特徴とする請求項２３〜２６のいずれか一項に記載のメモリマトリックス。
【請求項２８】
本メモリマトリックスが３次元のメモリマトリックスとして構成されていることを特徴とする請求項２３〜２７のいずれか一項に記載のメモリマトリックス。
【請求項２９】
請求項１〜２８のいずれか一項に記載のメモリ素子、積層体又はメモリマトリックスの動作方法において、
少なくとも１つのメモリ素子に読出電圧ＶR を印加し、この読出電圧ＶR が、絶対値で、メモリ素子のメモリセルＡ又はＢの一方を状態Ａ０又はＢ０から状態Ａ１又はＢ１に切り換えるために必要な第１の閾値よりも大きく、この読出電圧ＶR が、絶対値で、メモリ素子の他方のメモリセルＡ又はＢを状態Ａ１又はＢ１から状態Ａ０又はＢ０に切り換えるために必要な第２の閾値よりも小さいことを特徴とする方法。
【請求項３０】
請求項１〜２８のいずれか一項に記載のメモリ素子、積層体又はメモリマトリックスの動作方法において、メモリ素子への読出電圧ＶR の印加によって読み出された情報が、それに続き、そのメモリ素子に改めて記憶されることを特徴とする方法。
【請求項３１】
請求項１〜２８のいずれか一項に記載のメモリ素子、積層体又はメモリマトリックスの動作方法において、書込電圧Ｖ0 と書込電圧Ｖ1 の中の一つ以上を印加した場合のメモリ素子、積層体又はメモリマトリックスを通して流れる電流の時間推移が評価されることを特徴とする方法。
【請求項３２】
メモリ素子、積層体又はメモリマトリックスを通して流れる電流における短いパルスの発生が、切換プロセスが成功したことの確認と書込電圧を印加する前のメモリ素子の状態に関する情報の中の一つ以上として評価されることを特徴とする請求項３１に記載の方法。
【請求項３３】
書込サイクルを繰り返した場合のメモリ素子、積層体又はメモリマトリックスを通して流れる電流の時間推移における変化が、メモリ素子の劣化の開始に関する指標として評価されることを特徴とする請求項３１又は３２に記載の方法。
【請求項３４】
書込電圧Ｖ0 、書込電圧Ｖ1 及び読出電圧ＶR の中の一つ以上の一部が、それぞれワード線及びビット線を介して印加されることを特徴とする請求項２９〜３３のいずれか一項に記載の方法。
【請求項３５】
１つのメモリ素子に書込電圧Ｖ0 、書込電圧Ｖ1 及び読出電圧ＶR の中の一つ以上を印加する場合に、少なくとも１つの別のメモリ素子に異なる符号の電圧を印加することを特徴とする請求項２９〜３４のいずれか一項に記載の方法。
【請求項３６】
それぞれ少なくとも安定な状態０及び安定な状態１を有する少なくとも２つのメモリ素子Ｐ及びＱから成る配列構成において２つの変数Ｋ及びＬの論理演算の真理値を決定する方法であって、メモリ素子ＰとＱが、それぞれ第１の書込電圧Ｖ0 を印加することによって状態０に移行可能であり、第２の書込電圧Ｖ1 を印加することによって状態１に移行可能であり、変数Ｋ及びＬが、それぞれ真理値０及び１に割り当てられた２つの電圧レベルの形で実現され、これら２つの電圧レベルの差が、絶対値で、少なくともメモリ素子Ｐ及びＱの書込電圧Ｖ0 及びＶ1 と同じ大きさである方法において、本方法が、
・メモリ素子Ｐの２つの極Ｐ1 ，Ｐ2 の中の少なくとも一方に、変数Ｋの電圧レベルを印加する工程と、
・メモリ素子Ｑの２つの極Ｑ1 ，Ｑ2 の中の少なくとも一方に、変数Ｌの電圧レベルを印加する方工程と
を有することを特徴とする方法。
【請求項３７】
該２つの電圧レベルの中の少なくとも一方が、絶対値で、少なくともメモリ素子Ｐ及びＱの書込電圧Ｖ0 及びＶ1 と同じ大きさであることを特徴とする請求項３６に記載の方法。
【請求項３８】
メモリ素子Ｐ及びＱの２つの状態０及び１は、絶対値で書込電圧Ｖ0 及びＶ1 よりも小さい読出電圧ＶR を印加した場合にメモリ素子Ｐ及びＱの電気抵抗値が異なることで表されることを特徴とする請求項３６又は３７に記載の方法。
【請求項３９】
請求項１〜２１のいずれか一項に記載のメモリ素子をメモリ素子Ｐ及びＱとして選択することを特徴とする請求項３６〜３８のいずれか一項に記載の方法。
【請求項４０】
メモリ素子Ｐ及びＱの少なくとも一方に、それに対応する読出電圧ＶR を印加することを特徴とする請求項３８又は３９に記載の方法。
【請求項４１】
変数Ｋ及びＬの電圧レベルをメモリ素子Ｐ及びＱの極に印加した後、メモリ素子ＰとＱの両方に対して読出電圧ＶR として作用する電圧をメモリ素子ＰとＱの並列接続構成に印加することを特徴とする請求項３６〜４０のいずれか一項に記載の方法。
【請求項４２】
変数Ｋ及びＬの電圧レベルをメモリ素子Ｐ及びＱの極に印加した場合に配列構成を通して流れる電流の時間推移が、論理演算の真理値を決定するために評価されることを特徴とする請求項３６〜４１のいずれか一項に記載の方法。
【請求項４３】
公称値で書込電圧Ｖ0 ，Ｖ1 及び読出電圧ＶR が同じであるメモリ素子ＰとＱを選択することを特徴とする請求項３６〜４２のいずれか一項に記載の方法。
【請求項４４】
メモリ素子ＰとＱから成る請求項２２に記載の積層体と請求項２３〜２８のいずれか一項に記載のメモリマトリックスの中の一つ以上をメモリ素子から成る配列構成として選択することを特徴とする請求項３６〜４３のいずれか一項に記載の方法。
【請求項４５】
極性が異なるメモリ素子ＰとＱをそれぞれ変数Ｋの電圧レベルと変数Ｌの電圧レベルの間に接続することを特徴とする請求項３６〜４４のいずれか一項に記載の方法。
【請求項４６】
変数Ｋ及びＬの電圧レベルを印加する前に、両方のメモリ素子ＰとＱを所定の状態に初期化することを特徴とする請求項３６〜４５のいずれか一項に記載の方法。
【請求項１】
少なくとも第１の安定な状態０と第２の安定な状態１を有するメモリ素子であって、第１の書込電圧Ｖ0 の印加によって状態０に移行可能であり、第２の書込電圧Ｖ1 の印加によって状態１に移行可能であり、これら２つの状態０と１は、これらの書込電圧Ｖ0 及びＶ1 よりも絶対値が小さい読出電圧ＶR を印加した場合にメモリ素子の電気抵抗値が異なることで表されるメモリ素子において、
このメモリ素子が、少なくとも２つのメモリセルＡとＢの直列接続構成を備えており、これらのメモリセルＡとＢが、それぞれ電気抵抗が高い方の安定な状態Ａ０又はＢ０と、電気抵抗が低い方の安定な状態Ａ１又はＢ１とを有することを特徴とするメモリ素子。
【請求項２】
メモリセルＡとＢが、状態Ａ１とＢ０の組合せでメモリ素子の状態０を符号化し、状態Ａ０とＢ１の組合せでメモリ素子の状態１を符号化するように接続されていることを特徴とする請求項１に記載のメモリ素子。
【請求項３】
読出電圧ＶR が状態Ａ１を設定するとともに、メモリセルＢの状態を変えないように、メモリセルＡとＢ及び読出電圧ＶR の大きさが規定されていることを特徴とする請求項２に記載のメモリ素子。
【請求項４】
書込電圧Ｖ0 とＶ1 の符号が異なることを特徴とする請求項１〜３のいずれか一項に記載のメモリ素子。
【請求項５】
本メモリ素子がバイポーラスイッチング型メモリ素子として構成されていることを特徴とする請求項１〜４のいずれか一項に記載のメモリ素子。
【請求項６】
メモリセルＡとＢが、それぞれ線形バイポーラ抵抗スイッチング型材料から構成されていることを特徴とする請求項１〜５のいずれか一項に記載のメモリ素子。
【請求項７】
メモリセルＡとＢの少なくとも一方が、電気抵抗が可変の活性材料として、二酸化ケイ素、メチルシルセスキオキサン、メチル化−水素化シルセスキオキサン、酸化タングステン、ゲルマニウムセレニド、二酸化チタン及びチタン酸ストロンチウムの中の一つ以上を含むことを特徴とする請求項１〜６のいずれか一項に記載のメモリ素子。
【請求項８】
メモリセルＡとＢが逆直列に接続されていることを特徴とする請求項１〜７のいずれか一項に記載のメモリ素子。
【請求項９】
メモリセルＡとＢが、状態Ａ０とＢ０又は状態Ａ１とＢ１において、それぞれ公称値で同じ電気抵抗値を有することを特徴とする請求項８に記載のメモリ素子。
【請求項１０】
メモリセルＡとＢの少なくとも一方の電気抵抗が、状態Ａ０から状態Ａ１への移行時又は状態Ｂ０から状態Ｂ１への移行時に１０〜１０8 倍、有利には、１０2 〜１０6 倍変化するように、メモリセルＡとＢの大きさが規定されていることを特徴とする請求項１〜９のいずれか一項に記載のメモリ素子。
【請求項１１】
メモリセルＡとＢの少なくとも一方の電気抵抗が、状態Ａ０から状態Ａ１への移行時又は状態Ｂ０から状態Ｂ１への移行時に１０3 〜１０5 倍変化することを特徴とする請求項１０に記載のメモリ素子。
【請求項１２】
本メモリ素子が、金属性、半導電性又は導電性の酸化物の第１の電極と、電気抵抗が可変の活性材料の第１の層と、金属性、半導電性又は導電性の酸化物の第２の電極と、電気抵抗が可変の活性材料の別の層と、金属性、半導電性又は導電性の酸化物の第３の電極とから成る積層体として構成されていることを特徴とする請求項１〜１１のいずれか一項に記載のメモリ素子。
【請求項１３】
少なくとも第２の電極の金属が、第１の電極と第３の電極の中の一つ以上の材料と異なっていることを特徴とする請求項１２に記載のメモリ素子。
【請求項１４】
少なくとも第２の電極の金属が、第１及び第３の電極の金属よりも貴金属性が大きいか、或いは卑金属性が大きいことを特徴とする請求項１３に記載のメモリ素子。
【請求項１５】
該電極の少なくとも１つが、Ａｕ、Ｃｕ、Ａｇ、Ｐｔ、Ｗ、Ｔｉ、Ａｌ、Ｎｉ、ＴｉＮ、Ｐｄ、Ｉｒ、Ｏｓ、ＩｒＯ2 、ＲｕＯ2 、ＳｒＲｕＯ3 、多結晶シリコンから成る群の中の一つの材料を含むことを特徴とする請求項１２〜１４のいずれか一項に記載のメモリ素子。
【請求項１６】
メモリセルＡ及びＢの少なくとも一方が、２つの電極から成り、これらの電極の共通の境界面に、活性材料として、電荷キャリア濃度が変化する区域が形成されていることを特徴とする請求項１〜１５のいずれか一項に記載のメモリ素子。
【請求項１７】
一方の電極の材料が、ドーピングされた三元金属酸化物であり、他方の電極の材料が金属であることを特徴とする請求項１６に記載のメモリ素子。
【請求項１８】
別の抵抗Ｒが、メモリセルＡ及びＢと直列に接続されるか、或いはメモリセルＡ及びＢの少なくとも一方に挿入されていることを特徴とする請求項１〜１７のいずれか一項に記載のメモリ素子。
【請求項１９】
メモリセルＡ及びＢの少なくとも一方の正と負の切換閾値が絶対値で一致するように、抵抗Ｒの大きさが規定されていることを特徴とする請求項１８に記載のメモリ素子。
【請求項２０】
メモリセルの少なくとも一方が、活性材料としてイオン伝導性材料を含むことを特徴とする請求項１〜１９のいずれか一項に記載のメモリ素子。
【請求項２１】
メモリセルの少なくとも一方が、活性材料としてＧｅＳｅ又はＭＳＱを含むことを特徴とする請求項１〜２０のいずれか一項に記載のメモリ素子。
【請求項２２】
請求項１〜２１のいずれか一項に記載の少なくとも２つのメモリ素子Ｐ及びＱから成る積層体において、メモリ素子Ｐの極が、外部配線のためにアクセス可能な電気コンタクトＯを介してメモリ素子Ｑの極と接続されていることを特徴とする積層体。
【請求項２３】
多数のワード線と、それらのワード線と交差する多数のビット線とが導電路として構成されたメモリマトリックスにおいて、これらのワード線とビット線の交差位置に、請求項１〜２１のいずれか一項に記載のメモリ素子又は請求項２２に記載の積層体が配置されていることを特徴とするメモリマトリックス。
【請求項２４】
ワード線とビット線の中の一つ以上が互いに平行に延びていることを特徴とする請求項２３に記載のメモリマトリックス。
【請求項２５】
各ワード線と各ビット線が、高々１箇所で互いに交差していることを特徴とする請求項２３又は２４に記載のメモリマトリックス。
【請求項２６】
ワード線とビット線が、各交差位置で、それぞれ高々１つのメモリ素子又は積層体と導電接続されていることを特徴とする請求項２３〜２５のいずれか一項に記載のメモリマトリックス。
【請求項２７】
ワード線とビット線の間の各交差位置に、高々１つのメモリ素子又は積層体が接続されていることを特徴とする請求項２３〜２６のいずれか一項に記載のメモリマトリックス。
【請求項２８】
本メモリマトリックスが３次元のメモリマトリックスとして構成されていることを特徴とする請求項２３〜２７のいずれか一項に記載のメモリマトリックス。
【請求項２９】
請求項１〜２８のいずれか一項に記載のメモリ素子、積層体又はメモリマトリックスの動作方法において、
少なくとも１つのメモリ素子に読出電圧ＶR を印加し、この読出電圧ＶR が、絶対値で、メモリ素子のメモリセルＡ又はＢの一方を状態Ａ０又はＢ０から状態Ａ１又はＢ１に切り換えるために必要な第１の閾値よりも大きく、この読出電圧ＶR が、絶対値で、メモリ素子の他方のメモリセルＡ又はＢを状態Ａ１又はＢ１から状態Ａ０又はＢ０に切り換えるために必要な第２の閾値よりも小さいことを特徴とする方法。
【請求項３０】
請求項１〜２８のいずれか一項に記載のメモリ素子、積層体又はメモリマトリックスの動作方法において、メモリ素子への読出電圧ＶR の印加によって読み出された情報が、それに続き、そのメモリ素子に改めて記憶されることを特徴とする方法。
【請求項３１】
請求項１〜２８のいずれか一項に記載のメモリ素子、積層体又はメモリマトリックスの動作方法において、書込電圧Ｖ0 と書込電圧Ｖ1 の中の一つ以上を印加した場合のメモリ素子、積層体又はメモリマトリックスを通して流れる電流の時間推移が評価されることを特徴とする方法。
【請求項３２】
メモリ素子、積層体又はメモリマトリックスを通して流れる電流における短いパルスの発生が、切換プロセスが成功したことの確認と書込電圧を印加する前のメモリ素子の状態に関する情報の中の一つ以上として評価されることを特徴とする請求項３１に記載の方法。
【請求項３３】
書込サイクルを繰り返した場合のメモリ素子、積層体又はメモリマトリックスを通して流れる電流の時間推移における変化が、メモリ素子の劣化の開始に関する指標として評価されることを特徴とする請求項３１又は３２に記載の方法。
【請求項３４】
書込電圧Ｖ0 、書込電圧Ｖ1 及び読出電圧ＶR の中の一つ以上の一部が、それぞれワード線及びビット線を介して印加されることを特徴とする請求項２９〜３３のいずれか一項に記載の方法。
【請求項３５】
１つのメモリ素子に書込電圧Ｖ0 、書込電圧Ｖ1 及び読出電圧ＶR の中の一つ以上を印加する場合に、少なくとも１つの別のメモリ素子に異なる符号の電圧を印加することを特徴とする請求項２９〜３４のいずれか一項に記載の方法。
【請求項３６】
それぞれ少なくとも安定な状態０及び安定な状態１を有する少なくとも２つのメモリ素子Ｐ及びＱから成る配列構成において２つの変数Ｋ及びＬの論理演算の真理値を決定する方法であって、メモリ素子ＰとＱが、それぞれ第１の書込電圧Ｖ0 を印加することによって状態０に移行可能であり、第２の書込電圧Ｖ1 を印加することによって状態１に移行可能であり、変数Ｋ及びＬが、それぞれ真理値０及び１に割り当てられた２つの電圧レベルの形で実現され、これら２つの電圧レベルの差が、絶対値で、少なくともメモリ素子Ｐ及びＱの書込電圧Ｖ0 及びＶ1 と同じ大きさである方法において、本方法が、
・メモリ素子Ｐの２つの極Ｐ1 ，Ｐ2 の中の少なくとも一方に、変数Ｋの電圧レベルを印加する工程と、
・メモリ素子Ｑの２つの極Ｑ1 ，Ｑ2 の中の少なくとも一方に、変数Ｌの電圧レベルを印加する方工程と
を有することを特徴とする方法。
【請求項３７】
該２つの電圧レベルの中の少なくとも一方が、絶対値で、少なくともメモリ素子Ｐ及びＱの書込電圧Ｖ0 及びＶ1 と同じ大きさであることを特徴とする請求項３６に記載の方法。
【請求項３８】
メモリ素子Ｐ及びＱの２つの状態０及び１は、絶対値で書込電圧Ｖ0 及びＶ1 よりも小さい読出電圧ＶR を印加した場合にメモリ素子Ｐ及びＱの電気抵抗値が異なることで表されることを特徴とする請求項３６又は３７に記載の方法。
【請求項３９】
請求項１〜２１のいずれか一項に記載のメモリ素子をメモリ素子Ｐ及びＱとして選択することを特徴とする請求項３６〜３８のいずれか一項に記載の方法。
【請求項４０】
メモリ素子Ｐ及びＱの少なくとも一方に、それに対応する読出電圧ＶR を印加することを特徴とする請求項３８又は３９に記載の方法。
【請求項４１】
変数Ｋ及びＬの電圧レベルをメモリ素子Ｐ及びＱの極に印加した後、メモリ素子ＰとＱの両方に対して読出電圧ＶR として作用する電圧をメモリ素子ＰとＱの並列接続構成に印加することを特徴とする請求項３６〜４０のいずれか一項に記載の方法。
【請求項４２】
変数Ｋ及びＬの電圧レベルをメモリ素子Ｐ及びＱの極に印加した場合に配列構成を通して流れる電流の時間推移が、論理演算の真理値を決定するために評価されることを特徴とする請求項３６〜４１のいずれか一項に記載の方法。
【請求項４３】
公称値で書込電圧Ｖ0 ，Ｖ1 及び読出電圧ＶR が同じであるメモリ素子ＰとＱを選択することを特徴とする請求項３６〜４２のいずれか一項に記載の方法。
【請求項４４】
メモリ素子ＰとＱから成る請求項２２に記載の積層体と請求項２３〜２８のいずれか一項に記載のメモリマトリックスの中の一つ以上をメモリ素子から成る配列構成として選択することを特徴とする請求項３６〜４３のいずれか一項に記載の方法。
【請求項４５】
極性が異なるメモリ素子ＰとＱをそれぞれ変数Ｋの電圧レベルと変数Ｌの電圧レベルの間に接続することを特徴とする請求項３６〜４４のいずれか一項に記載の方法。
【請求項４６】
変数Ｋ及びＬの電圧レベルを印加する前に、両方のメモリ素子ＰとＱを所定の状態に初期化することを特徴とする請求項３６〜４５のいずれか一項に記載の方法。
【図１ａ】
【図１ｂ】
【図１ｃ】
【図２】
【図３】
【図４】
【図５】
【図６ａ】
【図６ｂ】
【図７ａ）】
【図７ｂ）】
【図７ｃ）】
【図８ａ）】
【図８ｂ）】
【図８ｃ）】
【図９ａ）】
【図９ｂ）】
【図９ｃ）】
【図１０ａ）】
【図１０ｂ）】
【図１０ｃ）】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１ｂ】
【図１ｃ】
【図２】
【図３】
【図４】
【図５】
【図６ａ】
【図６ｂ】
【図７ａ）】
【図７ｂ）】
【図７ｃ）】
【図８ａ）】
【図８ｂ）】
【図８ｃ）】
【図９ａ）】
【図９ｂ）】
【図９ｃ）】
【図１０ａ）】
【図１０ｂ）】
【図１０ｃ）】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公表番号】特表２０１２−５２８４１９（Ｐ２０１２−５２８４１９Ａ）
【公表日】平成２４年１１月１２日（２０１２．１１．１２）
【国際特許分類】
【出願番号】特願２０１２−５１２１９９（Ｐ２０１２−５１２１９９）
【出願日】平成２２年５月８日（２０１０．５．８）
【国際出願番号】ＰＣＴ／ＤＥ２０１０／０００５１４
【国際公開番号】ＷＯ２０１０／１３６００７
【国際公開日】平成２２年１２月２日（２０１０．１２．２）
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．ＲＲＡＭ
【出願人】（３９００３５４４８）フォルシュングスツェントルム・ユーリッヒ・ゲゼルシャフト・ミット・ベシュレンクテル・ハフツング (100)
【Ｆターム（参考）】
【公表日】平成２４年１１月１２日（２０１２．１１．１２）
【国際特許分類】
【出願日】平成２２年５月８日（２０１０．５．８）
【国際出願番号】ＰＣＴ／ＤＥ２０１０／０００５１４
【国際公開番号】ＷＯ２０１０／１３６００７
【国際公開日】平成２２年１２月２日（２０１０．１２．２）
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．ＲＲＡＭ
【出願人】（３９００３５４４８）フォルシュングスツェントルム・ユーリッヒ・ゲゼルシャフト・ミット・ベシュレンクテル・ハフツング (100)
【Ｆターム（参考）】
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