メモリ試験装置
【課題】DBI機能を備えたメモリを試験することが可能なメモリ試験装置を実現する。
【解決手段】アドレス発生部からのアドレス信号、データ発生部からのデータ信号及び制御信号発生部からの制御信号をピン出力選択部で選択するメモリ試験装置において、データ発生部とピン出力選択部の間にあり、データ信号のデータと1サイクル前に出力したデータをビット比較すると共にこの比較結果に基づいてデータ信号を反転制御し、出力データ及び反転信号を出力するDBI生成部を有する。
【解決手段】アドレス発生部からのアドレス信号、データ発生部からのデータ信号及び制御信号発生部からの制御信号をピン出力選択部で選択するメモリ試験装置において、データ発生部とピン出力選択部の間にあり、データ信号のデータと1サイクル前に出力したデータをビット比較すると共にこの比較結果に基づいてデータ信号を反転制御し、出力データ及び反転信号を出力するDBI生成部を有する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、メモリを被試験対象デバイス(以下、DUT(Device Under Test)という)とするメモリ試験装置に関し、DBI(Data Bus Inversion)機能を備えたメモリを試験することが可能なメモリ試験装置に関する。
【背景技術】
【0002】
近年、メモリの高速化が進み、入出力データの転送速度が数Gbpsまで上がってきている。入出力データが数Gbpsになると消費電力が問題となってくる。
【0003】
一般に、CMOS(Complementary Metal Oxide Semiconductor)構造の半導体は入出力データが”0”(ローレベル)から”1”(ハイレベル)、若しくは、”1”(ハイレベル)から”0”(ローレベル)に変化することにより内部の消費電力が上がる。
【0004】
そこで、入出力データの変化率を抑え、消費電力を下げるDBI方式が検討されている。DBI方式とは、ライトデータ及びリードデータにおいて、1サイクル前のデータと現在のデータをビット比較して、変化したビット数が半分より多い場合にデータを反転する(以下、反転制御という)方式である。
【0005】
従来のメモリ試験装置に関連する先行技術文献としては次のようなものがある。
【0006】
【特許文献1】特開2004−348892号公報
【0007】
図8はこのような従来のメモリ試験装置を示す構成ブロック図である。DUT80は、被試験対象デバイスである。シーケンス制御部1はプログラムカウンタ信号を出力する。
【0008】
インストラクションメモリ2は、プログラムカウンタ信号が入力され、このプログラムカウンタ信号が指し示すアドレスに格納されているインストラクションと呼ばれるデータを出力する。
【0009】
アドレス発生部3は、インストラクションメモリ2からインストラクションが入力され、このインストラクションに従ってDUT80のアドレス信号を演算して出力する。データ発生部4は、インストラクションメモリ2からインストラクションが入力され、このインストラクションに従ってDUT80のデータ信号を演算して出力する。
【0010】
制御信号発生部5は、インストラクションメモリ2からインストラクションが入力され、このインストラクションに従ってDUT80の制御信号、すなわち、チップセレクト、ライトイネーブル、リードイネーブル等を出力する。
【0011】
アドレス発生部3、データ発生部4及び制御信号発生部5は発生部50を構成している。
【0012】
ピン出力選択部6は、メモリ試験装置のピン毎に備えられ、インストラクションメモリ2からインストラクションが入力される。そして、このインストラクションに従い、アドレス発生部3からのアドレス信号、データ発生部4からのデータ信号、若しくは、制御信号発生部5からの制御信号の中から1ビットを選択して出力する(以下、この選択された1ビットの信号をパターン信号という)。
【0013】
シーケンス制御部1、インストラクションメモリ2、ピン出力選択部6及び発生部50はパターン発生器60を構成している。
【0014】
波形整形部7は、ピン出力選択部6からパターン信号が入力され、DUT80に信号を出力する。期待値判定部8は、ピン出力選択部6からパターン信号、並びに、DUT80からの出力信号がそれぞれ入力される。
【0015】
波形整形部7及び期待値判定部8はピン毎に備えられ、ピンエレクトロニクス61を構成している。また、パターン発生器60及びピンエレクトロニクス61はメモリ試験装置70を構成している。
【0016】
図8に示す従来例の動作を説明する。まず、テスト開始前にインストラクションメモリにNOP(No Operation)やJUMP等のインストラクションに対応したデータがロードされる。テストが開始されると、テストプログラムに従い、パターン発生器60及びピンエレクトロニクス61の各種設定が行われる。
【0017】
そして、シーケンス制御部からプログラムカウンタ信号が出力され、インストラクションメモリ2へ入力される。インストラクションメモリ2は、このプログラムカウンタ信号が指し示すアドレスに格納されているインストラクションを出力する。
【0018】
このインストラクションに従って、アドレス発生部3でDUT80に印加するアドレスが演算され、データ発生部4でDUT80に印加するデータが演算される。同時に、制御信号発生部5でチップセレクト、ライトイネーブル、リードイネーブル等を発生する。
【0019】
テストプログラムには、テスタピンとDUT80のピンの対応が予め定義されている。ピン出力選択部6は、この定義に従ってアドレス信号、データ信号及び制御信号をそれぞれ該当するピンエレクトロニクス61へ振り分ける。
【0020】
波形整形部7は、パターン信号をテストプログラムで設定されている電圧レベル、波形フォーマット、エッジタイミング等に基づいて波形整形し、DUT80に出力する。波形フォーマットとは、NRZ(Non Return to Zero)やRZ(Return to Zero)等をいう。
【0021】
期待値判定部8は、DUT80からのデータ読み出し時に、テストプログラムで指定されたタイミングでパターン信号とDUT80の出力信号を比較して判定する。判定結果はメモリ試験装置70で内部処理される。
【0022】
この結果、ピン出力選択部6がインストラクションメモリ2からのインストラクションに従ってアドレス発生部3から出力されるアドレス信号、データ発生部4から出力されるデータ信号及び制御信号発生部5から出力される制御信号の中から1ビットを選択し、波形整形部7がDUT80へ出力、若しくは、期待値判定部8がデータ信号とDUT80からの出力信号を比較判定することにより、予めパターンデータを持つことなく、DUT80に印加するパターンをテストプログラムに従って発生することができるので、大容量メモリ等のデバイスを試験することが可能になる。
【0023】
図9はDBI機能を備えたメモリの(A)データ入力回路と(B)データ出力回路の構成ブロック図である。
【0024】
図9(A)においてフリップフロップ9はライトデータ(DQ)が入力され、フリップフロップ10はライトデータと共に送信されてくる反転信号(DBI)が入力される。排他的論理和回路11はフリップフロップ9の出力及びフリップフロップ10の出力がそれぞれ入力され、フリップフロップ12は排他的論理和回路11の出力が入力される。そして、フリップフロップ12の出力がライトデータとしてメモリのメモリセルに書き込まれる。
【0025】
実際は、ライトデータは複数ビット幅を持っており、フリップフロップ9もライトデータのビット幅に合わせて複数になる。また、排他的論理和回路11も各ビットに対して排他的論理和がとられ、フリップフロップ12もライトデータのビット幅に合わせて複数になる。
【0026】
また、図9(B)において比較判定部13はメモリのメモリセルから読み出されたリードデータ及び1サイクル前に出力されたリードデータ、すなわち、フリップフロップ15の出力がそれぞれ入力され、排他的論理和回路14はメモリのメモリセルから読み出されたリードデータ及び比較判定部13の出力がそれぞれ入力される。
【0027】
フリップフロップ15は排他的論理和回路14の出力が入力され、フリップフロップ15の出力はリードデータ(DQ)として出力される。フリップフロップ16は比較判定部13の出力が入力され、フリップフロップ16の出力は反転信号(DBI)として出力される。
【0028】
フリップフロップ9、フリップフロップ10、排他的論理和回路11、フリップフロップ12、比較判定部13、排他的論理和回路14、フリップフロップ15及びフリップフロップ16はメモリ90を構成している。
【0029】
また、データ入力回路(A)と同様に、比較判定部13へ入力されるメモリセルから読み出されたリードデータ及び1サイクル前に出力されたリードデータは複数ビット幅を持っており、排他的論理和回路14も各ビットに対して排他的論理和がとられる。フリップフロップ15もリードデータのビット幅に合わせて複数になる。
【0030】
図9に示すDBI機能を備えたメモリの動作を説明する。ライト時、DBI機能を備えたメモリコントローラ(図示せず)は1サイクル前に出力したライトデータと現在出力しようとしているライトデータをビット比較し、変化したビット数がビット幅の半分より多いか否かを判断する。
【0031】
もし、変化したビット数がビット幅の半分より多い場合には、メモリコントローラは現在出力しようとしているライトデータをビット反転して出力すると共に反転信号”1”を出力する。
【0032】
メモリ90の(A)データ入力回路は、ビット反転されたライトデータがDQ端子に入力され、反転信号がDBI端子に入力される。そして、排他的論理和回路11の一方の入力端子には反転信号の”1”が入力されるので、ライトデータはビット反転されてフリップフロップ12を介してメモリセルに書き込まれる。
【0033】
一方、変化したビット数がビット幅の半分より多くない場合には、メモリコントローラは現在出力しようとしているライトデータをビット反転せずに出力すると共に反転信号”0”を出力する。
【0034】
メモリ90の排他的論理和回路11の一方の入力端子には反転信号の”0”が入力されるので、ライトデータはビット反転されずにフリップフロップ12を介してメモリセルに書き込まれる。
【0035】
次に、リード時の動作を説明する。比較判定部13は1サイクル前に出力したリードデータと現在出力しようとしているリードデータをビット比較し、変化したビット数がビット幅の半分より多いか否かを判断する。
【0036】
もし、変化したビット数がビット幅の半分より多い場合には、比較判定部13は”1”を出力し、排他的論理和回路14でリードデータがビット反転される。そして、フリップフロップ15を介してビット反転されたリードデータが出力されると共にフリップフロップ16を介して反転信号”1”が出力される。
【0037】
メモリコントローラでは、リードデータと反転信号を受け取り、反転信号が”1”であるので、リードデータをビット反転して処理に用いる。
【0038】
一方、変化したビット数がビット幅の半分より多くない場合には、比較判定部13は”0”を出力し、排他的論理和回路14でリードデータはビット反転されない。そして、フリップフロップ15を介してリードデータが出力されると共にフリップフロップ16を介して反転信号”0”が出力される。
【0039】
メモリコントローラでは、リードデータと反転信号を受け取り、反転信号が”0”であるので、リードデータをビット反転せずにそのまま処理に用いる。
【0040】
この結果、ライト時にはDBI機能を備えたメモリコントローラが1サイクル前に出力したライトデータと現在出力しようとしているライトデータをビット比較し、変化したビット数がビット幅の半分より多い場合には、現在出力しようとしているライトデータをビット反転して出力すると共に反転信号”1”を出力し、リード時にはメモリ90が1サイクル前に出力したリードデータと現在出力しようとしているリードデータをビット比較し、変化したビット数がビット幅の半分より多い場合には、現在出力しようとしているリードデータをビット反転して出力すると共に反転信号”1”を出力することにより、メモリ90へ入力されるデータ及びメモリ90から出力されるデータのレベル変化が低減されるので、メモリ90の消費電力を抑えることが可能になる。
【発明の開示】
【発明が解決しようとする課題】
【0041】
しかし、図8に示す従来例では、DBI機能を備えていないため、DUT80に印加するデータ信号を反転制御することができないので、DBI機能を備えたメモリを試験することができないという問題があった。
従って本発明が解決しようとする課題は、DBI機能を備えたメモリを試験することが可能なメモリ試験装置を実現することにある。
【課題を解決するための手段】
【0042】
このような課題を達成するために、本発明のうち請求項1記載の発明は、
アドレス発生部からのアドレス信号、データ発生部からのデータ信号及び制御信号発生部からの制御信号をピン出力選択部で選択するメモリ試験装置において、
前記データ発生部と前記ピン出力選択部の間にあり、前記データ信号のデータと1サイクル前に出力したデータをビット比較すると共にこの比較結果に基づいて前記データ信号を反転制御し、出力データ及び反転信号を出力するDBI生成部を有することを特徴とする。
【0043】
請求項2記載の発明は、
アドレス発生部からのアドレス信号、データ発生部からのデータ信号及び制御信号発生部からの制御信号をピン出力選択部で選択するメモリ試験装置において、前記データ発生部と前記ピン出力選択部の間にあり、前記データ信号がn個1組(nは2以上の整数)の入力データに時系列分割されて入力され、1側入力データと1サイクル前に出力したn側出力データをビット比較すると共にこの比較結果に基づいて前記1側入力データ信号を反転制御し、1側出力データ及び1側反転信号を出力する第1のDBI回路と、前記1側入力データに時系列で続く(n−1)個の入力データ各々に対し、前記1側入力データが反転しない場合と反転した場合の2通りのDBI方式による出力データ及び反転信号を生成し、前記1側反転信号を選択制御信号として前記2通りのDBI方式による出力データ及び反転信号のうちどちらか一方を選択してn側出力データ及びn側反転信号を出力する(n−1)個の第2のDBI回路とから構成されるDBI生成部を有することを特徴とする。
【0044】
請求項3記載の発明は、
アドレス発生部からのアドレス信号、データ発生部からのデータ信号及び制御信号発生部からの制御信号をピン出力選択部で選択するメモリ試験装置において、前記データ発生部と前記ピン出力選択部の間にあり、前記データ信号がn個1組(nは2以上の整数)の入力データに時系列分割されて入力され、1側入力データと1サイクル前に出力したn側出力データをビット比較すると共にこの比較結果に基づいて前記1側入力データ信号を反転制御し、1側出力データ及び1側反転信号を出力する第1のDBI回路と、前記1側入力データに時系列で続く(n−1)個の入力データ各々に対し、前記1側入力データが反転しない場合と反転した場合の2通りのDBI方式による反転信号を生成し、前記1側反転信号を選択制御信号として前記2通りのDBI方式による反転信号のうちどちらか一方を選択してn側反転信号を出力し、このn側反転信号の論理によってn側入力データを反転する若しくは反転しないを制御してn側出力データを出力する(n−1)個の第2のDBI回路とから構成されるDBI生成部を有することを特徴とする。
【発明の効果】
【0045】
本発明によれば次のような効果がある。
請求項1の発明によれば、アドレス発生部からのアドレス信号、データ発生部からのデータ信号及び制御信号発生部からの制御信号をピン出力選択部で選択するメモリ試験装置において、前記データ発生部と前記ピン出力選択部の間にあり、前記データ信号のデータと1サイクル前に出力したデータをビット比較すると共にこの比較結果に基づいて前記データ信号を反転制御し、出力データ及び反転信号を出力するDBI生成部を有することにより、DBI方式に対応したデータを発生することができるので、DBI機能を備えたデバイスを試験することが可能になる。
【0046】
請求項2の発明によれば、アドレス発生部からのアドレス信号、データ発生部からのデータ信号及び制御信号発生部からの制御信号をピン出力選択部で選択するメモリ試験装置において、前記データ発生部と前記ピン出力選択部の間にあり、前記データ信号がn個1組(nは2以上の整数)の入力データに時系列分割されて入力され、1側入力データと1サイクル前に出力したn側出力データをビット比較すると共にこの比較結果に基づいて前記1側入力データ信号を反転制御し、1側出力データ及び1側反転信号を出力する第1のDBI回路と、前記1側入力データに時系列で続く(n−1)個の入力データ各々に対し、前記1側入力データが反転しない場合と反転した場合の2通りのDBI方式による出力データ及び反転信号を生成し、前記1側反転信号を選択制御信号として前記2通りのDBI方式による出力データ及び反転信号のうちどちらか一方を選択してn側出力データ及びn側反転信号を出力する(n−1)個の第2のDBI回路とから構成されるDBI生成部を有することにより、DBI方式に対応したデータを発生することができるので、DBI機能を備えたデバイスを試験することが可能になる。
【0047】
請求項3の発明によれば、アドレス発生部からのアドレス信号、データ発生部からのデータ信号及び制御信号発生部からの制御信号をピン出力選択部で選択するメモリ試験装置において、前記データ発生部と前記ピン出力選択部の間にあり、前記データ信号がn個1組(nは2以上の整数)の入力データに時系列分割されて入力され、1側入力データと1サイクル前に出力したn側出力データをビット比較すると共にこの比較結果に基づいて前記1側入力データ信号を反転制御し、1側出力データ及び1側反転信号を出力する第1のDBI回路と、前記1側入力データに時系列で続く(n−1)個の入力データ各々に対し、前記1側入力データが反転しない場合と反転した場合の2通りのDBI方式による反転信号を生成し、前記1側反転信号を選択制御信号として前記2通りのDBI方式による反転信号のうちどちらか一方を選択してn側反転信号を出力し、このn側反転信号の論理によってn側入力データを反転する若しくは反転しないを制御してn側出力データを出力する(n−1)個の第2のDBI回路とから構成されるDBI生成部を有することにより、DBI方式に対応したデータを発生することができるので、DBI機能を備えたデバイスを試験することが可能になる。
【発明を実施するための最良の形態】
【0048】
以下本発明を図面を用いて詳細に説明する。図1は本発明に係るメモリ試験装置の一実施例を示す構成ブロック図であり、図8と共通する部分には同一の符号を付けている。図1と図8の構成で異なる点は、データ発生部4とピン出力選択部6の間にDBI生成部17を設けたことである。
【0049】
シーケンス制御部1、インストラクションメモリ2、ピン出力選択部6、DBI生成部17及び発生部50はパターン発生器62を構成している。また、ピンエレクトロニクス61及びパターン発生器62はメモリ試験装置71を構成している。
【0050】
DBI生成部17はデータ発生部4からライトデータ、若しくは、期待値判定部8で使用される期待値となるリードデータが入力される。
【0051】
図1に示す実施例の動作を図2を用いて説明する。図2はDBI生成部17の構成ブロック図である。
【0052】
比較判定部18はデータ発生部4から入力されたデータ及び1サイクル前にピン出力選択部6へ出力されたデータ、すなわち、フリップフロップ20の出力がそれぞれ入力され、排他的論理和回路19はデータ発生部4から入力されたデータ及び比較判定部18の出力がそれぞれ入力される。
【0053】
フリップフロップ20は排他的論理和回路19の出力が入力され、フリップフロップ20の出力はDUT80に印加するパターンデータ、若しくは、期待値データとしてピン出力選択部6へ出力される。フリップフロップ21は比較判定部18の出力が入力され、フリップフロップ21の出力は反転信号として出力される。
【0054】
比較判定部18、排他的論理和回路19、フリップフロップ20及びフリップフロップ21はDBI生成部17を構成している。
【0055】
図2に示す実施例の動作を説明する。比較判定部18はデータ発生部4から入力されたデータと1サイクル前に出力したデータDQをビット比較し、変化したビット数がビット幅の半分より多いか否かを判断する。
【0056】
もし、変化したビット数がビット幅の半分より多い場合には、比較判定部18は”1”を出力し、排他的論理和回路19でデータ発生部4から入力されたデータがビット反転される。そして、フリップフロップ20を介してビット反転されたデータ信号が出力されると共にフリップフロップ21を介して反転信号”1”が出力される。
【0057】
一方、変化したビット数がビット幅の半分より多くない場合には、比較判定部18は”0”を出力し、排他的論理和回路19でデータ発生部4から入力されたデータはビット反転されない。そして、フリップフロップ20を介してデータ信号が出力されると共にフリップフロップ21を介して反転信号”0”が出力される。
【0058】
DBI生成部17から出力されたデータ信号及び反転信号はピン出力選択部6に入力される。ピン出力選択部6は、インストラクションメモリ2からのインストラクションに従い、アドレス発生部3からのアドレス信号、制御信号発生部5からの制御信号、若しくは、DBI生成部17からのデータ信号及び反転信号の中から1ビットを選択して出力する。その他の動作については、図8に示す従来例と同じため、説明を省略する。
【0059】
この結果、DBI生成部17がデータ発生部4から入力されたデータと1サイクル前に出力したデータDQをビット比較し、変化したビット数がビット幅の半分より多いか否かを判断して反転制御し、ピン出力選択部6がアドレス発生部3から出力されるアドレス信号、DBI生成部17から出力される反転制御後のデータ信号及び反転信号、並びに、制御信号発生部5から出力される制御信号の中から1ビットを選択し、波形整形部7がDUT80へ出力、若しくは、期待値判定部8がデータ信号とDUT80からの出力信号を比較判定することにより、DBI方式に対応したデータを発生することができるので、DBI機能を備えたデバイスを試験することが可能になる。
【0060】
図3は本発明に係るメモリ試験装置の他の実施例を示す構成ブロック図であり、図1と共通する部分には同一の符号を付けている。図3と図1の構成で異なる点は、データ発生部22、DBI生成部23及びピン出力選択部24が異なることである。
【0061】
アドレス発生部3、データ発生部22及び制御信号発生部5は発生部51を構成し、シーケンス制御部1、インストラクションメモリ2、DBI生成部23、ピン出力選択部24及び発生部51はパターン発生器63を構成している。また、ピンエレクトロニクス61及びパターン発生器63はメモリ試験装置72を構成している。
【0062】
データ発生部22は、図1と同様に、インストラクションメモリ2からインストラクションが入力され、このインストラクションに従ってDUT80のデータ信号を演算して出力する。
【0063】
データ発生部22と図1のデータ発生部4で異なる点は、データ発生部22では時系列のデータ信号を2つ同時に出力するということである。すなわち、データ発生部4では”データ1”、”データ2”、・・・”データn”とデータ信号を時系列で1つ出力していたのに対して、データ発生部22ではデータ出力端子を2つ備え、”データ1とデータ2”、”データ3とデータ4”、・・・”データn−1とデータn”というようにデータ信号を時系列で2つ同時に出力する(以下、時系列のデータ信号を何個か1組として分けることを時系列分割するという)。
【0064】
DBI生成部23は、データ発生部22から2つのデータ信号が入力され、これらのデータをビット反転するか否かを判断する。そして、反転制御を行い、反転制御後のデータをピン出力選択部6へ出力する。
【0065】
ピン出力選択部24は、メモリ試験装置のピン毎に備えられ、インストラクションメモリ2からインストラクションが入力される。そして、このインストラクションに従い、アドレス発生部3からのアドレス信号、制御信号発生部5からの制御信号、若しくは、DBI生成部23からの2つのデータ信号及び2つの反転信号の中から1ビットを選択して出力する。その他の動作については、図1に示す実施例と同じため、説明を省略する。
【0066】
図4はDBI生成部23の構成ブロック図である。図4において、1側入力データ端子及び2側入力データ端子にはデータ発生部22から出力される2つのデータ信号がそれぞれ入力される。すなわち、”データn−1”(nは2以上の偶数)が1側入力データ端子へ入力され、”データn”が2側入力データ端子へ入力される。
【0067】
1側入力データ端子はインバータ25の入力端子、比較判定部26の一方の入力端子、比較判定部27の一方の入力端子及び排他的論理和回路29の一方の入力端子にそれぞれ接続される。
【0068】
2側入力データ端子は比較判定部27の一方の入力端子、比較判定部28の一方の入力端子、排他的論理和回路30の一方の入力端子及び排他的論理和回路31の一方の入力端子にそれぞれ接続される。インバータ25の出力端子は比較判定部28の他方の入力端子に接続され、比較判定部26の出力端子は排他的論理和回路29の他方の入力端子、セレクタ32の制御端子、セレクタ33の制御端子及びフリップフロップ35のデータ入力端子にそれぞれ接続される。
【0069】
比較判定部27の出力端子は排他的論理和回路30の他方の入力端子及びセレクタ33の一方の入力端子にそれぞれ接続され、比較判定部28の出力端子は排他的論理和回路31の他方の入力端子及びセレクタ33の他方の入力端子にそれぞれ接続される。
【0070】
排他的論理和回路29の出力端子はフリップフロップ34のデータ入力端子に接続され、排他的論理和回路30の出力端子はセレクタ32の一方の入力端子に接続される。排他的論理和回路31の出力端子はセレクタ32の他方の入力端子に接続され、セレクタ32の出力端子はフリップフロップ36の入力端子に接続される。セレクタ33の出力端子はフリップフロップ37の入力端子に接続される。
【0071】
フリップフロップ34の出力は1側出力データ(1側DQ)として出力され、フリップフロップ35の出力は1側反転信号(1側DBI)として出力される。フリップフロップ36の出力は比較判定部26の他方の入力端子に接続されると共に2側出力データ(2側DQ)として出力され、フリップフロップ37の出力は2側反転信号(2側DBI)として出力される。
【0072】
また、フリップフロップ34〜37のクロック入力端子には、それぞれ同一のクロック信号が入力されるものとする。
【0073】
比較判定部26、排他的論理和回路29、フリップフロップ34及びフリップフロップ35はDBI回路40を構成し、インバータ25、比較判定部27、比較判定部28、排他的論理和回路30、排他的論理和回路31、セレクタ32、セレクタ33、フリップフロップ36及びフリップフロップ37はDBI回路41を構成している。
【0074】
図4に示す実施例の動作を説明する。比較判定部26は、1側入力データと1サイクル前に出力された2側出力データをビット比較し、変化したビット数がビット幅の半分より多いか否かを判断する。
【0075】
もし、変化したビット数がビット幅の半分より多い場合には、比較判定部26は”1”を出力し、変化したビット数がビット幅の半分より多くない場合には、比較判定部26は”0”を出力する。比較判定部26の出力をフリップフロップ35で1クロック遅らせた信号が1側反転信号となる。
【0076】
排他的論理和回路29は、比較判定部26の出力が”1”の場合には、1側入力データを反転して出力し、比較判定部26の出力が”0”の場合には、1側入力データを反転せずにそのまま出力する。排他的論理和回路29の出力をフリップフロップ34で1クロック遅らせた信号が1側出力データとなる。
【0077】
比較判定部27は、1側入力データが反転制御で反転しない場合の2側入力データに対する反転信号を生成する。すなわち、1側入力データと2側入力データをビット比較し、変化したビット数がビット幅の半分より多いか否かを判断する。
【0078】
もし、変化したビット数がビット幅の半分より多い場合には、比較判定部27は”1”を出力し、変化したビット数がビット幅の半分より多くない場合には、比較判定部27は”0”を出力する。
【0079】
排他的論理和回路30は、比較判定部27の出力を受けて、1側入力データが反転制御で反転しない場合の2側入力データに対する出力データを生成する。すなわち、排他的論理和回路30は、比較判定部27の出力が”1”の場合には、2側入力データを反転して出力し、比較判定部27の出力が”0”の場合には、2側入力データを反転せずにそのまま出力する。
【0080】
比較判定部28は、1側入力データが反転制御で反転した場合の2側入力データに対する反転信号を生成する。すなわち、1側入力データの反転データと2側入力データをビット比較し、変化したビット数がビット幅の半分より多いか否かを判断する。
【0081】
もし、変化したビット数がビット幅の半分より多い場合には、比較判定部28は”1”を出力し、変化したビット数がビット幅の半分より多くない場合には、比較判定部28は”0”を出力する。
【0082】
排他的論理和回路31は、比較判定部28の出力を受けて、1側入力データが反転制御で反転した場合の2側入力データに対する出力データを生成する。すなわち、排他的論理和回路31は、比較判定部28の出力が”1”の場合には、2側入力データを反転して出力し、比較判定部28の出力が”0”の場合には、2側入力データを反転せずにそのまま出力する。
【0083】
また、セレクタ32は、比較判定部26の出力が”0”の時には排他的論理和回路30の出力、すなわち、1側入力データが反転制御で反転しない場合の2側入力データに対する出力データを選択し、比較判定部26の出力が”1”の時には排他的論理和回路31の出力、すなわち、1側入力データが反転制御で反転した場合の2側入力データに対する出力データを選択する。
【0084】
セレクタ33は、比較判定部26の出力が”0”の時には比較判定部27の出力、すなわち、1側入力データが反転制御で反転しない場合の2側入力データに対する反転信号を選択し、比較判定部26の出力が”1”の時には比較判定部28の出力、すなわち、1側入力データが反転制御で反転した場合の2側入力データに対する反転信号を選択する。
【0085】
そして、セレクタ32の出力をフリップフロップ36で1クロック遅らせた信号が2側出力データ(2側DQ)となり、セレクタ33の出力をフリップフロップ37で1クロック遅らせた信号が2側反転信号(2側DBI)となる。
【0086】
図4に示す実施例の動作をより具体的に図5を用いて説明する。図5はDBI生成部23の動作を示すタイミングチャートであり、DUT80にD1〜D10までの10個のデータ(それぞれデータ幅を8ビットとする)を書き込む時の動作を示している。
【0087】
1側入力データはD1,D3,D5,D7,D9の奇数番号データであり、2側入力データはD2,D4,D6,D8,D10の偶数番号データである。図5に示すように、1側入力データD1と2側入力データD2は同じタイミングでDBI生成部23に入力される。同様に、D3とD4、D5とD6、D7とD8、D9とD10もそれぞれ同じタイミングで入力される。
【0088】
まず、1側入力データ端子にデータD1として”0x00”が入力され、2側入力データ端子にデータD2として”0xFF”が入力される。なお、フリップフロップ34〜37の初期値は”0”とする。
【0089】
比較判定部26では、データD1”0x00”と2側DQの初期値である”0x00”が比較され、変化しているビット数が”0”で半分の4ビット以下なので、”0”(ローレベル)が出力される。さらに、排他的論理和回路29では、比較判定部26の出力が”0”であるため、データD1”0x00”は反転されずに出力される。
【0090】
また、比較判定部27では、データD1”0x00”とデータD2”0xFF”が比較され、変化しているビット数が”8”で半分の4ビットより多いので、”1”(ハイレベル)が出力される。さらに、排他的論理和回路30では、比較判定部27の出力が”1”であるため、データD2”0xFF”は反転され、”0x00”として出力される。
【0091】
同様に、比較判定部28では、データD1”0x00”の反転データ”0xFF”とデータD2”0xFF”が比較され、変化しているビット数が”0”で半分の4ビット以下なので、”0”が出力される。さらに、排他的論理和回路31では、比較判定部28の出力が”0”であるため、データD2”0xFF”は反転されずに出力される。
【0092】
セレクタ32は、比較判定部26の出力である制御信号が”0”の時には排他的論理和回路30の出力を選択し、制御信号が”1”の時には排他的論理和回路31の出力を選択する。同様に、セレクタ33は、比較判定部26の出力である制御信号が”0”の時には比較判定部27の出力を選択し、制御信号が”1”の時には比較判定部28の出力を選択する。
【0093】
データD1/D2のサイクルでは、比較判定部26の出力は”0”のため、セレクタ32は排他的論理和回路30の出力を選択し、セレクタ33は比較判定部27の出力を選択する。
【0094】
従って、1側DQ(フリップフロップ34の出力)はデータD1”0x00”が出力され、1側DBI(フリップフロップ35の出力)は”0”が出力される。また、2側DQ(フリップフロップ36の出力)はデータD2”0xFF”の反転データである”0x00”が出力され、2側DBI(フリップフロップ37の出力)は”1”が出力される。
【0095】
次に、1側入力データ端子にデータD3として”0xFF”が入力され、2側入力データ端子にデータD4として”0x3F”が入力される。
【0096】
比較判定部26では、データD3”0xFF”と2側DQである”0x00”が比較され、変化しているビット数が”0”で半分の4ビットより多いので、”1”が出力される。さらに、排他的論理和回路29では、比較判定部26の出力が”1”であるため、データD3”0xFF”は反転され、”0x00”として出力される。
【0097】
また、比較判定部27では、データD3”0xFF”とデータD4”0x3F”が比較され、変化しているビット数が”2”で半分の4ビット以下なので、”0”が出力される。さらに、排他的論理和回路30では、比較判定部27の出力が”0”であるため、データD4”0x3F”は反転されずに出力される。
【0098】
同様に、比較判定部28では、データD3”0xFF”の反転データ”0x00”とデータD4”0x3F”が比較され、変化しているビット数が”0”で半分の4ビットより多いので、”1”が出力される。さらに、排他的論理和回路31では、比較判定部28の出力が”1”であるため、データD4”0x3F”は反転され、”0xC0”として出力される。
【0099】
データD3/D4のサイクルでは、比較判定部26の出力は”1”のため、セレクタ32は排他的論理和回路31の出力を選択し、セレクタ33は比較判定部28の出力を選択する。
【0100】
従って、1側DQ(フリップフロップ34の出力)はデータD3”0xFF”の反転データである”0x00”が出力され、1側DBI(フリップフロップ35の出力)は”1”が出力される。また、2側DQ(フリップフロップ36の出力)はデータD4”0x3F”の反転データである”0xC0”が出力され、2側DBI(フリップフロップ37の出力)は”1”が出力される。
【0101】
次に、1側入力データ端子にデータD5として”0x03”が入力され、2側入力データ端子にデータD6として”0x3F”が入力される。
【0102】
比較判定部26では、データD5”0x03”と2側DQである”0xC0”が比較され、変化しているビット数が”4”で半分の4ビット以下なので、”0”が出力される。さらに、排他的論理和回路29では、比較判定部26の出力が”0”であるため、データD5”0x03”は反転されずに出力される。
【0103】
また、比較判定部27では、データD5”0x03”とデータD6”0x3F”が比較され、変化しているビット数が”4”で半分の4ビット以下なので、”0”が出力される。さらに、排他的論理和回路30では、比較判定部27の出力が”0”であるため、データD6”0x3F”は反転されずに出力される。
【0104】
同様に、比較判定部28では、データD5”0x03”の反転データ”0xFC”とデータD6”0x3F”が比較され、変化しているビット数が”4”で半分の4ビット以下なので、”0”が出力される。さらに、排他的論理和回路31では、比較判定部28の出力が”0”であるため、データD6”0x3F”は反転されずに出力される。
【0105】
データD5/D6のサイクルでは、比較判定部26の出力は”0”のため、セレクタ32は排他的論理和回路30の出力を選択し、セレクタ33は比較判定部27の出力を選択する。
【0106】
従って、1側DQ(フリップフロップ34の出力)はデータD5”0x03”が出力され、1側DBI(フリップフロップ35の出力)は”0”が出力される。また、2側DQ(フリップフロップ36の出力)はデータD6”0x3F”が出力され、2側DBI(フリップフロップ37の出力)は”0”が出力される。
【0107】
次に、1側入力データ端子にデータD7として”0xC0”が入力され、2側入力データ端子にデータD8として”0x0C”が入力される。
【0108】
比較判定部26では、データD7”0xC0”と2側DQ出力の”0x3F”が比較され、変化しているビット数が”8”で半分の4ビットより多いので、”1”が出力される。さらに、排他的論理和回路29では、比較判定部26の出力が”1”であるため、データD7”0xC0”は反転され、”0x3F”として出力される。
【0109】
また、比較判定部27では、データD7”0xC0”とデータD8”0x0C”が比較され、変化しているビット数が”4”で半分の4ビット以下なので、”0”が出力される。さらに、排他的論理和回路30では、比較判定部27の出力が”0”であるため、データD8”0x0C”は反転されずに出力される。
【0110】
同様に、比較判定部28では、データD7”0xC0”の反転データ”0x3F”とデータD8”0x0C”が比較され、変化しているビット数が”4”で半分の4ビット以下なので、”0”が出力される。さらに、排他的論理和回路31では、比較判定部28の出力が”0”であるため、データD8”0x0C”は反転されずに出力される。
【0111】
データD7/D8のサイクルでは、比較判定部26の出力は”1”のため、セレクタ32は排他的論理和回路31の出力を選択し、セレクタ33は比較判定部28の出力を選択する。
【0112】
従って、1側DQ(フリップフロップ34の出力)はデータD7”0xC0”の反転データである”0x3F”が出力され、1側DBI(フリップフロップ35の出力)は”1”が出力される。また、2側DQ(フリップフロップ36の出力)はデータD8”0x0C”が出力され、2側DBI(フリップフロップ37の出力)は”0”が出力される。
【0113】
最後に、1側入力データ端子にデータD9として”0xFF”が入力され、2側入力データ端子にデータD10として”0xFF”が入力される。
【0114】
比較判定部26では、データD9”0xFF”と2側DQ出力の”0x0C”が比較され、変化しているビット数が”6”で半分の4ビットより多いので、”1”が出力される。さらに、排他的論理和回路29では、比較判定部26の出力が”1”であるため、データD9”0xFF”は反転され、”0x00”として出力される。
【0115】
また、比較判定部27では、データD9”0xFF”とデータD10”0xFF”が比較され、変化しているビット数が”0”で半分の4ビット以下なので、”0”が出力される。さらに、排他的論理和回路30では、比較判定部27の出力が”0”であるため、データD10”0xFF”は反転されずに出力される。
【0116】
同様に、比較判定部28では、データD9”0xFF”の反転データ”0x00”とデータD10”0xFF”が比較され、変化しているビット数が”8”で半分の4ビットより多いので、”1”が出力される。さらに、排他的論理和回路31では、比較判定部28の出力が”1”であるため、データD10”0xFF”は反転され、”0x00”として出力される。
【0117】
データD9/D10のサイクルでは、比較判定部26の出力は”1”のため、セレクタ32は排他的論理和回路31の出力を選択し、セレクタ33は比較判定部28の出力を選択する。
【0118】
従って、1側DQ(フリップフロップ34の出力)はデータD9”0xFF”の反転データである”0x00”が出力され、1側DBI(フリップフロップ35の出力)は”1”が出力される。また、2側DQ(フリップフロップ36の出力)はデータD10”0xFF”の反転データである”0x00”が出力され、2側DBI(フリップフロップ37の出力)は”1”が出力される。
【0119】
この結果、データ発生部22から時系列データを2つ1組にしたデータ、すなわち、1側入力データ及び2側入力データを発生し、DBI生成部23の一方のDBI回路40が1側入力データと他方のDBI回路41のDQ出力を比較判定して反転制御を行って出力し、DBI生成部23の他方のDBI回路41が1側入力データと2側入力データ、若しくは、1側入力データの反転データと2側入力データをそれぞれ比較判定して反転制御を行うと共にこの2つの反転制御されたデータのうちどちらか一方をDBI回路40のDBI出力で選択して出力することにより、DBI方式に対応したデータを発生することができるので、DBI機能を備えたデバイスを試験することが可能になる。
【0120】
図6は他のDBI生成部の構成ブロック図である。図6において、1側入力データ端子、2側入力データ端子、3側入力データ端子及び4側入力データ端子にはデータ発生部からデータがそれぞれ入力される。1側入力データ端子はインバータ101の入力端子、比較判定部102の一方の入力端子及びフリップフロップ106のデータ入力端子にそれぞれ接続され、2側入力データ端子は比較判定部102の他方の入力端子、比較判定部103の一方の入力端子、排他的論理和回路104の一方の入力端子及び排他的論理和回路105の一方の入力端子にそれぞれ接続される。
【0121】
3側入力データ端子はフリップフロップ111のデータ入力端子に接続され、4側入力データ端子はフリップフロップ112のデータ入力端子に接続される。インバータ101の出力端子は比較判定部103の他方の入力端子に接続され、比較判定部102の出力端子は排他的論理和回路104の他方の入力端子及びフリップフロップ108のデータ入力端子にそれぞれ接続される。
【0122】
比較判定部103の出力端子は排他的論理和回路105の他方の入力端子及びフリップフロップ110のデータ入力端子にそれぞれ接続され、排他的論理和回路104の出力端子はフリップフロップ107のデータ入力端子に接続される。排他的論理和回路105の出力端子はフリップフロップ109のデータ入力端子に接続され、フリップフロップ106の出力端子はフリップフロップ117のデータ入力端子に接続される。
【0123】
フリップフロップ107の出力端子は比較判定部113の一方の入力端子及びフリップフロップ118のデータ入力端子にそれぞれ接続され、フリップフロップ108の出力端子はフリップフロップ119のデータ入力端子に接続される。フリップフロップ109の出力端子は比較判定部114の一方の入力端子及びフリップフロップ120のデータ入力端子にそれぞれ接続され、フリップフロップ110の出力端子はフリップフロップ121のデータ入力端子に接続される。
【0124】
フリップフロップ111の出力端子は比較判定部113の他方の入力端子、比較判定部114の他方の入力端子、排他的論理和回路115の一方の入力端子及び排他的論理和回路116の一方の入力端子にそれぞれ接続され、フリップフロップ112の出力端子はフリップフロップ126のデータ入力端子に接続される。比較判定部113の出力端子は排他的論理和回路115の他方の入力端子及びフリップフロップ123のデータ入力端子にそれぞれ接続され、比較判定部114の出力端子は排他的論理和回路116の他方の入力端子及びフリップフロップ125のデータ入力端子にそれぞれ接続される。
【0125】
排他的論理和回路115の出力端子はフリップフロップ122のデータ入力端子に接続され、排他的論理和回路116の出力端子はフリップフロップ124のデータ入力端子に接続される。フリップフロップ117の出力端子はフリップフロップ131のデータ入力端子に接続され、フリップフロップ118の出力端子はフリップフロップ132のデータ入力端子に接続される。
【0126】
フリップフロップ119の出力端子はフリップフロップ133のデータ入力端子に接続され、フリップフロップ120の出力端子はフリップフロップ134のデータ入力端子に接続される。フリップフロップ121の出力端子はフリップフロップ135のデータ入力端子に接続され、フリップフロップ122の出力端子は比較判定部127の一方の入力端子及びフリップフロップ136のデータ入力端子にそれぞれ接続される。
【0127】
フリップフロップ123の出力端子はフリップフロップ137のデータ入力端子に接続され、フリップフロップ124の出力端子は比較判定部128の一方の入力端子及びフリップフロップ138のデータ入力端子にそれぞれ接続される。フリップフロップ125の出力端子はフリップフロップ139のデータ入力端子に接続され、フリップフロップ126の出力端子は比較判定部127の他方の入力端子、比較判定部128の他方の入力端子、排他的論理和回路129の一方の入力端子及び排他的論理和回路130の一方の入力端子にそれぞれ接続される。
【0128】
比較判定部127の出力端子は排他的論理和回路129の他方の入力端子及びフリップフロップ141のデータ入力端子にそれぞれ接続され、比較判定部128の出力端子は排他的論理和回路130の他方の入力端子及びフリップフロップ143のデータ入力端子にそれぞれ接続される。排他的論理和回路129の出力端子はフリップフロップ140のデータ入力端子に接続され、排他的論理和回路130の出力端子はフリップフロップ142のデータ入力端子に接続される。
【0129】
フリップフロップ131の出力端子は比較判定部144の一方の入力端子及び排他的論理和回路145の一方の入力端子にそれぞれ接続され、フリップフロップ132の出力端子はセレクタ146の一方の入力端子に接続される。フリップフロップ133の出力端子はセレクタ147の一方の入力端子に接続され、フリップフロップ134の出力端子はセレクタ146の他方の入力端子に接続される。
【0130】
フリップフロップ135の出力端子はセレクタ147の他方の入力端子に接続され、フリップフロップ136の出力端子はセレクタ148の一方の入力端子に接続される。フリップフロップ137の出力端子はセレクタ149の一方の入力端子に接続され、フリップフロップ138の出力端子はセレクタ148の他方の入力端子に接続される。
【0131】
フリップフロップ139の出力端子はセレクタ149の他方の入力端子に接続され、フリップフロップ140の出力端子はセレクタ150の一方の入力端子に接続される。フリップフロップ140の出力端子はセレクタ151の一方の入力端子に接続され、フリップフロップ142の出力端子はセレクタ150の他方の入力端子に接続される。
【0132】
フリップフロップ143の出力端子はセレクタ151の他方の入力端子に接続され、比較判定部144の出力端子は排他的論理和回路145の他方の入力端子、セレクタ146の制御端子、セレクタ147の制御端子、セレクタ148の制御端子、セレクタ149の制御端子、セレクタ150の制御端子、セレクタ151の制御端子及びフリップフロップ153のデータ入力端子にそれぞれ接続される。
【0133】
排他的論理和回路145の出力端子はフリップフロップ152のデータ入力端子に接続され、セレクタ146の出力端子はフリップフロップ154のデータ入力端子に接続される。セレクタ147の出力端子はフリップフロップ155のデータ入力端子に接続され、セレクタ148の出力端子はフリップフロップ156のデータ入力端子に接続される。
【0134】
セレクタ149の出力端子はフリップフロップ157のデータ入力端子に接続され、セレクタ150の出力端子はフリップフロップ158のデータ入力端子に接続される。セレクタ151の出力端子はフリップフロップ159のデータ入力端子に接続される。
【0135】
フリップフロップ152の出力は1側DQとして出力され、フリップフロップ153の出力は1側DBIとして出力される。フリップフロップ154の出力は2側DQとして出力され、フリップフロップ155の出力は2側DBIとして出力される。
【0136】
フリップフロップ156の出力は3側DQとして出力され、フリップフロップ157の出力は3側DBIとして出力される。フリップフロップ158の出力は比較判定部144の他方の入力端子に接続されると共に4側DQとして出力され、フリップフロップ159の出力は4側DBIとして出力される。
【0137】
また、フリップフロップ106〜112,117〜126,131〜143,152〜159のクロック入力端子には、それぞれ同一のクロック信号が入力されるものとする。
【0138】
フリップフロップ106、フリップフロップ117、フリップフロップ131、比較判定部144、排他的論理和回路145、フリップフロップ152及びフリップフロップ153はDBI回路200を構成する。
【0139】
インバータ101、比較判定部102〜103、排他的論理和回路104〜105、フリップフロップ107〜110、フリップフロップ118〜121、フリップフロップ132〜135、セレクタ146〜147及びフリップフロップ154〜155はDBI回路201を構成する。
【0140】
フリップフロップ111、比較判定部113〜114、排他的論理和回路115〜116、フリップフロップ122〜125、フリップフロップ136〜139、セレクタ148〜149及びフリップフロップ156〜157はDBI回路202を構成する。
【0141】
フリップフロップ112、フリップフロップ126、比較判定部127〜128、排他的論理和回路129〜130、フリップフロップ140〜143、セレクタ150〜151及びフリップフロップ158〜159はDBI回路203を構成する。
【0142】
図6に示す実施例の動作を説明する。基本的な動作は、図4に示す実施例と同じであるが、異なる点は、入力されるデータが時系列分割され、データ4つで1組であり、4つのデータを順次処理することである。
【0143】
比較判定部102は、1側入力データが反転制御で反転しない場合の2側入力データに対する反転信号を生成する。すなわち、1側入力データと2側入力データをビット比較し、変化したビット数がビット幅の半分より多いか否かを判断する。
【0144】
もし、変化したビット数がビット幅の半分より多い場合には、比較判定部102は”1”を出力し、変化したビット数がビット幅の半分より多くない場合には、比較判定部102は”0”を出力する。
【0145】
排他的論理和回路104は、比較判定部102の出力を受けて、1側入力データが反転制御で反転しない場合の2側入力データに対する出力データを生成する。すなわち、排他的論理和回路104は、比較判定部102の出力が”1”の場合には、2側入力データを反転して出力し、比較判定部102の出力が”0”の場合には、2側入力データを反転せずにそのまま出力する。
【0146】
比較判定部103は、1側入力データが反転制御で反転した場合の2側入力データに対する反転信号を生成する。すなわち、1側入力データの反転データと2側入力データをビット比較し、変化したビット数がビット幅の半分より多いか否かを判断する。
【0147】
もし、変化したビット数がビット幅の半分より多い場合には、比較判定部103は”1”を出力し、変化したビット数がビット幅の半分より多くない場合には、比較判定部103は”0”を出力する。
【0148】
排他的論理和回路105は、比較判定部103の出力を受けて、1側入力データが反転制御で反転した場合の2側入力データに対する出力データを生成する。すなわち、排他的論理和回路105は、比較判定部103の出力が”1”の場合には、2側入力データを反転して出力し、比較判定部103の出力が”0”の場合には、2側入力データを反転せずにそのまま出力する。
【0149】
以下、同様に、比較判定部113は、1側入力データが反転制御で反転しない場合の3側入力データに対する反転信号を生成する。排他的論理和回路115は、比較判定部113の出力を受けて、1側入力データが反転制御で反転しない場合の3側入力データに対する出力データを生成する。
【0150】
比較判定部114は、1側入力データが反転制御で反転した場合の3側入力データに対する反転信号を生成する。排他的論理和回路116は、比較判定部114の出力を受けて、1側入力データが反転制御で反転した場合の3側入力データに対する出力データを生成する。
【0151】
比較判定部127は、1側入力データが反転制御で反転しない場合の4側入力データに対する反転信号を生成する。排他的論理和回路129は、比較判定部127の出力を受けて、1側入力データが反転制御で反転しない場合の4側入力データに対する出力データを生成する。
【0152】
比較判定部128は、1側入力データが反転制御で反転した場合の4側入力データに対する反転信号を生成する。排他的論理和回路130は、比較判定部128の出力を受けて、1側入力データが反転制御で反転した場合の4側入力データに対する出力データを生成する。
【0153】
比較判定部144は、4側出力データ(4側DQ)に基づいて1側入力データに対する反転信号を生成する。排他的論理和回路145は、比較判定部144の出力を受けて、1側入力データに対する出力データを生成する。
【0154】
また、セレクタ146は、比較判定部144の出力が”0”の時にはフリップフロップ132の出力、すなわち、1側入力データが反転制御で反転しない場合の2側入力データに対する出力データを選択し、比較判定部144の出力が”1”の時にはフリップフロップ134の出力、すなわち、1側入力データが反転制御で反転した場合の2側入力データに対する出力データを選択する。
【0155】
セレクタ147は、比較判定部144の出力が”0”の時にはフリップフロップ133の出力、すなわち、1側入力データが反転制御で反転しない場合の2側入力データに対する反転信号を選択し、比較判定部144の出力が”1”の時にはフリップフロップ135の出力、すなわち、1側入力データが反転制御で反転した場合の2側入力データに対する反転信号を選択する。
【0156】
セレクタ148は、比較判定部144の出力が”0”の時にはフリップフロップ136の出力、すなわち、1側入力データが反転制御で反転しない場合の3側入力データに対する出力データを選択し、比較判定部144の出力が”1”の時にはフリップフロップ138の出力、すなわち、1側入力データが反転制御で反転した場合の3側入力データに対する出力データを選択する。
【0157】
セレクタ149は、比較判定部144の出力が”0”の時にはフリップフロップ137の出力、すなわち、1側入力データが反転制御で反転しない場合の3側入力データに対する反転信号を選択し、比較判定部144の出力が”1”の時にはフリップフロップ139の出力、すなわち、1側入力データが反転制御で反転した場合の3側入力データに対する反転信号を選択する。
【0158】
セレクタ150は、比較判定部144の出力が”0”の時にはフリップフロップ140の出力、すなわち、1側入力データが反転制御で反転しない場合の4側入力データに対する出力データを選択し、比較判定部144の出力が”1”の時にはフリップフロップ142の出力、すなわち、1側入力データが反転制御で反転した場合の4側入力データに対する出力データを選択する。
【0159】
セレクタ151は、比較判定部144の出力が”0”の時にはフリップフロップ141の出力、すなわち、1側入力データが反転制御で反転しない場合の4側入力データに対する反転信号を選択し、比較判定部144の出力が”1”の時にはフリップフロップ143の出力、すなわち、1側入力データが反転制御で反転した場合の4側入力データに対する反転信号を選択する。
【0160】
この結果、データ発生部から時系列データを4つ1組にしたデータ、すなわち、1側入力データ、2側入力データ、3側入力データ及び4側入力データを発生し、DBI回路200が1側DQ及び1側DBIを生成し、DBI回路201が2側DQ及び2側DBIを生成し、DBI回路202が3側DQ及び3側DBIを生成し、DBI回路203が4側DQ及び4側DBIを生成することにより、DBI方式に対応したデータを発生することができるので、DBI機能を備えたデバイスを試験することが可能になる。
【0161】
図7は他のDBI生成部の構成ブロック図であり、図4と共通する部分には同一の符号を付けている。図7と図4の構成で異なる点は、2側DQを生成するDBI回路において、1側入力データが反転した時及び反転しない時の2通りの2側DQを生成せずに、選択された後の2側反転信号で2側入力データの反転制御を行っていることである。
【0162】
図7において、1側入力データ端子及び2側入力データ端子には図4の実施例と同様に、データ発生部22から出力される2つのデータ信号がそれぞれ入力される。すなわち、”データn−1”(nは2以上の偶数)が1側入力データ端子へ入力され、”データn”が2側入力データ端子へ入力される。
【0163】
2側入力データ端子は比較判定部27の一方の入力端子、比較判定部28の一方の入力端子及び排他的論理和回路38の一方の入力端子にそれぞれ接続される。比較判定部26の出力端子は排他的論理和回路29の他方の入力端子、セレクタ33の制御端子及びフリップフロップ35のデータ入力端子にそれぞれ接続される。
【0164】
比較判定部27の出力端子はセレクタ33の一方の入力端子に接続され、比較判定部28の出力端子はセレクタ33の他方の入力端子に接続される。セレクタ33の出力端子はフリップフロップ37の入力端子及び排他的論理和回路38の他方の入力端子にそれぞれ接続される。排他的論理和回路38の出力端子はフリップフロップ36の入力端子に接続される。その他の接続に関しては、図4の実施例と同じため、説明を省略する。
【0165】
インバータ25、比較判定部27、比較判定部28、セレクタ33、フリップフロップ36、フリップフロップ37及び排他的論理和回路38はDBI回路42を構成している。
【0166】
図7に示す実施例の動作を説明する。図4に示す実施例の動作とほぼ同じため、異なる部分のみを説明する。
【0167】
排他的論理和回路38は、セレクタ33の出力を受けて、2側入力データに対する出力データを生成する。すなわち、排他的論理和回路38は、セレクタ33の出力が”1”の場合には、2側入力データを反転して出力し、セレクタ33の出力が”0”の場合には、2側入力データを反転せずにそのまま出力する。
【0168】
そして、排他的論理和回路38の出力をフリップフロップ36で1クロック遅らせた信号が2側出力データ(2側DQ)となる。
【0169】
この結果、データ発生部22から時系列データを2つ1組にしたデータ、すなわち、1側入力データ及び2側入力データを発生し、DBI生成部23の一方のDBI回路40が1側入力データと他方のDBI回路42のDQ出力を比較判定して反転制御を行って出力し、DBI生成部23の他方のDBI回路42が1側入力データと2側入力データ、若しくは、1側入力データの反転データと2側入力データをそれぞれ比較判定し、どちらか一方をDBI回路40のDBI出力で選択すると共にこの選択された信号で2側入力データを反転制御して出力することにより、DBI方式に対応したデータを発生することができるので、DBI機能を備えたデバイスを試験することが可能になる。
【0170】
なお、図1及び図3に示す実施例においてピンエレクトロニクス61は波形整形部7及び期待値判定部8で構成されているが、必ずしもこのようにする必要はなく、ピンによっては波形整形部7のみとしてもよい。
【0171】
また、図4、図6及び図7に示す実施例において回路中にフリップフロップを配置しているが、必ずしもこのようにする必要はなく、タイミングが許容できる範囲であれば、フリップフロップの数を減らしたり、若しくは、全て削除しても構わない。
【0172】
また、図1から図7に示す実施例において各比較判定部では変化したビット数がビット幅の半分より多いか否かを判断しているが、必ずしもビット幅の半分に限定されるものではなく、判断するビット数は適宜変更してもよい。
【0173】
例えば、データ幅が8ビットのメモリの場合には、変化したビットが5ビットより多いか否かで判断してもよいし、変化したビットが3ビットより多いか否かで判断してもよい。
【図面の簡単な説明】
【0174】
【図1】本発明に係るメモリ試験装置の一実施例を示す構成ブロック図である。
【図2】DBI生成部の構成ブロック図である。
【図3】本発明に係るメモリ試験装置の他の実施例を示す構成ブロック図である。
【図4】DBI生成部の構成ブロック図である。
【図5】DBI生成部の動作を示すタイミングチャートである。
【図6】他のDBI生成部の構成ブロック図である。
【図7】他のDBI生成部の構成ブロック図である。
【図8】従来のメモリ試験装置を示す構成ブロック図である。
【図9】DBI機能を備えたメモリのデータ入力回路とデータ出力回路の構成ブロック図である。
【符号の説明】
【0175】
1 シーケンス制御部
2 インストラクションメモリ
3 アドレス発生部
4,22 データ発生部
5 制御信号発生部
6,24 ピン出力選択部
7 波形整形部
8 期待値判定部
9,10,12,15,16,20,21,34〜37,106〜112,117〜126,131〜143,152〜159 フリップフロップ
11,14,19,29〜31,38,104,105,115,116,129,130,145 排他的論理和回路
13,18,26〜28,102,103,113,114,127,128,144 比較判定部
17,23 DBI生成部
25,101 インバータ
32,33,146〜151 セレクタ
40,41,42,200〜203 DBI回路
50,51 発生部
60,62,63 パターン発生器
61 ピンエレクトロニクス
70,71,72 メモリ試験装置
80 DUT
90 メモリ
【技術分野】
【0001】
本発明は、メモリを被試験対象デバイス(以下、DUT(Device Under Test)という)とするメモリ試験装置に関し、DBI(Data Bus Inversion)機能を備えたメモリを試験することが可能なメモリ試験装置に関する。
【背景技術】
【0002】
近年、メモリの高速化が進み、入出力データの転送速度が数Gbpsまで上がってきている。入出力データが数Gbpsになると消費電力が問題となってくる。
【0003】
一般に、CMOS(Complementary Metal Oxide Semiconductor)構造の半導体は入出力データが”0”(ローレベル)から”1”(ハイレベル)、若しくは、”1”(ハイレベル)から”0”(ローレベル)に変化することにより内部の消費電力が上がる。
【0004】
そこで、入出力データの変化率を抑え、消費電力を下げるDBI方式が検討されている。DBI方式とは、ライトデータ及びリードデータにおいて、1サイクル前のデータと現在のデータをビット比較して、変化したビット数が半分より多い場合にデータを反転する(以下、反転制御という)方式である。
【0005】
従来のメモリ試験装置に関連する先行技術文献としては次のようなものがある。
【0006】
【特許文献1】特開2004−348892号公報
【0007】
図8はこのような従来のメモリ試験装置を示す構成ブロック図である。DUT80は、被試験対象デバイスである。シーケンス制御部1はプログラムカウンタ信号を出力する。
【0008】
インストラクションメモリ2は、プログラムカウンタ信号が入力され、このプログラムカウンタ信号が指し示すアドレスに格納されているインストラクションと呼ばれるデータを出力する。
【0009】
アドレス発生部3は、インストラクションメモリ2からインストラクションが入力され、このインストラクションに従ってDUT80のアドレス信号を演算して出力する。データ発生部4は、インストラクションメモリ2からインストラクションが入力され、このインストラクションに従ってDUT80のデータ信号を演算して出力する。
【0010】
制御信号発生部5は、インストラクションメモリ2からインストラクションが入力され、このインストラクションに従ってDUT80の制御信号、すなわち、チップセレクト、ライトイネーブル、リードイネーブル等を出力する。
【0011】
アドレス発生部3、データ発生部4及び制御信号発生部5は発生部50を構成している。
【0012】
ピン出力選択部6は、メモリ試験装置のピン毎に備えられ、インストラクションメモリ2からインストラクションが入力される。そして、このインストラクションに従い、アドレス発生部3からのアドレス信号、データ発生部4からのデータ信号、若しくは、制御信号発生部5からの制御信号の中から1ビットを選択して出力する(以下、この選択された1ビットの信号をパターン信号という)。
【0013】
シーケンス制御部1、インストラクションメモリ2、ピン出力選択部6及び発生部50はパターン発生器60を構成している。
【0014】
波形整形部7は、ピン出力選択部6からパターン信号が入力され、DUT80に信号を出力する。期待値判定部8は、ピン出力選択部6からパターン信号、並びに、DUT80からの出力信号がそれぞれ入力される。
【0015】
波形整形部7及び期待値判定部8はピン毎に備えられ、ピンエレクトロニクス61を構成している。また、パターン発生器60及びピンエレクトロニクス61はメモリ試験装置70を構成している。
【0016】
図8に示す従来例の動作を説明する。まず、テスト開始前にインストラクションメモリにNOP(No Operation)やJUMP等のインストラクションに対応したデータがロードされる。テストが開始されると、テストプログラムに従い、パターン発生器60及びピンエレクトロニクス61の各種設定が行われる。
【0017】
そして、シーケンス制御部からプログラムカウンタ信号が出力され、インストラクションメモリ2へ入力される。インストラクションメモリ2は、このプログラムカウンタ信号が指し示すアドレスに格納されているインストラクションを出力する。
【0018】
このインストラクションに従って、アドレス発生部3でDUT80に印加するアドレスが演算され、データ発生部4でDUT80に印加するデータが演算される。同時に、制御信号発生部5でチップセレクト、ライトイネーブル、リードイネーブル等を発生する。
【0019】
テストプログラムには、テスタピンとDUT80のピンの対応が予め定義されている。ピン出力選択部6は、この定義に従ってアドレス信号、データ信号及び制御信号をそれぞれ該当するピンエレクトロニクス61へ振り分ける。
【0020】
波形整形部7は、パターン信号をテストプログラムで設定されている電圧レベル、波形フォーマット、エッジタイミング等に基づいて波形整形し、DUT80に出力する。波形フォーマットとは、NRZ(Non Return to Zero)やRZ(Return to Zero)等をいう。
【0021】
期待値判定部8は、DUT80からのデータ読み出し時に、テストプログラムで指定されたタイミングでパターン信号とDUT80の出力信号を比較して判定する。判定結果はメモリ試験装置70で内部処理される。
【0022】
この結果、ピン出力選択部6がインストラクションメモリ2からのインストラクションに従ってアドレス発生部3から出力されるアドレス信号、データ発生部4から出力されるデータ信号及び制御信号発生部5から出力される制御信号の中から1ビットを選択し、波形整形部7がDUT80へ出力、若しくは、期待値判定部8がデータ信号とDUT80からの出力信号を比較判定することにより、予めパターンデータを持つことなく、DUT80に印加するパターンをテストプログラムに従って発生することができるので、大容量メモリ等のデバイスを試験することが可能になる。
【0023】
図9はDBI機能を備えたメモリの(A)データ入力回路と(B)データ出力回路の構成ブロック図である。
【0024】
図9(A)においてフリップフロップ9はライトデータ(DQ)が入力され、フリップフロップ10はライトデータと共に送信されてくる反転信号(DBI)が入力される。排他的論理和回路11はフリップフロップ9の出力及びフリップフロップ10の出力がそれぞれ入力され、フリップフロップ12は排他的論理和回路11の出力が入力される。そして、フリップフロップ12の出力がライトデータとしてメモリのメモリセルに書き込まれる。
【0025】
実際は、ライトデータは複数ビット幅を持っており、フリップフロップ9もライトデータのビット幅に合わせて複数になる。また、排他的論理和回路11も各ビットに対して排他的論理和がとられ、フリップフロップ12もライトデータのビット幅に合わせて複数になる。
【0026】
また、図9(B)において比較判定部13はメモリのメモリセルから読み出されたリードデータ及び1サイクル前に出力されたリードデータ、すなわち、フリップフロップ15の出力がそれぞれ入力され、排他的論理和回路14はメモリのメモリセルから読み出されたリードデータ及び比較判定部13の出力がそれぞれ入力される。
【0027】
フリップフロップ15は排他的論理和回路14の出力が入力され、フリップフロップ15の出力はリードデータ(DQ)として出力される。フリップフロップ16は比較判定部13の出力が入力され、フリップフロップ16の出力は反転信号(DBI)として出力される。
【0028】
フリップフロップ9、フリップフロップ10、排他的論理和回路11、フリップフロップ12、比較判定部13、排他的論理和回路14、フリップフロップ15及びフリップフロップ16はメモリ90を構成している。
【0029】
また、データ入力回路(A)と同様に、比較判定部13へ入力されるメモリセルから読み出されたリードデータ及び1サイクル前に出力されたリードデータは複数ビット幅を持っており、排他的論理和回路14も各ビットに対して排他的論理和がとられる。フリップフロップ15もリードデータのビット幅に合わせて複数になる。
【0030】
図9に示すDBI機能を備えたメモリの動作を説明する。ライト時、DBI機能を備えたメモリコントローラ(図示せず)は1サイクル前に出力したライトデータと現在出力しようとしているライトデータをビット比較し、変化したビット数がビット幅の半分より多いか否かを判断する。
【0031】
もし、変化したビット数がビット幅の半分より多い場合には、メモリコントローラは現在出力しようとしているライトデータをビット反転して出力すると共に反転信号”1”を出力する。
【0032】
メモリ90の(A)データ入力回路は、ビット反転されたライトデータがDQ端子に入力され、反転信号がDBI端子に入力される。そして、排他的論理和回路11の一方の入力端子には反転信号の”1”が入力されるので、ライトデータはビット反転されてフリップフロップ12を介してメモリセルに書き込まれる。
【0033】
一方、変化したビット数がビット幅の半分より多くない場合には、メモリコントローラは現在出力しようとしているライトデータをビット反転せずに出力すると共に反転信号”0”を出力する。
【0034】
メモリ90の排他的論理和回路11の一方の入力端子には反転信号の”0”が入力されるので、ライトデータはビット反転されずにフリップフロップ12を介してメモリセルに書き込まれる。
【0035】
次に、リード時の動作を説明する。比較判定部13は1サイクル前に出力したリードデータと現在出力しようとしているリードデータをビット比較し、変化したビット数がビット幅の半分より多いか否かを判断する。
【0036】
もし、変化したビット数がビット幅の半分より多い場合には、比較判定部13は”1”を出力し、排他的論理和回路14でリードデータがビット反転される。そして、フリップフロップ15を介してビット反転されたリードデータが出力されると共にフリップフロップ16を介して反転信号”1”が出力される。
【0037】
メモリコントローラでは、リードデータと反転信号を受け取り、反転信号が”1”であるので、リードデータをビット反転して処理に用いる。
【0038】
一方、変化したビット数がビット幅の半分より多くない場合には、比較判定部13は”0”を出力し、排他的論理和回路14でリードデータはビット反転されない。そして、フリップフロップ15を介してリードデータが出力されると共にフリップフロップ16を介して反転信号”0”が出力される。
【0039】
メモリコントローラでは、リードデータと反転信号を受け取り、反転信号が”0”であるので、リードデータをビット反転せずにそのまま処理に用いる。
【0040】
この結果、ライト時にはDBI機能を備えたメモリコントローラが1サイクル前に出力したライトデータと現在出力しようとしているライトデータをビット比較し、変化したビット数がビット幅の半分より多い場合には、現在出力しようとしているライトデータをビット反転して出力すると共に反転信号”1”を出力し、リード時にはメモリ90が1サイクル前に出力したリードデータと現在出力しようとしているリードデータをビット比較し、変化したビット数がビット幅の半分より多い場合には、現在出力しようとしているリードデータをビット反転して出力すると共に反転信号”1”を出力することにより、メモリ90へ入力されるデータ及びメモリ90から出力されるデータのレベル変化が低減されるので、メモリ90の消費電力を抑えることが可能になる。
【発明の開示】
【発明が解決しようとする課題】
【0041】
しかし、図8に示す従来例では、DBI機能を備えていないため、DUT80に印加するデータ信号を反転制御することができないので、DBI機能を備えたメモリを試験することができないという問題があった。
従って本発明が解決しようとする課題は、DBI機能を備えたメモリを試験することが可能なメモリ試験装置を実現することにある。
【課題を解決するための手段】
【0042】
このような課題を達成するために、本発明のうち請求項1記載の発明は、
アドレス発生部からのアドレス信号、データ発生部からのデータ信号及び制御信号発生部からの制御信号をピン出力選択部で選択するメモリ試験装置において、
前記データ発生部と前記ピン出力選択部の間にあり、前記データ信号のデータと1サイクル前に出力したデータをビット比較すると共にこの比較結果に基づいて前記データ信号を反転制御し、出力データ及び反転信号を出力するDBI生成部を有することを特徴とする。
【0043】
請求項2記載の発明は、
アドレス発生部からのアドレス信号、データ発生部からのデータ信号及び制御信号発生部からの制御信号をピン出力選択部で選択するメモリ試験装置において、前記データ発生部と前記ピン出力選択部の間にあり、前記データ信号がn個1組(nは2以上の整数)の入力データに時系列分割されて入力され、1側入力データと1サイクル前に出力したn側出力データをビット比較すると共にこの比較結果に基づいて前記1側入力データ信号を反転制御し、1側出力データ及び1側反転信号を出力する第1のDBI回路と、前記1側入力データに時系列で続く(n−1)個の入力データ各々に対し、前記1側入力データが反転しない場合と反転した場合の2通りのDBI方式による出力データ及び反転信号を生成し、前記1側反転信号を選択制御信号として前記2通りのDBI方式による出力データ及び反転信号のうちどちらか一方を選択してn側出力データ及びn側反転信号を出力する(n−1)個の第2のDBI回路とから構成されるDBI生成部を有することを特徴とする。
【0044】
請求項3記載の発明は、
アドレス発生部からのアドレス信号、データ発生部からのデータ信号及び制御信号発生部からの制御信号をピン出力選択部で選択するメモリ試験装置において、前記データ発生部と前記ピン出力選択部の間にあり、前記データ信号がn個1組(nは2以上の整数)の入力データに時系列分割されて入力され、1側入力データと1サイクル前に出力したn側出力データをビット比較すると共にこの比較結果に基づいて前記1側入力データ信号を反転制御し、1側出力データ及び1側反転信号を出力する第1のDBI回路と、前記1側入力データに時系列で続く(n−1)個の入力データ各々に対し、前記1側入力データが反転しない場合と反転した場合の2通りのDBI方式による反転信号を生成し、前記1側反転信号を選択制御信号として前記2通りのDBI方式による反転信号のうちどちらか一方を選択してn側反転信号を出力し、このn側反転信号の論理によってn側入力データを反転する若しくは反転しないを制御してn側出力データを出力する(n−1)個の第2のDBI回路とから構成されるDBI生成部を有することを特徴とする。
【発明の効果】
【0045】
本発明によれば次のような効果がある。
請求項1の発明によれば、アドレス発生部からのアドレス信号、データ発生部からのデータ信号及び制御信号発生部からの制御信号をピン出力選択部で選択するメモリ試験装置において、前記データ発生部と前記ピン出力選択部の間にあり、前記データ信号のデータと1サイクル前に出力したデータをビット比較すると共にこの比較結果に基づいて前記データ信号を反転制御し、出力データ及び反転信号を出力するDBI生成部を有することにより、DBI方式に対応したデータを発生することができるので、DBI機能を備えたデバイスを試験することが可能になる。
【0046】
請求項2の発明によれば、アドレス発生部からのアドレス信号、データ発生部からのデータ信号及び制御信号発生部からの制御信号をピン出力選択部で選択するメモリ試験装置において、前記データ発生部と前記ピン出力選択部の間にあり、前記データ信号がn個1組(nは2以上の整数)の入力データに時系列分割されて入力され、1側入力データと1サイクル前に出力したn側出力データをビット比較すると共にこの比較結果に基づいて前記1側入力データ信号を反転制御し、1側出力データ及び1側反転信号を出力する第1のDBI回路と、前記1側入力データに時系列で続く(n−1)個の入力データ各々に対し、前記1側入力データが反転しない場合と反転した場合の2通りのDBI方式による出力データ及び反転信号を生成し、前記1側反転信号を選択制御信号として前記2通りのDBI方式による出力データ及び反転信号のうちどちらか一方を選択してn側出力データ及びn側反転信号を出力する(n−1)個の第2のDBI回路とから構成されるDBI生成部を有することにより、DBI方式に対応したデータを発生することができるので、DBI機能を備えたデバイスを試験することが可能になる。
【0047】
請求項3の発明によれば、アドレス発生部からのアドレス信号、データ発生部からのデータ信号及び制御信号発生部からの制御信号をピン出力選択部で選択するメモリ試験装置において、前記データ発生部と前記ピン出力選択部の間にあり、前記データ信号がn個1組(nは2以上の整数)の入力データに時系列分割されて入力され、1側入力データと1サイクル前に出力したn側出力データをビット比較すると共にこの比較結果に基づいて前記1側入力データ信号を反転制御し、1側出力データ及び1側反転信号を出力する第1のDBI回路と、前記1側入力データに時系列で続く(n−1)個の入力データ各々に対し、前記1側入力データが反転しない場合と反転した場合の2通りのDBI方式による反転信号を生成し、前記1側反転信号を選択制御信号として前記2通りのDBI方式による反転信号のうちどちらか一方を選択してn側反転信号を出力し、このn側反転信号の論理によってn側入力データを反転する若しくは反転しないを制御してn側出力データを出力する(n−1)個の第2のDBI回路とから構成されるDBI生成部を有することにより、DBI方式に対応したデータを発生することができるので、DBI機能を備えたデバイスを試験することが可能になる。
【発明を実施するための最良の形態】
【0048】
以下本発明を図面を用いて詳細に説明する。図1は本発明に係るメモリ試験装置の一実施例を示す構成ブロック図であり、図8と共通する部分には同一の符号を付けている。図1と図8の構成で異なる点は、データ発生部4とピン出力選択部6の間にDBI生成部17を設けたことである。
【0049】
シーケンス制御部1、インストラクションメモリ2、ピン出力選択部6、DBI生成部17及び発生部50はパターン発生器62を構成している。また、ピンエレクトロニクス61及びパターン発生器62はメモリ試験装置71を構成している。
【0050】
DBI生成部17はデータ発生部4からライトデータ、若しくは、期待値判定部8で使用される期待値となるリードデータが入力される。
【0051】
図1に示す実施例の動作を図2を用いて説明する。図2はDBI生成部17の構成ブロック図である。
【0052】
比較判定部18はデータ発生部4から入力されたデータ及び1サイクル前にピン出力選択部6へ出力されたデータ、すなわち、フリップフロップ20の出力がそれぞれ入力され、排他的論理和回路19はデータ発生部4から入力されたデータ及び比較判定部18の出力がそれぞれ入力される。
【0053】
フリップフロップ20は排他的論理和回路19の出力が入力され、フリップフロップ20の出力はDUT80に印加するパターンデータ、若しくは、期待値データとしてピン出力選択部6へ出力される。フリップフロップ21は比較判定部18の出力が入力され、フリップフロップ21の出力は反転信号として出力される。
【0054】
比較判定部18、排他的論理和回路19、フリップフロップ20及びフリップフロップ21はDBI生成部17を構成している。
【0055】
図2に示す実施例の動作を説明する。比較判定部18はデータ発生部4から入力されたデータと1サイクル前に出力したデータDQをビット比較し、変化したビット数がビット幅の半分より多いか否かを判断する。
【0056】
もし、変化したビット数がビット幅の半分より多い場合には、比較判定部18は”1”を出力し、排他的論理和回路19でデータ発生部4から入力されたデータがビット反転される。そして、フリップフロップ20を介してビット反転されたデータ信号が出力されると共にフリップフロップ21を介して反転信号”1”が出力される。
【0057】
一方、変化したビット数がビット幅の半分より多くない場合には、比較判定部18は”0”を出力し、排他的論理和回路19でデータ発生部4から入力されたデータはビット反転されない。そして、フリップフロップ20を介してデータ信号が出力されると共にフリップフロップ21を介して反転信号”0”が出力される。
【0058】
DBI生成部17から出力されたデータ信号及び反転信号はピン出力選択部6に入力される。ピン出力選択部6は、インストラクションメモリ2からのインストラクションに従い、アドレス発生部3からのアドレス信号、制御信号発生部5からの制御信号、若しくは、DBI生成部17からのデータ信号及び反転信号の中から1ビットを選択して出力する。その他の動作については、図8に示す従来例と同じため、説明を省略する。
【0059】
この結果、DBI生成部17がデータ発生部4から入力されたデータと1サイクル前に出力したデータDQをビット比較し、変化したビット数がビット幅の半分より多いか否かを判断して反転制御し、ピン出力選択部6がアドレス発生部3から出力されるアドレス信号、DBI生成部17から出力される反転制御後のデータ信号及び反転信号、並びに、制御信号発生部5から出力される制御信号の中から1ビットを選択し、波形整形部7がDUT80へ出力、若しくは、期待値判定部8がデータ信号とDUT80からの出力信号を比較判定することにより、DBI方式に対応したデータを発生することができるので、DBI機能を備えたデバイスを試験することが可能になる。
【0060】
図3は本発明に係るメモリ試験装置の他の実施例を示す構成ブロック図であり、図1と共通する部分には同一の符号を付けている。図3と図1の構成で異なる点は、データ発生部22、DBI生成部23及びピン出力選択部24が異なることである。
【0061】
アドレス発生部3、データ発生部22及び制御信号発生部5は発生部51を構成し、シーケンス制御部1、インストラクションメモリ2、DBI生成部23、ピン出力選択部24及び発生部51はパターン発生器63を構成している。また、ピンエレクトロニクス61及びパターン発生器63はメモリ試験装置72を構成している。
【0062】
データ発生部22は、図1と同様に、インストラクションメモリ2からインストラクションが入力され、このインストラクションに従ってDUT80のデータ信号を演算して出力する。
【0063】
データ発生部22と図1のデータ発生部4で異なる点は、データ発生部22では時系列のデータ信号を2つ同時に出力するということである。すなわち、データ発生部4では”データ1”、”データ2”、・・・”データn”とデータ信号を時系列で1つ出力していたのに対して、データ発生部22ではデータ出力端子を2つ備え、”データ1とデータ2”、”データ3とデータ4”、・・・”データn−1とデータn”というようにデータ信号を時系列で2つ同時に出力する(以下、時系列のデータ信号を何個か1組として分けることを時系列分割するという)。
【0064】
DBI生成部23は、データ発生部22から2つのデータ信号が入力され、これらのデータをビット反転するか否かを判断する。そして、反転制御を行い、反転制御後のデータをピン出力選択部6へ出力する。
【0065】
ピン出力選択部24は、メモリ試験装置のピン毎に備えられ、インストラクションメモリ2からインストラクションが入力される。そして、このインストラクションに従い、アドレス発生部3からのアドレス信号、制御信号発生部5からの制御信号、若しくは、DBI生成部23からの2つのデータ信号及び2つの反転信号の中から1ビットを選択して出力する。その他の動作については、図1に示す実施例と同じため、説明を省略する。
【0066】
図4はDBI生成部23の構成ブロック図である。図4において、1側入力データ端子及び2側入力データ端子にはデータ発生部22から出力される2つのデータ信号がそれぞれ入力される。すなわち、”データn−1”(nは2以上の偶数)が1側入力データ端子へ入力され、”データn”が2側入力データ端子へ入力される。
【0067】
1側入力データ端子はインバータ25の入力端子、比較判定部26の一方の入力端子、比較判定部27の一方の入力端子及び排他的論理和回路29の一方の入力端子にそれぞれ接続される。
【0068】
2側入力データ端子は比較判定部27の一方の入力端子、比較判定部28の一方の入力端子、排他的論理和回路30の一方の入力端子及び排他的論理和回路31の一方の入力端子にそれぞれ接続される。インバータ25の出力端子は比較判定部28の他方の入力端子に接続され、比較判定部26の出力端子は排他的論理和回路29の他方の入力端子、セレクタ32の制御端子、セレクタ33の制御端子及びフリップフロップ35のデータ入力端子にそれぞれ接続される。
【0069】
比較判定部27の出力端子は排他的論理和回路30の他方の入力端子及びセレクタ33の一方の入力端子にそれぞれ接続され、比較判定部28の出力端子は排他的論理和回路31の他方の入力端子及びセレクタ33の他方の入力端子にそれぞれ接続される。
【0070】
排他的論理和回路29の出力端子はフリップフロップ34のデータ入力端子に接続され、排他的論理和回路30の出力端子はセレクタ32の一方の入力端子に接続される。排他的論理和回路31の出力端子はセレクタ32の他方の入力端子に接続され、セレクタ32の出力端子はフリップフロップ36の入力端子に接続される。セレクタ33の出力端子はフリップフロップ37の入力端子に接続される。
【0071】
フリップフロップ34の出力は1側出力データ(1側DQ)として出力され、フリップフロップ35の出力は1側反転信号(1側DBI)として出力される。フリップフロップ36の出力は比較判定部26の他方の入力端子に接続されると共に2側出力データ(2側DQ)として出力され、フリップフロップ37の出力は2側反転信号(2側DBI)として出力される。
【0072】
また、フリップフロップ34〜37のクロック入力端子には、それぞれ同一のクロック信号が入力されるものとする。
【0073】
比較判定部26、排他的論理和回路29、フリップフロップ34及びフリップフロップ35はDBI回路40を構成し、インバータ25、比較判定部27、比較判定部28、排他的論理和回路30、排他的論理和回路31、セレクタ32、セレクタ33、フリップフロップ36及びフリップフロップ37はDBI回路41を構成している。
【0074】
図4に示す実施例の動作を説明する。比較判定部26は、1側入力データと1サイクル前に出力された2側出力データをビット比較し、変化したビット数がビット幅の半分より多いか否かを判断する。
【0075】
もし、変化したビット数がビット幅の半分より多い場合には、比較判定部26は”1”を出力し、変化したビット数がビット幅の半分より多くない場合には、比較判定部26は”0”を出力する。比較判定部26の出力をフリップフロップ35で1クロック遅らせた信号が1側反転信号となる。
【0076】
排他的論理和回路29は、比較判定部26の出力が”1”の場合には、1側入力データを反転して出力し、比較判定部26の出力が”0”の場合には、1側入力データを反転せずにそのまま出力する。排他的論理和回路29の出力をフリップフロップ34で1クロック遅らせた信号が1側出力データとなる。
【0077】
比較判定部27は、1側入力データが反転制御で反転しない場合の2側入力データに対する反転信号を生成する。すなわち、1側入力データと2側入力データをビット比較し、変化したビット数がビット幅の半分より多いか否かを判断する。
【0078】
もし、変化したビット数がビット幅の半分より多い場合には、比較判定部27は”1”を出力し、変化したビット数がビット幅の半分より多くない場合には、比較判定部27は”0”を出力する。
【0079】
排他的論理和回路30は、比較判定部27の出力を受けて、1側入力データが反転制御で反転しない場合の2側入力データに対する出力データを生成する。すなわち、排他的論理和回路30は、比較判定部27の出力が”1”の場合には、2側入力データを反転して出力し、比較判定部27の出力が”0”の場合には、2側入力データを反転せずにそのまま出力する。
【0080】
比較判定部28は、1側入力データが反転制御で反転した場合の2側入力データに対する反転信号を生成する。すなわち、1側入力データの反転データと2側入力データをビット比較し、変化したビット数がビット幅の半分より多いか否かを判断する。
【0081】
もし、変化したビット数がビット幅の半分より多い場合には、比較判定部28は”1”を出力し、変化したビット数がビット幅の半分より多くない場合には、比較判定部28は”0”を出力する。
【0082】
排他的論理和回路31は、比較判定部28の出力を受けて、1側入力データが反転制御で反転した場合の2側入力データに対する出力データを生成する。すなわち、排他的論理和回路31は、比較判定部28の出力が”1”の場合には、2側入力データを反転して出力し、比較判定部28の出力が”0”の場合には、2側入力データを反転せずにそのまま出力する。
【0083】
また、セレクタ32は、比較判定部26の出力が”0”の時には排他的論理和回路30の出力、すなわち、1側入力データが反転制御で反転しない場合の2側入力データに対する出力データを選択し、比較判定部26の出力が”1”の時には排他的論理和回路31の出力、すなわち、1側入力データが反転制御で反転した場合の2側入力データに対する出力データを選択する。
【0084】
セレクタ33は、比較判定部26の出力が”0”の時には比較判定部27の出力、すなわち、1側入力データが反転制御で反転しない場合の2側入力データに対する反転信号を選択し、比較判定部26の出力が”1”の時には比較判定部28の出力、すなわち、1側入力データが反転制御で反転した場合の2側入力データに対する反転信号を選択する。
【0085】
そして、セレクタ32の出力をフリップフロップ36で1クロック遅らせた信号が2側出力データ(2側DQ)となり、セレクタ33の出力をフリップフロップ37で1クロック遅らせた信号が2側反転信号(2側DBI)となる。
【0086】
図4に示す実施例の動作をより具体的に図5を用いて説明する。図5はDBI生成部23の動作を示すタイミングチャートであり、DUT80にD1〜D10までの10個のデータ(それぞれデータ幅を8ビットとする)を書き込む時の動作を示している。
【0087】
1側入力データはD1,D3,D5,D7,D9の奇数番号データであり、2側入力データはD2,D4,D6,D8,D10の偶数番号データである。図5に示すように、1側入力データD1と2側入力データD2は同じタイミングでDBI生成部23に入力される。同様に、D3とD4、D5とD6、D7とD8、D9とD10もそれぞれ同じタイミングで入力される。
【0088】
まず、1側入力データ端子にデータD1として”0x00”が入力され、2側入力データ端子にデータD2として”0xFF”が入力される。なお、フリップフロップ34〜37の初期値は”0”とする。
【0089】
比較判定部26では、データD1”0x00”と2側DQの初期値である”0x00”が比較され、変化しているビット数が”0”で半分の4ビット以下なので、”0”(ローレベル)が出力される。さらに、排他的論理和回路29では、比較判定部26の出力が”0”であるため、データD1”0x00”は反転されずに出力される。
【0090】
また、比較判定部27では、データD1”0x00”とデータD2”0xFF”が比較され、変化しているビット数が”8”で半分の4ビットより多いので、”1”(ハイレベル)が出力される。さらに、排他的論理和回路30では、比較判定部27の出力が”1”であるため、データD2”0xFF”は反転され、”0x00”として出力される。
【0091】
同様に、比較判定部28では、データD1”0x00”の反転データ”0xFF”とデータD2”0xFF”が比較され、変化しているビット数が”0”で半分の4ビット以下なので、”0”が出力される。さらに、排他的論理和回路31では、比較判定部28の出力が”0”であるため、データD2”0xFF”は反転されずに出力される。
【0092】
セレクタ32は、比較判定部26の出力である制御信号が”0”の時には排他的論理和回路30の出力を選択し、制御信号が”1”の時には排他的論理和回路31の出力を選択する。同様に、セレクタ33は、比較判定部26の出力である制御信号が”0”の時には比較判定部27の出力を選択し、制御信号が”1”の時には比較判定部28の出力を選択する。
【0093】
データD1/D2のサイクルでは、比較判定部26の出力は”0”のため、セレクタ32は排他的論理和回路30の出力を選択し、セレクタ33は比較判定部27の出力を選択する。
【0094】
従って、1側DQ(フリップフロップ34の出力)はデータD1”0x00”が出力され、1側DBI(フリップフロップ35の出力)は”0”が出力される。また、2側DQ(フリップフロップ36の出力)はデータD2”0xFF”の反転データである”0x00”が出力され、2側DBI(フリップフロップ37の出力)は”1”が出力される。
【0095】
次に、1側入力データ端子にデータD3として”0xFF”が入力され、2側入力データ端子にデータD4として”0x3F”が入力される。
【0096】
比較判定部26では、データD3”0xFF”と2側DQである”0x00”が比較され、変化しているビット数が”0”で半分の4ビットより多いので、”1”が出力される。さらに、排他的論理和回路29では、比較判定部26の出力が”1”であるため、データD3”0xFF”は反転され、”0x00”として出力される。
【0097】
また、比較判定部27では、データD3”0xFF”とデータD4”0x3F”が比較され、変化しているビット数が”2”で半分の4ビット以下なので、”0”が出力される。さらに、排他的論理和回路30では、比較判定部27の出力が”0”であるため、データD4”0x3F”は反転されずに出力される。
【0098】
同様に、比較判定部28では、データD3”0xFF”の反転データ”0x00”とデータD4”0x3F”が比較され、変化しているビット数が”0”で半分の4ビットより多いので、”1”が出力される。さらに、排他的論理和回路31では、比較判定部28の出力が”1”であるため、データD4”0x3F”は反転され、”0xC0”として出力される。
【0099】
データD3/D4のサイクルでは、比較判定部26の出力は”1”のため、セレクタ32は排他的論理和回路31の出力を選択し、セレクタ33は比較判定部28の出力を選択する。
【0100】
従って、1側DQ(フリップフロップ34の出力)はデータD3”0xFF”の反転データである”0x00”が出力され、1側DBI(フリップフロップ35の出力)は”1”が出力される。また、2側DQ(フリップフロップ36の出力)はデータD4”0x3F”の反転データである”0xC0”が出力され、2側DBI(フリップフロップ37の出力)は”1”が出力される。
【0101】
次に、1側入力データ端子にデータD5として”0x03”が入力され、2側入力データ端子にデータD6として”0x3F”が入力される。
【0102】
比較判定部26では、データD5”0x03”と2側DQである”0xC0”が比較され、変化しているビット数が”4”で半分の4ビット以下なので、”0”が出力される。さらに、排他的論理和回路29では、比較判定部26の出力が”0”であるため、データD5”0x03”は反転されずに出力される。
【0103】
また、比較判定部27では、データD5”0x03”とデータD6”0x3F”が比較され、変化しているビット数が”4”で半分の4ビット以下なので、”0”が出力される。さらに、排他的論理和回路30では、比較判定部27の出力が”0”であるため、データD6”0x3F”は反転されずに出力される。
【0104】
同様に、比較判定部28では、データD5”0x03”の反転データ”0xFC”とデータD6”0x3F”が比較され、変化しているビット数が”4”で半分の4ビット以下なので、”0”が出力される。さらに、排他的論理和回路31では、比較判定部28の出力が”0”であるため、データD6”0x3F”は反転されずに出力される。
【0105】
データD5/D6のサイクルでは、比較判定部26の出力は”0”のため、セレクタ32は排他的論理和回路30の出力を選択し、セレクタ33は比較判定部27の出力を選択する。
【0106】
従って、1側DQ(フリップフロップ34の出力)はデータD5”0x03”が出力され、1側DBI(フリップフロップ35の出力)は”0”が出力される。また、2側DQ(フリップフロップ36の出力)はデータD6”0x3F”が出力され、2側DBI(フリップフロップ37の出力)は”0”が出力される。
【0107】
次に、1側入力データ端子にデータD7として”0xC0”が入力され、2側入力データ端子にデータD8として”0x0C”が入力される。
【0108】
比較判定部26では、データD7”0xC0”と2側DQ出力の”0x3F”が比較され、変化しているビット数が”8”で半分の4ビットより多いので、”1”が出力される。さらに、排他的論理和回路29では、比較判定部26の出力が”1”であるため、データD7”0xC0”は反転され、”0x3F”として出力される。
【0109】
また、比較判定部27では、データD7”0xC0”とデータD8”0x0C”が比較され、変化しているビット数が”4”で半分の4ビット以下なので、”0”が出力される。さらに、排他的論理和回路30では、比較判定部27の出力が”0”であるため、データD8”0x0C”は反転されずに出力される。
【0110】
同様に、比較判定部28では、データD7”0xC0”の反転データ”0x3F”とデータD8”0x0C”が比較され、変化しているビット数が”4”で半分の4ビット以下なので、”0”が出力される。さらに、排他的論理和回路31では、比較判定部28の出力が”0”であるため、データD8”0x0C”は反転されずに出力される。
【0111】
データD7/D8のサイクルでは、比較判定部26の出力は”1”のため、セレクタ32は排他的論理和回路31の出力を選択し、セレクタ33は比較判定部28の出力を選択する。
【0112】
従って、1側DQ(フリップフロップ34の出力)はデータD7”0xC0”の反転データである”0x3F”が出力され、1側DBI(フリップフロップ35の出力)は”1”が出力される。また、2側DQ(フリップフロップ36の出力)はデータD8”0x0C”が出力され、2側DBI(フリップフロップ37の出力)は”0”が出力される。
【0113】
最後に、1側入力データ端子にデータD9として”0xFF”が入力され、2側入力データ端子にデータD10として”0xFF”が入力される。
【0114】
比較判定部26では、データD9”0xFF”と2側DQ出力の”0x0C”が比較され、変化しているビット数が”6”で半分の4ビットより多いので、”1”が出力される。さらに、排他的論理和回路29では、比較判定部26の出力が”1”であるため、データD9”0xFF”は反転され、”0x00”として出力される。
【0115】
また、比較判定部27では、データD9”0xFF”とデータD10”0xFF”が比較され、変化しているビット数が”0”で半分の4ビット以下なので、”0”が出力される。さらに、排他的論理和回路30では、比較判定部27の出力が”0”であるため、データD10”0xFF”は反転されずに出力される。
【0116】
同様に、比較判定部28では、データD9”0xFF”の反転データ”0x00”とデータD10”0xFF”が比較され、変化しているビット数が”8”で半分の4ビットより多いので、”1”が出力される。さらに、排他的論理和回路31では、比較判定部28の出力が”1”であるため、データD10”0xFF”は反転され、”0x00”として出力される。
【0117】
データD9/D10のサイクルでは、比較判定部26の出力は”1”のため、セレクタ32は排他的論理和回路31の出力を選択し、セレクタ33は比較判定部28の出力を選択する。
【0118】
従って、1側DQ(フリップフロップ34の出力)はデータD9”0xFF”の反転データである”0x00”が出力され、1側DBI(フリップフロップ35の出力)は”1”が出力される。また、2側DQ(フリップフロップ36の出力)はデータD10”0xFF”の反転データである”0x00”が出力され、2側DBI(フリップフロップ37の出力)は”1”が出力される。
【0119】
この結果、データ発生部22から時系列データを2つ1組にしたデータ、すなわち、1側入力データ及び2側入力データを発生し、DBI生成部23の一方のDBI回路40が1側入力データと他方のDBI回路41のDQ出力を比較判定して反転制御を行って出力し、DBI生成部23の他方のDBI回路41が1側入力データと2側入力データ、若しくは、1側入力データの反転データと2側入力データをそれぞれ比較判定して反転制御を行うと共にこの2つの反転制御されたデータのうちどちらか一方をDBI回路40のDBI出力で選択して出力することにより、DBI方式に対応したデータを発生することができるので、DBI機能を備えたデバイスを試験することが可能になる。
【0120】
図6は他のDBI生成部の構成ブロック図である。図6において、1側入力データ端子、2側入力データ端子、3側入力データ端子及び4側入力データ端子にはデータ発生部からデータがそれぞれ入力される。1側入力データ端子はインバータ101の入力端子、比較判定部102の一方の入力端子及びフリップフロップ106のデータ入力端子にそれぞれ接続され、2側入力データ端子は比較判定部102の他方の入力端子、比較判定部103の一方の入力端子、排他的論理和回路104の一方の入力端子及び排他的論理和回路105の一方の入力端子にそれぞれ接続される。
【0121】
3側入力データ端子はフリップフロップ111のデータ入力端子に接続され、4側入力データ端子はフリップフロップ112のデータ入力端子に接続される。インバータ101の出力端子は比較判定部103の他方の入力端子に接続され、比較判定部102の出力端子は排他的論理和回路104の他方の入力端子及びフリップフロップ108のデータ入力端子にそれぞれ接続される。
【0122】
比較判定部103の出力端子は排他的論理和回路105の他方の入力端子及びフリップフロップ110のデータ入力端子にそれぞれ接続され、排他的論理和回路104の出力端子はフリップフロップ107のデータ入力端子に接続される。排他的論理和回路105の出力端子はフリップフロップ109のデータ入力端子に接続され、フリップフロップ106の出力端子はフリップフロップ117のデータ入力端子に接続される。
【0123】
フリップフロップ107の出力端子は比較判定部113の一方の入力端子及びフリップフロップ118のデータ入力端子にそれぞれ接続され、フリップフロップ108の出力端子はフリップフロップ119のデータ入力端子に接続される。フリップフロップ109の出力端子は比較判定部114の一方の入力端子及びフリップフロップ120のデータ入力端子にそれぞれ接続され、フリップフロップ110の出力端子はフリップフロップ121のデータ入力端子に接続される。
【0124】
フリップフロップ111の出力端子は比較判定部113の他方の入力端子、比較判定部114の他方の入力端子、排他的論理和回路115の一方の入力端子及び排他的論理和回路116の一方の入力端子にそれぞれ接続され、フリップフロップ112の出力端子はフリップフロップ126のデータ入力端子に接続される。比較判定部113の出力端子は排他的論理和回路115の他方の入力端子及びフリップフロップ123のデータ入力端子にそれぞれ接続され、比較判定部114の出力端子は排他的論理和回路116の他方の入力端子及びフリップフロップ125のデータ入力端子にそれぞれ接続される。
【0125】
排他的論理和回路115の出力端子はフリップフロップ122のデータ入力端子に接続され、排他的論理和回路116の出力端子はフリップフロップ124のデータ入力端子に接続される。フリップフロップ117の出力端子はフリップフロップ131のデータ入力端子に接続され、フリップフロップ118の出力端子はフリップフロップ132のデータ入力端子に接続される。
【0126】
フリップフロップ119の出力端子はフリップフロップ133のデータ入力端子に接続され、フリップフロップ120の出力端子はフリップフロップ134のデータ入力端子に接続される。フリップフロップ121の出力端子はフリップフロップ135のデータ入力端子に接続され、フリップフロップ122の出力端子は比較判定部127の一方の入力端子及びフリップフロップ136のデータ入力端子にそれぞれ接続される。
【0127】
フリップフロップ123の出力端子はフリップフロップ137のデータ入力端子に接続され、フリップフロップ124の出力端子は比較判定部128の一方の入力端子及びフリップフロップ138のデータ入力端子にそれぞれ接続される。フリップフロップ125の出力端子はフリップフロップ139のデータ入力端子に接続され、フリップフロップ126の出力端子は比較判定部127の他方の入力端子、比較判定部128の他方の入力端子、排他的論理和回路129の一方の入力端子及び排他的論理和回路130の一方の入力端子にそれぞれ接続される。
【0128】
比較判定部127の出力端子は排他的論理和回路129の他方の入力端子及びフリップフロップ141のデータ入力端子にそれぞれ接続され、比較判定部128の出力端子は排他的論理和回路130の他方の入力端子及びフリップフロップ143のデータ入力端子にそれぞれ接続される。排他的論理和回路129の出力端子はフリップフロップ140のデータ入力端子に接続され、排他的論理和回路130の出力端子はフリップフロップ142のデータ入力端子に接続される。
【0129】
フリップフロップ131の出力端子は比較判定部144の一方の入力端子及び排他的論理和回路145の一方の入力端子にそれぞれ接続され、フリップフロップ132の出力端子はセレクタ146の一方の入力端子に接続される。フリップフロップ133の出力端子はセレクタ147の一方の入力端子に接続され、フリップフロップ134の出力端子はセレクタ146の他方の入力端子に接続される。
【0130】
フリップフロップ135の出力端子はセレクタ147の他方の入力端子に接続され、フリップフロップ136の出力端子はセレクタ148の一方の入力端子に接続される。フリップフロップ137の出力端子はセレクタ149の一方の入力端子に接続され、フリップフロップ138の出力端子はセレクタ148の他方の入力端子に接続される。
【0131】
フリップフロップ139の出力端子はセレクタ149の他方の入力端子に接続され、フリップフロップ140の出力端子はセレクタ150の一方の入力端子に接続される。フリップフロップ140の出力端子はセレクタ151の一方の入力端子に接続され、フリップフロップ142の出力端子はセレクタ150の他方の入力端子に接続される。
【0132】
フリップフロップ143の出力端子はセレクタ151の他方の入力端子に接続され、比較判定部144の出力端子は排他的論理和回路145の他方の入力端子、セレクタ146の制御端子、セレクタ147の制御端子、セレクタ148の制御端子、セレクタ149の制御端子、セレクタ150の制御端子、セレクタ151の制御端子及びフリップフロップ153のデータ入力端子にそれぞれ接続される。
【0133】
排他的論理和回路145の出力端子はフリップフロップ152のデータ入力端子に接続され、セレクタ146の出力端子はフリップフロップ154のデータ入力端子に接続される。セレクタ147の出力端子はフリップフロップ155のデータ入力端子に接続され、セレクタ148の出力端子はフリップフロップ156のデータ入力端子に接続される。
【0134】
セレクタ149の出力端子はフリップフロップ157のデータ入力端子に接続され、セレクタ150の出力端子はフリップフロップ158のデータ入力端子に接続される。セレクタ151の出力端子はフリップフロップ159のデータ入力端子に接続される。
【0135】
フリップフロップ152の出力は1側DQとして出力され、フリップフロップ153の出力は1側DBIとして出力される。フリップフロップ154の出力は2側DQとして出力され、フリップフロップ155の出力は2側DBIとして出力される。
【0136】
フリップフロップ156の出力は3側DQとして出力され、フリップフロップ157の出力は3側DBIとして出力される。フリップフロップ158の出力は比較判定部144の他方の入力端子に接続されると共に4側DQとして出力され、フリップフロップ159の出力は4側DBIとして出力される。
【0137】
また、フリップフロップ106〜112,117〜126,131〜143,152〜159のクロック入力端子には、それぞれ同一のクロック信号が入力されるものとする。
【0138】
フリップフロップ106、フリップフロップ117、フリップフロップ131、比較判定部144、排他的論理和回路145、フリップフロップ152及びフリップフロップ153はDBI回路200を構成する。
【0139】
インバータ101、比較判定部102〜103、排他的論理和回路104〜105、フリップフロップ107〜110、フリップフロップ118〜121、フリップフロップ132〜135、セレクタ146〜147及びフリップフロップ154〜155はDBI回路201を構成する。
【0140】
フリップフロップ111、比較判定部113〜114、排他的論理和回路115〜116、フリップフロップ122〜125、フリップフロップ136〜139、セレクタ148〜149及びフリップフロップ156〜157はDBI回路202を構成する。
【0141】
フリップフロップ112、フリップフロップ126、比較判定部127〜128、排他的論理和回路129〜130、フリップフロップ140〜143、セレクタ150〜151及びフリップフロップ158〜159はDBI回路203を構成する。
【0142】
図6に示す実施例の動作を説明する。基本的な動作は、図4に示す実施例と同じであるが、異なる点は、入力されるデータが時系列分割され、データ4つで1組であり、4つのデータを順次処理することである。
【0143】
比較判定部102は、1側入力データが反転制御で反転しない場合の2側入力データに対する反転信号を生成する。すなわち、1側入力データと2側入力データをビット比較し、変化したビット数がビット幅の半分より多いか否かを判断する。
【0144】
もし、変化したビット数がビット幅の半分より多い場合には、比較判定部102は”1”を出力し、変化したビット数がビット幅の半分より多くない場合には、比較判定部102は”0”を出力する。
【0145】
排他的論理和回路104は、比較判定部102の出力を受けて、1側入力データが反転制御で反転しない場合の2側入力データに対する出力データを生成する。すなわち、排他的論理和回路104は、比較判定部102の出力が”1”の場合には、2側入力データを反転して出力し、比較判定部102の出力が”0”の場合には、2側入力データを反転せずにそのまま出力する。
【0146】
比較判定部103は、1側入力データが反転制御で反転した場合の2側入力データに対する反転信号を生成する。すなわち、1側入力データの反転データと2側入力データをビット比較し、変化したビット数がビット幅の半分より多いか否かを判断する。
【0147】
もし、変化したビット数がビット幅の半分より多い場合には、比較判定部103は”1”を出力し、変化したビット数がビット幅の半分より多くない場合には、比較判定部103は”0”を出力する。
【0148】
排他的論理和回路105は、比較判定部103の出力を受けて、1側入力データが反転制御で反転した場合の2側入力データに対する出力データを生成する。すなわち、排他的論理和回路105は、比較判定部103の出力が”1”の場合には、2側入力データを反転して出力し、比較判定部103の出力が”0”の場合には、2側入力データを反転せずにそのまま出力する。
【0149】
以下、同様に、比較判定部113は、1側入力データが反転制御で反転しない場合の3側入力データに対する反転信号を生成する。排他的論理和回路115は、比較判定部113の出力を受けて、1側入力データが反転制御で反転しない場合の3側入力データに対する出力データを生成する。
【0150】
比較判定部114は、1側入力データが反転制御で反転した場合の3側入力データに対する反転信号を生成する。排他的論理和回路116は、比較判定部114の出力を受けて、1側入力データが反転制御で反転した場合の3側入力データに対する出力データを生成する。
【0151】
比較判定部127は、1側入力データが反転制御で反転しない場合の4側入力データに対する反転信号を生成する。排他的論理和回路129は、比較判定部127の出力を受けて、1側入力データが反転制御で反転しない場合の4側入力データに対する出力データを生成する。
【0152】
比較判定部128は、1側入力データが反転制御で反転した場合の4側入力データに対する反転信号を生成する。排他的論理和回路130は、比較判定部128の出力を受けて、1側入力データが反転制御で反転した場合の4側入力データに対する出力データを生成する。
【0153】
比較判定部144は、4側出力データ(4側DQ)に基づいて1側入力データに対する反転信号を生成する。排他的論理和回路145は、比較判定部144の出力を受けて、1側入力データに対する出力データを生成する。
【0154】
また、セレクタ146は、比較判定部144の出力が”0”の時にはフリップフロップ132の出力、すなわち、1側入力データが反転制御で反転しない場合の2側入力データに対する出力データを選択し、比較判定部144の出力が”1”の時にはフリップフロップ134の出力、すなわち、1側入力データが反転制御で反転した場合の2側入力データに対する出力データを選択する。
【0155】
セレクタ147は、比較判定部144の出力が”0”の時にはフリップフロップ133の出力、すなわち、1側入力データが反転制御で反転しない場合の2側入力データに対する反転信号を選択し、比較判定部144の出力が”1”の時にはフリップフロップ135の出力、すなわち、1側入力データが反転制御で反転した場合の2側入力データに対する反転信号を選択する。
【0156】
セレクタ148は、比較判定部144の出力が”0”の時にはフリップフロップ136の出力、すなわち、1側入力データが反転制御で反転しない場合の3側入力データに対する出力データを選択し、比較判定部144の出力が”1”の時にはフリップフロップ138の出力、すなわち、1側入力データが反転制御で反転した場合の3側入力データに対する出力データを選択する。
【0157】
セレクタ149は、比較判定部144の出力が”0”の時にはフリップフロップ137の出力、すなわち、1側入力データが反転制御で反転しない場合の3側入力データに対する反転信号を選択し、比較判定部144の出力が”1”の時にはフリップフロップ139の出力、すなわち、1側入力データが反転制御で反転した場合の3側入力データに対する反転信号を選択する。
【0158】
セレクタ150は、比較判定部144の出力が”0”の時にはフリップフロップ140の出力、すなわち、1側入力データが反転制御で反転しない場合の4側入力データに対する出力データを選択し、比較判定部144の出力が”1”の時にはフリップフロップ142の出力、すなわち、1側入力データが反転制御で反転した場合の4側入力データに対する出力データを選択する。
【0159】
セレクタ151は、比較判定部144の出力が”0”の時にはフリップフロップ141の出力、すなわち、1側入力データが反転制御で反転しない場合の4側入力データに対する反転信号を選択し、比較判定部144の出力が”1”の時にはフリップフロップ143の出力、すなわち、1側入力データが反転制御で反転した場合の4側入力データに対する反転信号を選択する。
【0160】
この結果、データ発生部から時系列データを4つ1組にしたデータ、すなわち、1側入力データ、2側入力データ、3側入力データ及び4側入力データを発生し、DBI回路200が1側DQ及び1側DBIを生成し、DBI回路201が2側DQ及び2側DBIを生成し、DBI回路202が3側DQ及び3側DBIを生成し、DBI回路203が4側DQ及び4側DBIを生成することにより、DBI方式に対応したデータを発生することができるので、DBI機能を備えたデバイスを試験することが可能になる。
【0161】
図7は他のDBI生成部の構成ブロック図であり、図4と共通する部分には同一の符号を付けている。図7と図4の構成で異なる点は、2側DQを生成するDBI回路において、1側入力データが反転した時及び反転しない時の2通りの2側DQを生成せずに、選択された後の2側反転信号で2側入力データの反転制御を行っていることである。
【0162】
図7において、1側入力データ端子及び2側入力データ端子には図4の実施例と同様に、データ発生部22から出力される2つのデータ信号がそれぞれ入力される。すなわち、”データn−1”(nは2以上の偶数)が1側入力データ端子へ入力され、”データn”が2側入力データ端子へ入力される。
【0163】
2側入力データ端子は比較判定部27の一方の入力端子、比較判定部28の一方の入力端子及び排他的論理和回路38の一方の入力端子にそれぞれ接続される。比較判定部26の出力端子は排他的論理和回路29の他方の入力端子、セレクタ33の制御端子及びフリップフロップ35のデータ入力端子にそれぞれ接続される。
【0164】
比較判定部27の出力端子はセレクタ33の一方の入力端子に接続され、比較判定部28の出力端子はセレクタ33の他方の入力端子に接続される。セレクタ33の出力端子はフリップフロップ37の入力端子及び排他的論理和回路38の他方の入力端子にそれぞれ接続される。排他的論理和回路38の出力端子はフリップフロップ36の入力端子に接続される。その他の接続に関しては、図4の実施例と同じため、説明を省略する。
【0165】
インバータ25、比較判定部27、比較判定部28、セレクタ33、フリップフロップ36、フリップフロップ37及び排他的論理和回路38はDBI回路42を構成している。
【0166】
図7に示す実施例の動作を説明する。図4に示す実施例の動作とほぼ同じため、異なる部分のみを説明する。
【0167】
排他的論理和回路38は、セレクタ33の出力を受けて、2側入力データに対する出力データを生成する。すなわち、排他的論理和回路38は、セレクタ33の出力が”1”の場合には、2側入力データを反転して出力し、セレクタ33の出力が”0”の場合には、2側入力データを反転せずにそのまま出力する。
【0168】
そして、排他的論理和回路38の出力をフリップフロップ36で1クロック遅らせた信号が2側出力データ(2側DQ)となる。
【0169】
この結果、データ発生部22から時系列データを2つ1組にしたデータ、すなわち、1側入力データ及び2側入力データを発生し、DBI生成部23の一方のDBI回路40が1側入力データと他方のDBI回路42のDQ出力を比較判定して反転制御を行って出力し、DBI生成部23の他方のDBI回路42が1側入力データと2側入力データ、若しくは、1側入力データの反転データと2側入力データをそれぞれ比較判定し、どちらか一方をDBI回路40のDBI出力で選択すると共にこの選択された信号で2側入力データを反転制御して出力することにより、DBI方式に対応したデータを発生することができるので、DBI機能を備えたデバイスを試験することが可能になる。
【0170】
なお、図1及び図3に示す実施例においてピンエレクトロニクス61は波形整形部7及び期待値判定部8で構成されているが、必ずしもこのようにする必要はなく、ピンによっては波形整形部7のみとしてもよい。
【0171】
また、図4、図6及び図7に示す実施例において回路中にフリップフロップを配置しているが、必ずしもこのようにする必要はなく、タイミングが許容できる範囲であれば、フリップフロップの数を減らしたり、若しくは、全て削除しても構わない。
【0172】
また、図1から図7に示す実施例において各比較判定部では変化したビット数がビット幅の半分より多いか否かを判断しているが、必ずしもビット幅の半分に限定されるものではなく、判断するビット数は適宜変更してもよい。
【0173】
例えば、データ幅が8ビットのメモリの場合には、変化したビットが5ビットより多いか否かで判断してもよいし、変化したビットが3ビットより多いか否かで判断してもよい。
【図面の簡単な説明】
【0174】
【図1】本発明に係るメモリ試験装置の一実施例を示す構成ブロック図である。
【図2】DBI生成部の構成ブロック図である。
【図3】本発明に係るメモリ試験装置の他の実施例を示す構成ブロック図である。
【図4】DBI生成部の構成ブロック図である。
【図5】DBI生成部の動作を示すタイミングチャートである。
【図6】他のDBI生成部の構成ブロック図である。
【図7】他のDBI生成部の構成ブロック図である。
【図8】従来のメモリ試験装置を示す構成ブロック図である。
【図9】DBI機能を備えたメモリのデータ入力回路とデータ出力回路の構成ブロック図である。
【符号の説明】
【0175】
1 シーケンス制御部
2 インストラクションメモリ
3 アドレス発生部
4,22 データ発生部
5 制御信号発生部
6,24 ピン出力選択部
7 波形整形部
8 期待値判定部
9,10,12,15,16,20,21,34〜37,106〜112,117〜126,131〜143,152〜159 フリップフロップ
11,14,19,29〜31,38,104,105,115,116,129,130,145 排他的論理和回路
13,18,26〜28,102,103,113,114,127,128,144 比較判定部
17,23 DBI生成部
25,101 インバータ
32,33,146〜151 セレクタ
40,41,42,200〜203 DBI回路
50,51 発生部
60,62,63 パターン発生器
61 ピンエレクトロニクス
70,71,72 メモリ試験装置
80 DUT
90 メモリ
【特許請求の範囲】
【請求項1】
アドレス発生部からのアドレス信号、データ発生部からのデータ信号及び制御信号発生部からの制御信号をピン出力選択部で選択するメモリ試験装置において、
前記データ発生部と前記ピン出力選択部の間にあり、
前記データ信号のデータと1サイクル前に出力したデータをビット比較すると共にこの比較結果に基づいて前記データ信号を反転制御し、出力データ及び反転信号を出力するDBI生成部を有することを特徴とするメモリ試験装置。
【請求項2】
アドレス発生部からのアドレス信号、データ発生部からのデータ信号及び制御信号発生部からの制御信号をピン出力選択部で選択するメモリ試験装置において、
前記データ発生部と前記ピン出力選択部の間にあり、
前記データ信号がn個1組(nは2以上の整数)の入力データに時系列分割されて入力され、
1側入力データと1サイクル前に出力したn側出力データをビット比較すると共にこの比較結果に基づいて前記1側入力データ信号を反転制御し、1側出力データ及び1側反転信号を出力する第1のDBI回路と、
前記1側入力データに時系列で続く(n−1)個の入力データ各々に対し、前記1側入力データが反転しない場合と反転した場合の2通りのDBI方式による出力データ及び反転信号を生成し、前記1側反転信号を選択制御信号として前記2通りのDBI方式による出力データ及び反転信号のうちどちらか一方を選択してn側出力データ及びn側反転信号を出力する(n−1)個の第2のDBI回路と
から構成されるDBI生成部を有することを特徴とするメモリ試験装置。
【請求項3】
アドレス発生部からのアドレス信号、データ発生部からのデータ信号及び制御信号発生部からの制御信号をピン出力選択部で選択するメモリ試験装置において、
前記データ発生部と前記ピン出力選択部の間にあり、
前記データ信号がn個1組(nは2以上の整数)の入力データに時系列分割されて入力され、
1側入力データと1サイクル前に出力したn側出力データをビット比較すると共にこの比較結果に基づいて前記1側入力データ信号を反転制御し、1側出力データ及び1側反転信号を出力する第1のDBI回路と、
前記1側入力データに時系列で続く(n−1)個の入力データ各々に対し、前記1側入力データが反転しない場合と反転した場合の2通りのDBI方式による反転信号を生成し、前記1側反転信号を選択制御信号として前記2通りのDBI方式による反転信号のうちどちらか一方を選択してn側反転信号を出力し、このn側反転信号の論理によってn側入力データを反転する若しくは反転しないを制御してn側出力データを出力する(n−1)個の第2のDBI回路と
から構成されるDBI生成部を有することを特徴とするメモリ試験装置。
【請求項1】
アドレス発生部からのアドレス信号、データ発生部からのデータ信号及び制御信号発生部からの制御信号をピン出力選択部で選択するメモリ試験装置において、
前記データ発生部と前記ピン出力選択部の間にあり、
前記データ信号のデータと1サイクル前に出力したデータをビット比較すると共にこの比較結果に基づいて前記データ信号を反転制御し、出力データ及び反転信号を出力するDBI生成部を有することを特徴とするメモリ試験装置。
【請求項2】
アドレス発生部からのアドレス信号、データ発生部からのデータ信号及び制御信号発生部からの制御信号をピン出力選択部で選択するメモリ試験装置において、
前記データ発生部と前記ピン出力選択部の間にあり、
前記データ信号がn個1組(nは2以上の整数)の入力データに時系列分割されて入力され、
1側入力データと1サイクル前に出力したn側出力データをビット比較すると共にこの比較結果に基づいて前記1側入力データ信号を反転制御し、1側出力データ及び1側反転信号を出力する第1のDBI回路と、
前記1側入力データに時系列で続く(n−1)個の入力データ各々に対し、前記1側入力データが反転しない場合と反転した場合の2通りのDBI方式による出力データ及び反転信号を生成し、前記1側反転信号を選択制御信号として前記2通りのDBI方式による出力データ及び反転信号のうちどちらか一方を選択してn側出力データ及びn側反転信号を出力する(n−1)個の第2のDBI回路と
から構成されるDBI生成部を有することを特徴とするメモリ試験装置。
【請求項3】
アドレス発生部からのアドレス信号、データ発生部からのデータ信号及び制御信号発生部からの制御信号をピン出力選択部で選択するメモリ試験装置において、
前記データ発生部と前記ピン出力選択部の間にあり、
前記データ信号がn個1組(nは2以上の整数)の入力データに時系列分割されて入力され、
1側入力データと1サイクル前に出力したn側出力データをビット比較すると共にこの比較結果に基づいて前記1側入力データ信号を反転制御し、1側出力データ及び1側反転信号を出力する第1のDBI回路と、
前記1側入力データに時系列で続く(n−1)個の入力データ各々に対し、前記1側入力データが反転しない場合と反転した場合の2通りのDBI方式による反転信号を生成し、前記1側反転信号を選択制御信号として前記2通りのDBI方式による反転信号のうちどちらか一方を選択してn側反転信号を出力し、このn側反転信号の論理によってn側入力データを反転する若しくは反転しないを制御してn側出力データを出力する(n−1)個の第2のDBI回路と
から構成されるDBI生成部を有することを特徴とするメモリ試験装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【公開番号】特開2008−152870(P2008−152870A)
【公開日】平成20年7月3日(2008.7.3)
【国際特許分類】
【出願番号】特願2006−340615(P2006−340615)
【出願日】平成18年12月19日(2006.12.19)
【出願人】(000006507)横河電機株式会社 (4,443)
【Fターム(参考)】
【公開日】平成20年7月3日(2008.7.3)
【国際特許分類】
【出願日】平成18年12月19日(2006.12.19)
【出願人】(000006507)横河電機株式会社 (4,443)
【Fターム(参考)】
[ Back to top ]