レジスト除去方法、修復方法および素子
【課題】レジスト残渣を残さず、かつ、レジストの下層（例えば半導体層）へのダメージを従来よりも抑えることが可能なレジスト除去方法を実現する。
【解決手段】本発明は、素子に付いたレジスト３の一部を除去対象として除去するレジスト除去方法の発明である。本発明では、例えば、除去対象の一部が除去加工されるとともに除去対象の残りの一部６が露光されるように除去対象に向けてレジストが吸収する波長のレーザー光４を照射するとともに、露光された部分６を現像により除去することで、半導体素子に塗布したレジスト３の一部を除去する。
【解決手段】本発明は、素子に付いたレジスト３の一部を除去対象として除去するレジスト除去方法の発明である。本発明では、例えば、除去対象の一部が除去加工されるとともに除去対象の残りの一部６が露光されるように除去対象に向けてレジストが吸収する波長のレーザー光４を照射するとともに、露光された部分６を現像により除去することで、半導体素子に塗布したレジスト３の一部を除去する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、素子に付いているレジストの一部を除去するレジスト除去方法に関する。また、本発明は、そのようなレジスト除去方法を修復工程の一部に用いて素子を修復する修復方法、および、そのようなレジスト除去方法を製造工程の一部に用いて製造される素子に関する。
【背景技術】
【０００２】
エレクトロニクス分野において、結晶系薄膜は従来から薄膜トランジスタの半導体層や、結晶系太陽電池の発電層、あるいは化合物半導体発光素子など、広くデバイス全般に利用されている。
【０００３】
例えば化合物半導体発光素子では、p-nジャンクション部に結晶系薄膜が利用されており、その１つである窒化ガリウム(GaN)系化合物半導体発光素子は、直接遷移型の発光素子であるため発光効率が高いことや、窒化ガリウムを中心として窒化インジウムや窒化アルミニウムを加え、それらの比率を変えることなどで青紫色から赤色までの発光が得られることなどから注目されている。図１３、図１４は、前記窒化ガリウム(GaN)系化合物半導体発光素子の構造の一例を示す断面図であり、サファイア基板１０１の（0001）面(C面)の上に、窒化ガリウムバッファ層１０２、n型窒化ガリウム層１０３、活性層１０４、およびp型窒化ガリウム層１０５が積層され、その上層にｎ型電極１０６、p型電極１０７が積層されている。活性層１０４では、バリア層によって挟まれた多数のウエル層からなる多重量子井戸（MQW：Multi quantum well）構造が形成されている。また、図１６では図１３の構成に加え、さらに透明導電膜１０８が積層されている。このような化合物半導体素子は、サファイア基板上に有機金属気相成長法（MOCVD法）などを用いたエピタキシャル成長法によってn型GaN層、バッファ層、p型GaN層を順次形成したのち、通常のCVD法ならびにフォトリソグラフィ法を用いてパターニングされた電極、透明導電膜を順次形成することで製造される。
【０００４】
前記GaN系化合物半導体発光素子をはじめ、各種デバイスを良品として製造するためには、各層を高い品質にて形成する必要があるが、実際には、製膜工程において層構造の中に欠陥が発生することにより、素子が短絡し、製品の歩留まりが上がらない課題があった。前記欠陥は、半導体層の製膜不良(結晶成長不良)や、異物混入が原因で発生するが、欠陥の発生自体を完全になくすことは困難であり、素子中に形成された欠陥を除去する技術が求められてきた。
【０００５】
これに対し、従来の欠陥の除去方法として、素子中の欠陥部の位置とは無関係に処理を行う方法（ここでは、「除去方法１」と称する）と、素子中の欠陥部を検出した上で、欠陥部に対してだけ処理を行う方法（ここでは、「除去方法２」と称する）と、が提案されている。
【０００６】
除去方法１としては、例えば、ピットが発生している半導体層を絶縁性材料層で被覆した後に半導体層表面より上部の不要部分を除去することにより、絶縁性材料でピットを埋める方法(例えば特許文献１)や、素子形成後に逆バイアスを印加し、短絡させる方法(例えば特許文献２)が提案されている。これらの方法では、素子中の欠陥部を検出する必要がないため、欠陥を容易に除去することができる。しかしながら、これらの方法は、基板上のすべての欠陥を確実に除去できる方法ではないため、歩留まり向上に対して必ずしも有効ではない。
【０００７】
一方、除去方法２は、欠陥の検出に時間はかかるが、電流リークの発生源をすべて特定することで確実に欠陥を除去できるため、歩留まり向上に対して有効である。
【０００８】
除去方法２におけるレジストパターン形成方法としては、一般に、導電膜や絶縁膜(導電膜等)に対し、光を照射してパターニングする方法が知られている。具体的には、導電膜等の開口すべき位置に直接パルスレーザーを照射することで、導電膜等に開口部を形成する方法や、導電膜等の上面にレジスト膜を形成し、通常のフォトリソグラフィあるいはレーザーアブレーションによりレジスト膜をパターニングした上で、エッチング処理によって導電膜等に開口部を形成する方法(例えば特許文献３)が知られている。図１６は、レーザーアブレーションによるレジストパターン形成方法の例を示したものである。この方法では、まず、図１６（ａ）に示すように基板１０１に積層された半導体層１１０の表面にレジスト膜１１１を製膜する。そして、図１６（ｂ）に示すように、レーザー照射装置１１２を欠陥部に向けた状態でパルスレーザー１１３を照射し、レジスト膜のうちの欠陥部を被覆する部分を除去する。これにより、図１６（ｃ）に示すようなレジストパターンが形成される。
【０００９】
このうち、フォトリソグラフィによるレジストパターン形成方法では、通常は基板全面にランプ光を照射することになるため、欠陥部の分布に合わせて基板ごとに個別にマスクを形成する方法が考えられるが、マスクは、通常、素子形成時点で加工されているものであり、欠陥部の位置に併せて容易に修正することができない。そのため、欠陥位置に対しては、マスク以外の手段により、位置の特定と加工処理を行う必要性がある。さらに、この方法では、特に多数の欠陥が含まれる素子の修復には対応できない。
【００１０】
一方で、レーザーアブレーションによるレジストパターン形成方法では、欠陥部に合わせて選択的にレーザーを照射できるので、基板ごとに個別のマスクを形成する必要がないという利点がある。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００６−３３９５５０号公報（２００６年１２月１４日公開）
【特許文献２】特開平１１−２０４８１６号公報（２００１年２月９日公開）
【特許文献３】特開平７-２９７１００号公報（１９９５年１１月１０日公開）
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、レーザーアブレーションによるレジストパターン形成方法には、レーザー照射後にレジスト膜の残渣があると、そのことが次工程のエッチングの阻害要因となり、半導体層のパターニングができなくなるという課題がある。
【００１３】
一方、この方法で、レジスト膜の残渣を完全に除去しようとしてアブレーション加工を過剰に施してしまうと、半導体層が、図１６に示すような加工痕１１４が残るほど大きく加工され、時にはダメージを受けてしまうという課題がある。
【００１４】
半導体層が受けるダメージについて図１７を参照しながらより具体的に説明すると、以下の通りである。図１７は、従来のレーザーアブレーションによるレジストパターン形成方法でのパターン形成後のダメージを示す模式図である。図１７（ａ）はパルスレーザー照射直後の層構成を示す模式図であり、図１７（ｂ）はエッチング後における層構成を示す模式図である。前記方法を用いてアブレーション加工を過剰に施してしまうと、図１７（ａ）に示すように、レーザー照射後に半導体層１１０内にダメージ層１１５が形成される。そして、図１７（ｂ）に示すように、ダメージ層１１５は半導体層１１０のエッチング後にも残っており、ダメージ層１１５に起因して新たな電流リークが発生してしまう。
【００１５】
本発明は、上記の各課題に鑑みてなされたものであり、その主な目的は、レジスト残渣を残さず、かつ、レジストの下層（例えば半導体層）へのダメージを従来よりも抑えることが可能なレジスト除去方法を実現することにある。また、そのようなレジスト除去方法を修復工程の一部に用いる素子の修復方法、および、そのようなレジスト除去方法を製造工程の一部に用いて製造される素子を実現することも本発明の目的に含まれる。
【課題を解決するための手段】
【００１６】
本発明に係るレジスト除去方法は、上記課題を解決するために、素子に付いているレジストの一部を除去対象として除去するレジスト除去方法であって、前記除去対象の一部が除去加工されるとともに前記除去対象の残りの一部が露光されるように、前記除去対象に向けて前記レジストが吸収する波長のレーザー光を照射する第１の除去工程と、露光された前記残りの一部を現像により除去する第２の除去工程と、を含んでいる、ことを特徴としている。
【００１７】
上記の構成によれば、除去対象の一部が除去加工されない程度にレーザー光が照射される。その結果、レジストの下層が被るダメージは、従来のように除去対象全体が除去されるほどのレーザー光が照射される場合に比べて小さくなる。
【００１８】
また、上記の構成によれば、除去対象のうちレーザー光で除去されない部分は露光され、現像により除去される。その結果、レジスト中の除去対象全体が除去されることになり、レジスト残渣が残らないことになる。
【００１９】
したがって、本発明に係るレジスト除去方法は、レジスト残渣を残さず、かつ、レジストの下層（例えば半導体層）へのダメージを従来よりも抑えるという効果を奏する。
【００２０】
なお、前記素子が基板上に積層された層群の最上層として半導体層が形成されている半導体素子であり、前記レジストが前記半導体層の上面に形成されている、ことが望ましい。ここで、前記層群は、たかだか１つの層から構成されていてもよいし、２以上の層から構成されていてもよい。
【００２１】
また、本発明に係るレジスト除去方法は、前記素子が、基板上に積層された半導体層を含む層群の最上層として、金属膜、絶縁膜、および透明導電膜の少なくともいずれかの膜からなる層が形成されている半導体素子であり、前記レジストが半導体素子の上面に形成されており、前記第１の除去工程にて、最大加工深さが前記レジストの膜厚と前記最上層の層厚とを足し合わせた長さよりも小さくなるように、前記レーザー光を照射する、ことが望ましい。
【００２２】
上記の構成によれば、レーザー光により除去加工される最大加工深さが、前記レジスト膜の膜厚と前記最上層の層厚とを足し合わせた長さよりも小さくなる。また、前記の構成によれば、前記半導体層表面の前記レジスト表面からの長さは、前記レジストの膜厚と前記最上層の層厚とを足し合わせた長さ以上となる。
【００２３】
したがって、本発明に係るレジスト除去方法は、除去加工によって半導体層に全くダメージを与えないというさらなる効果を奏する。
【００２４】
本発明に係るレジスト除去方法は、前記第１の除去工程にて、最大加工深さが前記レジストの厚さ未満となる範囲内で前記除去対象の一部が除去加工されるように、前記レーザー光を照射する、ことが望ましい。
【００２５】
上記の構成によれば、本発明に係るレジスト除去方法は、レーザー光により除去加工される最大加工深さがレジストの厚さ未満となるので、除去加工によってレジストの下層に全くダメージを与えないというさらなる効果を奏する。
【００２６】
本発明に係る修復方法は、前記素子の被エッチング層における欠陥部を修復する修復方法であって、前記被エッチング層の上面に付いている前記レジストの一部を、前記レジスト除去方法を用いて除去することによりレジストパターンを形成する工程と、前記レジストパターンでマスクされた被エッチング層に対しエッチング処理を施すことで前記欠陥部を修復する工程と、を含んでいることを特徴としている。
【００２７】
上記の構成によれば、レジストパターンの形成により被エッチング層が新たに受けるダメージが最小限に抑えられ、且つ、欠陥部がエッチング処理により除去されるので、素子を略欠陥のない状態に修復することができるという効果を奏する。
【００２８】
なお、基板上にエッチング処理が施された被エッチング層が形成されている素子であって、前記エッチング処理は、前記被エッチング層の上面に付いていた前記レジストの一部が前記レジスト除去方法を用いて除去された後に施された処理である、ことを特徴とする素子も本発明の範疇に含まれる。
【００２９】
上記の構成によれば、前記素子は、従来のレジスト除去方法を製造工程の一部として含む製造方法で製造された半導体素子よりも、レジスト除去によって素子が被るダメージが小さくなる。したがって、前記素子は、従来の製造方法で製造された素子よりも、前記素子を部品として使用する製品の故障率を低減することできるというさらなる効果を奏する。
【発明の効果】
【００３０】
以上のように、本発明に係るレジスト除去方法は、レジスト残渣を残さず、かつ、レジストの下層（例えば半導体層）へのダメージを従来よりも抑えるという効果を奏する。
【図面の簡単な説明】
【００３１】
【図１】本発明の一実施形態に係るパターニング方法における、各工程後の層構成を示す模式図である。
【図２】本発明の一実施形態に係るパターニング方法における、レーザー照射工程後の層構成の様々な例を示した図である。
【図３】図１３のGaN系化合物発光素子の製造フローを示す図である。
【図４】図３の製造フローの各工程後の層構成を示す模式図である。
【図５】図１４のGaN系化合物発光素子の製造フローを示す図である。
【図６】図５の製造フローの各工程後の層構成を示す模式図である。
【図７】本発明の一実施形態に係る半導体素子の修復方法を含む、図１３のGaN系化合物発光素子の製造フローを示す図である。
【図８】図７の製造フローの各工程後の層構成を示す模式図である。
【図９】本発明の半導体素子の修復方法のフローを示す図である。
【図１０】図９のフローの各工程後の層構成を示す模式図である。
【図１１】本発明の一実施形態に係る半導体素子の修復工程を含む、図１４のGaN系化合物発光素子の製造フローを示す図である。
【図１２】図１１の製造フローの各工程後の層構成を示す模式図である。
【図１３】（ａ）はGaN系化合物半導体発光素子の一例を上面から見た模式図であり、（ｂ）は、（ａ）の素子をA-A’面で切った断面図である。
【図１４】（ａ）はGaN系化合物半導体発光素子の別の一例を上面から見た模式図であり、（ｂ）は、（ａ）の素子をA-A’面で切った断面図である。
【図１５】様々な照射条件でレーザー光をレジストに照射する実験を行った結果を示すグラフであり、具体的には、各照射条件とレジスト下層の加工穴径との関係の確認結果を示したグラフである。
【図１６】従来のレーザーアブレーションによるレジストパターン形成方法を示す図である。
【図１７】レジスト膜の下層に半導体層を含む層構成に対し、従来のレーザーアブレーションによるレジストパターン形成方法を適用した様子を示す模式図である。
【発明を実施するための形態】
【００３２】
〔実施形態１〕
本発明の一実施形態に係るパターニング方法として、基板上に積層された１層以上からなる層群の最上層として半導体層が形成されてなる半導体素子に対するパターニング方法を以下に説明する。
【００３３】
本実施形態に係るパターニング方法は、半導体層の上面にレジスト膜を形成する工程(レジスト塗布工程)と、所定位置のレジストを除去することによりレジスト膜に開口部を形成する工程(パターニング工程)と、エッチングにより前記開口部の下方に位置する半導体物質を除去し、半導体層（特許請求の範囲における「被エッチング層」に対応）のパターンを形成する工程(エッチング工程)から構成され、この順に行うことによって半導体層をパターニングする。以下、各工程の詳細について説明する。
【００３４】
<レジスト塗布工程>
レジスト塗布工程では、半導体層上面にポジ型のレジスト材料を塗布し、レジスト膜を形成する。レジスト材料はg,h,i線で感光する汎用のものが使用可能であり、一般的な塗布装置(スリットコーター、スピンコーター等)を用いて製膜したのち、所定温度で仮硬化させる。レジスト膜の膜厚は、半導体層に求める加工深さをエッチングすることに対して必要となる膜厚とすれば良く、例えば硬化後に1μm〜5μmとなるような膜厚にする。また、レジスト膜と半導体層との密着性を確保するために、あらかじめ半導体層にプライマー等、表面処理を行ってもよい。
【００３５】
<パターニング工程>
パターニング工程は、前記レジスト塗布工程で形成したレジスト膜のパターニングを行うものである。パターニング工程について図１および図２を参照しながら以下に説明する。図１は本工程の実施中における各段階での層構成を示している。また、図２は、パターニング工程中の一工程であるレーザー照射工程後の層構成の様々な例を示した図である。
【００３６】
本工程ではまず、図１（ａ）に示すように、基板１に積層された半導体層２に塗布されたレジスト膜３の所定部分のレジスト（特許請求の範囲における「除去対象」に対応）に対し、レーザー照射装置５を用いてレジスト膜３が吸収する波長のパルスレーザー４の照射を開始する。図１（ｂ）に示すように所定部分のレジストの一部が除去加工され、且つ、当該レジストの残部６が露光された状態になるまで、パルスレーザーの照射を繰り返す（特許請求の範囲における「第１の除去工程」に対応）。パルスレーザーの照射後、続いて、前記レジスト膜を現像することで、露光された残部６の除去（特許請求の範囲における「第２の除去工程」に対応）をした後に、レジスト膜を硬化させ、図１（ｃ）に示すようなレジスト膜パターンを形成する。
【００３７】
ここで、本実施形態では、パルスレーザー照射によって除去加工だけでなく露光をも行うため、レーザー照射直後にレジスト残渣が残っていてもよい。すなわち、レーザー照射による最小加工深さは、レジスト膜厚以下でよい。
【００３８】
一方で、レーザー照射後に続いて行われるレジスト膜の現像の完了時点で、パルスレーザーを照射した所定部分のレジストをすべて除去する必要がある。そのため、パルスレーザーの光量としては、照射領域にありかつ照射で除去されないレジスト残部の全体が露光されるだけの光量以上が必要となる。なお、仮に、レジストを全く除去せずに、通常のランプ光源を用いて所定部分のレジスト全体を露光しようとした場合、レジストをパターニングするのに要する時間が非常に長くなってしまい、プロセスとして成り立たなくなる。したがって、前述したように、所定部分のレジストの一部を除去することで、露光が必要なレジストの膜厚を小さくすることが必要である。このとき、除去するレジストの量を大きくするほど、露光時間が短縮されるため、工程のタクト短縮ができる。この点を考慮すれば、パルスレーザー照射によって、除去するレジストの量は多い方が好ましい。
【００３９】
さらに、パルスレーザー照射によってレジスト膜の下層である半導体層にダメージを全く与えないようにする場合には、パルスレーザー照射による最大加工深さを、加工されるレジスト膜の膜厚以下とすることが好ましい。すなわち、最大加工深さをレジスト膜の膜厚より大きくして図２（ｂ）のような層構成を形成してもよいが、最大加工深さをレジスト膜の膜厚以下にして図２（ａ）のような層構成を形成するのが好ましい。
【００４０】
また、使用するパルスレーザーは、前記で選定したレジスト膜が吸収する波長のパルスレーザーとする。具体的には、例えば、i線吸収のレジスト膜に対しては、YAG3倍波(355nm)のパルスレーザーを使用すればいい。また、前記パルスレーザー照射1回当たりの照射時間としては、汎用的なものでよく、例えば100nsec以下とすればよい。
【００４１】
照射強度と照射回数については、前記加工深さを考慮して決定される。具体的には、例えば、膜厚数μmレジスト膜であれば、照射強度200mJ/cm2〜2000mJ/cm2、照射回数１〜100回とすればいいが、処理時間を短縮することを考慮すると、より照射強度を大きくし、かつ、照射回数を少なくすることが好ましい。
【００４２】
また、パルスレーザー照射後のレジスト膜現像条件(現像液、現像時間)、ならびに硬化条件(温度、時間)については、使用するレジストに合わせて、通常のフォトリソグラフィの条件を使用すればよい。
【００４３】
<エッチング工程>
エッチング工程では、形成したレジストパターンに沿った半導体のパターニングを行う。エッチング条件はパターニングされる半導体に合わせて、通常の条件を使用すればよく、GaN系化合物半導体の場合、例えば、塩素系ガスを用いたドライエッチングが適用できる。
【００４４】
以上の工程により、本発明の半導体層のパターニングが達成される。
【００４５】
〔実施形態２〕
本発明の別の一実施形態に係る半導体素子のパターニング方法として、基板上に形成された半導体層の上層（層群の最上層）として金属膜、絶縁膜、透明導電膜あるいはこれらの積層膜の層が形成されてなる半導体素子に対するパターニング方法を説明する。
【００４６】
本実施形態に係るパターニング方法は、半導体素子の上面にレジスト膜を形成する工程(レジスト塗布工程)と、所定位置のレジストを除去することでレジスト膜に開口部を形成する工程(パターニング工程)と、レジスト膜の下層（積層膜）のうち前記開口部の下方に位置する部分をエッチングにより順次除去し、半導体層のパターンを形成する工程(エッチング工程)から構成され、この順に行うことによって、半導体層がパターニングされる。以下、各工程の詳細を説明する。
【００４７】
<レジスト塗布工程>
実施形態１と同様の処理により、半導体素子の上面にレジスト膜を形成する。
【００４８】
<パターニング工程>
実施形態１と同様の処理により、レジストパターンを形成する。
【００４９】
ここで、実施形態２においては、半導体層の上層、すなわち、半導体層とレジスト膜との間に、金属膜、絶縁膜、透明導電膜あるいはこれらの積層膜を備えているため、半導体層へダメージを与えないことを考慮したとしても、実施形態１と比較して、最大加工深さをより大きくし、前記上層の一部を加工しても構わない。その上で、加工量分布を考慮すると、最大加工深さとしては、前記レジスト膜厚と前記上層の膜厚とを足し合わせた膜厚以下までとすることが好ましい。
【００５０】
この場合、最大加工深さを前記レジスト膜厚の膜厚より大きくして図２（ｄ）のような層構成を形成してもよいが、レジストの下層（透明導電膜７）にダメージを与えないために、最大加工深さをレジスト膜の膜厚以下にして図２（ｃ）のような層構成を形成するのが特に好ましい。
【００５１】
<エッチング工程>
本工程では、まず、前記金属膜、絶縁膜、透明導電膜あるいはこれらの積層膜のエッチングを行う。このエッチング処理は、エッチングが施される層の性質に合わせて選択すればよく、例えば透明導電膜(ITO)であれば、王水系のエッチング液を用いたウェットエッチングを行う。続いて、実施形態１と同様の処理により、半導体層のエッチングを行うことで、半導体層のパターンを形成する。
【００５２】
以上の工程により、本発明の半導体素子のパターニングが達成される。
【００５３】
〔実施形態３〕
続いて、本発明の一実施形態に係る半導体素子の修復方法の一例として、GaN系化合物発光素子の修復方法について説明する。本実施形態に係る修復方法は、半導体層の欠陥検出工程と、半導体層パターニング工程からなる。欠陥検出工程は、半導体のパターニング位置を決定するために、半導体層の欠陥を検出する工程であり、前記欠陥を汎用の画像検出装置を用いて検出する。このときに検出可能な欠陥の大きさは、例えばΦ0.5μm〜10μmである。また、半導体層パターニング工程では、前記実施形態１あるいは実施形態２と同様の方法に従い、半導体層(n型GaN層ならびに活性化層)のパターニングを行う。
【００５４】
ここで、本実施形態に係る修復の対象は、電流リークが発生している半導体素子であり、電流リーク要因である欠陥が含まれる領域に位置するp型GaN層、活性化層を除去することで達成される。
【００５５】
なお、電流リークの要因である欠陥は、基板表面、ｎ型GaN層、活性化層、p型GaNに含まれるゴミ等、あるいはそれに起因した結晶成長不良等であり、欠陥を除去すれば電流リークは抑制できる。ただし、GaN系化合物半導体素子のように、p-nジャンクションでの電流リークを修正対象とする場合、必ずしも欠陥自体を除去する必要はなく、欠陥が含まれる領域に位置するp型GaN層、活性化層を除去し、当該領域でのp-nジャンクションを切断すれば電流リークをなくすことができる。
【００５６】
本実施形態に係る修復方法は、n型GaN層形成以降の工程に適用可能であり、例えば、GaN系化合物半導体素子の製造工程の途中で修復する方法や、素子形成後に修復する方法が提案できる。具体的には、例えば図１３のGaN系化合物半導体発光素子の場合、p型GaN層形成後や、電極形成後、あるいは電極パターニング後(素子形成後)に適用可能である。また、図１４のGaN系化合物半導体発光素子の場合、上記に加え、透明導電膜形成後にも適用できる。
【００５７】
製造工程の途中で修復する方法の場合、電極、透明導電膜等をパターニングする工程の直前に適用することで、別途、レジスト膜を形成する必要がなく、効率よく素子の修復を達成できる。
【００５８】
また、素子形成後に修復する方法の場合、別途レジスト膜形成等の工程が必要となるが、先に電流リークの確認をすることでリーク起因の欠陥を修復できることが特徴である。いずれも有用な修復方法であり、欠陥の発生した領域に応じて、いずれかの方法を用いるか、あるいは２つの方法を併用することで素子を修復することができる。
【００５９】
なお、実施形態３ではGaN系化合物半導体発光素子の修復方法について説明したが、修復対象は化合物発光素子に限定されず、薄膜トランジスタにおける半導体層や、太陽電池における発電層等も本発明のパターニング方法により修復可能である。このとき、本発明の修復の対象としては、上述したように、p-nジャンクションを切断するために必要な半導体層膜厚をパターニングする方法により半導体層を修復してもよいし、欠陥を含め、所定位置の半導体層全体をパターニングする方法により半導体層を修復してもよい。
【００６０】
より具体的には、本発明のパターニング方法により、薄膜トランジスタにおける半導体層として、結晶シリコンあるいは酸化物半導体等が修復可能である。また、太陽電池における発電層としては、シリコン系太陽電池の場合、多結晶、単結晶シリコン層が修復可能であり、化合物半導体系太陽電池の場合、化合物半導体層を修復できる。
【００６１】
本発明の実施例について説明する前に、対象となるGaN系化合物半導体発光素子の製造方法について説明する。
【００６２】
〔参考例１〕
図１３に示すGaN系化合物半導体発光素子は、例えば図３に示すフローにて形成できる。図３は、図１３に示すGaN系化合物半導体発光素子の製造フローを示す図であり、図４の（ａ）〜（ｉ）は製造途中の各段階における層構成を示す模式図である。図４において、各分図記号は、若い分図記号により表される層構成ほど、工程中のより前段階における層構成であることを示している。なお、図６、図９、図１０、図１２についても同様である。
【００６３】
まず、基板表面処理工程（Ｓ３１０）として、サファイア基板１１上にバッファ層１２を形成したのち、GaN層形成工程（Ｓ３２０）にてMOCVD法によりn型GaN層１３、活性化層１４、p型GaN層１５を順次形成することで図４（a）に示すような層構成が形成される。
【００６４】
続いて、GaN層パターン形成工程（Ｓ３３０）を行い、図４（ｅ）に示す層構成を形成する。具体的には、前記GaN層パターン形成工程では、まず、Ｓ３３１にて、p型GaN層１５の上面にレジスト１８を塗布することで図４（ｂ）の層構成を形成する。その後、Ｓ３３２にて、通常のフォトリソグラフィにより、レジストパターンを形成することで図４（ｃ）の層構成を形成し、Ｓ３３３にて、例えば塩素系ガスを用いたドライエッチングにより半導体層をパターニングすることで図４（ｄ）の層構成を形成する。さらに、Ｓ３３４にて、レジストを剥離することで半導体層パターンを形成することで、図４（ｅ）の層構成を形成する。
【００６５】
さらに続いて、以下の電極パターン形成工程（Ｓ３４０）を実施する。まず、レジストを塗布することで図４（ｆ）の層構成を形成し、その後、通常方法によりレジストパターンを形成することで図４（ｇ）の層構成を形成する。そして、図４（ｇ）の層構成で表される形成中の素子の上面に蒸着等により電極１９を形成することで図４（ｈ）の層構成を形成する。その後、レジストを除去してリフトオフにより電極パターン１６、１７を形成することで、図４（ｉ）の層構成を形成する。以上の工程を経て、サファイア基板上に、層構成が図４（ｉ）に示されるようなGaN系化合物半導体発光素子が形成できる。
【００６６】
〔参考例２〕
図１４のGaN系化合物半導体発光素子は、例えば図５に示すフローにて形成できる。図５は、図１４のGaN系化合物半導体発光素子の製造フローを示す図であり、図６は製造途中の層構成を示す模式図である。
【００６７】
まず、図３のGaN系化合物半導体発光素子の製造と同様に、基板表面処理工程（Ｓ５１０）ならびにGaN層形成工程（Ｓ５２０）を順次行った後に、Ｓ５３０にて透明導電膜を形成することで、図６（ａ）の層構成を形成する。続いて、以下の透明導電膜及びGaN層パターン形成工程（Ｓ５４０）を実施する。まず、Ｓ５４１にて透明導電膜２０の上面にレジスト１８を塗布することで図６（ｂ）の層構成を形成する。次に、通常方法により（すなわち、Ｓ５４２の露光工程およびＳ５４３の現像工程により）レジストパターンを形成することで図６（ｃ）の層構成を形成する。その後、Ｓ５４４のエッチング工程を実施する。具体的には、まず、ウェットエッチング等により、透明導電膜パターンを形成することで図６（ｄ）の層構成を形成する。このとき、透明導電膜がサイドエッチされるような条件を適用することで、端部のリークを防止できる。その後、上記と同様に、塩素系ガスを用いたドライエッチングにより半導体層のパターニングを行い、レジストを剥離することで半導体層パターンが形成することで図６（ｅ）の層構成を形成する。以上の透明導電膜及びGaN層パターン形成工程の後、上記と同様に電極パターン形成工程（Ｓ５５０）を行うことで、層構成が図６（ｆ）に示されるようなGaN系化合物半導体素子を形成できる。
【００６８】
以下、各実施形態の詳細につき、実施例を交えて説明する。
【実施例】
【００６９】
〔実施例１〕
参考例１のGaN層パターン形成工程において欠陥を修復する方法について説明する。図７に、本発明の修復方法を含むGaN系化合物半導体発光素子の製造フローを示す。本実施例の特徴はGaN層パターン形成工程を利用して欠陥を修復することであり、欠陥検出工程ならびにレーザー照射工程（特許請求の範囲における「第１の除去工程」）を除き、参考例にて示したGAN系化合物半導体発光素子の製造フローを共用できることである。
【００７０】
具体的内容について、図８を用いて説明する。まず、上記参考例１と同様の方法（すなわち、Ｓ７１０の基板表面処理工程）にてバッファ層１２を形成したサファイア基板１１上にn型GaN１３(5μm)、活性化層１４(0.03μm)、p型GaN層１５(0.1μm)を積層し、図８（ａ）の層構成を形成した（Ｓ７２０）。次に、Ｓ７３１にて、市販の欠陥検出装置を用いて欠陥を検出したところ、図８（ａ）に示す欠陥２１(サイズ：Φ1μm)を検出した。続いて、Ｓ７３２にて、p型GaN層１５の上面にレジスト材料をスピンコートし、仮硬化することで、図８（ｂ）の層構成を形成した。このとき、レジスト膜１８の膜厚は2.5μｍであった。
【００７１】
次に、Ｓ７３３のレーザー照射工程にて、図８（ｃ）に示すように、市販のレーザー照射装置５を用い、前記検出した欠陥２１の上面にΦ20μmマスクを介してYAG3倍波のパルスレーザー４を照射強度900mJ/cm2、照射回数1回、1パルスあたりの照射時間5nsecの条件で照射した。この状態で表面形状評価を行ったところ、レーザー照射によるレジスト最大加工深さは2.0μmであり、最小加工深さは1.4μmであった。
【００７２】
続いて、Ｓ７３４にて、図８（ｄ）のように、欠陥２１の上方をフォトマスク２４でマスクした上で露光機２２を用いてランプ光２３を照射することでレジスト膜１８を露光した。Ｓ７３３およびＳ７３４の各工程を実施した結果、図８（ｅ）のように、レジスト膜１８中の一部（すなわち、欠陥２１の上方の部分とフォトマスクでマスクしなかった部分）が露光状態になり、レジスト膜１８の残りの部分が未露光状態となった。その後、Ｓ７３５（特許請求の範囲における「第２の除去工程」に対応）にて、現像することで図８（ｆ）のようなレジストパターンを形成した。この状態での表面形状評価により、レーザー照射領域に加工による表面凹凸はなく、良好な表面状態であることを確認した。さらに続いて、Ｓ７３６にて、上記参考例と同様の方法にて半導体層を1μmエッチングしたのち、電極パターン形成工程（Ｓ７４０）を行うことで、図８（ｇ）に示す素子を形成した。
【００７３】
形成した素子に対し静電気放電(ESD)検査を実施したところ、電流リークがなく良好な特性を示すことを確認できた。
【００７４】
〔実施例２〕
参考例１の電極パターン形成後にGaN系化合物半導体発光素子を修復する方法について説明する。本実施例では、参考例１の方法により形成した素子に対するESD検査で抽出した、電流リークが発生した素子を用いた。
【００７５】
図９は、本発明の修復方法のフローの一例であり、本実施例では図９のフローに従って素子を修復した。具体的内容について図１０を用いて説明する。まず、Ｓ９１０にて、欠陥検出装置を用いて上記GaN系化合物半導体発光素子を確認し、図１０（ａ）に示すような破壊痕２５(サイズ：Φ2μm)を検出した。次に、Ｓ９２０にて、素子上面にレジストを塗布し、仮硬化させることで、図１０（ｂ）の層構成を形成した。このときのレジスト膜１８の膜厚は2.5μmであった。
【００７６】
次に、Ｓ９３０にて、図１０（ｃ）に示すように、レーザー照射装置５を用い、前記検出した欠陥（破壊痕２５）の上方からΦ20μmマスクを介してYAG3倍波のパルスレーザー４を照射強度550mJ/cm2、照射回数1回、1パルスあたりの照射時間5nsecの条件で照射し、図１０（ｄ）の状態とした。この状態で表面形状評価をしたところ、レーザー照射によるレジスト最大加工深さは1.5μm、最小加工深さは1.0μmであった。
【００７７】
続いて、Ｓ９４０にて、通常の現像を行うことで、図１０（ｅ）のようなレジストパターンを形成した。この状態での表面形状評価により、レーザー照射領域に加工による表面凹凸はなく、良好な表面状態であることを確認した。
【００７８】
さらに続いて、Ｓ９５０にて、ドライエッチングにより半導体層を0.8μmパターニングし、レジストを剥離することで図１０（ｆ）に示す半導体層パターンを形成し、素子を修復した。
【００７９】
修復した素子に対しESD検査を実施したところ、電流リークがなく良好な特性を示すことを確認できた。
【００８０】
〔実施例３〕
参考例２のGaN層パターン形成工程において欠陥を修復する方法について説明する。図１１に、本発明の修復方法を含むGaN系化合物半導体発光素子の製造フローを示す。
【００８１】
まず、実施例１と同様の方法（すなわち、Ｓ１１１０の基板表面処理工程）にてバッファ層１２を形成したサファイア基板１１上にn型GaN１３(5μm)、活性化層１４(0.03μm)、p型GaN層１５(0.1μm)を積層した（Ｓ１１２０）。次に、透明導電膜(ITO)２０をCVD法により0.15μm形成することで、図１２（ａ）の層構成を形成した（Ｓ１１３０）。この状態で欠陥検出装置を用いて欠陥を検出したところ、図１２（ａ）に示す欠陥２１(サイズ：Φ0.85μm)を検出した（Ｓ１１４１）。
【００８２】
続いて、Ｓ１１４２にて、図１２（ｂ）のように、透明導電膜２０の上面に実施例１と同様の方法で、同じ膜厚のレジスト膜１８を形成し、Ｓ１１４３にて、前記検出した欠陥上面にΦ20μmマスクを介してパルスレーザー４を照射することで、図１２（ｃ）のような状態とした。ここで、照射条件としては照射強度250mJ/cm2、照射回数10回、1パルスあたりの照射時間50nsecとした。この状態で表面形状を評価したところ、レーザー照射による最大加工深さが2.55μm(ITO加工深さ0.05μm)、最小加工深さが2.1μmであった。
【００８３】
続いて、Ｓ１１４４にて、参考例２と同様の方法にて、図１２（ｄ）のようにレジスト膜１８を露光し、Ｓ１１４５にて現像することで図１２（ｅ）のようなレジストパターンを形成した。この状態での表面形状評価により、レーザー照射領域に加工による表面凹凸はなく、良好な表面状態であることを確認した。
【００８４】
次に、参考例２と同様の方法でITOウェットエッチングを行うことで、図１２（ｆ）の層構成とした後、参考例２と同様の方法で半導体層のドライエッチング(半導体層のエッチング量：１μm)を行い（Ｓ１１４６）、さらに、Ｓ１１５０にて電極パターニングをすることで図１２（ｇ）に示す素子を形成した。
【００８５】
形成した素子に対しESD検査を実施したところ、電流リークがなく良好な特性を示すことを確認できた。
【００８６】
〔実施例４〕
参考例２の電極パターン形成後にGaN系化合物半導体発光素子を修復する方法について説明する。本実施例では、参考例２の方法により形成した素子(透明導電膜の膜厚0.15μm)に対するESD検査で抽出した、電流リークが発生した素子を用いた。
【００８７】
修復方法のフローは実施例２と同様であり、図９に示す修復方法のフローに従ってGaN系化合物半導体発光素子を修復した。
【００８８】
具体的には、まず、実施例２と同様の方法で、欠陥検出(φ2μmの欠陥を抽出)ならびにレジスト膜形成(膜厚2.5μm)を行った。
【００８９】
次に、レーザー照射装置を用い、前記検出した欠陥の上方からΦ20μmマスクを介してYAG3倍波のパルスレーザーを照射強度450mJ/cm2、照射回数10回、1パルスあたりの照射時間50nsecの条件で照射した。この状態で表面形状評価をしたところ、レーザー照射による最大加工深さは2.57μm(ITO加工深さ0.07μm)であり、最小加工深さは2.2μmであった。
【００９０】
次に、実施例２と同様の方法で現像することでレジストパターンを形成した。この状態での表面形状評価により、レーザー照射領域に加工による表面凹凸はなく、良好な表面状態であることを確認した。
【００９１】
続いて、実施例３と同様の方法で透明導電膜ならびに半導体層パターン(エッチング量1μm)を形成することで素子を修復した。修復した素子に対しESD検査を実施したところ、電流リークがなく良好な特性を示すことを確認できた。
【００９２】
<比較例１〜２>
レーザー照射により半導体層を加工した場合との比較のため、比較例として、実施例２、実施例４と同様の方法で最大加工深さを大きくしたGaN系化合物半導体発光素子を製造した。このときのレーザー照射強度、照射回数、照射直後の最大ならびに最小加工深さと修復可否について表１に示す。また、上記で説明した実施例１〜４の結果も合わせて表１に示す。
【００９３】
【表１】
【００９４】
なお、表１における修復可否とは素子修復後に電流リークを除去できたかどうかを示すものであり、素子を修復後のESD検査で電流リークが除去できたものについて○の判定を行っている。
【００９５】
表１に示した通り、比較例１、比較例２の素子はいずれも修復不可との結果になった。比較例１〜２ではいずれも最大加工深さが大きく、半導体層の一部がレーザー照射による加工によってダメージを受けたために、電流リークが新たに発生してしまったためである。
【００９６】
（各実施例で使用したレーザー光の照射条件について）
各実施例で使用したレーザー光の照射条件は、i線で露光するレジストに対し、波長355nmのYAGレーザーの照射強度、照射回数依存性を検討することで、最適化された照射条件である。
【００９７】
具体的には、以下の照射時間、照射強度および照射回数の組み合わせで表される全照射条件でレーザー光をレジストに照射し、各照射条件について、レーザー光照射（除去加工および露光）と現像とが完了した後に、レジスト残渣がないか、および、レジストの下層が加工されているか否かの確認を行った。
1回あたりの照射時間：5nsec
照射強度：200mJ/cm2〜700mJ/cm2(50mJ/cm2きざみ)
照射回数：1, 5, 10, 15, 20回
その結果を表２に示す。表２は、各照射条件についてレジスト残渣およびレジスト下層の加工有無の確認結果を示した表である。
【００９８】
【表２】
【００９９】
表２に示すように、照射強度が大きくなるにつれ、少ない照射回数でレジスト残渣なくレジストを除去することができる。また、照射強度500mJ/cm2以上の場合、レーザー照射を数回行うとレジスト下層が加工されるようになる。
【０１００】
表２からわかるように、照射条件としては、現像完了後にレジスト残渣が無くなる最低回数以上の回数だけレーザー光を照射し、尚且つ、当該回数のレーザー光の照射により下層が加工されないような照射条件が最適である。
【０１０１】
例えば、照射強度が350mJ/cm2の場合では照射回数5回〜20回が最適な照射条件であり、照射強度500mJ/cm2の場合では照射回数1回〜20回が好ましい条件で、照射回数1回〜9回が最適な照射条件となる。
【０１０２】
なお、レジストの下層にダメージを与えないためには下層が加工されないことが望ましいが、レジストの下層に所望の加工穴径の穴を開けるために、敢えて下層が加工されるような照射条件を選択することもできる。
【０１０３】
図１５は、各照射条件とレジスト下層の加工穴径との関係の確認結果を示したグラフである。
【０１０４】
図１５に示すように、加工穴径は、照射強度および照射時間に依存して大きくなっていく。この依存関係の要因としては、照射したレーザー光の回り込みが考えられる。
【０１０５】
この照射条件と加工穴径との関係には再現性があることがわかっている。すなわち、同一の照射条件でレーザー光を照射すれば、略同一の加工穴径の穴がレジストの下層に空くことがわかっている。したがって、適切な照射条件を選択してレーザー光を照射することにより、レジストの下層に所望の加工穴径の穴を開けることができる。
【０１０６】
なお、以下の照射時間、照射強度および照射回数の組み合わせで表される全照射条件でも同様の確認を行った。
1回あたりの照射時間：50nsec
照射強度：255mJ/cm2, 350mJ/cm2, 446mJ/cm2
照射回数：10回
その結果、いずれの照射条件でも、現像後にレジスト残渣なくレジストパターンを形成できることがわかった。また、照射強度255mJ/cm2および照射回数10回の照射条件の場合、レジストの下層にもダメージが生じないことがわかった。
【０１０７】
（各実施形態の利点）
各実施形態では、レーザー照射工程にてレーザー照射による加工とレーザー照射による露光を同時に利用するため、レーザー照射のみで残渣なくレジストを除去する必要がない。また、レーザー照射工程後に残ったレジストは現像工程後に除去されるので、現像工程後には良好なレジストパターンを形成できる。したがって、次工程のエッチングにてムラなく下層にパターンを形成できるため、欠陥等を含む不良素子に対し、新たな不具合(電流リーク等)を起こすことなく不良素子を修復することができる。
【０１０８】
（付記事項）
なお、上述した各実施形態は半導体素子に対するパターニング方法に関する実施形態であるが、本発明はこれに限定されない。例えば、本発明は、半導体素子以外の素子（例えば、回折光学素子等の光学素子）に対するパターニング方法として実施することもできる。
【０１０９】
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【０１１０】
本発明のレジスト除去方法及びそれを用いた修復方法は、LED等の半導体発光素子や薄膜トランジスタ、太陽電池等、結晶系薄膜を有するデバイス全般に広く適用できるものである。
【符号の説明】
【０１１１】
１：基板
２：半導体層
３：レジスト
４：レーザー光
５：レーザー照射装置
６：露光されたレジスト膜
７：透明導電膜
１１：基板
１２：バッファ層
１３：n-GaN
１４：活性化層
１５：p-GaN
１６：n電極
１７：p電極
１８：レジスト
１９：導電膜
２０：透明導電膜
２１：欠陥
２２：露光機
２３：ランプ光
２４：フォトマスク
２５：破壊痕
１０１：基板
１０２：バッファ層
１０３：n-GaN
１０４：GaN
１０５：p-GaN
１０６：n電極
１０７：p電極
１０８：透明導電膜
１０９：保護膜
１１０：下層
１１１：ポジ型レジスト
１１２：レーザー照射口
１１３：感光部
１１４：加工痕
１１５：ダメージ層
１１６：導電膜
【技術分野】
【０００１】
本発明は、素子に付いているレジストの一部を除去するレジスト除去方法に関する。また、本発明は、そのようなレジスト除去方法を修復工程の一部に用いて素子を修復する修復方法、および、そのようなレジスト除去方法を製造工程の一部に用いて製造される素子に関する。
【背景技術】
【０００２】
エレクトロニクス分野において、結晶系薄膜は従来から薄膜トランジスタの半導体層や、結晶系太陽電池の発電層、あるいは化合物半導体発光素子など、広くデバイス全般に利用されている。
【０００３】
例えば化合物半導体発光素子では、p-nジャンクション部に結晶系薄膜が利用されており、その１つである窒化ガリウム(GaN)系化合物半導体発光素子は、直接遷移型の発光素子であるため発光効率が高いことや、窒化ガリウムを中心として窒化インジウムや窒化アルミニウムを加え、それらの比率を変えることなどで青紫色から赤色までの発光が得られることなどから注目されている。図１３、図１４は、前記窒化ガリウム(GaN)系化合物半導体発光素子の構造の一例を示す断面図であり、サファイア基板１０１の（0001）面(C面)の上に、窒化ガリウムバッファ層１０２、n型窒化ガリウム層１０３、活性層１０４、およびp型窒化ガリウム層１０５が積層され、その上層にｎ型電極１０６、p型電極１０７が積層されている。活性層１０４では、バリア層によって挟まれた多数のウエル層からなる多重量子井戸（MQW：Multi quantum well）構造が形成されている。また、図１６では図１３の構成に加え、さらに透明導電膜１０８が積層されている。このような化合物半導体素子は、サファイア基板上に有機金属気相成長法（MOCVD法）などを用いたエピタキシャル成長法によってn型GaN層、バッファ層、p型GaN層を順次形成したのち、通常のCVD法ならびにフォトリソグラフィ法を用いてパターニングされた電極、透明導電膜を順次形成することで製造される。
【０００４】
前記GaN系化合物半導体発光素子をはじめ、各種デバイスを良品として製造するためには、各層を高い品質にて形成する必要があるが、実際には、製膜工程において層構造の中に欠陥が発生することにより、素子が短絡し、製品の歩留まりが上がらない課題があった。前記欠陥は、半導体層の製膜不良(結晶成長不良)や、異物混入が原因で発生するが、欠陥の発生自体を完全になくすことは困難であり、素子中に形成された欠陥を除去する技術が求められてきた。
【０００５】
これに対し、従来の欠陥の除去方法として、素子中の欠陥部の位置とは無関係に処理を行う方法（ここでは、「除去方法１」と称する）と、素子中の欠陥部を検出した上で、欠陥部に対してだけ処理を行う方法（ここでは、「除去方法２」と称する）と、が提案されている。
【０００６】
除去方法１としては、例えば、ピットが発生している半導体層を絶縁性材料層で被覆した後に半導体層表面より上部の不要部分を除去することにより、絶縁性材料でピットを埋める方法(例えば特許文献１)や、素子形成後に逆バイアスを印加し、短絡させる方法(例えば特許文献２)が提案されている。これらの方法では、素子中の欠陥部を検出する必要がないため、欠陥を容易に除去することができる。しかしながら、これらの方法は、基板上のすべての欠陥を確実に除去できる方法ではないため、歩留まり向上に対して必ずしも有効ではない。
【０００７】
一方、除去方法２は、欠陥の検出に時間はかかるが、電流リークの発生源をすべて特定することで確実に欠陥を除去できるため、歩留まり向上に対して有効である。
【０００８】
除去方法２におけるレジストパターン形成方法としては、一般に、導電膜や絶縁膜(導電膜等)に対し、光を照射してパターニングする方法が知られている。具体的には、導電膜等の開口すべき位置に直接パルスレーザーを照射することで、導電膜等に開口部を形成する方法や、導電膜等の上面にレジスト膜を形成し、通常のフォトリソグラフィあるいはレーザーアブレーションによりレジスト膜をパターニングした上で、エッチング処理によって導電膜等に開口部を形成する方法(例えば特許文献３)が知られている。図１６は、レーザーアブレーションによるレジストパターン形成方法の例を示したものである。この方法では、まず、図１６（ａ）に示すように基板１０１に積層された半導体層１１０の表面にレジスト膜１１１を製膜する。そして、図１６（ｂ）に示すように、レーザー照射装置１１２を欠陥部に向けた状態でパルスレーザー１１３を照射し、レジスト膜のうちの欠陥部を被覆する部分を除去する。これにより、図１６（ｃ）に示すようなレジストパターンが形成される。
【０００９】
このうち、フォトリソグラフィによるレジストパターン形成方法では、通常は基板全面にランプ光を照射することになるため、欠陥部の分布に合わせて基板ごとに個別にマスクを形成する方法が考えられるが、マスクは、通常、素子形成時点で加工されているものであり、欠陥部の位置に併せて容易に修正することができない。そのため、欠陥位置に対しては、マスク以外の手段により、位置の特定と加工処理を行う必要性がある。さらに、この方法では、特に多数の欠陥が含まれる素子の修復には対応できない。
【００１０】
一方で、レーザーアブレーションによるレジストパターン形成方法では、欠陥部に合わせて選択的にレーザーを照射できるので、基板ごとに個別のマスクを形成する必要がないという利点がある。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００６−３３９５５０号公報（２００６年１２月１４日公開）
【特許文献２】特開平１１−２０４８１６号公報（２００１年２月９日公開）
【特許文献３】特開平７-２９７１００号公報（１９９５年１１月１０日公開）
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、レーザーアブレーションによるレジストパターン形成方法には、レーザー照射後にレジスト膜の残渣があると、そのことが次工程のエッチングの阻害要因となり、半導体層のパターニングができなくなるという課題がある。
【００１３】
一方、この方法で、レジスト膜の残渣を完全に除去しようとしてアブレーション加工を過剰に施してしまうと、半導体層が、図１６に示すような加工痕１１４が残るほど大きく加工され、時にはダメージを受けてしまうという課題がある。
【００１４】
半導体層が受けるダメージについて図１７を参照しながらより具体的に説明すると、以下の通りである。図１７は、従来のレーザーアブレーションによるレジストパターン形成方法でのパターン形成後のダメージを示す模式図である。図１７（ａ）はパルスレーザー照射直後の層構成を示す模式図であり、図１７（ｂ）はエッチング後における層構成を示す模式図である。前記方法を用いてアブレーション加工を過剰に施してしまうと、図１７（ａ）に示すように、レーザー照射後に半導体層１１０内にダメージ層１１５が形成される。そして、図１７（ｂ）に示すように、ダメージ層１１５は半導体層１１０のエッチング後にも残っており、ダメージ層１１５に起因して新たな電流リークが発生してしまう。
【００１５】
本発明は、上記の各課題に鑑みてなされたものであり、その主な目的は、レジスト残渣を残さず、かつ、レジストの下層（例えば半導体層）へのダメージを従来よりも抑えることが可能なレジスト除去方法を実現することにある。また、そのようなレジスト除去方法を修復工程の一部に用いる素子の修復方法、および、そのようなレジスト除去方法を製造工程の一部に用いて製造される素子を実現することも本発明の目的に含まれる。
【課題を解決するための手段】
【００１６】
本発明に係るレジスト除去方法は、上記課題を解決するために、素子に付いているレジストの一部を除去対象として除去するレジスト除去方法であって、前記除去対象の一部が除去加工されるとともに前記除去対象の残りの一部が露光されるように、前記除去対象に向けて前記レジストが吸収する波長のレーザー光を照射する第１の除去工程と、露光された前記残りの一部を現像により除去する第２の除去工程と、を含んでいる、ことを特徴としている。
【００１７】
上記の構成によれば、除去対象の一部が除去加工されない程度にレーザー光が照射される。その結果、レジストの下層が被るダメージは、従来のように除去対象全体が除去されるほどのレーザー光が照射される場合に比べて小さくなる。
【００１８】
また、上記の構成によれば、除去対象のうちレーザー光で除去されない部分は露光され、現像により除去される。その結果、レジスト中の除去対象全体が除去されることになり、レジスト残渣が残らないことになる。
【００１９】
したがって、本発明に係るレジスト除去方法は、レジスト残渣を残さず、かつ、レジストの下層（例えば半導体層）へのダメージを従来よりも抑えるという効果を奏する。
【００２０】
なお、前記素子が基板上に積層された層群の最上層として半導体層が形成されている半導体素子であり、前記レジストが前記半導体層の上面に形成されている、ことが望ましい。ここで、前記層群は、たかだか１つの層から構成されていてもよいし、２以上の層から構成されていてもよい。
【００２１】
また、本発明に係るレジスト除去方法は、前記素子が、基板上に積層された半導体層を含む層群の最上層として、金属膜、絶縁膜、および透明導電膜の少なくともいずれかの膜からなる層が形成されている半導体素子であり、前記レジストが半導体素子の上面に形成されており、前記第１の除去工程にて、最大加工深さが前記レジストの膜厚と前記最上層の層厚とを足し合わせた長さよりも小さくなるように、前記レーザー光を照射する、ことが望ましい。
【００２２】
上記の構成によれば、レーザー光により除去加工される最大加工深さが、前記レジスト膜の膜厚と前記最上層の層厚とを足し合わせた長さよりも小さくなる。また、前記の構成によれば、前記半導体層表面の前記レジスト表面からの長さは、前記レジストの膜厚と前記最上層の層厚とを足し合わせた長さ以上となる。
【００２３】
したがって、本発明に係るレジスト除去方法は、除去加工によって半導体層に全くダメージを与えないというさらなる効果を奏する。
【００２４】
本発明に係るレジスト除去方法は、前記第１の除去工程にて、最大加工深さが前記レジストの厚さ未満となる範囲内で前記除去対象の一部が除去加工されるように、前記レーザー光を照射する、ことが望ましい。
【００２５】
上記の構成によれば、本発明に係るレジスト除去方法は、レーザー光により除去加工される最大加工深さがレジストの厚さ未満となるので、除去加工によってレジストの下層に全くダメージを与えないというさらなる効果を奏する。
【００２６】
本発明に係る修復方法は、前記素子の被エッチング層における欠陥部を修復する修復方法であって、前記被エッチング層の上面に付いている前記レジストの一部を、前記レジスト除去方法を用いて除去することによりレジストパターンを形成する工程と、前記レジストパターンでマスクされた被エッチング層に対しエッチング処理を施すことで前記欠陥部を修復する工程と、を含んでいることを特徴としている。
【００２７】
上記の構成によれば、レジストパターンの形成により被エッチング層が新たに受けるダメージが最小限に抑えられ、且つ、欠陥部がエッチング処理により除去されるので、素子を略欠陥のない状態に修復することができるという効果を奏する。
【００２８】
なお、基板上にエッチング処理が施された被エッチング層が形成されている素子であって、前記エッチング処理は、前記被エッチング層の上面に付いていた前記レジストの一部が前記レジスト除去方法を用いて除去された後に施された処理である、ことを特徴とする素子も本発明の範疇に含まれる。
【００２９】
上記の構成によれば、前記素子は、従来のレジスト除去方法を製造工程の一部として含む製造方法で製造された半導体素子よりも、レジスト除去によって素子が被るダメージが小さくなる。したがって、前記素子は、従来の製造方法で製造された素子よりも、前記素子を部品として使用する製品の故障率を低減することできるというさらなる効果を奏する。
【発明の効果】
【００３０】
以上のように、本発明に係るレジスト除去方法は、レジスト残渣を残さず、かつ、レジストの下層（例えば半導体層）へのダメージを従来よりも抑えるという効果を奏する。
【図面の簡単な説明】
【００３１】
【図１】本発明の一実施形態に係るパターニング方法における、各工程後の層構成を示す模式図である。
【図２】本発明の一実施形態に係るパターニング方法における、レーザー照射工程後の層構成の様々な例を示した図である。
【図３】図１３のGaN系化合物発光素子の製造フローを示す図である。
【図４】図３の製造フローの各工程後の層構成を示す模式図である。
【図５】図１４のGaN系化合物発光素子の製造フローを示す図である。
【図６】図５の製造フローの各工程後の層構成を示す模式図である。
【図７】本発明の一実施形態に係る半導体素子の修復方法を含む、図１３のGaN系化合物発光素子の製造フローを示す図である。
【図８】図７の製造フローの各工程後の層構成を示す模式図である。
【図９】本発明の半導体素子の修復方法のフローを示す図である。
【図１０】図９のフローの各工程後の層構成を示す模式図である。
【図１１】本発明の一実施形態に係る半導体素子の修復工程を含む、図１４のGaN系化合物発光素子の製造フローを示す図である。
【図１２】図１１の製造フローの各工程後の層構成を示す模式図である。
【図１３】（ａ）はGaN系化合物半導体発光素子の一例を上面から見た模式図であり、（ｂ）は、（ａ）の素子をA-A’面で切った断面図である。
【図１４】（ａ）はGaN系化合物半導体発光素子の別の一例を上面から見た模式図であり、（ｂ）は、（ａ）の素子をA-A’面で切った断面図である。
【図１５】様々な照射条件でレーザー光をレジストに照射する実験を行った結果を示すグラフであり、具体的には、各照射条件とレジスト下層の加工穴径との関係の確認結果を示したグラフである。
【図１６】従来のレーザーアブレーションによるレジストパターン形成方法を示す図である。
【図１７】レジスト膜の下層に半導体層を含む層構成に対し、従来のレーザーアブレーションによるレジストパターン形成方法を適用した様子を示す模式図である。
【発明を実施するための形態】
【００３２】
〔実施形態１〕
本発明の一実施形態に係るパターニング方法として、基板上に積層された１層以上からなる層群の最上層として半導体層が形成されてなる半導体素子に対するパターニング方法を以下に説明する。
【００３３】
本実施形態に係るパターニング方法は、半導体層の上面にレジスト膜を形成する工程(レジスト塗布工程)と、所定位置のレジストを除去することによりレジスト膜に開口部を形成する工程(パターニング工程)と、エッチングにより前記開口部の下方に位置する半導体物質を除去し、半導体層（特許請求の範囲における「被エッチング層」に対応）のパターンを形成する工程(エッチング工程)から構成され、この順に行うことによって半導体層をパターニングする。以下、各工程の詳細について説明する。
【００３４】
<レジスト塗布工程>
レジスト塗布工程では、半導体層上面にポジ型のレジスト材料を塗布し、レジスト膜を形成する。レジスト材料はg,h,i線で感光する汎用のものが使用可能であり、一般的な塗布装置(スリットコーター、スピンコーター等)を用いて製膜したのち、所定温度で仮硬化させる。レジスト膜の膜厚は、半導体層に求める加工深さをエッチングすることに対して必要となる膜厚とすれば良く、例えば硬化後に1μm〜5μmとなるような膜厚にする。また、レジスト膜と半導体層との密着性を確保するために、あらかじめ半導体層にプライマー等、表面処理を行ってもよい。
【００３５】
<パターニング工程>
パターニング工程は、前記レジスト塗布工程で形成したレジスト膜のパターニングを行うものである。パターニング工程について図１および図２を参照しながら以下に説明する。図１は本工程の実施中における各段階での層構成を示している。また、図２は、パターニング工程中の一工程であるレーザー照射工程後の層構成の様々な例を示した図である。
【００３６】
本工程ではまず、図１（ａ）に示すように、基板１に積層された半導体層２に塗布されたレジスト膜３の所定部分のレジスト（特許請求の範囲における「除去対象」に対応）に対し、レーザー照射装置５を用いてレジスト膜３が吸収する波長のパルスレーザー４の照射を開始する。図１（ｂ）に示すように所定部分のレジストの一部が除去加工され、且つ、当該レジストの残部６が露光された状態になるまで、パルスレーザーの照射を繰り返す（特許請求の範囲における「第１の除去工程」に対応）。パルスレーザーの照射後、続いて、前記レジスト膜を現像することで、露光された残部６の除去（特許請求の範囲における「第２の除去工程」に対応）をした後に、レジスト膜を硬化させ、図１（ｃ）に示すようなレジスト膜パターンを形成する。
【００３７】
ここで、本実施形態では、パルスレーザー照射によって除去加工だけでなく露光をも行うため、レーザー照射直後にレジスト残渣が残っていてもよい。すなわち、レーザー照射による最小加工深さは、レジスト膜厚以下でよい。
【００３８】
一方で、レーザー照射後に続いて行われるレジスト膜の現像の完了時点で、パルスレーザーを照射した所定部分のレジストをすべて除去する必要がある。そのため、パルスレーザーの光量としては、照射領域にありかつ照射で除去されないレジスト残部の全体が露光されるだけの光量以上が必要となる。なお、仮に、レジストを全く除去せずに、通常のランプ光源を用いて所定部分のレジスト全体を露光しようとした場合、レジストをパターニングするのに要する時間が非常に長くなってしまい、プロセスとして成り立たなくなる。したがって、前述したように、所定部分のレジストの一部を除去することで、露光が必要なレジストの膜厚を小さくすることが必要である。このとき、除去するレジストの量を大きくするほど、露光時間が短縮されるため、工程のタクト短縮ができる。この点を考慮すれば、パルスレーザー照射によって、除去するレジストの量は多い方が好ましい。
【００３９】
さらに、パルスレーザー照射によってレジスト膜の下層である半導体層にダメージを全く与えないようにする場合には、パルスレーザー照射による最大加工深さを、加工されるレジスト膜の膜厚以下とすることが好ましい。すなわち、最大加工深さをレジスト膜の膜厚より大きくして図２（ｂ）のような層構成を形成してもよいが、最大加工深さをレジスト膜の膜厚以下にして図２（ａ）のような層構成を形成するのが好ましい。
【００４０】
また、使用するパルスレーザーは、前記で選定したレジスト膜が吸収する波長のパルスレーザーとする。具体的には、例えば、i線吸収のレジスト膜に対しては、YAG3倍波(355nm)のパルスレーザーを使用すればいい。また、前記パルスレーザー照射1回当たりの照射時間としては、汎用的なものでよく、例えば100nsec以下とすればよい。
【００４１】
照射強度と照射回数については、前記加工深さを考慮して決定される。具体的には、例えば、膜厚数μmレジスト膜であれば、照射強度200mJ/cm2〜2000mJ/cm2、照射回数１〜100回とすればいいが、処理時間を短縮することを考慮すると、より照射強度を大きくし、かつ、照射回数を少なくすることが好ましい。
【００４２】
また、パルスレーザー照射後のレジスト膜現像条件(現像液、現像時間)、ならびに硬化条件(温度、時間)については、使用するレジストに合わせて、通常のフォトリソグラフィの条件を使用すればよい。
【００４３】
<エッチング工程>
エッチング工程では、形成したレジストパターンに沿った半導体のパターニングを行う。エッチング条件はパターニングされる半導体に合わせて、通常の条件を使用すればよく、GaN系化合物半導体の場合、例えば、塩素系ガスを用いたドライエッチングが適用できる。
【００４４】
以上の工程により、本発明の半導体層のパターニングが達成される。
【００４５】
〔実施形態２〕
本発明の別の一実施形態に係る半導体素子のパターニング方法として、基板上に形成された半導体層の上層（層群の最上層）として金属膜、絶縁膜、透明導電膜あるいはこれらの積層膜の層が形成されてなる半導体素子に対するパターニング方法を説明する。
【００４６】
本実施形態に係るパターニング方法は、半導体素子の上面にレジスト膜を形成する工程(レジスト塗布工程)と、所定位置のレジストを除去することでレジスト膜に開口部を形成する工程(パターニング工程)と、レジスト膜の下層（積層膜）のうち前記開口部の下方に位置する部分をエッチングにより順次除去し、半導体層のパターンを形成する工程(エッチング工程)から構成され、この順に行うことによって、半導体層がパターニングされる。以下、各工程の詳細を説明する。
【００４７】
<レジスト塗布工程>
実施形態１と同様の処理により、半導体素子の上面にレジスト膜を形成する。
【００４８】
<パターニング工程>
実施形態１と同様の処理により、レジストパターンを形成する。
【００４９】
ここで、実施形態２においては、半導体層の上層、すなわち、半導体層とレジスト膜との間に、金属膜、絶縁膜、透明導電膜あるいはこれらの積層膜を備えているため、半導体層へダメージを与えないことを考慮したとしても、実施形態１と比較して、最大加工深さをより大きくし、前記上層の一部を加工しても構わない。その上で、加工量分布を考慮すると、最大加工深さとしては、前記レジスト膜厚と前記上層の膜厚とを足し合わせた膜厚以下までとすることが好ましい。
【００５０】
この場合、最大加工深さを前記レジスト膜厚の膜厚より大きくして図２（ｄ）のような層構成を形成してもよいが、レジストの下層（透明導電膜７）にダメージを与えないために、最大加工深さをレジスト膜の膜厚以下にして図２（ｃ）のような層構成を形成するのが特に好ましい。
【００５１】
<エッチング工程>
本工程では、まず、前記金属膜、絶縁膜、透明導電膜あるいはこれらの積層膜のエッチングを行う。このエッチング処理は、エッチングが施される層の性質に合わせて選択すればよく、例えば透明導電膜(ITO)であれば、王水系のエッチング液を用いたウェットエッチングを行う。続いて、実施形態１と同様の処理により、半導体層のエッチングを行うことで、半導体層のパターンを形成する。
【００５２】
以上の工程により、本発明の半導体素子のパターニングが達成される。
【００５３】
〔実施形態３〕
続いて、本発明の一実施形態に係る半導体素子の修復方法の一例として、GaN系化合物発光素子の修復方法について説明する。本実施形態に係る修復方法は、半導体層の欠陥検出工程と、半導体層パターニング工程からなる。欠陥検出工程は、半導体のパターニング位置を決定するために、半導体層の欠陥を検出する工程であり、前記欠陥を汎用の画像検出装置を用いて検出する。このときに検出可能な欠陥の大きさは、例えばΦ0.5μm〜10μmである。また、半導体層パターニング工程では、前記実施形態１あるいは実施形態２と同様の方法に従い、半導体層(n型GaN層ならびに活性化層)のパターニングを行う。
【００５４】
ここで、本実施形態に係る修復の対象は、電流リークが発生している半導体素子であり、電流リーク要因である欠陥が含まれる領域に位置するp型GaN層、活性化層を除去することで達成される。
【００５５】
なお、電流リークの要因である欠陥は、基板表面、ｎ型GaN層、活性化層、p型GaNに含まれるゴミ等、あるいはそれに起因した結晶成長不良等であり、欠陥を除去すれば電流リークは抑制できる。ただし、GaN系化合物半導体素子のように、p-nジャンクションでの電流リークを修正対象とする場合、必ずしも欠陥自体を除去する必要はなく、欠陥が含まれる領域に位置するp型GaN層、活性化層を除去し、当該領域でのp-nジャンクションを切断すれば電流リークをなくすことができる。
【００５６】
本実施形態に係る修復方法は、n型GaN層形成以降の工程に適用可能であり、例えば、GaN系化合物半導体素子の製造工程の途中で修復する方法や、素子形成後に修復する方法が提案できる。具体的には、例えば図１３のGaN系化合物半導体発光素子の場合、p型GaN層形成後や、電極形成後、あるいは電極パターニング後(素子形成後)に適用可能である。また、図１４のGaN系化合物半導体発光素子の場合、上記に加え、透明導電膜形成後にも適用できる。
【００５７】
製造工程の途中で修復する方法の場合、電極、透明導電膜等をパターニングする工程の直前に適用することで、別途、レジスト膜を形成する必要がなく、効率よく素子の修復を達成できる。
【００５８】
また、素子形成後に修復する方法の場合、別途レジスト膜形成等の工程が必要となるが、先に電流リークの確認をすることでリーク起因の欠陥を修復できることが特徴である。いずれも有用な修復方法であり、欠陥の発生した領域に応じて、いずれかの方法を用いるか、あるいは２つの方法を併用することで素子を修復することができる。
【００５９】
なお、実施形態３ではGaN系化合物半導体発光素子の修復方法について説明したが、修復対象は化合物発光素子に限定されず、薄膜トランジスタにおける半導体層や、太陽電池における発電層等も本発明のパターニング方法により修復可能である。このとき、本発明の修復の対象としては、上述したように、p-nジャンクションを切断するために必要な半導体層膜厚をパターニングする方法により半導体層を修復してもよいし、欠陥を含め、所定位置の半導体層全体をパターニングする方法により半導体層を修復してもよい。
【００６０】
より具体的には、本発明のパターニング方法により、薄膜トランジスタにおける半導体層として、結晶シリコンあるいは酸化物半導体等が修復可能である。また、太陽電池における発電層としては、シリコン系太陽電池の場合、多結晶、単結晶シリコン層が修復可能であり、化合物半導体系太陽電池の場合、化合物半導体層を修復できる。
【００６１】
本発明の実施例について説明する前に、対象となるGaN系化合物半導体発光素子の製造方法について説明する。
【００６２】
〔参考例１〕
図１３に示すGaN系化合物半導体発光素子は、例えば図３に示すフローにて形成できる。図３は、図１３に示すGaN系化合物半導体発光素子の製造フローを示す図であり、図４の（ａ）〜（ｉ）は製造途中の各段階における層構成を示す模式図である。図４において、各分図記号は、若い分図記号により表される層構成ほど、工程中のより前段階における層構成であることを示している。なお、図６、図９、図１０、図１２についても同様である。
【００６３】
まず、基板表面処理工程（Ｓ３１０）として、サファイア基板１１上にバッファ層１２を形成したのち、GaN層形成工程（Ｓ３２０）にてMOCVD法によりn型GaN層１３、活性化層１４、p型GaN層１５を順次形成することで図４（a）に示すような層構成が形成される。
【００６４】
続いて、GaN層パターン形成工程（Ｓ３３０）を行い、図４（ｅ）に示す層構成を形成する。具体的には、前記GaN層パターン形成工程では、まず、Ｓ３３１にて、p型GaN層１５の上面にレジスト１８を塗布することで図４（ｂ）の層構成を形成する。その後、Ｓ３３２にて、通常のフォトリソグラフィにより、レジストパターンを形成することで図４（ｃ）の層構成を形成し、Ｓ３３３にて、例えば塩素系ガスを用いたドライエッチングにより半導体層をパターニングすることで図４（ｄ）の層構成を形成する。さらに、Ｓ３３４にて、レジストを剥離することで半導体層パターンを形成することで、図４（ｅ）の層構成を形成する。
【００６５】
さらに続いて、以下の電極パターン形成工程（Ｓ３４０）を実施する。まず、レジストを塗布することで図４（ｆ）の層構成を形成し、その後、通常方法によりレジストパターンを形成することで図４（ｇ）の層構成を形成する。そして、図４（ｇ）の層構成で表される形成中の素子の上面に蒸着等により電極１９を形成することで図４（ｈ）の層構成を形成する。その後、レジストを除去してリフトオフにより電極パターン１６、１７を形成することで、図４（ｉ）の層構成を形成する。以上の工程を経て、サファイア基板上に、層構成が図４（ｉ）に示されるようなGaN系化合物半導体発光素子が形成できる。
【００６６】
〔参考例２〕
図１４のGaN系化合物半導体発光素子は、例えば図５に示すフローにて形成できる。図５は、図１４のGaN系化合物半導体発光素子の製造フローを示す図であり、図６は製造途中の層構成を示す模式図である。
【００６７】
まず、図３のGaN系化合物半導体発光素子の製造と同様に、基板表面処理工程（Ｓ５１０）ならびにGaN層形成工程（Ｓ５２０）を順次行った後に、Ｓ５３０にて透明導電膜を形成することで、図６（ａ）の層構成を形成する。続いて、以下の透明導電膜及びGaN層パターン形成工程（Ｓ５４０）を実施する。まず、Ｓ５４１にて透明導電膜２０の上面にレジスト１８を塗布することで図６（ｂ）の層構成を形成する。次に、通常方法により（すなわち、Ｓ５４２の露光工程およびＳ５４３の現像工程により）レジストパターンを形成することで図６（ｃ）の層構成を形成する。その後、Ｓ５４４のエッチング工程を実施する。具体的には、まず、ウェットエッチング等により、透明導電膜パターンを形成することで図６（ｄ）の層構成を形成する。このとき、透明導電膜がサイドエッチされるような条件を適用することで、端部のリークを防止できる。その後、上記と同様に、塩素系ガスを用いたドライエッチングにより半導体層のパターニングを行い、レジストを剥離することで半導体層パターンが形成することで図６（ｅ）の層構成を形成する。以上の透明導電膜及びGaN層パターン形成工程の後、上記と同様に電極パターン形成工程（Ｓ５５０）を行うことで、層構成が図６（ｆ）に示されるようなGaN系化合物半導体素子を形成できる。
【００６８】
以下、各実施形態の詳細につき、実施例を交えて説明する。
【実施例】
【００６９】
〔実施例１〕
参考例１のGaN層パターン形成工程において欠陥を修復する方法について説明する。図７に、本発明の修復方法を含むGaN系化合物半導体発光素子の製造フローを示す。本実施例の特徴はGaN層パターン形成工程を利用して欠陥を修復することであり、欠陥検出工程ならびにレーザー照射工程（特許請求の範囲における「第１の除去工程」）を除き、参考例にて示したGAN系化合物半導体発光素子の製造フローを共用できることである。
【００７０】
具体的内容について、図８を用いて説明する。まず、上記参考例１と同様の方法（すなわち、Ｓ７１０の基板表面処理工程）にてバッファ層１２を形成したサファイア基板１１上にn型GaN１３(5μm)、活性化層１４(0.03μm)、p型GaN層１５(0.1μm)を積層し、図８（ａ）の層構成を形成した（Ｓ７２０）。次に、Ｓ７３１にて、市販の欠陥検出装置を用いて欠陥を検出したところ、図８（ａ）に示す欠陥２１(サイズ：Φ1μm)を検出した。続いて、Ｓ７３２にて、p型GaN層１５の上面にレジスト材料をスピンコートし、仮硬化することで、図８（ｂ）の層構成を形成した。このとき、レジスト膜１８の膜厚は2.5μｍであった。
【００７１】
次に、Ｓ７３３のレーザー照射工程にて、図８（ｃ）に示すように、市販のレーザー照射装置５を用い、前記検出した欠陥２１の上面にΦ20μmマスクを介してYAG3倍波のパルスレーザー４を照射強度900mJ/cm2、照射回数1回、1パルスあたりの照射時間5nsecの条件で照射した。この状態で表面形状評価を行ったところ、レーザー照射によるレジスト最大加工深さは2.0μmであり、最小加工深さは1.4μmであった。
【００７２】
続いて、Ｓ７３４にて、図８（ｄ）のように、欠陥２１の上方をフォトマスク２４でマスクした上で露光機２２を用いてランプ光２３を照射することでレジスト膜１８を露光した。Ｓ７３３およびＳ７３４の各工程を実施した結果、図８（ｅ）のように、レジスト膜１８中の一部（すなわち、欠陥２１の上方の部分とフォトマスクでマスクしなかった部分）が露光状態になり、レジスト膜１８の残りの部分が未露光状態となった。その後、Ｓ７３５（特許請求の範囲における「第２の除去工程」に対応）にて、現像することで図８（ｆ）のようなレジストパターンを形成した。この状態での表面形状評価により、レーザー照射領域に加工による表面凹凸はなく、良好な表面状態であることを確認した。さらに続いて、Ｓ７３６にて、上記参考例と同様の方法にて半導体層を1μmエッチングしたのち、電極パターン形成工程（Ｓ７４０）を行うことで、図８（ｇ）に示す素子を形成した。
【００７３】
形成した素子に対し静電気放電(ESD)検査を実施したところ、電流リークがなく良好な特性を示すことを確認できた。
【００７４】
〔実施例２〕
参考例１の電極パターン形成後にGaN系化合物半導体発光素子を修復する方法について説明する。本実施例では、参考例１の方法により形成した素子に対するESD検査で抽出した、電流リークが発生した素子を用いた。
【００７５】
図９は、本発明の修復方法のフローの一例であり、本実施例では図９のフローに従って素子を修復した。具体的内容について図１０を用いて説明する。まず、Ｓ９１０にて、欠陥検出装置を用いて上記GaN系化合物半導体発光素子を確認し、図１０（ａ）に示すような破壊痕２５(サイズ：Φ2μm)を検出した。次に、Ｓ９２０にて、素子上面にレジストを塗布し、仮硬化させることで、図１０（ｂ）の層構成を形成した。このときのレジスト膜１８の膜厚は2.5μmであった。
【００７６】
次に、Ｓ９３０にて、図１０（ｃ）に示すように、レーザー照射装置５を用い、前記検出した欠陥（破壊痕２５）の上方からΦ20μmマスクを介してYAG3倍波のパルスレーザー４を照射強度550mJ/cm2、照射回数1回、1パルスあたりの照射時間5nsecの条件で照射し、図１０（ｄ）の状態とした。この状態で表面形状評価をしたところ、レーザー照射によるレジスト最大加工深さは1.5μm、最小加工深さは1.0μmであった。
【００７７】
続いて、Ｓ９４０にて、通常の現像を行うことで、図１０（ｅ）のようなレジストパターンを形成した。この状態での表面形状評価により、レーザー照射領域に加工による表面凹凸はなく、良好な表面状態であることを確認した。
【００７８】
さらに続いて、Ｓ９５０にて、ドライエッチングにより半導体層を0.8μmパターニングし、レジストを剥離することで図１０（ｆ）に示す半導体層パターンを形成し、素子を修復した。
【００７９】
修復した素子に対しESD検査を実施したところ、電流リークがなく良好な特性を示すことを確認できた。
【００８０】
〔実施例３〕
参考例２のGaN層パターン形成工程において欠陥を修復する方法について説明する。図１１に、本発明の修復方法を含むGaN系化合物半導体発光素子の製造フローを示す。
【００８１】
まず、実施例１と同様の方法（すなわち、Ｓ１１１０の基板表面処理工程）にてバッファ層１２を形成したサファイア基板１１上にn型GaN１３(5μm)、活性化層１４(0.03μm)、p型GaN層１５(0.1μm)を積層した（Ｓ１１２０）。次に、透明導電膜(ITO)２０をCVD法により0.15μm形成することで、図１２（ａ）の層構成を形成した（Ｓ１１３０）。この状態で欠陥検出装置を用いて欠陥を検出したところ、図１２（ａ）に示す欠陥２１(サイズ：Φ0.85μm)を検出した（Ｓ１１４１）。
【００８２】
続いて、Ｓ１１４２にて、図１２（ｂ）のように、透明導電膜２０の上面に実施例１と同様の方法で、同じ膜厚のレジスト膜１８を形成し、Ｓ１１４３にて、前記検出した欠陥上面にΦ20μmマスクを介してパルスレーザー４を照射することで、図１２（ｃ）のような状態とした。ここで、照射条件としては照射強度250mJ/cm2、照射回数10回、1パルスあたりの照射時間50nsecとした。この状態で表面形状を評価したところ、レーザー照射による最大加工深さが2.55μm(ITO加工深さ0.05μm)、最小加工深さが2.1μmであった。
【００８３】
続いて、Ｓ１１４４にて、参考例２と同様の方法にて、図１２（ｄ）のようにレジスト膜１８を露光し、Ｓ１１４５にて現像することで図１２（ｅ）のようなレジストパターンを形成した。この状態での表面形状評価により、レーザー照射領域に加工による表面凹凸はなく、良好な表面状態であることを確認した。
【００８４】
次に、参考例２と同様の方法でITOウェットエッチングを行うことで、図１２（ｆ）の層構成とした後、参考例２と同様の方法で半導体層のドライエッチング(半導体層のエッチング量：１μm)を行い（Ｓ１１４６）、さらに、Ｓ１１５０にて電極パターニングをすることで図１２（ｇ）に示す素子を形成した。
【００８５】
形成した素子に対しESD検査を実施したところ、電流リークがなく良好な特性を示すことを確認できた。
【００８６】
〔実施例４〕
参考例２の電極パターン形成後にGaN系化合物半導体発光素子を修復する方法について説明する。本実施例では、参考例２の方法により形成した素子(透明導電膜の膜厚0.15μm)に対するESD検査で抽出した、電流リークが発生した素子を用いた。
【００８７】
修復方法のフローは実施例２と同様であり、図９に示す修復方法のフローに従ってGaN系化合物半導体発光素子を修復した。
【００８８】
具体的には、まず、実施例２と同様の方法で、欠陥検出(φ2μmの欠陥を抽出)ならびにレジスト膜形成(膜厚2.5μm)を行った。
【００８９】
次に、レーザー照射装置を用い、前記検出した欠陥の上方からΦ20μmマスクを介してYAG3倍波のパルスレーザーを照射強度450mJ/cm2、照射回数10回、1パルスあたりの照射時間50nsecの条件で照射した。この状態で表面形状評価をしたところ、レーザー照射による最大加工深さは2.57μm(ITO加工深さ0.07μm)であり、最小加工深さは2.2μmであった。
【００９０】
次に、実施例２と同様の方法で現像することでレジストパターンを形成した。この状態での表面形状評価により、レーザー照射領域に加工による表面凹凸はなく、良好な表面状態であることを確認した。
【００９１】
続いて、実施例３と同様の方法で透明導電膜ならびに半導体層パターン(エッチング量1μm)を形成することで素子を修復した。修復した素子に対しESD検査を実施したところ、電流リークがなく良好な特性を示すことを確認できた。
【００９２】
<比較例１〜２>
レーザー照射により半導体層を加工した場合との比較のため、比較例として、実施例２、実施例４と同様の方法で最大加工深さを大きくしたGaN系化合物半導体発光素子を製造した。このときのレーザー照射強度、照射回数、照射直後の最大ならびに最小加工深さと修復可否について表１に示す。また、上記で説明した実施例１〜４の結果も合わせて表１に示す。
【００９３】
【表１】
【００９４】
なお、表１における修復可否とは素子修復後に電流リークを除去できたかどうかを示すものであり、素子を修復後のESD検査で電流リークが除去できたものについて○の判定を行っている。
【００９５】
表１に示した通り、比較例１、比較例２の素子はいずれも修復不可との結果になった。比較例１〜２ではいずれも最大加工深さが大きく、半導体層の一部がレーザー照射による加工によってダメージを受けたために、電流リークが新たに発生してしまったためである。
【００９６】
（各実施例で使用したレーザー光の照射条件について）
各実施例で使用したレーザー光の照射条件は、i線で露光するレジストに対し、波長355nmのYAGレーザーの照射強度、照射回数依存性を検討することで、最適化された照射条件である。
【００９７】
具体的には、以下の照射時間、照射強度および照射回数の組み合わせで表される全照射条件でレーザー光をレジストに照射し、各照射条件について、レーザー光照射（除去加工および露光）と現像とが完了した後に、レジスト残渣がないか、および、レジストの下層が加工されているか否かの確認を行った。
1回あたりの照射時間：5nsec
照射強度：200mJ/cm2〜700mJ/cm2(50mJ/cm2きざみ)
照射回数：1, 5, 10, 15, 20回
その結果を表２に示す。表２は、各照射条件についてレジスト残渣およびレジスト下層の加工有無の確認結果を示した表である。
【００９８】
【表２】
【００９９】
表２に示すように、照射強度が大きくなるにつれ、少ない照射回数でレジスト残渣なくレジストを除去することができる。また、照射強度500mJ/cm2以上の場合、レーザー照射を数回行うとレジスト下層が加工されるようになる。
【０１００】
表２からわかるように、照射条件としては、現像完了後にレジスト残渣が無くなる最低回数以上の回数だけレーザー光を照射し、尚且つ、当該回数のレーザー光の照射により下層が加工されないような照射条件が最適である。
【０１０１】
例えば、照射強度が350mJ/cm2の場合では照射回数5回〜20回が最適な照射条件であり、照射強度500mJ/cm2の場合では照射回数1回〜20回が好ましい条件で、照射回数1回〜9回が最適な照射条件となる。
【０１０２】
なお、レジストの下層にダメージを与えないためには下層が加工されないことが望ましいが、レジストの下層に所望の加工穴径の穴を開けるために、敢えて下層が加工されるような照射条件を選択することもできる。
【０１０３】
図１５は、各照射条件とレジスト下層の加工穴径との関係の確認結果を示したグラフである。
【０１０４】
図１５に示すように、加工穴径は、照射強度および照射時間に依存して大きくなっていく。この依存関係の要因としては、照射したレーザー光の回り込みが考えられる。
【０１０５】
この照射条件と加工穴径との関係には再現性があることがわかっている。すなわち、同一の照射条件でレーザー光を照射すれば、略同一の加工穴径の穴がレジストの下層に空くことがわかっている。したがって、適切な照射条件を選択してレーザー光を照射することにより、レジストの下層に所望の加工穴径の穴を開けることができる。
【０１０６】
なお、以下の照射時間、照射強度および照射回数の組み合わせで表される全照射条件でも同様の確認を行った。
1回あたりの照射時間：50nsec
照射強度：255mJ/cm2, 350mJ/cm2, 446mJ/cm2
照射回数：10回
その結果、いずれの照射条件でも、現像後にレジスト残渣なくレジストパターンを形成できることがわかった。また、照射強度255mJ/cm2および照射回数10回の照射条件の場合、レジストの下層にもダメージが生じないことがわかった。
【０１０７】
（各実施形態の利点）
各実施形態では、レーザー照射工程にてレーザー照射による加工とレーザー照射による露光を同時に利用するため、レーザー照射のみで残渣なくレジストを除去する必要がない。また、レーザー照射工程後に残ったレジストは現像工程後に除去されるので、現像工程後には良好なレジストパターンを形成できる。したがって、次工程のエッチングにてムラなく下層にパターンを形成できるため、欠陥等を含む不良素子に対し、新たな不具合(電流リーク等)を起こすことなく不良素子を修復することができる。
【０１０８】
（付記事項）
なお、上述した各実施形態は半導体素子に対するパターニング方法に関する実施形態であるが、本発明はこれに限定されない。例えば、本発明は、半導体素子以外の素子（例えば、回折光学素子等の光学素子）に対するパターニング方法として実施することもできる。
【０１０９】
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【０１１０】
本発明のレジスト除去方法及びそれを用いた修復方法は、LED等の半導体発光素子や薄膜トランジスタ、太陽電池等、結晶系薄膜を有するデバイス全般に広く適用できるものである。
【符号の説明】
【０１１１】
１：基板
２：半導体層
３：レジスト
４：レーザー光
５：レーザー照射装置
６：露光されたレジスト膜
７：透明導電膜
１１：基板
１２：バッファ層
１３：n-GaN
１４：活性化層
１５：p-GaN
１６：n電極
１７：p電極
１８：レジスト
１９：導電膜
２０：透明導電膜
２１：欠陥
２２：露光機
２３：ランプ光
２４：フォトマスク
２５：破壊痕
１０１：基板
１０２：バッファ層
１０３：n-GaN
１０４：GaN
１０５：p-GaN
１０６：n電極
１０７：p電極
１０８：透明導電膜
１０９：保護膜
１１０：下層
１１１：ポジ型レジスト
１１２：レーザー照射口
１１３：感光部
１１４：加工痕
１１５：ダメージ層
１１６：導電膜
【特許請求の範囲】
【請求項１】
素子に付いているレジストの一部を除去対象として除去するレジスト除去方法であって、
前記除去対象の一部が除去加工されるとともに前記除去対象の残りの一部が露光されるように、前記除去対象に向けて前記レジストが吸収する波長のレーザー光を照射する第１の除去工程と、
露光された前記残りの一部を現像により除去する第２の除去工程と、を含んでいる、ことを特徴とするレジスト除去方法。
【請求項２】
前記素子が、基板上に積層された半導体層を含む層群の最上層として、金属膜、絶縁膜、および透明導電膜の少なくともいずれかの膜からなる層が形成されている半導体素子であり、前記レジストが前記半導体素子の上面に形成されており、
前記第１の除去工程にて、最大加工深さが前記レジストの膜厚と前記最上層の層厚とを足し合わせた長さよりも小さくなるように、前記レーザー光を照射する、ことを特徴とする請求項１に記載のレジスト除去方法。
【請求項３】
前記素子が、基板上に積層された層群の最上層として半導体層が形成されている半導体素子であり、前記レジストが前記半導体層の上面に形成されている、ことを特徴とする請求項１に記載のレジスト除去方法。
【請求項４】
前記第１の除去工程にて、最大加工深さが前記レジストの厚さ未満となる範囲内で前記除去対象の一部が除去加工されるように、前記レーザー光を照射する、ことを特徴とする請求項１から３のいずれか１項に記載のレジスト除去方法。
【請求項５】
前記素子の被エッチング層における欠陥部を修復する修復方法であって、
前記被エッチング層の上面に付いている前記レジストの一部を、請求項１から４のいずれか１項に記載のレジスト除去方法を用いて除去することによりレジストパターンを形成する工程と、
前記レジストパターンでマスクされた被エッチング層に対しエッチング処理を施すことで前記欠陥部を修復する工程と、を含んでいることを特徴とする修復方法。
【請求項６】
基板上にエッチング処理が施された被エッチング層が形成されている素子であって、
前記エッチング処理は、前記被エッチング層の上面に付いていた前記レジストの一部が請求項１から４のいずれか１項に記載のレジスト除去方法を用いて除去された後に施された処理である、ことを特徴とする素子。
【請求項１】
素子に付いているレジストの一部を除去対象として除去するレジスト除去方法であって、
前記除去対象の一部が除去加工されるとともに前記除去対象の残りの一部が露光されるように、前記除去対象に向けて前記レジストが吸収する波長のレーザー光を照射する第１の除去工程と、
露光された前記残りの一部を現像により除去する第２の除去工程と、を含んでいる、ことを特徴とするレジスト除去方法。
【請求項２】
前記素子が、基板上に積層された半導体層を含む層群の最上層として、金属膜、絶縁膜、および透明導電膜の少なくともいずれかの膜からなる層が形成されている半導体素子であり、前記レジストが前記半導体素子の上面に形成されており、
前記第１の除去工程にて、最大加工深さが前記レジストの膜厚と前記最上層の層厚とを足し合わせた長さよりも小さくなるように、前記レーザー光を照射する、ことを特徴とする請求項１に記載のレジスト除去方法。
【請求項３】
前記素子が、基板上に積層された層群の最上層として半導体層が形成されている半導体素子であり、前記レジストが前記半導体層の上面に形成されている、ことを特徴とする請求項１に記載のレジスト除去方法。
【請求項４】
前記第１の除去工程にて、最大加工深さが前記レジストの厚さ未満となる範囲内で前記除去対象の一部が除去加工されるように、前記レーザー光を照射する、ことを特徴とする請求項１から３のいずれか１項に記載のレジスト除去方法。
【請求項５】
前記素子の被エッチング層における欠陥部を修復する修復方法であって、
前記被エッチング層の上面に付いている前記レジストの一部を、請求項１から４のいずれか１項に記載のレジスト除去方法を用いて除去することによりレジストパターンを形成する工程と、
前記レジストパターンでマスクされた被エッチング層に対しエッチング処理を施すことで前記欠陥部を修復する工程と、を含んでいることを特徴とする修復方法。
【請求項６】
基板上にエッチング処理が施された被エッチング層が形成されている素子であって、
前記エッチング処理は、前記被エッチング層の上面に付いていた前記レジストの一部が請求項１から４のいずれか１項に記載のレジスト除去方法を用いて除去された後に施された処理である、ことを特徴とする素子。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【公開番号】特開２０１３−５５２９９（Ｐ２０１３−５５２９９Ａ）
【公開日】平成２５年３月２１日（２０１３．３．２１）
【国際特許分類】
【出願番号】特願２０１１−１９４２０１（Ｐ２０１１−１９４２０１）
【出願日】平成２３年９月６日（２０１１．９．６）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
【公開日】平成２５年３月２１日（２０１３．３．２１）
【国際特許分類】
【出願日】平成２３年９月６日（２０１１．９．６）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
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