レベルコンバータ及びプロセッサ
【課題】本実施例の一側面におけるレベルコンバータは電源シーケンス制御用のトランジスタに起因する貫通電流の発生を防止することを目的とする。
【解決手段】本実施例の一側面におけるレベルコンバータは、第１電圧レベルより低い第２電圧レベルを第１論理レベルとし、基準電圧レベルを第２論理レベルとする入力信号を、第１電圧レベルを第１論理レベルとし、基準電圧レベルを第２論理レベルとする信号に変換するレベル変換回路と、第２電圧レベルを出力する第２電源がオフのとき基準電圧レベルを有し、第２電源がオンのとき第１電圧レベルを有する制御信号を出力する制御信号生成回路と、第１電圧レベルを出力する第１電源に接続された第１電源線とレベル変換回路の出力ノードの間に設けられ、制御信号に応じて、第２電源がオフのとき第１電源線と出力ノードを電気的に接続し、第２電源がオンのとき第１電源線と出力ノードを電気的に分離する接続回路を含む。
【解決手段】本実施例の一側面におけるレベルコンバータは、第１電圧レベルより低い第２電圧レベルを第１論理レベルとし、基準電圧レベルを第２論理レベルとする入力信号を、第１電圧レベルを第１論理レベルとし、基準電圧レベルを第２論理レベルとする信号に変換するレベル変換回路と、第２電圧レベルを出力する第２電源がオフのとき基準電圧レベルを有し、第２電源がオンのとき第１電圧レベルを有する制御信号を出力する制御信号生成回路と、第１電圧レベルを出力する第１電源に接続された第１電源線とレベル変換回路の出力ノードの間に設けられ、制御信号に応じて、第２電源がオフのとき第１電源線と出力ノードを電気的に接続し、第２電源がオンのとき第１電源線と出力ノードを電気的に分離する接続回路を含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施例の一側面において開示する技術は、レベルコンバータ及びプロセッサに関する。
【背景技術】
【０００２】
一般に、大きさが異なる電源電圧によって動作する２つのＬＳＩの間で信号のやり取りを行う場合、２つのＬＳＩが扱う信号の電圧レベルが相互に異なるため、電源電圧の低い方のＬＳＩには、電源電圧の高いＬＳＩに出力する信号の電圧レベルを、低い方の電源電圧から高い方の電源電圧に変換するためのレベルコンバータが設けられる。
【０００３】
図１は、レベルコンバータの回路構成の一例を示す図である。図１に示したレベルコンバータ１００は、レベル変換回路１０２、インバータ１０４、１０６、１０８、及び電源シーケンス制御用トランジスタ１１０を含む。
【０００４】
レベルコンバータ１００において、レベル変換回路１０２は高電圧電源線ＨＶＤＤと接地電源線ＧＮＤの間に設けられ、インバータ１０４及び１０６を介して、入力ノードＩＮＰＵＴに供給された入力信号の非反転信号と反転信号を差動入力として受けとる。ここで、入力信号は、低電圧電源線ＬＶＤＤの電源電圧レベルＬＶＬをＨレベル（“１”）とし、接地電源線ＧＮＤの接地レベルＧＶＬをＬレベル（“０”）とする信号である。また、低電圧電源線ＬＶＤＤの電源電圧レベルＬＶＬは、高電圧電源線ＨＶＤＤから出力される電源電圧レベルＨＶＬよりも低い。
【０００５】
レベル変換回路１０２は、入力信号を、高電圧電源線ＨＶＤＤの電源電圧レベルＨＶＬをＨレベル（“１”）とし、接地レベルＧＶＬをＬレベル（“０”）とする信号に変換し、各論理レベルに対応する電圧レベルが変換された信号を出力する。レベル変換回路１０２の出力ノードＬＶＯＵＴはインバータ１０８の入力ノードに接続されている。インバータ１０８は、レベル変換回路１０２の出力ノードＬＶＯＵＴからの出力信号を反転し、反転させた信号を、レベルコンバータ１００の出力信号として出力ノードＯＵＴＰＵＴに供給する。
【０００６】
また、レベルコンバータ１００は、高電圧電源から電源電圧レベルＨＶＬが供給される高電圧電源線ＨＶＤＤと、低電圧電源から電源電圧レベルＬＨＬが供給される低電圧電源線ＬＶＤＤに接続され、これらの電源電圧レベルに基づいて動作する回路であるが、これら２つの電源が投入される順序によらず正常に動作すること、すなわち、電源シーケンスフリーであることが求められる。
【０００７】
電源シーケンスフリーを実現するために、レベルコンバータ１００には、電源シーケンス制御用のトランジスタ１１０が設けられている。トランジスタ１１０は例えば、高電圧電源線ＨＶＤＤとレベル変換回路１０２の出力ノードＬＶＯＵＴの間に設けられたＰチャネル型トランジスタであり、そのゲートは低電圧電源線ＬＶＤＤと接続されている。
【０００８】
図２は、電源投入時におけるレベルコンバータ１００の動作を示すタイミングチャートである。高電圧電源及び低電圧電源の投入時、高電圧電源が低電圧電源よりも先にオンされ、高電圧電源はオンされているが、低電圧電源はオフされている電源投入期間Ｔ１においては、トランジスタ１１０はゲートに接地レベルＧＶＬ（Ｌレベル）の信号が入力されるため、オンする。これにより、図２（ａ）に示したように、トランジスタ１１０はレベル変換回路１０２の出力ノードＬＶＯＵＴと高電圧電源線ＨＶＤＤを電気的に接続し、出力ノードＬＶＯＵＴの電圧レベルを高電圧電源線ＨＶＤＤの電源電圧レベルＨＶＬに固定するので、出力ノードＯＵＴＰＵＴの出力信号の電圧レベルは接地レベルＧＶＬに固定される。
【０００９】
従って、レベルコンバータ１００では、高電圧電源はオンしているが低電圧電源はオフであるような場合であっても、同一の高電圧電源を動作電源電圧とする後段回路に、出力ノードＯＵＴＰＵＴから電圧レベルが不定の信号が入力されることによって、後段回路が誤動作したり、後段回路において貫通電流が発生したりするのを防止することができる。
【００１０】
尚、低電圧電源が動作していないとき、レベルシフタからの出力信号が供給される出力ドライバを構成するトランジスタをカットオフ状態にし、出力ドライバにおける貫通電柱の発生を防止する技術が下記特許文献１に開示されている。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００４‐３５６７７９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
一方、高電圧電源と低電圧電源がともにオンされている、レベルコンバータ１１０の通常動作期間Ｔ２においては、トランジスタ１１０のゲートには、低電圧電源線ＬＶＤＤから電源電圧レベルＬＶＬ（Ｈレベル）の信号が入力される。これにより、レベルコンバータ１００はトランジスタ１１０をオフさせようとするが、トランジスタ１１０のソースの電圧レベルは高電圧電源線ＨＶＤＤの電源電圧レベルＨＶＬであり、トランジスタ１１０のゲートの電圧レベルがソースの電圧レベルと接地レベルの間の電位となるため、レベルコンバータ１００はトランジスタ１１０を完全にオフさせることができない。よって、トランジスタ１１０はレベル変換回路１０２の出力ノードＬＶＯＵＴと高電圧電源線ＨＶＤＤを電気的に完全に分離することができない。
【００１３】
そのため、図１に示したように、通常動作期間Ｔ２においては、レベル変換回路１０２において、出力ノードＬＶＯＵＴと接地電源線ＧＮＤの間に設けられたトランジスタ１１２がオンするタイミングで、トランジスタ１１０と１１２を介して、高電圧電源線ＨＶＤＤと接地電源線ＧＮＤとの間に貫通電流Ｉｖｄｄが流れてしまう。レベルコンバータ１００においては、この貫通電流Ｉｖｄｄにより消費電流が増加し、その結果として消費電力が増大するという問題が生じていた。
【００１４】
例えば、図２（ｂ）に示したように、高電圧電源線ＨＶＤＤの電源電圧レベルが１．５０Ｖであり、低電圧電源線ＬＶＤＤの電源電圧レベルが０．８５Ｖである場合には、トランジスタ１１０のゲートの電圧レベルはソースの電圧レベルに比べて半分程度の中間電位となり、トランジスタ１１０は完全にはオフしない（ＨＶＬ＝１．５０Ｖ、ＬＶＬ＝０．８５Ｖ）。このため、入力信号の電圧レベルがＨレベル（ＬＶＬ）であるときに、トランジスタ１１２がオンすることから、貫通電流Ｉｖｄｄが流れてしまう。また、出力ノードからはＨレベル（ＨＶＬ）の信号が出力されるが、この貫通電流Ｉｖｄｄに起因してトランジスタ１１０に生じる電圧降下の影響により、出力ノードＬＶＯＵＴの電圧レベルは０Ｖ（接地レベルＧＶＬ）にならない。
【００１５】
さらに、一般に、ＬＳＩは多数の出力端子を有し、図１に示したレベルコンバータ１００は各々の出力端子ごとに設けられる。すなわち、レベルコンバータ１００はＬＳＩの出力端子と同じ数だけ設けられるので、レベルコンバータ１００に起因するＬＳＩ全体の貫通電流はＬＳＩの出力端子の数に応じて増加する。よって、１つのレベルコンバータ１００の貫通電流値は小さい値だとしても、ＬＳＩ全体の貫通電流値は大きくなり、このことはＬＳＩの消費電力を大きくする原因となる。近年、ＬＳＩの出力端子の数は増加の一途をたどっていることから、レベルコンバータ１００の貫通電流に起因するＬＳＩの消費電力の増大は、ＬＳＩ全体での低消費電力化が求められている近年においては大きな弊害となっている。
【００１６】
尚、上述の場合、トランジスタ１１０のゲート長を、レベル変換回路１０２を構成する各トランジスタのゲート長よりも長くすることにより、上述の通常動作期間Ｔ２におけるトランジスタ１１０の抵抗値を大きくすることで、トランジスタ１１０を流れる電流の値を小さくすることはできるが、この場合も貫通電流を無くすことができない。
【００１７】
従って、本実施例の一側面においては、レベルコンバータにおいて、電源シーケンス制御用に設けたトランジスタに起因する貫通電流の発生によって消費電流が増大するのを防止し、消費電力を低減することを目的とする。
【課題を解決するための手段】
【００１８】
本実施例の一側面におけるレベルコンバータは、基準電圧レベルを有する基準電源線と、前記基準電圧レベルより高い第１電圧レベルを出力する第１電源に接続された第１電源線との間に設けられ、前記第１電圧レベルより低く、前記基準電圧レベルより高い第２電圧レベルを第１論理レベルとし、前記基準電圧レベルを前記第１論理レベルより低い第２論理レベルとする入力信号を受け、前記入力信号を、前記第１電圧レベルを前記第１論理レベルとし、前記基準電圧レベルを前記第２論理レベルとする信号に変換するレベル変換回路と、前記第２電圧レベルを出力する第２電源がオフのとき前記基準電圧レベルを有し、前記第２電源がオンのとき前記第１電圧レベルを有する制御信号を出力する制御信号生成回路と、前記第１電源線と前記レベル変換回路の出力ノードの間に設けられ、前記制御信号に応じて、前記第２電源がオフのとき前記第１電源線と前記出力ノードを電気的に接続し、前記第２電源がオンのとき前記第１電源線と前記出力ノードを電気的に分離する接続回路を含むものである。
【発明の効果】
【００１９】
本実施例の一側面におけるレベルコンバータにおいては、電源シーケンス制御用に設けたトランジスタに起因する貫通電流の発生によって消費電流が増大するのを防止し、消費電力を低減することができる。
【図面の簡単な説明】
【００２０】
【図１】レベルコンバータの回路構成の一例を示す図である。
【図２】電源投入時におけるレベルコンバータ１００の動作を示すタイミングチャートである。
【図３】第１実施例に係るレベルコンバータの回路構成の一例を示す図である。
【図４】制御信号生成回路３１６の回路構成の一例を示す図である。
【図５】電源投入時におけるレベルコンバータ３００の動作を示すタイミングチャートである。
【図６】第１実施例に係るプロセッサの構成例を示す図である。
【図７】レベルコンバータ６０４の内部構成の一例を示す図である。
【図８】制御信号生成回路８１６の回路構成の一例を示す図である。
【図９】第３実施例に係るレベルコンバータの回路構成の一例を示す図である。
【図１０】制御信号生成回路９１６の回路構成の一例を示す図である。
【図１１】第４実施例に係るプロセッサの内部構成の一例を示す図である。
【図１２】御信号生成回路１１１６の回路構成の一例を示す図である。
【発明を実施するための形態】
【００２１】
以下、本発明の実施例について説明する。
【実施例】
【００２２】
［１．第１実施例］
以下、第１実施例に係るレベルコンバータ及びプロセッサについて説明する。
【００２３】
［１−１．レベルコンバータ］
まず、第１実施例に係るレベルコンバータの構成について説明する。図３は、第１実施例に係るレベルコンバータの回路構成の一例を示す図である。
【００２４】
図３に示したように、レベルコンバータ３００は、制御信号生成回路３１６及びレベル変換処理部３１８を含む。レベル変換処理部３１８は、レベル変換回路３０２、インバータ３０４、３０６、３０８、及び電源シーケンス制御用の接続回路３１４を含む。電源シーケンス制御用の接続回路３１４は、電源シーケンス制御用のトランジスタ３１０を含む。
【００２５】
レベル変換処理部３１８において、レベル変換回路３０２は、高電圧電源と接続され、高電圧電源から電源電圧レベルＨＶＬが供給される高電圧電源線ＨＶＤＤと、基準電圧レベルを有する基準電源線として機能し、接地レベルＧＶＬを有する接地電源線ＧＮＤの間に設けられ、インバータ３０４を介して、レベルコンバータ３００の入力ノードＩＮＰＵＴに供給された入力信号の反転信号を受けとり、インバータ３０６を介して、入力ノードＩＮＰＵＴに供給された入力信号の非反転信号を受けとる。すなわち、レベル変換回路３０２は、入力ノードＩＮＰＵＴに供給された入力信号の非反転信号と反転信号を差動入力として受けとる。
【００２６】
ここで、入力信号は、低電圧電源線ＬＶＤＤに供給される電源電圧レベルＬＶＬをＨレベル（“１”）とし、接地電源線ＧＮＤの接地レベルＧＶＬをＬレベル（“０”）とする信号である。低電圧電源線ＬＶＤＤは、低電圧電源と接続され、低電圧電源から電源電圧レベルＬＶＬが供給される。低電圧電源線ＬＶＤＤの電源電圧レベルＬＶＬは、接地レベルＧＶＬより高く、高電圧電源線ＨＶＤＤの電源電圧レベルＨＶＬよりも低い。例えば、電源電圧レベルＬＶＬは０．８５Ｖであり、ＨＶＬは１．５０Ｖや１．３５Ｖである。
【００２７】
レベル変換回路３０２は、ソースが高電圧電源線ＨＶＤＤに接続され、ドレインがレベル変換回路３０２の出力ノードＬＶＯＵＴに接続されたＰチャネル型トランジスタ３２２と、ソースが高電圧電源線ＨＶＤＤに接続され、ドレインがＰチャネル型トランジスタ３２２のゲートに接続され、ゲートがＰチャネル型トランジスタ３２２のドレインに接続されたＰチャネル型トランジスタ３２４と、ドレインが出力ノードＬＶＯＵＴに接続され、ソースが接地電源線ＧＮＤに接続されたＮチャネル型トランジスタ３１２と、ドレインがＰチャネル型トランジスタ３２４のドレインに接続され、ソースが接地電源線ＧＮＤに接続されたＮチャネル型トランジスタ３２６を含む。Ｎチャネル型トランジスタ３１２のゲートには、入力ノードＩＮＰＵＴに供給された入力信号の非反転信号が入力され、Ｎチャネル型トランジスタ３２６のゲートには、入力ノードＩＮＰＵＴに供給された入力信号の反転信号が入力される。
【００２８】
レベル変換回路３０２は、受けとった入力信号に基づいて、入力信号を高電圧電源線ＨＶＤＤの電源電圧レベルＨＶＬをＨレベル（“１”）とし、接地レベルＧＶＬをＬレベル（“０”）とする信号に変換し、各論理レベル（Ｈレベル、Ｌレベル）に対応する電圧レベルが変更された信号を出力する。レベル変換回路３０２の出力ノードＬＶＯＵＴはインバータ３０８の入力ノードに接続されている。
【００２９】
インバータ３０８は、レベル変換回路３０２の出力ノードＬＶＯＵＴからの出力信号を反転し、反転させた信号をレベルコンバータ３０８の出力信号として出力ノードＯＵＴＰＵＴに供給する。レベルコンバータ３０８はインバータ３０８の出力信号を出力ノードＯＵＴＰＵＴから後段回路に出力する。
【００３０】
また、電源シーケンスフリーを実現するために、レベル変換処理部３１８には、電源シーケンス制御用の接続回路３１４が設けられている。接続回路３１４は、高電圧電源線ＨＶＤＤとレベル変換回路３０２の出力ノードＬＶＯＵＴの間に設けられ、制御信号生成回路３１６から、後述する制御信号ＣＯＮを受けとる。図３に示した例では、電源シーケンス制御用の接続回路３１４は高電圧電源線ＨＶＤＤと出力ノードＬＶＯＵＴの間に設けられ、ゲートにおいて制御信号ＣＯＮを受けとるＰチャネル型トランジスタ３１０である。
【００３１】
接続回路３１４は、制御信号ＣＯＮの電圧レベルに応じて、高電圧電源線ＨＶＤＤと、レベル変換回路３０２の出力ノードＬＶＯＵＴを電気的に接続するか否かを制御する。すなわち、電源シーケンス制御用の接続回路３１４として設けられたＰチャネル型トランジスタ３１０は、制御信号ＣＯＮの電圧レベルが接地レベルＧＶＬ（Ｌレベル）であるとき、オンし、高電圧電源線ＨＶＤＤと出力ノードＬＶＯＵＴの間に導通パスを形成する。これにより、Ｐチャネル型トランジスタ３１０は、高電圧電源線ＨＶＤＤと出力ノードＯＵＴＰＵＴを電気的に接続し、出力ノードＬＶＯＵＴの電圧レベルを、高電圧電源線ＨＶＤＤの電源電圧レベルＨＶＬに固定する。
【００３２】
よって、インバータ３０８の入力ノードの電圧レベルが電源電圧レベルＨＶＬに固定されるので、レベルコンバータ３０８は出力ノードＯＵＴＰＵＴにおいて、出力信号の電圧レベルを接地レベルＧＶＬに固定することができる。
【００３３】
一方、電源シーケンス制御用の接続回路３１４として設けられたＰチャネル型トランジスタ３１０は、制御信号ＣＯＮの電圧レベルが高電圧電源線ＨＶＤＤの電源電圧レベルＨＶＬ（Ｈレベル）であるときオフし、高電圧電源線ＨＶＤＤと出力ノードＬＶＯＵＴの間に導通パスを形成しない。これにより、Ｐチャネル型トランジスタ３１０は、高電圧電源線ＨＶＤＤと出力ノードＬＶＯＵＴを電気的に分離する。
【００３４】
制御信号生成回路３１６は、高電圧電源線ＨＶＤＤと接地電源線ＧＮＤの間に設けられ、低電圧電源線ＬＶＤＤと接続されている。制御信号生成回路３１６は高電圧電源線ＨＶＤＤに接続された高電圧電源がオンされているときに動作し、低電圧電源線ＬＶＤＤの電圧レベルに応じて、異なる電圧レベルの制御信号ＣＯＮを生成し、生成した制御信号ＣＯＮを接続回路３１４として設けられたＰチャネル型トランジスタ３１０に供給する。
【００３５】
高電圧電源は高電圧電源線ＨＶＤＤに、オン状態のときは電源電圧レベルＨＶＬを出力し、オフ状態のときに接地レベルＧＶＬを出力する。また、低電圧電源は低電圧電源線ＬＶＤＤに、オン状態のときは電源電圧レベルＬＶＬを出力し、オフ状態のときに接地レベルＧＶＬを出力する。
【００３６】
制御信号生成回路３１６は、高電圧電源に加えて低電圧電源もオン状態にあり、低電圧電源線ＬＶＤＤの電圧レベルが電源電圧レベルＬＶＬであるとき、高電圧電源線ＨＶＤＤの電源電圧レベルＨＶＬ（Ｈレベル）を有する制御信号を生成する。また、制御信号生成回路３１６は、高電圧電源はオン状態にあるが、低電圧電源はオフ状態にあり、低電圧電源線ＬＶＤＤの電圧レベルが接地レベルＧＶＬであるとき、接地レベルＧＶＬ（Ｌレベル）を有する制御信号を生成する。
【００３７】
図４は、制御信号生成回路３１６の回路構成の一例を示す図である。図４に示したように、制御信号生成回路３１６は、高電圧電源線ＨＶＤＤと接地電源線ＧＮＤの間に設けられたインバータ４０２と４０４を含み、２段のインバータを含む。１段目のインバータ４０２は、高電圧電源線ＨＶＤＤと接地電源線ＧＮＤの間に直列に設けられた、Ｐチャネル型トランジスタ４０６とＮチャネル型トランジスタ４０８を含み、Ｐチャネル型トランジスタ４０６及びＮチャネル型トランジスタ４０８のゲートを入力ノードとしている。インバータ４０２の入力ノードは低電圧電源線ＬＶＤＤに接続されている。
【００３８】
インバータ４０２は、低電圧電源がオン状態のときは、低電圧電源線ＬＶＤＤから電源電圧レベルＬＶＬを受けとり、オフ状態のときは接地レベルＧＶＬを受けとる。インバータ４０２に入力される電源電圧レベルＬＶＬは、インバータ４０２が接続されている高電圧電源線ＨＶＤＤの電源電圧レベルＨＶＬより低く、電源電圧レベルＨＶＬと接地レベルＧＶＬの間のレベルである。このため、インバータ４０２の反転閾値は、電源電圧レベルＨＶＬと接地レベルＧＶＬの間の中間レベルよりも低く設定され、インバータ４０２が低電圧電源線ＬＶＤＤの電源電圧レベルＬＶＬの入力をＨレベルの入力と認識し、電源電圧レベルＬＶＬの入力に応答して、次段のインバータ４０４がＬレベルの入力と認識することが可能な電圧レベルを有する信号を出力するように設定されている。
【００３９】
このような反転閾値は、インバータ４０２に含まれるＰチャネル型トランジスタ４０６とＮチャネル型トランジスタ４０８の間でオン抵抗の値をアンバランスにし、Ｐチャネル型トランジスタ４０６のオン抵抗を、Ｎチャネル型トランジスタ４０８のオン抵抗よりも大きくすることにより、設定することができる。Ｐチャネル型トランジスタ４０６とＮチャネル型トランジスタ４０８の間のオン抵抗値をアンバランスにするには、トランジスタ４０６のゲート長をトランジスタ４０８のゲート長よりも長くすればよく、例えば、トランジスタ４０６のゲート長をトランジスタ４０８のゲート長の１０倍の長さにすればよい。また、トランジスタ４０６のゲート幅をトランジスタ４０８のゲート幅よりも狭くするようにしても、オン抵抗値をアンバランスにすることができる。
【００４０】
よって、インバータ４０２は、電源電圧レベルＬＶＬ（Ｈレベル）の入力に応答してＬレベルをインバータ４０４に出力し、接地レベルＧＶＬ（Ｌレベル）の入力に応答してＨレベルをインバータ４０４に出力する。
【００４１】
２段目のインバータ４０４はインバータ４０２の出力信号を受けとり、受けとった信号の反転信号を、制御信号ＣＯＮとして出力する。
【００４２】
従って、制御信号生成回路３１６は、電源電圧レベルＬＶＬ（Ｈレベル）の入力に応答して、電源電圧レベルＨＶＬを有する制御信号ＣＯＮを生成し、接地レベルＧＶＬ（Ｌレベル）の入力に応答して、接地レベルＧＶＬを有する制御信号ＣＯＮを生成することができる。
【００４３】
尚、図４に示した例では、制御信号生成回路３１６のインバータの段数を２段としたが、インバータの段数は偶数段であればよく、制御信号生成回路３１６は任意の偶数段のインバータによって実現することができる。
【００４４】
ここで、高電圧電源及び低電圧電源の投入時におけるレベルコンバータ３００の動作について、図５を用いて説明する。
【００４５】
図５は、電源投入時におけるレベルコンバータ３００の動作を示すタイミングチャートである。図５は、高電圧電源及び低電圧電源の投入時、高電圧電源が低電圧電源よりも先にオンされる例を示すものである。図５に示した例では、時刻ｔ１において、高電圧電源がオンされて、電源電圧レベルＨＶＬを出力し、時刻ｔ１より後の時刻ｔ２において、低電圧電源がオンされて、電源電圧レベルＬＶＬを出力している。
【００４６】
図５（ａ）に示したように、高電圧電源はオンされているが、低電圧電源はオフされている電源投入期間Ｔ１においては、制御信号生成回路３１６には、接地レベルＧＶＬ（Ｌレベル）の信号が入力されるので、制御信号生成回路３１６は接地レベルＧＶＬ（Ｌレベル）の入力に応答して、接地レベルＧＶＬを有する制御信号ＣＯＮを生成する。よって、接続回路３１４として設けられたＰチャネル型トランジスタ３１０は、ゲートに接地レベルＧＶＬ（Ｌレベル）の信号が入力されるため、オンする。これにより、トランジスタ３１０はレベル変換回路３０２の出力ノードＬＶＯＵＴと高電圧電源線ＨＶＤＤを電気的に接続し、出力ノードＬＶＯＵＴの電圧レベルを高電圧電源線ＨＶＤＤの電源電圧レベルＨＶＬに固定するので、出力ノードＯＵＴＰＵＴの出力信号の電圧レベルは接地レベルＧＶＬに固定される。
【００４７】
従って、レベルコンバータ３００では、高電圧電源はオンしているが低電圧電源はオフであるような場合であっても、同一の高電圧電源を動作電源電圧とする後段回路に、出力ノードＯＵＴＰＵＴから電圧レベルが不定の信号が入力されることによって、後段回路が誤動作したり、後段回路において貫通電流が発生したりするのを防止することができる。
【００４８】
一方、図５（ａ）に示したように、高電圧電源と低電圧電源がともにオンされている、レベルコンバータ１１０の通常動作期間Ｔ２においては、制御信号生成回路３１６には、電源電圧レベルＨＶＬ（Ｈレベル）の信号が入力されるので、電源電圧レベルＬＶＬ（Ｈレベル）の入力に応答して、電源電圧レベルＨＶＬを有する制御信号ＣＯＮを生成する。よって、接続回路３１４として設けられたＰチャネル型トランジスタ３１０のゲートには、高電圧電源線ＨＶＤＤの電源電圧レベルＨＶＬ（Ｈレベル）の信号が入力されるため、トランジスタ３１０はオフする。このとき、トランジスタ３１０のソースの電圧レベルとゲートの電圧レベルはともに高電圧電源線ＨＶＤＤの電源電圧レベルＨＶＬであり、トランジスタ３１０のゲート電位がソース電位と一致するため、レベルコンバータ３００はトランジスタ３１０を完全にオフすることができる。よって、トランジスタ３１０はレベル変換回路３０２の出力ノードＬＶＯＵＴと高電圧電源線ＨＶＤＤを電気的に完全に分離することができる。
【００４９】
従って、例えば、図５（ｂ）に示したように、高電圧電源線ＨＶＤＤの電源電圧レベルＨＶＬが１．５０Ｖであり、低電圧電源線ＬＶＤＤの電源電圧レベルＬＶＬが０．８５Ｖである場合であっても、トランジスタ３１０のゲートの電圧レベルはソースの電圧レベルと同一の１．５０Ｖとなり、トランジスタ３１０は完全にオフする（ＨＶＬ＝１．５０Ｖ、ＬＶＬ＝０．８５Ｖ）。このため、入力信号の電圧レベルがＨレベル（ＬＶＬ）であるときに、レベル変換回路３０２において、出力ノードＬＶＯＵＴと接地電源線ＧＮＤの間に設けられたトランジスタ３１２がオンしたとしても、トランジスタ３１０と３１２を介して、高電圧電源線ＨＶＤＤと接地電源線ＧＮＤとの間に貫通電流が流れるのを防止することができる。また、貫通電流に起因してトランジスタ３１０に電圧降下が生じないので、出力ノードＬＶＯＵＴの電圧レベルは０Ｖ（接地レベルＧＶＬ）にすることができる。
【００５０】
以上説明したように、レベルコンバータ３００においては、制御信号生成回路３１６と、電源シーケンス制御用の接続回路３１４として設けられたＰチャネル型トランジスタ３１０により、高電圧電源がオン状態であるが、低電圧電源がオフ状態である場合には、レベル変換回路３０２の出力ノードＬＶＯＵＴの電圧レベルを高電圧電源線ＨＶＤＤの電源電圧レベルＨＶＬに固定し、出力ノードＯＵＴＰＵＴの電圧レベルを接地電源線ＧＮＤの接地レベルＧＶＬに固定することができ、高電圧電源と低電圧電源がともにオン状態である場合には、電源シーケンス制御用のトランジスタ３１０を完全にオフし、トランジスタ３１０を介して貫通電流が流れるのを防止することができる。
【００５１】
従って、レベルコンバータ３００においては、電源シーケンス制御用の接続回路として設けられたトランジスタに起因する貫通電流によって消費電流が増大するのを防止することができるので、図１に示したレベルコンバータ１００と比べて、消費電力を低減することができる。
【００５２】
尚、図４に示した制御信号生成回路３１６においては、高電圧電源と低電圧電源がともにオンされているとき、インバータ４０２には、電源電圧レベルＨＶＬと接地レベルＧＶＬの間のレベルである電源電圧レベルＬＶＬが入力されるため、トランジスタ４０６と４０８はいずれも完全にオフされない。その結果、トランジスタ３１０を介して貫通電流が流れるのを防止することができる一方で、インバータ４０２を介して高電圧電源線ＨＶＤＤと接地電源線ＧＮＤとの間に貫通電流が流れてしまう。
【００５３】
しかしながら、インバータ４０２を介して流れる貫通電流は一般に、図１に示したトランジスタ１１０及び１１２を介して流れる貫通電流Ｉｖｄｄよりも小さくすることができる。インバータ４０２は図１のレベル変換回路１０２とは異なり、高速動作が要求されないため、インバータ４０２を構成するトランジスタ４０６と４０８は、トランジスタ１１２よりも駆動能力の小さいトランジスタによって形成することができるためである。
【００５４】
従って、制御信号生成回路３１６に流れる貫通電流を考慮したとしても、レベルコンバータ３００においては、図１に示したレベルコンバータ１００と比べて、消費電力を低減することができる。
【００５５】
尚、上述の実施例では、接続回路３１４がＰチャネル型トランジスタ３１０である場合を例にとって説明したが、接続回路３１４の構成はこれに限定されない。接続回路３１４は、上述したＰチャネル型トランジスタ３１０と同一の機能を有する回路であれば、他の回路によって実現してもよい。
【００５６】
［１−２．プロセッサ］
まず、第１実施例に係るプロセッサの構成について説明する。図６は、第１実施例に係るプロセッサの構成例を示す図である。
【００５７】
図６に示したように、プロセッサ６００は、処理回路６０２、レベルコンバータ６０４、及びＩ／Ｏインターフェース回路６０６を含む。メモリモジュール６１２は、ＤＲＡＭ（Dynamic Random Access Memory）チップ６１４などのメモリチップを含む。
【００５８】
プロセッサ６００において、処理回路６０２は、低電圧電源線ＬＶＤＤから電源電圧レベルＬＶＬの供給を受けて動作し、所定の演算処理を実行するものであり、例えばＣＰＵ（Central Processing Unit）である。処理回路６０２は例えば、メモリモジュール６１２内のＤＲＡＭチップ６１４からデータを受信し、受信したデータに基づいて演算処理を実行する。処理回路６０２はその演算処理結果に基づいて複数の出力ポートから、電源電圧レベルＬＶＬをＨレベルとし、接地レベルＧＶＬをＬレベルとする複数ビットの信号を、レベルコンバータ６０４に出力する。複数ビットの信号は例えば、メモリモジュール６１２内のＤＲＡＭチップ６１４に供給される書き込みデータ及び制御コマンドを含み、さらに、Ｉ／Ｏインターフェース回路６０６の動作モードを制御するための動作モード制御信号を含むものである。
【００５９】
レベルコンバータ６０４は、低電圧電源線ＬＶＤＤから電源電圧レベルＬＶＬの供給を受け、高電圧電源線ＨＶＤＤから電源電圧レベルＨＶＬの供給を受けて動作し、処理回路６０２から、電源電圧レベルＬＶＬをＨレベルとし、接地レベルＧＶＬをＬレベルとする複数ビットの信号を受けとる。レベルコンバータ６０４は、受けとった信号を、電源電圧レベルＨＶＬをＨレベルとし、接地レベルＧＶＬをＬレベルとする信号に変換するレベル変換部を処理回路６０２の出力ポートごとに複数有し、各論理レベルに対応する電源電圧レベルが変換された複数ビットの信号を、Ｉ／Ｏインターフェース回路に出力する。レベルコンバータ６０４の内部の詳細については、後で説明する。
【００６０】
Ｉ／Ｏインターフェース回路６０６は、高電圧電源線ＨＶＤＤから電源電圧レベルＨＶＬの供給を受けて動作し、レベルコンバータ６０４から、電源電圧レベルＨＶＬをＨレベルとし、接地レベルＧＶＬをＬレベルとする複数ビットの信号を受けとる。
【００６１】
Ｉ／Ｏインターフェース回路６０６は複数の入出力動作モードを有し、複数の入出力動作モードの中から、受けとった複数ビットの信号に含まれる動作モード制御信号に基づいて、所定の入出力動作モードを設定する。例えば、制御信号は、Ｉ／Ｏインターフェース回路６０６の入出力ポートごとに設けられた出力ドライバの動作モードを設定するための信号であり、出力インピーダンスや出力電圧の大きさ、出力信号のスルーレート等の出力ドライバの特性を設定するための信号である。
【００６２】
Ｉ／Ｏインターフェース回路６０６は、複数の入出力ポートを介してメモリモジュール６１２と接続されている。Ｉ／Ｏインターフェース回路６０６は、設定された動作モードに従って、メモリモジュール６１２内のメモリチップとの間で、複数の入出力ポートを介して、複数ビットの信号の送受信を行う。Ｉ／Ｏインターフェース回路６０６は例えば、メモリモジュール６１２に含まれるＤＲＡＭチップ６１４に、処理回路６０２からレベルコンバータ６０４を介して供給された書き込みデータ及び制御コマンドを出力する。
【００６３】
メモリモジュール６１２はＤＲＡＭチップ６１４を含み、高電圧電源線ＨＶＤＤから電源電圧レベルＨＶＬの供給を受けて動作する。ＤＲＡＭチップ６１４は、Ｉ／Ｏインターフェース回路６０６から、複数の入力ポートを介して、書き込みデータ及び制御コマンドを受けとり、受けとった制御コマンドに基づいて、書き込みデータを内部に格納する。
【００６４】
図７は、レベルコンバータ６０４の内部構成の一例を示す図である。図７に示したように、レベルコンバータ６０４は、ｎ個の複数のレベル変換処理部７１８（７１８‐１〜ｎ）と制御信号生成回路７１６を含む。尚、図７では、説明の都合上、プロセッサ６００全体が示されている。
【００６５】
複数のレベル変換処理部７１８‐１〜ｎはそれぞれ、高電圧電源線ＨＶＤＤと接地電源線ＧＮＤの間に設けられ、低電圧電源線ＬＶＤＤと接続され、制御信号ＣＯＮを受けとる。複数のレベル変換処理部７１８‐１〜ｎは、処理回路６０２の複数の出力ポートに対応して出力ポートと同じ数だけ設けられ、処理回路の６０２の１つの出力ポートに対して１つのレベル変換処理部７１８が設けられる。処理回路６０２の出力ポート数は例えば３０個である。各々のレベル変換処理部７１８‐１〜ｎの内部構成は、図３に示したレベル変換処理部３１８の内部構成と同一である。よって、レベル変換処理部７１８の動作及び機能についての詳細な説明は省略する。
【００６６】
また、制御信号生成回路７１６は、高電圧電源線ＨＶＤＤと接地電源線ＧＮＤの間に設けられ、低電圧電源線ＬＶＤＤと接続される。制御信号生成回路７１６は、複数のレベル変換処理部７１８‐１〜ｎに対して共通に設けられ、共通の制御信号ＣＯＮを生成して、レベル変換処理部７１８‐１〜ｎの各々に出力する。制御信号生成回路７１６の内部構成は、図４に示した制御信号生成回路３１６の内部構成と同一である。よって、詳細な説明は省略する。
【００６７】
複数のレベル変換処理部７１８‐１〜ｎの各々は、共通の制御信号ＣＯＮを受けとり、図３に示したレベル変換処理部３１８と同様に、受けとった制御信号ＣＯＮに基づいて、電源シーケンス制御用の接続回路として内部に設けられたトランジスタのオン・オフを制御する。
【００６８】
よって、高電圧電源がオン状態であるが、低電圧電源がオフ状態である場合には、プロセッサ６００は、レベル変換処理部７１８‐１〜ｎの全てにおいて、電源シーケンス制御用のトランジスタをオンさせることにより、全ての出力ノードＯＵＴＰＵＴの電圧レベルを接地レベルＧＶＬに固定することができる。
【００６９】
従って、高電圧電源がオン状態であるが、低電圧電源がオフ状態である場合であっても、プロセッサ６００は後段のＤＲＡＭチップ６１４に対して電圧レベルが不定の書き込みデータや制御コマンドを入力するのを防止することができるので、ＤＲＡＭチップ６１４が誤動作したり、ＤＲＡＭチップ６１４において貫通電流が発生したりするのを防止することができる。
【００７０】
一方、高電圧電源と低電圧電源がともにオン状態である場合には、プロセッサ６００は、レベル変換処理部７１８‐１〜ｎの全てにおいて、電源シーケンス制御用のトランジスタをオフさせ、高電圧電源線ＨＶＤＤへの導通パスを形成させないことにより、電源シーケンス制御用のトランジスタに起因して貫通電流が流れるのを防止する。
【００７１】
従って、高電圧電源と低電圧電源がともにオン状態である場合に、プロセッサ６００は、レベル変換処理部７１８‐１〜ｎの全てにおいて貫通電流に起因する消費電流の増大を防止することができるので、レベル変換処理部７１８‐１〜ｎに図１に示したレベルコンバータ１００を用いた場合と比べて、全体として消費電力を低減することができる。
【００７２】
特に、プロセッサ６００においては、処理回路６０２の複数の出力ポートに対応して、複数のレベル変換処理部７１８‐１〜ｎが設けられることから、レベル変換処理部７１８‐１〜ｎの数、すなわち、処理回路６０２の出力ポートの数が多くなるほど、レベル変換処理部７１８‐１〜ｎに図１に示したレベルコンバータ１００を用いた場合と比べて、電源シーケンス制御用のトランジスタに起因して流れる、より多くの量の貫通電流を無くすことができるので、プロセッサ６００の消費電力を低減する効果はより大きくなる。
【００７３】
尚、制御信号生成回路７１６においても、図４に示した制御信号生成回路３１６の場合と同様に、高電圧電源と低電圧電源がともにオン状態の場合には、高電圧電源線ＨＶＤＤと接地電源線ＧＮＤとの間に貫通電流が流れてしまう。
【００７４】
しかしながら、上述のように、プロセッサ６００においては、高電圧電源と低電圧電源がともにオン状態の場合には、制御信号生成回路７１６によって生成される制御信号ＣＯＮによって、制御信号生成回路７１６において貫通電流が生じるのと引き換えに、複数のレベル変換処理部７１８‐１〜ｎの全てにおいて貫通電流が生じるのを防止することができる。
【００７５】
従って、仮に制御信号生成回路７１６に流れる貫通電流の大きさが各々のレベル変換処理部７１８に流れる貫通電流と同程度の大きさであるとしても、プロセッサ６００全体としては、発生する貫通電流の総量を大きく減らすことができるので、プロセッサ６００全体の消費電力を低減する効果は大きくなる。
【００７６】
例えば、処理回路６０２の出力ポート数が３０個であり、その中の１５個の出力ポートにおいてＨレベルの信号が出力される場合において、仮に制御信号生成回路７１６に流れる貫通電流の大きさが各々のレベル変換処理部７１８に流れる貫通電流と同じであるとすると、プロセッサ６００は、図７に示した構成を採用することにより、貫通電流の総量を１／１５に抑えることができる。
【００７７】
［２．第２実施例］
次に、第２実施例に係るレベルコンバータ及びプロセッサについて説明する。
【００７８】
［２−１．レベルコンバータ］
第２実施例に係るレベルコンバータは、図３に示したレベルコンバータ３００と、制御信号生成回路の回路構成が異なるが、それ以外の部分は同様である。よって、レベルコンバータ３００の全体構成の図示は省略する。また、制御信号生成回路以外の部分の動作や機能は、図３において説明したとおりであるので、詳細な説明は省略する。
【００７９】
図８は、第２実施例に係るレベルコンバータに設けられる制御信号生成回路８１６の回路構成の一例を示す図である。図８に示した制御信号生成回路８１６は、図４に示した制御信号生成回路３１６と、入力ノードが低電圧電源線ＬＶＤＤに接続される１段目のインバータの回路構成が異なるが、それ以外の部分は同様である。図４に示した制御信号生成回路３１６と同一又は対応する部分は、同一の符号で示されている。図８において同一の符号で示した部分の動作や機能は、図４において説明したとおりであるので、詳細な説明は省略する。
【００８０】
図８に示したように、制御信号生成回路８１６においては、入力ノードが低電圧電源線ＬＶＤＤに接続される１段目のインバータ８０２が、高電圧電源線ＨＶＤＤと接地電源線ＧＮＤの間に直列に設けられた、抵抗素子８０６とＮチャネル型トランジスタ４０８を含み、Ｎチャネル型トランジスタ４０８のゲートを入力ノードとしている。インバータ８０２の入力ノードは、低電圧電源線ＶＬＤＤに接続されている。
【００８１】
インバータ８０２は、低電圧電源がオン状態のときは、低電圧電源線ＬＶＤＤから電源電圧レベルＬＶＬを受け、オフ状態のときは接地レベルＧＶＬを受けとる。インバータ４０２に入力される電源電圧レベルＬＶＬは、インバータ４０２が接続されている高電圧電源線ＨＶＤＤの電源電圧レベルＨＶＬと接地レベルＧＶＬの間のレベルである。このため、インバータ８０２の反転閾値は、インバータ４０２と同様に、電源電圧レベルＨＶＬと接地レベルＧＶＬの間の中間レベルよりも低く設定され、インバータ８０２が低電圧電源線ＬＶＤＤの電源電圧レベルＬＶＬの入力をＨレベルの入力と認識し、電源電圧レベルＬＶＬの入力に応答して、次段のインバータ４０４がＬレベルの入力と認識することが可能な電圧レベルを有する信号を出力するように設定されている。
【００８２】
このような反転閾値は、インバータ８０２に含まれる抵抗素子８０６の抵抗値とＮチャネル型トランジスタ４０８のオン抵抗の値をアンバランスにし、抵抗素子８０６の抵抗を、Ｎチャネル型トランジスタ４０８のオン抵抗よりも大きくすることにより、設定することができる。
【００８３】
よって、インバータ８０２は、電源電圧レベルＬＶＬ（Ｈレベル）の入力に応答してＬレベルをインバータ４０４に出力し、接地レベルＧＶＬ（Ｌレベル）の入力に応答してＨレベルをインバータ４０４に出力する。
【００８４】
２段目のインバータ４０４はインバータ８０２の出力信号を受けとり、受けとった信号の反転信号を、制御信号ＣＯＮとして出力する。
【００８５】
従って、制御信号生成回路８１６は、制御信号生成回路３１６と同様に、電源電圧レベルＬＶＬ（Ｈレベル）の入力に応答して、電源電圧レベルＨＶＬを有する制御信号ＣＯＮを生成し、接地レベルＧＶＬ（Ｌレベル）の入力に応答して、接地レベルＧＶＬを有する制御信号ＣＯＮを生成することができる。
【００８６】
尚、図８に示した例では、制御信号生成回路８１６のインバータの段数を２段としたが、インバータの段数は偶数段であればよく、制御信号生成回路８１６は任意の偶数段のインバータによって実現することができる。
【００８７】
［２−２．プロセッサ］
第２の実施例に係るプロセッサ８５０は、図６及び図７に示したプロセッサ６００において、制御信号生成回路７１６として、図８に示した制御信号生成回路８１６を用いたものである。
【００８８】
プロセッサ８５０の動作や機能は、図６及び図７において説明したとおりである。よって、詳細な説明は省略する。
【００８９】
［３．第３実施例］
以下、第３実施例に係るレベルコンバータ及びプロセッサについて説明する。
【００９０】
［３‐１．レベルコンバータ］
図９は、第３実施例に係るレベルコンバータの回路構成の一例を示す図である。
【００９１】
図９に示したレベルコンバータ９００は、図３に示したレベルコンバータ３００と、制御信号生成回路の回路構成が異なり、トランジスタ３１０、接続回路３１４及びレベル変換処理部３１８の代わりに、トランジスタ９１０、接続回路９１４及びレベル変換処理部９１８が設けられている点で異なるが、それ以外の部分は同様である。図３に示したレベルコンバータ３００と同一又は対応する部分は、同一の符号で示されている。図９において同一の符号で示した部分の動作や機能は、図３において説明したとおりであるので、詳細な説明は省略する。
【００９２】
図９に示したように、レベルコンバータ９００においては、電源シーケンスフリーを実現するために、レベル変換処理部９１８には、電源シーケンス制御用の接続回路９１４が設けられている。接続回路９１４は、接地電源線ＧＮＤとレベル変換回路３０２の出力ノードＬＶＯＵＴの間に設けられ、制御信号生成回路９１６から、後述する制御信号ＣＯＮを受けとる。図９に示した例では、電源シーケンス制御用の接続回路９１４は接地電源線ＧＮＤと出力ノードＬＶＯＵＴの間に設けられ、ゲートにおいて制御信号ＣＯＮを受けとるＮチャネル型トランジスタ９１０である。
【００９３】
接続回路９１４は、制御信号ＣＯＮの電圧レベルに応じて、接地電源線ＧＮＤと、レベル変換回路３０２の出力ノードＬＶＯＵＴを電気的に接続するか否かを制御する。すなわち、接続回路９１４として設けられたＮチャネル型トランジスタ９１０は、制御信号ＣＯＮの電圧レベルが高電圧電源線ＨＶＤＤの電源電圧レベルＨＶＬ（Ｈレベル）であるとき、オンし、接地電源線ＧＮＤと出力ノードＬＶＯＵＴの間に導通パスを形成する。これにより、Ｎチャネル型トランジスタ９１０は、接地電源線ＧＮＤと出力ノードＯＵＴＰＵＴを電気的に接続し、出力ノードＬＶＯＵＴの電圧レベルを、接地電源線ＧＮＤの接地レベルＧＶＬに固定する。
【００９４】
よって、インバータ３０８の入力ノードの電圧レベルが接地レベルＧＶＬに固定されるので、レベルコンバータ３０８は出力ノードＯＵＴＰＵＴにおいて、出力信号の電圧レベルを電源電圧レベルＨＶＬに固定することができる。
【００９５】
一方、接続回路９１４として設けられたＮチャネル型トランジスタ９１０は、制御信号ＣＯＮの電圧レベルが接地レベルＧＶＬ（Ｌレベル）であるときオフし、接地電源線ＧＮＤと出力ノードＬＶＯＵＴの間に導通パスを形成しない。これにより、Ｎチャネル型トランジスタ９１０は、接地電源線ＧＮＤと出力ノードＬＶＯＵＴを電気的に分離する。
【００９６】
制御信号生成回路９１６は、高電圧電源線ＨＶＤＤと接地電源線ＧＮＤの間に設けられ、低電圧電源線ＬＶＤＤと接続されている。制御信号生成回路９１６は高電圧電源線ＨＶＤＤに接続された高電圧電源がオンされているときに動作し、低電圧電源線ＬＶＤＤの電圧レベルに応じて、異なる電圧レベルの制御信号ＣＯＮを生成し、生成した制御信号ＣＯＮを接続回路９１４として設けられたＮチャネル型トランジスタ９１０に供給する。
【００９７】
制御信号生成回路９１６は、高電圧電源に加えて低電圧電源もオン状態にあり、低電圧電源線ＬＶＤＤの電圧レベルが電源電圧レベルＬＶＬであるとき、接地電源線ＧＮＤの接地レベルＧＶＬ（Ｌレベル）を有する制御信号を生成する。また、制御信号生成回路３１６は、高電圧電源はオン状態にあるが、低電圧電源はオフ状態にあり、低電圧電源線ＬＶＤＤの電圧レベルが接地レベルＧＶＬであるとき、高電圧電源線ＨＶＤＤの電源電圧レベルＨＶＬ（Ｈレベル）を有する制御信号を生成する。
【００９８】
図１０は、制御信号生成回路９１６の回路構成の一例を示す図である。図１０に示した制御信号生成回路９１６は、図４に示した制御信号生成回路３１６と、３段目のインバータ１０１２が追加されている点で異なるが、それ以外の部分は同様である。図４に示した制御信号生成回路３１６と同一又は対応する部分は、同一の符号で示されている。図１０において同一の符号で示した部分の動作や機能は、図４において説明したとおりであるので、詳細な説明は省略する。
【００９９】
図１０に示したように、制御信号生成回路９１６は、高電圧電源線ＨＶＤＤと接地電源線ＧＮＤの間に設けられたインバータ４０２、４０４及び１０１２を含み、３段のインバータを含む。
【０１００】
１段目のインバータ４０２においては、入力ノードが低電圧電源線ＬＶＤＤに接続されている。そのため、図４に示した制御信号生成回路３１６の場合と同様に、その反転閾値は、電源電圧レベルＨＶＬと接地レベルＧＶＬの間の中間レベルよりも低く設定され、インバータ４０２が低電圧電源線ＬＶＤＤの電源電圧レベルＬＶＬの入力をＨレベルの入力と認識し、電源電圧レベルＬＶＬの入力に応答して、次段のインバータ４０４がＬレベルの入力と認識することが可能な電圧レベルを有する信号を出力するように設定されている。
【０１０１】
よって、インバータ４０２は、電源電圧レベルＬＶＬ（Ｈレベル）の入力に応答してＬレベルをインバータ４０４に出力し、接地レベルＧＶＬ（Ｌレベル）の入力に応答してＨレベルをインバータ４０４に出力する。
【０１０２】
２段目のインバータ４０４はインバータ４０２の出力信号を受けとり、受けとった信号の反転信号を、インバータ１０１２に出力する。
【０１０３】
３段目のインバータ１０１２はインバータ４０４の出力信号を受けとり、受けとった信号の反転信号を、制御信号ＣＯＮとして出力する。
【０１０４】
従って、制御信号生成回路９１６は、電源電圧レベルＬＶＬ（Ｈレベル）の入力に応答して、接地レベルＧＶＬを有する制御信号ＣＯＮを生成し、接地レベルＧＶＬ（Ｌレベル）の入力に応答して、電源電圧レベルＨＶＬを有する制御信号ＣＯＮを生成することができる。
【０１０５】
尚、図１０に示した例では、制御信号生成回路９１６のインバータの段数を３段としたが、インバータの段数は奇数段であればよく、制御信号生成回路９１６は任意の奇数段のインバータによって実現することができる。
【０１０６】
また、制御信号生成回路９１６において、１段目のインバータ４０２は、図８に示した制御信号生成回路９１６の１段目のインバータ８０２に置換することも可能である。
【０１０７】
以上説明したように、レベルコンバータ９００においては、制御信号生成回路９１６と、電源シーケンス制御用の接続回路９１４として設けられたＮチャネル型トランジスタ９１０により、高電圧電源がオン状態であるが、低電圧電源がオフ状態である場合には、レベル変換回路３０２の出力ノードＬＶＯＵＴの電圧レベルを接地電源線ＧＮＤの接地レベルＧＶＬに固定し、出力ノードＯＵＴＰＵＴの電圧レベルを高電圧電源線ＨＶＤＤの電源電圧レベルＨＶＬに固定することができる。
【０１０８】
従って、レベルコンバータ９００においては、高電圧電源がオン状態であるが、低電圧電源がオフ状態である場合に、出力ノードＯＵＴＰＵＴの電圧レベルを、図３に示したレベルコンバータ３００の場合と異なる電圧レベルに固定することができる。
【０１０９】
また、レベルコンバータ９００においては、高電圧電源と低電圧電源がともにオン状態である場合には、電源シーケンス制御用のトランジスタ９１０を完全にオフすることができるので、入力ノードＩＮＰＵＴに供給された入力信号の電圧レベルがＬレベル（接地レベルＧＶＬ）であるときに、レベル変換回路３０２において、出力ノードＬＶＯＵＴと高電圧電源線ＨＶＤＤの間に設けられたトランジスタ３２２がオンしたとしても、トランジスタ３２２と９１０を介して、高電圧電源線ＨＶＤＤと接地電源線ＧＮＤとの間に貫通電流が流れるのを防止することができる。
【０１１０】
従って、レベルコンバータ９００においては、電源シーケンス制御用の接続回路として設けられたトランジスタに起因する貫通電流によって消費電流が増大するのを防止することができるので、図１に示したレベルコンバータ１００と比べて、消費電力を低減することができる。
【０１１１】
尚、上述の実施例では、接続回路９１４がＮチャネル型トランジスタ９１０である場合を例にとって説明したが、接続回路９１４の構成はこれに限定されない。接続回路９１４は、上述したＮチャネル型トランジスタ９１０と同一の機能を有する回路であれば、他の回路によって実現してもよい。
【０１１２】
［３−２．プロセッサ］
第２の実施例に係るプロセッサ９５０は、図６及び図７に示したプロセッサ６００において、レベル変換処理部７１８‐１〜ｎとして、図９に示したレベル変換処理部９１８を用い、制御信号生成回路７１６として、図１０に示した制御信号生成回路９１６を用いたものである。
【０１１３】
プロセッサ９５０の動作や機能は、高電圧電源がオン状態であるが、低電圧電源がオフ状態である場合に、レベル変換処理部７１８‐１〜ｎの出力ノードＯＵＴＰＵＴが固定される電圧レベルが異なる点を除いては、図６及び図７において説明したものと同様である。よって、詳細な説明は省略する。
【０１１４】
［４．第４実施例］
以下、第４実施例に係るプロセッサについて説明する。図１１は、第４実施例に係るプロセッサの内部構成の一例を示す図である。
【０１１５】
図１１に示したプロセッサ１１００は、図６及び図７に示したプロセッサ６００と、レベルコンバータ６０４の代わりに、レベルコンバータ１１０４が設けられている点で異なるが、それ以外の部分は同様である。図６及び図７に示したプロセッサ６００と同一又は対応する部分は、同一の符号で示されている。図１１において同一の符号で示した部分の動作や機能は、図６及び図７において説明したとおりであるので、詳細な説明は省略する。
【０１１６】
図１１に示したように、レベルコンバータ１１０４は、ｍ個のレベル変換処理部（Ａ）１１３２（１１３２‐１〜ｍ）、ｋ個のレベル変換処理部（Ｂ）１１３４（１１３４‐１〜ｋ）及び制御信号生成回路１１１６を含む。
【０１１７】
レベルコンバータ１１０４は、グループＡ又はグループＢに属する複数のレベル変換処理部を含む。レベルコンバータ１１０４においては、図７に示したレベル変換処理部７１８‐１〜ｎと同様に、複数のレベル変換処理部は、処理回路６０２の複数の出力ポートに対応して、出力ポートと同じ数だけ設けられるが、そのレベル変換処理部の各々はグループＡ又はグループＢのいずれかに属する。処理回路６０２の出力ポート数は例えば３０個であり、この場合、グループＡとグループＢに属するレベル変換処理部の総数も３０個となる。
【０１１８】
グループＡはｍ個のレベル変換処理部（Ａ）を含む。グループＡに属する複数のレベル変換処理部（Ａ）１１３２‐１〜ｍはそれぞれ、高電圧電源線ＨＶＤＤと接地電源線ＧＮＤの間に設けられ、低電圧電源線ＬＶＤＤと接続され、制御信号ＣＯＮ＿Ａを受けとる。各々のレベル変換処理部（Ａ）１１３２‐１〜ｍの内部構成は、図３に示したレベル変換処理部３１８の内部構成と同一である。
【０１１９】
グループＢはｋ個のレベル変換処理部（Ｂ）を含む。グループＢに属する複数のレベル変換処理部（Ｂ）１１３４‐１〜ｋはそれぞれ、高電圧電源線ＨＶＤＤと接地電源線ＧＮＤの間に設けられ、低電圧電源線ＬＶＤＤと接続され、制御信号ＣＯＮ＿Ｂを受けとる。各々のレベル変換処理部（Ｂ）１１３４‐１〜ｋの内部構成は、図９に示したレベル変換処理部９１８の内部構成と同一である。
【０１２０】
また、制御信号生成回路１１１６は、高電圧電源線ＨＶＤＤと接地電源線ＧＮＤの間に設けられ、低電圧電源線ＬＶＤＤと接続される。制御信号生成回路１１１６は、グループＡに属するレベル変換処理部（Ａ）１１３２‐１〜ｍとグループＢに属するレベル変換処理部（Ｂ）１１３４‐１〜ｋに対して共通に設けられる。
【０１２１】
制御信号生成回路１１１６は、グループＡに属するレベル変換処理部（Ａ）１１３２‐１〜ｍに対して共通の制御信号ＣＯＮ＿Ａを生成し、レベル変換処理部（Ａ）１１３２‐１〜ｍの各々に出力する。また、制御信号生成回路１１１６は、グループＢに属するレベル変換処理部（Ｂ）１１３４‐１〜ｋに対して共通の制御信号ＣＯＮ＿Ｂを生成し、レベル変換処理部（Ｂ）１１３４‐１〜ｋの各々に出力する。
【０１２２】
制御信号生成回路１１１６は、高電圧電源と低電圧電源がともにオン状態にあり、低電圧電源線ＬＶＤＤの電圧レベルが電源電圧レベルＬＶＬであるとき、高電圧電源線ＨＶＤＤの電源電圧レベルＨＶＬ（Ｈレベル）を有する制御信号ＣＯＮ＿Ａを生成するとともに、接地電源線ＧＮＤの接地レベルＧＶＬ（Ｌレベル）を有する制御信号ＣＯＮ＿Ｂを生成する
また、制御信号生成回路３１６は、高電圧電源はオン状態にあるが、低電圧電源はオフ状態にあり、低電圧電源線ＬＶＤＤの電圧レベルが接地レベルＧＶＬであるとき、接地レベルＧＶＬ（Ｌレベル）を有する制御信号ＣＯＮ＿Ａを生成するとともに、電源電圧レベルＨＶＬ（Ｈレベル）を有する制御信号ＣＯＮ＿Ｂを生成する。
【０１２３】
図１２は、レベルコンバータ１１０４に設けられる制御信号生成回路１１１６の回路構成の一例を示す図である。図１２に示した制御信号生成回路１１１６は、図１０に示した制御信号生成回路９１６と、２段目のインバータ４０４の出力ノードから制御信号を出力するようにした点で異なるが、それ以外の部分は同様である。図１０に示した制御信号生成回路９１６と同一又は対応する部分は、同一の符号で示されている。図１２において同一の符号で示した部分の動作や機能は、図４及び図１０において説明したとおりであるので、詳細な説明は省略する。
【０１２４】
１段目のインバータ４０２においては、入力ノードが低電圧電源線ＬＶＤＤに接続されている。そのため、図４に示した制御信号生成回路３１６の場合と同様に、その反転閾値は、電源電圧レベルＨＶＬと接地レベルＧＶＬの間の中間レベルよりも低く設定され、インバータ４０２が低電圧電源線ＬＶＤＤの電源電圧レベルＬＶＬの入力をＨレベルの入力と認識し、電源電圧レベルＬＶＬの入力に応答して、次段のインバータ４０４がＬレベルの入力と認識することが可能な電圧レベルを有する信号を出力するように設定されている。
【０１２５】
２段目のインバータ４０４はインバータ４０２の出力信号を受けとり、受けとった信号の反転信号を、制御信号ＣＯＮ＿Ａとして出力する。
【０１２６】
３段目のインバータ１０１２はインバータ４０４の出力信号を受けとり、受けとった信号の反転信号を、制御信号ＣＯＮ＿Ｂとして出力する。
【０１２７】
従って、制御信号生成回路１１１６は、電源電圧レベルＬＶＬ（Ｈレベル）の入力に応答して、電源電圧レベルＨＶＬを有する制御信号ＣＯＮ＿Ａを生成するとともに、接地レベルＧＶＬを有する制御信号ＣＯＮ＿Ｂを生成する。
【０１２８】
また、制御信号生成回路１１１６は、接地レベルＧＶＬ（Ｌレベル）の入力に応答して、接地レベルＧＶＬを有する制御信号ＣＯＮ＿Ａを生成し、電源電圧レベルＨＶＬを有する制御信号ＣＯＮ＿Ｂを生成する。
【０１２９】
尚、図１２に示した例では、制御信号生成回路１１１６のインバータの段数を３段としたが、インバータの段数は複数段であればよく、制御信号生成回路１１１６が、偶数段目のインバータの出力信号を制御信号ＣＯＮ＿Ａとして出力し、奇数段目のインバータの出力信号を制御信号ＣＯＮ＿Ｂとして出力するようにすればよい。
【０１３０】
また、制御信号生成回路１１１６において、１段目のインバータ４０２は、図８に示した制御信号生成回路９１６の１段目のインバータ８０２に置換することも可能である。
【０１３１】
ここで、図１１に戻って、複数のレベル変換処理部（Ａ）１１３２‐１〜ｍの各々は、レベル変換処理部３１８と同様に、受けとった制御信号ＣＯＮ＿Ａに基づいて、電源シーケンス制御用の接続回路として内部に設けられたトランジスタのオン・オフを制御する。
【０１３２】
よって、高電圧電源がオン状態であるが、低電圧電源がオフ状態である場合に、プロセッサ１１００は、レベル変換処理部（Ａ）１１３２‐１〜ｍの全てにおいて、電源シーケンス制御用のトランジスタをオンさせることにより、全ての出力ノードＯＵＴＰＵＴ＿Ａの電圧レベルを、接地電源線ＧＮＤの接地レベルＧＶＬに固定する。
【０１３３】
また、複数のレベル変換処理部（Ｂ）１１３４‐１〜ｋの各々は、レベル変換処理部９１８と同様に、受けとった制御信号ＣＯＮ＿Ａに基づいて、電源シーケンス制御用の接続回路として内部に設けられたトランジスタのオン・オフを制御する。
【０１３４】
よって、高電圧電源がオン状態であるが、低電圧電源がオフ状態である場合に、プロセッサ１１００は、レベル変換処理部（Ｂ）１１３４‐１〜ｋの全てにおいて、電源シーケンス制御用のトランジスタをオンさせることにより、全ての出力ノードＯＵＴＰＵＴ＿Ｂの電圧レベルを、高電圧電源線ＨＶＤＤの電源電圧レベルＨＶＬに固定する。
【０１３５】
従って、高電圧電源がオン状態であるが、低電圧電源がオフ状態である場合であっても、プロセッサ１１００は、後段のＤＲＡＭチップ６１４に対して電圧レベルが不定の書き込みデータや制御コマンドを入力するのを防止することができるので、ＤＲＡＭチップ６１４が誤動作したり、ＤＲＡＭチップ６１４において貫通電流が発生したりするのを防止することができる。
【０１３６】
加えて、プロセッサ１１００においては、処理回路６０２の出力ポートごとに、グループＡに属するレベル変換処理部（Ａ）又はグループＢに属するレベル変換処理部（Ｂ）のどちらを割り当てるかを適切に選択して、レベル変換処理部１１３２‐１〜ｍ、１１３４‐１〜ｋを配置することにより、高電圧電源がオン状態であるが、低電圧電源がオフ状態である場合に、後段のＤＲＡＭチップ６１４に出力される信号のビットごとに、Ｈレベル又はＬレベルのどちらのレベルに固定するかを設定することができる。
【０１３７】
これにより、プロセッサ１１１０は、高電圧電源がオン状態であるが、低電圧電源がオフ状態である場合に、後段のＤＲＡＭチップ６１４に出力される信号の内容をビット単位で最適化することができるので、ＤＲＡＭチップ６１４が誤動作したり、ＤＲＡＭチップ６１４において貫通電流が発生したりするのをより確実に防止することができる。例えば、後段のＤＲＡＭチップ６１４への出力信号の内容を、ＤＲＡＭチップ６１４が認識可能な制御コマンドとしておくことにより、ＤＲＡＭチップ６１４が誤動作するのをより確実に防止することができる。
【０１３８】
一方、高電圧電源と低電圧電源がともにオン状態である場合には、プロセッサ１１００は、レベル変換処理部（Ａ）１１３２‐１〜ｍの全てにおいて、電源シーケンス制御用のトランジスタをオフさせ、高電圧電源線ＨＶＤＤへの導通パスを形成させず、レベル変換処理部（Ｂ）１１３２‐１〜ｍの全てにおいて、電源シーケンス制御用のトランジスタをオフさせ、接地電源線ＧＮＤへの導通パスを形成させない。
【０１３９】
これにより、プロセッサ１１００においては、プロセッサ６００の場合と同様に、レベル変換処理部１１３２‐１〜ｍ、１１３４‐１〜ｋの全てにおいて、電源シーケンス制御用のトランジスタに起因して貫通電流が流れるのを防止することができる。
【０１４０】
従って、高電圧電源と低電圧電源がともにオン状態である場合に、プロセッサ６００は、レベル変換処理部１１３２‐１〜ｍ、１１３４‐１〜ｋに図１に示したレベルコンバータ１００を用いた場合と比べて、全体として消費電力を低減することができる。
【０１４１】
以上、本発明の例示的な実施形態のレベルコンバータ及びプロセッサについて説明したが、本発明は、具体的に開示された実施形態に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。各実施例に開示された技術は、相互に矛盾することがない限り、適宜組合せることが可能であるものである。
【０１４２】
以上の第１ないし第４実施例を含む実施形態に関し、さらに以下の付記を開示する。
（付記１）
基準電圧レベルを有する基準電源線と、前記基準電圧レベルより高い第１電圧レベルを出力する第１電源に接続された第１電源線との間に設けられ、前記第１電圧レベルより低く、前記基準電圧レベルより高い第２電圧レベルを第１論理レベルとし、前記基準電圧レベルを前記第１論理レベルより低い第２論理レベルとする入力信号を受け、前記入力信号を、前記第１電圧レベルを前記第１論理レベルとし、前記基準電圧レベルを前記第２論理レベルとする信号に変換するレベル変換回路と、
前記第２電圧レベルを出力する第２電源がオフのとき前記基準電圧レベルを有し、前記第２電源がオンのとき前記第１電圧レベルを有する制御信号を出力する制御信号生成回路と、
前記第１電源線と前記レベル変換回路の出力ノードの間に設けられ、前記制御信号に応じて、前記第２電源がオフのとき前記第１電源線と前記出力ノードを電気的に接続し、前記第２電源がオンのとき前記第１電源線と前記出力ノードを電気的に分離する接続回路と、
を有するレベルコンバータ。
（付記２）
前記制御信号生成回路は、偶数段のインバータを含み、
前記偶数段のインバータの各々は、前記第１電源線と前記基準電源線の間に直列に接続されたＰチャネル型トランジスタとＮチャネル型トランジスタを含み、
前記偶数段の中の１段目のインバータの入力ノードは、前記第２電源に接続された第２電源線と接続され、
前記１段目のインバータにおいて、前記Ｐチャネル型トランジスタのオン抵抗は、前記Ｎチャネル型トランジスタのオン抵抗よりも大きいことを特徴とする付記１記載のレベルコンバータ。
（付記３）
前記１段目のインバータは、前記入力ノードの電圧レベルが前記第２電圧レベルであるとき、前記第１論理レベルの入力と認識し、前記偶数段の中の２段目のインバータが前記第２論理レベルの入力と認識することが可能な電圧レベルを有する出力信号を生成することを特徴する付記２記載のレベルコンバータ。
（付記４）
前記１段目のインバータにおいて、前記Ｐチャネル型トランジスタのゲート長は、前記Ｎチャネル型トランジスタのゲート長よりも長いことを特徴とする付記２記載のレベルコンバータ。
（付記５）
前記１段目のインバータにおいて、前記Ｐチャネル型トランジスタのゲート幅は、前記Ｎチャネル型トランジスタのゲート幅よりも狭いことを特徴とする付記２記載のレベルコンバータ。
（付記６）
前記制御信号生成回路は、偶数段のインバータを含み、
前記偶数段の中の１段目のインバータは、前記第１電源線と前記基準電源線の間に直列に接続された抵抗素子とＮチャネル型トランジスタを含み、
前記１段目のインバータに含まれる前記Ｎチャネル型トランジスタのゲートは、前記第２電源に接続された第２電源線と接続され、
前記偶数段の中の２段目以降のインバータは、前記第１電源線と前記基準電源線の間に直列に接続されたＰチャネル型トランジスタとＮチャネル型トランジスタを含み、
前記１段目のインバータにおいて、前記抵抗素子の抵抗は、前記Ｎチャネル型トランジスタのオン抵抗よりも大きいことを特徴とする付記１記載のレベルコンバータ。
（付記７）
前記接続回路は、前記制御信号をゲートに受けるＰチャネル型トランジスタであることを特徴とする付記１記載のレベルコンバータ。
（付記８）
基準電圧レベルを有する基準電源線と、前記基準電圧レベルより高い第１電圧レベルを出力する第１電源に接続された第１電源線との間に設けられ、前記第１電圧レベルより低く、前記基準電圧レベルより高い第２電圧レベルを第１論理レベルとし、前記基準電圧レベルを前記第１論理レベルより低い第２論理レベルとする入力信号を受け、前記入力信号を、前記第１電圧レベルを前記第１論理レベルとし、前記基準電圧レベルを前記第２論理レベルとする信号に変換するレベル変換回路と、
前記第２電圧レベルを出力する第２電源がオフのとき前記第１電圧レベルを有し、前記第２電源がオンのとき前記基準電圧レベルを有する制御信号を出力する制御信号生成回路と、
前記基準電源線と前記レベル変換回路の出力ノードの間に設けられ、前記制御信号に応じて、前記第２電源がオフのとき前記基準電源線と前記出力ノードを電気的に接続し、前記第２電源がオンのとき前記基準電源線と前記出力ノードを電気的に分離する接続回路と、
を有するレベルコンバータ。
（付記９）
前記制御信号生成回路は、奇数段のインバータを含み、
前記奇数段のインバータの各々は、前記第１電源線と前記基準電源線の間に直列に接続されたＰチャネル型トランジスタとＮチャネル型トランジスタを含み、
前記奇数段の中の１段目のインバータの入力ノードは、前記第２電源に接続された第２電源線と接続され、
前記１段目のインバータにおいて、前記Ｐチャネル型トランジスタのオン抵抗は、前記Ｎチャネル型トランジスタのオン抵抗よりも大きい
ことを特徴とする付記８記載のレベルコンバータ。
（付記１０）
前記１段目のインバータは、前記入力ノードの電圧レベルが前記第２電圧レベルであるとき、前記第１論理レベルの入力と認識し、前記偶数段の中の２段目のインバータが前記第２論理レベルの入力と認識することが可能な電圧レベルを有する出力信号を生成することを特徴する付記９記載のレベルコンバータ。
（付記１１）
前記１段目のインバータにおいて、前記Ｐチャネル型トランジスタのゲート長は、前記Ｎチャネル型トランジスタのゲート長よりも長いことを特徴とする付記９記載のレベルコンバータ。
（付記１２）
前記１段目のインバータにおいて、前記Ｐチャネル型トランジスタのゲート幅は、前記Ｎチャネル型トランジスタのゲート幅よりも狭いことを特徴とする付記９記載のレベルコンバータ。
（付記１３）
前記制御信号生成回路は、奇数段のインバータを含み、
前記偶数段の中の１段目のインバータは、前記第１電源線と前記基準電源線の間に直列に接続された抵抗素子とＮチャネル型トランジスタを含み、
前記１段目のインバータに含まれる前記Ｎチャネル型トランジスタのゲートは、前記第２電源に接続された第２電源線と接続され
前記偶数段の中の２段目以降のインバータは、前記第１電源線と前記基準電源線の間に直列に接続されたＰチャネル型トランジスタとＮチャネル型トランジスタを含み、
前記１段目のインバータにおいて、前記抵抗素子の抵抗は、前記Ｎチャネル型トランジスタのオン抵抗よりも大きいことを特徴とする付記８記載のレベルコンバータ。
（付記１４）
前記接続回路は、前記制御信号をゲートに受けるＮチャネル型トランジスタであることを特徴とする付記８記載のレベルコンバータ。
（付記１５）
レベル変換回路は、
ソースが前記第１電源線に接続された第１Ｐチャネル型トランジスタと、
ソースが前記第１電源線に接続され、ドレインが前記第１Ｐチャネル型トランジスタのゲートに接続され、ゲートが前記第１Ｐチャネル型トランジスタのドレインに接続された第２Ｐチャネル型トランジスタと、
ソースが前記基準電源線に接続され、ドレインが前記第１Ｐチャネル型トランジスタのドレインに接続された第１Ｎチャネル型トランジスタと、
ソースが前記基準電源線に接続され、ドレインが前記第２Ｐチャネル型トランジスタのドレインに接続された第２Ｎチャネル型トランジスタと
を含み、前記第１Nチャネル型トランジスタと前記第２Ｎチャネル型トランジスタのゲートには、前記入力信号の非反転信号と反転信号が差動入力されていることを特徴とする付記１又は８記載のレベルコンバータ。
（付記１６）
基準電圧レベルを有する基準電源線と、前記基準電圧レベルより高い第１電圧レベルを出力する第１電源に接続された第１電源線との間に設けられ、前記第１電圧レベルより低く、前記基準電圧レベルより高い第２電圧レベルを第１論理レベルとし、前記基準電圧レベルを前記第１論理レベルより低い第２論理レベルとする入力信号を受け、前記入力信号を、前記第１電圧レベルを前記第１論理レベルとし、前記基準電圧レベルを前記第２論理レベルとする信号に変換する複数のレベル変換回路と、
前記第２電圧レベルを出力する第２電源に接続された第２電源線と前記基準電源線の間に設けられ、所定の処理を実行し、複数の前記入力信号を前記複数のレベル変換回路に出力する処理回路と、
前記複数のレベル変換回路に共通に設けられ、前記第２電源がオフのとき前記基準電圧レベルを有し、前記第２電源がオンのとき前記第１電圧レベルを有する制御信号を出力する制御信号生成回路と、
前記複数のレベル変換回路ごとに、前記第１電源線と前記レベル変換回路の出力ノードの間に設けられ、前記制御信号に応じて、前記第２電源がオフのとき前記第１電源線と前記出力ノードを電気的に接続し、前記第２電源がオンのとき前記第１電源線と前記出力ノードを電気的に分離する複数の接続回路と、
を有するプロセッサ。
（付記１７）
基準電圧レベルを有する基準電源線と、前記基準電圧レベルより高い第１電圧レベルを出力する第１電源に接続された第１電源線との間に設けられ、前記第１電圧レベルより低く、前記基準電圧レベルより高い第２電圧レベルを第１論理レベルとし、前記基準電圧レベルを前記第１論理レベルより低い第２論理レベルとする入力信号を受け、前記入力信号を、前記第１電圧レベルを前記第１論理レベルとし、前記基準電圧レベルを前記第２論理レベルとする信号に変換する複数のレベル変換回路と、
前記第２電圧レベルを出力する第２電源に接続された第２電源線と前記基準電源線の間に設けられ、所定の処理を実行し、複数の前記入力信号を前記複数のレベル変換回路に出力する処理回路と、
前記複数のレベル変換回路に共通に設けられ、前記第２電源がオフのとき前記第１電圧レベルを有し、前記第２電源がオンのとき前記基準電圧レベルを有する制御信号を出力する制御信号生成回路と、
前記複数のレベル変換回路ごとに、前記基準電源線と前記レベル変換回路の出力ノードの間に設けられ、前記制御信号に応じて、前記第２電源がオフのとき前記第２電源線と前記出力ノードを電気的に接続し、前記第２電源がオンのとき前記第２電源線と前記出力ノードを電気的に分離する複数の接続回路と、
を有するプロセッサ。
（付記１８）
基準電圧レベルを有する基準電源線と、前記基準電圧レベルより高い第１電圧レベルを出力する第１電源に接続された第１電源線との間に設けられ、第１グループに属し、前記第１電圧レベルより低く、前記基準電圧レベルより高い第２電圧レベルを第１論理レベルとし、前記基準電圧レベルを前記第１論理レベルより低い第２論理レベルとする第１入力信号を受け、前記第１入力信号を、前記第１電圧レベルを前記第１論理レベルとし、前記基準電圧レベルを前記第２論理レベルとする信号に変換する複数の第１レベル変換回路と、
前記基準電源線と、前記第１電源線との間に設けられ、第２グループに属し、前記第２電圧レベルを第１論理レベルとし、前記基準電圧レベルを前記第１論理レベルより低い第２論理レベルとする第２入力信号を受け、前記第２入力信号を、前記第１電圧レベルを前記第１論理レベルとし、前記基準電圧レベルを前記第２論理レベルとする信号に変換する複数の第２レベル変換回路と、
前記第２電圧レベルを出力する第２電源に接続された第２電源線と前記基準電源線の間に設けられ、所定の処理を実行し、複数の前記第１入力信号を前記複数の第１レベル変換回路に出力し、複数の前記第２入力信号を前記複数の第２レベル変換回路に出力する処理回路と、
前記第１グループと前記第２グループに共通に設けられ、前記第２電源がオフのとき前記基準電圧レベルを有し、前記第２電源がオンのとき前記第１電圧レベルを有する第１制御信号と、前記第２電源がオフのとき前記第１電圧レベルを有し、前記第２電源がオンのとき前記基準電圧レベルを有する第２制御信号を出力する制御信号生成回路と、
前記複数の第１レベル変換回路ごとに、前記第１電源線と前記レベル変換回路の出力ノードの間に設けられ、前記第１制御信号に応じて、前記第２電源がオフのとき前記第１電源線と前記出力ノードを電気的に接続し、前記第２電源がオンのとき前記第１電源線と前記出力ノードを電気的に分離する複数の第１接続回路と、
前記複数の第２レベル変換回路ごとに、前記基準電源線と前記レベル変換回路の出力ノードの間に設けられ、前記第２制御信号に応じて、前記第２電源がオフのとき前記第２電源線と前記出力ノードを電気的に接続し、前記第２電源がオンのとき前記第２電源線と前記出力ノードを電気的に分離する複数の第２接続回路と、
を有するプロセッサ。
（付記１９）
前記制御信号生成回路は、複数段のインバータを含み、
前記複数段のインバータの各々は、前記第１電源線と前記基準電源線の間に直列に接続されたＰチャネル型トランジスタとＮチャネル型トランジスタを含み、
前記複数段の中の１段目のインバータの入力ノードは、前記第２電源線と接続され、
前記１段目のインバータにおいて、前記Ｐチャネル型トランジスタのオン抵抗は、前記Ｎチャネル型トランジスタのオン抵抗よりも大きく、
前記制御信号生成回路は、前記複数段の中の偶数段目のインバータから前記第１制御信号を出力し、前記複数段の中の奇数段目のインバータから前記第２制御信号を出力することを特徴とする付記１８記載のプロセッサ。
【符号の説明】
【０１４３】
１００ レベルコンバータ、
１０２ レベル変換回路、
１０４、１０６、１０８ インバータ、
１１０ 電源シーケンス制御用トランジスタ、
１１２ トランジスタ、
３００ レベルコンバータ、
３０２ レベル変換回路、
３０４、３０６、３０８ インバータ、
３１０ トランジスタ、
３１２ Ｎチャネル型トランジスタ、
３１４ 接続回路、
３１６ 制御信号生成回路、
３１８ レベル変換処理部、
３２２ Ｐチャネル型トランジスタ、
３２４ Ｐチャネル型トランジスタ、
３２６ Ｎチャネル型トランジスタ、
４０２、４０４ インバータ、
４０６ Ｐチャネル型トランジスタ、
４０８ Ｎチャネル型トランジスタ、
６００ プロセッサ、
６０２ 処理回路、
６０４ レベルコンバータ、
６０６ Ｉ／Ｏインターフェース回路
６１２ メモリモジュール、
６１４ ＤＲＡＭチップ
７１８‐１〜ｎ レベル変換処理部、
７１６ 制御信号生成回路、
８０２ インバータ、
８０６ 抵抗素子、
９００ レベルコンバータ、
９１０ Ｎチャネル型トランジスタ、
９１４ 接続回路、
９１６ 制御信号生成回路、
９１８ レベル変換処理部、
１０１２ インバータ、
１１０４ レベルコンバータ、
１１１６ 制御信号生成回路、
１１３２‐１〜ｍ レベル変換処理部（Ａ）、
１１３４‐１〜ｋ レベル変換処理部（Ｂ）
【技術分野】
【０００１】
本発明の実施例の一側面において開示する技術は、レベルコンバータ及びプロセッサに関する。
【背景技術】
【０００２】
一般に、大きさが異なる電源電圧によって動作する２つのＬＳＩの間で信号のやり取りを行う場合、２つのＬＳＩが扱う信号の電圧レベルが相互に異なるため、電源電圧の低い方のＬＳＩには、電源電圧の高いＬＳＩに出力する信号の電圧レベルを、低い方の電源電圧から高い方の電源電圧に変換するためのレベルコンバータが設けられる。
【０００３】
図１は、レベルコンバータの回路構成の一例を示す図である。図１に示したレベルコンバータ１００は、レベル変換回路１０２、インバータ１０４、１０６、１０８、及び電源シーケンス制御用トランジスタ１１０を含む。
【０００４】
レベルコンバータ１００において、レベル変換回路１０２は高電圧電源線ＨＶＤＤと接地電源線ＧＮＤの間に設けられ、インバータ１０４及び１０６を介して、入力ノードＩＮＰＵＴに供給された入力信号の非反転信号と反転信号を差動入力として受けとる。ここで、入力信号は、低電圧電源線ＬＶＤＤの電源電圧レベルＬＶＬをＨレベル（“１”）とし、接地電源線ＧＮＤの接地レベルＧＶＬをＬレベル（“０”）とする信号である。また、低電圧電源線ＬＶＤＤの電源電圧レベルＬＶＬは、高電圧電源線ＨＶＤＤから出力される電源電圧レベルＨＶＬよりも低い。
【０００５】
レベル変換回路１０２は、入力信号を、高電圧電源線ＨＶＤＤの電源電圧レベルＨＶＬをＨレベル（“１”）とし、接地レベルＧＶＬをＬレベル（“０”）とする信号に変換し、各論理レベルに対応する電圧レベルが変換された信号を出力する。レベル変換回路１０２の出力ノードＬＶＯＵＴはインバータ１０８の入力ノードに接続されている。インバータ１０８は、レベル変換回路１０２の出力ノードＬＶＯＵＴからの出力信号を反転し、反転させた信号を、レベルコンバータ１００の出力信号として出力ノードＯＵＴＰＵＴに供給する。
【０００６】
また、レベルコンバータ１００は、高電圧電源から電源電圧レベルＨＶＬが供給される高電圧電源線ＨＶＤＤと、低電圧電源から電源電圧レベルＬＨＬが供給される低電圧電源線ＬＶＤＤに接続され、これらの電源電圧レベルに基づいて動作する回路であるが、これら２つの電源が投入される順序によらず正常に動作すること、すなわち、電源シーケンスフリーであることが求められる。
【０００７】
電源シーケンスフリーを実現するために、レベルコンバータ１００には、電源シーケンス制御用のトランジスタ１１０が設けられている。トランジスタ１１０は例えば、高電圧電源線ＨＶＤＤとレベル変換回路１０２の出力ノードＬＶＯＵＴの間に設けられたＰチャネル型トランジスタであり、そのゲートは低電圧電源線ＬＶＤＤと接続されている。
【０００８】
図２は、電源投入時におけるレベルコンバータ１００の動作を示すタイミングチャートである。高電圧電源及び低電圧電源の投入時、高電圧電源が低電圧電源よりも先にオンされ、高電圧電源はオンされているが、低電圧電源はオフされている電源投入期間Ｔ１においては、トランジスタ１１０はゲートに接地レベルＧＶＬ（Ｌレベル）の信号が入力されるため、オンする。これにより、図２（ａ）に示したように、トランジスタ１１０はレベル変換回路１０２の出力ノードＬＶＯＵＴと高電圧電源線ＨＶＤＤを電気的に接続し、出力ノードＬＶＯＵＴの電圧レベルを高電圧電源線ＨＶＤＤの電源電圧レベルＨＶＬに固定するので、出力ノードＯＵＴＰＵＴの出力信号の電圧レベルは接地レベルＧＶＬに固定される。
【０００９】
従って、レベルコンバータ１００では、高電圧電源はオンしているが低電圧電源はオフであるような場合であっても、同一の高電圧電源を動作電源電圧とする後段回路に、出力ノードＯＵＴＰＵＴから電圧レベルが不定の信号が入力されることによって、後段回路が誤動作したり、後段回路において貫通電流が発生したりするのを防止することができる。
【００１０】
尚、低電圧電源が動作していないとき、レベルシフタからの出力信号が供給される出力ドライバを構成するトランジスタをカットオフ状態にし、出力ドライバにおける貫通電柱の発生を防止する技術が下記特許文献１に開示されている。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００４‐３５６７７９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
一方、高電圧電源と低電圧電源がともにオンされている、レベルコンバータ１１０の通常動作期間Ｔ２においては、トランジスタ１１０のゲートには、低電圧電源線ＬＶＤＤから電源電圧レベルＬＶＬ（Ｈレベル）の信号が入力される。これにより、レベルコンバータ１００はトランジスタ１１０をオフさせようとするが、トランジスタ１１０のソースの電圧レベルは高電圧電源線ＨＶＤＤの電源電圧レベルＨＶＬであり、トランジスタ１１０のゲートの電圧レベルがソースの電圧レベルと接地レベルの間の電位となるため、レベルコンバータ１００はトランジスタ１１０を完全にオフさせることができない。よって、トランジスタ１１０はレベル変換回路１０２の出力ノードＬＶＯＵＴと高電圧電源線ＨＶＤＤを電気的に完全に分離することができない。
【００１３】
そのため、図１に示したように、通常動作期間Ｔ２においては、レベル変換回路１０２において、出力ノードＬＶＯＵＴと接地電源線ＧＮＤの間に設けられたトランジスタ１１２がオンするタイミングで、トランジスタ１１０と１１２を介して、高電圧電源線ＨＶＤＤと接地電源線ＧＮＤとの間に貫通電流Ｉｖｄｄが流れてしまう。レベルコンバータ１００においては、この貫通電流Ｉｖｄｄにより消費電流が増加し、その結果として消費電力が増大するという問題が生じていた。
【００１４】
例えば、図２（ｂ）に示したように、高電圧電源線ＨＶＤＤの電源電圧レベルが１．５０Ｖであり、低電圧電源線ＬＶＤＤの電源電圧レベルが０．８５Ｖである場合には、トランジスタ１１０のゲートの電圧レベルはソースの電圧レベルに比べて半分程度の中間電位となり、トランジスタ１１０は完全にはオフしない（ＨＶＬ＝１．５０Ｖ、ＬＶＬ＝０．８５Ｖ）。このため、入力信号の電圧レベルがＨレベル（ＬＶＬ）であるときに、トランジスタ１１２がオンすることから、貫通電流Ｉｖｄｄが流れてしまう。また、出力ノードからはＨレベル（ＨＶＬ）の信号が出力されるが、この貫通電流Ｉｖｄｄに起因してトランジスタ１１０に生じる電圧降下の影響により、出力ノードＬＶＯＵＴの電圧レベルは０Ｖ（接地レベルＧＶＬ）にならない。
【００１５】
さらに、一般に、ＬＳＩは多数の出力端子を有し、図１に示したレベルコンバータ１００は各々の出力端子ごとに設けられる。すなわち、レベルコンバータ１００はＬＳＩの出力端子と同じ数だけ設けられるので、レベルコンバータ１００に起因するＬＳＩ全体の貫通電流はＬＳＩの出力端子の数に応じて増加する。よって、１つのレベルコンバータ１００の貫通電流値は小さい値だとしても、ＬＳＩ全体の貫通電流値は大きくなり、このことはＬＳＩの消費電力を大きくする原因となる。近年、ＬＳＩの出力端子の数は増加の一途をたどっていることから、レベルコンバータ１００の貫通電流に起因するＬＳＩの消費電力の増大は、ＬＳＩ全体での低消費電力化が求められている近年においては大きな弊害となっている。
【００１６】
尚、上述の場合、トランジスタ１１０のゲート長を、レベル変換回路１０２を構成する各トランジスタのゲート長よりも長くすることにより、上述の通常動作期間Ｔ２におけるトランジスタ１１０の抵抗値を大きくすることで、トランジスタ１１０を流れる電流の値を小さくすることはできるが、この場合も貫通電流を無くすことができない。
【００１７】
従って、本実施例の一側面においては、レベルコンバータにおいて、電源シーケンス制御用に設けたトランジスタに起因する貫通電流の発生によって消費電流が増大するのを防止し、消費電力を低減することを目的とする。
【課題を解決するための手段】
【００１８】
本実施例の一側面におけるレベルコンバータは、基準電圧レベルを有する基準電源線と、前記基準電圧レベルより高い第１電圧レベルを出力する第１電源に接続された第１電源線との間に設けられ、前記第１電圧レベルより低く、前記基準電圧レベルより高い第２電圧レベルを第１論理レベルとし、前記基準電圧レベルを前記第１論理レベルより低い第２論理レベルとする入力信号を受け、前記入力信号を、前記第１電圧レベルを前記第１論理レベルとし、前記基準電圧レベルを前記第２論理レベルとする信号に変換するレベル変換回路と、前記第２電圧レベルを出力する第２電源がオフのとき前記基準電圧レベルを有し、前記第２電源がオンのとき前記第１電圧レベルを有する制御信号を出力する制御信号生成回路と、前記第１電源線と前記レベル変換回路の出力ノードの間に設けられ、前記制御信号に応じて、前記第２電源がオフのとき前記第１電源線と前記出力ノードを電気的に接続し、前記第２電源がオンのとき前記第１電源線と前記出力ノードを電気的に分離する接続回路を含むものである。
【発明の効果】
【００１９】
本実施例の一側面におけるレベルコンバータにおいては、電源シーケンス制御用に設けたトランジスタに起因する貫通電流の発生によって消費電流が増大するのを防止し、消費電力を低減することができる。
【図面の簡単な説明】
【００２０】
【図１】レベルコンバータの回路構成の一例を示す図である。
【図２】電源投入時におけるレベルコンバータ１００の動作を示すタイミングチャートである。
【図３】第１実施例に係るレベルコンバータの回路構成の一例を示す図である。
【図４】制御信号生成回路３１６の回路構成の一例を示す図である。
【図５】電源投入時におけるレベルコンバータ３００の動作を示すタイミングチャートである。
【図６】第１実施例に係るプロセッサの構成例を示す図である。
【図７】レベルコンバータ６０４の内部構成の一例を示す図である。
【図８】制御信号生成回路８１６の回路構成の一例を示す図である。
【図９】第３実施例に係るレベルコンバータの回路構成の一例を示す図である。
【図１０】制御信号生成回路９１６の回路構成の一例を示す図である。
【図１１】第４実施例に係るプロセッサの内部構成の一例を示す図である。
【図１２】御信号生成回路１１１６の回路構成の一例を示す図である。
【発明を実施するための形態】
【００２１】
以下、本発明の実施例について説明する。
【実施例】
【００２２】
［１．第１実施例］
以下、第１実施例に係るレベルコンバータ及びプロセッサについて説明する。
【００２３】
［１−１．レベルコンバータ］
まず、第１実施例に係るレベルコンバータの構成について説明する。図３は、第１実施例に係るレベルコンバータの回路構成の一例を示す図である。
【００２４】
図３に示したように、レベルコンバータ３００は、制御信号生成回路３１６及びレベル変換処理部３１８を含む。レベル変換処理部３１８は、レベル変換回路３０２、インバータ３０４、３０６、３０８、及び電源シーケンス制御用の接続回路３１４を含む。電源シーケンス制御用の接続回路３１４は、電源シーケンス制御用のトランジスタ３１０を含む。
【００２５】
レベル変換処理部３１８において、レベル変換回路３０２は、高電圧電源と接続され、高電圧電源から電源電圧レベルＨＶＬが供給される高電圧電源線ＨＶＤＤと、基準電圧レベルを有する基準電源線として機能し、接地レベルＧＶＬを有する接地電源線ＧＮＤの間に設けられ、インバータ３０４を介して、レベルコンバータ３００の入力ノードＩＮＰＵＴに供給された入力信号の反転信号を受けとり、インバータ３０６を介して、入力ノードＩＮＰＵＴに供給された入力信号の非反転信号を受けとる。すなわち、レベル変換回路３０２は、入力ノードＩＮＰＵＴに供給された入力信号の非反転信号と反転信号を差動入力として受けとる。
【００２６】
ここで、入力信号は、低電圧電源線ＬＶＤＤに供給される電源電圧レベルＬＶＬをＨレベル（“１”）とし、接地電源線ＧＮＤの接地レベルＧＶＬをＬレベル（“０”）とする信号である。低電圧電源線ＬＶＤＤは、低電圧電源と接続され、低電圧電源から電源電圧レベルＬＶＬが供給される。低電圧電源線ＬＶＤＤの電源電圧レベルＬＶＬは、接地レベルＧＶＬより高く、高電圧電源線ＨＶＤＤの電源電圧レベルＨＶＬよりも低い。例えば、電源電圧レベルＬＶＬは０．８５Ｖであり、ＨＶＬは１．５０Ｖや１．３５Ｖである。
【００２７】
レベル変換回路３０２は、ソースが高電圧電源線ＨＶＤＤに接続され、ドレインがレベル変換回路３０２の出力ノードＬＶＯＵＴに接続されたＰチャネル型トランジスタ３２２と、ソースが高電圧電源線ＨＶＤＤに接続され、ドレインがＰチャネル型トランジスタ３２２のゲートに接続され、ゲートがＰチャネル型トランジスタ３２２のドレインに接続されたＰチャネル型トランジスタ３２４と、ドレインが出力ノードＬＶＯＵＴに接続され、ソースが接地電源線ＧＮＤに接続されたＮチャネル型トランジスタ３１２と、ドレインがＰチャネル型トランジスタ３２４のドレインに接続され、ソースが接地電源線ＧＮＤに接続されたＮチャネル型トランジスタ３２６を含む。Ｎチャネル型トランジスタ３１２のゲートには、入力ノードＩＮＰＵＴに供給された入力信号の非反転信号が入力され、Ｎチャネル型トランジスタ３２６のゲートには、入力ノードＩＮＰＵＴに供給された入力信号の反転信号が入力される。
【００２８】
レベル変換回路３０２は、受けとった入力信号に基づいて、入力信号を高電圧電源線ＨＶＤＤの電源電圧レベルＨＶＬをＨレベル（“１”）とし、接地レベルＧＶＬをＬレベル（“０”）とする信号に変換し、各論理レベル（Ｈレベル、Ｌレベル）に対応する電圧レベルが変更された信号を出力する。レベル変換回路３０２の出力ノードＬＶＯＵＴはインバータ３０８の入力ノードに接続されている。
【００２９】
インバータ３０８は、レベル変換回路３０２の出力ノードＬＶＯＵＴからの出力信号を反転し、反転させた信号をレベルコンバータ３０８の出力信号として出力ノードＯＵＴＰＵＴに供給する。レベルコンバータ３０８はインバータ３０８の出力信号を出力ノードＯＵＴＰＵＴから後段回路に出力する。
【００３０】
また、電源シーケンスフリーを実現するために、レベル変換処理部３１８には、電源シーケンス制御用の接続回路３１４が設けられている。接続回路３１４は、高電圧電源線ＨＶＤＤとレベル変換回路３０２の出力ノードＬＶＯＵＴの間に設けられ、制御信号生成回路３１６から、後述する制御信号ＣＯＮを受けとる。図３に示した例では、電源シーケンス制御用の接続回路３１４は高電圧電源線ＨＶＤＤと出力ノードＬＶＯＵＴの間に設けられ、ゲートにおいて制御信号ＣＯＮを受けとるＰチャネル型トランジスタ３１０である。
【００３１】
接続回路３１４は、制御信号ＣＯＮの電圧レベルに応じて、高電圧電源線ＨＶＤＤと、レベル変換回路３０２の出力ノードＬＶＯＵＴを電気的に接続するか否かを制御する。すなわち、電源シーケンス制御用の接続回路３１４として設けられたＰチャネル型トランジスタ３１０は、制御信号ＣＯＮの電圧レベルが接地レベルＧＶＬ（Ｌレベル）であるとき、オンし、高電圧電源線ＨＶＤＤと出力ノードＬＶＯＵＴの間に導通パスを形成する。これにより、Ｐチャネル型トランジスタ３１０は、高電圧電源線ＨＶＤＤと出力ノードＯＵＴＰＵＴを電気的に接続し、出力ノードＬＶＯＵＴの電圧レベルを、高電圧電源線ＨＶＤＤの電源電圧レベルＨＶＬに固定する。
【００３２】
よって、インバータ３０８の入力ノードの電圧レベルが電源電圧レベルＨＶＬに固定されるので、レベルコンバータ３０８は出力ノードＯＵＴＰＵＴにおいて、出力信号の電圧レベルを接地レベルＧＶＬに固定することができる。
【００３３】
一方、電源シーケンス制御用の接続回路３１４として設けられたＰチャネル型トランジスタ３１０は、制御信号ＣＯＮの電圧レベルが高電圧電源線ＨＶＤＤの電源電圧レベルＨＶＬ（Ｈレベル）であるときオフし、高電圧電源線ＨＶＤＤと出力ノードＬＶＯＵＴの間に導通パスを形成しない。これにより、Ｐチャネル型トランジスタ３１０は、高電圧電源線ＨＶＤＤと出力ノードＬＶＯＵＴを電気的に分離する。
【００３４】
制御信号生成回路３１６は、高電圧電源線ＨＶＤＤと接地電源線ＧＮＤの間に設けられ、低電圧電源線ＬＶＤＤと接続されている。制御信号生成回路３１６は高電圧電源線ＨＶＤＤに接続された高電圧電源がオンされているときに動作し、低電圧電源線ＬＶＤＤの電圧レベルに応じて、異なる電圧レベルの制御信号ＣＯＮを生成し、生成した制御信号ＣＯＮを接続回路３１４として設けられたＰチャネル型トランジスタ３１０に供給する。
【００３５】
高電圧電源は高電圧電源線ＨＶＤＤに、オン状態のときは電源電圧レベルＨＶＬを出力し、オフ状態のときに接地レベルＧＶＬを出力する。また、低電圧電源は低電圧電源線ＬＶＤＤに、オン状態のときは電源電圧レベルＬＶＬを出力し、オフ状態のときに接地レベルＧＶＬを出力する。
【００３６】
制御信号生成回路３１６は、高電圧電源に加えて低電圧電源もオン状態にあり、低電圧電源線ＬＶＤＤの電圧レベルが電源電圧レベルＬＶＬであるとき、高電圧電源線ＨＶＤＤの電源電圧レベルＨＶＬ（Ｈレベル）を有する制御信号を生成する。また、制御信号生成回路３１６は、高電圧電源はオン状態にあるが、低電圧電源はオフ状態にあり、低電圧電源線ＬＶＤＤの電圧レベルが接地レベルＧＶＬであるとき、接地レベルＧＶＬ（Ｌレベル）を有する制御信号を生成する。
【００３７】
図４は、制御信号生成回路３１６の回路構成の一例を示す図である。図４に示したように、制御信号生成回路３１６は、高電圧電源線ＨＶＤＤと接地電源線ＧＮＤの間に設けられたインバータ４０２と４０４を含み、２段のインバータを含む。１段目のインバータ４０２は、高電圧電源線ＨＶＤＤと接地電源線ＧＮＤの間に直列に設けられた、Ｐチャネル型トランジスタ４０６とＮチャネル型トランジスタ４０８を含み、Ｐチャネル型トランジスタ４０６及びＮチャネル型トランジスタ４０８のゲートを入力ノードとしている。インバータ４０２の入力ノードは低電圧電源線ＬＶＤＤに接続されている。
【００３８】
インバータ４０２は、低電圧電源がオン状態のときは、低電圧電源線ＬＶＤＤから電源電圧レベルＬＶＬを受けとり、オフ状態のときは接地レベルＧＶＬを受けとる。インバータ４０２に入力される電源電圧レベルＬＶＬは、インバータ４０２が接続されている高電圧電源線ＨＶＤＤの電源電圧レベルＨＶＬより低く、電源電圧レベルＨＶＬと接地レベルＧＶＬの間のレベルである。このため、インバータ４０２の反転閾値は、電源電圧レベルＨＶＬと接地レベルＧＶＬの間の中間レベルよりも低く設定され、インバータ４０２が低電圧電源線ＬＶＤＤの電源電圧レベルＬＶＬの入力をＨレベルの入力と認識し、電源電圧レベルＬＶＬの入力に応答して、次段のインバータ４０４がＬレベルの入力と認識することが可能な電圧レベルを有する信号を出力するように設定されている。
【００３９】
このような反転閾値は、インバータ４０２に含まれるＰチャネル型トランジスタ４０６とＮチャネル型トランジスタ４０８の間でオン抵抗の値をアンバランスにし、Ｐチャネル型トランジスタ４０６のオン抵抗を、Ｎチャネル型トランジスタ４０８のオン抵抗よりも大きくすることにより、設定することができる。Ｐチャネル型トランジスタ４０６とＮチャネル型トランジスタ４０８の間のオン抵抗値をアンバランスにするには、トランジスタ４０６のゲート長をトランジスタ４０８のゲート長よりも長くすればよく、例えば、トランジスタ４０６のゲート長をトランジスタ４０８のゲート長の１０倍の長さにすればよい。また、トランジスタ４０６のゲート幅をトランジスタ４０８のゲート幅よりも狭くするようにしても、オン抵抗値をアンバランスにすることができる。
【００４０】
よって、インバータ４０２は、電源電圧レベルＬＶＬ（Ｈレベル）の入力に応答してＬレベルをインバータ４０４に出力し、接地レベルＧＶＬ（Ｌレベル）の入力に応答してＨレベルをインバータ４０４に出力する。
【００４１】
２段目のインバータ４０４はインバータ４０２の出力信号を受けとり、受けとった信号の反転信号を、制御信号ＣＯＮとして出力する。
【００４２】
従って、制御信号生成回路３１６は、電源電圧レベルＬＶＬ（Ｈレベル）の入力に応答して、電源電圧レベルＨＶＬを有する制御信号ＣＯＮを生成し、接地レベルＧＶＬ（Ｌレベル）の入力に応答して、接地レベルＧＶＬを有する制御信号ＣＯＮを生成することができる。
【００４３】
尚、図４に示した例では、制御信号生成回路３１６のインバータの段数を２段としたが、インバータの段数は偶数段であればよく、制御信号生成回路３１６は任意の偶数段のインバータによって実現することができる。
【００４４】
ここで、高電圧電源及び低電圧電源の投入時におけるレベルコンバータ３００の動作について、図５を用いて説明する。
【００４５】
図５は、電源投入時におけるレベルコンバータ３００の動作を示すタイミングチャートである。図５は、高電圧電源及び低電圧電源の投入時、高電圧電源が低電圧電源よりも先にオンされる例を示すものである。図５に示した例では、時刻ｔ１において、高電圧電源がオンされて、電源電圧レベルＨＶＬを出力し、時刻ｔ１より後の時刻ｔ２において、低電圧電源がオンされて、電源電圧レベルＬＶＬを出力している。
【００４６】
図５（ａ）に示したように、高電圧電源はオンされているが、低電圧電源はオフされている電源投入期間Ｔ１においては、制御信号生成回路３１６には、接地レベルＧＶＬ（Ｌレベル）の信号が入力されるので、制御信号生成回路３１６は接地レベルＧＶＬ（Ｌレベル）の入力に応答して、接地レベルＧＶＬを有する制御信号ＣＯＮを生成する。よって、接続回路３１４として設けられたＰチャネル型トランジスタ３１０は、ゲートに接地レベルＧＶＬ（Ｌレベル）の信号が入力されるため、オンする。これにより、トランジスタ３１０はレベル変換回路３０２の出力ノードＬＶＯＵＴと高電圧電源線ＨＶＤＤを電気的に接続し、出力ノードＬＶＯＵＴの電圧レベルを高電圧電源線ＨＶＤＤの電源電圧レベルＨＶＬに固定するので、出力ノードＯＵＴＰＵＴの出力信号の電圧レベルは接地レベルＧＶＬに固定される。
【００４７】
従って、レベルコンバータ３００では、高電圧電源はオンしているが低電圧電源はオフであるような場合であっても、同一の高電圧電源を動作電源電圧とする後段回路に、出力ノードＯＵＴＰＵＴから電圧レベルが不定の信号が入力されることによって、後段回路が誤動作したり、後段回路において貫通電流が発生したりするのを防止することができる。
【００４８】
一方、図５（ａ）に示したように、高電圧電源と低電圧電源がともにオンされている、レベルコンバータ１１０の通常動作期間Ｔ２においては、制御信号生成回路３１６には、電源電圧レベルＨＶＬ（Ｈレベル）の信号が入力されるので、電源電圧レベルＬＶＬ（Ｈレベル）の入力に応答して、電源電圧レベルＨＶＬを有する制御信号ＣＯＮを生成する。よって、接続回路３１４として設けられたＰチャネル型トランジスタ３１０のゲートには、高電圧電源線ＨＶＤＤの電源電圧レベルＨＶＬ（Ｈレベル）の信号が入力されるため、トランジスタ３１０はオフする。このとき、トランジスタ３１０のソースの電圧レベルとゲートの電圧レベルはともに高電圧電源線ＨＶＤＤの電源電圧レベルＨＶＬであり、トランジスタ３１０のゲート電位がソース電位と一致するため、レベルコンバータ３００はトランジスタ３１０を完全にオフすることができる。よって、トランジスタ３１０はレベル変換回路３０２の出力ノードＬＶＯＵＴと高電圧電源線ＨＶＤＤを電気的に完全に分離することができる。
【００４９】
従って、例えば、図５（ｂ）に示したように、高電圧電源線ＨＶＤＤの電源電圧レベルＨＶＬが１．５０Ｖであり、低電圧電源線ＬＶＤＤの電源電圧レベルＬＶＬが０．８５Ｖである場合であっても、トランジスタ３１０のゲートの電圧レベルはソースの電圧レベルと同一の１．５０Ｖとなり、トランジスタ３１０は完全にオフする（ＨＶＬ＝１．５０Ｖ、ＬＶＬ＝０．８５Ｖ）。このため、入力信号の電圧レベルがＨレベル（ＬＶＬ）であるときに、レベル変換回路３０２において、出力ノードＬＶＯＵＴと接地電源線ＧＮＤの間に設けられたトランジスタ３１２がオンしたとしても、トランジスタ３１０と３１２を介して、高電圧電源線ＨＶＤＤと接地電源線ＧＮＤとの間に貫通電流が流れるのを防止することができる。また、貫通電流に起因してトランジスタ３１０に電圧降下が生じないので、出力ノードＬＶＯＵＴの電圧レベルは０Ｖ（接地レベルＧＶＬ）にすることができる。
【００５０】
以上説明したように、レベルコンバータ３００においては、制御信号生成回路３１６と、電源シーケンス制御用の接続回路３１４として設けられたＰチャネル型トランジスタ３１０により、高電圧電源がオン状態であるが、低電圧電源がオフ状態である場合には、レベル変換回路３０２の出力ノードＬＶＯＵＴの電圧レベルを高電圧電源線ＨＶＤＤの電源電圧レベルＨＶＬに固定し、出力ノードＯＵＴＰＵＴの電圧レベルを接地電源線ＧＮＤの接地レベルＧＶＬに固定することができ、高電圧電源と低電圧電源がともにオン状態である場合には、電源シーケンス制御用のトランジスタ３１０を完全にオフし、トランジスタ３１０を介して貫通電流が流れるのを防止することができる。
【００５１】
従って、レベルコンバータ３００においては、電源シーケンス制御用の接続回路として設けられたトランジスタに起因する貫通電流によって消費電流が増大するのを防止することができるので、図１に示したレベルコンバータ１００と比べて、消費電力を低減することができる。
【００５２】
尚、図４に示した制御信号生成回路３１６においては、高電圧電源と低電圧電源がともにオンされているとき、インバータ４０２には、電源電圧レベルＨＶＬと接地レベルＧＶＬの間のレベルである電源電圧レベルＬＶＬが入力されるため、トランジスタ４０６と４０８はいずれも完全にオフされない。その結果、トランジスタ３１０を介して貫通電流が流れるのを防止することができる一方で、インバータ４０２を介して高電圧電源線ＨＶＤＤと接地電源線ＧＮＤとの間に貫通電流が流れてしまう。
【００５３】
しかしながら、インバータ４０２を介して流れる貫通電流は一般に、図１に示したトランジスタ１１０及び１１２を介して流れる貫通電流Ｉｖｄｄよりも小さくすることができる。インバータ４０２は図１のレベル変換回路１０２とは異なり、高速動作が要求されないため、インバータ４０２を構成するトランジスタ４０６と４０８は、トランジスタ１１２よりも駆動能力の小さいトランジスタによって形成することができるためである。
【００５４】
従って、制御信号生成回路３１６に流れる貫通電流を考慮したとしても、レベルコンバータ３００においては、図１に示したレベルコンバータ１００と比べて、消費電力を低減することができる。
【００５５】
尚、上述の実施例では、接続回路３１４がＰチャネル型トランジスタ３１０である場合を例にとって説明したが、接続回路３１４の構成はこれに限定されない。接続回路３１４は、上述したＰチャネル型トランジスタ３１０と同一の機能を有する回路であれば、他の回路によって実現してもよい。
【００５６】
［１−２．プロセッサ］
まず、第１実施例に係るプロセッサの構成について説明する。図６は、第１実施例に係るプロセッサの構成例を示す図である。
【００５７】
図６に示したように、プロセッサ６００は、処理回路６０２、レベルコンバータ６０４、及びＩ／Ｏインターフェース回路６０６を含む。メモリモジュール６１２は、ＤＲＡＭ（Dynamic Random Access Memory）チップ６１４などのメモリチップを含む。
【００５８】
プロセッサ６００において、処理回路６０２は、低電圧電源線ＬＶＤＤから電源電圧レベルＬＶＬの供給を受けて動作し、所定の演算処理を実行するものであり、例えばＣＰＵ（Central Processing Unit）である。処理回路６０２は例えば、メモリモジュール６１２内のＤＲＡＭチップ６１４からデータを受信し、受信したデータに基づいて演算処理を実行する。処理回路６０２はその演算処理結果に基づいて複数の出力ポートから、電源電圧レベルＬＶＬをＨレベルとし、接地レベルＧＶＬをＬレベルとする複数ビットの信号を、レベルコンバータ６０４に出力する。複数ビットの信号は例えば、メモリモジュール６１２内のＤＲＡＭチップ６１４に供給される書き込みデータ及び制御コマンドを含み、さらに、Ｉ／Ｏインターフェース回路６０６の動作モードを制御するための動作モード制御信号を含むものである。
【００５９】
レベルコンバータ６０４は、低電圧電源線ＬＶＤＤから電源電圧レベルＬＶＬの供給を受け、高電圧電源線ＨＶＤＤから電源電圧レベルＨＶＬの供給を受けて動作し、処理回路６０２から、電源電圧レベルＬＶＬをＨレベルとし、接地レベルＧＶＬをＬレベルとする複数ビットの信号を受けとる。レベルコンバータ６０４は、受けとった信号を、電源電圧レベルＨＶＬをＨレベルとし、接地レベルＧＶＬをＬレベルとする信号に変換するレベル変換部を処理回路６０２の出力ポートごとに複数有し、各論理レベルに対応する電源電圧レベルが変換された複数ビットの信号を、Ｉ／Ｏインターフェース回路に出力する。レベルコンバータ６０４の内部の詳細については、後で説明する。
【００６０】
Ｉ／Ｏインターフェース回路６０６は、高電圧電源線ＨＶＤＤから電源電圧レベルＨＶＬの供給を受けて動作し、レベルコンバータ６０４から、電源電圧レベルＨＶＬをＨレベルとし、接地レベルＧＶＬをＬレベルとする複数ビットの信号を受けとる。
【００６１】
Ｉ／Ｏインターフェース回路６０６は複数の入出力動作モードを有し、複数の入出力動作モードの中から、受けとった複数ビットの信号に含まれる動作モード制御信号に基づいて、所定の入出力動作モードを設定する。例えば、制御信号は、Ｉ／Ｏインターフェース回路６０６の入出力ポートごとに設けられた出力ドライバの動作モードを設定するための信号であり、出力インピーダンスや出力電圧の大きさ、出力信号のスルーレート等の出力ドライバの特性を設定するための信号である。
【００６２】
Ｉ／Ｏインターフェース回路６０６は、複数の入出力ポートを介してメモリモジュール６１２と接続されている。Ｉ／Ｏインターフェース回路６０６は、設定された動作モードに従って、メモリモジュール６１２内のメモリチップとの間で、複数の入出力ポートを介して、複数ビットの信号の送受信を行う。Ｉ／Ｏインターフェース回路６０６は例えば、メモリモジュール６１２に含まれるＤＲＡＭチップ６１４に、処理回路６０２からレベルコンバータ６０４を介して供給された書き込みデータ及び制御コマンドを出力する。
【００６３】
メモリモジュール６１２はＤＲＡＭチップ６１４を含み、高電圧電源線ＨＶＤＤから電源電圧レベルＨＶＬの供給を受けて動作する。ＤＲＡＭチップ６１４は、Ｉ／Ｏインターフェース回路６０６から、複数の入力ポートを介して、書き込みデータ及び制御コマンドを受けとり、受けとった制御コマンドに基づいて、書き込みデータを内部に格納する。
【００６４】
図７は、レベルコンバータ６０４の内部構成の一例を示す図である。図７に示したように、レベルコンバータ６０４は、ｎ個の複数のレベル変換処理部７１８（７１８‐１〜ｎ）と制御信号生成回路７１６を含む。尚、図７では、説明の都合上、プロセッサ６００全体が示されている。
【００６５】
複数のレベル変換処理部７１８‐１〜ｎはそれぞれ、高電圧電源線ＨＶＤＤと接地電源線ＧＮＤの間に設けられ、低電圧電源線ＬＶＤＤと接続され、制御信号ＣＯＮを受けとる。複数のレベル変換処理部７１８‐１〜ｎは、処理回路６０２の複数の出力ポートに対応して出力ポートと同じ数だけ設けられ、処理回路の６０２の１つの出力ポートに対して１つのレベル変換処理部７１８が設けられる。処理回路６０２の出力ポート数は例えば３０個である。各々のレベル変換処理部７１８‐１〜ｎの内部構成は、図３に示したレベル変換処理部３１８の内部構成と同一である。よって、レベル変換処理部７１８の動作及び機能についての詳細な説明は省略する。
【００６６】
また、制御信号生成回路７１６は、高電圧電源線ＨＶＤＤと接地電源線ＧＮＤの間に設けられ、低電圧電源線ＬＶＤＤと接続される。制御信号生成回路７１６は、複数のレベル変換処理部７１８‐１〜ｎに対して共通に設けられ、共通の制御信号ＣＯＮを生成して、レベル変換処理部７１８‐１〜ｎの各々に出力する。制御信号生成回路７１６の内部構成は、図４に示した制御信号生成回路３１６の内部構成と同一である。よって、詳細な説明は省略する。
【００６７】
複数のレベル変換処理部７１８‐１〜ｎの各々は、共通の制御信号ＣＯＮを受けとり、図３に示したレベル変換処理部３１８と同様に、受けとった制御信号ＣＯＮに基づいて、電源シーケンス制御用の接続回路として内部に設けられたトランジスタのオン・オフを制御する。
【００６８】
よって、高電圧電源がオン状態であるが、低電圧電源がオフ状態である場合には、プロセッサ６００は、レベル変換処理部７１８‐１〜ｎの全てにおいて、電源シーケンス制御用のトランジスタをオンさせることにより、全ての出力ノードＯＵＴＰＵＴの電圧レベルを接地レベルＧＶＬに固定することができる。
【００６９】
従って、高電圧電源がオン状態であるが、低電圧電源がオフ状態である場合であっても、プロセッサ６００は後段のＤＲＡＭチップ６１４に対して電圧レベルが不定の書き込みデータや制御コマンドを入力するのを防止することができるので、ＤＲＡＭチップ６１４が誤動作したり、ＤＲＡＭチップ６１４において貫通電流が発生したりするのを防止することができる。
【００７０】
一方、高電圧電源と低電圧電源がともにオン状態である場合には、プロセッサ６００は、レベル変換処理部７１８‐１〜ｎの全てにおいて、電源シーケンス制御用のトランジスタをオフさせ、高電圧電源線ＨＶＤＤへの導通パスを形成させないことにより、電源シーケンス制御用のトランジスタに起因して貫通電流が流れるのを防止する。
【００７１】
従って、高電圧電源と低電圧電源がともにオン状態である場合に、プロセッサ６００は、レベル変換処理部７１８‐１〜ｎの全てにおいて貫通電流に起因する消費電流の増大を防止することができるので、レベル変換処理部７１８‐１〜ｎに図１に示したレベルコンバータ１００を用いた場合と比べて、全体として消費電力を低減することができる。
【００７２】
特に、プロセッサ６００においては、処理回路６０２の複数の出力ポートに対応して、複数のレベル変換処理部７１８‐１〜ｎが設けられることから、レベル変換処理部７１８‐１〜ｎの数、すなわち、処理回路６０２の出力ポートの数が多くなるほど、レベル変換処理部７１８‐１〜ｎに図１に示したレベルコンバータ１００を用いた場合と比べて、電源シーケンス制御用のトランジスタに起因して流れる、より多くの量の貫通電流を無くすことができるので、プロセッサ６００の消費電力を低減する効果はより大きくなる。
【００７３】
尚、制御信号生成回路７１６においても、図４に示した制御信号生成回路３１６の場合と同様に、高電圧電源と低電圧電源がともにオン状態の場合には、高電圧電源線ＨＶＤＤと接地電源線ＧＮＤとの間に貫通電流が流れてしまう。
【００７４】
しかしながら、上述のように、プロセッサ６００においては、高電圧電源と低電圧電源がともにオン状態の場合には、制御信号生成回路７１６によって生成される制御信号ＣＯＮによって、制御信号生成回路７１６において貫通電流が生じるのと引き換えに、複数のレベル変換処理部７１８‐１〜ｎの全てにおいて貫通電流が生じるのを防止することができる。
【００７５】
従って、仮に制御信号生成回路７１６に流れる貫通電流の大きさが各々のレベル変換処理部７１８に流れる貫通電流と同程度の大きさであるとしても、プロセッサ６００全体としては、発生する貫通電流の総量を大きく減らすことができるので、プロセッサ６００全体の消費電力を低減する効果は大きくなる。
【００７６】
例えば、処理回路６０２の出力ポート数が３０個であり、その中の１５個の出力ポートにおいてＨレベルの信号が出力される場合において、仮に制御信号生成回路７１６に流れる貫通電流の大きさが各々のレベル変換処理部７１８に流れる貫通電流と同じであるとすると、プロセッサ６００は、図７に示した構成を採用することにより、貫通電流の総量を１／１５に抑えることができる。
【００７７】
［２．第２実施例］
次に、第２実施例に係るレベルコンバータ及びプロセッサについて説明する。
【００７８】
［２−１．レベルコンバータ］
第２実施例に係るレベルコンバータは、図３に示したレベルコンバータ３００と、制御信号生成回路の回路構成が異なるが、それ以外の部分は同様である。よって、レベルコンバータ３００の全体構成の図示は省略する。また、制御信号生成回路以外の部分の動作や機能は、図３において説明したとおりであるので、詳細な説明は省略する。
【００７９】
図８は、第２実施例に係るレベルコンバータに設けられる制御信号生成回路８１６の回路構成の一例を示す図である。図８に示した制御信号生成回路８１６は、図４に示した制御信号生成回路３１６と、入力ノードが低電圧電源線ＬＶＤＤに接続される１段目のインバータの回路構成が異なるが、それ以外の部分は同様である。図４に示した制御信号生成回路３１６と同一又は対応する部分は、同一の符号で示されている。図８において同一の符号で示した部分の動作や機能は、図４において説明したとおりであるので、詳細な説明は省略する。
【００８０】
図８に示したように、制御信号生成回路８１６においては、入力ノードが低電圧電源線ＬＶＤＤに接続される１段目のインバータ８０２が、高電圧電源線ＨＶＤＤと接地電源線ＧＮＤの間に直列に設けられた、抵抗素子８０６とＮチャネル型トランジスタ４０８を含み、Ｎチャネル型トランジスタ４０８のゲートを入力ノードとしている。インバータ８０２の入力ノードは、低電圧電源線ＶＬＤＤに接続されている。
【００８１】
インバータ８０２は、低電圧電源がオン状態のときは、低電圧電源線ＬＶＤＤから電源電圧レベルＬＶＬを受け、オフ状態のときは接地レベルＧＶＬを受けとる。インバータ４０２に入力される電源電圧レベルＬＶＬは、インバータ４０２が接続されている高電圧電源線ＨＶＤＤの電源電圧レベルＨＶＬと接地レベルＧＶＬの間のレベルである。このため、インバータ８０２の反転閾値は、インバータ４０２と同様に、電源電圧レベルＨＶＬと接地レベルＧＶＬの間の中間レベルよりも低く設定され、インバータ８０２が低電圧電源線ＬＶＤＤの電源電圧レベルＬＶＬの入力をＨレベルの入力と認識し、電源電圧レベルＬＶＬの入力に応答して、次段のインバータ４０４がＬレベルの入力と認識することが可能な電圧レベルを有する信号を出力するように設定されている。
【００８２】
このような反転閾値は、インバータ８０２に含まれる抵抗素子８０６の抵抗値とＮチャネル型トランジスタ４０８のオン抵抗の値をアンバランスにし、抵抗素子８０６の抵抗を、Ｎチャネル型トランジスタ４０８のオン抵抗よりも大きくすることにより、設定することができる。
【００８３】
よって、インバータ８０２は、電源電圧レベルＬＶＬ（Ｈレベル）の入力に応答してＬレベルをインバータ４０４に出力し、接地レベルＧＶＬ（Ｌレベル）の入力に応答してＨレベルをインバータ４０４に出力する。
【００８４】
２段目のインバータ４０４はインバータ８０２の出力信号を受けとり、受けとった信号の反転信号を、制御信号ＣＯＮとして出力する。
【００８５】
従って、制御信号生成回路８１６は、制御信号生成回路３１６と同様に、電源電圧レベルＬＶＬ（Ｈレベル）の入力に応答して、電源電圧レベルＨＶＬを有する制御信号ＣＯＮを生成し、接地レベルＧＶＬ（Ｌレベル）の入力に応答して、接地レベルＧＶＬを有する制御信号ＣＯＮを生成することができる。
【００８６】
尚、図８に示した例では、制御信号生成回路８１６のインバータの段数を２段としたが、インバータの段数は偶数段であればよく、制御信号生成回路８１６は任意の偶数段のインバータによって実現することができる。
【００８７】
［２−２．プロセッサ］
第２の実施例に係るプロセッサ８５０は、図６及び図７に示したプロセッサ６００において、制御信号生成回路７１６として、図８に示した制御信号生成回路８１６を用いたものである。
【００８８】
プロセッサ８５０の動作や機能は、図６及び図７において説明したとおりである。よって、詳細な説明は省略する。
【００８９】
［３．第３実施例］
以下、第３実施例に係るレベルコンバータ及びプロセッサについて説明する。
【００９０】
［３‐１．レベルコンバータ］
図９は、第３実施例に係るレベルコンバータの回路構成の一例を示す図である。
【００９１】
図９に示したレベルコンバータ９００は、図３に示したレベルコンバータ３００と、制御信号生成回路の回路構成が異なり、トランジスタ３１０、接続回路３１４及びレベル変換処理部３１８の代わりに、トランジスタ９１０、接続回路９１４及びレベル変換処理部９１８が設けられている点で異なるが、それ以外の部分は同様である。図３に示したレベルコンバータ３００と同一又は対応する部分は、同一の符号で示されている。図９において同一の符号で示した部分の動作や機能は、図３において説明したとおりであるので、詳細な説明は省略する。
【００９２】
図９に示したように、レベルコンバータ９００においては、電源シーケンスフリーを実現するために、レベル変換処理部９１８には、電源シーケンス制御用の接続回路９１４が設けられている。接続回路９１４は、接地電源線ＧＮＤとレベル変換回路３０２の出力ノードＬＶＯＵＴの間に設けられ、制御信号生成回路９１６から、後述する制御信号ＣＯＮを受けとる。図９に示した例では、電源シーケンス制御用の接続回路９１４は接地電源線ＧＮＤと出力ノードＬＶＯＵＴの間に設けられ、ゲートにおいて制御信号ＣＯＮを受けとるＮチャネル型トランジスタ９１０である。
【００９３】
接続回路９１４は、制御信号ＣＯＮの電圧レベルに応じて、接地電源線ＧＮＤと、レベル変換回路３０２の出力ノードＬＶＯＵＴを電気的に接続するか否かを制御する。すなわち、接続回路９１４として設けられたＮチャネル型トランジスタ９１０は、制御信号ＣＯＮの電圧レベルが高電圧電源線ＨＶＤＤの電源電圧レベルＨＶＬ（Ｈレベル）であるとき、オンし、接地電源線ＧＮＤと出力ノードＬＶＯＵＴの間に導通パスを形成する。これにより、Ｎチャネル型トランジスタ９１０は、接地電源線ＧＮＤと出力ノードＯＵＴＰＵＴを電気的に接続し、出力ノードＬＶＯＵＴの電圧レベルを、接地電源線ＧＮＤの接地レベルＧＶＬに固定する。
【００９４】
よって、インバータ３０８の入力ノードの電圧レベルが接地レベルＧＶＬに固定されるので、レベルコンバータ３０８は出力ノードＯＵＴＰＵＴにおいて、出力信号の電圧レベルを電源電圧レベルＨＶＬに固定することができる。
【００９５】
一方、接続回路９１４として設けられたＮチャネル型トランジスタ９１０は、制御信号ＣＯＮの電圧レベルが接地レベルＧＶＬ（Ｌレベル）であるときオフし、接地電源線ＧＮＤと出力ノードＬＶＯＵＴの間に導通パスを形成しない。これにより、Ｎチャネル型トランジスタ９１０は、接地電源線ＧＮＤと出力ノードＬＶＯＵＴを電気的に分離する。
【００９６】
制御信号生成回路９１６は、高電圧電源線ＨＶＤＤと接地電源線ＧＮＤの間に設けられ、低電圧電源線ＬＶＤＤと接続されている。制御信号生成回路９１６は高電圧電源線ＨＶＤＤに接続された高電圧電源がオンされているときに動作し、低電圧電源線ＬＶＤＤの電圧レベルに応じて、異なる電圧レベルの制御信号ＣＯＮを生成し、生成した制御信号ＣＯＮを接続回路９１４として設けられたＮチャネル型トランジスタ９１０に供給する。
【００９７】
制御信号生成回路９１６は、高電圧電源に加えて低電圧電源もオン状態にあり、低電圧電源線ＬＶＤＤの電圧レベルが電源電圧レベルＬＶＬであるとき、接地電源線ＧＮＤの接地レベルＧＶＬ（Ｌレベル）を有する制御信号を生成する。また、制御信号生成回路３１６は、高電圧電源はオン状態にあるが、低電圧電源はオフ状態にあり、低電圧電源線ＬＶＤＤの電圧レベルが接地レベルＧＶＬであるとき、高電圧電源線ＨＶＤＤの電源電圧レベルＨＶＬ（Ｈレベル）を有する制御信号を生成する。
【００９８】
図１０は、制御信号生成回路９１６の回路構成の一例を示す図である。図１０に示した制御信号生成回路９１６は、図４に示した制御信号生成回路３１６と、３段目のインバータ１０１２が追加されている点で異なるが、それ以外の部分は同様である。図４に示した制御信号生成回路３１６と同一又は対応する部分は、同一の符号で示されている。図１０において同一の符号で示した部分の動作や機能は、図４において説明したとおりであるので、詳細な説明は省略する。
【００９９】
図１０に示したように、制御信号生成回路９１６は、高電圧電源線ＨＶＤＤと接地電源線ＧＮＤの間に設けられたインバータ４０２、４０４及び１０１２を含み、３段のインバータを含む。
【０１００】
１段目のインバータ４０２においては、入力ノードが低電圧電源線ＬＶＤＤに接続されている。そのため、図４に示した制御信号生成回路３１６の場合と同様に、その反転閾値は、電源電圧レベルＨＶＬと接地レベルＧＶＬの間の中間レベルよりも低く設定され、インバータ４０２が低電圧電源線ＬＶＤＤの電源電圧レベルＬＶＬの入力をＨレベルの入力と認識し、電源電圧レベルＬＶＬの入力に応答して、次段のインバータ４０４がＬレベルの入力と認識することが可能な電圧レベルを有する信号を出力するように設定されている。
【０１０１】
よって、インバータ４０２は、電源電圧レベルＬＶＬ（Ｈレベル）の入力に応答してＬレベルをインバータ４０４に出力し、接地レベルＧＶＬ（Ｌレベル）の入力に応答してＨレベルをインバータ４０４に出力する。
【０１０２】
２段目のインバータ４０４はインバータ４０２の出力信号を受けとり、受けとった信号の反転信号を、インバータ１０１２に出力する。
【０１０３】
３段目のインバータ１０１２はインバータ４０４の出力信号を受けとり、受けとった信号の反転信号を、制御信号ＣＯＮとして出力する。
【０１０４】
従って、制御信号生成回路９１６は、電源電圧レベルＬＶＬ（Ｈレベル）の入力に応答して、接地レベルＧＶＬを有する制御信号ＣＯＮを生成し、接地レベルＧＶＬ（Ｌレベル）の入力に応答して、電源電圧レベルＨＶＬを有する制御信号ＣＯＮを生成することができる。
【０１０５】
尚、図１０に示した例では、制御信号生成回路９１６のインバータの段数を３段としたが、インバータの段数は奇数段であればよく、制御信号生成回路９１６は任意の奇数段のインバータによって実現することができる。
【０１０６】
また、制御信号生成回路９１６において、１段目のインバータ４０２は、図８に示した制御信号生成回路９１６の１段目のインバータ８０２に置換することも可能である。
【０１０７】
以上説明したように、レベルコンバータ９００においては、制御信号生成回路９１６と、電源シーケンス制御用の接続回路９１４として設けられたＮチャネル型トランジスタ９１０により、高電圧電源がオン状態であるが、低電圧電源がオフ状態である場合には、レベル変換回路３０２の出力ノードＬＶＯＵＴの電圧レベルを接地電源線ＧＮＤの接地レベルＧＶＬに固定し、出力ノードＯＵＴＰＵＴの電圧レベルを高電圧電源線ＨＶＤＤの電源電圧レベルＨＶＬに固定することができる。
【０１０８】
従って、レベルコンバータ９００においては、高電圧電源がオン状態であるが、低電圧電源がオフ状態である場合に、出力ノードＯＵＴＰＵＴの電圧レベルを、図３に示したレベルコンバータ３００の場合と異なる電圧レベルに固定することができる。
【０１０９】
また、レベルコンバータ９００においては、高電圧電源と低電圧電源がともにオン状態である場合には、電源シーケンス制御用のトランジスタ９１０を完全にオフすることができるので、入力ノードＩＮＰＵＴに供給された入力信号の電圧レベルがＬレベル（接地レベルＧＶＬ）であるときに、レベル変換回路３０２において、出力ノードＬＶＯＵＴと高電圧電源線ＨＶＤＤの間に設けられたトランジスタ３２２がオンしたとしても、トランジスタ３２２と９１０を介して、高電圧電源線ＨＶＤＤと接地電源線ＧＮＤとの間に貫通電流が流れるのを防止することができる。
【０１１０】
従って、レベルコンバータ９００においては、電源シーケンス制御用の接続回路として設けられたトランジスタに起因する貫通電流によって消費電流が増大するのを防止することができるので、図１に示したレベルコンバータ１００と比べて、消費電力を低減することができる。
【０１１１】
尚、上述の実施例では、接続回路９１４がＮチャネル型トランジスタ９１０である場合を例にとって説明したが、接続回路９１４の構成はこれに限定されない。接続回路９１４は、上述したＮチャネル型トランジスタ９１０と同一の機能を有する回路であれば、他の回路によって実現してもよい。
【０１１２】
［３−２．プロセッサ］
第２の実施例に係るプロセッサ９５０は、図６及び図７に示したプロセッサ６００において、レベル変換処理部７１８‐１〜ｎとして、図９に示したレベル変換処理部９１８を用い、制御信号生成回路７１６として、図１０に示した制御信号生成回路９１６を用いたものである。
【０１１３】
プロセッサ９５０の動作や機能は、高電圧電源がオン状態であるが、低電圧電源がオフ状態である場合に、レベル変換処理部７１８‐１〜ｎの出力ノードＯＵＴＰＵＴが固定される電圧レベルが異なる点を除いては、図６及び図７において説明したものと同様である。よって、詳細な説明は省略する。
【０１１４】
［４．第４実施例］
以下、第４実施例に係るプロセッサについて説明する。図１１は、第４実施例に係るプロセッサの内部構成の一例を示す図である。
【０１１５】
図１１に示したプロセッサ１１００は、図６及び図７に示したプロセッサ６００と、レベルコンバータ６０４の代わりに、レベルコンバータ１１０４が設けられている点で異なるが、それ以外の部分は同様である。図６及び図７に示したプロセッサ６００と同一又は対応する部分は、同一の符号で示されている。図１１において同一の符号で示した部分の動作や機能は、図６及び図７において説明したとおりであるので、詳細な説明は省略する。
【０１１６】
図１１に示したように、レベルコンバータ１１０４は、ｍ個のレベル変換処理部（Ａ）１１３２（１１３２‐１〜ｍ）、ｋ個のレベル変換処理部（Ｂ）１１３４（１１３４‐１〜ｋ）及び制御信号生成回路１１１６を含む。
【０１１７】
レベルコンバータ１１０４は、グループＡ又はグループＢに属する複数のレベル変換処理部を含む。レベルコンバータ１１０４においては、図７に示したレベル変換処理部７１８‐１〜ｎと同様に、複数のレベル変換処理部は、処理回路６０２の複数の出力ポートに対応して、出力ポートと同じ数だけ設けられるが、そのレベル変換処理部の各々はグループＡ又はグループＢのいずれかに属する。処理回路６０２の出力ポート数は例えば３０個であり、この場合、グループＡとグループＢに属するレベル変換処理部の総数も３０個となる。
【０１１８】
グループＡはｍ個のレベル変換処理部（Ａ）を含む。グループＡに属する複数のレベル変換処理部（Ａ）１１３２‐１〜ｍはそれぞれ、高電圧電源線ＨＶＤＤと接地電源線ＧＮＤの間に設けられ、低電圧電源線ＬＶＤＤと接続され、制御信号ＣＯＮ＿Ａを受けとる。各々のレベル変換処理部（Ａ）１１３２‐１〜ｍの内部構成は、図３に示したレベル変換処理部３１８の内部構成と同一である。
【０１１９】
グループＢはｋ個のレベル変換処理部（Ｂ）を含む。グループＢに属する複数のレベル変換処理部（Ｂ）１１３４‐１〜ｋはそれぞれ、高電圧電源線ＨＶＤＤと接地電源線ＧＮＤの間に設けられ、低電圧電源線ＬＶＤＤと接続され、制御信号ＣＯＮ＿Ｂを受けとる。各々のレベル変換処理部（Ｂ）１１３４‐１〜ｋの内部構成は、図９に示したレベル変換処理部９１８の内部構成と同一である。
【０１２０】
また、制御信号生成回路１１１６は、高電圧電源線ＨＶＤＤと接地電源線ＧＮＤの間に設けられ、低電圧電源線ＬＶＤＤと接続される。制御信号生成回路１１１６は、グループＡに属するレベル変換処理部（Ａ）１１３２‐１〜ｍとグループＢに属するレベル変換処理部（Ｂ）１１３４‐１〜ｋに対して共通に設けられる。
【０１２１】
制御信号生成回路１１１６は、グループＡに属するレベル変換処理部（Ａ）１１３２‐１〜ｍに対して共通の制御信号ＣＯＮ＿Ａを生成し、レベル変換処理部（Ａ）１１３２‐１〜ｍの各々に出力する。また、制御信号生成回路１１１６は、グループＢに属するレベル変換処理部（Ｂ）１１３４‐１〜ｋに対して共通の制御信号ＣＯＮ＿Ｂを生成し、レベル変換処理部（Ｂ）１１３４‐１〜ｋの各々に出力する。
【０１２２】
制御信号生成回路１１１６は、高電圧電源と低電圧電源がともにオン状態にあり、低電圧電源線ＬＶＤＤの電圧レベルが電源電圧レベルＬＶＬであるとき、高電圧電源線ＨＶＤＤの電源電圧レベルＨＶＬ（Ｈレベル）を有する制御信号ＣＯＮ＿Ａを生成するとともに、接地電源線ＧＮＤの接地レベルＧＶＬ（Ｌレベル）を有する制御信号ＣＯＮ＿Ｂを生成する
また、制御信号生成回路３１６は、高電圧電源はオン状態にあるが、低電圧電源はオフ状態にあり、低電圧電源線ＬＶＤＤの電圧レベルが接地レベルＧＶＬであるとき、接地レベルＧＶＬ（Ｌレベル）を有する制御信号ＣＯＮ＿Ａを生成するとともに、電源電圧レベルＨＶＬ（Ｈレベル）を有する制御信号ＣＯＮ＿Ｂを生成する。
【０１２３】
図１２は、レベルコンバータ１１０４に設けられる制御信号生成回路１１１６の回路構成の一例を示す図である。図１２に示した制御信号生成回路１１１６は、図１０に示した制御信号生成回路９１６と、２段目のインバータ４０４の出力ノードから制御信号を出力するようにした点で異なるが、それ以外の部分は同様である。図１０に示した制御信号生成回路９１６と同一又は対応する部分は、同一の符号で示されている。図１２において同一の符号で示した部分の動作や機能は、図４及び図１０において説明したとおりであるので、詳細な説明は省略する。
【０１２４】
１段目のインバータ４０２においては、入力ノードが低電圧電源線ＬＶＤＤに接続されている。そのため、図４に示した制御信号生成回路３１６の場合と同様に、その反転閾値は、電源電圧レベルＨＶＬと接地レベルＧＶＬの間の中間レベルよりも低く設定され、インバータ４０２が低電圧電源線ＬＶＤＤの電源電圧レベルＬＶＬの入力をＨレベルの入力と認識し、電源電圧レベルＬＶＬの入力に応答して、次段のインバータ４０４がＬレベルの入力と認識することが可能な電圧レベルを有する信号を出力するように設定されている。
【０１２５】
２段目のインバータ４０４はインバータ４０２の出力信号を受けとり、受けとった信号の反転信号を、制御信号ＣＯＮ＿Ａとして出力する。
【０１２６】
３段目のインバータ１０１２はインバータ４０４の出力信号を受けとり、受けとった信号の反転信号を、制御信号ＣＯＮ＿Ｂとして出力する。
【０１２７】
従って、制御信号生成回路１１１６は、電源電圧レベルＬＶＬ（Ｈレベル）の入力に応答して、電源電圧レベルＨＶＬを有する制御信号ＣＯＮ＿Ａを生成するとともに、接地レベルＧＶＬを有する制御信号ＣＯＮ＿Ｂを生成する。
【０１２８】
また、制御信号生成回路１１１６は、接地レベルＧＶＬ（Ｌレベル）の入力に応答して、接地レベルＧＶＬを有する制御信号ＣＯＮ＿Ａを生成し、電源電圧レベルＨＶＬを有する制御信号ＣＯＮ＿Ｂを生成する。
【０１２９】
尚、図１２に示した例では、制御信号生成回路１１１６のインバータの段数を３段としたが、インバータの段数は複数段であればよく、制御信号生成回路１１１６が、偶数段目のインバータの出力信号を制御信号ＣＯＮ＿Ａとして出力し、奇数段目のインバータの出力信号を制御信号ＣＯＮ＿Ｂとして出力するようにすればよい。
【０１３０】
また、制御信号生成回路１１１６において、１段目のインバータ４０２は、図８に示した制御信号生成回路９１６の１段目のインバータ８０２に置換することも可能である。
【０１３１】
ここで、図１１に戻って、複数のレベル変換処理部（Ａ）１１３２‐１〜ｍの各々は、レベル変換処理部３１８と同様に、受けとった制御信号ＣＯＮ＿Ａに基づいて、電源シーケンス制御用の接続回路として内部に設けられたトランジスタのオン・オフを制御する。
【０１３２】
よって、高電圧電源がオン状態であるが、低電圧電源がオフ状態である場合に、プロセッサ１１００は、レベル変換処理部（Ａ）１１３２‐１〜ｍの全てにおいて、電源シーケンス制御用のトランジスタをオンさせることにより、全ての出力ノードＯＵＴＰＵＴ＿Ａの電圧レベルを、接地電源線ＧＮＤの接地レベルＧＶＬに固定する。
【０１３３】
また、複数のレベル変換処理部（Ｂ）１１３４‐１〜ｋの各々は、レベル変換処理部９１８と同様に、受けとった制御信号ＣＯＮ＿Ａに基づいて、電源シーケンス制御用の接続回路として内部に設けられたトランジスタのオン・オフを制御する。
【０１３４】
よって、高電圧電源がオン状態であるが、低電圧電源がオフ状態である場合に、プロセッサ１１００は、レベル変換処理部（Ｂ）１１３４‐１〜ｋの全てにおいて、電源シーケンス制御用のトランジスタをオンさせることにより、全ての出力ノードＯＵＴＰＵＴ＿Ｂの電圧レベルを、高電圧電源線ＨＶＤＤの電源電圧レベルＨＶＬに固定する。
【０１３５】
従って、高電圧電源がオン状態であるが、低電圧電源がオフ状態である場合であっても、プロセッサ１１００は、後段のＤＲＡＭチップ６１４に対して電圧レベルが不定の書き込みデータや制御コマンドを入力するのを防止することができるので、ＤＲＡＭチップ６１４が誤動作したり、ＤＲＡＭチップ６１４において貫通電流が発生したりするのを防止することができる。
【０１３６】
加えて、プロセッサ１１００においては、処理回路６０２の出力ポートごとに、グループＡに属するレベル変換処理部（Ａ）又はグループＢに属するレベル変換処理部（Ｂ）のどちらを割り当てるかを適切に選択して、レベル変換処理部１１３２‐１〜ｍ、１１３４‐１〜ｋを配置することにより、高電圧電源がオン状態であるが、低電圧電源がオフ状態である場合に、後段のＤＲＡＭチップ６１４に出力される信号のビットごとに、Ｈレベル又はＬレベルのどちらのレベルに固定するかを設定することができる。
【０１３７】
これにより、プロセッサ１１１０は、高電圧電源がオン状態であるが、低電圧電源がオフ状態である場合に、後段のＤＲＡＭチップ６１４に出力される信号の内容をビット単位で最適化することができるので、ＤＲＡＭチップ６１４が誤動作したり、ＤＲＡＭチップ６１４において貫通電流が発生したりするのをより確実に防止することができる。例えば、後段のＤＲＡＭチップ６１４への出力信号の内容を、ＤＲＡＭチップ６１４が認識可能な制御コマンドとしておくことにより、ＤＲＡＭチップ６１４が誤動作するのをより確実に防止することができる。
【０１３８】
一方、高電圧電源と低電圧電源がともにオン状態である場合には、プロセッサ１１００は、レベル変換処理部（Ａ）１１３２‐１〜ｍの全てにおいて、電源シーケンス制御用のトランジスタをオフさせ、高電圧電源線ＨＶＤＤへの導通パスを形成させず、レベル変換処理部（Ｂ）１１３２‐１〜ｍの全てにおいて、電源シーケンス制御用のトランジスタをオフさせ、接地電源線ＧＮＤへの導通パスを形成させない。
【０１３９】
これにより、プロセッサ１１００においては、プロセッサ６００の場合と同様に、レベル変換処理部１１３２‐１〜ｍ、１１３４‐１〜ｋの全てにおいて、電源シーケンス制御用のトランジスタに起因して貫通電流が流れるのを防止することができる。
【０１４０】
従って、高電圧電源と低電圧電源がともにオン状態である場合に、プロセッサ６００は、レベル変換処理部１１３２‐１〜ｍ、１１３４‐１〜ｋに図１に示したレベルコンバータ１００を用いた場合と比べて、全体として消費電力を低減することができる。
【０１４１】
以上、本発明の例示的な実施形態のレベルコンバータ及びプロセッサについて説明したが、本発明は、具体的に開示された実施形態に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。各実施例に開示された技術は、相互に矛盾することがない限り、適宜組合せることが可能であるものである。
【０１４２】
以上の第１ないし第４実施例を含む実施形態に関し、さらに以下の付記を開示する。
（付記１）
基準電圧レベルを有する基準電源線と、前記基準電圧レベルより高い第１電圧レベルを出力する第１電源に接続された第１電源線との間に設けられ、前記第１電圧レベルより低く、前記基準電圧レベルより高い第２電圧レベルを第１論理レベルとし、前記基準電圧レベルを前記第１論理レベルより低い第２論理レベルとする入力信号を受け、前記入力信号を、前記第１電圧レベルを前記第１論理レベルとし、前記基準電圧レベルを前記第２論理レベルとする信号に変換するレベル変換回路と、
前記第２電圧レベルを出力する第２電源がオフのとき前記基準電圧レベルを有し、前記第２電源がオンのとき前記第１電圧レベルを有する制御信号を出力する制御信号生成回路と、
前記第１電源線と前記レベル変換回路の出力ノードの間に設けられ、前記制御信号に応じて、前記第２電源がオフのとき前記第１電源線と前記出力ノードを電気的に接続し、前記第２電源がオンのとき前記第１電源線と前記出力ノードを電気的に分離する接続回路と、
を有するレベルコンバータ。
（付記２）
前記制御信号生成回路は、偶数段のインバータを含み、
前記偶数段のインバータの各々は、前記第１電源線と前記基準電源線の間に直列に接続されたＰチャネル型トランジスタとＮチャネル型トランジスタを含み、
前記偶数段の中の１段目のインバータの入力ノードは、前記第２電源に接続された第２電源線と接続され、
前記１段目のインバータにおいて、前記Ｐチャネル型トランジスタのオン抵抗は、前記Ｎチャネル型トランジスタのオン抵抗よりも大きいことを特徴とする付記１記載のレベルコンバータ。
（付記３）
前記１段目のインバータは、前記入力ノードの電圧レベルが前記第２電圧レベルであるとき、前記第１論理レベルの入力と認識し、前記偶数段の中の２段目のインバータが前記第２論理レベルの入力と認識することが可能な電圧レベルを有する出力信号を生成することを特徴する付記２記載のレベルコンバータ。
（付記４）
前記１段目のインバータにおいて、前記Ｐチャネル型トランジスタのゲート長は、前記Ｎチャネル型トランジスタのゲート長よりも長いことを特徴とする付記２記載のレベルコンバータ。
（付記５）
前記１段目のインバータにおいて、前記Ｐチャネル型トランジスタのゲート幅は、前記Ｎチャネル型トランジスタのゲート幅よりも狭いことを特徴とする付記２記載のレベルコンバータ。
（付記６）
前記制御信号生成回路は、偶数段のインバータを含み、
前記偶数段の中の１段目のインバータは、前記第１電源線と前記基準電源線の間に直列に接続された抵抗素子とＮチャネル型トランジスタを含み、
前記１段目のインバータに含まれる前記Ｎチャネル型トランジスタのゲートは、前記第２電源に接続された第２電源線と接続され、
前記偶数段の中の２段目以降のインバータは、前記第１電源線と前記基準電源線の間に直列に接続されたＰチャネル型トランジスタとＮチャネル型トランジスタを含み、
前記１段目のインバータにおいて、前記抵抗素子の抵抗は、前記Ｎチャネル型トランジスタのオン抵抗よりも大きいことを特徴とする付記１記載のレベルコンバータ。
（付記７）
前記接続回路は、前記制御信号をゲートに受けるＰチャネル型トランジスタであることを特徴とする付記１記載のレベルコンバータ。
（付記８）
基準電圧レベルを有する基準電源線と、前記基準電圧レベルより高い第１電圧レベルを出力する第１電源に接続された第１電源線との間に設けられ、前記第１電圧レベルより低く、前記基準電圧レベルより高い第２電圧レベルを第１論理レベルとし、前記基準電圧レベルを前記第１論理レベルより低い第２論理レベルとする入力信号を受け、前記入力信号を、前記第１電圧レベルを前記第１論理レベルとし、前記基準電圧レベルを前記第２論理レベルとする信号に変換するレベル変換回路と、
前記第２電圧レベルを出力する第２電源がオフのとき前記第１電圧レベルを有し、前記第２電源がオンのとき前記基準電圧レベルを有する制御信号を出力する制御信号生成回路と、
前記基準電源線と前記レベル変換回路の出力ノードの間に設けられ、前記制御信号に応じて、前記第２電源がオフのとき前記基準電源線と前記出力ノードを電気的に接続し、前記第２電源がオンのとき前記基準電源線と前記出力ノードを電気的に分離する接続回路と、
を有するレベルコンバータ。
（付記９）
前記制御信号生成回路は、奇数段のインバータを含み、
前記奇数段のインバータの各々は、前記第１電源線と前記基準電源線の間に直列に接続されたＰチャネル型トランジスタとＮチャネル型トランジスタを含み、
前記奇数段の中の１段目のインバータの入力ノードは、前記第２電源に接続された第２電源線と接続され、
前記１段目のインバータにおいて、前記Ｐチャネル型トランジスタのオン抵抗は、前記Ｎチャネル型トランジスタのオン抵抗よりも大きい
ことを特徴とする付記８記載のレベルコンバータ。
（付記１０）
前記１段目のインバータは、前記入力ノードの電圧レベルが前記第２電圧レベルであるとき、前記第１論理レベルの入力と認識し、前記偶数段の中の２段目のインバータが前記第２論理レベルの入力と認識することが可能な電圧レベルを有する出力信号を生成することを特徴する付記９記載のレベルコンバータ。
（付記１１）
前記１段目のインバータにおいて、前記Ｐチャネル型トランジスタのゲート長は、前記Ｎチャネル型トランジスタのゲート長よりも長いことを特徴とする付記９記載のレベルコンバータ。
（付記１２）
前記１段目のインバータにおいて、前記Ｐチャネル型トランジスタのゲート幅は、前記Ｎチャネル型トランジスタのゲート幅よりも狭いことを特徴とする付記９記載のレベルコンバータ。
（付記１３）
前記制御信号生成回路は、奇数段のインバータを含み、
前記偶数段の中の１段目のインバータは、前記第１電源線と前記基準電源線の間に直列に接続された抵抗素子とＮチャネル型トランジスタを含み、
前記１段目のインバータに含まれる前記Ｎチャネル型トランジスタのゲートは、前記第２電源に接続された第２電源線と接続され
前記偶数段の中の２段目以降のインバータは、前記第１電源線と前記基準電源線の間に直列に接続されたＰチャネル型トランジスタとＮチャネル型トランジスタを含み、
前記１段目のインバータにおいて、前記抵抗素子の抵抗は、前記Ｎチャネル型トランジスタのオン抵抗よりも大きいことを特徴とする付記８記載のレベルコンバータ。
（付記１４）
前記接続回路は、前記制御信号をゲートに受けるＮチャネル型トランジスタであることを特徴とする付記８記載のレベルコンバータ。
（付記１５）
レベル変換回路は、
ソースが前記第１電源線に接続された第１Ｐチャネル型トランジスタと、
ソースが前記第１電源線に接続され、ドレインが前記第１Ｐチャネル型トランジスタのゲートに接続され、ゲートが前記第１Ｐチャネル型トランジスタのドレインに接続された第２Ｐチャネル型トランジスタと、
ソースが前記基準電源線に接続され、ドレインが前記第１Ｐチャネル型トランジスタのドレインに接続された第１Ｎチャネル型トランジスタと、
ソースが前記基準電源線に接続され、ドレインが前記第２Ｐチャネル型トランジスタのドレインに接続された第２Ｎチャネル型トランジスタと
を含み、前記第１Nチャネル型トランジスタと前記第２Ｎチャネル型トランジスタのゲートには、前記入力信号の非反転信号と反転信号が差動入力されていることを特徴とする付記１又は８記載のレベルコンバータ。
（付記１６）
基準電圧レベルを有する基準電源線と、前記基準電圧レベルより高い第１電圧レベルを出力する第１電源に接続された第１電源線との間に設けられ、前記第１電圧レベルより低く、前記基準電圧レベルより高い第２電圧レベルを第１論理レベルとし、前記基準電圧レベルを前記第１論理レベルより低い第２論理レベルとする入力信号を受け、前記入力信号を、前記第１電圧レベルを前記第１論理レベルとし、前記基準電圧レベルを前記第２論理レベルとする信号に変換する複数のレベル変換回路と、
前記第２電圧レベルを出力する第２電源に接続された第２電源線と前記基準電源線の間に設けられ、所定の処理を実行し、複数の前記入力信号を前記複数のレベル変換回路に出力する処理回路と、
前記複数のレベル変換回路に共通に設けられ、前記第２電源がオフのとき前記基準電圧レベルを有し、前記第２電源がオンのとき前記第１電圧レベルを有する制御信号を出力する制御信号生成回路と、
前記複数のレベル変換回路ごとに、前記第１電源線と前記レベル変換回路の出力ノードの間に設けられ、前記制御信号に応じて、前記第２電源がオフのとき前記第１電源線と前記出力ノードを電気的に接続し、前記第２電源がオンのとき前記第１電源線と前記出力ノードを電気的に分離する複数の接続回路と、
を有するプロセッサ。
（付記１７）
基準電圧レベルを有する基準電源線と、前記基準電圧レベルより高い第１電圧レベルを出力する第１電源に接続された第１電源線との間に設けられ、前記第１電圧レベルより低く、前記基準電圧レベルより高い第２電圧レベルを第１論理レベルとし、前記基準電圧レベルを前記第１論理レベルより低い第２論理レベルとする入力信号を受け、前記入力信号を、前記第１電圧レベルを前記第１論理レベルとし、前記基準電圧レベルを前記第２論理レベルとする信号に変換する複数のレベル変換回路と、
前記第２電圧レベルを出力する第２電源に接続された第２電源線と前記基準電源線の間に設けられ、所定の処理を実行し、複数の前記入力信号を前記複数のレベル変換回路に出力する処理回路と、
前記複数のレベル変換回路に共通に設けられ、前記第２電源がオフのとき前記第１電圧レベルを有し、前記第２電源がオンのとき前記基準電圧レベルを有する制御信号を出力する制御信号生成回路と、
前記複数のレベル変換回路ごとに、前記基準電源線と前記レベル変換回路の出力ノードの間に設けられ、前記制御信号に応じて、前記第２電源がオフのとき前記第２電源線と前記出力ノードを電気的に接続し、前記第２電源がオンのとき前記第２電源線と前記出力ノードを電気的に分離する複数の接続回路と、
を有するプロセッサ。
（付記１８）
基準電圧レベルを有する基準電源線と、前記基準電圧レベルより高い第１電圧レベルを出力する第１電源に接続された第１電源線との間に設けられ、第１グループに属し、前記第１電圧レベルより低く、前記基準電圧レベルより高い第２電圧レベルを第１論理レベルとし、前記基準電圧レベルを前記第１論理レベルより低い第２論理レベルとする第１入力信号を受け、前記第１入力信号を、前記第１電圧レベルを前記第１論理レベルとし、前記基準電圧レベルを前記第２論理レベルとする信号に変換する複数の第１レベル変換回路と、
前記基準電源線と、前記第１電源線との間に設けられ、第２グループに属し、前記第２電圧レベルを第１論理レベルとし、前記基準電圧レベルを前記第１論理レベルより低い第２論理レベルとする第２入力信号を受け、前記第２入力信号を、前記第１電圧レベルを前記第１論理レベルとし、前記基準電圧レベルを前記第２論理レベルとする信号に変換する複数の第２レベル変換回路と、
前記第２電圧レベルを出力する第２電源に接続された第２電源線と前記基準電源線の間に設けられ、所定の処理を実行し、複数の前記第１入力信号を前記複数の第１レベル変換回路に出力し、複数の前記第２入力信号を前記複数の第２レベル変換回路に出力する処理回路と、
前記第１グループと前記第２グループに共通に設けられ、前記第２電源がオフのとき前記基準電圧レベルを有し、前記第２電源がオンのとき前記第１電圧レベルを有する第１制御信号と、前記第２電源がオフのとき前記第１電圧レベルを有し、前記第２電源がオンのとき前記基準電圧レベルを有する第２制御信号を出力する制御信号生成回路と、
前記複数の第１レベル変換回路ごとに、前記第１電源線と前記レベル変換回路の出力ノードの間に設けられ、前記第１制御信号に応じて、前記第２電源がオフのとき前記第１電源線と前記出力ノードを電気的に接続し、前記第２電源がオンのとき前記第１電源線と前記出力ノードを電気的に分離する複数の第１接続回路と、
前記複数の第２レベル変換回路ごとに、前記基準電源線と前記レベル変換回路の出力ノードの間に設けられ、前記第２制御信号に応じて、前記第２電源がオフのとき前記第２電源線と前記出力ノードを電気的に接続し、前記第２電源がオンのとき前記第２電源線と前記出力ノードを電気的に分離する複数の第２接続回路と、
を有するプロセッサ。
（付記１９）
前記制御信号生成回路は、複数段のインバータを含み、
前記複数段のインバータの各々は、前記第１電源線と前記基準電源線の間に直列に接続されたＰチャネル型トランジスタとＮチャネル型トランジスタを含み、
前記複数段の中の１段目のインバータの入力ノードは、前記第２電源線と接続され、
前記１段目のインバータにおいて、前記Ｐチャネル型トランジスタのオン抵抗は、前記Ｎチャネル型トランジスタのオン抵抗よりも大きく、
前記制御信号生成回路は、前記複数段の中の偶数段目のインバータから前記第１制御信号を出力し、前記複数段の中の奇数段目のインバータから前記第２制御信号を出力することを特徴とする付記１８記載のプロセッサ。
【符号の説明】
【０１４３】
１００ レベルコンバータ、
１０２ レベル変換回路、
１０４、１０６、１０８ インバータ、
１１０ 電源シーケンス制御用トランジスタ、
１１２ トランジスタ、
３００ レベルコンバータ、
３０２ レベル変換回路、
３０４、３０６、３０８ インバータ、
３１０ トランジスタ、
３１２ Ｎチャネル型トランジスタ、
３１４ 接続回路、
３１６ 制御信号生成回路、
３１８ レベル変換処理部、
３２２ Ｐチャネル型トランジスタ、
３２４ Ｐチャネル型トランジスタ、
３２６ Ｎチャネル型トランジスタ、
４０２、４０４ インバータ、
４０６ Ｐチャネル型トランジスタ、
４０８ Ｎチャネル型トランジスタ、
６００ プロセッサ、
６０２ 処理回路、
６０４ レベルコンバータ、
６０６ Ｉ／Ｏインターフェース回路
６１２ メモリモジュール、
６１４ ＤＲＡＭチップ
７１８‐１〜ｎ レベル変換処理部、
７１６ 制御信号生成回路、
８０２ インバータ、
８０６ 抵抗素子、
９００ レベルコンバータ、
９１０ Ｎチャネル型トランジスタ、
９１４ 接続回路、
９１６ 制御信号生成回路、
９１８ レベル変換処理部、
１０１２ インバータ、
１１０４ レベルコンバータ、
１１１６ 制御信号生成回路、
１１３２‐１〜ｍ レベル変換処理部（Ａ）、
１１３４‐１〜ｋ レベル変換処理部（Ｂ）
【特許請求の範囲】
【請求項１】
基準電圧レベルを有する基準電源線と、前記基準電圧レベルより高い第１電圧レベルを出力する第１電源に接続された第１電源線との間に設けられ、前記第１電圧レベルより低く、前記基準電圧レベルより高い第２電圧レベルを第１論理レベルとし、前記基準電圧レベルを前記第１論理レベルより低い第２論理レベルとする入力信号を受け、前記入力信号を、前記第１電圧レベルを前記第１論理レベルとし、前記基準電圧レベルを前記第２論理レベルとする信号に変換するレベル変換回路と、
前記第２電圧レベルを出力する第２電源がオフのとき前記基準電圧レベルを有し、前記第２電源がオンのとき前記第１電圧レベルを有する制御信号を出力する制御信号生成回路と、
前記第１電源線と前記レベル変換回路の出力ノードの間に設けられ、前記制御信号に応じて、前記第２電源がオフのとき前記第１電源線と前記出力ノードを電気的に接続し、前記第２電源がオンのとき前記第１電源線と前記出力ノードを電気的に分離する接続回路と、
を有するレベルコンバータ。
【請求項２】
前記制御信号生成回路は、偶数段のインバータを含み、
前記偶数段のインバータの各々は、前記第１電源線と前記基準電源線の間に直列に接続されたＰチャネル型トランジスタとＮチャネル型トランジスタを含み、
前記偶数段の中の１段目のインバータの入力ノードは、前記第２電源に接続された第２電源線と接続され、
前記１段目のインバータにおいて、前記Ｐチャネル型トランジスタのオン抵抗は、前記Ｎチャネル型トランジスタのオン抵抗よりも大きいことを特徴とする請求項１記載のレベルコンバータ。
【請求項３】
前記制御信号生成回路は、偶数段のインバータを含み、
前記偶数段の中の１段目のインバータは、前記第１電源線と前記基準電源線の間に直列に接続された抵抗素子とＮチャネル型トランジスタを含み、
前記１段目のインバータに含まれる前記Ｎチャネル型トランジスタのゲートは、前記第２電源に接続された第２電源線と接続され、
前記偶数段の中の２段目以降のインバータは、前記第１電源線と前記基準電源線の間に直列に接続されたＰチャネル型トランジスタとＮチャネル型トランジスタを含み、
前記１段目のインバータにおいて、前記抵抗素子の抵抗は、前記Ｎチャネル型トランジスタのオン抵抗よりも大きいことを特徴とする請求項１記載のレベルコンバータ。
【請求項４】
前記接続回路は、前記制御信号をゲートに受けるＰチャネル型トランジスタであることを特徴とする請求項１記載のレベルコンバータ。
【請求項５】
基準電圧レベルを有する基準電源線と、前記基準電圧レベルより高い第１電圧レベルを出力する第１電源に接続された第１電源線との間に設けられ、前記第１電圧レベルより低く、前記基準電圧レベルより高い第２電圧レベルを第１論理レベルとし、前記基準電圧レベルを前記第１論理レベルより低い第２論理レベルとする入力信号を受け、前記入力信号を、前記第１電圧レベルを前記第１論理レベルとし、前記基準電圧レベルを前記第２論理レベルとする信号に変換するレベル変換回路と、
前記第２電圧レベルを出力する第２電源がオフのとき前記第１電圧レベルを有し、前記第２電源がオンのとき前記基準電圧レベルを有する制御信号を出力する制御信号生成回路と、
前記基準電源線と前記レベル変換回路の出力ノードの間に設けられ、前記制御信号に応じて、前記第２電源がオフのとき前記基準電源線と前記出力ノードを電気的に接続し、前記第２電源がオンのとき前記基準電源線と前記出力ノードを電気的に分離する接続回路と、
を有するレベルコンバータ。
【請求項６】
前記制御信号生成回路は、奇数段のインバータを含み、
前記奇数段のインバータの各々は、前記第１電源線と前記基準電源線の間に直列に接続されたＰチャネル型トランジスタとＮチャネル型トランジスタを含み、
前記奇数段の中の１段目のインバータの入力ノードは、前記第２電源に接続された第２電源線と接続され、
前記１段目のインバータにおいて、前記Ｐチャネル型トランジスタのオン抵抗は、前記Ｎチャネル型トランジスタのオン抵抗よりも大きいことを特徴とする請求項５記載のレベルコンバータ。
【請求項７】
前記接続回路は、前記制御信号をゲートに受けるＮチャネル型トランジスタであることを特徴とする請求項５記載のレベルコンバータ。
【請求項８】
基準電圧レベルを有する基準電源線と、前記基準電圧レベルより高い第１電圧レベルを出力する第１電源に接続された第１電源線との間に設けられ、第１グループに属し、前記第１電圧レベルより低く、前記基準電圧レベルより高い第２電圧レベルを第１論理レベルとし、前記基準電圧レベルを前記第１論理レベルより低い第２論理レベルとする第１入力信号を受け、前記第１入力信号を、前記第１電圧レベルを前記第１論理レベルとし、前記基準電圧レベルを前記第２論理レベルとする信号に変換する複数の第１レベル変換回路と、
前記基準電源線と、前記第１電源線との間に設けられ、第２グループに属し、前記第２電圧レベルを第１論理レベルとし、前記基準電圧レベルを前記第１論理レベルより低い第２論理レベルとする第２入力信号を受け、前記第２入力信号を、前記第１電圧レベルを前記第１論理レベルとし、前記基準電圧レベルを前記第２論理レベルとする信号に変換する複数の第２レベル変換回路と、
前記第２電圧レベルを出力する第２電源に接続された第２電源線と前記基準電源線の間に設けられ、所定の処理を実行し、複数の前記第１入力信号を前記複数の第１レベル変換回路に出力し、複数の前記第２入力信号を前記複数の第２レベル変換回路に出力する処理回路と、
前記第１グループと前記第２グループに共通に設けられ、前記第２電源がオフのとき前記基準電圧レベルを有し、前記第２電源がオンのとき前記第１電圧レベルを有する第１制御信号と、前記第２電源がオフのとき前記第１電圧レベルを有し、前記第２電源がオンのとき前記基準電圧レベルを有する第２制御信号を出力する制御信号生成回路と、
前記複数の第１レベル変換回路ごとに、前記第１電源線と前記レベル変換回路の出力ノードの間に設けられ、前記第１制御信号に応じて、前記第２電源がオフのとき前記第１電源線と前記出力ノードを電気的に接続し、前記第２電源がオンのとき前記第１電源線と前記出力ノードを電気的に分離する複数の第１接続回路と、
前記複数の第２レベル変換回路ごとに、前記基準電源線と前記レベル変換回路の出力ノードの間に設けられ、前記第２制御信号に応じて、前記第２電源がオフのとき前記第２電源線と前記出力ノードを電気的に接続し、前記第２電源がオンのとき前記第２電源線と前記出力ノードを電気的に分離する複数の第２接続回路と、
を有するプロセッサ。
【請求項９】
前記制御信号生成回路は、複数段のインバータを含み、
前記複数段のインバータの各々は、前記第１電源線と前記基準電源線の間に直列に接続されたＰチャネル型トランジスタとＮチャネル型トランジスタを含み、
前記複数段の中の１段目のインバータの入力ノードは、前記第２電源線と接続され、
前記１段目のインバータにおいて、前記Ｐチャネル型トランジスタのオン抵抗は、前記Ｎチャネル型トランジスタのオン抵抗よりも大きく、
前記制御信号生成回路は、前記複数段の中の偶数段目のインバータから前記第１制御信号を出力し、前記複数段の中の奇数段目のインバータから前記第２制御信号を出力することを特徴とする請求項８記載のプロセッサ。
【請求項１】
基準電圧レベルを有する基準電源線と、前記基準電圧レベルより高い第１電圧レベルを出力する第１電源に接続された第１電源線との間に設けられ、前記第１電圧レベルより低く、前記基準電圧レベルより高い第２電圧レベルを第１論理レベルとし、前記基準電圧レベルを前記第１論理レベルより低い第２論理レベルとする入力信号を受け、前記入力信号を、前記第１電圧レベルを前記第１論理レベルとし、前記基準電圧レベルを前記第２論理レベルとする信号に変換するレベル変換回路と、
前記第２電圧レベルを出力する第２電源がオフのとき前記基準電圧レベルを有し、前記第２電源がオンのとき前記第１電圧レベルを有する制御信号を出力する制御信号生成回路と、
前記第１電源線と前記レベル変換回路の出力ノードの間に設けられ、前記制御信号に応じて、前記第２電源がオフのとき前記第１電源線と前記出力ノードを電気的に接続し、前記第２電源がオンのとき前記第１電源線と前記出力ノードを電気的に分離する接続回路と、
を有するレベルコンバータ。
【請求項２】
前記制御信号生成回路は、偶数段のインバータを含み、
前記偶数段のインバータの各々は、前記第１電源線と前記基準電源線の間に直列に接続されたＰチャネル型トランジスタとＮチャネル型トランジスタを含み、
前記偶数段の中の１段目のインバータの入力ノードは、前記第２電源に接続された第２電源線と接続され、
前記１段目のインバータにおいて、前記Ｐチャネル型トランジスタのオン抵抗は、前記Ｎチャネル型トランジスタのオン抵抗よりも大きいことを特徴とする請求項１記載のレベルコンバータ。
【請求項３】
前記制御信号生成回路は、偶数段のインバータを含み、
前記偶数段の中の１段目のインバータは、前記第１電源線と前記基準電源線の間に直列に接続された抵抗素子とＮチャネル型トランジスタを含み、
前記１段目のインバータに含まれる前記Ｎチャネル型トランジスタのゲートは、前記第２電源に接続された第２電源線と接続され、
前記偶数段の中の２段目以降のインバータは、前記第１電源線と前記基準電源線の間に直列に接続されたＰチャネル型トランジスタとＮチャネル型トランジスタを含み、
前記１段目のインバータにおいて、前記抵抗素子の抵抗は、前記Ｎチャネル型トランジスタのオン抵抗よりも大きいことを特徴とする請求項１記載のレベルコンバータ。
【請求項４】
前記接続回路は、前記制御信号をゲートに受けるＰチャネル型トランジスタであることを特徴とする請求項１記載のレベルコンバータ。
【請求項５】
基準電圧レベルを有する基準電源線と、前記基準電圧レベルより高い第１電圧レベルを出力する第１電源に接続された第１電源線との間に設けられ、前記第１電圧レベルより低く、前記基準電圧レベルより高い第２電圧レベルを第１論理レベルとし、前記基準電圧レベルを前記第１論理レベルより低い第２論理レベルとする入力信号を受け、前記入力信号を、前記第１電圧レベルを前記第１論理レベルとし、前記基準電圧レベルを前記第２論理レベルとする信号に変換するレベル変換回路と、
前記第２電圧レベルを出力する第２電源がオフのとき前記第１電圧レベルを有し、前記第２電源がオンのとき前記基準電圧レベルを有する制御信号を出力する制御信号生成回路と、
前記基準電源線と前記レベル変換回路の出力ノードの間に設けられ、前記制御信号に応じて、前記第２電源がオフのとき前記基準電源線と前記出力ノードを電気的に接続し、前記第２電源がオンのとき前記基準電源線と前記出力ノードを電気的に分離する接続回路と、
を有するレベルコンバータ。
【請求項６】
前記制御信号生成回路は、奇数段のインバータを含み、
前記奇数段のインバータの各々は、前記第１電源線と前記基準電源線の間に直列に接続されたＰチャネル型トランジスタとＮチャネル型トランジスタを含み、
前記奇数段の中の１段目のインバータの入力ノードは、前記第２電源に接続された第２電源線と接続され、
前記１段目のインバータにおいて、前記Ｐチャネル型トランジスタのオン抵抗は、前記Ｎチャネル型トランジスタのオン抵抗よりも大きいことを特徴とする請求項５記載のレベルコンバータ。
【請求項７】
前記接続回路は、前記制御信号をゲートに受けるＮチャネル型トランジスタであることを特徴とする請求項５記載のレベルコンバータ。
【請求項８】
基準電圧レベルを有する基準電源線と、前記基準電圧レベルより高い第１電圧レベルを出力する第１電源に接続された第１電源線との間に設けられ、第１グループに属し、前記第１電圧レベルより低く、前記基準電圧レベルより高い第２電圧レベルを第１論理レベルとし、前記基準電圧レベルを前記第１論理レベルより低い第２論理レベルとする第１入力信号を受け、前記第１入力信号を、前記第１電圧レベルを前記第１論理レベルとし、前記基準電圧レベルを前記第２論理レベルとする信号に変換する複数の第１レベル変換回路と、
前記基準電源線と、前記第１電源線との間に設けられ、第２グループに属し、前記第２電圧レベルを第１論理レベルとし、前記基準電圧レベルを前記第１論理レベルより低い第２論理レベルとする第２入力信号を受け、前記第２入力信号を、前記第１電圧レベルを前記第１論理レベルとし、前記基準電圧レベルを前記第２論理レベルとする信号に変換する複数の第２レベル変換回路と、
前記第２電圧レベルを出力する第２電源に接続された第２電源線と前記基準電源線の間に設けられ、所定の処理を実行し、複数の前記第１入力信号を前記複数の第１レベル変換回路に出力し、複数の前記第２入力信号を前記複数の第２レベル変換回路に出力する処理回路と、
前記第１グループと前記第２グループに共通に設けられ、前記第２電源がオフのとき前記基準電圧レベルを有し、前記第２電源がオンのとき前記第１電圧レベルを有する第１制御信号と、前記第２電源がオフのとき前記第１電圧レベルを有し、前記第２電源がオンのとき前記基準電圧レベルを有する第２制御信号を出力する制御信号生成回路と、
前記複数の第１レベル変換回路ごとに、前記第１電源線と前記レベル変換回路の出力ノードの間に設けられ、前記第１制御信号に応じて、前記第２電源がオフのとき前記第１電源線と前記出力ノードを電気的に接続し、前記第２電源がオンのとき前記第１電源線と前記出力ノードを電気的に分離する複数の第１接続回路と、
前記複数の第２レベル変換回路ごとに、前記基準電源線と前記レベル変換回路の出力ノードの間に設けられ、前記第２制御信号に応じて、前記第２電源がオフのとき前記第２電源線と前記出力ノードを電気的に接続し、前記第２電源がオンのとき前記第２電源線と前記出力ノードを電気的に分離する複数の第２接続回路と、
を有するプロセッサ。
【請求項９】
前記制御信号生成回路は、複数段のインバータを含み、
前記複数段のインバータの各々は、前記第１電源線と前記基準電源線の間に直列に接続されたＰチャネル型トランジスタとＮチャネル型トランジスタを含み、
前記複数段の中の１段目のインバータの入力ノードは、前記第２電源線と接続され、
前記１段目のインバータにおいて、前記Ｐチャネル型トランジスタのオン抵抗は、前記Ｎチャネル型トランジスタのオン抵抗よりも大きく、
前記制御信号生成回路は、前記複数段の中の偶数段目のインバータから前記第１制御信号を出力し、前記複数段の中の奇数段目のインバータから前記第２制御信号を出力することを特徴とする請求項８記載のプロセッサ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１３−７４３３９（Ｐ２０１３−７４３３９Ａ）
【公開日】平成２５年４月２２日（２０１３．４．２２）
【国際特許分類】
【出願番号】特願２０１１−２０９９１４（Ｐ２０１１−２０９９１４）
【出願日】平成２３年９月２６日（２０１１．９．２６）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成２５年４月２２日（２０１３．４．２２）
【国際特許分類】
【出願日】平成２３年９月２６日（２０１１．９．２６）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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