レベルシフト回路
【課題】更なる消費電力低減および速度向上が可能なレベルシフト回路を提供する。
【解決手段】レベルシフト回路２Ａは、第１ＰＭＯＳトランジスタ３１、第２ＰＭＯＳトランジスタ３２、第１ＮＭＯＳトランジスタ４１および第２ＮＭＯＳトランジスタ４２を備える他、第３ＮＭＯＳトランジスタ４３および第４ＮＭＯＳトランジスタ４４をも備える。第１ＰＭＯＳトランジスタ３１および第２ＰＭＯＳトランジスタ３２それぞれのソース端子は、第１基準電位Vddlより高い第２基準電位Vddhに接続される。第３ＮＭＯＳトランジスタ４３および第４ＮＭＯＳトランジスタ４４それぞれのドレイン端子も第２基準電位Vddhに接続される。
【解決手段】レベルシフト回路２Ａは、第１ＰＭＯＳトランジスタ３１、第２ＰＭＯＳトランジスタ３２、第１ＮＭＯＳトランジスタ４１および第２ＮＭＯＳトランジスタ４２を備える他、第３ＮＭＯＳトランジスタ４３および第４ＮＭＯＳトランジスタ４４をも備える。第１ＰＭＯＳトランジスタ３１および第２ＰＭＯＳトランジスタ３２それぞれのソース端子は、第１基準電位Vddlより高い第２基準電位Vddhに接続される。第３ＮＭＯＳトランジスタ４３および第４ＮＭＯＳトランジスタ４４それぞれのドレイン端子も第２基準電位Vddhに接続される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レベルシフト回路に関するものである。
【背景技術】
【０００２】
レベルシフト回路は、低い電圧で信号処理する系と、高い電圧で信号処理する系と、のバイパス的役割を果たす。このレベルシフト回路は半導体集積回路の信号処理系で用いられその省電力化に寄与している。レベルシフト回路は、一般に、第１基準電位Vddlおよび第３基準電位Vssが供給されて動作する回路から出力された互いに相補的な第１入力信号および第２入力信号を入力し、これら第１入力信号および第２入力信号のハイレベルの電圧値より大きいハイレベルの電圧値を有する互いに相補的な第１出力信号および第２出力信号を生成して、これら第１出力信号および第２出力信号の双方または何れか一方を、第２基準電位Vddhおよび第３基準電位Vssが供給されて動作する回路へ出力するものである。ただし、Vddh＞Vddl＞Vss である。
【０００３】
ここで、第１入力信号および第２入力信号のうち一方がハイレベルであるとき、他方はローレベルである。同様に、第１出力信号および第２出力信号のうち一方がハイレベルであるとき、他方はローレベルである。第１出力信号および第２出力信号のハイレベル／ローレベルの変化は、第１入力信号および第２入力信号のハイレベル／ローレベルの変化と同様のものとなる。
【０００４】
例えば、ＣＰＵのコアが１.８Ｖの電源電圧で駆動され、このＣＰＵに対する周辺回路が３.３Ｖの電源電圧で駆動される場合に、レベルシフト回路は、ＣＰＵコアから出力される信号のハイレベルの電圧値を１.８Ｖから３.３Ｖへ変換して、そのレベル変換後の信号を周辺回路へ出力する。
【０００５】
このようなレベルシフト回路として特許文献１に開示されたものが知られている。この文献に開示されたレベルシフト回路は、基本的な構成として、第１ＰＭＯＳトランジスタ，第２ＰＭＯＳトランジスタ，第１ＮＭＯＳトランジスタおよび第２ＮＭＯＳトランジスタを備えている。第１ＰＭＯＳトランジスタおよび第１ＮＭＯＳトランジスタは第２基準電位Vddhと第３基準電位Vssとの間に直列的に順に接続されて設けられており、第１ＰＭＯＳトランジスタのドレイン端子と第１ＮＭＯＳトランジスタのドレイン端子とが互いに接続されて当該接続点が第２出力端子とされ、この第２出力端子から第２出力信号が出力される。また、第２ＰＭＯＳトランジスタおよび第２ＮＭＯＳトランジスタは第２基準電位Vddhと第３基準電位Vssとの間に直列的に順に接続されて設けられており、第２ＰＭＯＳトランジスタのドレイン端子と第２ＮＭＯＳトランジスタのドレイン端子とが互いに接続されて当該接続点が第１出力端子とされ、この第１出力端子から第１出力信号が出力される。
【０００６】
また、特許文献１に開示されたレベルシフト回路は、上記の基本的な構成に加えて第３ＮＭＯＳトランジスタおよび第４ＮＭＯＳトランジスタを備えている。第３ＮＭＯＳトランジスタは第１基準電位Vddlと第２出力端子との間に設けられ、また、第４ＮＭＯＳトランジスタは第１基準電位Vddlと第１出力端子との間に設けられている。特許文献１に開示されたレベルシフト回路は、これら第３ＮＭＯＳトランジスタおよび第４ＮＭＯＳトランジスタを備えることにより、消費電力低減および速度向上を図るものである。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平１１−１３６１２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、基本的な構成に加えて上記のような第３ＮＭＯＳトランジスタおよび第４ＮＭＯＳトランジスタを備えるレベルシフト回路は、必ずしも期待したような消費電力低減および速度向上が可能ではないことを、本発明者は見出した。
【０００９】
本発明は、このような本発明者の知見に基づいて上記問題点を解消する為になされたものであり、更なる消費電力低減および速度向上が可能なレベルシフト回路を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明のレベルシフト回路は、第１基準電位Vddlおよび第３基準電位Vssが供給されて動作する回路から出力された互いに相補的な第１入力信号および第２入力信号を入力し、これら第１入力信号および第２入力信号のハイレベルの電圧値より大きいハイレベルの電圧値を有する互いに相補的な第１出力信号および第２出力信号を生成して、これら第１出力信号および第２出力信号の双方または何れか一方を、第２基準電位Vddhおよび第３基準電位Vssが供給されて動作する回路へ出力するレベルシフト回路である。ただし、Vddh＞Vddl＞Vss である。
【００１１】
本発明のレベルシフト回路は、(1) 第１入力信号が入力される第１入力端子と、(2) 第２入力信号が入力される第２入力端子と、(3) 第１出力信号が現れる第１ノードと、(4) 第２出力信号が現れる第２ノードと、(5) 第２基準電位Vddhが入力されるソース端子と、第２ノードに接続されたドレイン端子と、第１ノードに接続されたゲート端子とを有する第１ＰＭＯＳトランジスタと、(6) 第２基準電位Vddhが入力されるソース端子と、第１ノードに接続されたドレイン端子と、第２ノードに接続されたゲート端子とを有する第２ＰＭＯＳトランジスタと、(7) 第３基準電位Vssが入力されるソース端子と、第２ノードに接続されたドレイン端子と、第１入力端子に接続されたゲート端子とを有する第１ＮＭＯＳトランジスタと、(8) 第３基準電位Vssが入力されるソース端子と、第１ノードに接続されたドレイン端子と、第２入力端子に接続されたゲート端子とを有する第２ＮＭＯＳトランジスタと、(9) 第２基準電位Vddhが入力されるドレイン端子と、第２ノードに接続されたソース端子と、第２入力端子に接続されたゲート端子とを有する第３ＮＭＯＳトランジスタと、(10)第２基準電位Vddhが入力されるドレイン端子と、第１ノードに接続されたソース端子と、第１入力端子に接続されたゲート端子とを有する第４ＮＭＯＳトランジスタと、を備えることを特徴とする。
【００１２】
本発明のレベルシフト回路は、第１ノードに現れる第１出力信号を論理反転した信号を出力端子から出力する第１バッファ回路を更に備えていてもよい。第１バッファ回路は、第２基準電位Vddhと第３基準電位Vssとの間に直列的に順に接続されたバッファ用ＰＭＯＳトランジスタおよびバッファ用ＮＭＯＳトランジスタを含み、バッファ用ＰＭＯＳトランジスタおよびバッファ用ＮＭＯＳトランジスタそれぞれのドレイン端子が出力端子に接続され、バッファ用ＰＭＯＳトランジスタのゲート端子に第１ノードが接続され、バッファ用ＮＭＯＳトランジスタのゲート端子に第１入力信号が入力されるのが好適である。或いは、第１バッファ回路は、第２基準電位Vddhと第３基準電位Vssとの間に直列的に順に接続されたバッファ用第１ＰＭＯＳトランジスタ，バッファ用第２ＰＭＯＳトランジスタおよびバッファ用ＮＭＯＳトランジスタを含み、バッファ用第２ＰＭＯＳトランジスタおよびバッファ用ＮＭＯＳトランジスタそれぞれのドレイン端子が出力端子に接続され、バッファ用第１ＰＭＯＳトランジスタおよびバッファ用第２ＰＭＯＳトランジスタのうち何れか一方のゲート端子に第１ノードが接続されるとともに他方のゲート端子に第１入力信号が入力され、バッファ用ＮＭＯＳトランジスタのゲート端子に第１入力信号が入力されるのも好適である。この場合、本発明のレベルシフト回路は、第１ＮＭＯＳトランジスタのゲート端子に入力される第１入力信号に対し、第１バッファ回路に入力される第１入力信号に遅延を与える第１遅延回路を更に備えるのも好適である。
【００１３】
本発明のレベルシフト回路は、第２ノードに現れる第２出力信号を論理反転した信号を出力端子から出力する第２バッファ回路を更に備えていてもよい。第２バッファ回路は、第２基準電位Vddhと第３基準電位Vssとの間に直列的に順に接続されたバッファ用ＰＭＯＳトランジスタおよびバッファ用ＮＭＯＳトランジスタを含み、バッファ用ＰＭＯＳトランジスタおよびバッファ用ＮＭＯＳトランジスタそれぞれのドレイン端子が出力端子に接続され、バッファ用ＰＭＯＳトランジスタのゲート端子に第２ノードが接続され、バッファ用ＮＭＯＳトランジスタのゲート端子に第２入力信号が入力されるのが好適である。或いは、第２バッファ回路は、第２基準電位Vddhと第３基準電位Vssとの間に直列的に順に接続されたバッファ用第１ＰＭＯＳトランジスタ，バッファ用第２ＰＭＯＳトランジスタおよびバッファ用ＮＭＯＳトランジスタを含み、バッファ用第２ＰＭＯＳトランジスタおよびバッファ用ＮＭＯＳトランジスタそれぞれのドレイン端子が出力端子に接続され、バッファ用第１ＰＭＯＳトランジスタおよびバッファ用第２ＰＭＯＳトランジスタのうち何れか一方のゲート端子に第２ノードが接続されるとともに他方のゲート端子に第２入力信号が入力され、バッファ用ＮＭＯＳトランジスタのゲート端子に第２入力信号が入力されるのも好適である。この場合、本発明のレベルシフト回路は、第２ＮＭＯＳトランジスタのゲート端子に入力される第２入力信号に対し、第２バッファ回路に入力される第２入力信号に遅延を与える第２遅延回路を更に備えるのも好適である。
【発明の効果】
【００１４】
本発明のレベルシフト回路は消費電力低減および速度向上が可能となる。
【図面の簡単な説明】
【００１５】
【図１】第１比較例のレベルシフト回路１Ａの構成を示す図である。
【図２】第２比較例のレベルシフト回路１Ｂの構成を示す図である。
【図３】第１実施形態のレベルシフト回路２Ａの構成を示す図である。
【図４】第２実施形態のレベルシフト回路２Ｂの構成を示す図である。
【図５】第３実施形態のレベルシフト回路２Ｃの構成を示す図である。
【図６】第４実施形態のレベルシフト回路２Ｄの構成を示す図である。
【図７】第５実施形態のレベルシフト回路２Ｅの構成を示す図である。
【発明を実施するための形態】
【００１６】
以下、添付図面を参照して、本発明を実施するための形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。また、初めに比較例のレベルシフト回路について説明した後に、実施形態のレベルシフト回路について説明する。
【００１７】
（第１比較例）
【００１８】
図１は、第１比較例のレベルシフト回路１Ａの構成を示す図である。この図には、レベルシフト回路１Ａの他に、第１基準電位Vddlおよび第３基準電位Vssが供給されて動作する第１入力回路３および第２入力回路４も示されている。レベルシフト回路１Ａは、第１入力端子１１、第２入力端子１２、第１出力端子２１、第２出力端子２２、第１ＰＭＯＳトランジスタ３１、第２ＰＭＯＳトランジスタ３２、第１ＮＭＯＳトランジスタ４１および第２ＮＭＯＳトランジスタ４２を備える。
【００１９】
レベルシフト回路１Ａは、第１基準電位Vddlおよび第３基準電位Vssが供給されて動作する回路３，４から出力された互いに相補的な第１入力信号Sipおよび第２入力信号Sinを入力端子１１，１２に入力する。レベルシフト回路１Ａは、これら第１入力信号Sipおよび第２入力信号Sinのハイレベルの電圧値より大きいハイレベルの電圧値を有する互いに相補的な第１出力信号Sopおよび第２出力信号Sonを生成する。
【００２０】
そして、レベルシフト回路１Ａは、これら第１出力信号Sopおよび第２出力信号Sonの双方または何れか一方を、第２基準電位Vddhおよび第３基準電位Vssが供給されて動作する回路へ出力端子２１，２２から出力する。第１出力信号Sopおよび第２出力信号Sonのローレベルの電圧値は、第１入力信号Sipおよび第２入力信号Sinのローレベルの電圧値と等しい。ただし、Vddh＞Vddl＞Vss である。
【００２１】
第１入力端子１１は、第１入力回路３から出力された第１入力信号Sipを入力する。第２入力端子１２は、第２入力回路４から出力された第２入力信号Sinを入力する。第１入力信号Sipおよび第２入力信号Sinは、互いに相補的な関係にあり、一方がハイレベルであるとき、他方がローレベルである。
【００２２】
第１出力端子２１は第１出力信号Sopを出力する。第２出力端子２２は第２出力信号Sonを入力する。第１出力信号Sopおよび第２出力信号Sonは、互いに相補的な関係にあり、一方がハイレベルであるとき、他方がローレベルである。
【００２３】
第１ＰＭＯＳトランジスタ３１は、第２基準電位Vddhが入力されるソース端子と、第２ノードＮ２に接続されたドレイン端子と、第１ノードＮ１に接続されたゲート端子とを有する。第２ＰＭＯＳトランジスタ３２は、第２基準電位Vddhが入力されるソース端子と、第１ノードＮ１に接続されたドレイン端子と、第２ノードＮ２に接続されたゲート端子とを有する。
【００２４】
第１ＮＭＯＳトランジスタ４１は、第３基準電位Vssが入力されるソース端子と、第２ノードＮ２に接続されたドレイン端子と、第１入力端子１１に接続されたゲート端子とを有する。第２ＮＭＯＳトランジスタ４２は、第３基準電位Vssが入力されるソース端子と、第１ノードＮ１に接続されたドレイン端子と、第２入力端子１２に接続されたゲート端子とを有する。
【００２５】
第１ノードＮ１には第１出力信号Sopが現れ、この第１ノードＮ１に第１出力端子２１が接続されている。第２ノードＮ２には第２出力信号Sonが現れ、この第２ノードＮ２に第２出力端子２２が接続されている。すなわち、第１出力端子２１は第１出力信号Sopを出力することができ、第２出力端子２２は第２出力信号Sonを出力することができる。
【００２６】
このように構成される第１比較例のレベルシフト回路１Ａでは、第１入力端子１１に入力される第１入力信号Sipがハイレベル（Vddl）であって、第２入力端子１２に入力される第２入力信号Sinがローレベル（Vss）であるとき、第１ＮＭＯＳトランジスタ４１はオン状態であり、第２ＮＭＯＳトランジスタ４２はオフ状態である。さらに、このとき、第１ＰＭＯＳトランジスタ３１はオフ状態であり、第２ＰＭＯＳトランジスタ３２はオン状態である。したがって、このとき、第１出力端子２１から出力される第１出力信号Sopはハイレベル（Vddh）であり、第２出力端子２２から出力される第２出力信号Sonはローレベル（Vss）である。
【００２７】
逆に、第１入力端子１１に入力される第１入力信号Sipがローレベル（Vss）であって、第２入力端子１２に入力される第２入力信号Sinがハイレベル（Vddl）であるとき、第１ＮＭＯＳトランジスタ４１はオフ状態であり、第２ＮＭＯＳトランジスタ４２はオン状態である。さらに、このとき、第１ＰＭＯＳトランジスタ３１はオン状態であり、第２ＰＭＯＳトランジスタ３２はオフ状態である。したがって、このとき、第１出力端子２１から出力される第１出力信号Sopはローレベル（Vss）であり、第２出力端子２２から出力される第２出力信号Sonはハイレベル（Vddh）である。
【００２８】
ただし、第１出力信号Sopおよび第２出力信号Sonのハイレベル／ローレベルの変化のタイミングは、第１入力信号Sipおよび第２入力信号Sinのハイレベル／ローレベルの変化のタイミングより遅れる。また、第１出力信号Sopおよび第２出力信号Sonそれぞれのローレベルからハイレベルへの変化は、ハイレベルからローレベルへの変化と比べて遅い。この現象の原因は以下のとおりである。
【００２９】
ＮＭＯＳトランジスタ４１，４２は入力信号Sip，Sonにより直接に駆動されてオン状態／オフ状態の変化を生じるのに対して、ＰＭＯＳトランジスタ３１，３２はＮＭＯＳトランジスタ４１，４２のドレイン端子の電位の変化を受けてオン状態／オフ状態の変化を生じる。このことから、第１入力信号Sipのローレベルからハイレベルへの変化の際に、第１ＰＭＯＳトランジスタ３１および第１ＮＭＯＳトランジスタ４１の双方が同時にオン状態となる期間が存在する。この期間では、直列的に接続された第１ＰＭＯＳトランジスタ３１および第１ＮＭＯＳトランジスタ４１に貫通電流が流れる。この貫通電流は消費電力増大の要因となる。第１ＰＭＯＳトランジスタ３１のドレイン端子と第１ＮＭＯＳトランジスタ４１のドレイン端子との接続点（第２ノードＮ２）に寄生容量が存在することから、貫通電流が流れることにより寄生容量が充電され、これが速度向上を妨げる要因となる。第２入力信号Sinのローレベルからハイレベルへの変化の際にも、第２ＰＭＯＳトランジスタ３２および第２ＮＭＯＳトランジスタ４２の双方が同時にオン状態となる期間が存在するので、上記と同様の現象が生じる。
【００３０】
このように、第１比較例のレベルシフト回路１Ａは、消費電力が大きく速度の向上が困難であるという問題点を有している。このような問題点の解消を図る為の構成として、次に説明する第２比較例のレベルシフト回路１Ｂの構成が考えられる。
【００３１】
（第２比較例）
【００３２】
図２は、第２比較例のレベルシフト回路１Ｂの構成を示す図である。図１に示された第１比較例のレベルシフト回路１Ａの構成と比較すると、この図２に示される第２比較例のレベルシフト回路１Ｂは、第３ＮＭＯＳトランジスタ４３および第４ＮＭＯＳトランジスタ４４を更に備える点で相違する。
【００３３】
第３ＮＭＯＳトランジスタ４３は、第１基準電位Vddlが入力されるドレイン端子と、第２ノードＮ２に接続されたソース端子と、第２入力端子１２に接続されたゲート端子とを有する。第４ＮＭＯＳトランジスタ４４は、第１基準電位Vddlが入力されるドレイン端子と、第１ノードＮ１に接続されたソース端子と、第１入力端子１１に接続されたゲート端子とを有する。
【００３４】
このように構成される第２比較例のレベルシフト回路１Ｂでは、第１入力信号Sipがローレベルからハイレベルへ変化すると、第４ＮＭＯＳトランジスタ４４がオン状態となって、第１ノードＮ１すなわち第１出力端子２１に現れる第１出力信号Sopがハイレベルとなる。また、このとき、第１ＮＭＯＳトランジスタ４１がオン状態となって、第１ＰＭＯＳトランジスタ３１のドレイン端子の電位が低くなるとともに、第４ＮＭＯＳトランジスタ４４もオン状態となって、第１ＰＭＯＳトランジスタ３１のゲート端子の電位が高くなるので、第１ＰＭＯＳトランジスタ３１がオフ状態となり、第２ノードＮ２すなわち第２出力端子２２に現れる第１出力信号Sonがローレベルとなる。なお、第４ＮＭＯＳトランジスタ４４は、ソース端子の電位が高くなるに従って、ゲート端子とソース端子との間の電位が閾値電圧より低くなるので、やがてオフ状態になる。第２入力信号Sinがローレベルからハイレベルへ変化する際も同様である。
【００３５】
このように、第２比較例のレベルシフト回路１Ｂは、入力信号Sip，Sonにより直接に駆動されるＮＭＯＳトランジスタ４３，４４を備えることにより、直列的に接続された第１ＰＭＯＳトランジスタ３１および第１ＮＭＯＳトランジスタ４１の双方が同時にオン状態となる期間が短縮され、また、直列的に接続された第２ＰＭＯＳトランジスタ３２および第２ＮＭＯＳトランジスタ４２の双方が同時にオン状態となる期間が短縮される。したがって、第１比較例のレベルシフト回路１Ａと比較すると、第２比較例のレベルシフト回路１Ｂは、速度の向上が可能であり、また、消費電力の低減が可能である。
【００３６】
しかしながら、第２比較例のレベルシフト回路１Ｂの構成であっても消費電力低減および速度向上は充分ではない。以下に説明する実施形態のレベルシフト回路２Ａ〜２Ｅは更なる消費電力低減および速度向上が可能なものである。
【００３７】
（第１実施形態）
【００３８】
図３は、第１実施形態のレベルシフト回路２Ａの構成を示す図である。図２に示された第２比較例のレベルシフト回路１Ｂと比較すると、この図３に示される第１実施形態のレベルシフト回路２Ａは、第３ＮＭＯＳトランジスタ４３および第４ＮＭＯＳトランジスタ４４それぞれのドレイン端子に入力される電位の点で相違する。
【００３９】
すなわち、第２比較例のレベルシフト回路１Ｂでは、ＮＭＯＳトランジスタ４３，４４のドレイン端子に入力される電位は、入力端子１１，１２に接続される前段の回路３，４に供給される第１基準電位Vddlであった。これに対して、第１実施形態のレベルシフト回路２Ａでは、ＮＭＯＳトランジスタ４３，４４のドレイン端子に入力される電位は、出力端子２１，２２に接続される後段の回路に供給される第２基準電位Vddhである。
【００４０】
第１実施形態のレベルシフト回路２Ａは、第２比較例のレベルシフト回路１Ｂと略同様に動作をすることができる。ただし、第１実施形態のレベルシフト回路２Ａは、第１基準電位Vddlより高い第２基準電位VddhがＮＭＯＳトランジスタ４３，４４のドレイン端子に入力されるので、ＮＭＯＳトランジスタ４３，４４のオン状態時の電流量が多い。ＮＭＯＳトランジスタ４３，４４によって出力電圧を直接ハイレベルへドライブできると共に、ＰＭＯＳトランジスタ３１,３２のゲートを第２基準電位Vddhへドライブできるため、貫通電流を小さくすることができる。したがって、第２比較例のレベルシフト回路１Ｂと比べて、第１実施形態のレベルシフト回路２Ａは、更なる消費電力低減および速度向上が可能である。
【００４１】
（第２実施形態）
【００４２】
図４は、第２実施形態のレベルシフト回路２Ｂの構成を示す図である。図３に示された第１実施形態のレベルシフト回路２Ａと比較すると、この図４に示される第２実施形態のレベルシフト回路２Ｂは、第１バッファ回路５０Ｂおよび第２バッファ回路６０Ｂを更に備える点で相違する。
【００４３】
第１バッファ回路５０Ｂは、第１ノードＮ１に現れる第１出力信号Sopを論理反転した信号Sop#を第１出力端子２１から出力する。第１バッファ回路５０Ｂは、第２基準電位Vddhと第３基準電位Vssとの間に直列的に順に接続されたＰＭＯＳトランジスタ５１およびＮＭＯＳトランジスタ５３を含む。ＰＭＯＳトランジスタ５１およびＮＭＯＳトランジスタ５３それぞれのドレイン端子は第１出力端子２１に接続されている。ＰＭＯＳトランジスタ５１のゲート端子に第１ノードＮ１が接続されている。また、ＮＭＯＳトランジスタ５３のゲート端子に第１入力信号Sipが入力される。
【００４４】
第２バッファ回路６０Ｂは、第２ノードＮ２に現れる第２出力信号Sonを論理反転した信号Son#を第２出力端子２２から出力する。第２バッファ回路６０Ｂは、第２基準電位Vddhと第３基準電位Vssとの間に直列的に順に接続されたＰＭＯＳトランジスタ６１およびＮＭＯＳトランジスタ６３を含む。ＰＭＯＳトランジスタ６１およびＮＭＯＳトランジスタ６３それぞれのドレイン端子は第２出力端子２２に接続されている。ＰＭＯＳトランジスタ６１のゲート端子に第２ノードＮ２が接続されている。また、ＮＭＯＳトランジスタ６３のゲート端子に第２入力信号Sinが入力される。
【００４５】
本実施形態では、第１バッファ回路５０Ｂは実質的にインバータ回路の機能を有する。ただし、ＰＭＯＳトランジスタ５１のゲート端子に第１ノードＮ１の第１出力信号Sopが入力されるのに対して、ＮＭＯＳトランジスタ５３のゲート端子に第１入力信号Sipが直接に入力される。これにより、第１バッファ回路５０Ｂの出力を高速に変化させることができる。第２バッファ回路６０Ｂについても同様である。
【００４６】
また、ＰＭＯＳトランジスタ５１およびＮＭＯＳトランジスタ５３それぞれのゲート端子が第１ノードＮ１に接続される場合（すなわち、通常のインバータ回路の構成の場合）と比較して、本実施形態では、第１ノードＮ１に接続されるトランジスタの個数が少なくなるので、第１ノードＮ１の第１出力信号Sopを高速に変化させることができる。第２バッファ回路６０Ｂについても同様である。
【００４７】
（第３実施形態）
【００４８】
図５は、第３実施形態のレベルシフト回路２Ｃの構成を示す図である。図４に示された第２実施形態のレベルシフト回路２Ｂと比較すると、この図５に示される第３実施形態のレベルシフト回路２Ｃは、第１バッファ回路５０Ｂに替えて第１バッファ回路５０Ｃを備える点で相違し、また、第２バッファ回路６０Ｂに替えて第２バッファ回路６０Ｃを備える点で相違する。
【００４９】
第１バッファ回路５０Ｃは、第１ノードＮ１に現れる第１出力信号Sopを論理反転した信号Sop#を第１出力端子２１から出力する。第１バッファ回路５０Ｃは、第２基準電位Vddhと第３基準電位Vssとの間に直列的に順に接続されたＰＭＯＳトランジスタ５１，ＰＭＯＳトランジスタ５２およびＮＭＯＳトランジスタ５３を含む。ＰＭＯＳトランジスタ５２およびＮＭＯＳトランジスタ５３それぞれのドレイン端子は第１出力端子２１に接続されている。ＰＭＯＳトランジスタ５１のゲート端子に第１ノードＮ１が接続されている。ＰＭＯＳトランジスタ５２のゲート端子に第１入力信号Sipが入力される。また、ＮＭＯＳトランジスタ５３のゲート端子に第１入力信号Sipが入力される。
【００５０】
第２バッファ回路６０Ｃは、第２ノードＮ２に現れる第２出力信号Sonを論理反転した信号Son#を第２出力端子２２から出力する。第２バッファ回路６０Ｃは、第２基準電位Vddhと第３基準電位Vssとの間に直列的に順に接続されたＰＭＯＳトランジスタ６１，ＰＭＯＳトランジスタ６２およびＮＭＯＳトランジスタ６３を含む。ＰＭＯＳトランジスタ６２およびＮＭＯＳトランジスタ６３それぞれのドレイン端子は第２出力端子２２に接続されている。ＰＭＯＳトランジスタ６１のゲート端子に第２ノードＮ２が接続されている。ＰＭＯＳトランジスタ６２のゲート端子に第２入力信号Sinが入力される。また、ＮＭＯＳトランジスタ６３のゲート端子に第２入力信号Sinが入力される。
【００５１】
第２実施形態における第１バッファ回路５０Ｂと同様に、本実施形態でも第１バッファ回路５０Ｃは実質的にインバータ回路の機能を有する。ただし、第２実施形態における第１バッファ回路５０Ｂと比較すると、本実施形態における第１バッファ回路５０Ｃは、ＰＭＯＳトランジスタ５１と第１出力端子２１との間にＰＭＯＳトランジスタ５２が設けられ、ＰＭＯＳトランジスタ５２およびＮＭＯＳトランジスタ５３それぞれのゲート端子に第１入力信号Sipが直接に入力される。
【００５２】
第２実施形態における第２バッファ回路６０Ｂと同様に、本実施形態でも第２バッファ回路６０Ｃは実質的にインバータ回路の機能を有する。ただし、第２実施形態における第２バッファ回路６０Ｂと比較すると、本実施形態における第２バッファ回路６０Ｃは、ＰＭＯＳトランジスタ６１と第２出力端子２２との間にＰＭＯＳトランジスタ６２が設けられ、ＰＭＯＳトランジスタ６２およびＮＭＯＳトランジスタ６３それぞれのゲート端子に第２入力信号Sinが直接に入力される。
【００５３】
第２実施形態では、第１ノードＮ１の第１出力信号Sopのレベル遷移が遅い場合にＰＭＯＳトランジスタ５１の状態遷移が遅く、その一方でＮＭＯＳトランジスタ５３の状態遷移が早いので、第１バッファ回路５０Ｂに貫通電流が発生する。これに対して、本実施形態では、第１入力信号Sipが直接にゲート端子に入力されるＰＭＯＳトランジスタ５２が挿入されていることにより、第１バッファ回路５０Ｃの貫通電流を抑制することができ、第１バッファ回路５０Ｃの出力値を高速に変化させることができる。第２バッファ回路６０Ｃについても同様である。
【００５４】
（第４実施形態）
【００５５】
図６は、第４実施形態のレベルシフト回路２Ｄの構成を示す図である。図５に示された第３実施形態のレベルシフト回路２Ｃと比較すると、この図６に示される第４実施形態のレベルシフト回路２Ｄは、第１バッファ回路５０Ｃに替えて第１バッファ回路５０Ｄを備える点で相違し、また、第２バッファ回路６０Ｃに替えて第２バッファ回路６０Ｄを備える点で相違する。
【００５６】
第３実施形態における第１バッファ回路５０Ｃと比較すると、本実施形態における第１バッファ回路５０Ｄは、ＰＭＯＳトランジスタ５１およびＰＭＯＳトランジスタ５２の配置が逆になっている点で相違する。第３実施形態における第２バッファ回路６０Ｃと比較すると、本実施形態における第２バッファ回路６０Ｄは、ＰＭＯＳトランジスタ６１およびＰＭＯＳトランジスタ６２の配置が逆になっている点で相違する。
【００５７】
本実施形態のレベルシフト回路２Ｄは、第３実施形態の場合と同様に動作する。ただし、本実施形態では、第１バッファ回路５０Ｄにおいて、ＰＭＯＳトランジスタ５１およびＰＭＯＳトランジスタ５２のうち第２基準電位Vddh側にあるＰＭＯＳトランジスタ５２のゲート電位が早く確定し、第１ノードＮ１に接続されるＰＭＯＳトランジスタ５１は第１出力端子２１に近いので、第１バッファ回路５０Ｄの出力値を高速に変化させることができる。第２バッファ回路６０Ｄについても同様である。
【００５８】
（第５実施形態）
【００５９】
図７は、第５実施形態のレベルシフト回路２Ｅの構成を示す図である。図６に示された第４実施形態のレベルシフト回路２Ｄと比較すると、この図７に示される第５実施形態のレベルシフト回路２Ｅは、第１遅延回路７０および第２遅延回路８０を更に備える点で相違する。本実施形態における第１バッファ回路５０Ｅは、第４実施形態における第１バッファ回路５０Ｄと同じ構成を有する。本実施形態における第２バッファ回路６０Ｅは、第４実施形態における第２バッファ回路６０Ｄと同じ構成を有する。
【００６０】
第１遅延回路７０は、第１ＮＭＯＳトランジスタ４１のゲート端子に入力される第１入力信号Sipに対し、第１バッファ回路５０Ｅに入力される第１入力信号Sipに遅延を与える。第２遅延回路８０は、第２ＮＭＯＳトランジスタ４２のゲート端子に入力される第２入力信号Sinに対し、第２バッファ回路６０Ｅに入力される第２入力信号Sinに遅延を与える。
【００６１】
第４実施形態では、バッファ回路５０Ｄ，６０Ｄに入力される入力信号Sip，Sinのレベル遷移が早すぎる場合があるが、本実施形態では、遅延回路７０，８０が設けられていることにより、バッファ回路５０Ｅ，６０Ｅに入力される入力信号Sip，Sinのレベル遷移のタイミングが最適化される。
【００６２】
（変形例）
【００６３】
本発明は、上記実施形態に限定されるものではなく、種々の変形が可能である。例えば、第２〜第５の実施形態において第１バッファ回路および第２バッファ回路の双方が設けられたが、レベルシフト回路の後段に接続される回路の構成によっては、第１バッファ回路および第２バッファ回路のうち何れか一方のみが設けられてもよい。また、第５実施形態において設けられた遅延回路７０，８０は、第２〜第４の実施形態においても設けられてもよい。
【符号の説明】
【００６４】
１Ａ，１Ｂ，２Ａ〜２Ｅ…レベルシフト回路、３…第１入力回路、４…第２入力回路、１１…第１入力端子、１２…第２入力端子、２１…第１出力端子、２２…第２出力端子、３１…第１ＰＭＯＳトランジスタ、３２…第２ＰＭＯＳトランジスタ、４１…第１ＮＭＯＳトランジスタ、４２…第２ＮＭＯＳトランジスタ、４３…第３ＮＭＯＳトランジスタ、４４…第４ＮＭＯＳトランジスタ、５０Ｂ〜５０Ｅ…第１バッファ回路、６０Ｂ〜６０Ｅ…第２バッファ回路、７０…第１遅延回路、８０…第２遅延回路、Ｎ１…第１ノード、Ｎ２…第２ノード。
【技術分野】
【０００１】
本発明は、レベルシフト回路に関するものである。
【背景技術】
【０００２】
レベルシフト回路は、低い電圧で信号処理する系と、高い電圧で信号処理する系と、のバイパス的役割を果たす。このレベルシフト回路は半導体集積回路の信号処理系で用いられその省電力化に寄与している。レベルシフト回路は、一般に、第１基準電位Vddlおよび第３基準電位Vssが供給されて動作する回路から出力された互いに相補的な第１入力信号および第２入力信号を入力し、これら第１入力信号および第２入力信号のハイレベルの電圧値より大きいハイレベルの電圧値を有する互いに相補的な第１出力信号および第２出力信号を生成して、これら第１出力信号および第２出力信号の双方または何れか一方を、第２基準電位Vddhおよび第３基準電位Vssが供給されて動作する回路へ出力するものである。ただし、Vddh＞Vddl＞Vss である。
【０００３】
ここで、第１入力信号および第２入力信号のうち一方がハイレベルであるとき、他方はローレベルである。同様に、第１出力信号および第２出力信号のうち一方がハイレベルであるとき、他方はローレベルである。第１出力信号および第２出力信号のハイレベル／ローレベルの変化は、第１入力信号および第２入力信号のハイレベル／ローレベルの変化と同様のものとなる。
【０００４】
例えば、ＣＰＵのコアが１.８Ｖの電源電圧で駆動され、このＣＰＵに対する周辺回路が３.３Ｖの電源電圧で駆動される場合に、レベルシフト回路は、ＣＰＵコアから出力される信号のハイレベルの電圧値を１.８Ｖから３.３Ｖへ変換して、そのレベル変換後の信号を周辺回路へ出力する。
【０００５】
このようなレベルシフト回路として特許文献１に開示されたものが知られている。この文献に開示されたレベルシフト回路は、基本的な構成として、第１ＰＭＯＳトランジスタ，第２ＰＭＯＳトランジスタ，第１ＮＭＯＳトランジスタおよび第２ＮＭＯＳトランジスタを備えている。第１ＰＭＯＳトランジスタおよび第１ＮＭＯＳトランジスタは第２基準電位Vddhと第３基準電位Vssとの間に直列的に順に接続されて設けられており、第１ＰＭＯＳトランジスタのドレイン端子と第１ＮＭＯＳトランジスタのドレイン端子とが互いに接続されて当該接続点が第２出力端子とされ、この第２出力端子から第２出力信号が出力される。また、第２ＰＭＯＳトランジスタおよび第２ＮＭＯＳトランジスタは第２基準電位Vddhと第３基準電位Vssとの間に直列的に順に接続されて設けられており、第２ＰＭＯＳトランジスタのドレイン端子と第２ＮＭＯＳトランジスタのドレイン端子とが互いに接続されて当該接続点が第１出力端子とされ、この第１出力端子から第１出力信号が出力される。
【０００６】
また、特許文献１に開示されたレベルシフト回路は、上記の基本的な構成に加えて第３ＮＭＯＳトランジスタおよび第４ＮＭＯＳトランジスタを備えている。第３ＮＭＯＳトランジスタは第１基準電位Vddlと第２出力端子との間に設けられ、また、第４ＮＭＯＳトランジスタは第１基準電位Vddlと第１出力端子との間に設けられている。特許文献１に開示されたレベルシフト回路は、これら第３ＮＭＯＳトランジスタおよび第４ＮＭＯＳトランジスタを備えることにより、消費電力低減および速度向上を図るものである。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平１１−１３６１２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、基本的な構成に加えて上記のような第３ＮＭＯＳトランジスタおよび第４ＮＭＯＳトランジスタを備えるレベルシフト回路は、必ずしも期待したような消費電力低減および速度向上が可能ではないことを、本発明者は見出した。
【０００９】
本発明は、このような本発明者の知見に基づいて上記問題点を解消する為になされたものであり、更なる消費電力低減および速度向上が可能なレベルシフト回路を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明のレベルシフト回路は、第１基準電位Vddlおよび第３基準電位Vssが供給されて動作する回路から出力された互いに相補的な第１入力信号および第２入力信号を入力し、これら第１入力信号および第２入力信号のハイレベルの電圧値より大きいハイレベルの電圧値を有する互いに相補的な第１出力信号および第２出力信号を生成して、これら第１出力信号および第２出力信号の双方または何れか一方を、第２基準電位Vddhおよび第３基準電位Vssが供給されて動作する回路へ出力するレベルシフト回路である。ただし、Vddh＞Vddl＞Vss である。
【００１１】
本発明のレベルシフト回路は、(1) 第１入力信号が入力される第１入力端子と、(2) 第２入力信号が入力される第２入力端子と、(3) 第１出力信号が現れる第１ノードと、(4) 第２出力信号が現れる第２ノードと、(5) 第２基準電位Vddhが入力されるソース端子と、第２ノードに接続されたドレイン端子と、第１ノードに接続されたゲート端子とを有する第１ＰＭＯＳトランジスタと、(6) 第２基準電位Vddhが入力されるソース端子と、第１ノードに接続されたドレイン端子と、第２ノードに接続されたゲート端子とを有する第２ＰＭＯＳトランジスタと、(7) 第３基準電位Vssが入力されるソース端子と、第２ノードに接続されたドレイン端子と、第１入力端子に接続されたゲート端子とを有する第１ＮＭＯＳトランジスタと、(8) 第３基準電位Vssが入力されるソース端子と、第１ノードに接続されたドレイン端子と、第２入力端子に接続されたゲート端子とを有する第２ＮＭＯＳトランジスタと、(9) 第２基準電位Vddhが入力されるドレイン端子と、第２ノードに接続されたソース端子と、第２入力端子に接続されたゲート端子とを有する第３ＮＭＯＳトランジスタと、(10)第２基準電位Vddhが入力されるドレイン端子と、第１ノードに接続されたソース端子と、第１入力端子に接続されたゲート端子とを有する第４ＮＭＯＳトランジスタと、を備えることを特徴とする。
【００１２】
本発明のレベルシフト回路は、第１ノードに現れる第１出力信号を論理反転した信号を出力端子から出力する第１バッファ回路を更に備えていてもよい。第１バッファ回路は、第２基準電位Vddhと第３基準電位Vssとの間に直列的に順に接続されたバッファ用ＰＭＯＳトランジスタおよびバッファ用ＮＭＯＳトランジスタを含み、バッファ用ＰＭＯＳトランジスタおよびバッファ用ＮＭＯＳトランジスタそれぞれのドレイン端子が出力端子に接続され、バッファ用ＰＭＯＳトランジスタのゲート端子に第１ノードが接続され、バッファ用ＮＭＯＳトランジスタのゲート端子に第１入力信号が入力されるのが好適である。或いは、第１バッファ回路は、第２基準電位Vddhと第３基準電位Vssとの間に直列的に順に接続されたバッファ用第１ＰＭＯＳトランジスタ，バッファ用第２ＰＭＯＳトランジスタおよびバッファ用ＮＭＯＳトランジスタを含み、バッファ用第２ＰＭＯＳトランジスタおよびバッファ用ＮＭＯＳトランジスタそれぞれのドレイン端子が出力端子に接続され、バッファ用第１ＰＭＯＳトランジスタおよびバッファ用第２ＰＭＯＳトランジスタのうち何れか一方のゲート端子に第１ノードが接続されるとともに他方のゲート端子に第１入力信号が入力され、バッファ用ＮＭＯＳトランジスタのゲート端子に第１入力信号が入力されるのも好適である。この場合、本発明のレベルシフト回路は、第１ＮＭＯＳトランジスタのゲート端子に入力される第１入力信号に対し、第１バッファ回路に入力される第１入力信号に遅延を与える第１遅延回路を更に備えるのも好適である。
【００１３】
本発明のレベルシフト回路は、第２ノードに現れる第２出力信号を論理反転した信号を出力端子から出力する第２バッファ回路を更に備えていてもよい。第２バッファ回路は、第２基準電位Vddhと第３基準電位Vssとの間に直列的に順に接続されたバッファ用ＰＭＯＳトランジスタおよびバッファ用ＮＭＯＳトランジスタを含み、バッファ用ＰＭＯＳトランジスタおよびバッファ用ＮＭＯＳトランジスタそれぞれのドレイン端子が出力端子に接続され、バッファ用ＰＭＯＳトランジスタのゲート端子に第２ノードが接続され、バッファ用ＮＭＯＳトランジスタのゲート端子に第２入力信号が入力されるのが好適である。或いは、第２バッファ回路は、第２基準電位Vddhと第３基準電位Vssとの間に直列的に順に接続されたバッファ用第１ＰＭＯＳトランジスタ，バッファ用第２ＰＭＯＳトランジスタおよびバッファ用ＮＭＯＳトランジスタを含み、バッファ用第２ＰＭＯＳトランジスタおよびバッファ用ＮＭＯＳトランジスタそれぞれのドレイン端子が出力端子に接続され、バッファ用第１ＰＭＯＳトランジスタおよびバッファ用第２ＰＭＯＳトランジスタのうち何れか一方のゲート端子に第２ノードが接続されるとともに他方のゲート端子に第２入力信号が入力され、バッファ用ＮＭＯＳトランジスタのゲート端子に第２入力信号が入力されるのも好適である。この場合、本発明のレベルシフト回路は、第２ＮＭＯＳトランジスタのゲート端子に入力される第２入力信号に対し、第２バッファ回路に入力される第２入力信号に遅延を与える第２遅延回路を更に備えるのも好適である。
【発明の効果】
【００１４】
本発明のレベルシフト回路は消費電力低減および速度向上が可能となる。
【図面の簡単な説明】
【００１５】
【図１】第１比較例のレベルシフト回路１Ａの構成を示す図である。
【図２】第２比較例のレベルシフト回路１Ｂの構成を示す図である。
【図３】第１実施形態のレベルシフト回路２Ａの構成を示す図である。
【図４】第２実施形態のレベルシフト回路２Ｂの構成を示す図である。
【図５】第３実施形態のレベルシフト回路２Ｃの構成を示す図である。
【図６】第４実施形態のレベルシフト回路２Ｄの構成を示す図である。
【図７】第５実施形態のレベルシフト回路２Ｅの構成を示す図である。
【発明を実施するための形態】
【００１６】
以下、添付図面を参照して、本発明を実施するための形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。また、初めに比較例のレベルシフト回路について説明した後に、実施形態のレベルシフト回路について説明する。
【００１７】
（第１比較例）
【００１８】
図１は、第１比較例のレベルシフト回路１Ａの構成を示す図である。この図には、レベルシフト回路１Ａの他に、第１基準電位Vddlおよび第３基準電位Vssが供給されて動作する第１入力回路３および第２入力回路４も示されている。レベルシフト回路１Ａは、第１入力端子１１、第２入力端子１２、第１出力端子２１、第２出力端子２２、第１ＰＭＯＳトランジスタ３１、第２ＰＭＯＳトランジスタ３２、第１ＮＭＯＳトランジスタ４１および第２ＮＭＯＳトランジスタ４２を備える。
【００１９】
レベルシフト回路１Ａは、第１基準電位Vddlおよび第３基準電位Vssが供給されて動作する回路３，４から出力された互いに相補的な第１入力信号Sipおよび第２入力信号Sinを入力端子１１，１２に入力する。レベルシフト回路１Ａは、これら第１入力信号Sipおよび第２入力信号Sinのハイレベルの電圧値より大きいハイレベルの電圧値を有する互いに相補的な第１出力信号Sopおよび第２出力信号Sonを生成する。
【００２０】
そして、レベルシフト回路１Ａは、これら第１出力信号Sopおよび第２出力信号Sonの双方または何れか一方を、第２基準電位Vddhおよび第３基準電位Vssが供給されて動作する回路へ出力端子２１，２２から出力する。第１出力信号Sopおよび第２出力信号Sonのローレベルの電圧値は、第１入力信号Sipおよび第２入力信号Sinのローレベルの電圧値と等しい。ただし、Vddh＞Vddl＞Vss である。
【００２１】
第１入力端子１１は、第１入力回路３から出力された第１入力信号Sipを入力する。第２入力端子１２は、第２入力回路４から出力された第２入力信号Sinを入力する。第１入力信号Sipおよび第２入力信号Sinは、互いに相補的な関係にあり、一方がハイレベルであるとき、他方がローレベルである。
【００２２】
第１出力端子２１は第１出力信号Sopを出力する。第２出力端子２２は第２出力信号Sonを入力する。第１出力信号Sopおよび第２出力信号Sonは、互いに相補的な関係にあり、一方がハイレベルであるとき、他方がローレベルである。
【００２３】
第１ＰＭＯＳトランジスタ３１は、第２基準電位Vddhが入力されるソース端子と、第２ノードＮ２に接続されたドレイン端子と、第１ノードＮ１に接続されたゲート端子とを有する。第２ＰＭＯＳトランジスタ３２は、第２基準電位Vddhが入力されるソース端子と、第１ノードＮ１に接続されたドレイン端子と、第２ノードＮ２に接続されたゲート端子とを有する。
【００２４】
第１ＮＭＯＳトランジスタ４１は、第３基準電位Vssが入力されるソース端子と、第２ノードＮ２に接続されたドレイン端子と、第１入力端子１１に接続されたゲート端子とを有する。第２ＮＭＯＳトランジスタ４２は、第３基準電位Vssが入力されるソース端子と、第１ノードＮ１に接続されたドレイン端子と、第２入力端子１２に接続されたゲート端子とを有する。
【００２５】
第１ノードＮ１には第１出力信号Sopが現れ、この第１ノードＮ１に第１出力端子２１が接続されている。第２ノードＮ２には第２出力信号Sonが現れ、この第２ノードＮ２に第２出力端子２２が接続されている。すなわち、第１出力端子２１は第１出力信号Sopを出力することができ、第２出力端子２２は第２出力信号Sonを出力することができる。
【００２６】
このように構成される第１比較例のレベルシフト回路１Ａでは、第１入力端子１１に入力される第１入力信号Sipがハイレベル（Vddl）であって、第２入力端子１２に入力される第２入力信号Sinがローレベル（Vss）であるとき、第１ＮＭＯＳトランジスタ４１はオン状態であり、第２ＮＭＯＳトランジスタ４２はオフ状態である。さらに、このとき、第１ＰＭＯＳトランジスタ３１はオフ状態であり、第２ＰＭＯＳトランジスタ３２はオン状態である。したがって、このとき、第１出力端子２１から出力される第１出力信号Sopはハイレベル（Vddh）であり、第２出力端子２２から出力される第２出力信号Sonはローレベル（Vss）である。
【００２７】
逆に、第１入力端子１１に入力される第１入力信号Sipがローレベル（Vss）であって、第２入力端子１２に入力される第２入力信号Sinがハイレベル（Vddl）であるとき、第１ＮＭＯＳトランジスタ４１はオフ状態であり、第２ＮＭＯＳトランジスタ４２はオン状態である。さらに、このとき、第１ＰＭＯＳトランジスタ３１はオン状態であり、第２ＰＭＯＳトランジスタ３２はオフ状態である。したがって、このとき、第１出力端子２１から出力される第１出力信号Sopはローレベル（Vss）であり、第２出力端子２２から出力される第２出力信号Sonはハイレベル（Vddh）である。
【００２８】
ただし、第１出力信号Sopおよび第２出力信号Sonのハイレベル／ローレベルの変化のタイミングは、第１入力信号Sipおよび第２入力信号Sinのハイレベル／ローレベルの変化のタイミングより遅れる。また、第１出力信号Sopおよび第２出力信号Sonそれぞれのローレベルからハイレベルへの変化は、ハイレベルからローレベルへの変化と比べて遅い。この現象の原因は以下のとおりである。
【００２９】
ＮＭＯＳトランジスタ４１，４２は入力信号Sip，Sonにより直接に駆動されてオン状態／オフ状態の変化を生じるのに対して、ＰＭＯＳトランジスタ３１，３２はＮＭＯＳトランジスタ４１，４２のドレイン端子の電位の変化を受けてオン状態／オフ状態の変化を生じる。このことから、第１入力信号Sipのローレベルからハイレベルへの変化の際に、第１ＰＭＯＳトランジスタ３１および第１ＮＭＯＳトランジスタ４１の双方が同時にオン状態となる期間が存在する。この期間では、直列的に接続された第１ＰＭＯＳトランジスタ３１および第１ＮＭＯＳトランジスタ４１に貫通電流が流れる。この貫通電流は消費電力増大の要因となる。第１ＰＭＯＳトランジスタ３１のドレイン端子と第１ＮＭＯＳトランジスタ４１のドレイン端子との接続点（第２ノードＮ２）に寄生容量が存在することから、貫通電流が流れることにより寄生容量が充電され、これが速度向上を妨げる要因となる。第２入力信号Sinのローレベルからハイレベルへの変化の際にも、第２ＰＭＯＳトランジスタ３２および第２ＮＭＯＳトランジスタ４２の双方が同時にオン状態となる期間が存在するので、上記と同様の現象が生じる。
【００３０】
このように、第１比較例のレベルシフト回路１Ａは、消費電力が大きく速度の向上が困難であるという問題点を有している。このような問題点の解消を図る為の構成として、次に説明する第２比較例のレベルシフト回路１Ｂの構成が考えられる。
【００３１】
（第２比較例）
【００３２】
図２は、第２比較例のレベルシフト回路１Ｂの構成を示す図である。図１に示された第１比較例のレベルシフト回路１Ａの構成と比較すると、この図２に示される第２比較例のレベルシフト回路１Ｂは、第３ＮＭＯＳトランジスタ４３および第４ＮＭＯＳトランジスタ４４を更に備える点で相違する。
【００３３】
第３ＮＭＯＳトランジスタ４３は、第１基準電位Vddlが入力されるドレイン端子と、第２ノードＮ２に接続されたソース端子と、第２入力端子１２に接続されたゲート端子とを有する。第４ＮＭＯＳトランジスタ４４は、第１基準電位Vddlが入力されるドレイン端子と、第１ノードＮ１に接続されたソース端子と、第１入力端子１１に接続されたゲート端子とを有する。
【００３４】
このように構成される第２比較例のレベルシフト回路１Ｂでは、第１入力信号Sipがローレベルからハイレベルへ変化すると、第４ＮＭＯＳトランジスタ４４がオン状態となって、第１ノードＮ１すなわち第１出力端子２１に現れる第１出力信号Sopがハイレベルとなる。また、このとき、第１ＮＭＯＳトランジスタ４１がオン状態となって、第１ＰＭＯＳトランジスタ３１のドレイン端子の電位が低くなるとともに、第４ＮＭＯＳトランジスタ４４もオン状態となって、第１ＰＭＯＳトランジスタ３１のゲート端子の電位が高くなるので、第１ＰＭＯＳトランジスタ３１がオフ状態となり、第２ノードＮ２すなわち第２出力端子２２に現れる第１出力信号Sonがローレベルとなる。なお、第４ＮＭＯＳトランジスタ４４は、ソース端子の電位が高くなるに従って、ゲート端子とソース端子との間の電位が閾値電圧より低くなるので、やがてオフ状態になる。第２入力信号Sinがローレベルからハイレベルへ変化する際も同様である。
【００３５】
このように、第２比較例のレベルシフト回路１Ｂは、入力信号Sip，Sonにより直接に駆動されるＮＭＯＳトランジスタ４３，４４を備えることにより、直列的に接続された第１ＰＭＯＳトランジスタ３１および第１ＮＭＯＳトランジスタ４１の双方が同時にオン状態となる期間が短縮され、また、直列的に接続された第２ＰＭＯＳトランジスタ３２および第２ＮＭＯＳトランジスタ４２の双方が同時にオン状態となる期間が短縮される。したがって、第１比較例のレベルシフト回路１Ａと比較すると、第２比較例のレベルシフト回路１Ｂは、速度の向上が可能であり、また、消費電力の低減が可能である。
【００３６】
しかしながら、第２比較例のレベルシフト回路１Ｂの構成であっても消費電力低減および速度向上は充分ではない。以下に説明する実施形態のレベルシフト回路２Ａ〜２Ｅは更なる消費電力低減および速度向上が可能なものである。
【００３７】
（第１実施形態）
【００３８】
図３は、第１実施形態のレベルシフト回路２Ａの構成を示す図である。図２に示された第２比較例のレベルシフト回路１Ｂと比較すると、この図３に示される第１実施形態のレベルシフト回路２Ａは、第３ＮＭＯＳトランジスタ４３および第４ＮＭＯＳトランジスタ４４それぞれのドレイン端子に入力される電位の点で相違する。
【００３９】
すなわち、第２比較例のレベルシフト回路１Ｂでは、ＮＭＯＳトランジスタ４３，４４のドレイン端子に入力される電位は、入力端子１１，１２に接続される前段の回路３，４に供給される第１基準電位Vddlであった。これに対して、第１実施形態のレベルシフト回路２Ａでは、ＮＭＯＳトランジスタ４３，４４のドレイン端子に入力される電位は、出力端子２１，２２に接続される後段の回路に供給される第２基準電位Vddhである。
【００４０】
第１実施形態のレベルシフト回路２Ａは、第２比較例のレベルシフト回路１Ｂと略同様に動作をすることができる。ただし、第１実施形態のレベルシフト回路２Ａは、第１基準電位Vddlより高い第２基準電位VddhがＮＭＯＳトランジスタ４３，４４のドレイン端子に入力されるので、ＮＭＯＳトランジスタ４３，４４のオン状態時の電流量が多い。ＮＭＯＳトランジスタ４３，４４によって出力電圧を直接ハイレベルへドライブできると共に、ＰＭＯＳトランジスタ３１,３２のゲートを第２基準電位Vddhへドライブできるため、貫通電流を小さくすることができる。したがって、第２比較例のレベルシフト回路１Ｂと比べて、第１実施形態のレベルシフト回路２Ａは、更なる消費電力低減および速度向上が可能である。
【００４１】
（第２実施形態）
【００４２】
図４は、第２実施形態のレベルシフト回路２Ｂの構成を示す図である。図３に示された第１実施形態のレベルシフト回路２Ａと比較すると、この図４に示される第２実施形態のレベルシフト回路２Ｂは、第１バッファ回路５０Ｂおよび第２バッファ回路６０Ｂを更に備える点で相違する。
【００４３】
第１バッファ回路５０Ｂは、第１ノードＮ１に現れる第１出力信号Sopを論理反転した信号Sop#を第１出力端子２１から出力する。第１バッファ回路５０Ｂは、第２基準電位Vddhと第３基準電位Vssとの間に直列的に順に接続されたＰＭＯＳトランジスタ５１およびＮＭＯＳトランジスタ５３を含む。ＰＭＯＳトランジスタ５１およびＮＭＯＳトランジスタ５３それぞれのドレイン端子は第１出力端子２１に接続されている。ＰＭＯＳトランジスタ５１のゲート端子に第１ノードＮ１が接続されている。また、ＮＭＯＳトランジスタ５３のゲート端子に第１入力信号Sipが入力される。
【００４４】
第２バッファ回路６０Ｂは、第２ノードＮ２に現れる第２出力信号Sonを論理反転した信号Son#を第２出力端子２２から出力する。第２バッファ回路６０Ｂは、第２基準電位Vddhと第３基準電位Vssとの間に直列的に順に接続されたＰＭＯＳトランジスタ６１およびＮＭＯＳトランジスタ６３を含む。ＰＭＯＳトランジスタ６１およびＮＭＯＳトランジスタ６３それぞれのドレイン端子は第２出力端子２２に接続されている。ＰＭＯＳトランジスタ６１のゲート端子に第２ノードＮ２が接続されている。また、ＮＭＯＳトランジスタ６３のゲート端子に第２入力信号Sinが入力される。
【００４５】
本実施形態では、第１バッファ回路５０Ｂは実質的にインバータ回路の機能を有する。ただし、ＰＭＯＳトランジスタ５１のゲート端子に第１ノードＮ１の第１出力信号Sopが入力されるのに対して、ＮＭＯＳトランジスタ５３のゲート端子に第１入力信号Sipが直接に入力される。これにより、第１バッファ回路５０Ｂの出力を高速に変化させることができる。第２バッファ回路６０Ｂについても同様である。
【００４６】
また、ＰＭＯＳトランジスタ５１およびＮＭＯＳトランジスタ５３それぞれのゲート端子が第１ノードＮ１に接続される場合（すなわち、通常のインバータ回路の構成の場合）と比較して、本実施形態では、第１ノードＮ１に接続されるトランジスタの個数が少なくなるので、第１ノードＮ１の第１出力信号Sopを高速に変化させることができる。第２バッファ回路６０Ｂについても同様である。
【００４７】
（第３実施形態）
【００４８】
図５は、第３実施形態のレベルシフト回路２Ｃの構成を示す図である。図４に示された第２実施形態のレベルシフト回路２Ｂと比較すると、この図５に示される第３実施形態のレベルシフト回路２Ｃは、第１バッファ回路５０Ｂに替えて第１バッファ回路５０Ｃを備える点で相違し、また、第２バッファ回路６０Ｂに替えて第２バッファ回路６０Ｃを備える点で相違する。
【００４９】
第１バッファ回路５０Ｃは、第１ノードＮ１に現れる第１出力信号Sopを論理反転した信号Sop#を第１出力端子２１から出力する。第１バッファ回路５０Ｃは、第２基準電位Vddhと第３基準電位Vssとの間に直列的に順に接続されたＰＭＯＳトランジスタ５１，ＰＭＯＳトランジスタ５２およびＮＭＯＳトランジスタ５３を含む。ＰＭＯＳトランジスタ５２およびＮＭＯＳトランジスタ５３それぞれのドレイン端子は第１出力端子２１に接続されている。ＰＭＯＳトランジスタ５１のゲート端子に第１ノードＮ１が接続されている。ＰＭＯＳトランジスタ５２のゲート端子に第１入力信号Sipが入力される。また、ＮＭＯＳトランジスタ５３のゲート端子に第１入力信号Sipが入力される。
【００５０】
第２バッファ回路６０Ｃは、第２ノードＮ２に現れる第２出力信号Sonを論理反転した信号Son#を第２出力端子２２から出力する。第２バッファ回路６０Ｃは、第２基準電位Vddhと第３基準電位Vssとの間に直列的に順に接続されたＰＭＯＳトランジスタ６１，ＰＭＯＳトランジスタ６２およびＮＭＯＳトランジスタ６３を含む。ＰＭＯＳトランジスタ６２およびＮＭＯＳトランジスタ６３それぞれのドレイン端子は第２出力端子２２に接続されている。ＰＭＯＳトランジスタ６１のゲート端子に第２ノードＮ２が接続されている。ＰＭＯＳトランジスタ６２のゲート端子に第２入力信号Sinが入力される。また、ＮＭＯＳトランジスタ６３のゲート端子に第２入力信号Sinが入力される。
【００５１】
第２実施形態における第１バッファ回路５０Ｂと同様に、本実施形態でも第１バッファ回路５０Ｃは実質的にインバータ回路の機能を有する。ただし、第２実施形態における第１バッファ回路５０Ｂと比較すると、本実施形態における第１バッファ回路５０Ｃは、ＰＭＯＳトランジスタ５１と第１出力端子２１との間にＰＭＯＳトランジスタ５２が設けられ、ＰＭＯＳトランジスタ５２およびＮＭＯＳトランジスタ５３それぞれのゲート端子に第１入力信号Sipが直接に入力される。
【００５２】
第２実施形態における第２バッファ回路６０Ｂと同様に、本実施形態でも第２バッファ回路６０Ｃは実質的にインバータ回路の機能を有する。ただし、第２実施形態における第２バッファ回路６０Ｂと比較すると、本実施形態における第２バッファ回路６０Ｃは、ＰＭＯＳトランジスタ６１と第２出力端子２２との間にＰＭＯＳトランジスタ６２が設けられ、ＰＭＯＳトランジスタ６２およびＮＭＯＳトランジスタ６３それぞれのゲート端子に第２入力信号Sinが直接に入力される。
【００５３】
第２実施形態では、第１ノードＮ１の第１出力信号Sopのレベル遷移が遅い場合にＰＭＯＳトランジスタ５１の状態遷移が遅く、その一方でＮＭＯＳトランジスタ５３の状態遷移が早いので、第１バッファ回路５０Ｂに貫通電流が発生する。これに対して、本実施形態では、第１入力信号Sipが直接にゲート端子に入力されるＰＭＯＳトランジスタ５２が挿入されていることにより、第１バッファ回路５０Ｃの貫通電流を抑制することができ、第１バッファ回路５０Ｃの出力値を高速に変化させることができる。第２バッファ回路６０Ｃについても同様である。
【００５４】
（第４実施形態）
【００５５】
図６は、第４実施形態のレベルシフト回路２Ｄの構成を示す図である。図５に示された第３実施形態のレベルシフト回路２Ｃと比較すると、この図６に示される第４実施形態のレベルシフト回路２Ｄは、第１バッファ回路５０Ｃに替えて第１バッファ回路５０Ｄを備える点で相違し、また、第２バッファ回路６０Ｃに替えて第２バッファ回路６０Ｄを備える点で相違する。
【００５６】
第３実施形態における第１バッファ回路５０Ｃと比較すると、本実施形態における第１バッファ回路５０Ｄは、ＰＭＯＳトランジスタ５１およびＰＭＯＳトランジスタ５２の配置が逆になっている点で相違する。第３実施形態における第２バッファ回路６０Ｃと比較すると、本実施形態における第２バッファ回路６０Ｄは、ＰＭＯＳトランジスタ６１およびＰＭＯＳトランジスタ６２の配置が逆になっている点で相違する。
【００５７】
本実施形態のレベルシフト回路２Ｄは、第３実施形態の場合と同様に動作する。ただし、本実施形態では、第１バッファ回路５０Ｄにおいて、ＰＭＯＳトランジスタ５１およびＰＭＯＳトランジスタ５２のうち第２基準電位Vddh側にあるＰＭＯＳトランジスタ５２のゲート電位が早く確定し、第１ノードＮ１に接続されるＰＭＯＳトランジスタ５１は第１出力端子２１に近いので、第１バッファ回路５０Ｄの出力値を高速に変化させることができる。第２バッファ回路６０Ｄについても同様である。
【００５８】
（第５実施形態）
【００５９】
図７は、第５実施形態のレベルシフト回路２Ｅの構成を示す図である。図６に示された第４実施形態のレベルシフト回路２Ｄと比較すると、この図７に示される第５実施形態のレベルシフト回路２Ｅは、第１遅延回路７０および第２遅延回路８０を更に備える点で相違する。本実施形態における第１バッファ回路５０Ｅは、第４実施形態における第１バッファ回路５０Ｄと同じ構成を有する。本実施形態における第２バッファ回路６０Ｅは、第４実施形態における第２バッファ回路６０Ｄと同じ構成を有する。
【００６０】
第１遅延回路７０は、第１ＮＭＯＳトランジスタ４１のゲート端子に入力される第１入力信号Sipに対し、第１バッファ回路５０Ｅに入力される第１入力信号Sipに遅延を与える。第２遅延回路８０は、第２ＮＭＯＳトランジスタ４２のゲート端子に入力される第２入力信号Sinに対し、第２バッファ回路６０Ｅに入力される第２入力信号Sinに遅延を与える。
【００６１】
第４実施形態では、バッファ回路５０Ｄ，６０Ｄに入力される入力信号Sip，Sinのレベル遷移が早すぎる場合があるが、本実施形態では、遅延回路７０，８０が設けられていることにより、バッファ回路５０Ｅ，６０Ｅに入力される入力信号Sip，Sinのレベル遷移のタイミングが最適化される。
【００６２】
（変形例）
【００６３】
本発明は、上記実施形態に限定されるものではなく、種々の変形が可能である。例えば、第２〜第５の実施形態において第１バッファ回路および第２バッファ回路の双方が設けられたが、レベルシフト回路の後段に接続される回路の構成によっては、第１バッファ回路および第２バッファ回路のうち何れか一方のみが設けられてもよい。また、第５実施形態において設けられた遅延回路７０，８０は、第２〜第４の実施形態においても設けられてもよい。
【符号の説明】
【００６４】
１Ａ，１Ｂ，２Ａ〜２Ｅ…レベルシフト回路、３…第１入力回路、４…第２入力回路、１１…第１入力端子、１２…第２入力端子、２１…第１出力端子、２２…第２出力端子、３１…第１ＰＭＯＳトランジスタ、３２…第２ＰＭＯＳトランジスタ、４１…第１ＮＭＯＳトランジスタ、４２…第２ＮＭＯＳトランジスタ、４３…第３ＮＭＯＳトランジスタ、４４…第４ＮＭＯＳトランジスタ、５０Ｂ〜５０Ｅ…第１バッファ回路、６０Ｂ〜６０Ｅ…第２バッファ回路、７０…第１遅延回路、８０…第２遅延回路、Ｎ１…第１ノード、Ｎ２…第２ノード。
【特許請求の範囲】
【請求項１】
第１基準電位Vddlおよび第３基準電位Vssが供給されて動作する回路から出力された互いに相補的な第１入力信号および第２入力信号を入力し、これら第１入力信号および第２入力信号のハイレベルの電圧値より大きいハイレベルの電圧値を有する互いに相補的な第１出力信号および第２出力信号を生成して、これら第１出力信号および第２出力信号の双方または何れか一方を、第２基準電位Vddhおよび第３基準電位Vssが供給されて動作する回路へ出力するレベルシフト回路であって（ただし、Vddh＞Vddl＞Vss）、
前記第１入力信号が入力される第１入力端子と、
前記第２入力信号が入力される第２入力端子と、
前記第１出力信号が現れる第１ノードと、
前記第２出力信号が現れる第２ノードと、
第２基準電位Vddhが入力されるソース端子と、前記第２ノードに接続されたドレイン端子と、前記第１ノードに接続されたゲート端子とを有する第１ＰＭＯＳトランジスタと、
第２基準電位Vddhが入力されるソース端子と、前記第１ノードに接続されたドレイン端子と、前記第２ノードに接続されたゲート端子とを有する第２ＰＭＯＳトランジスタと、
第３基準電位Vssが入力されるソース端子と、前記第２ノードに接続されたドレイン端子と、前記第１入力端子に接続されたゲート端子とを有する第１ＮＭＯＳトランジスタと、
第３基準電位Vssが入力されるソース端子と、前記第１ノードに接続されたドレイン端子と、前記第２入力端子に接続されたゲート端子とを有する第２ＮＭＯＳトランジスタと、
第２基準電位Vddhが入力されるドレイン端子と、前記第２ノードに接続されたソース端子と、前記第２入力端子に接続されたゲート端子とを有する第３ＮＭＯＳトランジスタと、
第２基準電位Vddhが入力されるドレイン端子と、前記第１ノードに接続されたソース端子と、前記第１入力端子に接続されたゲート端子とを有する第４ＮＭＯＳトランジスタと、
を備えることを特徴とするレベルシフト回路。
【請求項２】
前記第１ノードに現れる第１出力信号を論理反転した信号を出力端子から出力する第１バッファ回路を更に備え、
前記第１バッファ回路が、第２基準電位Vddhと第３基準電位Vssとの間に直列的に順に接続されたバッファ用ＰＭＯＳトランジスタおよびバッファ用ＮＭＯＳトランジスタを含み、
前記バッファ用ＰＭＯＳトランジスタおよび前記バッファ用ＮＭＯＳトランジスタそれぞれのドレイン端子が前記出力端子に接続され、
前記バッファ用ＰＭＯＳトランジスタのゲート端子に前記第１ノードが接続され、
前記バッファ用ＮＭＯＳトランジスタのゲート端子に前記第１入力信号が入力される、
ことを特徴とする請求項１に記載のレベルシフト回路。
【請求項３】
前記第１ノードに現れる第１出力信号を論理反転した信号を出力端子から出力する第１バッファ回路を更に備え、
前記第１バッファ回路が、第２基準電位Vddhと第３基準電位Vssとの間に直列的に順に接続されたバッファ用第１ＰＭＯＳトランジスタ，バッファ用第２ＰＭＯＳトランジスタおよびバッファ用ＮＭＯＳトランジスタを含み、
前記バッファ用第２ＰＭＯＳトランジスタおよび前記バッファ用ＮＭＯＳトランジスタそれぞれのドレイン端子が前記出力端子に接続され、
前記バッファ用第１ＰＭＯＳトランジスタおよび前記バッファ用第２ＰＭＯＳトランジスタのうち何れか一方のゲート端子に前記第１ノードが接続されるとともに他方のゲート端子に前記第１入力信号が入力され、
前記バッファ用ＮＭＯＳトランジスタのゲート端子に前記第１入力信号が入力される、
ことを特徴とする請求項１に記載のレベルシフト回路。
【請求項４】
前記第１ＮＭＯＳトランジスタのゲート端子に入力される第１入力信号に対し、前記第１バッファ回路に入力される第１入力信号に遅延を与える第１遅延回路を更に備える、
ことを特徴とする請求項２または３に記載のレベルシフト回路。
【請求項５】
前記第２ノードに現れる第２出力信号を論理反転した信号を出力端子から出力する第２バッファ回路を更に備え、
前記第２バッファ回路が、第２基準電位Vddhと第３基準電位Vssとの間に直列的に順に接続されたバッファ用ＰＭＯＳトランジスタおよびバッファ用ＮＭＯＳトランジスタを含み、
前記バッファ用ＰＭＯＳトランジスタおよび前記バッファ用ＮＭＯＳトランジスタそれぞれのドレイン端子が前記出力端子に接続され、
前記バッファ用ＰＭＯＳトランジスタのゲート端子に前記第２ノードが接続され、
前記バッファ用ＮＭＯＳトランジスタのゲート端子に前記第２入力信号が入力される、
ことを特徴とする請求項１〜４の何れか１項に記載のレベルシフト回路。
【請求項６】
前記第２ノードに現れる第２出力信号を論理反転した信号を出力端子から出力する第２バッファ回路を更に備え、
前記第２バッファ回路が、第２基準電位Vddhと第３基準電位Vssとの間に直列的に順に接続されたバッファ用第１ＰＭＯＳトランジスタ，バッファ用第２ＰＭＯＳトランジスタおよびバッファ用ＮＭＯＳトランジスタを含み、
前記バッファ用第２ＰＭＯＳトランジスタおよび前記バッファ用ＮＭＯＳトランジスタそれぞれのドレイン端子が前記出力端子に接続され、
前記バッファ用第１ＰＭＯＳトランジスタおよび前記バッファ用第２ＰＭＯＳトランジスタのうち何れか一方のゲート端子に前記第２ノードが接続されるとともに他方のゲート端子に前記第２入力信号が入力され、
前記バッファ用ＮＭＯＳトランジスタのゲート端子に前記第２入力信号が入力される、
ことを特徴とする請求項１〜４の何れか１項に記載のレベルシフト回路。
【請求項７】
前記第２ＮＭＯＳトランジスタのゲート端子に入力される第２入力信号に対し、前記第２バッファ回路に入力される第２入力信号に遅延を与える第２遅延回路を更に備える、
ことを特徴とする請求項５または６に記載のレベルシフト回路。
【請求項１】
第１基準電位Vddlおよび第３基準電位Vssが供給されて動作する回路から出力された互いに相補的な第１入力信号および第２入力信号を入力し、これら第１入力信号および第２入力信号のハイレベルの電圧値より大きいハイレベルの電圧値を有する互いに相補的な第１出力信号および第２出力信号を生成して、これら第１出力信号および第２出力信号の双方または何れか一方を、第２基準電位Vddhおよび第３基準電位Vssが供給されて動作する回路へ出力するレベルシフト回路であって（ただし、Vddh＞Vddl＞Vss）、
前記第１入力信号が入力される第１入力端子と、
前記第２入力信号が入力される第２入力端子と、
前記第１出力信号が現れる第１ノードと、
前記第２出力信号が現れる第２ノードと、
第２基準電位Vddhが入力されるソース端子と、前記第２ノードに接続されたドレイン端子と、前記第１ノードに接続されたゲート端子とを有する第１ＰＭＯＳトランジスタと、
第２基準電位Vddhが入力されるソース端子と、前記第１ノードに接続されたドレイン端子と、前記第２ノードに接続されたゲート端子とを有する第２ＰＭＯＳトランジスタと、
第３基準電位Vssが入力されるソース端子と、前記第２ノードに接続されたドレイン端子と、前記第１入力端子に接続されたゲート端子とを有する第１ＮＭＯＳトランジスタと、
第３基準電位Vssが入力されるソース端子と、前記第１ノードに接続されたドレイン端子と、前記第２入力端子に接続されたゲート端子とを有する第２ＮＭＯＳトランジスタと、
第２基準電位Vddhが入力されるドレイン端子と、前記第２ノードに接続されたソース端子と、前記第２入力端子に接続されたゲート端子とを有する第３ＮＭＯＳトランジスタと、
第２基準電位Vddhが入力されるドレイン端子と、前記第１ノードに接続されたソース端子と、前記第１入力端子に接続されたゲート端子とを有する第４ＮＭＯＳトランジスタと、
を備えることを特徴とするレベルシフト回路。
【請求項２】
前記第１ノードに現れる第１出力信号を論理反転した信号を出力端子から出力する第１バッファ回路を更に備え、
前記第１バッファ回路が、第２基準電位Vddhと第３基準電位Vssとの間に直列的に順に接続されたバッファ用ＰＭＯＳトランジスタおよびバッファ用ＮＭＯＳトランジスタを含み、
前記バッファ用ＰＭＯＳトランジスタおよび前記バッファ用ＮＭＯＳトランジスタそれぞれのドレイン端子が前記出力端子に接続され、
前記バッファ用ＰＭＯＳトランジスタのゲート端子に前記第１ノードが接続され、
前記バッファ用ＮＭＯＳトランジスタのゲート端子に前記第１入力信号が入力される、
ことを特徴とする請求項１に記載のレベルシフト回路。
【請求項３】
前記第１ノードに現れる第１出力信号を論理反転した信号を出力端子から出力する第１バッファ回路を更に備え、
前記第１バッファ回路が、第２基準電位Vddhと第３基準電位Vssとの間に直列的に順に接続されたバッファ用第１ＰＭＯＳトランジスタ，バッファ用第２ＰＭＯＳトランジスタおよびバッファ用ＮＭＯＳトランジスタを含み、
前記バッファ用第２ＰＭＯＳトランジスタおよび前記バッファ用ＮＭＯＳトランジスタそれぞれのドレイン端子が前記出力端子に接続され、
前記バッファ用第１ＰＭＯＳトランジスタおよび前記バッファ用第２ＰＭＯＳトランジスタのうち何れか一方のゲート端子に前記第１ノードが接続されるとともに他方のゲート端子に前記第１入力信号が入力され、
前記バッファ用ＮＭＯＳトランジスタのゲート端子に前記第１入力信号が入力される、
ことを特徴とする請求項１に記載のレベルシフト回路。
【請求項４】
前記第１ＮＭＯＳトランジスタのゲート端子に入力される第１入力信号に対し、前記第１バッファ回路に入力される第１入力信号に遅延を与える第１遅延回路を更に備える、
ことを特徴とする請求項２または３に記載のレベルシフト回路。
【請求項５】
前記第２ノードに現れる第２出力信号を論理反転した信号を出力端子から出力する第２バッファ回路を更に備え、
前記第２バッファ回路が、第２基準電位Vddhと第３基準電位Vssとの間に直列的に順に接続されたバッファ用ＰＭＯＳトランジスタおよびバッファ用ＮＭＯＳトランジスタを含み、
前記バッファ用ＰＭＯＳトランジスタおよび前記バッファ用ＮＭＯＳトランジスタそれぞれのドレイン端子が前記出力端子に接続され、
前記バッファ用ＰＭＯＳトランジスタのゲート端子に前記第２ノードが接続され、
前記バッファ用ＮＭＯＳトランジスタのゲート端子に前記第２入力信号が入力される、
ことを特徴とする請求項１〜４の何れか１項に記載のレベルシフト回路。
【請求項６】
前記第２ノードに現れる第２出力信号を論理反転した信号を出力端子から出力する第２バッファ回路を更に備え、
前記第２バッファ回路が、第２基準電位Vddhと第３基準電位Vssとの間に直列的に順に接続されたバッファ用第１ＰＭＯＳトランジスタ，バッファ用第２ＰＭＯＳトランジスタおよびバッファ用ＮＭＯＳトランジスタを含み、
前記バッファ用第２ＰＭＯＳトランジスタおよび前記バッファ用ＮＭＯＳトランジスタそれぞれのドレイン端子が前記出力端子に接続され、
前記バッファ用第１ＰＭＯＳトランジスタおよび前記バッファ用第２ＰＭＯＳトランジスタのうち何れか一方のゲート端子に前記第２ノードが接続されるとともに他方のゲート端子に前記第２入力信号が入力され、
前記バッファ用ＮＭＯＳトランジスタのゲート端子に前記第２入力信号が入力される、
ことを特徴とする請求項１〜４の何れか１項に記載のレベルシフト回路。
【請求項７】
前記第２ＮＭＯＳトランジスタのゲート端子に入力される第２入力信号に対し、前記第２バッファ回路に入力される第２入力信号に遅延を与える第２遅延回路を更に備える、
ことを特徴とする請求項５または６に記載のレベルシフト回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１２−２４９２６１（Ｐ２０１２−２４９２６１Ａ）
【公開日】平成２４年１２月１３日（２０１２．１２．１３）
【国際特許分類】
【出願番号】特願２０１１−１２１９０９（Ｐ２０１１−１２１９０９）
【出願日】平成２３年５月３１日（２０１１．５．３１）
【出願人】（３９９０１１１９５）ザインエレクトロニクス株式会社 (61)
【Ｆターム（参考）】
【公開日】平成２４年１２月１３日（２０１２．１２．１３）
【国際特許分類】
【出願日】平成２３年５月３１日（２０１１．５．３１）
【出願人】（３９９０１１１９５）ザインエレクトロニクス株式会社 (61)
【Ｆターム（参考）】
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