三次元デバイスの一体化方法および一体化されたデバイス
【課題】デバイス一体化方法及び一体化されたデバイスを提供する。
【解決手段】素子は、放熱、インピーダンス整合、又はＲＦ分離に用いられる基板、アンテナ、及び受動素子からなる整合ネットワークの１つを含み得、基板２０を有する半導体デバイスに直接接着される。その後、基板２０の一部を除去して半導体デバイスの残部を露出し、第１の放熱基板が、半導体デバイスの残部に接着することができる。配線は、半導体デバイスの露出された表面に形成することができ、ヴィアは半導体デバイスを介してデバイス領域に形成することができ、配線は、デバイス領域及びコンタクト構造体の間に形成することができる。
【解決手段】素子は、放熱、インピーダンス整合、又はＲＦ分離に用いられる基板、アンテナ、及び受動素子からなる整合ネットワークの１つを含み得、基板２０を有する半導体デバイスに直接接着される。その後、基板２０の一部を除去して半導体デバイスの残部を露出し、第１の放熱基板が、半導体デバイスの残部に接着することができる。配線は、半導体デバイスの露出された表面に形成することができ、ヴィアは半導体デバイスを介してデバイス領域に形成することができ、配線は、デバイス領域及びコンタクト構造体の間に形成することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、三次元的に一体化された半導体デバイスに係り、特に垂直に互いに接着されて三次元構造を形成した半導体デバイスに関する。
【背景技術】
【０００２】
集積できることは、半導体産業の成功を決定する。これは、集積回路（ＩＣ）の発明で最初に証明された。ＩＣは、半導体ウェハーの表面へ電子部品を形成すること、および引き続いて行なわれる、部品の上部へのメタライゼーションでこれらの部品を相互接続することから実質的になる。こうした集積によってもたらされたコストの飛躍的な減少および性能の向上は、大きな経済的影響を与えてきた。
【０００３】
ＩＣの発明から、種々の電子部品（例えば、トランジスター、ダイオード、抵抗、キャパシター等）の集積密度における絶え間ない改善が達成されたことに起因して、半導体産業は急速に発展し続けてきた。ほとんど、集積密度におけるこの改善は、最小機能サイズにおいて減少が繰り返されたことによるものであり、これは与えられた面積により多くの部品を集積することを可能にする。さらなる向上は、ウェハーサイズの増大によるものである。
【０００４】
これらの集積向上は、本質的には二次元（２−Ｄ）に実在し、それにおいては、集積された部品によって占められる体積は、実質的に半導体ウェハーの表面におけるものである。リソグラフィーにおける飛躍的な向上は、この２−Ｄ集積における著しい改善をもたらしたものの、２−Ｄにおいて達成可能な密度には物理的な限界がある。これらの限界の一つは、単純にこれらの部品を製造するために必要な最小サイズである。もう一つの限界は、部品サイズが減少するので、部品間に必要とされる配線が著しく増加することである。
【０００５】
２−Ｄで可能な集積より優れた集積を達成するための研究が行なわれ、チップメモリーにおける向上がもたらされて、半導体産業がさらに発展した。例えば、トレンチキャパシターは、ウェハー表面の下にかなりの体積の半導体を用いて、与えられたチップ面積内でより多くの機能を達成することを可能にした。他の努力は、与えられたチップ面積内でより多くの体積を使用することによって、より高いレベルの集積を達成することに向けられ、そのチップ面積は最近増加している。一つの方法では、配線メタライゼーションの頂部に半導体材料を加え、引き続いて、付加的な配線メタライゼーションを与える集積プロセスを繰り返されてきた。これは、チップ面積当たりにより多くの部品を潜在的にもたらすが、著しく高められた熱予算を含む他の問題が新たに生じる。さらに、こうした努力と他の努力とは、一つの基板のみを使用し、次いでその基板の一表面を加工する点で別個のものである。配線の形成に含まれる熱プロセスにデバイスを曝さないことは、簡便でありデバイスの製造を促進するであろう。
【０００６】
もう一つの問題は、デバイス寸法の縮小に比較して配線寸法の縮小が遅れていることに起因する。理論的には、ヴィアの臨界寸法は、ゲート寸法と同程度とすることが望まれている。しかしながら、ヴィアを縮小することはデバイスを縮小することより遅れているので、集積密度は制限される。
【０００７】
さらなる問題は、異なるタイプのテクノロジーを単一の回路またはウェハーに一体化するのを試みるときに生じる。ＢｉＣＭＯＳはその一例である。典型的に、テクノロジーを組み合わせることを可能とするためには、特別な処理手法が工夫されなければならない。一つのテクノロジーに要求される処理は、しばしば、もう１つのテクノロジーに要求される処理を妨げる。その結果、歩み寄りが生じる。組み合わされたテクノロジーの総合的な発展は将来停滞して、組み合わせることが不可能ではないが非常に困難なテクノロジーを、柔軟に一体化することが行なわれる。言い換えれば、最も進んだ“最善の（ｂｅｓｔ ｏｆ ｂｒｅｅｄ）”テクノロジーは組み合わされず、テクノロジーの発展を促進することはできない。
【０００８】
テクノロジーを組み合わせることのもう一つの問題は、受注設計（ｃｕｓｔｏｍｉｚａｔｉｏｎ）が最初から行なわなければならないことである。テクノロジーを組み合わせるために最初に処理を計画しなければならず、デバイスに制限が生じる。ここでも、処理に再設計が必要なために、テクノロジーにおける発展や改善の利点を容易に得ることはできない。
【発明の概要】
【０００９】
本発明の目的は、高い集積密度を有するデバイスおよびその製造方法を提供することにある。
【００１０】
本発明の他の目的は、異なる種類の材料が一体化されたデバイスおよびその製造方法を提供することにある。
【００１１】
本発明のさらなる目的は、異なる種類のデバイスを一体化する方法、および一体化されたデバイスを含む構造体を提供することにある。
【００１２】
本発明のさらにもう一つの目的は、異なるタイプのテクノロジーが一体化されたデバイスおよびその製造方法を提供することにある。
【００１３】
また、本発明のさらなる目的は、デバイスの相互接続における熱予算を避け、または最少にすることにある。
【００１４】
本発明のさらにもう一つの目的は、処理を著しく妥協することなく最善のテクノロジーを利用可能な一体化を行なうことになる。
【００１５】
また本発明のさらなる目的は、接着されたデバイス、およびデバイス、ボード、カードおよび／または基板の間の改善された相互接続を提供することにある。
【００１６】
これらおよび他の目的は、第１の基板を有する第１の半導体デバイス上に第１の接着材料を形成する工程と、第２の基板を有する第１の素子の上に第２の接着材料を形成する工程と、第１および第２の接着材料を直接接着する工程とを具備する一体化されたデバイスの製造方法によって達成することができる。第１の基板の一部は、除去して第１の半導体デバイスの残部を露出することができ、一体化されたデバイスは、パッケージ内に実装することができる。
【００１７】
第１の半導体デバイスは、第１の半導体デバイスの残部の露出された側からパッケージに接続することができる。第１の半導体デバイスは、上部側および底部側を有する基板を含むことができ、能動領域が上部側に形成され、パッケージは、底部側から第１の半導体デバイスに接続することができる。第３の基板を有する第２の素子は、第１の半導体デバイスの残部に接着することができ、第１の素子は除去または実質的に除去することができ、半導体デバイスは上部側からパッケージに接続することができる。
【００１８】
第１の半導体デバイスは、複数のレベルの配線を有することができ、接続部は、露出された残部の側からレベルの配線の少なくとも１つに形成することができる。複数のレベルの配線はまた、露出された残部側からも形成することができる。接続部は、第１の半導体デバイスのデバイス素子領域に直接形成することができる。
【００１９】
本発明にかかる方法は、また、デバイス基板を有する第１の半導体デバイスに第１の放熱（ｔｈｅｒｍａｌ ｓｐｒｅａｄｉｎｇ）基板を接着する工程、デバイス基板の一部を除去して第１の半導体デバイスの残部を露出する工程、および第１の半導体の残部に第２の放熱基板を接着する工程を具備することができる。複数のレベルの配線は、第１の半導体デバイス内に形成することができ、これらのレベルの配線の少なくとも１つへの接続部は、第１または第２の放熱基板を用いて形成することができる。レベルの配線への接続部は、面積コンタクト（ａｒｅａｌ ｃｏｎｔａｃｔｉｎｇ）法を用いて形成することができ、接続部は、半導体デバイスのデバイス素子領域に直接形成することができる。
【００２０】
また、本発明にかかる方法は、第１の基板を有する第１の半導体デバイスを素子に直接接着する工程、接着後に第１の基板の一部を除去して、第１の半導体デバイスの残部を露出する工程を具備することができ、これにおいては素子は、放熱、インピーダンス整合のため、またはＲＦ分離のために用いられる基板、アンテナ、および受動素子から構成される整合ネットワークの１つを含むことができる。第１の半導体デバイスの残部は素子に相互接続することができ、残部の一部は除去して素子の一部を露出することができる。
【００２１】
また、本発明にかかる方法は、システムの第１の部品をシステムの第２の部品に直接接着する工程、および第１および第２の部品を相互接続する工程を具備することができる。第１の部品は、基板を有する第２の部品に接着することができ、基板の少なくとも一部は除去することができ、第１および第２の部品は、そこから一部が除去される第２の部品の側から相互接続することができる。遮蔽部材、分離部材、またはアンテナは、第１および第２の部品の少なくとも１つに接着することができる。また、アンテナは、第１および第２の部品の少なくとも１つで相互接続することができる。光学デバイスは電気的デバイスに接着することができ、あるいは、低速高密度の半導体デバイスは、高速低密度の半導体デバイスに接着することができる。第１および第２の半導体デバイスは、異なるテクノロジーのものとすることができる。一例として、マイクロプロセッサーは、高密度メモリーデバイスに接着することがき、もう一つの例として、第１および第２のソーラーセルを互いに接着することができる。
【００２２】
また、本発明にかかる方法は、複数の第１の素子を基板の表面に取り付けて第２の素子を形成する工程、第１の素子が取り付けられた側から、第２の素子を第３の素子に直接接着する工程を具備することができる。取り付け工程は、複数の第１の素子のそれぞれを、基板の表面に直接接着する工程を含むことができる。第２の素子の一部は、接着後に除去することができる。第１の素子は、第３の素子と相互接続することができ、第１の素子は第２の素子を用いて相互接続することができ、第１の素子および第３の素子は、第２および第３の素子の少なくとも１つを用いて相互接続することができる。第２の素子に凹部を形成してもよく、第１の素子は凹部内において第２の素子に接着することができる。
【００２３】
さらなる態様として、方法は、第１の半導体デバイス上に第１の接着材料を形成する工程、および第２の素子上に第２の接着材料を形成する工程を含むことができる。第１および第２の接着材料は、直接接着することができ、導体アレイは、第１の半導体デバイスの露出された表面の複数のコンタクト構造体をもって形成することができる。ヴィアは、第１の半導体デバイスを介してデバイス領域に形成することができ、配線は、デバイス領域とコンタクト構造体との間に形成することができる。導体アレイは、ピングリッドアレイを含んでもよい。方法は、ピングリッドアレイを、ボード、カードおよび基板の１つの上に形成された導電領域にかみ合わせることをさらに含むことができる。
【００２４】
本発明にかかるデバイスは、第１の基板を有する第１のデバイスから構成され、第１の基板がそこから除去された第１のデバイス部と、第１のデバイス部に形成された第１の接着材料と、その上に形成された第２の接着材料を有する第１の素子とを具備し、第２の接着材料に直接接着された第１の接着材料を伴なうことができる。第１のデバイス部は、第１のソーラーセル部を含むことができ、第１の素子は、基板を伴なう第２のソーラーセルを含むことができる。配線は、第１の基板がそこから除去された第１のソーラーセル部の側から、第１のソーラーセル部と第２のソーラーセルとの間に形成することができる。
【００２５】
第１のデバイス部は、能動素子を有する半導体デバイスを含み、第１の素子は、放熱、インピーダンス整合のため、またはＲＦ分離のために用いられる基板、アンテナ、および受動素子から構成される整合ネットワークの１つを含むことができる。第１のデバイス部は、第１の側とこれに対向する第２の側とを有することができ、配線は、第１の側または第２の側のいずれか一方からデバイス部に形成することができる。遮蔽部材または分離部材は、第１のデバイス部および第１の素子の一方に直接接着することができる。アンテナは、第１のデバイス部および第１のデバイス素子の１つに直接接着することができ、配線は、アンテナと、第１のデバイス部および第１の素子の少なくとも一方との間に形成することができる。
【００２６】
第１のデバイス部は、光学デバイスを含むことができ、第１の素子は、電気的デバイスを含むことができる。第１の素子は、低速高密度の半導体デバイスもまた含むことができ、第１のデバイス部は、高速低密度の半導体デバイスを含むことができる。
【００２７】
また、本発明にかかる一体化されたデバイスは、基板の表面にそれぞれ直接接着されて第２の素子を形成する複数の第１の素子、および基板の表面に第１の素子が接着された側から第２の素子に直接接着された第３の素子を含むことができる。配線は、第３の素子と複数の第１の素子から選択された１つとの間に形成することができ、配線は、第１の素子の選択されたものの間に形成してもよい。第１の素子は、基板に形成された凹部内に配置することができる。
【００２８】
もう一つの形態として、本発明にかかるデバイスは、対向する上部側および底部側を有する半導体デバイスを含むデバイス部、デバイス部の上部側に直接接着された第１の基板、およびデバイス部の底部側に直接接着された第２の基板を具備することができる。配線は、第１および第２の基板のいずれか一方または両方を介して、デバイス部に形成することができる。パワーおよびグラウンド接続は、第１および第２のデバイス基板の一方のみを介してデバイス部に形成することができ、信号およびクロック配線は、第１および第２の基板の他のものを介してデバイス部に形成することができる。
【００２９】
また、本発明にかかる一体化されたデバイスは、第２の素子の表面にそれぞれ直接接着された複数の第１の素子を含むことができる。第１の素子および第２の素子は、半導体デバイス、パターン化された導体、アンテナ素子、およびインピーダンス整合素子の少なくとも１つを含むことができる。ヴィアは、第１の素子に形成することができ、第１の素子を第２の素子に相互接続するために、ヴィア内に導電材料を形成することができる。
【００３０】
また、本発明にかかるデバイスは、第１の半導体デバイスの上に配置された第１の接着材料、および第１の素子の上に配置された第２の接着材料を具備することができる。第１および第２の接着材料は、直接接着される。導体アレイは、複数の導電領域を有する第１の素子の露出された表面に配置することができ、配線は、アレイの導電領域と半導体デバイスの導電領域との間に形成することができる。導体アレイは、ピングリッドアレイを含むことができる。第２の導電領域は、ボード、カードおよび基板の少なくとも１つの上に形成された導電領域とかみ合わせることができる。
【発明の効果】
【００３１】
本発明にかかる方法は、三次元に積層一体化された回路構造を与える。デバイスは、他のマルチチップモジュールよりも低減された配線寄生を有する高集積密度なマルチチップモジュールである。モジュールは、他のデバイスおよび他の技術と組み合わせた際に、大きな融通性を与える。
【図面の簡単な説明】
【００３２】
【図１】本発明にかかる方法における工程を表わす断面図。
【図２】本発明にかかる方法における工程を表わす断面図。
【図３】本発明にかかる２つの基板の接着を表わす断面図。
【図４】本発明にかかる接着されたデバイスを表わす断面図。
【図５】ヘテロ接合バイポーラトランジスターの断面図。
【図６】本発明にかかる図４に示したトランジスターの接着を表わす断面図。
【図７】本発明にかかる接着されたデバイスの断面図。
【図８】本発明にかかる２つのデバイスを互いに接着する工程を表わす断面図。
【図９】本発明にかかる２つのデバイスを互いに接着する工程を表わす断面図。
【図１０】本発明にしたがって接着された２つのデバイスを表わす断面図。
【図１１】本発明にしたがって接着される２つのデバイスの断面図。
【図１２】図１１のデバイスの接着を表わす断面図。
【図１３】図１１のデバイスを相互接続する工程を表わす断面図。
【図１４】図１１のデバイスをもう一つのデバイスに接着する工程を表わす断面図。
【図１５】３つのデバイスの接着および相互接続を表わす断面図。
【図１６】一体化された３つの回路の接着を表わす図。
【図１７】積層された配線構造の断面図。
【図１８】回路素子の２−Ｄアレイを表わす図。
【図１９】接着および相互接続された回路素子の２−Ｄアレイを表わす図。
【図２０Ａ】本発明にかかる一体化方法を表わす図。
【図２０Ｂ】本発明にかかる一体化方法を表わす図。
【図２０Ｃ】本発明にかかる一体化方法を表わす図。
【図２０Ｄ】本発明にかかる一体化方法を表わす図。
【図２０Ｅ】本発明にかかる一体化方法を表わす図。
【図２０Ｆ】本発明にかかる一体化方法を表わす図。
【図２１】本発明にしたがって一体化されたデバイスの分解図。
【図２２】裏面または上面のパッキングを表わす断面図。
【図２３】本発明にかかるソーラーセルの一体化方法の断面図。
【図２４】本発明にかかるソーラーセルの一体化方法の断面図。
【図２５】本発明にかかるソーラーセルの一体化方法の断面図。
【図２６】本発明にかかるソーラーセルの一体化方法の断面図。
【図２７】本発明にかかるソーラーセルの一体化方法の断面図。
【図２８】本発明にかかるソーラーセルの一体化方法の断面図。
【図２９】本発明にかかるソーラーセルの一体化方法の断面図。
【図３０】本発明にかかるソーラーセルの一体化方法の断面図。
【図３１】本発明にかかるソーラーセルの一体化方法の断面図。
【図３２】本発明にかかるソーラーセルの一体化方法の断面図。
【図３３】本発明にかかるソーラーセルの一体化方法の断面図。
【図３４】本発明にかかるソーラーセルの一体化方法の断面図。
【図３５】隙間を有するデバイスの一体化を表わす図。
【図３６】隙間を有するデバイスの一体化を表わす図。
【図３７】本発明にしたがって、複数のダイまたはデバイスを基板に接着する工程を表わす図。
【図３８】接着されたデバイスを回路基板またはパッケージに接続する工程を表わす図。
【発明を実施するための形態】
【００３３】
本発明のより完全な評価およびそれに付随する利点の多くは、添付した図面に関連して考慮される際、以下の詳細な説明を参照することによって、より十分に理解され容易に得られるであろう。
【００３４】
ここで図面、より具体的には、本発明にかかる第１の形態の方法およびデバイスを示す図１を参照する。基板１０は、表面平坦性を有する上面１１を有する。基板１０は、好ましくは代用（ｓｕｒｒｏｇａｔｅ）基板または集積回路ウェハーである。図１に示される表面１１の非平坦性は説明のためであり、実際の表面平坦性の状態を描いたものではない。基板１０は、好ましくは比較的滑らかで平坦な表面１１を有する。上面の所望される平滑さおよび平坦性は、研磨によって達成することができる。化学的機械的研磨、すなわちＣＭＰは、平滑さおよび平坦性を達成するための１つの手法である。ＣＭＰプロセスは、所望される表面粗さおよび平坦性を得るために、研磨パッド、研磨スラリー、および研磨条件の適切な選択で最適化される。
【００３５】
表面１１上には、表面１１の表面非平坦性よりも大きな膜厚を有するフィルム１２が堆積される。フィルム１２は、ＳｉＯ2、ダイアモンドまたはダイアモンド状カーボン（ＤＬＣ）のように優れた熱伝導性および高い誘電率を有するべきである。１〜１０Ｗ／ｃｍＫの範囲内の熱伝導度、および１〜３の範囲内の比誘電率が好ましい。フィルム１１についての膜厚の好ましい範囲は、フィルム１１の表面非平坦性の１〜１０倍である。フィルム１３の上面１３は、その後、５〜１５Å、好ましくは５〜１０Åの粗さを有する平坦な表面まで研磨される。より平坦な表面はフィルムの接着性を高めるので、５Å以下の粗さを有する平坦な表面が最も好ましい。
【００３６】
また、フィルム１２を堆積し、上面１３を研磨した後、もう一つのフィルム（図２中の１４）を堆積し、第２のフィルムを研磨し、上面（図２中の１５）の所望の平坦性を達成することも可能である。それぞれについてあるいは少なくとも最上層のフィルムについて、堆積および研磨操作が繰り返された３つまたはこれ以上のフィルムは、所望される表面粗さおよび平坦さを達成するために用いることができる。
【００３７】
基板１０は、ここでウェハー接着するための準備ができた。任意のタイプの基板を基板１０に接着することができる。図３を参照すると、基板１６、好ましくは能動素子を含む集積回路基板は、基板１０の場合と同様の手法で、フィルム１２の表面１３（またはフィルム１４の表面１５）と同等の範囲の表面粗さの露出された表面１８を有するフィルム１７を形成することによって準備される。より高い平坦さは、接着プロセスをさらに促進するであろう。フィルム１７は、上述したように１つまたはこれ以上の研磨操作を伴なって、１つまたはこれ以上の層で形成することができる。表面１８および１２は、互いに接触される（図３中の矢印で示される）。ファンデルワールス結合のような結合が、表面１８と１３との間に形成される（図４）。より強い結合は、接続された基板およびフィルムを加熱することによって達成することができる。
【００３８】
接着の好ましい手法は、適用された圧力、電圧または温度を使用しない直接接着である。基板がＳｉＯ2（または他の接着材料）の上面を有する場合、十分な表面粗さおよび平坦さを得るのに十分な厚さをＳｉＯ2の上面が有しているとすれば、もう一つのＳｉＯ2層を堆積せずに、例えばＣＭＰなどで表面を研磨することができる。
【００３９】
例
この例は、最適な熱的パッケージングおよび絶縁性が望まれる場合、ＧａＡｓ、ＩｎＰ、またはＧａＮのような材料へのダイアモンド基板の取り付けのケースを採用する。高い熱伝導度を有する材料の基板への接着は、より優れた熱移動を達成するのを可能にする。接着のために準備された後、ダイアモンド基板は比較的平滑な上面を有する。ダイアモンド基板は、典型的に比較的粗い表面を有するので、比較的平滑で平坦な上面は研磨によって得ることができる。研磨は、非常に平滑な表面を一貫して得るにはコストがかかり困難かもしれない。ダイアモンド基板を銅サセプター上に形成することもまた、可能である。ダイアモンドフィルムは、堆積後に温度が低下すると、典型的に銅サセプターから“はじけ上がり（ｐｏｐ−ｏｆｆ）”、成長が開始した比較的平滑で平坦な表面および成長が終了したより粗い表面が残る。
【００４０】
上面には、二酸化シリコンの薄膜が堆積される。二酸化シリコン層は、ダイアモンド表面の非平坦度より例えば１〜１０倍程度厚く、しかしながら最適な性能が得られる程度に薄く形成するべきである。二酸化シリコン層は、その後、ウェハー接着のために適切な平滑な表面、例えば５Å以下まで研磨される。薄いシリコン層を有するダイアモンド基板は、ウェハー接着のための準備ができた。
【００４１】
この時点において、任意のタイプの基板上に形成された任意のデバイスは、二酸化シリコン層の表面に接着することができる。例えば、出願シリアルＮｏ．０９／１６５，２０３に記載されているようなヘテロ接続バイポーラトランジスター（ＨＢＴ）を用いることができる。この文献は、参照として取り込まれて本明細書を構成する。ＨＢＴは、図５に示されるように、代用基板の取り付けが行なわれるときまでに加工される。典型的に、これは、エミッターメタライゼーションを形成する工程、ベースのエッチングを行なう工程、ベースのメタライゼーションを行なう工程、パッシベーション／平坦化レベルを適用する工程、および熱分路（ｔｈｅｒｍａｌ ｓｈｕｎｔ）を適用する工程を含むであろう。図５において、ＧａＡｓ基板２０上に形成されたコレクター層２２、平坦化材料２１、ベース領域２３、ベースコンタクト２４、エミッター２５およびエミッターコンタクト２６が存在する。単一のデバイスが示されているが、図５は限定されないことが理解されるべきである。多くのデバイスまたは集積回路を含むウェハーもまた、同様の手法により接着することができる。
【００４２】
ＨＢＴの平坦化された表面の頂部には、もう一つの非常に薄い二酸化シリコンの層２７が堆積される。二酸化シリコン層２７の厚さは、ＨＢＴの平坦化された表面の非平坦度より厚いが（例えば、１〜１０倍）、最適な性能が可能な程度に薄い。二酸化シリコン層２７の表面は、ウェハー接着のために十分な平滑さ、例えば５Å以下まで研磨される。層２７および１２は、その後、それらを近接して配置することによって接着される。表面は、好ましくは湿式洗浄プロセスの後、引き続いて乾燥操作により層２７と１２との間から液体を除去することによって近接して配置される。ファンデルワールス結合が形成される。より強固な接合は、接着された層２７と１２とを、引き続いて加熱することによって達成することができる。
【００４３】
層２７と１２とが接続後に加熱されるとストレスが生じて、これは形成されたデバイスおよび代用基板に悪影響を及ぼす。ストレス緩和層を、ダイアモンド基板と二酸化シリコン層との間、およびＨＢＴデバイスと二酸化シリコン層２７との間に形成することができる。これは、図６中にフィルム２８および２９として示される。ストレス緩和層は、他の層より前にこの層がストレスの適用を受けるようなヤング率を有する材料の均質なまたは複合層とすることができる。
【００４４】
所望の表面粗さまで研磨された二酸化シリコンフィルムを用いて接着を説明してきたが、他のフィルムも可能である。例えば、シリコンまたはＤＬＣもまた、使用することができる。シリコンの場合、酸素は、その夫々の表面の下方にある接着層の中に注入されて柔軟な層を形成することができる。柔軟な層は、ストレス緩和層と同等の層である。例えば、改善された熱伝導性が所望される場合には、ＳｉＯ2フィルムに対するＳｉ、ＳｉＣまたはＤＬＣフィルムの使用は好ましい。
【００４５】
誘電率、熱伝導度および能動素子に隣接した抵抗を最適にするために、接着されるデバイスにおけるパッシベーション／平坦化材料を選択することもまた、可能である。特にＤＬＣは、他の材料より比較的高い熱伝導度および低い誘電率のために有効である。
【００４６】
図５に示されるように、ＨＢＴデバイス１４は、典型的に基板２０上に形成される。基板１０にデバイスを接着した後、基板２０は、研磨、グラインディング、および研磨のような処理によって除去することができ、裏面コンタクトへのアクセスを可能にする。
【００４７】
本発明の第２の形態において、デバイスのＮ２Ｄアレイは、第１の形態で説明した方法をＮ回繰り返すことによって、互いに接着することができる。図７に示される接着されたデバイスから始めると（ＨＢＴデバイスは、詳細な部品無しに３０として示される）、基板２０は除去され、デバイス３０の露出した表面が、必要ならばウェハー接着に有利なレベルの平滑さまで研磨される。研磨およびグラインディングは、基板２０の除去の間に行なうことができる。二酸化シリコン３１のもう一つの層は、デバイス３０の露出した表面に堆積され、層１２または２７について上で説明したような手法によって、所望される表面粗さまで研磨される（図８）。
【００４８】
次のウェハーは、基板３４を有するデバイス３２として詳細な部分無しに図９に示されるものであり、これは、基板３４の対向する表面に形成された二酸化シリコン３３の薄膜を有する。フィルム３３は、フィルム１１、２７および３１と同様の手法により形成され研磨される。フィルム３３は、その後、層３１の露出した表面に接着される。基板３４の除去後に得られたデバイスを図１０に示す。第２の接着されたデバイスの上面は再び研磨され、第３のデバイスの接着のための準備において、もう一つの二酸化シリコン層３５が堆積される。これは、Ｎ回繰り返して、Ｎ個が一体化されたデバイスを作製することができる。こうして接着されたデバイスは、垂直方向に相互接続される。
【００４９】
例
複数のデバイス間の接着の一例を、図１１Ａ、１１Ｂ、および１２〜１５に示す。図１１Ａ、１１Ｂ、および１２〜１５は、デバイスのＮ２Ｄアレイを一体化するために本発明にかかる接着をどのように用いるか、それらをどのように相互接続して垂直方向に一体化されたマルチウェハーデバイスを作製するか、および異なるテクノロジーがどのように組み合わされるかを示す。
【００５０】
図１１Ａおよび１１Ｂは、接着される２つのデバイスを表わす。この例において、図１１Ａおよび１１Ｂのデバイスは、配線を有し異なった集積回路ウェハーである。図１１Ａにおいて、対称真性ＨＢＴ（ＳＩＨＢＴ）ウェハーは、ＳＩＨＢＴ代用基板４０と、基板４０上に形成された平坦化材料４１と、ＳＩＨＢＴデバイス４３と、好ましくは金属から形成される配線４２および４４とを含む。図１１Ｂは、ＶＣＳＥＬ基板４５と、平坦化材料４６と、ＶＣＳＥＬデバイス４８と、配線４７および４９とを含むＶＣＳＥＬデバイスを示し、ここでも配線は好ましくは金属から形成される。図１２に示されるように、図１１Ａおよび１１Ｂのデバイスは、上で説明したような方法により接着される。すなわち、それぞれのデバイスの上面に二酸化シリコンのような材料が堆積され、次いで約５〜１０Åの表面粗さまで研磨される。より高い平坦化度もまた、好ましい。接着されたデバイスを図１２に示す。
【００５１】
次に、図１３に示されるように、基板４０が除去されて配線４４が露出される。ヴィアホール５０は、平坦化材料４１および平坦化材料４６を介してエッチングされ、配線４７の一部が露出される。１つのヴィアホールが示されているが、接着された２つの基板におけるデバイスへ適切な接続を形成するために、任意の数のヴィアを形成できることが理解されるべきである。
【００５２】
デバイス４３と４８とを相互に接続するヴィアホール５０内に、相互接続部５１が形成される。２つのウェハーのみを接着する必要がある場合には、この時点でプロセスを停止することができる。１つまたはこれ以上のデバイスをさらに一体化する必要がある場合には、例えば、二酸化シリコンにより接着層５２を形成することによってプロセスを続けることができる。接着層５２は、次いで、上述したような手法により５〜１０Åの表面粗さまで研磨される。この場合、層５２の平滑な表面をより容易に形成するために、相互接続部５０内に形成された任意の空隙を充填する工程がプロセスに含まれてもよい。デバイスは、図１４に示されるように、所望されるなら、もう一つのウェハーに接着する準備ができた。
【００５３】
異なる技術で製造されたウェハーについて、平坦化材料は同一とすることができる。二種類の異なる技術は、平坦化材料の層が相互作用しないことによって分離される。それぞれは、平坦化材料とのみ相互作用する。平坦化材料の特性はいずれもよく知られており、現在のプロセスに通常用いられているので、技術を組み合わせるために新規な材料は必要ない。本発明は、異なる技術を組み合わせるための非常に生産性のよい方法を提供する。
【００５４】
さらに、全ての受注設計は処理の最後に生じる。いずれのウェハーも別個に作製された後に、接着される。相互接続は、接着後に行なわれる。組み合わされた技術の受注設計は、プロセスの最後に生じる。必要とされる技術はすべて採用することができ、これらの技術は容易にかつ商業的に利用可能なものとすることができる。新規なプロセスを設計する必要性は排除される。最終的に組み合わされた全体にわたるさらなる制御は、定義の明確なものとして可能であり、安定したプロセスで製造されたデバイスは、新規なものとは違って制限がない組み合わされたプロセスを組み合わせるために選択することができ、ここでは、製造、信頼性、または、より長期にわたる情報はほとんど利用されない。
【００５５】
図１４の構造への第３のウェハーの接着は、図１５に示される。図１５は、平坦化材料４１および４６をエッチングして、素子６０〜６２を有するもう一つのデバイスの配線６０の一部を露出させることにより得られた付加的なメタライゼーション５３を示す。相互接続部５３は、平坦化材料４１の表面に広がる部分を有し、もう一つのレベルの相互接続を促進する。この場合、第３のウェハーにおけるデバイスは、配線５５および５７を有するＣＭＯＳデバイス５６とすることができる。もう一つのヴィアは、平坦化材料５８および接着材料５２を介してエッチングされ、相互接続部５１の一部を露出して相互接続部５９との接続を可能にする。相互接続部５９はまた、ＣＭＯＳデバイス５６の配線５５にも接続される。もう一つの相互接続部５４は、材料５８および５２を介してヴィアをエッチングし、相互接続部５３の一部を露出することにより形成される。相互接続部５４は、相互接続部５３に接して形成される。図１５は、デバイス間に形成された接着層を正確に示していないが、これらは、第１の形態に関連して上で説明したプロセスを用いて作製されたデバイスであることが理解されるべきである。
【００５６】
本発明はコンタクトの両側を使用することもまた、図１５から明らかである。例えば、コンタクト５１の上部のパッドが接続パッドまたは金属リングである場合には、その後、パッド（またはライン）の底面は、パッド（またはライン）の下方にある配線４７に接続される。一方、パッド（またはライン）の上面は、配線５５に部分的に重なるコンタクト５９に接続される。これによって、ドライブの要求を低減することができる。
【００５７】
図１５はまた、回路の形状についての１つの層（可能な場合には２つの層）に制約されない本発明の利点を示す。三次元に設計することが可能である。デバイスの種類またはクラスを他のものから分離することができ、そこにおいては機能または処理が干渉せず、あるいは一致しない場合には、回路のレイアウトを最適化することができる。２つのみの代わりに三次元が用いられるので、回路レイアウトは、面積内で最小にすることができる。例えば、任意に異なる技術を有する名目上同一面積の従来のチップは、垂直に積層することによって、三分の一の面積で実行することができる。積層されたチップに対する個々のチップの低減されたパッケージングの必要性が考慮されるならば、面積の減少はさらに大きくなる。また、垂直に積層することは、経路間における改善された信号分離のために、チップ間またはチップ内でのグラウンド、バイアス、または他の面の挿入につながる。
【００５８】
典型的に、システムにおいて、信号は増幅された後、集積回路の間のバスを越えて移動する。これは、システムを構成する素子の中で、多くのレベルシフト、バス、および単一の信号レベルにおける種々の相違のための補償を必要とする。一つの例として、光検出デバイスにおける画素は非常に少量の電荷を受け取り、これは、次いでデバイスからメモリーデバイスに移動する。この場合、光検出デバイスおよびメモリーは、いずれも別個に集積された回路とすることができ、画素およびメモリーデバイスの間のバッファーおよびシステムバスを介して電荷パケットの増幅を必要とする。その後、メモリーデバイス内のメモリーセルに情報を収納するために、信号レベルは低下する。メモリー内の情報が処理されることが必要な場合、情報は、次いで、より多くのバッファーおよびシステムバスを用いて再びレベルダウンし、データをプロセッサーに運ぶ。プロセッサーもまた、分離された集積回路を用いて形成することができる。種々の信号についてのパワーレベルは、配線およびバスによって決定される。
【００５９】
本発明によって、素子から素子への伝達およびアドレスの可能性を得ることができる。現在、信号のパワーレベルは、配線、すなわちシステムバスおよびドライバーではなく、素子によって決定される。例として、図１６Ａ〜図１６Ｄに示すように、光信号などを検知するための画素のアレイからなる第１の集積回路は、第１の基板上に形成される（図１６Ａ）。単純化された様式において、画素７２は、基板７０上に形成された半導体層７１の上に設けられる。第２の基板上には、画素アレイの外に移動する際、情報を収納するために必要とされるメモリーデバイスが図１６Ｂに示すように設けられる。半導体層７４は、基板７３の上に形成される。メモリーセル７５は、層７４中に形成される。最後に、情報を処理するためのプロセッサーデバイスが、図１６Ｃに示される第３の基板上に設けられる。種々の素子７８は、基板７６上に形成された層７７中に示される（単純化した状態で）。その後、それぞれの基板は互いに接着することができる（受光のために、画素アレイを最上として）。
【００６０】
３つの基板は、互いに接着することができる。代用基板（図示せず）は、上で説明した手法を用いて層７１の上面に取り付けることができ、基板７０は除去される。メモリーデバイスの層７４の上面は、その後、基板７０を除去することにより露出された表面に接着される。次いで、基板７３は除去され、層７７の上面は、基板７３を除去することにより露出した表面に接着される。代用基板を除去して、画素７２を露出させてもよい。相互接続は、上述したような手法によって、３つの基板の間に直接形成することができ、別個に一体化されたデバイスを用いてシステムが設計される場合には、システムを相互接続するために要求される非常に多くのバッファーおよびシステムバスについての必要性は回避される。接着された回路を図１６Ｄに示す。図１６Ｄには、異なるデバイスを接着するために用いられた種々の層が示されていないこと、および、層７１、７４、および７７の一部は、所望ならば対応する基板の除去の間に取り除いてもよいことが理解されるべきである。
【００６１】
もう一つの例は、典型的なマイクロプロセッサーとすることができ、マイクロプロセッサーは、多くのオンボードＲＯＭを含み、別個のＲＡＭ上のシステムバスを介して大量の記憶がアクセスされる。この場合、オンボードＲＯＭを有するプロセッサーは、第１の基板上に作製され、メモリーは第２の基板上に作製される。２つの基板は互いに接着することができ、プロセッサーはメモリーデバイスに直接接着される。ここでも、システムバス、レベルシフターおよび他のバッファーの必要性は排除される。
【００６２】
本発明は、より小型で直接アクセス可能な手法でシステムを構築できるのみならず、より小さな置き場所を可能にする。上述した別個のデバイスのそれぞれは、チップのサイズがほぼ等しいと仮定すると、それらが互いに積層される本発明と比較して少なくとも３倍のスペースをとるであろう。
【００６３】
本発明の第４の形態は、上で説明した技術を用いて、下方にある集積回路から別個に配線を形成する。典型的に、必要とされる複雑な機能をすべて与えるために、回路には多くのレベルの配線が必要とされる。６つまたはこれ以上のレベルの配線が必要とされるかもしれない。これは、かなりの量の熱的処理を必要とし、より高い熱予算に下方の能動デバイスを曝して、構築プロセスを複雑にする。本発明は、能動デバイスを別個に構築するために用いることができ、次いで、本発明にしたがって接着された配線の層が形成される。特に、それぞれのレベルの配線は、別個の基板上に形成することができ、その後、必要に応じて互いに接着され相互接続される。いくつかのまたはすべての配線層は、一度に構築することができる。互いに接着されたまたは単一の相互接続された基板は、次いで、能動デバイスを有する基板に接着される。図１５に示した異なるウェハーの相互接続のために上で説明したものと同様の手法を採用することができる。完了すると、相互接続された層の積層体は、能動デバイスに接着される。
【００６４】
これは、図１７Ａおよび図１７Ｂに示され、これにおいては、層８０〜８３を有する配線の積層体が、本発明の原理にしたがって図１７Ａに示されるように接着され、次いで、図１６Ｂまたは図１６Ｃに示した集積回路に接着される。図１７Ｂは完成したデバイスを示しており、理解しやすくするために、接着プロセスに用いた層を省略してある。この場合、集積回路の基板は除去して、ダイアモンド状カーボンのようなより好ましい熱的材料に接着することができる。この形態においては、増加した熱予算の種々の影響についての相殺または補償を行なわないことによって、より厳密な処理制御を得ることができる。これは、能動デバイスの上部における一体化された回路配線の多層の典型的な処理に起因する。
本発明のもう一つの適用は、相互接続された層の選択である。相互接続の別個のプロセスが可能であることによって、設計におけるさらなる柔軟性を得ることができる。ある種の層、例えば高速で信号を取り扱う層は、他の層よりも重要である。重要なレベルは、重要でない他の層によって互いに分離して、重なり合いを最少にすることができる。これとは反対に、重なり合いがデバイスの高速処理のための問題とならない場合には、重要でない層は、隣接した層とすることができる。
【００６５】
上述した形態から明らかなように、一体化された回路の基板は、上述の形態において完全に除去することができる。結果として得られるのは、絶縁性の平坦化材料中に埋め込まれたデバイス素子の２−Ｄアレイである。この一例を図１８に示す。それぞれの素子は、他の全ての素子、すなわちデバイスの２−Ｄアレイから、回路層とは異なって完全に分離することができる。接着される第２のウェハーは、同様の方法で処理することができ、デバイス素子のもう一つの２−Ｄアレイを与える。デバイスのアレイは、次いで、所望される方法で相互接続されて、回路、サブ回路などが得られる。これは、異なる技術、例えばＣＭＯＳとバイポーラとを互いに接着してＢｉＣＭＯＳウェハーを作製するために広げることができる。この場合、２つのウェハーが別個に処理されるので、最も進んだＣＭＯＳおよびバイポーラ技術を組み合わせることができる。その後、組み合わされた技術のデバイスまたは回路を作製する必要がある場合には、新たな組み合わされたプロセスの設計を強いられる、あるいは現在の組み合わされた技術で妥協する代わりに、現在の進んだ質の高い技術を使用することができる。現在の組み合わされた技術は、最も進んだ技術または技術の革新の利点を使用または得ることができない。
【００６６】
第３のウェハーおよび引き続いたウェハーもまた処理され、このとき、基板は除去されて、第１および第２のアレイに相互接続されるデバイスの２−Ｄアレイが作製される。第３のデバイスは、さらにもう一つの技術とすることができる。図１９に例を示す。
【００６７】
ウェハー接着は、集積回路またはデバイスを、放熱、インピーダンス整合のため、またはＲＦ分離のためのもう一つの基板、アンテナ、または受動素子からなる整合ネットワークに接着することからなる。これらの素子の組み合わせもまた、一体化することができる。部分的または完全な基板の除去は、この形態に含むことができる。回路またはデバイスは、アンテナ、スプレーダーまたは他の素子に相互接続することができる。
【００６８】
１つの基板上のＭＥＭが、もう一つのウェハー上の出力移動パワー増幅器で一体化される場合には、一体化されたＴ／Ｒモジュールもまた製造することができる。入力を受け取るウェハーは、第２のウェハーまたは第３のウェハーの上に一体化することができる。また、適切な遮蔽または分離は、ウェハー上に形成されたアンテナと同様にモジュール内に一体化することができる。
【００６９】
レーザーおよびディテクターのような基板上の光学デバイスは、もう一つのウェハー上の光学的相互接続回路で一体化することができる。デバイス間のインピーダンス不整合がパワーの著しい影響または損失を引き起こさないように、素子は、波長の十分な部分に一体化されて一括された素子として操作する。本発明で可能な得られる光学構成は、寄生が少ないことに起因して高速で、また、従来の光学Ｉ／Ｏ構成を制限するインピーダンス不整合の問題が回避されるので低パワーで操作する。
【００７０】
また、ウェハー接着は、図３および４から引き続いて行なわれることができ、ここでは、ウェハー１０はデバイスまたは回路ウェハーであり、ウェハー１６は以下のような支持体またはパッケージ材である。この特定の説明は、封止技術として特に重要なものであり、いくつか挙げれば、改善された熱的特性、改善されたノイズ特性、パワー、グラウンド、クロックおよび／または信号線の分離、改善された放射特性、低減された抵抗、容量およびインダクタンス、グラウンドカップリングに対するパワーの増加を与える。接着後、デバイスまたは回路ウェハーからの基板は、実質的に薄くされ、または完全に取り除かれる。基板の残部は、１０〜２０μｍ以下とすることができる。付加的な処理は、残留しているシリコン基板または“裏面”に、あるいは基板が完全に取り除かれた場合には、能動デバイスを含む層の“裏面”に施すことができる。
【００７１】
例えば、ヴィアは、ウェハーの“前面”に形成された“パッド”の下方側に形成することができる。これらの“パッド”は、この目的のために最適に設計することができ、典型的なパッドとは著しく異なる構成を有する。例えば、このパッドは、実質的にヴィアとすることができ、ウェハーの前面処理から始まり、裏面に相互接続される。この例は、図２０Ａに示され、これにおいては、ベースコンタクト９０は、デバイスの裏面まで延びるヴィア構造を有し、ここで基板の除去によって露出される。図２０Ｂは、適切に配置されたヴィアによってアクセス可能な延長されたメタルコンタクト９０Ａを示す。
【００７２】
種々のタイプのヴィアが形成可能である。例えば、ヴィアは、“頂部”相互接続レベル、“より低い”相互接続レベル、デバイスに隣接する“第１の”相互接続レベル、または裏面から能動デバイスに直接形成することができる。これらの異なるタイプのヴィアが形成された後、ヴィア内に相互接続部を形成することができ、その結果、ウェハーまたは能動デバイスの前面に直接形成された任意のレベルの配線が相互接続される。メタライゼーションの付加的なレベルもまた、“前面”に形成される多層配線レベルと同様に、“裏面”に形成することができる。この“裏面”処理の後、ウェハーはダイシングされ、ワイヤーボンディングやボールグリッドアレイのような典型的な方法にしたがって封止される。
【００７３】
この構成は、能動デバイス層のいずれかまたは両方の側におけるパワー、グラウンド、クロックおよび信号の経路を可能とする。例えば、パワーおよびグラウンドは一方の側に経路を形成し、グラウンド、クロックおよび信号は他方の側に経路を形成することができる。他の構成は可能であり、所望ならば構成の組み合わせを用いることができる。この構成は、抵抗、インダクタンス、および容量の低減を可能にし、所望に応じて、異なるタイプの配線間の相互作用、例えばパワーと信号との間の相互作用を最少にし、あるいは、パワーとグラウンドとの間の相互作用を最大にすることができる。
【００７４】
一例を図２０Ｃに示す。図２０Ｃ（および他の図面）に示される寸法は、正確な縮尺率ではなく、本発明を説明する目的で描かれたものであることが理解されるべきである。示される寸法は、本発明を限定することが意図されない。一対のデバイス１０５および１０６は、多数の配線層９３〜９５を介して他の回路素子（図示せず）と相互接続される。デバイスは、ダイアタッチとして使用される材料９２に接着される。ヴィア１０２は相互接続部１０１で充填されて、“頂部”レベルの配線層９３に接続される。ヴィア１００は、相互接続部９９で充填されて、中間配線層９４の一つに接続される。ヴィア９６は、層１０３を介して形成され、配線９７によりデバイス領域１０４に接続される。層１０３は、実質的に薄くされた本来の基板の残部とすることができる。あるいは、本来の基板が完全に取り除かれた場合には、層１０３は、本来の基板とデバイス１０５および１０６との間の層、または基板除去後にデバイス１０５および１０６上に形成される層とすることができる。参照符号を付していないが、種々の配線層を分離する材料は、絶縁材料であると理解されるべきである。
【００７５】
もう一つの例は、図２０Ｄに示され、これにおいては、２つのデバイス１８０および１８１は、基板１８５および１８７を介して両側に接続され、そこにデバイスが接着される。相互接続部１８２、１８８および１８９は、基板１８５を介して形成され、配線１８３および１８４は、基板１８６を介して形成される。基板１８５および１８６は、すでに説明したような接着のための平坦化層を含むことができる。
【００７６】
種々のレベルに形成されるヴィアは、半導体材料の層を貫通できることが理解されるべきである。この場合、充填前にヴィア内に露出された半導体表面を酸化するような手法を採用することが必要とされるかもしれない。また、デバイスは、ヴィアが形成され、完全に絶縁された領域を有する絶縁性基板の上に形成することができる。これは、例えば、ヴィアが貫通したこれらの領域内の半導体材料を完全に酸化することによって、半導体材料を完全にエッチングで取り除いて絶縁材料で再度充填することによって、あるいは２つの組み合わせによって達成することができる。
【００７７】
放熱材料もまた、ダイアタッチ材料９２として使用することができる。それは、さらに複合材料とすることができる。組成は最適化することができ、例えば、ダイに接着される場合には銅を主成分とすることができる。また、ダイの間の経路に接着される場合には、ダイ分離につながるもう一つの材料を含むことができる。
【００７８】
この構成は、従来のパッケージよりも改善された熱インピーダンスをさらに与える。例えば、典型的なパッケージングは、熱を発生する能動デバイス層とパッケージへのダイアタッチとの間にシリコン基板を有する。シリコンは、典型的に６００ミクロンまでの厚さであるが、典型的に３００ミクロンまで薄くされる。製造中における薄膜化は、破壊により決定される限界がある。能動層で発生する熱は、典型的に３００ミクロンまでの基板を介して銅製の熱スプレーダーあるいは同様の熱伝導材料を介して、そこから、周囲のヒートシンクに移動する。この放熱材料は、典型的に２４ミル厚まで、すなわち６００ミクロンまでの厚さである。銅の熱伝導度はシリコンのそれの約３倍であるので、半分を越える熱上昇がシリコン基板内で生じる。
【００７９】
別のウェハー接着構成においては、材料９２は、従来のプラグと同等の厚さの銅に類似した材料であり、温度上昇は半分以上低減される。これは、適切な平坦化材料および厚さのために、平坦化材料を横断する温度低下が、シリコン基板を横断する温度低下に比較して無視できるためである。適切な平坦化材料および厚さの例は、０．５ミクロンの二酸化シリコン、および５ミクロンの窒化シリコンである。
【００８０】
ヒートシンク温度の著しい上昇を引き起こさずに銅製熱スプレーダーを省くことができるようなヒートシンク効率であれば、温度上昇がより大きく低減されることに着目される。この場合、同一の熱流について、２ミクロンまでの窒化シリコンを横断する温度低下は、３００ミクロンのシリコンを横断する温度低下の約十分の一であり、約十分の一の温度上昇を部分に引き起こす。
【００８１】
熱インピーダンスにおけるさらなる改善は、基板が実質的に薄くされた、または図２０Ｅに示されるように完全に除去された後、デバイスまたは回路ウェハーの裏面に第２の封止材を接着するウェハーによって得ることができる。この例において、基板１０３は完全に除去されており、第２の封止材１０７は、基板除去により露出した表面に接着される。基板９２および１０７は、デバイスからの熱をより効果的に放散して除去するために、高い熱伝導度を有するように選択することができる。層９３〜９５への、あるいは能動デバイス自体へのアクセスは、相互接続のタイプまたは封止の様式に応じて、基板９２および１０７の一方または両方を介して行なうことができる。
【００８２】
基板１０７の接着は、さらなる裏面処理の後に行なうことができ、その例を上に示した。別の材料でのシリコン基板の置き換えは、それにしたがって、熱インピーダンスを低減する。上述したような前面からの熱除去に関連して用いられる場合、熱インピーダンスはさらに改善される。ヒートシンクは、前面および裏面に適用することができる。あるいは、前面および裏面の封止材は、適切な材料で熱的にそらすことができる。
【００８３】
ボールグリッドアレイ封止技術、あるいは、ボールグリッドアレイを用いないが、引き続くアセンブリーにおいて別の面積コンタクト法を用いる他の封止技術に関連する場合、適切な材料でデバイスまたは回路ウェハーを挟持することは、最も好ましい。図２０Ｆは、ボールまたはバンプ１０９を有するボールグリッドアレイとバンプ下層のメタライゼーション１０８とを用いて、図２０Ｅの構造を他のレベルに相互接続することを示す。封止材を介して所望される接続点まで相互接続を形成し、引き続いて、適切なアンダーバンプメタライゼーションおよびボールグリッド形成を行なうことによって、ボールグリッドアレイ法をこの説明に直接に適用することができる。
【００８４】
ボールグリッドアレイを用いない封止技術の例を図２０Ｇに示す。この例は、ピングリッドアレイ２０１を使用する。このアレイは、基板９２中に形成され、ピングリッドアレイ２０１と層９３〜９５との間に相互接続部２０２を含む。ピンは、引き続いて、ボード、カード、基板、または他のサブアセンブリーに押し込むことができる。このアセンブリー法は、最新の封止において典型的に用いられているはんだバンプ、アンダーフィルなどの必要性を排除する。あるいは、９２の露出した表面は、層９３〜９５に相互接続される露出したコンタクト領域２０３をもって形成することができ、それは、次いで、ボード、カード、基板、または他のサブアセンブリーの上に形成されたピングリッドアレイの上に押し付けることができる。
【００８５】
この封止方法およびデバイスは、また、熱ストレスに耐性を与える。能動デバイス領域を除く全てのシリコンの実質的な除去は、封止材を考慮すると、残りのシリコンの著しく大きなコンプライアンスを可能にする。シリコンのさらなるコンプライアンスは、基板を薄くしたまたは完全に除去した後、ダイの間のシリコンをエッチングするまたは完全に取り除くことによって得ることができる。最も大きなコンプライアンスは、基板の薄膜化または完全な除去の後に、各能動デバイスを除く全てのシリコンを除去することによって得られる。この場合、シリコンデバイスは、シリコンには接続されず、むしろ、平坦化材料および相互接続メタライゼーションに接続される。中間の量のシリコンを除去することもまた、可能である。
【００８６】
この構成は、典型的な方法に比較して、低減されたストレスおよび改善された信頼性をもたらす。封止材および／または、許容され得る引っ張りを得るためにダイがさらに取り付けられる材料は、不良を引き起こす引っ張りを受けるボールグリッドアレイのような典型的な方法から、さらに低減されたストレスおよび改善された信頼性をもたらす。
【００８７】
ウェハー接着は、他の部品を有するそのような素子と組み合わせて、システムまたはシステムの機能的な部品を生み出すことができる。図２１は、本発明にしたがって一体化されたシステムの分解図を示す。このシステムにおいて、高密度低速デバイス１５１は、高速低密度デバイス１５３と一体化される。熱スプレーダー、分離層、およびアンテナを含む受動素子のような他の素子もまた、含むことができる。
【００８８】
基板１５０上には、素子１５５と配線１５６とを有する高密度低速シリコン集積回路を含むウェハー１５１の残りの部分が接着される。ウェハー１５１の基板は、上述した手法により除去されており、ウェハー１５０は熱スプレーダーとすることができる。ＨＢＴデバイス（基板除去後の状態で示される）のような低密度高速デバイス１５３は、ウェハー１５１に予め接着された絶縁基板１５２に接着される。基板１５２は、電気絶縁性および断熱特性を有し、例えばダイアモンドまたはダイアモンド状カーボンからなる熱スプレーダーとすることができる。ヴィアは、基板１５２中に形成されて（図示せず）、ウェハー１５１中のシリコンデバイスとウェハー１５３中のＨＢＴとの間の相互接続を可能にする。ウェハー１５３上には、コンタクトパッド１５９を有するパッケージ基板１５４が接着される。あるいは、基板１５４は、ＨＢＴへ入力する信号を受け取るためのパッチアンテナ１５９を有するアンテナとしてもよい。配線（図示せず）は、所望されるなら、基板１５４とＨＢＴウェハー上のデバイスとの間、および基板１５９とウェハー１５１との間に形成される。
【００８９】
形成することができるもう一つのシステムは、高密度に埋め込まれたメモリーを有するマイクロプロセッサーである。１つのウェハー（１０のような）上のマイクロプロセッサーは、第２のウェハー（１６のような）と接着して相互接続することができる。この構成は、寄生が減少することによって、プロセッサーとメモリー素子との間の高められた通信速度を与えつつ、ビット幅の著しい増加を可能にする。電力消費量もまた、Ｉ／Ｏドライバーを省けること、およびプロセッサーとメモリーとの間のレベルシフトによって低減される。その構成は、チップ内に埋め込まれたメモリーの従来の手法と比較して、メモリーの増加をさらに可能にする。さらに、プロセッサーおよびメモリー設計、および製造プロセスは、同一のウェハー上に製造すること、あるいはボードレベルに２つのデバイスを相互接続する必要性に起因した設計および処理の妥協なしに、最適に設計され組み立てられたデバイスの組み合わせを得るために、それぞれ最適化することができる。
【００９０】
ウェハー接着はまた、主に機械的支持のために、基板をデバイスまたは回路ウェハーに接着することを含む。これは、図３および図４にみることができ、ここにおいては、ウェハー１０はデバイスまたは回路ウェハーであり、素子１６は支持基板である。デバイスまたは回路ウェハー１０の基板は、その後、部分的または完全に除去され、ウェハーは、そこから基板が除去されたウェハーの“裏面”に接続することによって封止される。例えば、図１４には、基板４０が除去され、相互接続部５１が形成されたウェハー４１が示される。図２２Ａに示されるように、ウェハー４１は、パッケージ１１３内に実装される（発明を説明するために、簡素化された様子で示されている）。ウェハー４１のフィルム５２は取り除かれて、相互接続部５１が露出する。相互接続部５１上には、ボンディングパッド１１０が形成され、これは、ワイヤー１１３によってパッケージパッド１１２に接続される。他のデバイス端子への接続は示されていない。フリップチップ実装のような他のパッケージ法も可能である。また、多層配線を含む３つまたはこれ以上の素子またはウェハーを一体化することも可能である。これらの方法およびデバイスもまた、素子４６および／または４５の省略を含むことができる。
【００９１】
もう一つの例において、デバイスまたは回路ウェハーは、第１の基板に接着され、デバイスまたは回路ウェハーの基板は除去される。次いで、好ましい熱的、分離および／または機械的特性を有する第２の基板は、基板除去後に露出されたデバイスまたは回路ウェハーの側に接着される。その後、第１の基板は取り除かれて、デバイスまたは回路ウェハーの“上部”側が露出する。図６に示されるデバイスから始めると、基板２０は除去されて、第２の基板１１５は、ＨＢＴデバイスの裏面に接着される。基板１０は、その後、取り除かれて、ＨＢＴデバイスの上部側が露出する。次いで、一体化されたデバイスは、図２２Ｂに示されるようにパッケージ１１６内に実装される。コンタクト２６上には、ボンディングパッド１１７が形成される。パッド１１７は、ワイヤー１１７を介してパッケージパッド１１９に接続される。他のデバイス端子への接続部は示されていない。そこに接着される多層配線を有するデバイス、およびフリップチップ実装を用いるような他のパッケージ法も可能である。
【００９２】
積層されたソーラーセルもまた、本発明にしたがって一体化することができる。図２３には、第１のソーラーセル１２０が断面で示されている。ソーラーセル１２０は、裏面コンタクト１２１、基板１２２、能動領域１２３および上部コンタクト１２４を含む。セル１２０は、その後、平坦化材料１２５で平坦化され、高い平坦度および平滑度まで、第１の形態で説明したような手法によって研磨される（図２４）。基板１２２が実質的に薄くされた、または除去された後、裏面コンタクト１２１もまた、引き続いた形成を省略することができる。
【００９３】
第２のセル１２６が準備され、これは、基板１２７、能動領域１２８、およびコンタクト１２９を有する（図２５）。図２６において、接着材料１３０がセル１２６上に堆積され、第１の形態で説明したような手法により平坦化される。セル１２０と１２６とは接着され、セル１２６の基板は、例えば、ラッピング、ポリッシングによって図２７に示すように除去される。ヴィア１３１〜１３３を形成してコンタクト１２４および１２９の一部を露出し（図２８）、相互接続部１３４をヴィア内に形成して（図２９）、第２のセルにコンタクト１３５が形成される（図３０）。
【００９４】
本発明にしたがって一体化されたソーラーセルは、セル間における高い程度の光学的透明性を維持しつつ、高められた効率を有する。低い接続抵抗および高い機械的強度もまた、達成される。この例に示される積層体は、コンタクト面積を約半分に低減し、これは、典型的なコンタクト抵抗（＜１０-5オームｃｍ2）および接続抵抗（＜１０-6オームｃｍ2）のために許容可能である。単一接続および直列接続のセルのいずれも、本発明を用いて積層することができる。本発明で可能となる機械的積層は、タンデムまたはカスケードセルに関連した格子整合成長の制限を引き起こすエピタキシャル技術を伴なう一体化を避ける。それは、さらに、他の機械的に積層されたソーラーセルと比較して改善された機械的強度を与え、実質的なまたは完全な基板除去に起因して、温度変化に対して機械的に従順である。最適なコンプライアンスは、基板上のセル間における能動層の除去、および／またはヴィアおよび配線パターンを設計することによって得ることができ、パッケージのためにすでに説明したものと同様の方法で、基板領域全体を横切る連続した能動層の領域を適切に低減する。
【００９５】
本発明を用いて、より多くのセルを積層することができる。図３１に示されるように、接着材料１３６は、図３０中の積層されたセルの上にわたって形成され、上述した手法により平坦化される。接着材料１３７、コンタクト１３８および基板１３９を有する第３のセルは、材料１３６上に接着され（図３２）、ヴィア１４０が形成される（図３３）。その後、コンタクト１４１および１４２が形成される（図３４）。
【００９６】
図３５および３６は、本発明のもう一つの態様を示し、ここにおいては、隙間（ｖｏｉｄ）１４４は、表面平坦化前または後の一つのウェハー１４３に形成される。第２のウェハー１４５への引き続いた接着は、接着界面１４６近傍に意図的な隙間を形成する。ウェハー１４３に位置する隙間は、後にデバイスに接続されるヴィアとすることができる。
【００９７】
本発明にかかる一体化方法は、異なった領域のウェハー、ダイ、基板などの接着をさらに含むことができる。これを達成する例は、第一に、より大きな領域へより小さな領域を取り付け、引き続いてもう一つの大きな領域に接着することを含み、第二には、より大きな領域へのより小さな領域の接着は以下に示す。
【００９８】
例えば、第１の方法において、光学入力／出力（Ｉ／Ｏ）を有する電子部品を実現するためには、光学デバイスを電気回路に一体化することが望まれるかもしれない。この例において、光学デバイス（すなわち、垂直キャビティ表面照射レーザー（ＶＣＳＥＬ）、ｐ−ｉ−ｎフォトダイオードなど）のために必要とされる面積は、電子回路に必要とされる面積よりも典型的に少ないであろう。さらに、光学デバイスが組み立てられるウェハーサイズは、電子回路が組み立てられるウェハーサイズより典型的に小さいであろう。したがって、デバイス／回路の面積密度がより高くてより小型のウェハーを、デバイス／回路の面積密度がより小さなより大型のウェハーに接着することは好ましくない。これは、電子回路は、必要とされるよりも多くの光学デバイスを伴なって、または光学デバイスを全く伴なわずに一体化されるからである。
【００９９】
好ましい方法において、接着されるダイは、通常のダイシングなどによって、より小さなウェハーから分割され、分割されたダイは、電気デバイスを含むより大きなウェハーに匹敵するサイズのキャリアーウェハー上に集められて、より大きなウェハーとキャリアーウェハーとが接着される。これは、図３７Ａに示され、より小さなダイまたはデバイス１６２は、接着材料１６１によって基板１６０に接着される。所望されるならば、引き続いて基板除去が行なわれてもよく、接着されたデバイス間の相互接続を、上述した方法を用いて行なうこともできる。ダイ分離は、ウェハー接着に必要とされるダイを含むウェハーの平坦化によって、好ましく行なわれるであろう。ダイは、また、この平坦化に先立って優先的に試験することができ、より大きなウェハー上へのアセンブリーの前に選別することの助けになる。
【０１００】
より大きなウェハーへのダイのアセンブリーは、特定の位置への凹部の形成を含む種々の方法で行なうことができ、その凹部は、図３７Ｂに示されるように、所望ならば電気デバイスを含む他のウェハーとかみ合い、凹部１６７または基板１６３は、接着材料１６４および１６６を用いてデバイス１６５に接着される。ダイアタッチなどを含む他の方法もまた適用できる。例えば、ダイおよび凹部のサイズがプレスばめ（ｐｒｅｓｓ ｆｉｔ）に適切な場合には、接着材料１６４および１６６を省くことができる。
【０１０１】
ダイがキャリアーウェハー上に組み立てられた後、得られたウェハーは、電子デバイスを有するより大きなウェハーに接着するために平坦化される。この平坦化は、ダイアセンブリーと一貫した手法で促進することができる。例えば、ダイが凹部内に集められる場合には、ダイの表面がより大きなウェハーの表面に相当するように、ダイの厚さに一致させて凹部を形成することができる。図３７Ｃおよび３７Ｄは、図３７Ａおよび３７Ｂの構造の平坦化をそれぞれ示し、対応する基板に接着されている。図３７Ｃにおいて、デバイスまたはダイ１６２を有するウェハー１６０は、接着材料１６８および１６９を用いて基板１７０に接着される。ウェハー１７０は、好ましくは、ダイまたはデバイス１６２が相互接続される電子デバイスを含む。また、ウェハー１７０は放熱部材（ｔｈｅｒｍａｌ ｓｐｒｅａｄｅｒ）とすることができ、もう一つの基板は、他方の側からデバイスまたはダイ１６２を接着した後、基板１６０を除去することができる。図３７Ｄも同様であり、これにおいては、基板１６３は、接着材料１７１および１７２を用いて基板１７３に接着される。
【０１０２】
あるいは、ダイアセンブリーにより得られるウェハーは、ウェハー全面を平坦化せずに接着してもよい。例えば、その上にアセンブルされるウェハーよりもダイが高く、それらが実質的に同等の高さとなるように、ダイをアセンブルすることができる。この例において、引き続いた接着は、アセンブルされたダイの部分で主に行なわれ、アセンブルされたダイを含むウェハーの表面全体にわたっては行なわれない。したがって、ウェハー接着の後に行なわれるこのウェハーの基板除去は、ダイ基板が完全に除去される前に、ダイの分離を効果的にもたらすことができる。ダイ基板の除去（または実質的に基板全体の除去）が完了した後、ダイは、上述したように電子回路に相互接続することができる。
【０１０３】
さらに、上述した第２の方法によれば、第１の方法に類似した方法は、キャリアーウェハー上により小さなダイをアセンブルせずに行なうことができる。この例において、より小さなダイは、より大きなウェハーに別個に接着することができる。より小さなダイが別個に接着され、それらの基板が完全または実質的に除去された後、それらは、上述したようにデバイスまたは回路に相互接続される。この例において基板除去を促進するために、ダイ基板除去への同様の材料のテンプレートは、接着されたダイの回りに取り付けることができ、グラインディング、ラッピングなどを含む基板除去のための好ましい表面が得られる。
【０１０４】
より小さなダイが接着されたこのキャリアーウェハーは、上で言及したような電子回路を含むものとは別の機能を有することができる。例えば、より大きなウェハーもまた、より小さなダイを互いにつないで相互接続するために用いることができる。他の用途もまた可能である。この場合、図３７Ｃを例として参照すると、相互接続は、ウェハー１６０を通して両方の側から種々のデバイス１６２を接続し、ウェハー１７０を介して行なうことができる。基板１６０および１７０を薄くすることは、ヴィアの深さを低減するために好ましい。
【０１０５】
図３８Ａおよび３８Ｂは、デバイスを、回路基板、コンピューターカード、マザーボードなどに相互接続するさらなる方法を示す。デバイスは、上述したように接着されたデバイス、すなわち、封止材料に接着されたデバイスとすることができる。接着された封止材料は、接着前に形状（ｔｏｐｏｇｒａｐｈｙ）を有する、あるいは、引き続いてヴィアと配線とがコンタクトできるように、接着後に形状を有することができる。この形状は、通常の慣例を用いて行なわれ、プレスばめ、冷間熔接、音波接着、または低温熱音波接着などを可能とし、これらの形状と、この形状に対応して形成されたマザーボード、集積回路基板、コンピューターカードなどとの間に形成される。この形状は、封止材料のエッチング、または付加的な材料の堆積により形成することができる。用いられる材料の質およびタイプに応じて、この形状は、平坦な状態から鋭利なピークまでの範囲のアスペクト比を有することができる。この形状は、封止材料の上および／またはボードの上に存在することができ、ボードには、封止されたデバイスまたは回路が引き続いて取り付けられるであろう。この取り付けのメカニズムは、ハンダバンプ、ボールグリッドアレイなどで行なわれるような、接続部を形成するために材料をリフローするための高められた温度によらない。したがって、著しく低減された応力および増加した信頼性を達成することができる。また、この方法は非常に低コストで行なうことができる。デバイスまたは回路の封止は、ウェハースケールで行なうことができ、封止されたデバイス／回路のボード、カードなどへのアセンブリーを行なうためにハンダバンプを適用、リフローする必要がないからである。
【０１０６】
より具体的な例を、図３８Ａに示す。デバイス２００の上面には、“ピン”２０２を有するピングリッドアレイ２０１が形成される。ピンは、メタライゼーション、フォトリソグラフィー、エッチングなどのような通常の処理手法を用いて形成される。ピン２０２は、徐々に細くなる頂部を有する金属製の構造体である。ピン２０２は、回路基板、コンピューターカード、マザーボードなどの上の金属パッドのような導電性構造体に対応してかみ合うように設計される。徐々に細くなる頂部は、導電性構造体にピンを押し付けることによって、対応するボードまたはカードとの電気的コンタクトを確実にする。ピンは、ピラミッド状で示されているが、他の形状も可能である。ピン２０２は、幅が１０μｍの範囲内で、１：１〜１：３のオーダーのアスペクト比を有するように小さく形成することができる。デバイス２００は、いくつかのピン２０２のみが示されるが、典型的にデバイスは、アレイ状に形成された多数のピンを有することが理解されるべきである。アレイは、正方形や長方形のマトリックスのようなものであり、アレイまたはマトリックスのある部分においてピンを省略することができる。
【０１０７】
図３８Ｂは、導電性パッド２０４、好ましくはピン２０２のアレイに対応したパターンに形成された金属パッドを有するボード２０３を示す。矢印２０５で示されるように、ピン２０２は位置合わせされ、パッド２０４の対応するものに押し付けられる。非常に小さなコンタクトがアレイ状に形成され、接着されるデバイスと、そこにデバイスが接着されるボードまたはカードとの間に非常に多くの相互接続が形成されることが明らかである。
【０１０８】
特定のデバイスおよび材料について第１および第２の形態で説明したが、本発明はそれに限定されない。本発明は、任意のタイプの基板上に形成された任意のタイプのデバイスに適用することができる。さらに、接着されるデバイスを製造するために、任意のタイプの技術を使用することができる。例えば、ＧａＡｓ基板上のＧａＡｓデバイスは、ＨＢＴデバイスに接着することができる。また、シリコンウェハー上に形成されたシリコン系デバイスは、ＧａＡｓ系デバイスまたはＨＢＴ系デバイスのいずれかに接着することができる。ＣＭＯＳ、ＢｉＣＭＯＳ、ｎｐｎおよびｐｎｐのＨＢＴ、ＶＣＳＥＬ、ＰＩＮ、ＨＦＥＴ、ＭＥＳＦＥＴ、ＭＯＳＦＥＴ、ＨＥＭＴＳ、ＭＥＭｓおよびＪＦＥＴのような技術もまた、使用することができる。
【０１０９】
明らかに、上述した開示を鑑みて、本発明の多くの修正および変更が可能である。それゆえ、請求項の範囲内において、本明細書において具体的に説明したもの以外にも本発明を実施できることが理解されるべきである。
【符号の説明】
【０１１０】
１０…基板
１１…平坦な表面
１２…フィルム
１３…上面
１４…もう一つの層
１５…上面
１６…基板
１７…フィルム
１８…表面
２０…ＧａＡｓ基板
２１…平坦化材料
２２…コレクター層
２３…ベース領域
２４…ベースコンタクト
２５…エミッター
２６…エミッターコンタクト
２７…二酸化シリコン薄膜
２８，２９…ストレス緩和層
３０…ＨＢＴデバイス
３１…二酸化シリコン層
３２…デバイス
３３…二酸化シリコン薄膜
３４…基板
３５…二酸化シリコン層
４０…ＳＩＨＢＴ代用基板
４１…平坦化材料
４２，４４…配線
４３…ＳＩＨＢＴデバイス
４５…ＶＣＳＥＬ基板
４６…平坦化材料
４７…配線
４８…ＶＣＳＥＬデバイス
４９…配線
５０…ヴィアホール
５１…相互接続部
５２…接着層
５３，５４…相互接続部
５５…配線
５６…ＣＭＯＳデバイス
５７…配線
５８…平坦化材料
５９…相互接続部
６０…配線
６１，６２…素子
７０…基板
７１…半導体層
７２…画素
７３…基板
７４…半導体層
７５…メモリーセル
７６…基板
７７…半導体層
７８…素子
８０，８１，８２，８３…層
９０…ベースコンタクト
９０Ａ…メタルコンタクト
９２…ダイアタッチ材料
９３，９４，９５…配線層
９６、１００，１０２…ヴィア
９７…配線
９９，１０１…相互接続部
１０３…層
１０４…デバイス領域
１０５，１０６…デバイス
１８０，１８１…デバイス
１８２…相互接続部
１８３，１８４…配線
１８５，１８６，１８７…基板
１８８，１８９…相互接続部
１０７…第２の封止材
１０８…バンプ下層のメタライゼーション
１０９…バンプ
１５０…基板
１５１…ウェハー
１５２…絶縁基板
１５３…ウェハー
１５４…パッケージ基板
１５５…素子
１５６…配線
１５９…コンタクトパッド
１１０…ボンディングパッド
１１１…ワイヤー
１１２…パッケージパッド
１１３…パッケージ
１１５…第２の基板
１１６…パッケージ
１１７…ボンディングパッド
１１８…ワイヤー
１１９…パッケージパッド
１２０…第１のソーラーセル
１２１…裏面コンタクト
１２２…基板
１２３…能動領域
１２４…上部コンタクト
１２５…平坦化材料
１２６…第２のソーラーセル
１２７…基板
１２８…能動領域
１２９…コンタクト
１３０…接着材料
１３１，１３２，１３３…ヴィア
１３４…相互接続部
１３５…コンタクト
１３６…接着材料
１３７…接着材料
１３８…コンタクト
１３９…基板
１４０…ヴィア
１４１，１４２…コンタクト
１４３…ウェハー
１４４…隙間
１４５…第２のウェハー
１４６…接着界面
１６０…基板
１６１…接着材料
１６２…デバイス
１６３…基板
１６４…接着材料
１６５…デバイス
１６６…接着材料
１６７…凹部
１６８，１６９…接着材料
１７０…基板
１７１，１７２…接着材料
１７３…基板
２００…デバイス
２０１…ピングリッドアレイ
２０２…ピン
２０３…ボード
２０４…導電性パッド
２０５…矢印
【技術分野】
【０００１】
本発明は、三次元的に一体化された半導体デバイスに係り、特に垂直に互いに接着されて三次元構造を形成した半導体デバイスに関する。
【背景技術】
【０００２】
集積できることは、半導体産業の成功を決定する。これは、集積回路（ＩＣ）の発明で最初に証明された。ＩＣは、半導体ウェハーの表面へ電子部品を形成すること、および引き続いて行なわれる、部品の上部へのメタライゼーションでこれらの部品を相互接続することから実質的になる。こうした集積によってもたらされたコストの飛躍的な減少および性能の向上は、大きな経済的影響を与えてきた。
【０００３】
ＩＣの発明から、種々の電子部品（例えば、トランジスター、ダイオード、抵抗、キャパシター等）の集積密度における絶え間ない改善が達成されたことに起因して、半導体産業は急速に発展し続けてきた。ほとんど、集積密度におけるこの改善は、最小機能サイズにおいて減少が繰り返されたことによるものであり、これは与えられた面積により多くの部品を集積することを可能にする。さらなる向上は、ウェハーサイズの増大によるものである。
【０００４】
これらの集積向上は、本質的には二次元（２−Ｄ）に実在し、それにおいては、集積された部品によって占められる体積は、実質的に半導体ウェハーの表面におけるものである。リソグラフィーにおける飛躍的な向上は、この２−Ｄ集積における著しい改善をもたらしたものの、２−Ｄにおいて達成可能な密度には物理的な限界がある。これらの限界の一つは、単純にこれらの部品を製造するために必要な最小サイズである。もう一つの限界は、部品サイズが減少するので、部品間に必要とされる配線が著しく増加することである。
【０００５】
２−Ｄで可能な集積より優れた集積を達成するための研究が行なわれ、チップメモリーにおける向上がもたらされて、半導体産業がさらに発展した。例えば、トレンチキャパシターは、ウェハー表面の下にかなりの体積の半導体を用いて、与えられたチップ面積内でより多くの機能を達成することを可能にした。他の努力は、与えられたチップ面積内でより多くの体積を使用することによって、より高いレベルの集積を達成することに向けられ、そのチップ面積は最近増加している。一つの方法では、配線メタライゼーションの頂部に半導体材料を加え、引き続いて、付加的な配線メタライゼーションを与える集積プロセスを繰り返されてきた。これは、チップ面積当たりにより多くの部品を潜在的にもたらすが、著しく高められた熱予算を含む他の問題が新たに生じる。さらに、こうした努力と他の努力とは、一つの基板のみを使用し、次いでその基板の一表面を加工する点で別個のものである。配線の形成に含まれる熱プロセスにデバイスを曝さないことは、簡便でありデバイスの製造を促進するであろう。
【０００６】
もう一つの問題は、デバイス寸法の縮小に比較して配線寸法の縮小が遅れていることに起因する。理論的には、ヴィアの臨界寸法は、ゲート寸法と同程度とすることが望まれている。しかしながら、ヴィアを縮小することはデバイスを縮小することより遅れているので、集積密度は制限される。
【０００７】
さらなる問題は、異なるタイプのテクノロジーを単一の回路またはウェハーに一体化するのを試みるときに生じる。ＢｉＣＭＯＳはその一例である。典型的に、テクノロジーを組み合わせることを可能とするためには、特別な処理手法が工夫されなければならない。一つのテクノロジーに要求される処理は、しばしば、もう１つのテクノロジーに要求される処理を妨げる。その結果、歩み寄りが生じる。組み合わされたテクノロジーの総合的な発展は将来停滞して、組み合わせることが不可能ではないが非常に困難なテクノロジーを、柔軟に一体化することが行なわれる。言い換えれば、最も進んだ“最善の（ｂｅｓｔ ｏｆ ｂｒｅｅｄ）”テクノロジーは組み合わされず、テクノロジーの発展を促進することはできない。
【０００８】
テクノロジーを組み合わせることのもう一つの問題は、受注設計（ｃｕｓｔｏｍｉｚａｔｉｏｎ）が最初から行なわなければならないことである。テクノロジーを組み合わせるために最初に処理を計画しなければならず、デバイスに制限が生じる。ここでも、処理に再設計が必要なために、テクノロジーにおける発展や改善の利点を容易に得ることはできない。
【発明の概要】
【０００９】
本発明の目的は、高い集積密度を有するデバイスおよびその製造方法を提供することにある。
【００１０】
本発明の他の目的は、異なる種類の材料が一体化されたデバイスおよびその製造方法を提供することにある。
【００１１】
本発明のさらなる目的は、異なる種類のデバイスを一体化する方法、および一体化されたデバイスを含む構造体を提供することにある。
【００１２】
本発明のさらにもう一つの目的は、異なるタイプのテクノロジーが一体化されたデバイスおよびその製造方法を提供することにある。
【００１３】
また、本発明のさらなる目的は、デバイスの相互接続における熱予算を避け、または最少にすることにある。
【００１４】
本発明のさらにもう一つの目的は、処理を著しく妥協することなく最善のテクノロジーを利用可能な一体化を行なうことになる。
【００１５】
また本発明のさらなる目的は、接着されたデバイス、およびデバイス、ボード、カードおよび／または基板の間の改善された相互接続を提供することにある。
【００１６】
これらおよび他の目的は、第１の基板を有する第１の半導体デバイス上に第１の接着材料を形成する工程と、第２の基板を有する第１の素子の上に第２の接着材料を形成する工程と、第１および第２の接着材料を直接接着する工程とを具備する一体化されたデバイスの製造方法によって達成することができる。第１の基板の一部は、除去して第１の半導体デバイスの残部を露出することができ、一体化されたデバイスは、パッケージ内に実装することができる。
【００１７】
第１の半導体デバイスは、第１の半導体デバイスの残部の露出された側からパッケージに接続することができる。第１の半導体デバイスは、上部側および底部側を有する基板を含むことができ、能動領域が上部側に形成され、パッケージは、底部側から第１の半導体デバイスに接続することができる。第３の基板を有する第２の素子は、第１の半導体デバイスの残部に接着することができ、第１の素子は除去または実質的に除去することができ、半導体デバイスは上部側からパッケージに接続することができる。
【００１８】
第１の半導体デバイスは、複数のレベルの配線を有することができ、接続部は、露出された残部の側からレベルの配線の少なくとも１つに形成することができる。複数のレベルの配線はまた、露出された残部側からも形成することができる。接続部は、第１の半導体デバイスのデバイス素子領域に直接形成することができる。
【００１９】
本発明にかかる方法は、また、デバイス基板を有する第１の半導体デバイスに第１の放熱（ｔｈｅｒｍａｌ ｓｐｒｅａｄｉｎｇ）基板を接着する工程、デバイス基板の一部を除去して第１の半導体デバイスの残部を露出する工程、および第１の半導体の残部に第２の放熱基板を接着する工程を具備することができる。複数のレベルの配線は、第１の半導体デバイス内に形成することができ、これらのレベルの配線の少なくとも１つへの接続部は、第１または第２の放熱基板を用いて形成することができる。レベルの配線への接続部は、面積コンタクト（ａｒｅａｌ ｃｏｎｔａｃｔｉｎｇ）法を用いて形成することができ、接続部は、半導体デバイスのデバイス素子領域に直接形成することができる。
【００２０】
また、本発明にかかる方法は、第１の基板を有する第１の半導体デバイスを素子に直接接着する工程、接着後に第１の基板の一部を除去して、第１の半導体デバイスの残部を露出する工程を具備することができ、これにおいては素子は、放熱、インピーダンス整合のため、またはＲＦ分離のために用いられる基板、アンテナ、および受動素子から構成される整合ネットワークの１つを含むことができる。第１の半導体デバイスの残部は素子に相互接続することができ、残部の一部は除去して素子の一部を露出することができる。
【００２１】
また、本発明にかかる方法は、システムの第１の部品をシステムの第２の部品に直接接着する工程、および第１および第２の部品を相互接続する工程を具備することができる。第１の部品は、基板を有する第２の部品に接着することができ、基板の少なくとも一部は除去することができ、第１および第２の部品は、そこから一部が除去される第２の部品の側から相互接続することができる。遮蔽部材、分離部材、またはアンテナは、第１および第２の部品の少なくとも１つに接着することができる。また、アンテナは、第１および第２の部品の少なくとも１つで相互接続することができる。光学デバイスは電気的デバイスに接着することができ、あるいは、低速高密度の半導体デバイスは、高速低密度の半導体デバイスに接着することができる。第１および第２の半導体デバイスは、異なるテクノロジーのものとすることができる。一例として、マイクロプロセッサーは、高密度メモリーデバイスに接着することがき、もう一つの例として、第１および第２のソーラーセルを互いに接着することができる。
【００２２】
また、本発明にかかる方法は、複数の第１の素子を基板の表面に取り付けて第２の素子を形成する工程、第１の素子が取り付けられた側から、第２の素子を第３の素子に直接接着する工程を具備することができる。取り付け工程は、複数の第１の素子のそれぞれを、基板の表面に直接接着する工程を含むことができる。第２の素子の一部は、接着後に除去することができる。第１の素子は、第３の素子と相互接続することができ、第１の素子は第２の素子を用いて相互接続することができ、第１の素子および第３の素子は、第２および第３の素子の少なくとも１つを用いて相互接続することができる。第２の素子に凹部を形成してもよく、第１の素子は凹部内において第２の素子に接着することができる。
【００２３】
さらなる態様として、方法は、第１の半導体デバイス上に第１の接着材料を形成する工程、および第２の素子上に第２の接着材料を形成する工程を含むことができる。第１および第２の接着材料は、直接接着することができ、導体アレイは、第１の半導体デバイスの露出された表面の複数のコンタクト構造体をもって形成することができる。ヴィアは、第１の半導体デバイスを介してデバイス領域に形成することができ、配線は、デバイス領域とコンタクト構造体との間に形成することができる。導体アレイは、ピングリッドアレイを含んでもよい。方法は、ピングリッドアレイを、ボード、カードおよび基板の１つの上に形成された導電領域にかみ合わせることをさらに含むことができる。
【００２４】
本発明にかかるデバイスは、第１の基板を有する第１のデバイスから構成され、第１の基板がそこから除去された第１のデバイス部と、第１のデバイス部に形成された第１の接着材料と、その上に形成された第２の接着材料を有する第１の素子とを具備し、第２の接着材料に直接接着された第１の接着材料を伴なうことができる。第１のデバイス部は、第１のソーラーセル部を含むことができ、第１の素子は、基板を伴なう第２のソーラーセルを含むことができる。配線は、第１の基板がそこから除去された第１のソーラーセル部の側から、第１のソーラーセル部と第２のソーラーセルとの間に形成することができる。
【００２５】
第１のデバイス部は、能動素子を有する半導体デバイスを含み、第１の素子は、放熱、インピーダンス整合のため、またはＲＦ分離のために用いられる基板、アンテナ、および受動素子から構成される整合ネットワークの１つを含むことができる。第１のデバイス部は、第１の側とこれに対向する第２の側とを有することができ、配線は、第１の側または第２の側のいずれか一方からデバイス部に形成することができる。遮蔽部材または分離部材は、第１のデバイス部および第１の素子の一方に直接接着することができる。アンテナは、第１のデバイス部および第１のデバイス素子の１つに直接接着することができ、配線は、アンテナと、第１のデバイス部および第１の素子の少なくとも一方との間に形成することができる。
【００２６】
第１のデバイス部は、光学デバイスを含むことができ、第１の素子は、電気的デバイスを含むことができる。第１の素子は、低速高密度の半導体デバイスもまた含むことができ、第１のデバイス部は、高速低密度の半導体デバイスを含むことができる。
【００２７】
また、本発明にかかる一体化されたデバイスは、基板の表面にそれぞれ直接接着されて第２の素子を形成する複数の第１の素子、および基板の表面に第１の素子が接着された側から第２の素子に直接接着された第３の素子を含むことができる。配線は、第３の素子と複数の第１の素子から選択された１つとの間に形成することができ、配線は、第１の素子の選択されたものの間に形成してもよい。第１の素子は、基板に形成された凹部内に配置することができる。
【００２８】
もう一つの形態として、本発明にかかるデバイスは、対向する上部側および底部側を有する半導体デバイスを含むデバイス部、デバイス部の上部側に直接接着された第１の基板、およびデバイス部の底部側に直接接着された第２の基板を具備することができる。配線は、第１および第２の基板のいずれか一方または両方を介して、デバイス部に形成することができる。パワーおよびグラウンド接続は、第１および第２のデバイス基板の一方のみを介してデバイス部に形成することができ、信号およびクロック配線は、第１および第２の基板の他のものを介してデバイス部に形成することができる。
【００２９】
また、本発明にかかる一体化されたデバイスは、第２の素子の表面にそれぞれ直接接着された複数の第１の素子を含むことができる。第１の素子および第２の素子は、半導体デバイス、パターン化された導体、アンテナ素子、およびインピーダンス整合素子の少なくとも１つを含むことができる。ヴィアは、第１の素子に形成することができ、第１の素子を第２の素子に相互接続するために、ヴィア内に導電材料を形成することができる。
【００３０】
また、本発明にかかるデバイスは、第１の半導体デバイスの上に配置された第１の接着材料、および第１の素子の上に配置された第２の接着材料を具備することができる。第１および第２の接着材料は、直接接着される。導体アレイは、複数の導電領域を有する第１の素子の露出された表面に配置することができ、配線は、アレイの導電領域と半導体デバイスの導電領域との間に形成することができる。導体アレイは、ピングリッドアレイを含むことができる。第２の導電領域は、ボード、カードおよび基板の少なくとも１つの上に形成された導電領域とかみ合わせることができる。
【発明の効果】
【００３１】
本発明にかかる方法は、三次元に積層一体化された回路構造を与える。デバイスは、他のマルチチップモジュールよりも低減された配線寄生を有する高集積密度なマルチチップモジュールである。モジュールは、他のデバイスおよび他の技術と組み合わせた際に、大きな融通性を与える。
【図面の簡単な説明】
【００３２】
【図１】本発明にかかる方法における工程を表わす断面図。
【図２】本発明にかかる方法における工程を表わす断面図。
【図３】本発明にかかる２つの基板の接着を表わす断面図。
【図４】本発明にかかる接着されたデバイスを表わす断面図。
【図５】ヘテロ接合バイポーラトランジスターの断面図。
【図６】本発明にかかる図４に示したトランジスターの接着を表わす断面図。
【図７】本発明にかかる接着されたデバイスの断面図。
【図８】本発明にかかる２つのデバイスを互いに接着する工程を表わす断面図。
【図９】本発明にかかる２つのデバイスを互いに接着する工程を表わす断面図。
【図１０】本発明にしたがって接着された２つのデバイスを表わす断面図。
【図１１】本発明にしたがって接着される２つのデバイスの断面図。
【図１２】図１１のデバイスの接着を表わす断面図。
【図１３】図１１のデバイスを相互接続する工程を表わす断面図。
【図１４】図１１のデバイスをもう一つのデバイスに接着する工程を表わす断面図。
【図１５】３つのデバイスの接着および相互接続を表わす断面図。
【図１６】一体化された３つの回路の接着を表わす図。
【図１７】積層された配線構造の断面図。
【図１８】回路素子の２−Ｄアレイを表わす図。
【図１９】接着および相互接続された回路素子の２−Ｄアレイを表わす図。
【図２０Ａ】本発明にかかる一体化方法を表わす図。
【図２０Ｂ】本発明にかかる一体化方法を表わす図。
【図２０Ｃ】本発明にかかる一体化方法を表わす図。
【図２０Ｄ】本発明にかかる一体化方法を表わす図。
【図２０Ｅ】本発明にかかる一体化方法を表わす図。
【図２０Ｆ】本発明にかかる一体化方法を表わす図。
【図２１】本発明にしたがって一体化されたデバイスの分解図。
【図２２】裏面または上面のパッキングを表わす断面図。
【図２３】本発明にかかるソーラーセルの一体化方法の断面図。
【図２４】本発明にかかるソーラーセルの一体化方法の断面図。
【図２５】本発明にかかるソーラーセルの一体化方法の断面図。
【図２６】本発明にかかるソーラーセルの一体化方法の断面図。
【図２７】本発明にかかるソーラーセルの一体化方法の断面図。
【図２８】本発明にかかるソーラーセルの一体化方法の断面図。
【図２９】本発明にかかるソーラーセルの一体化方法の断面図。
【図３０】本発明にかかるソーラーセルの一体化方法の断面図。
【図３１】本発明にかかるソーラーセルの一体化方法の断面図。
【図３２】本発明にかかるソーラーセルの一体化方法の断面図。
【図３３】本発明にかかるソーラーセルの一体化方法の断面図。
【図３４】本発明にかかるソーラーセルの一体化方法の断面図。
【図３５】隙間を有するデバイスの一体化を表わす図。
【図３６】隙間を有するデバイスの一体化を表わす図。
【図３７】本発明にしたがって、複数のダイまたはデバイスを基板に接着する工程を表わす図。
【図３８】接着されたデバイスを回路基板またはパッケージに接続する工程を表わす図。
【発明を実施するための形態】
【００３３】
本発明のより完全な評価およびそれに付随する利点の多くは、添付した図面に関連して考慮される際、以下の詳細な説明を参照することによって、より十分に理解され容易に得られるであろう。
【００３４】
ここで図面、より具体的には、本発明にかかる第１の形態の方法およびデバイスを示す図１を参照する。基板１０は、表面平坦性を有する上面１１を有する。基板１０は、好ましくは代用（ｓｕｒｒｏｇａｔｅ）基板または集積回路ウェハーである。図１に示される表面１１の非平坦性は説明のためであり、実際の表面平坦性の状態を描いたものではない。基板１０は、好ましくは比較的滑らかで平坦な表面１１を有する。上面の所望される平滑さおよび平坦性は、研磨によって達成することができる。化学的機械的研磨、すなわちＣＭＰは、平滑さおよび平坦性を達成するための１つの手法である。ＣＭＰプロセスは、所望される表面粗さおよび平坦性を得るために、研磨パッド、研磨スラリー、および研磨条件の適切な選択で最適化される。
【００３５】
表面１１上には、表面１１の表面非平坦性よりも大きな膜厚を有するフィルム１２が堆積される。フィルム１２は、ＳｉＯ2、ダイアモンドまたはダイアモンド状カーボン（ＤＬＣ）のように優れた熱伝導性および高い誘電率を有するべきである。１〜１０Ｗ／ｃｍＫの範囲内の熱伝導度、および１〜３の範囲内の比誘電率が好ましい。フィルム１１についての膜厚の好ましい範囲は、フィルム１１の表面非平坦性の１〜１０倍である。フィルム１３の上面１３は、その後、５〜１５Å、好ましくは５〜１０Åの粗さを有する平坦な表面まで研磨される。より平坦な表面はフィルムの接着性を高めるので、５Å以下の粗さを有する平坦な表面が最も好ましい。
【００３６】
また、フィルム１２を堆積し、上面１３を研磨した後、もう一つのフィルム（図２中の１４）を堆積し、第２のフィルムを研磨し、上面（図２中の１５）の所望の平坦性を達成することも可能である。それぞれについてあるいは少なくとも最上層のフィルムについて、堆積および研磨操作が繰り返された３つまたはこれ以上のフィルムは、所望される表面粗さおよび平坦さを達成するために用いることができる。
【００３７】
基板１０は、ここでウェハー接着するための準備ができた。任意のタイプの基板を基板１０に接着することができる。図３を参照すると、基板１６、好ましくは能動素子を含む集積回路基板は、基板１０の場合と同様の手法で、フィルム１２の表面１３（またはフィルム１４の表面１５）と同等の範囲の表面粗さの露出された表面１８を有するフィルム１７を形成することによって準備される。より高い平坦さは、接着プロセスをさらに促進するであろう。フィルム１７は、上述したように１つまたはこれ以上の研磨操作を伴なって、１つまたはこれ以上の層で形成することができる。表面１８および１２は、互いに接触される（図３中の矢印で示される）。ファンデルワールス結合のような結合が、表面１８と１３との間に形成される（図４）。より強い結合は、接続された基板およびフィルムを加熱することによって達成することができる。
【００３８】
接着の好ましい手法は、適用された圧力、電圧または温度を使用しない直接接着である。基板がＳｉＯ2（または他の接着材料）の上面を有する場合、十分な表面粗さおよび平坦さを得るのに十分な厚さをＳｉＯ2の上面が有しているとすれば、もう一つのＳｉＯ2層を堆積せずに、例えばＣＭＰなどで表面を研磨することができる。
【００３９】
例
この例は、最適な熱的パッケージングおよび絶縁性が望まれる場合、ＧａＡｓ、ＩｎＰ、またはＧａＮのような材料へのダイアモンド基板の取り付けのケースを採用する。高い熱伝導度を有する材料の基板への接着は、より優れた熱移動を達成するのを可能にする。接着のために準備された後、ダイアモンド基板は比較的平滑な上面を有する。ダイアモンド基板は、典型的に比較的粗い表面を有するので、比較的平滑で平坦な上面は研磨によって得ることができる。研磨は、非常に平滑な表面を一貫して得るにはコストがかかり困難かもしれない。ダイアモンド基板を銅サセプター上に形成することもまた、可能である。ダイアモンドフィルムは、堆積後に温度が低下すると、典型的に銅サセプターから“はじけ上がり（ｐｏｐ−ｏｆｆ）”、成長が開始した比較的平滑で平坦な表面および成長が終了したより粗い表面が残る。
【００４０】
上面には、二酸化シリコンの薄膜が堆積される。二酸化シリコン層は、ダイアモンド表面の非平坦度より例えば１〜１０倍程度厚く、しかしながら最適な性能が得られる程度に薄く形成するべきである。二酸化シリコン層は、その後、ウェハー接着のために適切な平滑な表面、例えば５Å以下まで研磨される。薄いシリコン層を有するダイアモンド基板は、ウェハー接着のための準備ができた。
【００４１】
この時点において、任意のタイプの基板上に形成された任意のデバイスは、二酸化シリコン層の表面に接着することができる。例えば、出願シリアルＮｏ．０９／１６５，２０３に記載されているようなヘテロ接続バイポーラトランジスター（ＨＢＴ）を用いることができる。この文献は、参照として取り込まれて本明細書を構成する。ＨＢＴは、図５に示されるように、代用基板の取り付けが行なわれるときまでに加工される。典型的に、これは、エミッターメタライゼーションを形成する工程、ベースのエッチングを行なう工程、ベースのメタライゼーションを行なう工程、パッシベーション／平坦化レベルを適用する工程、および熱分路（ｔｈｅｒｍａｌ ｓｈｕｎｔ）を適用する工程を含むであろう。図５において、ＧａＡｓ基板２０上に形成されたコレクター層２２、平坦化材料２１、ベース領域２３、ベースコンタクト２４、エミッター２５およびエミッターコンタクト２６が存在する。単一のデバイスが示されているが、図５は限定されないことが理解されるべきである。多くのデバイスまたは集積回路を含むウェハーもまた、同様の手法により接着することができる。
【００４２】
ＨＢＴの平坦化された表面の頂部には、もう一つの非常に薄い二酸化シリコンの層２７が堆積される。二酸化シリコン層２７の厚さは、ＨＢＴの平坦化された表面の非平坦度より厚いが（例えば、１〜１０倍）、最適な性能が可能な程度に薄い。二酸化シリコン層２７の表面は、ウェハー接着のために十分な平滑さ、例えば５Å以下まで研磨される。層２７および１２は、その後、それらを近接して配置することによって接着される。表面は、好ましくは湿式洗浄プロセスの後、引き続いて乾燥操作により層２７と１２との間から液体を除去することによって近接して配置される。ファンデルワールス結合が形成される。より強固な接合は、接着された層２７と１２とを、引き続いて加熱することによって達成することができる。
【００４３】
層２７と１２とが接続後に加熱されるとストレスが生じて、これは形成されたデバイスおよび代用基板に悪影響を及ぼす。ストレス緩和層を、ダイアモンド基板と二酸化シリコン層との間、およびＨＢＴデバイスと二酸化シリコン層２７との間に形成することができる。これは、図６中にフィルム２８および２９として示される。ストレス緩和層は、他の層より前にこの層がストレスの適用を受けるようなヤング率を有する材料の均質なまたは複合層とすることができる。
【００４４】
所望の表面粗さまで研磨された二酸化シリコンフィルムを用いて接着を説明してきたが、他のフィルムも可能である。例えば、シリコンまたはＤＬＣもまた、使用することができる。シリコンの場合、酸素は、その夫々の表面の下方にある接着層の中に注入されて柔軟な層を形成することができる。柔軟な層は、ストレス緩和層と同等の層である。例えば、改善された熱伝導性が所望される場合には、ＳｉＯ2フィルムに対するＳｉ、ＳｉＣまたはＤＬＣフィルムの使用は好ましい。
【００４５】
誘電率、熱伝導度および能動素子に隣接した抵抗を最適にするために、接着されるデバイスにおけるパッシベーション／平坦化材料を選択することもまた、可能である。特にＤＬＣは、他の材料より比較的高い熱伝導度および低い誘電率のために有効である。
【００４６】
図５に示されるように、ＨＢＴデバイス１４は、典型的に基板２０上に形成される。基板１０にデバイスを接着した後、基板２０は、研磨、グラインディング、および研磨のような処理によって除去することができ、裏面コンタクトへのアクセスを可能にする。
【００４７】
本発明の第２の形態において、デバイスのＮ２Ｄアレイは、第１の形態で説明した方法をＮ回繰り返すことによって、互いに接着することができる。図７に示される接着されたデバイスから始めると（ＨＢＴデバイスは、詳細な部品無しに３０として示される）、基板２０は除去され、デバイス３０の露出した表面が、必要ならばウェハー接着に有利なレベルの平滑さまで研磨される。研磨およびグラインディングは、基板２０の除去の間に行なうことができる。二酸化シリコン３１のもう一つの層は、デバイス３０の露出した表面に堆積され、層１２または２７について上で説明したような手法によって、所望される表面粗さまで研磨される（図８）。
【００４８】
次のウェハーは、基板３４を有するデバイス３２として詳細な部分無しに図９に示されるものであり、これは、基板３４の対向する表面に形成された二酸化シリコン３３の薄膜を有する。フィルム３３は、フィルム１１、２７および３１と同様の手法により形成され研磨される。フィルム３３は、その後、層３１の露出した表面に接着される。基板３４の除去後に得られたデバイスを図１０に示す。第２の接着されたデバイスの上面は再び研磨され、第３のデバイスの接着のための準備において、もう一つの二酸化シリコン層３５が堆積される。これは、Ｎ回繰り返して、Ｎ個が一体化されたデバイスを作製することができる。こうして接着されたデバイスは、垂直方向に相互接続される。
【００４９】
例
複数のデバイス間の接着の一例を、図１１Ａ、１１Ｂ、および１２〜１５に示す。図１１Ａ、１１Ｂ、および１２〜１５は、デバイスのＮ２Ｄアレイを一体化するために本発明にかかる接着をどのように用いるか、それらをどのように相互接続して垂直方向に一体化されたマルチウェハーデバイスを作製するか、および異なるテクノロジーがどのように組み合わされるかを示す。
【００５０】
図１１Ａおよび１１Ｂは、接着される２つのデバイスを表わす。この例において、図１１Ａおよび１１Ｂのデバイスは、配線を有し異なった集積回路ウェハーである。図１１Ａにおいて、対称真性ＨＢＴ（ＳＩＨＢＴ）ウェハーは、ＳＩＨＢＴ代用基板４０と、基板４０上に形成された平坦化材料４１と、ＳＩＨＢＴデバイス４３と、好ましくは金属から形成される配線４２および４４とを含む。図１１Ｂは、ＶＣＳＥＬ基板４５と、平坦化材料４６と、ＶＣＳＥＬデバイス４８と、配線４７および４９とを含むＶＣＳＥＬデバイスを示し、ここでも配線は好ましくは金属から形成される。図１２に示されるように、図１１Ａおよび１１Ｂのデバイスは、上で説明したような方法により接着される。すなわち、それぞれのデバイスの上面に二酸化シリコンのような材料が堆積され、次いで約５〜１０Åの表面粗さまで研磨される。より高い平坦化度もまた、好ましい。接着されたデバイスを図１２に示す。
【００５１】
次に、図１３に示されるように、基板４０が除去されて配線４４が露出される。ヴィアホール５０は、平坦化材料４１および平坦化材料４６を介してエッチングされ、配線４７の一部が露出される。１つのヴィアホールが示されているが、接着された２つの基板におけるデバイスへ適切な接続を形成するために、任意の数のヴィアを形成できることが理解されるべきである。
【００５２】
デバイス４３と４８とを相互に接続するヴィアホール５０内に、相互接続部５１が形成される。２つのウェハーのみを接着する必要がある場合には、この時点でプロセスを停止することができる。１つまたはこれ以上のデバイスをさらに一体化する必要がある場合には、例えば、二酸化シリコンにより接着層５２を形成することによってプロセスを続けることができる。接着層５２は、次いで、上述したような手法により５〜１０Åの表面粗さまで研磨される。この場合、層５２の平滑な表面をより容易に形成するために、相互接続部５０内に形成された任意の空隙を充填する工程がプロセスに含まれてもよい。デバイスは、図１４に示されるように、所望されるなら、もう一つのウェハーに接着する準備ができた。
【００５３】
異なる技術で製造されたウェハーについて、平坦化材料は同一とすることができる。二種類の異なる技術は、平坦化材料の層が相互作用しないことによって分離される。それぞれは、平坦化材料とのみ相互作用する。平坦化材料の特性はいずれもよく知られており、現在のプロセスに通常用いられているので、技術を組み合わせるために新規な材料は必要ない。本発明は、異なる技術を組み合わせるための非常に生産性のよい方法を提供する。
【００５４】
さらに、全ての受注設計は処理の最後に生じる。いずれのウェハーも別個に作製された後に、接着される。相互接続は、接着後に行なわれる。組み合わされた技術の受注設計は、プロセスの最後に生じる。必要とされる技術はすべて採用することができ、これらの技術は容易にかつ商業的に利用可能なものとすることができる。新規なプロセスを設計する必要性は排除される。最終的に組み合わされた全体にわたるさらなる制御は、定義の明確なものとして可能であり、安定したプロセスで製造されたデバイスは、新規なものとは違って制限がない組み合わされたプロセスを組み合わせるために選択することができ、ここでは、製造、信頼性、または、より長期にわたる情報はほとんど利用されない。
【００５５】
図１４の構造への第３のウェハーの接着は、図１５に示される。図１５は、平坦化材料４１および４６をエッチングして、素子６０〜６２を有するもう一つのデバイスの配線６０の一部を露出させることにより得られた付加的なメタライゼーション５３を示す。相互接続部５３は、平坦化材料４１の表面に広がる部分を有し、もう一つのレベルの相互接続を促進する。この場合、第３のウェハーにおけるデバイスは、配線５５および５７を有するＣＭＯＳデバイス５６とすることができる。もう一つのヴィアは、平坦化材料５８および接着材料５２を介してエッチングされ、相互接続部５１の一部を露出して相互接続部５９との接続を可能にする。相互接続部５９はまた、ＣＭＯＳデバイス５６の配線５５にも接続される。もう一つの相互接続部５４は、材料５８および５２を介してヴィアをエッチングし、相互接続部５３の一部を露出することにより形成される。相互接続部５４は、相互接続部５３に接して形成される。図１５は、デバイス間に形成された接着層を正確に示していないが、これらは、第１の形態に関連して上で説明したプロセスを用いて作製されたデバイスであることが理解されるべきである。
【００５６】
本発明はコンタクトの両側を使用することもまた、図１５から明らかである。例えば、コンタクト５１の上部のパッドが接続パッドまたは金属リングである場合には、その後、パッド（またはライン）の底面は、パッド（またはライン）の下方にある配線４７に接続される。一方、パッド（またはライン）の上面は、配線５５に部分的に重なるコンタクト５９に接続される。これによって、ドライブの要求を低減することができる。
【００５７】
図１５はまた、回路の形状についての１つの層（可能な場合には２つの層）に制約されない本発明の利点を示す。三次元に設計することが可能である。デバイスの種類またはクラスを他のものから分離することができ、そこにおいては機能または処理が干渉せず、あるいは一致しない場合には、回路のレイアウトを最適化することができる。２つのみの代わりに三次元が用いられるので、回路レイアウトは、面積内で最小にすることができる。例えば、任意に異なる技術を有する名目上同一面積の従来のチップは、垂直に積層することによって、三分の一の面積で実行することができる。積層されたチップに対する個々のチップの低減されたパッケージングの必要性が考慮されるならば、面積の減少はさらに大きくなる。また、垂直に積層することは、経路間における改善された信号分離のために、チップ間またはチップ内でのグラウンド、バイアス、または他の面の挿入につながる。
【００５８】
典型的に、システムにおいて、信号は増幅された後、集積回路の間のバスを越えて移動する。これは、システムを構成する素子の中で、多くのレベルシフト、バス、および単一の信号レベルにおける種々の相違のための補償を必要とする。一つの例として、光検出デバイスにおける画素は非常に少量の電荷を受け取り、これは、次いでデバイスからメモリーデバイスに移動する。この場合、光検出デバイスおよびメモリーは、いずれも別個に集積された回路とすることができ、画素およびメモリーデバイスの間のバッファーおよびシステムバスを介して電荷パケットの増幅を必要とする。その後、メモリーデバイス内のメモリーセルに情報を収納するために、信号レベルは低下する。メモリー内の情報が処理されることが必要な場合、情報は、次いで、より多くのバッファーおよびシステムバスを用いて再びレベルダウンし、データをプロセッサーに運ぶ。プロセッサーもまた、分離された集積回路を用いて形成することができる。種々の信号についてのパワーレベルは、配線およびバスによって決定される。
【００５９】
本発明によって、素子から素子への伝達およびアドレスの可能性を得ることができる。現在、信号のパワーレベルは、配線、すなわちシステムバスおよびドライバーではなく、素子によって決定される。例として、図１６Ａ〜図１６Ｄに示すように、光信号などを検知するための画素のアレイからなる第１の集積回路は、第１の基板上に形成される（図１６Ａ）。単純化された様式において、画素７２は、基板７０上に形成された半導体層７１の上に設けられる。第２の基板上には、画素アレイの外に移動する際、情報を収納するために必要とされるメモリーデバイスが図１６Ｂに示すように設けられる。半導体層７４は、基板７３の上に形成される。メモリーセル７５は、層７４中に形成される。最後に、情報を処理するためのプロセッサーデバイスが、図１６Ｃに示される第３の基板上に設けられる。種々の素子７８は、基板７６上に形成された層７７中に示される（単純化した状態で）。その後、それぞれの基板は互いに接着することができる（受光のために、画素アレイを最上として）。
【００６０】
３つの基板は、互いに接着することができる。代用基板（図示せず）は、上で説明した手法を用いて層７１の上面に取り付けることができ、基板７０は除去される。メモリーデバイスの層７４の上面は、その後、基板７０を除去することにより露出された表面に接着される。次いで、基板７３は除去され、層７７の上面は、基板７３を除去することにより露出した表面に接着される。代用基板を除去して、画素７２を露出させてもよい。相互接続は、上述したような手法によって、３つの基板の間に直接形成することができ、別個に一体化されたデバイスを用いてシステムが設計される場合には、システムを相互接続するために要求される非常に多くのバッファーおよびシステムバスについての必要性は回避される。接着された回路を図１６Ｄに示す。図１６Ｄには、異なるデバイスを接着するために用いられた種々の層が示されていないこと、および、層７１、７４、および７７の一部は、所望ならば対応する基板の除去の間に取り除いてもよいことが理解されるべきである。
【００６１】
もう一つの例は、典型的なマイクロプロセッサーとすることができ、マイクロプロセッサーは、多くのオンボードＲＯＭを含み、別個のＲＡＭ上のシステムバスを介して大量の記憶がアクセスされる。この場合、オンボードＲＯＭを有するプロセッサーは、第１の基板上に作製され、メモリーは第２の基板上に作製される。２つの基板は互いに接着することができ、プロセッサーはメモリーデバイスに直接接着される。ここでも、システムバス、レベルシフターおよび他のバッファーの必要性は排除される。
【００６２】
本発明は、より小型で直接アクセス可能な手法でシステムを構築できるのみならず、より小さな置き場所を可能にする。上述した別個のデバイスのそれぞれは、チップのサイズがほぼ等しいと仮定すると、それらが互いに積層される本発明と比較して少なくとも３倍のスペースをとるであろう。
【００６３】
本発明の第４の形態は、上で説明した技術を用いて、下方にある集積回路から別個に配線を形成する。典型的に、必要とされる複雑な機能をすべて与えるために、回路には多くのレベルの配線が必要とされる。６つまたはこれ以上のレベルの配線が必要とされるかもしれない。これは、かなりの量の熱的処理を必要とし、より高い熱予算に下方の能動デバイスを曝して、構築プロセスを複雑にする。本発明は、能動デバイスを別個に構築するために用いることができ、次いで、本発明にしたがって接着された配線の層が形成される。特に、それぞれのレベルの配線は、別個の基板上に形成することができ、その後、必要に応じて互いに接着され相互接続される。いくつかのまたはすべての配線層は、一度に構築することができる。互いに接着されたまたは単一の相互接続された基板は、次いで、能動デバイスを有する基板に接着される。図１５に示した異なるウェハーの相互接続のために上で説明したものと同様の手法を採用することができる。完了すると、相互接続された層の積層体は、能動デバイスに接着される。
【００６４】
これは、図１７Ａおよび図１７Ｂに示され、これにおいては、層８０〜８３を有する配線の積層体が、本発明の原理にしたがって図１７Ａに示されるように接着され、次いで、図１６Ｂまたは図１６Ｃに示した集積回路に接着される。図１７Ｂは完成したデバイスを示しており、理解しやすくするために、接着プロセスに用いた層を省略してある。この場合、集積回路の基板は除去して、ダイアモンド状カーボンのようなより好ましい熱的材料に接着することができる。この形態においては、増加した熱予算の種々の影響についての相殺または補償を行なわないことによって、より厳密な処理制御を得ることができる。これは、能動デバイスの上部における一体化された回路配線の多層の典型的な処理に起因する。
本発明のもう一つの適用は、相互接続された層の選択である。相互接続の別個のプロセスが可能であることによって、設計におけるさらなる柔軟性を得ることができる。ある種の層、例えば高速で信号を取り扱う層は、他の層よりも重要である。重要なレベルは、重要でない他の層によって互いに分離して、重なり合いを最少にすることができる。これとは反対に、重なり合いがデバイスの高速処理のための問題とならない場合には、重要でない層は、隣接した層とすることができる。
【００６５】
上述した形態から明らかなように、一体化された回路の基板は、上述の形態において完全に除去することができる。結果として得られるのは、絶縁性の平坦化材料中に埋め込まれたデバイス素子の２−Ｄアレイである。この一例を図１８に示す。それぞれの素子は、他の全ての素子、すなわちデバイスの２−Ｄアレイから、回路層とは異なって完全に分離することができる。接着される第２のウェハーは、同様の方法で処理することができ、デバイス素子のもう一つの２−Ｄアレイを与える。デバイスのアレイは、次いで、所望される方法で相互接続されて、回路、サブ回路などが得られる。これは、異なる技術、例えばＣＭＯＳとバイポーラとを互いに接着してＢｉＣＭＯＳウェハーを作製するために広げることができる。この場合、２つのウェハーが別個に処理されるので、最も進んだＣＭＯＳおよびバイポーラ技術を組み合わせることができる。その後、組み合わされた技術のデバイスまたは回路を作製する必要がある場合には、新たな組み合わされたプロセスの設計を強いられる、あるいは現在の組み合わされた技術で妥協する代わりに、現在の進んだ質の高い技術を使用することができる。現在の組み合わされた技術は、最も進んだ技術または技術の革新の利点を使用または得ることができない。
【００６６】
第３のウェハーおよび引き続いたウェハーもまた処理され、このとき、基板は除去されて、第１および第２のアレイに相互接続されるデバイスの２−Ｄアレイが作製される。第３のデバイスは、さらにもう一つの技術とすることができる。図１９に例を示す。
【００６７】
ウェハー接着は、集積回路またはデバイスを、放熱、インピーダンス整合のため、またはＲＦ分離のためのもう一つの基板、アンテナ、または受動素子からなる整合ネットワークに接着することからなる。これらの素子の組み合わせもまた、一体化することができる。部分的または完全な基板の除去は、この形態に含むことができる。回路またはデバイスは、アンテナ、スプレーダーまたは他の素子に相互接続することができる。
【００６８】
１つの基板上のＭＥＭが、もう一つのウェハー上の出力移動パワー増幅器で一体化される場合には、一体化されたＴ／Ｒモジュールもまた製造することができる。入力を受け取るウェハーは、第２のウェハーまたは第３のウェハーの上に一体化することができる。また、適切な遮蔽または分離は、ウェハー上に形成されたアンテナと同様にモジュール内に一体化することができる。
【００６９】
レーザーおよびディテクターのような基板上の光学デバイスは、もう一つのウェハー上の光学的相互接続回路で一体化することができる。デバイス間のインピーダンス不整合がパワーの著しい影響または損失を引き起こさないように、素子は、波長の十分な部分に一体化されて一括された素子として操作する。本発明で可能な得られる光学構成は、寄生が少ないことに起因して高速で、また、従来の光学Ｉ／Ｏ構成を制限するインピーダンス不整合の問題が回避されるので低パワーで操作する。
【００７０】
また、ウェハー接着は、図３および４から引き続いて行なわれることができ、ここでは、ウェハー１０はデバイスまたは回路ウェハーであり、ウェハー１６は以下のような支持体またはパッケージ材である。この特定の説明は、封止技術として特に重要なものであり、いくつか挙げれば、改善された熱的特性、改善されたノイズ特性、パワー、グラウンド、クロックおよび／または信号線の分離、改善された放射特性、低減された抵抗、容量およびインダクタンス、グラウンドカップリングに対するパワーの増加を与える。接着後、デバイスまたは回路ウェハーからの基板は、実質的に薄くされ、または完全に取り除かれる。基板の残部は、１０〜２０μｍ以下とすることができる。付加的な処理は、残留しているシリコン基板または“裏面”に、あるいは基板が完全に取り除かれた場合には、能動デバイスを含む層の“裏面”に施すことができる。
【００７１】
例えば、ヴィアは、ウェハーの“前面”に形成された“パッド”の下方側に形成することができる。これらの“パッド”は、この目的のために最適に設計することができ、典型的なパッドとは著しく異なる構成を有する。例えば、このパッドは、実質的にヴィアとすることができ、ウェハーの前面処理から始まり、裏面に相互接続される。この例は、図２０Ａに示され、これにおいては、ベースコンタクト９０は、デバイスの裏面まで延びるヴィア構造を有し、ここで基板の除去によって露出される。図２０Ｂは、適切に配置されたヴィアによってアクセス可能な延長されたメタルコンタクト９０Ａを示す。
【００７２】
種々のタイプのヴィアが形成可能である。例えば、ヴィアは、“頂部”相互接続レベル、“より低い”相互接続レベル、デバイスに隣接する“第１の”相互接続レベル、または裏面から能動デバイスに直接形成することができる。これらの異なるタイプのヴィアが形成された後、ヴィア内に相互接続部を形成することができ、その結果、ウェハーまたは能動デバイスの前面に直接形成された任意のレベルの配線が相互接続される。メタライゼーションの付加的なレベルもまた、“前面”に形成される多層配線レベルと同様に、“裏面”に形成することができる。この“裏面”処理の後、ウェハーはダイシングされ、ワイヤーボンディングやボールグリッドアレイのような典型的な方法にしたがって封止される。
【００７３】
この構成は、能動デバイス層のいずれかまたは両方の側におけるパワー、グラウンド、クロックおよび信号の経路を可能とする。例えば、パワーおよびグラウンドは一方の側に経路を形成し、グラウンド、クロックおよび信号は他方の側に経路を形成することができる。他の構成は可能であり、所望ならば構成の組み合わせを用いることができる。この構成は、抵抗、インダクタンス、および容量の低減を可能にし、所望に応じて、異なるタイプの配線間の相互作用、例えばパワーと信号との間の相互作用を最少にし、あるいは、パワーとグラウンドとの間の相互作用を最大にすることができる。
【００７４】
一例を図２０Ｃに示す。図２０Ｃ（および他の図面）に示される寸法は、正確な縮尺率ではなく、本発明を説明する目的で描かれたものであることが理解されるべきである。示される寸法は、本発明を限定することが意図されない。一対のデバイス１０５および１０６は、多数の配線層９３〜９５を介して他の回路素子（図示せず）と相互接続される。デバイスは、ダイアタッチとして使用される材料９２に接着される。ヴィア１０２は相互接続部１０１で充填されて、“頂部”レベルの配線層９３に接続される。ヴィア１００は、相互接続部９９で充填されて、中間配線層９４の一つに接続される。ヴィア９６は、層１０３を介して形成され、配線９７によりデバイス領域１０４に接続される。層１０３は、実質的に薄くされた本来の基板の残部とすることができる。あるいは、本来の基板が完全に取り除かれた場合には、層１０３は、本来の基板とデバイス１０５および１０６との間の層、または基板除去後にデバイス１０５および１０６上に形成される層とすることができる。参照符号を付していないが、種々の配線層を分離する材料は、絶縁材料であると理解されるべきである。
【００７５】
もう一つの例は、図２０Ｄに示され、これにおいては、２つのデバイス１８０および１８１は、基板１８５および１８７を介して両側に接続され、そこにデバイスが接着される。相互接続部１８２、１８８および１８９は、基板１８５を介して形成され、配線１８３および１８４は、基板１８６を介して形成される。基板１８５および１８６は、すでに説明したような接着のための平坦化層を含むことができる。
【００７６】
種々のレベルに形成されるヴィアは、半導体材料の層を貫通できることが理解されるべきである。この場合、充填前にヴィア内に露出された半導体表面を酸化するような手法を採用することが必要とされるかもしれない。また、デバイスは、ヴィアが形成され、完全に絶縁された領域を有する絶縁性基板の上に形成することができる。これは、例えば、ヴィアが貫通したこれらの領域内の半導体材料を完全に酸化することによって、半導体材料を完全にエッチングで取り除いて絶縁材料で再度充填することによって、あるいは２つの組み合わせによって達成することができる。
【００７７】
放熱材料もまた、ダイアタッチ材料９２として使用することができる。それは、さらに複合材料とすることができる。組成は最適化することができ、例えば、ダイに接着される場合には銅を主成分とすることができる。また、ダイの間の経路に接着される場合には、ダイ分離につながるもう一つの材料を含むことができる。
【００７８】
この構成は、従来のパッケージよりも改善された熱インピーダンスをさらに与える。例えば、典型的なパッケージングは、熱を発生する能動デバイス層とパッケージへのダイアタッチとの間にシリコン基板を有する。シリコンは、典型的に６００ミクロンまでの厚さであるが、典型的に３００ミクロンまで薄くされる。製造中における薄膜化は、破壊により決定される限界がある。能動層で発生する熱は、典型的に３００ミクロンまでの基板を介して銅製の熱スプレーダーあるいは同様の熱伝導材料を介して、そこから、周囲のヒートシンクに移動する。この放熱材料は、典型的に２４ミル厚まで、すなわち６００ミクロンまでの厚さである。銅の熱伝導度はシリコンのそれの約３倍であるので、半分を越える熱上昇がシリコン基板内で生じる。
【００７９】
別のウェハー接着構成においては、材料９２は、従来のプラグと同等の厚さの銅に類似した材料であり、温度上昇は半分以上低減される。これは、適切な平坦化材料および厚さのために、平坦化材料を横断する温度低下が、シリコン基板を横断する温度低下に比較して無視できるためである。適切な平坦化材料および厚さの例は、０．５ミクロンの二酸化シリコン、および５ミクロンの窒化シリコンである。
【００８０】
ヒートシンク温度の著しい上昇を引き起こさずに銅製熱スプレーダーを省くことができるようなヒートシンク効率であれば、温度上昇がより大きく低減されることに着目される。この場合、同一の熱流について、２ミクロンまでの窒化シリコンを横断する温度低下は、３００ミクロンのシリコンを横断する温度低下の約十分の一であり、約十分の一の温度上昇を部分に引き起こす。
【００８１】
熱インピーダンスにおけるさらなる改善は、基板が実質的に薄くされた、または図２０Ｅに示されるように完全に除去された後、デバイスまたは回路ウェハーの裏面に第２の封止材を接着するウェハーによって得ることができる。この例において、基板１０３は完全に除去されており、第２の封止材１０７は、基板除去により露出した表面に接着される。基板９２および１０７は、デバイスからの熱をより効果的に放散して除去するために、高い熱伝導度を有するように選択することができる。層９３〜９５への、あるいは能動デバイス自体へのアクセスは、相互接続のタイプまたは封止の様式に応じて、基板９２および１０７の一方または両方を介して行なうことができる。
【００８２】
基板１０７の接着は、さらなる裏面処理の後に行なうことができ、その例を上に示した。別の材料でのシリコン基板の置き換えは、それにしたがって、熱インピーダンスを低減する。上述したような前面からの熱除去に関連して用いられる場合、熱インピーダンスはさらに改善される。ヒートシンクは、前面および裏面に適用することができる。あるいは、前面および裏面の封止材は、適切な材料で熱的にそらすことができる。
【００８３】
ボールグリッドアレイ封止技術、あるいは、ボールグリッドアレイを用いないが、引き続くアセンブリーにおいて別の面積コンタクト法を用いる他の封止技術に関連する場合、適切な材料でデバイスまたは回路ウェハーを挟持することは、最も好ましい。図２０Ｆは、ボールまたはバンプ１０９を有するボールグリッドアレイとバンプ下層のメタライゼーション１０８とを用いて、図２０Ｅの構造を他のレベルに相互接続することを示す。封止材を介して所望される接続点まで相互接続を形成し、引き続いて、適切なアンダーバンプメタライゼーションおよびボールグリッド形成を行なうことによって、ボールグリッドアレイ法をこの説明に直接に適用することができる。
【００８４】
ボールグリッドアレイを用いない封止技術の例を図２０Ｇに示す。この例は、ピングリッドアレイ２０１を使用する。このアレイは、基板９２中に形成され、ピングリッドアレイ２０１と層９３〜９５との間に相互接続部２０２を含む。ピンは、引き続いて、ボード、カード、基板、または他のサブアセンブリーに押し込むことができる。このアセンブリー法は、最新の封止において典型的に用いられているはんだバンプ、アンダーフィルなどの必要性を排除する。あるいは、９２の露出した表面は、層９３〜９５に相互接続される露出したコンタクト領域２０３をもって形成することができ、それは、次いで、ボード、カード、基板、または他のサブアセンブリーの上に形成されたピングリッドアレイの上に押し付けることができる。
【００８５】
この封止方法およびデバイスは、また、熱ストレスに耐性を与える。能動デバイス領域を除く全てのシリコンの実質的な除去は、封止材を考慮すると、残りのシリコンの著しく大きなコンプライアンスを可能にする。シリコンのさらなるコンプライアンスは、基板を薄くしたまたは完全に除去した後、ダイの間のシリコンをエッチングするまたは完全に取り除くことによって得ることができる。最も大きなコンプライアンスは、基板の薄膜化または完全な除去の後に、各能動デバイスを除く全てのシリコンを除去することによって得られる。この場合、シリコンデバイスは、シリコンには接続されず、むしろ、平坦化材料および相互接続メタライゼーションに接続される。中間の量のシリコンを除去することもまた、可能である。
【００８６】
この構成は、典型的な方法に比較して、低減されたストレスおよび改善された信頼性をもたらす。封止材および／または、許容され得る引っ張りを得るためにダイがさらに取り付けられる材料は、不良を引き起こす引っ張りを受けるボールグリッドアレイのような典型的な方法から、さらに低減されたストレスおよび改善された信頼性をもたらす。
【００８７】
ウェハー接着は、他の部品を有するそのような素子と組み合わせて、システムまたはシステムの機能的な部品を生み出すことができる。図２１は、本発明にしたがって一体化されたシステムの分解図を示す。このシステムにおいて、高密度低速デバイス１５１は、高速低密度デバイス１５３と一体化される。熱スプレーダー、分離層、およびアンテナを含む受動素子のような他の素子もまた、含むことができる。
【００８８】
基板１５０上には、素子１５５と配線１５６とを有する高密度低速シリコン集積回路を含むウェハー１５１の残りの部分が接着される。ウェハー１５１の基板は、上述した手法により除去されており、ウェハー１５０は熱スプレーダーとすることができる。ＨＢＴデバイス（基板除去後の状態で示される）のような低密度高速デバイス１５３は、ウェハー１５１に予め接着された絶縁基板１５２に接着される。基板１５２は、電気絶縁性および断熱特性を有し、例えばダイアモンドまたはダイアモンド状カーボンからなる熱スプレーダーとすることができる。ヴィアは、基板１５２中に形成されて（図示せず）、ウェハー１５１中のシリコンデバイスとウェハー１５３中のＨＢＴとの間の相互接続を可能にする。ウェハー１５３上には、コンタクトパッド１５９を有するパッケージ基板１５４が接着される。あるいは、基板１５４は、ＨＢＴへ入力する信号を受け取るためのパッチアンテナ１５９を有するアンテナとしてもよい。配線（図示せず）は、所望されるなら、基板１５４とＨＢＴウェハー上のデバイスとの間、および基板１５９とウェハー１５１との間に形成される。
【００８９】
形成することができるもう一つのシステムは、高密度に埋め込まれたメモリーを有するマイクロプロセッサーである。１つのウェハー（１０のような）上のマイクロプロセッサーは、第２のウェハー（１６のような）と接着して相互接続することができる。この構成は、寄生が減少することによって、プロセッサーとメモリー素子との間の高められた通信速度を与えつつ、ビット幅の著しい増加を可能にする。電力消費量もまた、Ｉ／Ｏドライバーを省けること、およびプロセッサーとメモリーとの間のレベルシフトによって低減される。その構成は、チップ内に埋め込まれたメモリーの従来の手法と比較して、メモリーの増加をさらに可能にする。さらに、プロセッサーおよびメモリー設計、および製造プロセスは、同一のウェハー上に製造すること、あるいはボードレベルに２つのデバイスを相互接続する必要性に起因した設計および処理の妥協なしに、最適に設計され組み立てられたデバイスの組み合わせを得るために、それぞれ最適化することができる。
【００９０】
ウェハー接着はまた、主に機械的支持のために、基板をデバイスまたは回路ウェハーに接着することを含む。これは、図３および図４にみることができ、ここにおいては、ウェハー１０はデバイスまたは回路ウェハーであり、素子１６は支持基板である。デバイスまたは回路ウェハー１０の基板は、その後、部分的または完全に除去され、ウェハーは、そこから基板が除去されたウェハーの“裏面”に接続することによって封止される。例えば、図１４には、基板４０が除去され、相互接続部５１が形成されたウェハー４１が示される。図２２Ａに示されるように、ウェハー４１は、パッケージ１１３内に実装される（発明を説明するために、簡素化された様子で示されている）。ウェハー４１のフィルム５２は取り除かれて、相互接続部５１が露出する。相互接続部５１上には、ボンディングパッド１１０が形成され、これは、ワイヤー１１３によってパッケージパッド１１２に接続される。他のデバイス端子への接続は示されていない。フリップチップ実装のような他のパッケージ法も可能である。また、多層配線を含む３つまたはこれ以上の素子またはウェハーを一体化することも可能である。これらの方法およびデバイスもまた、素子４６および／または４５の省略を含むことができる。
【００９１】
もう一つの例において、デバイスまたは回路ウェハーは、第１の基板に接着され、デバイスまたは回路ウェハーの基板は除去される。次いで、好ましい熱的、分離および／または機械的特性を有する第２の基板は、基板除去後に露出されたデバイスまたは回路ウェハーの側に接着される。その後、第１の基板は取り除かれて、デバイスまたは回路ウェハーの“上部”側が露出する。図６に示されるデバイスから始めると、基板２０は除去されて、第２の基板１１５は、ＨＢＴデバイスの裏面に接着される。基板１０は、その後、取り除かれて、ＨＢＴデバイスの上部側が露出する。次いで、一体化されたデバイスは、図２２Ｂに示されるようにパッケージ１１６内に実装される。コンタクト２６上には、ボンディングパッド１１７が形成される。パッド１１７は、ワイヤー１１７を介してパッケージパッド１１９に接続される。他のデバイス端子への接続部は示されていない。そこに接着される多層配線を有するデバイス、およびフリップチップ実装を用いるような他のパッケージ法も可能である。
【００９２】
積層されたソーラーセルもまた、本発明にしたがって一体化することができる。図２３には、第１のソーラーセル１２０が断面で示されている。ソーラーセル１２０は、裏面コンタクト１２１、基板１２２、能動領域１２３および上部コンタクト１２４を含む。セル１２０は、その後、平坦化材料１２５で平坦化され、高い平坦度および平滑度まで、第１の形態で説明したような手法によって研磨される（図２４）。基板１２２が実質的に薄くされた、または除去された後、裏面コンタクト１２１もまた、引き続いた形成を省略することができる。
【００９３】
第２のセル１２６が準備され、これは、基板１２７、能動領域１２８、およびコンタクト１２９を有する（図２５）。図２６において、接着材料１３０がセル１２６上に堆積され、第１の形態で説明したような手法により平坦化される。セル１２０と１２６とは接着され、セル１２６の基板は、例えば、ラッピング、ポリッシングによって図２７に示すように除去される。ヴィア１３１〜１３３を形成してコンタクト１２４および１２９の一部を露出し（図２８）、相互接続部１３４をヴィア内に形成して（図２９）、第２のセルにコンタクト１３５が形成される（図３０）。
【００９４】
本発明にしたがって一体化されたソーラーセルは、セル間における高い程度の光学的透明性を維持しつつ、高められた効率を有する。低い接続抵抗および高い機械的強度もまた、達成される。この例に示される積層体は、コンタクト面積を約半分に低減し、これは、典型的なコンタクト抵抗（＜１０-5オームｃｍ2）および接続抵抗（＜１０-6オームｃｍ2）のために許容可能である。単一接続および直列接続のセルのいずれも、本発明を用いて積層することができる。本発明で可能となる機械的積層は、タンデムまたはカスケードセルに関連した格子整合成長の制限を引き起こすエピタキシャル技術を伴なう一体化を避ける。それは、さらに、他の機械的に積層されたソーラーセルと比較して改善された機械的強度を与え、実質的なまたは完全な基板除去に起因して、温度変化に対して機械的に従順である。最適なコンプライアンスは、基板上のセル間における能動層の除去、および／またはヴィアおよび配線パターンを設計することによって得ることができ、パッケージのためにすでに説明したものと同様の方法で、基板領域全体を横切る連続した能動層の領域を適切に低減する。
【００９５】
本発明を用いて、より多くのセルを積層することができる。図３１に示されるように、接着材料１３６は、図３０中の積層されたセルの上にわたって形成され、上述した手法により平坦化される。接着材料１３７、コンタクト１３８および基板１３９を有する第３のセルは、材料１３６上に接着され（図３２）、ヴィア１４０が形成される（図３３）。その後、コンタクト１４１および１４２が形成される（図３４）。
【００９６】
図３５および３６は、本発明のもう一つの態様を示し、ここにおいては、隙間（ｖｏｉｄ）１４４は、表面平坦化前または後の一つのウェハー１４３に形成される。第２のウェハー１４５への引き続いた接着は、接着界面１４６近傍に意図的な隙間を形成する。ウェハー１４３に位置する隙間は、後にデバイスに接続されるヴィアとすることができる。
【００９７】
本発明にかかる一体化方法は、異なった領域のウェハー、ダイ、基板などの接着をさらに含むことができる。これを達成する例は、第一に、より大きな領域へより小さな領域を取り付け、引き続いてもう一つの大きな領域に接着することを含み、第二には、より大きな領域へのより小さな領域の接着は以下に示す。
【００９８】
例えば、第１の方法において、光学入力／出力（Ｉ／Ｏ）を有する電子部品を実現するためには、光学デバイスを電気回路に一体化することが望まれるかもしれない。この例において、光学デバイス（すなわち、垂直キャビティ表面照射レーザー（ＶＣＳＥＬ）、ｐ−ｉ−ｎフォトダイオードなど）のために必要とされる面積は、電子回路に必要とされる面積よりも典型的に少ないであろう。さらに、光学デバイスが組み立てられるウェハーサイズは、電子回路が組み立てられるウェハーサイズより典型的に小さいであろう。したがって、デバイス／回路の面積密度がより高くてより小型のウェハーを、デバイス／回路の面積密度がより小さなより大型のウェハーに接着することは好ましくない。これは、電子回路は、必要とされるよりも多くの光学デバイスを伴なって、または光学デバイスを全く伴なわずに一体化されるからである。
【００９９】
好ましい方法において、接着されるダイは、通常のダイシングなどによって、より小さなウェハーから分割され、分割されたダイは、電気デバイスを含むより大きなウェハーに匹敵するサイズのキャリアーウェハー上に集められて、より大きなウェハーとキャリアーウェハーとが接着される。これは、図３７Ａに示され、より小さなダイまたはデバイス１６２は、接着材料１６１によって基板１６０に接着される。所望されるならば、引き続いて基板除去が行なわれてもよく、接着されたデバイス間の相互接続を、上述した方法を用いて行なうこともできる。ダイ分離は、ウェハー接着に必要とされるダイを含むウェハーの平坦化によって、好ましく行なわれるであろう。ダイは、また、この平坦化に先立って優先的に試験することができ、より大きなウェハー上へのアセンブリーの前に選別することの助けになる。
【０１００】
より大きなウェハーへのダイのアセンブリーは、特定の位置への凹部の形成を含む種々の方法で行なうことができ、その凹部は、図３７Ｂに示されるように、所望ならば電気デバイスを含む他のウェハーとかみ合い、凹部１６７または基板１６３は、接着材料１６４および１６６を用いてデバイス１６５に接着される。ダイアタッチなどを含む他の方法もまた適用できる。例えば、ダイおよび凹部のサイズがプレスばめ（ｐｒｅｓｓ ｆｉｔ）に適切な場合には、接着材料１６４および１６６を省くことができる。
【０１０１】
ダイがキャリアーウェハー上に組み立てられた後、得られたウェハーは、電子デバイスを有するより大きなウェハーに接着するために平坦化される。この平坦化は、ダイアセンブリーと一貫した手法で促進することができる。例えば、ダイが凹部内に集められる場合には、ダイの表面がより大きなウェハーの表面に相当するように、ダイの厚さに一致させて凹部を形成することができる。図３７Ｃおよび３７Ｄは、図３７Ａおよび３７Ｂの構造の平坦化をそれぞれ示し、対応する基板に接着されている。図３７Ｃにおいて、デバイスまたはダイ１６２を有するウェハー１６０は、接着材料１６８および１６９を用いて基板１７０に接着される。ウェハー１７０は、好ましくは、ダイまたはデバイス１６２が相互接続される電子デバイスを含む。また、ウェハー１７０は放熱部材（ｔｈｅｒｍａｌ ｓｐｒｅａｄｅｒ）とすることができ、もう一つの基板は、他方の側からデバイスまたはダイ１６２を接着した後、基板１６０を除去することができる。図３７Ｄも同様であり、これにおいては、基板１６３は、接着材料１７１および１７２を用いて基板１７３に接着される。
【０１０２】
あるいは、ダイアセンブリーにより得られるウェハーは、ウェハー全面を平坦化せずに接着してもよい。例えば、その上にアセンブルされるウェハーよりもダイが高く、それらが実質的に同等の高さとなるように、ダイをアセンブルすることができる。この例において、引き続いた接着は、アセンブルされたダイの部分で主に行なわれ、アセンブルされたダイを含むウェハーの表面全体にわたっては行なわれない。したがって、ウェハー接着の後に行なわれるこのウェハーの基板除去は、ダイ基板が完全に除去される前に、ダイの分離を効果的にもたらすことができる。ダイ基板の除去（または実質的に基板全体の除去）が完了した後、ダイは、上述したように電子回路に相互接続することができる。
【０１０３】
さらに、上述した第２の方法によれば、第１の方法に類似した方法は、キャリアーウェハー上により小さなダイをアセンブルせずに行なうことができる。この例において、より小さなダイは、より大きなウェハーに別個に接着することができる。より小さなダイが別個に接着され、それらの基板が完全または実質的に除去された後、それらは、上述したようにデバイスまたは回路に相互接続される。この例において基板除去を促進するために、ダイ基板除去への同様の材料のテンプレートは、接着されたダイの回りに取り付けることができ、グラインディング、ラッピングなどを含む基板除去のための好ましい表面が得られる。
【０１０４】
より小さなダイが接着されたこのキャリアーウェハーは、上で言及したような電子回路を含むものとは別の機能を有することができる。例えば、より大きなウェハーもまた、より小さなダイを互いにつないで相互接続するために用いることができる。他の用途もまた可能である。この場合、図３７Ｃを例として参照すると、相互接続は、ウェハー１６０を通して両方の側から種々のデバイス１６２を接続し、ウェハー１７０を介して行なうことができる。基板１６０および１７０を薄くすることは、ヴィアの深さを低減するために好ましい。
【０１０５】
図３８Ａおよび３８Ｂは、デバイスを、回路基板、コンピューターカード、マザーボードなどに相互接続するさらなる方法を示す。デバイスは、上述したように接着されたデバイス、すなわち、封止材料に接着されたデバイスとすることができる。接着された封止材料は、接着前に形状（ｔｏｐｏｇｒａｐｈｙ）を有する、あるいは、引き続いてヴィアと配線とがコンタクトできるように、接着後に形状を有することができる。この形状は、通常の慣例を用いて行なわれ、プレスばめ、冷間熔接、音波接着、または低温熱音波接着などを可能とし、これらの形状と、この形状に対応して形成されたマザーボード、集積回路基板、コンピューターカードなどとの間に形成される。この形状は、封止材料のエッチング、または付加的な材料の堆積により形成することができる。用いられる材料の質およびタイプに応じて、この形状は、平坦な状態から鋭利なピークまでの範囲のアスペクト比を有することができる。この形状は、封止材料の上および／またはボードの上に存在することができ、ボードには、封止されたデバイスまたは回路が引き続いて取り付けられるであろう。この取り付けのメカニズムは、ハンダバンプ、ボールグリッドアレイなどで行なわれるような、接続部を形成するために材料をリフローするための高められた温度によらない。したがって、著しく低減された応力および増加した信頼性を達成することができる。また、この方法は非常に低コストで行なうことができる。デバイスまたは回路の封止は、ウェハースケールで行なうことができ、封止されたデバイス／回路のボード、カードなどへのアセンブリーを行なうためにハンダバンプを適用、リフローする必要がないからである。
【０１０６】
より具体的な例を、図３８Ａに示す。デバイス２００の上面には、“ピン”２０２を有するピングリッドアレイ２０１が形成される。ピンは、メタライゼーション、フォトリソグラフィー、エッチングなどのような通常の処理手法を用いて形成される。ピン２０２は、徐々に細くなる頂部を有する金属製の構造体である。ピン２０２は、回路基板、コンピューターカード、マザーボードなどの上の金属パッドのような導電性構造体に対応してかみ合うように設計される。徐々に細くなる頂部は、導電性構造体にピンを押し付けることによって、対応するボードまたはカードとの電気的コンタクトを確実にする。ピンは、ピラミッド状で示されているが、他の形状も可能である。ピン２０２は、幅が１０μｍの範囲内で、１：１〜１：３のオーダーのアスペクト比を有するように小さく形成することができる。デバイス２００は、いくつかのピン２０２のみが示されるが、典型的にデバイスは、アレイ状に形成された多数のピンを有することが理解されるべきである。アレイは、正方形や長方形のマトリックスのようなものであり、アレイまたはマトリックスのある部分においてピンを省略することができる。
【０１０７】
図３８Ｂは、導電性パッド２０４、好ましくはピン２０２のアレイに対応したパターンに形成された金属パッドを有するボード２０３を示す。矢印２０５で示されるように、ピン２０２は位置合わせされ、パッド２０４の対応するものに押し付けられる。非常に小さなコンタクトがアレイ状に形成され、接着されるデバイスと、そこにデバイスが接着されるボードまたはカードとの間に非常に多くの相互接続が形成されることが明らかである。
【０１０８】
特定のデバイスおよび材料について第１および第２の形態で説明したが、本発明はそれに限定されない。本発明は、任意のタイプの基板上に形成された任意のタイプのデバイスに適用することができる。さらに、接着されるデバイスを製造するために、任意のタイプの技術を使用することができる。例えば、ＧａＡｓ基板上のＧａＡｓデバイスは、ＨＢＴデバイスに接着することができる。また、シリコンウェハー上に形成されたシリコン系デバイスは、ＧａＡｓ系デバイスまたはＨＢＴ系デバイスのいずれかに接着することができる。ＣＭＯＳ、ＢｉＣＭＯＳ、ｎｐｎおよびｐｎｐのＨＢＴ、ＶＣＳＥＬ、ＰＩＮ、ＨＦＥＴ、ＭＥＳＦＥＴ、ＭＯＳＦＥＴ、ＨＥＭＴＳ、ＭＥＭｓおよびＪＦＥＴのような技術もまた、使用することができる。
【０１０９】
明らかに、上述した開示を鑑みて、本発明の多くの修正および変更が可能である。それゆえ、請求項の範囲内において、本明細書において具体的に説明したもの以外にも本発明を実施できることが理解されるべきである。
【符号の説明】
【０１１０】
１０…基板
１１…平坦な表面
１２…フィルム
１３…上面
１４…もう一つの層
１５…上面
１６…基板
１７…フィルム
１８…表面
２０…ＧａＡｓ基板
２１…平坦化材料
２２…コレクター層
２３…ベース領域
２４…ベースコンタクト
２５…エミッター
２６…エミッターコンタクト
２７…二酸化シリコン薄膜
２８，２９…ストレス緩和層
３０…ＨＢＴデバイス
３１…二酸化シリコン層
３２…デバイス
３３…二酸化シリコン薄膜
３４…基板
３５…二酸化シリコン層
４０…ＳＩＨＢＴ代用基板
４１…平坦化材料
４２，４４…配線
４３…ＳＩＨＢＴデバイス
４５…ＶＣＳＥＬ基板
４６…平坦化材料
４７…配線
４８…ＶＣＳＥＬデバイス
４９…配線
５０…ヴィアホール
５１…相互接続部
５２…接着層
５３，５４…相互接続部
５５…配線
５６…ＣＭＯＳデバイス
５７…配線
５８…平坦化材料
５９…相互接続部
６０…配線
６１，６２…素子
７０…基板
７１…半導体層
７２…画素
７３…基板
７４…半導体層
７５…メモリーセル
７６…基板
７７…半導体層
７８…素子
８０，８１，８２，８３…層
９０…ベースコンタクト
９０Ａ…メタルコンタクト
９２…ダイアタッチ材料
９３，９４，９５…配線層
９６、１００，１０２…ヴィア
９７…配線
９９，１０１…相互接続部
１０３…層
１０４…デバイス領域
１０５，１０６…デバイス
１８０，１８１…デバイス
１８２…相互接続部
１８３，１８４…配線
１８５，１８６，１８７…基板
１８８，１８９…相互接続部
１０７…第２の封止材
１０８…バンプ下層のメタライゼーション
１０９…バンプ
１５０…基板
１５１…ウェハー
１５２…絶縁基板
１５３…ウェハー
１５４…パッケージ基板
１５５…素子
１５６…配線
１５９…コンタクトパッド
１１０…ボンディングパッド
１１１…ワイヤー
１１２…パッケージパッド
１１３…パッケージ
１１５…第２の基板
１１６…パッケージ
１１７…ボンディングパッド
１１８…ワイヤー
１１９…パッケージパッド
１２０…第１のソーラーセル
１２１…裏面コンタクト
１２２…基板
１２３…能動領域
１２４…上部コンタクト
１２５…平坦化材料
１２６…第２のソーラーセル
１２７…基板
１２８…能動領域
１２９…コンタクト
１３０…接着材料
１３１，１３２，１３３…ヴィア
１３４…相互接続部
１３５…コンタクト
１３６…接着材料
１３７…接着材料
１３８…コンタクト
１３９…基板
１４０…ヴィア
１４１，１４２…コンタクト
１４３…ウェハー
１４４…隙間
１４５…第２のウェハー
１４６…接着界面
１６０…基板
１６１…接着材料
１６２…デバイス
１６３…基板
１６４…接着材料
１６５…デバイス
１６６…接着材料
１６７…凹部
１６８，１６９…接着材料
１７０…基板
１７１，１７２…接着材料
１７３…基板
２００…デバイス
２０１…ピングリッドアレイ
２０２…ピン
２０３…ボード
２０４…導電性パッド
２０５…矢印
【特許請求の範囲】
【請求項１】
第１の基板を有する第１の半導体デバイス上に第１の接着材料を形成する工程、
第２の基板を有する第１の素子上に第２の接着材料を形成する工程、
前記第１および第２の接着材料を直接接着する工程、
前記第１の基板の一部を除去して、前記第１の半導体デバイスの残部を露出する工程、および
前記一体化されたデバイスをパッケージに実装する工程
を具備する一体化されたデバイスの製造方法。
【請求項２】
前記第１の半導体デバイスの前記残部の露出された側から、前記第１の半導体デバイスに前記パッケージを接続する工程を具備する請求項１に記載の方法。
【請求項３】
上部側および底部側を有する前記第１の基板を含み、前記上部側に能動領域が形成された前記第１の半導体デバイスを接着する工程、
前記底部側から前記一部を除去する工程、および
前記底部側から前記第１の半導体デバイスに前記パッケージを接続する工程
を具備する請求項１に記載の方法。
【請求項４】
第３の基板を有する第２の素子を、前記第１の半導体デバイスの前記残部に直接接着する工程、
前記第１の素子を実質的に全て除去する工程、および
前記第１の半導体デバイスを、前記上部側から前記パッケージに接続する工程
を具備する請求項３に記載の方法。
【請求項５】
前記第１の半導体デバイス内に複数のレベルの配線を形成する工程、および
露出された残部から、前記レベルの配線の少なくとも１つに接続部を形成する工程、および
前記パッケージに前記接続部を相互接続する工程
を具備する請求項３に記載の方法。
【請求項６】
接続部を形成する工程は、露出された残部側から複数のレベルの配線を形成することを含む請求項５に記載の方法。
【請求項７】
前記第１の半導体デバイスの前記残部に第３の基板を直接接着する工程、
前記第１の半導体デバイスの一部を前記上部側から露出する工程、および
前記半導体デバイスを、前記上部側から前記第３の基板を通して前記パッケージに接続する工程
を具備する請求項３に記載の方法。
【請求項８】
前記第１の半導体デバイスは、複数のレベルの配線を含み、
前記レベルの配線の少なくとも１つに、露出された残部側から接続部を形成する工程、および
前記パッケージに前記接続部を相互接続する工程
を具備する請求項７に記載の方法。
【請求項９】
前記第１の半導体デバイスのデバイス素子領域に接続部を直接形成する工程を具備する請求項１に記載の方法。
【請求項１０】
デバイス基板を有する第１の半導体デバイスに、第１の放熱基板を接着する工程、
前記デバイス基板の一部を除去して、前記第１の半導体デバイスの残部を露出する工程、および
前記第１の半導体の前記残部に第２の放熱基板を接着する工程
を具備する一体化されたデバイスの製造方法。
【請求項１１】
前記第１の半導体デバイスに複数のレベルの配線を形成する工程、および
前記レベルの配線の少なくとも１つに、前記第１の放熱基板を用いて接続部を形成する工程
を具備する請求項１０に記載の方法。
【請求項１２】
前記レベルの配線の少なくとも１つに、面積コンタクト法を用いて接続部を形成する工程を具備する請求項１１に記載の方法。
【請求項１３】
前記第１の半導体デバイスのデバイス素子領域に接続部を直接形成する工程を具備する請求項１１に記載の方法。
【請求項１４】
前記第１の半導体デバイス内に複数のレベルの配線を形成する工程、および
前記レベルの配線の少なくとも１つに、前記第２の放熱基板を用いて接続部を形成する工程
を具備する請求項１０に記載の方法。
【請求項１５】
前記レベルの配線の少なくとも１つに、面積コンタクト法を用いて接続部を形成する工程を具備する請求項１４に記載の方法。
【請求項１６】
前記一部を除去する前記工程の前に、前記一部を除去することにより露出される側からアクセス可能に、前記半導体デバイスに配線構造を形成する工程を具備する請求項１０に記載の方法。
【請求項１７】
前記一部を除去することにより露出される側からアクセス可能に、前記一部を除去することにより前記露出された側に対向する側からの処理を用いて、前記半導体デバイスに配線構造を形成する工程を具備する請求項１０に記載の方法。
【請求項１８】
第１の基板を有する第１の半導体デバイスを、素子に直接接着する工程、
前記接着の後、前記第１の基板の一部を除去して、前記第１の半導体デバイスの残部を露出する工程を具備し、
前記素子は、放熱、インピーダンス整合のため、またはＲＦ分離のために用いられる基板、アンテナ、および受動素子で構成される整合ネットワークの１つを含む一体化されたデバイスの製造方法。
【請求項１９】
前記残部の一部を除去して、前記素子の一部を露出する工程を具備する請求項１８に記載の方法。
【請求項２０】
前記第１の半導体デバイスの前記残部を、前記素子に相互接続する工程を具備する請求項１９に記載の方法。
【請求項２１】
システムの第１の部品を、システムの第２の部品に直接接着する工程、および
前記第１および第２の部品を相互接続する工程
を具備する一体化されたシステムの製造方法。
【請求項２２】
基板を有する前記第２の部品に前記第１の部品を接着する工程、
前記第２の部品の側から前記基板の少なくとも一部を除去する工程、および
前記第２の部品の前記側から前記第１および第２の部品を相互接続する工程
を具備する請求項２１に記載の方法。
【請求項２３】
遮蔽部材および分離部材の一方を、前記第１および第２の部品の少なくとも一方に接着する工程を具備する請求項２１に記載の方法。
【請求項２４】
前記第１および第２の部品の少なくとも一方にアンテナを接着する工程、および
前記第１および第２の部品の少なくとも一方に前記アンテナを接続する工程
を具備する請求項２１に記載の方法。
【請求項２５】
前記第１の部品としての光学デバイスを、前記第２の部品としての電気デバイスに接着する工程を具備する請求項２１に記載の方法。
【請求項２６】
前記第１の部品としての低速高密度の第１の半導体デバイスを、前記第２の部品としての高速低密度の第２の半導体デバイスに接着する工程を具備する請求項２１に記載の方法。
【請求項２７】
異なる技術の前記第１および第２の半導体デバイスを接着する工程を具備する請求項２６に記載の方法。
【請求項２８】
前記第１の半導体デバイスとしてのシリコンデバイスを、前記第２の半導体デバイスとしての少なくとも１つのIII−Ｖデバイスに接着する工程を具備する請求項２６に記載の方法。
【請求項２９】
前記第１の部品を含む第１の基板上のマイクロプロセッサーを、前記第２の部品を含む高密度メモリーデバイスに接着する工程を具備する請求項２１に記載の方法。
【請求項３０】
前記第１の部品を含む第１のソーラーセルに、前記第２の部品を含む第２のソーラーセルを接着する工程を具備する請求項２１に記載の方法。
【請求項３１】
前記第１および第２のソーラーセルを接着することにより形成された素子に、少なくとも第３のソーラーセルを接着する工程を具備する請求項３０に記載の方法。
【請求項３２】
前記第１の部品の表面に隙間を形成する工程、
前記第１の部品の前記表面を、前記第２の部品の表面に接着する工程
を具備する請求項２１に記載の方法。
【請求項３３】
基板の表面に複数の第１の素子を取り付けて第２の素子を形成する工程、および
前記複数の第１の素子が取り付けられた側から前記第２の素子を第３の素子に直接接着する工程
を具備する一体化されたデバイスの製造方法。
【請求項３４】
前記取り付けは、前記複数の第１の素子のそれぞれを、前記基板の前記表面に直接接着して、前記第２の素子を形成することを含む請求項３３に記載の方法。
【請求項３５】
前記第２の素子を前記第３の素子に接着した後、前記第２の素子の少なくとも一部を除去する工程を含む請求項３４に記載の方法。
【請求項３６】
前記複数の第１の半導体デバイスを、前記基板の前記表面に直接接着する工程、および
第２の半導体デバイスを含む第３の素子に、前記第２の素子を直接接着する工程
を具備する請求項３４に記載の方法。
【請求項３７】
前記第１の素子を前記第３の素子に相互接続する工程を含む請求項３４に記載の方法。
【請求項３８】
前記第２の素子を用いて前記第１の素子を相互接続する工程、および
前記第２および第３の素子の少なくとも１つを用いて、前記第１の素子および
第３の素子を相互接続する工程
を具備する請求項３４に記載の方法。
【請求項３９】
前記第２の素子に凹部を形成する工程、および
前記凹部において前記第２の素子に前記複数の第１の素子を接着する工程
を具備する請求項３４に記載の方法。
【請求項４０】
前記第２の素子を前記第３の素子に接着した後、前記第２の素子の少なくとも一部を除去する工程を含む請求項３９に記載の方法。
【請求項４１】
前記複数の第１の半導体デバイスを、前記基板の前記表面に直接接着する工程、および
前記第２の半導体デバイスを含む第３の素子に、前記第２の素子を直接接着する工程
を具備する請求項３９に記載の方法。
【請求項４２】
前記第１の素子を前記第３の素子に相互接続する工程を具備する請求項３９に記載の方法。
【請求項４３】
前記第２の素子を用いて、前記第１の素子を相互接続する工程、および
前記第２および第３の素子の少なくとも一方を用いて、前記第１の素子と前記第３の素子とを相互接続する工程
を具備する請求項３９に記載の方法。
【請求項４４】
前記第１の素子としての第１の半導体デバイスを基板上に直接接着する工程、および
第２の素子としての、放熱、インピーダンス整合、ＲＦ分離のため用いられる基板、アンテナ、第２の半導体デバイス、および、受動素子および導電層パターンの少なくとも一方から構成される整合ネットワークの少なくとも１つに、第１の半導体デバイスを直接接着する工程
を具備する請求項３４に記載の方法。
【請求項４５】
前記第１の半導体デバイスがその上に接着された前記基板の少なくとも一部を除去する工程を具備する請求項４４に記載の方法。
【請求項４６】
前記第１の半導体デバイスを前記第２の素子に相互接続する工程を具備する請求項４４に記載の方法。
【請求項４７】
第１の基板を有する第１の半導体デバイス上に、第１の接着材料を形成する工程、
第２の基板を有する第２の素子上に第２の接着材料を形成する工程、
前記第１および第２の接着材料を直接接着する工程、
前記第１の半導体デバイスの露出された表面に、複数のコンタクト構造を有する導体アレイを形成する工程、
前記第１の半導体デバイスを介して、デバイス領域にヴィアを形成する工程、
および
前記デバイス領域と前記コンタクト構造との間に配線を形成する工程
を具備する一体化されたデバイスの製造方法。
【請求項４８】
前記導体アレイとしてピングリッドアレイを形成することを含む請求項４７に記載の方法。
【請求項４９】
前記ピングリッドアレイを、ボード、カードおよび基板の１つの上に形成された導電領域とかみ合わせることを含む請求項４８に記載の方法。
【請求項５０】
前記導体アレイを、ボード、カードおよび基板の少なくとも１つの上に形成された導電領域とかみ合わせることを含む請求項４７に記載の方法。
【請求項５１】
第１の基板を有し、そこから前記第１の基板が除去された第１のデバイスから構成される第１のデバイス部、
前記第１のデバイス部の上に形成された第１の接着材料、
第１の素子、
前記第１の素子上に形成された第２の接着材料、および
前記第２の接着材料に直接接着された前記第１の接着材料
を具備する一体化されたデバイス。
【請求項５２】
前記第１のデバイス部は、前記第１の基板を有し、そこから前記第１の基板が除去された第１のソーラーセルから構成される第１のソーラーセル部を含み、
前記第１の素子は第２の基板を有する第２のソーラーセルを含み、
前記一体化されたデバイスは、そこから前記第１の基板が除去される前記第１のソーラーセル部の側から、前記第１のソーラーセル部と前記第２のソーラーセル部とを接続して形成された配線を含む請求項５１に記載の一体化されたデバイス。
【請求項５３】
第３のソーラーセルから第３の基板を除去することにより形成された少なくとも第３のソーラーセル部、
前記第３のソーラーセル部の上に形成された第３の接着材料、
前記第１のソーラーセル部の前記側の上に形成された第４の接着材料、
そこから前記第３の基板が除去される前記第３のソーラーセル部の側から形成され、前記第１のソーラーセル部、前記第２のソーラーセルおよび前記第３のソーラーセル部を接続する配線を具備する請求項５２に記載の一体化されたデバイス。
【請求項５４】
前記第１のデバイス部は能動素子を有する半導体デバイスを含み、
前記第１の素子は、放熱、インピーダンス整合のため、またはＲＦ分離のために用いられる基板、アンテナ、および受動素子から構成される整合ネットワークの１つを含む請求項５１に記載の一体化されたデバイス。
【請求項５５】
前記第１のデバイス部は、第１の基板を有する第１のウェハーの残部を含み、前記残部は第１の側および対向する第２の側を有し、記残部の前記第１の側から前記第１の基板は実質的にすべて除去され、
前記第１の素子は、前記残部の前記第２の側に直接接着される請求項５１に記載の一体化されたデバイス。
【請求項５６】
前記第１の側から前記第１のデバイス部に接続された配線を具備する請求項５５に記載の一体化されたデバイス。
【請求項５７】
前記配線は多層配線を含む請求項５６に記載の一体化されたデバイス。
【請求項５８】
前記残部は、１０ミクロンを越えない前記第１の基板を含む請求項５５に記載の一体化されたデバイス。
【請求項５９】
前記残部は、２０ミクロンを越えない前記第１の基板を含む請求項５５に記載の一体化されたデバイス。
【請求項６０】
前記第１の側から前記第１のデバイス部に接続されたパッケージを含む請求項５５に記載の一体化されたデバイス。
【請求項６１】
前記第１のデバイス部は、第１の基板を有する第１のウェハーの残部を含み、前記残部は第１の側および対向する第２の側を有し、記残部の前記第１の側から前記第１の基板は実質的に除去され、
前記第１の素子は、前記残部の前記第１の側に直接接着される請求項５１に記載の一体化されたデバイス。
【請求項６２】
前記第１の側から前記第１のデバイス部に接続された配線を含む請求項６１に記載の一体化されたデバイス。
【請求項６３】
前記配線は多層配線を含む請求項６２に記載の一体化されたデバイス。
【請求項６４】
前記第２の側から前記第１のデバイスに接続されたパッケージを含む請求項６３に記載の一体化されたデバイス。
【請求項６５】
前記第１のデバイス部は、メモリーの能動領域およびマイクロプロセッサーの能動領域の１つを含み、
前記第１の素子はマイクロプロセッサーデバイスおよびメモリーデバイスの１つをそれぞれ含み、
前記一体化されたデバイスは、前記第１のデバイス部と前記第１の素子との間に形成された配線を含む請求項５１に記載の一体化されたデバイス。
【請求項６６】
前記第１のデバイス部および前記第１の素子の少なくとも一方に直接接着された遮蔽部材および分離部材の１つを具備する請求項５１に記載の一体化されたデバイス。
【請求項６７】
前記第１のデバイス部および前記第１の素子の少なくとも一方に直接接着されたアンテナ、および
前記第１のデバイス部および前記第１の素子の少なくとも一方に前記アンテナを接続する配線を具備する請求項５１に記載の一体化されたデバイス。
【請求項６８】
前記第１のデバイス部は光学デバイスを含み、
前記第１の素子は電気デバイスおよび回路の１つを具備する請求項５１に記載の一体化されたデバイス。
【請求項６９】
前記第１の素子は、低速高密度の第１の半導体デバイスを含み、
前記第１のデバイス部は、高速低密度の第２の半導体デバイスを含む請求項５１に記載の一体化されたデバイス。
【請求項７０】
前記第１および第２の半導体デバイスは、異なる技術である請求項６９に記載の一体化されたデバイス。
【請求項７１】
前記第１の素子はシリコンプロセッサーを含み、
前記第１のデバイス部はIII−Ｖデバイスを含む請求項５１に記載の一体化されたデバイス。
【請求項７２】
基板の表面にそれぞれ直接接着されて第２の素子を形成する複数の第１の素子、および
前記第１の素子が前記表面に接着された側から前記第２の素子に直接接着された第３の素子
を具備する一体化されたデバイス。
【請求項７３】
前記第３の素子と、前記複数の第１の素子の選択された１つとの間に形成された配線を具備する請求項７２に記載のデバイス。
【請求項７４】
前記複数の第１の素子の選択されたものの間に形成された配線を具備する請求項７２に記載のデバイス。
【請求項７５】
前記基板に形成された凹部、および
前記凹部に配置された前記第１の素子
を具備する請求項７２に記載のデバイス。
【請求項７６】
対向する上部側および底部側を有する半導体デバイスを含むデバイス部、
前記デバイス部の前記上部側に直接接着された第１の基板、および
前記デバイス部の前記底部側に直接接着された第２の基板
を具備する一体化されたデバイス。
【請求項７７】
前記第１および第２の基板のそれぞれを介して前記デバイス部に形成された配線を具備する請求項７６に記載のデバイス。
【請求項７８】
前記第１および第２の基板の一方のみを介して前記デバイス部に形成されたパワーおよびグラウンド配線を具備する請求項７６に記載のデバイス。
【請求項７９】
前記第１および第２の基板以外のもののみを介して前記デバイス部に形成された信号およびクロック配線の少なくとも一方を具備する請求項７８に記載のデバイス。
【請求項８０】
前記デバイス部は、互いに直接接着された複数のデバイス部を具備する請求項７６に記載のデバイス。
【請求項８１】
第２の素子の表面にそれぞれ直接接着された複数の第１の素子を具備する一体化されたデバイス。
【請求項８２】
第１の素子は、第１の半導体デバイス、第１のパターン化された導体、第１のアンテナ素子、および受動部品を伴なう第１のインピーダンス整合素子の少なくとも１つを含み、
前記第２の素子は、第２の半導体デバイス、第２のパターン化された導体、第２のアンテナ素子、および受動部品を伴なう第２のインピーダンス整合素子の少なくとも１つを含請求項８１に記載のデバイス。
【請求項８３】
前記第１の素子は、前記第１の半導体デバイス、第１のパターン化された導体、第１のアンテナ素子、および受動部品を伴なう第１のインピーダンス整合素子の少なくとも１つを含み、そこから基板が除去された請求項８２に記載のデバイス。
【請求項８４】
前記第１の素子内に形成されたヴィア、および
前記ヴィア内に形成され、前記第２の素子に前記第１の素子を相互接続する導電材料
を具備する請求項８３に記載のデバイス。
【請求項８５】
第１の基板および第１の導電領域を有する第１の半導体デバイスの上に配置された第１の接着材料、
第２の基板を有する第１の素子の上に配置され、第１の接着材料に直接接合された第２の接着材料、
複数の第２の導電領域を有する第１の素子の露出された表面に配置された導体アレイ、および
前記第１および第２の導電領域の間に形成された配線
を具備する一体化されたデバイス。
【請求項８６】
前記導体アレイはピングリッドアレイを含む請求項８５に記載のデバイス。
【請求項８７】
前記第２の導電領域にかみ合わされたボード、カード、および基板の少なくとも１つの上に形成された導電領域を具備する請求項８６に記載のデバイス。
【請求項８８】
前記第２の導電領域にかみ合わされたボード、カード、および基板の少なくとも１つの上に形成された導電領域を具備する請求項８５に記載のデバイス。
【請求項１】
第１の基板を有する第１の半導体デバイス上に第１の接着材料を形成する工程、
第２の基板を有する第１の素子上に第２の接着材料を形成する工程、
前記第１および第２の接着材料を直接接着する工程、
前記第１の基板の一部を除去して、前記第１の半導体デバイスの残部を露出する工程、および
前記一体化されたデバイスをパッケージに実装する工程
を具備する一体化されたデバイスの製造方法。
【請求項２】
前記第１の半導体デバイスの前記残部の露出された側から、前記第１の半導体デバイスに前記パッケージを接続する工程を具備する請求項１に記載の方法。
【請求項３】
上部側および底部側を有する前記第１の基板を含み、前記上部側に能動領域が形成された前記第１の半導体デバイスを接着する工程、
前記底部側から前記一部を除去する工程、および
前記底部側から前記第１の半導体デバイスに前記パッケージを接続する工程
を具備する請求項１に記載の方法。
【請求項４】
第３の基板を有する第２の素子を、前記第１の半導体デバイスの前記残部に直接接着する工程、
前記第１の素子を実質的に全て除去する工程、および
前記第１の半導体デバイスを、前記上部側から前記パッケージに接続する工程
を具備する請求項３に記載の方法。
【請求項５】
前記第１の半導体デバイス内に複数のレベルの配線を形成する工程、および
露出された残部から、前記レベルの配線の少なくとも１つに接続部を形成する工程、および
前記パッケージに前記接続部を相互接続する工程
を具備する請求項３に記載の方法。
【請求項６】
接続部を形成する工程は、露出された残部側から複数のレベルの配線を形成することを含む請求項５に記載の方法。
【請求項７】
前記第１の半導体デバイスの前記残部に第３の基板を直接接着する工程、
前記第１の半導体デバイスの一部を前記上部側から露出する工程、および
前記半導体デバイスを、前記上部側から前記第３の基板を通して前記パッケージに接続する工程
を具備する請求項３に記載の方法。
【請求項８】
前記第１の半導体デバイスは、複数のレベルの配線を含み、
前記レベルの配線の少なくとも１つに、露出された残部側から接続部を形成する工程、および
前記パッケージに前記接続部を相互接続する工程
を具備する請求項７に記載の方法。
【請求項９】
前記第１の半導体デバイスのデバイス素子領域に接続部を直接形成する工程を具備する請求項１に記載の方法。
【請求項１０】
デバイス基板を有する第１の半導体デバイスに、第１の放熱基板を接着する工程、
前記デバイス基板の一部を除去して、前記第１の半導体デバイスの残部を露出する工程、および
前記第１の半導体の前記残部に第２の放熱基板を接着する工程
を具備する一体化されたデバイスの製造方法。
【請求項１１】
前記第１の半導体デバイスに複数のレベルの配線を形成する工程、および
前記レベルの配線の少なくとも１つに、前記第１の放熱基板を用いて接続部を形成する工程
を具備する請求項１０に記載の方法。
【請求項１２】
前記レベルの配線の少なくとも１つに、面積コンタクト法を用いて接続部を形成する工程を具備する請求項１１に記載の方法。
【請求項１３】
前記第１の半導体デバイスのデバイス素子領域に接続部を直接形成する工程を具備する請求項１１に記載の方法。
【請求項１４】
前記第１の半導体デバイス内に複数のレベルの配線を形成する工程、および
前記レベルの配線の少なくとも１つに、前記第２の放熱基板を用いて接続部を形成する工程
を具備する請求項１０に記載の方法。
【請求項１５】
前記レベルの配線の少なくとも１つに、面積コンタクト法を用いて接続部を形成する工程を具備する請求項１４に記載の方法。
【請求項１６】
前記一部を除去する前記工程の前に、前記一部を除去することにより露出される側からアクセス可能に、前記半導体デバイスに配線構造を形成する工程を具備する請求項１０に記載の方法。
【請求項１７】
前記一部を除去することにより露出される側からアクセス可能に、前記一部を除去することにより前記露出された側に対向する側からの処理を用いて、前記半導体デバイスに配線構造を形成する工程を具備する請求項１０に記載の方法。
【請求項１８】
第１の基板を有する第１の半導体デバイスを、素子に直接接着する工程、
前記接着の後、前記第１の基板の一部を除去して、前記第１の半導体デバイスの残部を露出する工程を具備し、
前記素子は、放熱、インピーダンス整合のため、またはＲＦ分離のために用いられる基板、アンテナ、および受動素子で構成される整合ネットワークの１つを含む一体化されたデバイスの製造方法。
【請求項１９】
前記残部の一部を除去して、前記素子の一部を露出する工程を具備する請求項１８に記載の方法。
【請求項２０】
前記第１の半導体デバイスの前記残部を、前記素子に相互接続する工程を具備する請求項１９に記載の方法。
【請求項２１】
システムの第１の部品を、システムの第２の部品に直接接着する工程、および
前記第１および第２の部品を相互接続する工程
を具備する一体化されたシステムの製造方法。
【請求項２２】
基板を有する前記第２の部品に前記第１の部品を接着する工程、
前記第２の部品の側から前記基板の少なくとも一部を除去する工程、および
前記第２の部品の前記側から前記第１および第２の部品を相互接続する工程
を具備する請求項２１に記載の方法。
【請求項２３】
遮蔽部材および分離部材の一方を、前記第１および第２の部品の少なくとも一方に接着する工程を具備する請求項２１に記載の方法。
【請求項２４】
前記第１および第２の部品の少なくとも一方にアンテナを接着する工程、および
前記第１および第２の部品の少なくとも一方に前記アンテナを接続する工程
を具備する請求項２１に記載の方法。
【請求項２５】
前記第１の部品としての光学デバイスを、前記第２の部品としての電気デバイスに接着する工程を具備する請求項２１に記載の方法。
【請求項２６】
前記第１の部品としての低速高密度の第１の半導体デバイスを、前記第２の部品としての高速低密度の第２の半導体デバイスに接着する工程を具備する請求項２１に記載の方法。
【請求項２７】
異なる技術の前記第１および第２の半導体デバイスを接着する工程を具備する請求項２６に記載の方法。
【請求項２８】
前記第１の半導体デバイスとしてのシリコンデバイスを、前記第２の半導体デバイスとしての少なくとも１つのIII−Ｖデバイスに接着する工程を具備する請求項２６に記載の方法。
【請求項２９】
前記第１の部品を含む第１の基板上のマイクロプロセッサーを、前記第２の部品を含む高密度メモリーデバイスに接着する工程を具備する請求項２１に記載の方法。
【請求項３０】
前記第１の部品を含む第１のソーラーセルに、前記第２の部品を含む第２のソーラーセルを接着する工程を具備する請求項２１に記載の方法。
【請求項３１】
前記第１および第２のソーラーセルを接着することにより形成された素子に、少なくとも第３のソーラーセルを接着する工程を具備する請求項３０に記載の方法。
【請求項３２】
前記第１の部品の表面に隙間を形成する工程、
前記第１の部品の前記表面を、前記第２の部品の表面に接着する工程
を具備する請求項２１に記載の方法。
【請求項３３】
基板の表面に複数の第１の素子を取り付けて第２の素子を形成する工程、および
前記複数の第１の素子が取り付けられた側から前記第２の素子を第３の素子に直接接着する工程
を具備する一体化されたデバイスの製造方法。
【請求項３４】
前記取り付けは、前記複数の第１の素子のそれぞれを、前記基板の前記表面に直接接着して、前記第２の素子を形成することを含む請求項３３に記載の方法。
【請求項３５】
前記第２の素子を前記第３の素子に接着した後、前記第２の素子の少なくとも一部を除去する工程を含む請求項３４に記載の方法。
【請求項３６】
前記複数の第１の半導体デバイスを、前記基板の前記表面に直接接着する工程、および
第２の半導体デバイスを含む第３の素子に、前記第２の素子を直接接着する工程
を具備する請求項３４に記載の方法。
【請求項３７】
前記第１の素子を前記第３の素子に相互接続する工程を含む請求項３４に記載の方法。
【請求項３８】
前記第２の素子を用いて前記第１の素子を相互接続する工程、および
前記第２および第３の素子の少なくとも１つを用いて、前記第１の素子および
第３の素子を相互接続する工程
を具備する請求項３４に記載の方法。
【請求項３９】
前記第２の素子に凹部を形成する工程、および
前記凹部において前記第２の素子に前記複数の第１の素子を接着する工程
を具備する請求項３４に記載の方法。
【請求項４０】
前記第２の素子を前記第３の素子に接着した後、前記第２の素子の少なくとも一部を除去する工程を含む請求項３９に記載の方法。
【請求項４１】
前記複数の第１の半導体デバイスを、前記基板の前記表面に直接接着する工程、および
前記第２の半導体デバイスを含む第３の素子に、前記第２の素子を直接接着する工程
を具備する請求項３９に記載の方法。
【請求項４２】
前記第１の素子を前記第３の素子に相互接続する工程を具備する請求項３９に記載の方法。
【請求項４３】
前記第２の素子を用いて、前記第１の素子を相互接続する工程、および
前記第２および第３の素子の少なくとも一方を用いて、前記第１の素子と前記第３の素子とを相互接続する工程
を具備する請求項３９に記載の方法。
【請求項４４】
前記第１の素子としての第１の半導体デバイスを基板上に直接接着する工程、および
第２の素子としての、放熱、インピーダンス整合、ＲＦ分離のため用いられる基板、アンテナ、第２の半導体デバイス、および、受動素子および導電層パターンの少なくとも一方から構成される整合ネットワークの少なくとも１つに、第１の半導体デバイスを直接接着する工程
を具備する請求項３４に記載の方法。
【請求項４５】
前記第１の半導体デバイスがその上に接着された前記基板の少なくとも一部を除去する工程を具備する請求項４４に記載の方法。
【請求項４６】
前記第１の半導体デバイスを前記第２の素子に相互接続する工程を具備する請求項４４に記載の方法。
【請求項４７】
第１の基板を有する第１の半導体デバイス上に、第１の接着材料を形成する工程、
第２の基板を有する第２の素子上に第２の接着材料を形成する工程、
前記第１および第２の接着材料を直接接着する工程、
前記第１の半導体デバイスの露出された表面に、複数のコンタクト構造を有する導体アレイを形成する工程、
前記第１の半導体デバイスを介して、デバイス領域にヴィアを形成する工程、
および
前記デバイス領域と前記コンタクト構造との間に配線を形成する工程
を具備する一体化されたデバイスの製造方法。
【請求項４８】
前記導体アレイとしてピングリッドアレイを形成することを含む請求項４７に記載の方法。
【請求項４９】
前記ピングリッドアレイを、ボード、カードおよび基板の１つの上に形成された導電領域とかみ合わせることを含む請求項４８に記載の方法。
【請求項５０】
前記導体アレイを、ボード、カードおよび基板の少なくとも１つの上に形成された導電領域とかみ合わせることを含む請求項４７に記載の方法。
【請求項５１】
第１の基板を有し、そこから前記第１の基板が除去された第１のデバイスから構成される第１のデバイス部、
前記第１のデバイス部の上に形成された第１の接着材料、
第１の素子、
前記第１の素子上に形成された第２の接着材料、および
前記第２の接着材料に直接接着された前記第１の接着材料
を具備する一体化されたデバイス。
【請求項５２】
前記第１のデバイス部は、前記第１の基板を有し、そこから前記第１の基板が除去された第１のソーラーセルから構成される第１のソーラーセル部を含み、
前記第１の素子は第２の基板を有する第２のソーラーセルを含み、
前記一体化されたデバイスは、そこから前記第１の基板が除去される前記第１のソーラーセル部の側から、前記第１のソーラーセル部と前記第２のソーラーセル部とを接続して形成された配線を含む請求項５１に記載の一体化されたデバイス。
【請求項５３】
第３のソーラーセルから第３の基板を除去することにより形成された少なくとも第３のソーラーセル部、
前記第３のソーラーセル部の上に形成された第３の接着材料、
前記第１のソーラーセル部の前記側の上に形成された第４の接着材料、
そこから前記第３の基板が除去される前記第３のソーラーセル部の側から形成され、前記第１のソーラーセル部、前記第２のソーラーセルおよび前記第３のソーラーセル部を接続する配線を具備する請求項５２に記載の一体化されたデバイス。
【請求項５４】
前記第１のデバイス部は能動素子を有する半導体デバイスを含み、
前記第１の素子は、放熱、インピーダンス整合のため、またはＲＦ分離のために用いられる基板、アンテナ、および受動素子から構成される整合ネットワークの１つを含む請求項５１に記載の一体化されたデバイス。
【請求項５５】
前記第１のデバイス部は、第１の基板を有する第１のウェハーの残部を含み、前記残部は第１の側および対向する第２の側を有し、記残部の前記第１の側から前記第１の基板は実質的にすべて除去され、
前記第１の素子は、前記残部の前記第２の側に直接接着される請求項５１に記載の一体化されたデバイス。
【請求項５６】
前記第１の側から前記第１のデバイス部に接続された配線を具備する請求項５５に記載の一体化されたデバイス。
【請求項５７】
前記配線は多層配線を含む請求項５６に記載の一体化されたデバイス。
【請求項５８】
前記残部は、１０ミクロンを越えない前記第１の基板を含む請求項５５に記載の一体化されたデバイス。
【請求項５９】
前記残部は、２０ミクロンを越えない前記第１の基板を含む請求項５５に記載の一体化されたデバイス。
【請求項６０】
前記第１の側から前記第１のデバイス部に接続されたパッケージを含む請求項５５に記載の一体化されたデバイス。
【請求項６１】
前記第１のデバイス部は、第１の基板を有する第１のウェハーの残部を含み、前記残部は第１の側および対向する第２の側を有し、記残部の前記第１の側から前記第１の基板は実質的に除去され、
前記第１の素子は、前記残部の前記第１の側に直接接着される請求項５１に記載の一体化されたデバイス。
【請求項６２】
前記第１の側から前記第１のデバイス部に接続された配線を含む請求項６１に記載の一体化されたデバイス。
【請求項６３】
前記配線は多層配線を含む請求項６２に記載の一体化されたデバイス。
【請求項６４】
前記第２の側から前記第１のデバイスに接続されたパッケージを含む請求項６３に記載の一体化されたデバイス。
【請求項６５】
前記第１のデバイス部は、メモリーの能動領域およびマイクロプロセッサーの能動領域の１つを含み、
前記第１の素子はマイクロプロセッサーデバイスおよびメモリーデバイスの１つをそれぞれ含み、
前記一体化されたデバイスは、前記第１のデバイス部と前記第１の素子との間に形成された配線を含む請求項５１に記載の一体化されたデバイス。
【請求項６６】
前記第１のデバイス部および前記第１の素子の少なくとも一方に直接接着された遮蔽部材および分離部材の１つを具備する請求項５１に記載の一体化されたデバイス。
【請求項６７】
前記第１のデバイス部および前記第１の素子の少なくとも一方に直接接着されたアンテナ、および
前記第１のデバイス部および前記第１の素子の少なくとも一方に前記アンテナを接続する配線を具備する請求項５１に記載の一体化されたデバイス。
【請求項６８】
前記第１のデバイス部は光学デバイスを含み、
前記第１の素子は電気デバイスおよび回路の１つを具備する請求項５１に記載の一体化されたデバイス。
【請求項６９】
前記第１の素子は、低速高密度の第１の半導体デバイスを含み、
前記第１のデバイス部は、高速低密度の第２の半導体デバイスを含む請求項５１に記載の一体化されたデバイス。
【請求項７０】
前記第１および第２の半導体デバイスは、異なる技術である請求項６９に記載の一体化されたデバイス。
【請求項７１】
前記第１の素子はシリコンプロセッサーを含み、
前記第１のデバイス部はIII−Ｖデバイスを含む請求項５１に記載の一体化されたデバイス。
【請求項７２】
基板の表面にそれぞれ直接接着されて第２の素子を形成する複数の第１の素子、および
前記第１の素子が前記表面に接着された側から前記第２の素子に直接接着された第３の素子
を具備する一体化されたデバイス。
【請求項７３】
前記第３の素子と、前記複数の第１の素子の選択された１つとの間に形成された配線を具備する請求項７２に記載のデバイス。
【請求項７４】
前記複数の第１の素子の選択されたものの間に形成された配線を具備する請求項７２に記載のデバイス。
【請求項７５】
前記基板に形成された凹部、および
前記凹部に配置された前記第１の素子
を具備する請求項７２に記載のデバイス。
【請求項７６】
対向する上部側および底部側を有する半導体デバイスを含むデバイス部、
前記デバイス部の前記上部側に直接接着された第１の基板、および
前記デバイス部の前記底部側に直接接着された第２の基板
を具備する一体化されたデバイス。
【請求項７７】
前記第１および第２の基板のそれぞれを介して前記デバイス部に形成された配線を具備する請求項７６に記載のデバイス。
【請求項７８】
前記第１および第２の基板の一方のみを介して前記デバイス部に形成されたパワーおよびグラウンド配線を具備する請求項７６に記載のデバイス。
【請求項７９】
前記第１および第２の基板以外のもののみを介して前記デバイス部に形成された信号およびクロック配線の少なくとも一方を具備する請求項７８に記載のデバイス。
【請求項８０】
前記デバイス部は、互いに直接接着された複数のデバイス部を具備する請求項７６に記載のデバイス。
【請求項８１】
第２の素子の表面にそれぞれ直接接着された複数の第１の素子を具備する一体化されたデバイス。
【請求項８２】
第１の素子は、第１の半導体デバイス、第１のパターン化された導体、第１のアンテナ素子、および受動部品を伴なう第１のインピーダンス整合素子の少なくとも１つを含み、
前記第２の素子は、第２の半導体デバイス、第２のパターン化された導体、第２のアンテナ素子、および受動部品を伴なう第２のインピーダンス整合素子の少なくとも１つを含請求項８１に記載のデバイス。
【請求項８３】
前記第１の素子は、前記第１の半導体デバイス、第１のパターン化された導体、第１のアンテナ素子、および受動部品を伴なう第１のインピーダンス整合素子の少なくとも１つを含み、そこから基板が除去された請求項８２に記載のデバイス。
【請求項８４】
前記第１の素子内に形成されたヴィア、および
前記ヴィア内に形成され、前記第２の素子に前記第１の素子を相互接続する導電材料
を具備する請求項８３に記載のデバイス。
【請求項８５】
第１の基板および第１の導電領域を有する第１の半導体デバイスの上に配置された第１の接着材料、
第２の基板を有する第１の素子の上に配置され、第１の接着材料に直接接合された第２の接着材料、
複数の第２の導電領域を有する第１の素子の露出された表面に配置された導体アレイ、および
前記第１および第２の導電領域の間に形成された配線
を具備する一体化されたデバイス。
【請求項８６】
前記導体アレイはピングリッドアレイを含む請求項８５に記載のデバイス。
【請求項８７】
前記第２の導電領域にかみ合わされたボード、カード、および基板の少なくとも１つの上に形成された導電領域を具備する請求項８６に記載のデバイス。
【請求項８８】
前記第２の導電領域にかみ合わされたボード、カード、および基板の少なくとも１つの上に形成された導電領域を具備する請求項８５に記載のデバイス。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０Ａ】
【図２０Ｂ】
【図２０Ｃ】
【図２０Ｄ】
【図２０Ｅ】
【図２０Ｆ】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０Ａ】
【図２０Ｂ】
【図２０Ｃ】
【図２０Ｄ】
【図２０Ｅ】
【図２０Ｆ】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【公開番号】特開２０１２−１９９５５６（Ｐ２０１２−１９９５５６Ａ）
【公開日】平成２４年１０月１８日（２０１２．１０．１８）
【国際特許分類】
【外国語出願】
【出願番号】特願２０１２−９４９９６（Ｐ２０１２−９４９９６）
【出願日】平成２４年４月１８日（２０１２．４．１８）
【分割の表示】特願２００１−５６９８７８（Ｐ２００１−５６９８７８）の分割
【原出願日】平成１３年３月２２日（２００１．３．２２）
【出願人】（５０２１１６００３）ジプトロニクス・インコーポレイテッド (10)
【Ｆターム（参考）】
【公開日】平成２４年１０月１８日（２０１２．１０．１８）
【国際特許分類】
【出願番号】特願２０１２−９４９９６（Ｐ２０１２−９４９９６）
【出願日】平成２４年４月１８日（２０１２．４．１８）
【分割の表示】特願２００１−５６９８７８（Ｐ２００１−５６９８７８）の分割
【原出願日】平成１３年３月２２日（２００１．３．２２）
【出願人】（５０２１１６００３）ジプトロニクス・インコーポレイテッド (10)
【Ｆターム（参考）】
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