位相同期回路
【課題】 簡単な構成で、暴走状態に陥る前により確実に異常を検知し、半導体装置の誤動作をより効果的に防止できる位相同期回路を提供する。
【解決手段】 発振制御回路１１、電圧制御発振回路１２、帰還回路１３を備え、発振制御回路１１の出力電圧、発振制御に係る発振制御回路１１及び電圧制御発振回路１２のアナログ内部電圧の内、少なくとも何れか１つの電圧を異常検出用電圧Ｖｄｉ（ｉ＝１〜ｎ）とし、異常検出用電圧Ｖｄｉがロック可能範囲の上限値より高く設定された第１判定電圧Ｖｒｉ１より高い場合または下限値より低く設定された第２判定電圧Ｖｒｉ２より低い場合に異常状態であると判定する異常判定回路１５ｉが、異常検出用電圧Ｖｄｉ夫々について各別に設けられ、異常判定回路１５ｉ夫々における異常状態の検出結果を用いて暴走前状態であるか否かを判定し、暴走前状態であると判定した場合に、初期化動作を行う異常復帰回路１６を備える。
【解決手段】 発振制御回路１１、電圧制御発振回路１２、帰還回路１３を備え、発振制御回路１１の出力電圧、発振制御に係る発振制御回路１１及び電圧制御発振回路１２のアナログ内部電圧の内、少なくとも何れか１つの電圧を異常検出用電圧Ｖｄｉ（ｉ＝１〜ｎ）とし、異常検出用電圧Ｖｄｉがロック可能範囲の上限値より高く設定された第１判定電圧Ｖｒｉ１より高い場合または下限値より低く設定された第２判定電圧Ｖｒｉ２より低い場合に異常状態であると判定する異常判定回路１５ｉが、異常検出用電圧Ｖｄｉ夫々について各別に設けられ、異常判定回路１５ｉ夫々における異常状態の検出結果を用いて暴走前状態であるか否かを判定し、暴走前状態であると判定した場合に、初期化動作を行う異常復帰回路１６を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、暴走状態を検出して自動的に回復を行う機能を備える位相同期回路（ＰＬＬ：Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）に関する。
【背景技術】
【０００２】
周波数制御のための回路として、例えば、位相同期回路（ＰＬＬ回路）がある。ここで、図８は、従来のＰＬＬ回路の基本構成例を示している。図８に示す従来のＰＬＬ回路１００は、入力信号として受け付けた２つのクロック信号の位相差に応じた電圧の発振制御信号Ｆｖｃｏを出力する発振制御回路１１と、発振制御信号Ｆｖｃｏの電圧値に応じた周波数で発振する出力クロック信号Ｆｏを出力する電圧制御発振回路（ＶＣＯ）１２と、出力クロック信号Ｆｏの分周信号を帰還クロック信号Ｆｆｅｂとして出力する帰還回路１３と、を備え、発振制御回路１１が、外部入力された外部クロック信号Ｆｉｎと帰還クロック信号Ｆｆｅｂを入力信号として受け付けるように構成されている。
【０００３】
発振制御回路１１は、外部クロック信号Ｆｉｎと帰還クロック信号Ｆｆｅｂを比較して、チャージポンプ１１ｂを制御するチャージポンプ制御信号を出力する位相比較器１１ａと、チャージポンプ制御信号に応じた電圧を位相差検出信号Ｆｃｐとして出力するチャージポンプ１１ｂと、位相差検出信号Ｆｃｐの高周波成分を除去して発振制御信号Ｆｖｃｏを出力するループフィルタ１２ループフィルタ１１ｃで構成されている。
【０００４】
より詳細には、位相比較器１１ａは、外部クロック信号Ｆｉｎより帰還クロック信号Ｆｆｅｂの位相が遅れている場合は、チャージポンプ１１ｂの出力電圧を上昇させる（電圧制御発振回路１２において出力クロック信号Ｆｏの周波数を高くする）パルス信号ＵＰを出力する。また、位相比較器１１ａは、外部クロック信号Ｆｉｎより帰還クロック信号Ｆｆｅｂの位相が進んでいる場合は、チャージポンプ１１ｂの出力電圧を下降させる（電圧制御発振回路１２において出力クロック信号Ｆｏの周波数を低くする）パルス信号ＤＮを、チャージポンプ制御信号として出力する。
【０００５】
ループフィルタ１１ｃは、ローパスフィルタで構成され、チャージポンプ１１ｂから出力された位相差検出信号Ｆｃｐの信号成分の内、高周波数成分を除去して、発振制御信号Ｆｖｃｏを生成する。ローパスフィルタ１１ｃを設けることにより、スイッチングノイズの低減及びフィードバックループの安定化を図ることができる。
【０００６】
ＰＬＬ回路１００は、外部クロック信号Ｆｉｎと出力クロック信号Ｆｏを分周した帰還クロック信号Ｆｆｅｂの位相差が小さくなるように制御することにより、外部クロック信号Ｆｉｎと同じ位相で、外部クロック信号Ｆｉｎを周波数逓倍した出力クロック信号Ｆｏを出力する。
【０００７】
ところで、上述した従来のＰＬＬ回路１００では、落雷によるサージや周辺回路からのノイズ等の外的要因の影響により、出力クロック信号Ｆｏの周波数が高くなる場合がある。出力クロック信号Ｆｏの周波数が所定の周波数より高くなると、電圧制御発振回路１２及び帰還回路１３を含むフィードバック経路の周波数特性の制約により、帰還クロック信号Ｆｆｅｂの周波数がゼロになるという現象が生じる可能性がある。この場合、位相比較器１１ａは、帰還クロック信号Ｆｆｅｂの位相が出力クロック信号Ｆｏの位相より遅れていると判定し、電圧制御発振回路１２において出力クロック信号Ｆｏの周波数を高くするパルス信号ＵＰを出力し続けることになる。そうすると、電圧制御発振回路１２から出力される出力クロック信号Ｆｏの周波数が上昇し続け、ＰＬＬ回路１００は、正常な動作を回復できない暴走状態となる。ＰＬＬ回路１００が暴走状態になると、ＰＬＬ回路１００を搭載した半導体装置が正常に動作できなくなるという問題があった。このため、ＰＬＬ回路１００の暴走状態を検出して自動的に回復するための様々な技術が提案されている。
【０００８】
ＰＬＬ回路の暴走状態を検出して自動的に回復するための技術としては、例えば、上述した発振制御回路、電圧制御発振回路及び帰還回路を備えたＰＬＬ回路であって、外部クロック信号と帰還クロック信号に基づいて異常を検出する異常検出回路と、異常検出回路において異常が検出された場合に、電圧制御発振回路に入力される発振制御信号の電圧をリセットする異常回復回路を設けたＰＬＬ回路が提案されている（例えば、特許文献１参照）。
【０００９】
特許文献１に記載のＰＬＬ回路では、異常検出回路が、外部クロック信号の遷移でセット状態に、帰還クロック信号の遷移でリセット状態になるＲＳフリップフロップ回路と、帰還クロック信号の遷移間における外部クロック信号の遷移数をカウントするカウンタ回路を備えて構成され、カウント数が一定数以上となった場合に、暴走状態であると判定するように構成されている。尚、カウント数は、帰還クロック信号の周波数が０になったと判定できる値に設定している。
【００１０】
また、ＰＬＬ回路の暴走状態を検出して自動的に回復するための他の技術として、例えば、出力クロック信号が連続してＨレベルになるＨｉｇｈ期間が所定期間より長い場合、及び、出力クロック信号が連続してＬレベルになるＬｏｗ期間が所定期間より長い場合の何れか一方を検出した場合に、ＰＬＬ回路が暴走状態であると判定する発振検出修繕回路が提案されている（例えば、特許文献２参照）。
【００１１】
ここで、図９は、ＰＬＬ回路の暴走状態を検出して自動的に回復する機能を備えないＰＬＬ回路における発振制御信号の電圧を、図１０は、ＰＬＬ回路の暴走状態を検出して自動的に回復する機能を備えるＰＬＬ回路における発振制御信号の電圧を、夫々示している。図１０から、ＰＬＬ回路の暴走状態を検出して自動的に回復する機能を備えるＰＬＬ回路では、破線で示す暴走状態の後、正常な動作に復帰していることが分かる。
【００１２】
【特許文献１】特開２０００−４９５９８号公報
【特許文献２】国際公開第２００５／０３９０５３号パンフレット
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、上記特許文献１に記載のＰＬＬ回路では、帰還クロック信号の遷移間における外部クロック信号の遷移数をカウントし、帰還クロック信号の周波数が０になったとみなせる場合に暴走状態であると判定することにより、完全に暴走状態に陥ってから暴走回復を行うので、ＰＬＬ回路が暴走状態に陥ってから正常に回復するまでに時間がかかる可能性があるという問題があった。
【００１４】
また、上記特許文献１に記載のＰＬＬ回路では、帰還クロック信号の遷移間における外部クロック信号の遷移数をカウントして暴走状態を判定するので、出力クロック信号の周波数を実質的に検出できない構成となっている。このため、暴走状態が検出されるまでの間に、出力クロック信号の周波数がＰＬＬ回路を搭載した半導体装置を誤動作させる周波数に至る可能性がある。この場合には、暴走状態が検出されるまで、暴走状態にあるＰＬＬ回路の出力クロック信号が半導体装置に出力され続けることとなり、半導体装置が誤動作する可能性があるという問題があった。
【００１５】
また、上記特許文献２に記載の発振検出修繕回路では、出力クロック信号のＨｉｇｈ期間またはＬｏｗ期間が所定時間より長い場合に暴走状態であると判定することにより、ＰＬＬ回路が完全に暴走状態に陥ったことを検出するので、出力クロック信号を内部生成した出力クロック信号に切り替えるまで、暴走状態にあるＰＬＬ回路の出力クロック信号が半導体装置の動作クロック信号として出力され続けることとなり、半導体装置が誤動作する可能性があるという問題があった。
【００１６】
尚、上記特許文献２には明示されていないが、出力クロック信号のＨｉｇｈ期間またはＬｏｗ期間の期間の判定を、タイマ等を用いて行う場合には回路構成が複雑になる。更に、タイマ等に入力されるクロック信号が正常な状態にあることが必要となるが、サージやノイズ等によりＰＬＬ回路が暴走状態となる場合には、タイマ等に入力されるクロック信号についても異常状態になる可能性があるため、暴走状態が正しく検出されない可能性がある。
【００１７】
本発明は上記の問題に鑑みてなされたものであり、その目的は、簡単な構成で、暴走状態に陥る前により確実に異常を検知し、正常な状態への復帰をより迅速化し、半導体装置の誤動作をより効果的に防止できる位相同期回路を提供する点にある。
【課題を解決するための手段】
【００１８】
上記目的を達成するための本発明に係る位相同期回路は、入力信号として受け付けた２つのクロック信号の位相差に応じた電圧の発振制御信号を出力する発振制御回路と、前記発振制御信号の電圧値に応じた周波数で発振する出力クロック信号を出力する電圧制御発振回路と、前記出力クロック信号または前記出力クロック信号の分周信号を帰還クロック信号として出力する帰還回路と、を備え、前記発振制御回路が、外部入力された外部クロック信号と前記帰還クロック信号を入力信号として受け付けるように構成された位相同期回路であって、前記発振制御回路の出力電圧、前記発振制御信号を生成するために用いる前記発振制御回路のアナログ内部電圧、及び、発振制御のための前記電圧制御発振回路のアナログ内部電圧の内、何れか１つの電圧を異常検出用電圧とし、前記異常検出用電圧が、ロック可能な電圧範囲の上限値より高く設定された第１判定電圧より高い場合、または、ロック可能な電圧範囲の下限値より低く設定された第２判定電圧より低い場合に、異常状態であると判定する異常判定回路と、前記異常判定回路において前記異常状態が検出された場合に、暴走前状態であると判定して、初期化動作を行う異常復帰回路と、を備えることを第１の特徴とする。
【００１９】
上記目的を達成するための本発明に係る位相同期回路は、入力信号として受け付けた２つのクロック信号の位相差に応じた電圧の発振制御信号を出力する発振制御回路と、前記発振制御信号の電圧値に応じた周波数で発振する出力クロック信号を出力する電圧制御発振回路と、前記出力クロック信号または前記出力クロック信号の分周信号を帰還クロック信号として出力する帰還回路と、を備え、前記発振制御回路が、外部入力された外部クロック信号と前記帰還クロック信号を入力信号として受け付けるように構成された位相同期回路であって、前記発振制御回路の出力電圧、前記発振制御信号を生成するために用いる前記発振制御回路のアナログ内部電圧、及び、発振制御のための前記電圧制御発振回路のアナログ内部電圧の内、複数の電圧を異常検出用電圧とし、前記異常検出用電圧が、ロック可能な電圧範囲の上限値より高く設定された第１判定電圧より高い場合、または、ロック可能な電圧範囲の下限値より低く設定された第２判定電圧より低い場合に、異常状態であると判定する異常判定回路が、前記異常検出用電圧の夫々について各別に設けられ、前記異常判定回路の夫々における前記異常状態の検出結果を用い、所定の暴走判定条件に基づいて暴走前状態であるか否かを判定し、前記暴走前状態であると判定した場合に、初期化動作を行う異常復帰回路を備えることを第２の特徴とする。
【００２０】
上記特徴の本発明に係る位相同期回路は、前記異常復帰回路は、前記異常判定回路の何れか１つにおいて前記異常状態が検出された場合に、前記暴走前状態であると判定することを第３の特徴とする。
【００２１】
上記第２または第３の特徴の本発明に係る位相同期回路は、前記異常復帰回路が、前記暴走前状態であると判定した場合に、前記位相同期回路を構成する部分回路の内、前記異常状態が検出された前記異常判定回路の前記異常検出用電圧に係る前記部分回路に対して前記初期化動作を行うことを第４の特徴とする。
【００２２】
上記第１〜第３の特徴の本発明に係る位相同期回路は、前記異常復帰回路が、前記暴走前状態であると判定した場合に、前記電圧制御発振回路及び前記帰還回路を初期化することを第５の特徴とする。
【００２３】
上記第１〜第３の特徴の本発明に係る位相同期回路は、前記異常復帰回路が、前記暴走前状態であると判定した場合に、前記位相同期回路を構成する部分回路毎に、外部入力された初期化設定信号に基づき、初期化を行うか否かを設定可能に構成されていることを第６の特徴とする。
【００２４】
上記何れかの特徴の本発明に係る位相同期回路は、前記発振制御回路が、前記外部クロック信号と前記帰還クロック信号の位相差に応じた電圧の位相差検出信号を出力する位相比較器と、チャージポンプと、前記位相差検出信号の高周波成分を除去して発振制御信号を出力するローパスフィルタと、を備えて構成され、前記位相比較器の出力ノードと前記電圧制御発振回路の入力ノードの間の所定ノードの電圧、及び、発振制御のための前記電圧制御発振回路のアナログ内部電圧を異常検出用電圧とすることを第７の特徴とする。
【００２５】
上記何れかの特徴の本発明に係る位相同期回路は、前記異常判定回路が、複数の抵抗素子を用い、所定の正電圧を分圧して前記第１判定電圧及び前記第２判定電圧を生成する分圧回路と、前記第１判定電圧と前記異常検出用電圧を比較する第１比較回路と、前記第２判定電圧と前記異常検出用電圧を比較する第２比較回路と、前記第１比較回路の出力信号と前記第２判定信号の出力信号を用い、前記異常状態を示す異常状態検出信号を生成する異常状態検出信号生成回路と、を備えることを第８の特徴とする。
【００２６】
上記第１〜第７の特徴の本発明に係る位相同期回路は、前記異常判定回路が、外部入力された判定電圧設定信号に基づいて、前記第１判定電圧または前記第２判定電圧を設定可能に構成されていることを第９の特徴とする。
【００２７】
上記特徴の本発明に係る位相同期回路は、前記異常判定回路が、複数の可変抵抗素子を用い、所定の正電圧を分圧して前記第１判定電圧及び前記第２判定電圧を生成する分圧回路と、前記第１判定電圧と前記異常検出用電圧を比較する第１比較回路と、前記第２判定電圧と前記異常検出用電圧を比較する第２比較回路と、前記第１比較回路の出力信号と前記第２判定信号の出力信号を用い、前記異常状態を示す異常状態検出信号を生成する異常状態検出信号生成回路と、前記判定電圧設定信号に基づいて、前記可変抵抗素子夫々の抵抗値を設定する抵抗値設定回路と、を備えることを第１０の特徴とする。
【発明の効果】
【００２８】
上記特徴の位相同期回路によれば、異常判定回路により、発振制御回路の出力電圧、発振制御信号を生成するために用いる発振制御回路のアナログ内部電圧、及び、発振制御のための電圧制御発振回路のアナログ内部電圧、即ち、出力クロック信号の周波数に影響を与える所定ノードの電圧により異常状態であるか否かを判定するので、異常判定回路の第１判定電圧及び第２判定電圧を、ロック可能な範囲外で、且つ、出力クロック信号の周波数が上記特徴の位相同期回路を搭載した半導体装置を誤動作させる周波数に至らない範囲で設定することにより、出力クロック信号が半導体装置を誤動作させる周波数に至る前に、正常な状態への復帰を図ることができる。
【００２９】
即ち、上記特徴の位相同期回路によれば、出力クロック信号が半導体装置を誤動作させる周波数に至る前に、正常な状態への復帰を図ることができるので、半導体装置の誤動作を効果的に防止できる。更に、上記特徴の位相同期回路は、出力クロック信号が半導体装置を誤動作させる周波数に至る前、即ち、完全な暴走状態に陥る前に、正常な状態への復帰を図ることができるので、位相同期回路が正常な状態へ復帰するまでにかかる時間を短縮することができる。
【００３０】
上記第２の特徴の位相同期回路によれば、複数の異常判定回路により、複数のノードのアナログ電圧を用いて異常状態であるか否かを判定するので、異常復帰回路における暴走前状態の判定精度の向上を図ることが可能になる。また、上記第２の特徴の位相同期回路では、複数のノードのアナログ電圧を用いて異常状態であるか否かを判定するので、例えば、異常判定結果を利用して不良解析する場合には、位相同期回路を構成する部分回路の内、どの部分回路に異常が発生しているかを特定し易くなり、不良解析に係る手間及び時間を低減可能になる。
【００３１】
上記第４の特徴の位相同期回路によれば、異常復帰回路が、異常判定回路における異常状態の検出結果に基づいて、初期化動作を行う部分回路を設定するので、正常に動作している部分回路を初期化する必要がなく、初期化動作にかかる消費電力の低減を図ることが可能になる。また、初期化動作にかかる初期化時間が比較的長い部分回路に異常がなく、初期化時間が比較的短い時間部分回路に異常がある場合には、初期化時間が比較的長い部分回路について初期化動作を行わないことにより、位相同期回路全体で、正常な状態への復帰にかかる時間の短縮化を図ることが可能になる。
【００３２】
上記第５の特徴の位相同期回路によれば、電圧制御発振回路及び帰還回路のみを初期化するので、ループフィルタから出力される発振制御信号は初期化されないため、正常な状態への復帰にかかる時間の短縮化を図ることが可能になる。
【００３３】
上記第６の特徴の位相同期回路によれば、異常状態が検出された場合に初期化する部分回路を選択できるので、正常な状態への復帰にかかる時間の短縮化を図るために初期化する回路を最小限に抑える、或いは、位相同期回路の動作をより確実に保証するために位相同期回路全体を初期化する等、位相同期回路が搭載される半導体装置の回路構成等に応じた柔軟な復帰回復動作が可能になる。
【００３４】
上記第８の特徴の位相同期回路によれば、異常判定回路が、抵抗素子で構成された分圧回路とコンパレータ等で構成された第１比較回路と第２比較回路で構成されるので、簡単な構成で、異常判定回路を実現することができる。
【００３５】
上記第９の特徴の位相同期回路によれば、外部入力された判定電圧設定信号に基づいて、第１判定電圧及び第２判定電圧を変更可能に構成されているので、位相同期回路の特性や半導体装置の構成に応じた異常状態の判定が可能になる。
【発明を実施するための最良の形態】
【００３６】
以下、本発明に係る位相同期回路（以下、適宜「本発明回路」と称する）の実施形態を図面に基づいて説明する。
【００３７】
〈第１実施形態〉
本発明回路の第１実施形態について、図１及び図２を基に説明する。ここで、図１は、本発明回路１Ａの概略構成例を示している。
【００３８】
本発明回路１Ａは、図１に示すように、入力信号として受け付けた２つのクロック信号の位相差に応じた電圧の発振制御信号Ｆｖｃｏを出力する発振制御回路１１と、発振制御信号Ｆｖｃｏの電圧値に応じた周波数で発振する出力クロック信号Ｆｏを出力する電圧制御発振回路１２と、出力クロック信号Ｆｏまたは出力クロック信号Ｆｏの分周信号を帰還クロック信号Ｆｆｅｂとして出力する帰還回路１３と、を備え、発振制御回路１１が、外部入力された外部クロック信号Ｆｉｎと帰還クロック信号Ｆｆｅｂを入力信号として受け付けるように構成されている。
【００３９】
更に、本発明回路１Ａは、発振制御回路１１の出力電圧、発振制御信号Ｆｖｃｏを生成するために用いる発振制御回路１１のアナログ内部電圧、及び、発振制御のための電圧制御発振回路１２のアナログ内部電圧の内、何れか１つの電圧を異常検出用電圧Ｖｄ１とし、異常検出用電圧Ｖｄ１が、ロック可能な電圧範囲の上限値より高く設定された第１判定電圧Ｖｒ１１より高い場合、または、ロック可能な電圧範囲の下限値より低く設定された第２判定電圧Ｖｒ１２より低い場合に、異常状態であると判定する異常判定回路１５１と、異常判定回路１５１において異常状態が検出された場合に、暴走前状態であると判定して、初期化動作を行う異常復帰回路１６と、を備えている。
【００４０】
尚、発振制御回路１１、電圧制御発振回路１２及び帰還回路１３の構成は、図８に示す従来技術の発振制御回路１１、電圧制御発振回路１２及び帰還回路１３と同じである。
【００４１】
ここで、本実施形態では、異常検出用電圧Ｖｄ１として、発振制御回路１１の出力電圧（電圧制御発振回路１２の入力ノードの電圧）、即ち、発振制御信号Ｆｖｃｏの電圧を想定している。尚、本実施形態では、異常判定回路１５１の出力信号（異常状態検出信号）を、外部に出力するように構成されており、外部から異常状態の検出状態を確認することが可能になっている。
【００４２】
異常判定回路１５１は、本実施形態では、図２に示すように（本実施形態では、図２のｉ＝１）、複数の抵抗素子Ｒｉ１〜Ｒｉ３を用い、正電圧Ｖｉｎを分圧して第１判定電圧Ｖｒｉ１及び第２判定電圧Ｖｒｉ２を生成する分圧回路ＲＰｉと、第１判定電圧Ｖｒｉ１と異常検出用電圧Ｖｄｉを比較する第１比較回路Ｃ１と、第２判定電圧Ｖｒｉ２と異常検出用電圧Ｖｄｉを比較する第２比較回路Ｃ２と、第１比較回路Ｃ１の出力信号と第２比較回路Ｃ２の出力信号を用い、異常状態を示す異常状態検出信号Ｓｏｄｉを生成する異常状態検出信号生成回路Ａ１と、を備えて構成されている。
【００４３】
尚、異常判定回路１５１の第１判定電圧Ｖｒ１１及び第２判定電圧Ｖｒ１２は、帰還回路１３の特性等に応じて、本発明回路１Ａが完全に暴走状態に陥る前の暴走前状態における発振制御信号Ｆｖｃｏの電圧範囲に応じて設定する。例えば、本発明回路１Ａを搭載した半導体装置が誤動作しない周波数範囲に対応する発振制御信号Ｆｖｃｏの電圧範囲や本発明回路１Ａが正常な状態に復帰するために初期化動作が必要となる電圧範囲を考慮して適切に設定する。
【００４４】
分圧回路ＲＰｉは、直列接続された３つの抵抗素子Ｒｉ１、Ｒｉ２、Ｒｉ３で構成されている。より詳細には、抵抗素子Ｒｉ１は、一端に正電圧Ｖｉｎが印加され、他端が抵抗素子Ｒｉ２の一端に接続されている。抵抗素子Ｒｉ３は、一端が抵抗素子Ｒｉ２の他端に接続され、他端に接地電圧が入力されている。本実施形態では、抵抗素子Ｒｉ１と抵抗素子Ｒｉ２の接続ノードの電圧を第１判定電圧Ｖｒｉ１とし、抵抗素子Ｒｉ２と抵抗素子Ｒｉ３の接続ノードの電圧を第２判定電圧Ｖｒｉ２としている。尚、抵抗素子Ｒｉ１〜Ｒｉ３の抵抗値は、第１判定電圧Ｖｒｉ１や第２判定電圧Ｖｒｉ２、本発明回路１Ａ全体の特性等に応じて適切に設定する。
【００４５】
第１比較回路Ｃ１は、コンパレータで構成されており、＋側端子に第１判定電圧Ｖｒｉ１が、−側端子に異常検出用電圧Ｖｄｉが夫々入力されている。第１比較回路Ｃ１は、第１判定電圧Ｖｒｉ１より異常検出用電圧Ｖｄｉが低い場合に出力信号がＨレベルとなり、第１判定電圧Ｖｒｉ１より異常検出用電圧Ｖｄｉが高い場合に、出力信号がＬレベルとなる。第２比較回路Ｃ２は、第１比較回路Ｃ１と同様にコンパレータで構成されており、＋側端子に異常検出用電圧Ｖｄｉが、−側端子に第２判定電圧Ｖｒｉ２が夫々入力されている。第２比較回路Ｃ２は、第２判定電圧Ｖｒｉ２より異常検出用電圧Ｖｄｉが高い場合に出力信号がＨレベルとなり、第２判定電圧Ｖｒｉ２より異常検出用電圧Ｖｄｉが低い場合に出力信号がＬレベルとなる。
【００４６】
異常状態検出信号生成回路Ａ１は、本実施形態では、ＡＮＤ回路で構成されている。異常状態検出信号生成回路Ａ１は、第１比較回路Ｃ１からの出力信号及び第２比較回路Ｃ２からの出力信号の両方の信号レベルがＨレベルである場合に、出力信号がＨレベルに、第１比較回路Ｃ１からの出力信号及び第２比較回路Ｃ２からの出力信号の少なくとも何れか一方の信号レベルがＬレベルである場合に、出力信号がＬレベルになる。
【００４７】
このように構成することにより、異常判定回路１５１は、異常検出用電圧Ｖｄ１が第１判定電圧Ｖｒ１１より高く、または、第２判定電圧Ｖｒ１２より低く、暴走前状態の電圧値に達している場合に、異常状態検出信号Ｓｏｄ１として、Ｌレベルの出力信号を出力する。また、異常検出用電圧Ｖｄ１が第１判定電圧Ｖｒ１１と第２判定電圧Ｖｒ１２の間にあり、暴走前状態の電圧値に達していない場合は、Ｈレベルの出力信号を生成する。
【００４８】
異常復帰回路１６は、異常判定回路１５１から出力される異常状態検出信号Ｓｏｄ１に基づいて、暴走前状態であると判定した場合に、本発明回路１Ａを構成する発振制御回路１１、電圧制御発振回路１２及び帰還回路１３の内、電圧制御発振回路１２及び帰還回路１３を初期化するリセット信号Ｒｓｔを出力するように構成されている。
【００４９】
より詳細には、本実施形態では、異常判定回路１５１からの異常検出用信号がＨレベルからＬレベルに遷移した場合に、本発明回路１Ａが完全に暴走状態に陥る前の暴走前状態であるとして、電圧制御発振回路１２及び帰還回路１３に対してＬレベルのリセット信号Ｒｓｔを出力する。
【００５０】
ここで、本実施形態では、電圧制御発振回路１２は、異常復帰回路１６から出力されるリセット信号ＲｓｔがＬレベルの間、予め設定された初期発振周波数で発振するように構成され、帰還回路１３は、リセット信号ＲｓｔがＬレベルの間、予め設定された初期分周比で出力クロック信号Ｆｏを分周して帰還クロック信号Ｆｆｅｂを生成するように構成されている。尚、初期発振周波数及び初期分周比は、本発明回路１Ａのロック可能範囲を考慮して設定する。従って、異常判定回路１５１において異常判定され、異常復帰回路１６からのリセット信号ＲｓｔがＬレベルになると、電圧制御発振回路１２が予め設定された初期発振周波数で発振し、帰還回路１３が、出力クロック信号Ｆｏを初期分周比で分周して正常な帰還クロック信号Ｆｆｅｂを生成する。そうすると、帰還クロック信号Ｆｆｅｂの発振周波数が０ではなくなるため、位相比較器１１ａ、チャージポンプ１１ｂ、ループフィルタ１１ｃが正常な状態に復帰する。結果として、ループフィルタ１１ｃから出力される発振制御信号Ｆｖｃｏがロック可能な電圧範囲に戻されることになる。このとき、サージやノイズ等の一時的な暴走原因がなくなっていれば、異常判定回路１５１において異常状態が検出されなくなり、異常復帰回路１６のリセット信号ＲｓｔがＨレベルとなり、電圧制御発振回路１２及び帰還回路１３のリセット状態が解除され、本発明回路１Ａは正常な状態に復帰する。
【００５１】
尚、本実施形態では、異常復帰回路１６が、本発明回路１Ａ全体ではなく、電圧制御発振回路１２及び帰還回路１３のみを初期化するように構成されているので、回路全体を初期化する場合に比べ、本発明回路１Ａをより迅速に正常な状態に復帰させることが可能になる。具体的には、例えば、チャージポンプ１１ｂやループフィルタ１１ｃを初期化しないため、発振制御信号Ｆｖｃｏの電圧値がＬレベルにまで低下せず、発振制御信号Ｆｖｃｏの電圧をロック可能な電圧範囲により迅速に復帰させることができる。
【００５２】
このように構成することにより、本発明回路１Ａでは、例えば、発振制御信号Ｆｖｃｏの電圧が、ロック可能な電圧範囲を超えた場合には、ロック可能な電圧範囲となるように帰還回路１３の分周比等を調整して発振制御信号Ｆｖｃｏの電圧を制御し、更に、発振制御信号Ｆｖｃｏの電圧が、ロック可能な電圧範囲を大きくはずれ、暴走状態に陥る前の暴走前状態に達した場合には、本発明回路１Ａを初期化して正常な状態に復帰させる制御を行うことが可能になる。
【００５３】
〈第２実施形態〉
本発明回路１の第２実施形態について、図３及び図４を基に説明する。尚、本実施形態では、上記第１実施形態とは、異常判定回路及び異常復帰回路の構成が異なる場合について説明する。
【００５４】
本発明回路１Ｂは、上記第１実施形態と同様に、入力信号として受け付けた２つのクロック信号の位相差に応じた電圧の発振制御信号Ｆｖｃｏを出力する発振制御回路１１と、発振制御信号Ｆｖｃｏの電圧値に応じた周波数で発振する出力クロック信号Ｆｏを出力する電圧制御発振回路１２と、出力クロック信号Ｆｏまたは出力クロック信号Ｆｏの分周信号を帰還クロック信号Ｆｆｅｂとして出力する帰還回路１３と、を備え、発振制御回路１１が、外部入力された外部クロック信号Ｆｉｎと帰還クロック信号Ｆｆｅｂを入力信号として受け付けるように構成されている。
【００５５】
更に、本実施形態の本発明回路１Ｂは、図３に示すように、発振制御回路１１の出力電圧、発振制御信号Ｆｖｃｏを生成するために用いる発振制御回路１１のアナログ内部電圧、及び、発振制御のための電圧制御発振回路１２のアナログ内部電圧の内、複数の電圧を異常検出用電圧Ｖｄ１〜Ｖｄｎ（ｎは異常検出用電圧の数）とし、異常検出用電圧Ｖｄｉ（ｉ＝１〜ｎ）が、ロック可能な電圧範囲の上限値より高く設定された第１判定電圧Ｖｒｉ１より高い場合、または、ロック可能な電圧範囲の下限値より低く設定された第２判定電圧Ｖｒｉ２より低い場合に、異常状態であると判定する異常判定回路１５ｉが、異常検出用電圧Ｖｄｉの夫々について各別に設けられ、異常判定回路１５ｉの夫々における異常状態の検出結果を用い、所定の暴走判定条件に基づいて暴走前状態であるか否かを判定し、暴走前状態であると判定した場合に、初期化動作を行う異常復帰回路１６を備えて構成されている。
【００５６】
尚、発振制御回路１１、電圧制御発振回路１２及び帰還回路１３の回路構成は、上記第１実施形態と同じである。
【００５７】
ここで、本実施形態では、異常検出用電圧Ｖｄｉとして、発振制御回路１１の出力電圧（発振制御信号Ｆｖｃｏの電圧）と、発振制御信号Ｆｖｃｏを生成するために用いる発振制御回路１１のアナログ内部電圧の１つであるチャージポンプ１１ｂの出力電圧Ｆｃｐの２つの電圧を想定している。このため、本実施形態の本発明回路１Ｂでは、発振制御信号Ｆｖｃｏの電圧を用いて暴走前状態を判定する異常判定回路１５１と、チャージポンプ１１ｂの出力電圧Ｆｃｐを用いて暴走前状態を判定する異常判定回路１５２の２つの異常判定回路１５１，１５２からなる異常判定回路群１４を備えている。また、本実施形態では、本発明回路１Ｂが、２つの異常判定回路１５１、１５２の出力信号（異常状態検出信号）を、夫々、外部に出力するように構成されており、外部から各異常判定回路１５１、１５２の異常状態の検出状態を確認することが可能になっている。
【００５８】
異常判定回路１５１は、図２に示す上記第１実施形態の異常判定回路１５１と同じ回路構成であり、発振制御信号Ｆｖｃｏの電圧を異常検出用電圧Ｖｄ１として用いて暴走前状態であるか否かを判定し、暴走前状態であると判定した場合には、異常状態検出信号Ｓｏｄ１として、Ｌレベルの出力信号を出力する。また、異常判定回路１５１は、暴走前状態の電圧値に達していない場合は、Ｈレベルの出力信号を生成する。
【００５９】
異常判定回路１５２は、図２に示す上記第１実施形態の異常判定回路１５１と同じ回路構成であり、本実施形態では、チャージポンプ１１ｂの出力電圧Ｆｃｐ（発振制御回路１１のアナログ内部電圧）を異常検出用電圧Ｖｄ２として用いて暴走前状態であるか否かを判定し、暴走前状態であると判定した場合には、異常状態検出信号Ｓｏｄ２として、Ｌレベルの出力信号を出力する。また、異常判定回路１５２は、暴走前状態の電圧値に達していない場合は、Ｈレベルの出力信号を生成する。
【００６０】
尚、異常判定回路１５ｉ（ｉ＝１〜ｎ、本実施形態ではｎ＝２）夫々の第１判定電圧Ｖｒｉ１及び第２判定電圧Ｖｒｉ２は、異常判定回路１５ｉ別に、異常判定回路１５ｉが用いる異常検出用電圧Ｖｄｉの暴走前状態における電圧範囲に応じて設定する。即ち、異常判定回路１５１の第１判定電圧Ｖｒｉ１及び第２判定電圧Ｖｒｉ２は、発振制御信号Ｆｖｃｏの暴走前状態における電圧範囲に応じて設定し、異常判定回路１５２の第１判定電圧Ｖｒｉ１及び第２判定電圧Ｖｒｉ２は、チャージポンプ１１ｂの出力電圧Ｆｃｐの暴走前状態における電圧範囲に応じて設定する。
【００６１】
異常復帰回路１６は、本実施形態では、異常判定回路１５１、１５２の何れか一つにおいて異常状態が検出された場合に、暴走前状態であると判定するように構成されている。
【００６２】
より詳細には、本実施形態の異常復帰回路１６は、ＡＮＤ回路で構成されており、異常判定回路１５１から出力される異常状態検出信号Ｓｏｄ１と異常判定回路１５２から出力される異常状態検出信号Ｓｏｄ２の少なくとも何れか一方がＬレベルの場合に、Ｌレベルの出力信号を生成し、リセット信号Ｒｓｔとして電圧制御発振回路１２及び帰還回路１３に出力するように構成されている。
【００６３】
尚、本実施形態では、説明のために、２つの異常判定回路１５１、１５２を設ける場合を想定しているが、３以上の異常判定回路１５ｉを設ける場合には、異常判定回路１５ｉから出力される異常状態検出信号Ｓｏｄｉの内、少なくとも何れか１つがＬレベルの場合に、リセット信号Ｒｓｔを出力するように構成しても良いし、異常状態検出信号Ｓｏｄｉの内の所定数がＬレベルの場合にリセット信号Ｒｓｔを出力するように構成しても良い。
【００６４】
〈第３実施形態〉
本発明回路１の第３実施形態について、図５を基に説明する。本実施形態では、上記第１及び第２実施形態とは、異常復帰回路の構成が異なる場合について説明する。
【００６５】
本発明回路１Ｃは、上記第１及び第２実施形態と同様に、入力信号として受け付けた２つのクロック信号の位相差に応じた電圧の発振制御信号Ｆｖｃｏを出力する発振制御回路１１と、発振制御信号Ｆｖｃｏの電圧値に応じた周波数で発振する出力クロック信号Ｆｏを出力する電圧制御発振回路１２と、出力クロック信号Ｆｏまたは出力クロック信号Ｆｏの分周信号を帰還クロック信号Ｆｆｅｂとして出力する帰還回路１３と、を備え、発振制御回路１１が、外部入力された外部クロック信号Ｆｉｎと帰還クロック信号Ｆｆｅｂを入力信号として受け付けるように構成されている。
【００６６】
更に、本実施形態の本発明回路１Ｃは、図５に示すように、上記第２実施形態と同様に、発振制御回路１１の出力電圧、発振制御信号Ｆｖｃｏを生成するために用いる発振制御回路１１のアナログ内部電圧、及び、発振制御のための電圧制御発振回路１２のアナログ内部電圧の内、複数の電圧を異常検出用電圧Ｖｄ１〜Ｖｄｎ（ｎは異常検出用電圧の数）とし、異常検出用電圧Ｖｄｉ（ｉ＝１〜ｎ）が、ロック可能な電圧範囲の上限値より高く設定された第１判定電圧Ｖｒｉ１より高い場合、または、ロック可能な電圧範囲の下限値より低く設定された第２判定電圧Ｖｒｉ２より低い場合に、異常状態であると判定する異常判定回路１５ｉが、異常検出用電圧Ｖｄｉの夫々について各別に設けられ、異常判定回路１５ｉの夫々における異常状態の検出結果を用い、所定の暴走判定条件に基づいて暴走前状態であるか否かを判定し、暴走前状態であると判定した場合に、初期化動作を行う異常復帰回路１６を備えて構成されている。
【００６７】
尚、本実施形態では、発振制御回路１１、電圧制御発振回路１２及び帰還回路１３の回路構成は、上記第２実施形態と同じである。
【００６８】
また、本実施形態では、上記第２実施形態と同様に、異常検出用電圧Ｖｄｉとして、発振制御回路１１の出力電圧（発振制御信号Ｆｖｃｏの電圧）と、発振制御信号Ｆｖｃｏを生成するために用いる発振制御回路１１のアナログ内部電圧の１つであるチャージポンプ１１ｂの出力電圧Ｆｃｐの２つの電圧を想定しており、本実施形態の本発明回路１Ｃは、２つの異常判定回路１５１、１５２からなる異常判定回路群１４を備えている。尚、異常判定回路１５１、１５２の構成は、上記第２実施形態と同じである。更に、本実施形態では、上記第２実施形態と同様に、２つの異常判定回路１５１、１５２の出力信号（異常状態検出信号Ｓｏｄ１、Ｓｏｄ２）を、夫々、外部に出力するように構成されており、外部から各異常判定回路１５１、１５２の異常状態の検出状態を確認することが可能になっている。
【００６９】
本実施形態の異常復帰回路１６は、暴走前状態であると判定した場合に、本発明回路１Ｃを構成する部分回路毎に、外部入力された初期化設定信号Ｓｒに基づき、初期化を行うか否かを設定可能に構成されている。より詳細には、本実施形態の異常復帰回路１６は、暴走前状態であると判定した場合に、本発明回路１Ｃを構成する発振制御回路１１、電圧制御発振回路１２及び帰還回路１３の夫々に個別にリセット信号Ｒｓｔを出力可能に構成されている。本実施形態の異常復帰回路１６は、暴走前状態であると判定した場合に、初期化設定信号Ｓｒによって指定された部分回路にリセット信号Ｒｓｔを出力する。
【００７０】
〈第４実施形態〉
本発明回路１の第４実施形態について、図６及び図７を基に説明する。本実施形態では、上記第３実施形態とは、異常判定回路の構成が異なる場合について説明する。
【００７１】
本発明回路１Ｄは、上記第１〜第３実施形態と同様に、入力信号として受け付けた２つのクロック信号の位相差に応じた電圧の発振制御信号Ｆｖｃｏを出力する発振制御回路１１と、発振制御信号Ｆｖｃｏの電圧値に応じた周波数で発振する出力クロック信号Ｆｏを出力する電圧制御発振回路１２と、出力クロック信号Ｆｏまたは出力クロック信号Ｆｏの分周信号を帰還クロック信号Ｆｆｅｂとして出力する帰還回路１３と、を備え、発振制御回路１１が、外部入力された外部クロック信号Ｆｉｎと帰還クロック信号Ｆｆｅｂを入力信号として受け付けるように構成されている。
【００７２】
本実施形態の本発明回路１Ｄは、上記第３実施形態と同様に、発振制御回路１１の出力電圧、発振制御信号Ｆｖｃｏを生成するために用いる発振制御回路１１のアナログ内部電圧、及び、発振制御のための電圧制御発振回路１２のアナログ内部電圧の内、複数の電圧を異常検出用電圧Ｖｄ１〜Ｖｄｎ（ｎは異常検出用電圧の数）とし、異常検出用電圧Ｖｄｉ（ｉ＝１〜ｎ）が、ロック可能な電圧範囲の上限値より高く設定された第１判定電圧Ｖｒｉ１より高い場合、または、ロック可能な電圧範囲の下限値より低く設定された第２判定電圧Ｖｒｉ２より低い場合に、異常状態であると判定する異常判定回路１５ｉ’が、異常検出用電圧Ｖｄｉの夫々について各別に設けられ、異常判定回路１５ｉ’の夫々における異常状態の検出結果を用い、所定の暴走判定条件に基づいて暴走前状態であるか否かを判定し、暴走前状態であると判定した場合に、初期化動作を行う異常復帰回路１６を備えて構成されている。
【００７３】
尚、本実施形態では、発振制御回路１１、電圧制御発振回路１２及び帰還回路１３の回路構成は、上記第１〜第３実施形態と同じである。また、異常復帰回路１６の構成は、上記第３実施形態と同じである。
【００７４】
ここで、本実施形態では、上記第３実施形態と同様に、発振制御回路１１の出力電圧（発振制御信号Ｆｖｃｏの電圧）と、発振制御信号Ｆｖｃｏを生成するために用いる発振制御回路１１のアナログ内部電圧の１つであるチャージポンプ１１ｂの出力電圧Ｆｃｐの２つの電圧を想定しており、本実施形態の本発明回路１Ｄは、２つの異常判定回路１５１’、１５２’からなる異常判定回路群１４を備えている。更に、本実施形態では、上記第２及び第３実施形態と同様に、２つの異常判定回路１５１’、１５２’の出力信号（異常状態検出信号）を、夫々、外部に出力するように構成されており、外部から各異常判定回路１５１’、１５２’の異常状態の検出状態を確認することが可能になっている。
【００７５】
本実施形態の異常判定回路１５１’、１５２’は、外部入力された判定電圧設定信号ＳＶ１、ＳＶ２に基づいて、第１判定電圧Ｖｒｉ１または第２判定電圧Ｖｒｉ２を設定可能に構成されている。
【００７６】
より詳細には、本実施形態の異常判定回路１５ｉ’（ｉ＝１〜ｎ、本実施形態ではｎ＝２）は、図７に示すように、複数の可変抵抗素子ＶＲｉ１〜ＶＲｉ３を用い、正電圧Ｖｉｎを分圧して第１判定電圧Ｖｒｉ１及び第２判定電圧Ｖｒｉ２を生成する分圧回路ＲＰｉと、第１判定電圧Ｖｒｉ１と異常検出用電圧Ｖｒｉを比較する第１比較回路Ｃ１と、第２判定電圧Ｖｒｉ２と異常検出用電圧Ｖｄｉを比較する第２比較回路Ｃ２と、第１比較回路Ｃ１の出力信号と第２比較回路Ｃ２の出力信号を用い、異常状態を示す異常状態検出信号Ｓｏｄｉを生成する異常状態検出信号生成回路Ａ１と、判定電圧設定信号Ｓｖｉに基づいて、可変抵抗素子ＶＲｉ１〜ＶＲｉ３夫々の抵抗値を設定する抵抗値設定回路ＲＳｉと、を備えて構成されている。
【００７７】
尚、第１比較回路Ｃ１、第２比較回路Ｃ２、異常状態検出信号生成回路Ａ１の構成は、上記第１〜第３実施形態と同じである。
【００７８】
分圧回路ＲＰｉは、直列接続された３つの可変抵抗素子ＶＲｉ１、ＶＲｉ２、ＶＲｉ３で構成されている。可変抵抗素子ＶＲｉ１は、一端に正電圧Ｖｉｎが印加され、他端が可変抵抗素子ＶＲｉ２の一端に接続されている。可変抵抗素子ＶＲｉ３は、一端が可変抵抗素子ＶＲｉ２の他端に接続され、他端に接地電圧が入力されている。本実施形態では、可変抵抗素子ＶＲｉ１と可変抵抗素子ＶＲｉ２の接続ノードの電圧を第１判定電圧Ｖｒｉ１とし、可変抵抗素子ＶＲｉ２と可変抵抗素子ＶＲｉ３の接続ノードの電圧を第２判定電圧Ｖｒｉ２としている。可変抵抗素子ＶＲｉｊ（ｊ＝１、２、３）は、抵抗値設定回路ＲＳｉからの制御電圧ＳＶｉｊに応じて抵抗値が変化するように構成されている。
【００７９】
尚、本実施形態では、上記第３実施形態の異常判定回路１５１、１５２において、第１判定電圧Ｖｒｉ１と第２判定電圧Ｖｒｉ２を設定可能に構成した場合について説明したが、上記第１及び第２実施形態の異常判定回路１５１、１５２において、第１判定電圧Ｖｒｉ１と第２判定電圧Ｖｒｉ２を設定可能に構成しても良い。また、本実施形態では、分割回路ＲＰｉが３つの可変抵抗素子ＶＲｉ１〜ＶＲｉ３を備える場合について説明したが、これに限るものでない。
【００８０】
〈別実施形態〉
〈１〉上記第１〜第４実施形態では明示しなかったが、本発明回路１を構成する異常判定回路１５ｉ（ｉは異常検出用電圧の数）及び異常復帰回路１６は、夫々、リセット動作時等、暴走前状態の判定を必要としない場合には、選択的に非活性化可能に構成しても良い。このように構成すれば、消費電力の低減を図ることが可能になる。
【００８１】
〈２〉上記第１実施形態では、異常判定回路１５１の出力信号Ｓｏｄ１を、第２〜第４実施形態では、異常判定回路１５１〜１５ｎ（ｎは異常検出用電圧の数）夫々の出力信号Ｓｏｄ１〜Ｓｏｄｎを外部出力する構成にしたが、これに限るものではない。例えば、外部から異常状態を確認するために、異常復帰回路１６のリセット信号Ｒｓｔを外部出力するように構成しても良い。また、第２〜第４実施形態において、複数の異常判定回路１５１〜１５ｎ夫々について異常状態の検出結果を記憶するシフトレジスタを設け、シリアルデータとして出力するように構成しても良い。更に、異常検出された異常判定回路１５ｉ（ｉ＝１〜ｎ）を示す信号を別途生成して出力するように構成しても良い。
【００８２】
〈３〉上記第１〜第４実施形態では、位相比較器１１ａがデジタル乗算器で構成され、チャージポンプ１１ｂを備える場合について説明したが、位相比較器１１ａをアナログ乗算器で構成し、位相比較器１１ａの出力信号（発信制御回路１１のアナログ内部電圧に相当）を異常検出用電圧としても良い。また、異常検出用電圧としては、電圧制御発振回路１２のアナログ内部電圧として、例えば、電圧制御発振回路がコンパレータを備える場合における当該コンパレータの出力電圧や、電圧制御発振回路１２がリング発振器を備える場合におけるリング発振器に入力される制御電圧等を利用しても良い。
【００８３】
〈４〉上記第２実施形態では、異常復帰回路１６を、電圧制御発振回路１２及び帰還回路１３を初期化するように構成し、上記第３及び第４実施形態では、異常復帰回路１６を、外部入力された初期化設定信号Ｓｒに基づいて初期化動作を行う部分回路を設定したが、これに限るものではない。
【００８４】
上記第２〜第４実施形態のように、複数の異常検出用電圧を用いて異常状態の判定を行う場合には、異常復帰回路１６を、暴走前状態であると判定した場合に、本発明回路１を構成する部分回路（上記第２〜第４実施形態では、比較器１１ａ、チャージポンプ１１ｂ、ループフィルタ１１ｃ、電圧制御発振回路１２、帰還回路１３）の内、異常状態が検出された異常判定回路１５の異常検出用電圧に係る部分回路に対して初期化動作を行うように構成しても良い。異常復帰回路１６は、例えば、暴走状態であると判定した場合に、異常判定回路１５１、１５２の異常状態の検出結果から、チャージポンプ１１ｂが正常に動作していると判定できる場合には、チャージポンプ１１ｂを初期化動作の対象から除外し、他の部分回路に対してのみ初期化動作を行う。この場合には、本発明回路１において、自動的に、異常が発生した部分回路のみを初期化できるので、正常な部分回路を初期化する必要がなくなる。
【図面の簡単な説明】
【００８５】
【図１】本発明に係る位相同期回路の第１実施形態における概略構成例を示す概略部分ブロック図
【図２】本発明に係る位相同期回路を構成する異常判定回路の第１実施形態における概略回路構成例を示す概略回路図
【図３】本発明に係る位相同期回路の第２実施形態における概略構成例を示す概略部分ブロック図
【図４】本発明に係る位相同期回路を構成する異常復帰回路の第２実施形態における概略回路構成例を示す概略回路図
【図５】本発明に係る位相同期回路の第３実施形態における概略構成例を示す概略部分ブロック図
【図６】本発明に係る位相同期回路の第４実施形態における概略構成例を示す概略部分ブロック図
【図７】本発明に係る位相同期回路を構成する異常判定回路の第４実施形態における概略回路構成例を示す概略回路図
【図８】従来技術に係る位相同期回路の概略回路構成例を示す概略部分ブロック図
【図９】従来技術に係る位相同期回路が、ＰＬＬ回路の暴走状態を検出して自動的に回復する機能を備えない場合の発振制御信号の電圧遷移例を示すグラフ
【図１０】従来技術に係る位相同期回路が、ＰＬＬ回路の暴走状態を検出して自動的に回復する機能を備える場合の発振制御信号の電圧遷移例を示すグラフ
【符号の説明】
【００８６】
１ 本発明に係る位相同期回路
１１ 発振制御回路
１１ａ 位相比較器
１１ｂ チャージポンプ
１１ｃ ループフィルタ（ローパスフィルタ）
１２ 電圧制御発振回路
１３ 帰還回路
１４ 異常判定回路群
１５ 異常判定回路
１５１ 異常判定回路
１５１’ 異常判定回路
１５２ 異常判定回路
１５２’ 異常判定回路
１６ 異常復帰回路
Ｆｉｎ 外部クロック信号
Ｆｏ 出力クロック信号
Ｆｃｐ 位相差検出信号
Ｆｖｃｏ 発振制御信号
Ｆｆｅｂ 帰還クロック信号
Ｒｓｔ リセット信号
ＲＰ 分圧回路
Ｒ 抵抗素子
ＶＲ 可変抵抗素子
Ｃ１ 第１比較回路
Ｃ２ 第２比較回路
Ａ１ 異常状態検出信号生成回路
Ｓｏｄ１ 異常検出信号
Ｓｏｄ２ 異常検出信号
Ｓｒ 初期化設定信号
Ｖｄ 異常検出用電圧
Ｖｒ１ 第１判定電圧
Ｖｒ２ 第２判定電圧
【技術分野】
【０００１】
本発明は、暴走状態を検出して自動的に回復を行う機能を備える位相同期回路（ＰＬＬ：Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）に関する。
【背景技術】
【０００２】
周波数制御のための回路として、例えば、位相同期回路（ＰＬＬ回路）がある。ここで、図８は、従来のＰＬＬ回路の基本構成例を示している。図８に示す従来のＰＬＬ回路１００は、入力信号として受け付けた２つのクロック信号の位相差に応じた電圧の発振制御信号Ｆｖｃｏを出力する発振制御回路１１と、発振制御信号Ｆｖｃｏの電圧値に応じた周波数で発振する出力クロック信号Ｆｏを出力する電圧制御発振回路（ＶＣＯ）１２と、出力クロック信号Ｆｏの分周信号を帰還クロック信号Ｆｆｅｂとして出力する帰還回路１３と、を備え、発振制御回路１１が、外部入力された外部クロック信号Ｆｉｎと帰還クロック信号Ｆｆｅｂを入力信号として受け付けるように構成されている。
【０００３】
発振制御回路１１は、外部クロック信号Ｆｉｎと帰還クロック信号Ｆｆｅｂを比較して、チャージポンプ１１ｂを制御するチャージポンプ制御信号を出力する位相比較器１１ａと、チャージポンプ制御信号に応じた電圧を位相差検出信号Ｆｃｐとして出力するチャージポンプ１１ｂと、位相差検出信号Ｆｃｐの高周波成分を除去して発振制御信号Ｆｖｃｏを出力するループフィルタ１２ループフィルタ１１ｃで構成されている。
【０００４】
より詳細には、位相比較器１１ａは、外部クロック信号Ｆｉｎより帰還クロック信号Ｆｆｅｂの位相が遅れている場合は、チャージポンプ１１ｂの出力電圧を上昇させる（電圧制御発振回路１２において出力クロック信号Ｆｏの周波数を高くする）パルス信号ＵＰを出力する。また、位相比較器１１ａは、外部クロック信号Ｆｉｎより帰還クロック信号Ｆｆｅｂの位相が進んでいる場合は、チャージポンプ１１ｂの出力電圧を下降させる（電圧制御発振回路１２において出力クロック信号Ｆｏの周波数を低くする）パルス信号ＤＮを、チャージポンプ制御信号として出力する。
【０００５】
ループフィルタ１１ｃは、ローパスフィルタで構成され、チャージポンプ１１ｂから出力された位相差検出信号Ｆｃｐの信号成分の内、高周波数成分を除去して、発振制御信号Ｆｖｃｏを生成する。ローパスフィルタ１１ｃを設けることにより、スイッチングノイズの低減及びフィードバックループの安定化を図ることができる。
【０００６】
ＰＬＬ回路１００は、外部クロック信号Ｆｉｎと出力クロック信号Ｆｏを分周した帰還クロック信号Ｆｆｅｂの位相差が小さくなるように制御することにより、外部クロック信号Ｆｉｎと同じ位相で、外部クロック信号Ｆｉｎを周波数逓倍した出力クロック信号Ｆｏを出力する。
【０００７】
ところで、上述した従来のＰＬＬ回路１００では、落雷によるサージや周辺回路からのノイズ等の外的要因の影響により、出力クロック信号Ｆｏの周波数が高くなる場合がある。出力クロック信号Ｆｏの周波数が所定の周波数より高くなると、電圧制御発振回路１２及び帰還回路１３を含むフィードバック経路の周波数特性の制約により、帰還クロック信号Ｆｆｅｂの周波数がゼロになるという現象が生じる可能性がある。この場合、位相比較器１１ａは、帰還クロック信号Ｆｆｅｂの位相が出力クロック信号Ｆｏの位相より遅れていると判定し、電圧制御発振回路１２において出力クロック信号Ｆｏの周波数を高くするパルス信号ＵＰを出力し続けることになる。そうすると、電圧制御発振回路１２から出力される出力クロック信号Ｆｏの周波数が上昇し続け、ＰＬＬ回路１００は、正常な動作を回復できない暴走状態となる。ＰＬＬ回路１００が暴走状態になると、ＰＬＬ回路１００を搭載した半導体装置が正常に動作できなくなるという問題があった。このため、ＰＬＬ回路１００の暴走状態を検出して自動的に回復するための様々な技術が提案されている。
【０００８】
ＰＬＬ回路の暴走状態を検出して自動的に回復するための技術としては、例えば、上述した発振制御回路、電圧制御発振回路及び帰還回路を備えたＰＬＬ回路であって、外部クロック信号と帰還クロック信号に基づいて異常を検出する異常検出回路と、異常検出回路において異常が検出された場合に、電圧制御発振回路に入力される発振制御信号の電圧をリセットする異常回復回路を設けたＰＬＬ回路が提案されている（例えば、特許文献１参照）。
【０００９】
特許文献１に記載のＰＬＬ回路では、異常検出回路が、外部クロック信号の遷移でセット状態に、帰還クロック信号の遷移でリセット状態になるＲＳフリップフロップ回路と、帰還クロック信号の遷移間における外部クロック信号の遷移数をカウントするカウンタ回路を備えて構成され、カウント数が一定数以上となった場合に、暴走状態であると判定するように構成されている。尚、カウント数は、帰還クロック信号の周波数が０になったと判定できる値に設定している。
【００１０】
また、ＰＬＬ回路の暴走状態を検出して自動的に回復するための他の技術として、例えば、出力クロック信号が連続してＨレベルになるＨｉｇｈ期間が所定期間より長い場合、及び、出力クロック信号が連続してＬレベルになるＬｏｗ期間が所定期間より長い場合の何れか一方を検出した場合に、ＰＬＬ回路が暴走状態であると判定する発振検出修繕回路が提案されている（例えば、特許文献２参照）。
【００１１】
ここで、図９は、ＰＬＬ回路の暴走状態を検出して自動的に回復する機能を備えないＰＬＬ回路における発振制御信号の電圧を、図１０は、ＰＬＬ回路の暴走状態を検出して自動的に回復する機能を備えるＰＬＬ回路における発振制御信号の電圧を、夫々示している。図１０から、ＰＬＬ回路の暴走状態を検出して自動的に回復する機能を備えるＰＬＬ回路では、破線で示す暴走状態の後、正常な動作に復帰していることが分かる。
【００１２】
【特許文献１】特開２０００−４９５９８号公報
【特許文献２】国際公開第２００５／０３９０５３号パンフレット
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、上記特許文献１に記載のＰＬＬ回路では、帰還クロック信号の遷移間における外部クロック信号の遷移数をカウントし、帰還クロック信号の周波数が０になったとみなせる場合に暴走状態であると判定することにより、完全に暴走状態に陥ってから暴走回復を行うので、ＰＬＬ回路が暴走状態に陥ってから正常に回復するまでに時間がかかる可能性があるという問題があった。
【００１４】
また、上記特許文献１に記載のＰＬＬ回路では、帰還クロック信号の遷移間における外部クロック信号の遷移数をカウントして暴走状態を判定するので、出力クロック信号の周波数を実質的に検出できない構成となっている。このため、暴走状態が検出されるまでの間に、出力クロック信号の周波数がＰＬＬ回路を搭載した半導体装置を誤動作させる周波数に至る可能性がある。この場合には、暴走状態が検出されるまで、暴走状態にあるＰＬＬ回路の出力クロック信号が半導体装置に出力され続けることとなり、半導体装置が誤動作する可能性があるという問題があった。
【００１５】
また、上記特許文献２に記載の発振検出修繕回路では、出力クロック信号のＨｉｇｈ期間またはＬｏｗ期間が所定時間より長い場合に暴走状態であると判定することにより、ＰＬＬ回路が完全に暴走状態に陥ったことを検出するので、出力クロック信号を内部生成した出力クロック信号に切り替えるまで、暴走状態にあるＰＬＬ回路の出力クロック信号が半導体装置の動作クロック信号として出力され続けることとなり、半導体装置が誤動作する可能性があるという問題があった。
【００１６】
尚、上記特許文献２には明示されていないが、出力クロック信号のＨｉｇｈ期間またはＬｏｗ期間の期間の判定を、タイマ等を用いて行う場合には回路構成が複雑になる。更に、タイマ等に入力されるクロック信号が正常な状態にあることが必要となるが、サージやノイズ等によりＰＬＬ回路が暴走状態となる場合には、タイマ等に入力されるクロック信号についても異常状態になる可能性があるため、暴走状態が正しく検出されない可能性がある。
【００１７】
本発明は上記の問題に鑑みてなされたものであり、その目的は、簡単な構成で、暴走状態に陥る前により確実に異常を検知し、正常な状態への復帰をより迅速化し、半導体装置の誤動作をより効果的に防止できる位相同期回路を提供する点にある。
【課題を解決するための手段】
【００１８】
上記目的を達成するための本発明に係る位相同期回路は、入力信号として受け付けた２つのクロック信号の位相差に応じた電圧の発振制御信号を出力する発振制御回路と、前記発振制御信号の電圧値に応じた周波数で発振する出力クロック信号を出力する電圧制御発振回路と、前記出力クロック信号または前記出力クロック信号の分周信号を帰還クロック信号として出力する帰還回路と、を備え、前記発振制御回路が、外部入力された外部クロック信号と前記帰還クロック信号を入力信号として受け付けるように構成された位相同期回路であって、前記発振制御回路の出力電圧、前記発振制御信号を生成するために用いる前記発振制御回路のアナログ内部電圧、及び、発振制御のための前記電圧制御発振回路のアナログ内部電圧の内、何れか１つの電圧を異常検出用電圧とし、前記異常検出用電圧が、ロック可能な電圧範囲の上限値より高く設定された第１判定電圧より高い場合、または、ロック可能な電圧範囲の下限値より低く設定された第２判定電圧より低い場合に、異常状態であると判定する異常判定回路と、前記異常判定回路において前記異常状態が検出された場合に、暴走前状態であると判定して、初期化動作を行う異常復帰回路と、を備えることを第１の特徴とする。
【００１９】
上記目的を達成するための本発明に係る位相同期回路は、入力信号として受け付けた２つのクロック信号の位相差に応じた電圧の発振制御信号を出力する発振制御回路と、前記発振制御信号の電圧値に応じた周波数で発振する出力クロック信号を出力する電圧制御発振回路と、前記出力クロック信号または前記出力クロック信号の分周信号を帰還クロック信号として出力する帰還回路と、を備え、前記発振制御回路が、外部入力された外部クロック信号と前記帰還クロック信号を入力信号として受け付けるように構成された位相同期回路であって、前記発振制御回路の出力電圧、前記発振制御信号を生成するために用いる前記発振制御回路のアナログ内部電圧、及び、発振制御のための前記電圧制御発振回路のアナログ内部電圧の内、複数の電圧を異常検出用電圧とし、前記異常検出用電圧が、ロック可能な電圧範囲の上限値より高く設定された第１判定電圧より高い場合、または、ロック可能な電圧範囲の下限値より低く設定された第２判定電圧より低い場合に、異常状態であると判定する異常判定回路が、前記異常検出用電圧の夫々について各別に設けられ、前記異常判定回路の夫々における前記異常状態の検出結果を用い、所定の暴走判定条件に基づいて暴走前状態であるか否かを判定し、前記暴走前状態であると判定した場合に、初期化動作を行う異常復帰回路を備えることを第２の特徴とする。
【００２０】
上記特徴の本発明に係る位相同期回路は、前記異常復帰回路は、前記異常判定回路の何れか１つにおいて前記異常状態が検出された場合に、前記暴走前状態であると判定することを第３の特徴とする。
【００２１】
上記第２または第３の特徴の本発明に係る位相同期回路は、前記異常復帰回路が、前記暴走前状態であると判定した場合に、前記位相同期回路を構成する部分回路の内、前記異常状態が検出された前記異常判定回路の前記異常検出用電圧に係る前記部分回路に対して前記初期化動作を行うことを第４の特徴とする。
【００２２】
上記第１〜第３の特徴の本発明に係る位相同期回路は、前記異常復帰回路が、前記暴走前状態であると判定した場合に、前記電圧制御発振回路及び前記帰還回路を初期化することを第５の特徴とする。
【００２３】
上記第１〜第３の特徴の本発明に係る位相同期回路は、前記異常復帰回路が、前記暴走前状態であると判定した場合に、前記位相同期回路を構成する部分回路毎に、外部入力された初期化設定信号に基づき、初期化を行うか否かを設定可能に構成されていることを第６の特徴とする。
【００２４】
上記何れかの特徴の本発明に係る位相同期回路は、前記発振制御回路が、前記外部クロック信号と前記帰還クロック信号の位相差に応じた電圧の位相差検出信号を出力する位相比較器と、チャージポンプと、前記位相差検出信号の高周波成分を除去して発振制御信号を出力するローパスフィルタと、を備えて構成され、前記位相比較器の出力ノードと前記電圧制御発振回路の入力ノードの間の所定ノードの電圧、及び、発振制御のための前記電圧制御発振回路のアナログ内部電圧を異常検出用電圧とすることを第７の特徴とする。
【００２５】
上記何れかの特徴の本発明に係る位相同期回路は、前記異常判定回路が、複数の抵抗素子を用い、所定の正電圧を分圧して前記第１判定電圧及び前記第２判定電圧を生成する分圧回路と、前記第１判定電圧と前記異常検出用電圧を比較する第１比較回路と、前記第２判定電圧と前記異常検出用電圧を比較する第２比較回路と、前記第１比較回路の出力信号と前記第２判定信号の出力信号を用い、前記異常状態を示す異常状態検出信号を生成する異常状態検出信号生成回路と、を備えることを第８の特徴とする。
【００２６】
上記第１〜第７の特徴の本発明に係る位相同期回路は、前記異常判定回路が、外部入力された判定電圧設定信号に基づいて、前記第１判定電圧または前記第２判定電圧を設定可能に構成されていることを第９の特徴とする。
【００２７】
上記特徴の本発明に係る位相同期回路は、前記異常判定回路が、複数の可変抵抗素子を用い、所定の正電圧を分圧して前記第１判定電圧及び前記第２判定電圧を生成する分圧回路と、前記第１判定電圧と前記異常検出用電圧を比較する第１比較回路と、前記第２判定電圧と前記異常検出用電圧を比較する第２比較回路と、前記第１比較回路の出力信号と前記第２判定信号の出力信号を用い、前記異常状態を示す異常状態検出信号を生成する異常状態検出信号生成回路と、前記判定電圧設定信号に基づいて、前記可変抵抗素子夫々の抵抗値を設定する抵抗値設定回路と、を備えることを第１０の特徴とする。
【発明の効果】
【００２８】
上記特徴の位相同期回路によれば、異常判定回路により、発振制御回路の出力電圧、発振制御信号を生成するために用いる発振制御回路のアナログ内部電圧、及び、発振制御のための電圧制御発振回路のアナログ内部電圧、即ち、出力クロック信号の周波数に影響を与える所定ノードの電圧により異常状態であるか否かを判定するので、異常判定回路の第１判定電圧及び第２判定電圧を、ロック可能な範囲外で、且つ、出力クロック信号の周波数が上記特徴の位相同期回路を搭載した半導体装置を誤動作させる周波数に至らない範囲で設定することにより、出力クロック信号が半導体装置を誤動作させる周波数に至る前に、正常な状態への復帰を図ることができる。
【００２９】
即ち、上記特徴の位相同期回路によれば、出力クロック信号が半導体装置を誤動作させる周波数に至る前に、正常な状態への復帰を図ることができるので、半導体装置の誤動作を効果的に防止できる。更に、上記特徴の位相同期回路は、出力クロック信号が半導体装置を誤動作させる周波数に至る前、即ち、完全な暴走状態に陥る前に、正常な状態への復帰を図ることができるので、位相同期回路が正常な状態へ復帰するまでにかかる時間を短縮することができる。
【００３０】
上記第２の特徴の位相同期回路によれば、複数の異常判定回路により、複数のノードのアナログ電圧を用いて異常状態であるか否かを判定するので、異常復帰回路における暴走前状態の判定精度の向上を図ることが可能になる。また、上記第２の特徴の位相同期回路では、複数のノードのアナログ電圧を用いて異常状態であるか否かを判定するので、例えば、異常判定結果を利用して不良解析する場合には、位相同期回路を構成する部分回路の内、どの部分回路に異常が発生しているかを特定し易くなり、不良解析に係る手間及び時間を低減可能になる。
【００３１】
上記第４の特徴の位相同期回路によれば、異常復帰回路が、異常判定回路における異常状態の検出結果に基づいて、初期化動作を行う部分回路を設定するので、正常に動作している部分回路を初期化する必要がなく、初期化動作にかかる消費電力の低減を図ることが可能になる。また、初期化動作にかかる初期化時間が比較的長い部分回路に異常がなく、初期化時間が比較的短い時間部分回路に異常がある場合には、初期化時間が比較的長い部分回路について初期化動作を行わないことにより、位相同期回路全体で、正常な状態への復帰にかかる時間の短縮化を図ることが可能になる。
【００３２】
上記第５の特徴の位相同期回路によれば、電圧制御発振回路及び帰還回路のみを初期化するので、ループフィルタから出力される発振制御信号は初期化されないため、正常な状態への復帰にかかる時間の短縮化を図ることが可能になる。
【００３３】
上記第６の特徴の位相同期回路によれば、異常状態が検出された場合に初期化する部分回路を選択できるので、正常な状態への復帰にかかる時間の短縮化を図るために初期化する回路を最小限に抑える、或いは、位相同期回路の動作をより確実に保証するために位相同期回路全体を初期化する等、位相同期回路が搭載される半導体装置の回路構成等に応じた柔軟な復帰回復動作が可能になる。
【００３４】
上記第８の特徴の位相同期回路によれば、異常判定回路が、抵抗素子で構成された分圧回路とコンパレータ等で構成された第１比較回路と第２比較回路で構成されるので、簡単な構成で、異常判定回路を実現することができる。
【００３５】
上記第９の特徴の位相同期回路によれば、外部入力された判定電圧設定信号に基づいて、第１判定電圧及び第２判定電圧を変更可能に構成されているので、位相同期回路の特性や半導体装置の構成に応じた異常状態の判定が可能になる。
【発明を実施するための最良の形態】
【００３６】
以下、本発明に係る位相同期回路（以下、適宜「本発明回路」と称する）の実施形態を図面に基づいて説明する。
【００３７】
〈第１実施形態〉
本発明回路の第１実施形態について、図１及び図２を基に説明する。ここで、図１は、本発明回路１Ａの概略構成例を示している。
【００３８】
本発明回路１Ａは、図１に示すように、入力信号として受け付けた２つのクロック信号の位相差に応じた電圧の発振制御信号Ｆｖｃｏを出力する発振制御回路１１と、発振制御信号Ｆｖｃｏの電圧値に応じた周波数で発振する出力クロック信号Ｆｏを出力する電圧制御発振回路１２と、出力クロック信号Ｆｏまたは出力クロック信号Ｆｏの分周信号を帰還クロック信号Ｆｆｅｂとして出力する帰還回路１３と、を備え、発振制御回路１１が、外部入力された外部クロック信号Ｆｉｎと帰還クロック信号Ｆｆｅｂを入力信号として受け付けるように構成されている。
【００３９】
更に、本発明回路１Ａは、発振制御回路１１の出力電圧、発振制御信号Ｆｖｃｏを生成するために用いる発振制御回路１１のアナログ内部電圧、及び、発振制御のための電圧制御発振回路１２のアナログ内部電圧の内、何れか１つの電圧を異常検出用電圧Ｖｄ１とし、異常検出用電圧Ｖｄ１が、ロック可能な電圧範囲の上限値より高く設定された第１判定電圧Ｖｒ１１より高い場合、または、ロック可能な電圧範囲の下限値より低く設定された第２判定電圧Ｖｒ１２より低い場合に、異常状態であると判定する異常判定回路１５１と、異常判定回路１５１において異常状態が検出された場合に、暴走前状態であると判定して、初期化動作を行う異常復帰回路１６と、を備えている。
【００４０】
尚、発振制御回路１１、電圧制御発振回路１２及び帰還回路１３の構成は、図８に示す従来技術の発振制御回路１１、電圧制御発振回路１２及び帰還回路１３と同じである。
【００４１】
ここで、本実施形態では、異常検出用電圧Ｖｄ１として、発振制御回路１１の出力電圧（電圧制御発振回路１２の入力ノードの電圧）、即ち、発振制御信号Ｆｖｃｏの電圧を想定している。尚、本実施形態では、異常判定回路１５１の出力信号（異常状態検出信号）を、外部に出力するように構成されており、外部から異常状態の検出状態を確認することが可能になっている。
【００４２】
異常判定回路１５１は、本実施形態では、図２に示すように（本実施形態では、図２のｉ＝１）、複数の抵抗素子Ｒｉ１〜Ｒｉ３を用い、正電圧Ｖｉｎを分圧して第１判定電圧Ｖｒｉ１及び第２判定電圧Ｖｒｉ２を生成する分圧回路ＲＰｉと、第１判定電圧Ｖｒｉ１と異常検出用電圧Ｖｄｉを比較する第１比較回路Ｃ１と、第２判定電圧Ｖｒｉ２と異常検出用電圧Ｖｄｉを比較する第２比較回路Ｃ２と、第１比較回路Ｃ１の出力信号と第２比較回路Ｃ２の出力信号を用い、異常状態を示す異常状態検出信号Ｓｏｄｉを生成する異常状態検出信号生成回路Ａ１と、を備えて構成されている。
【００４３】
尚、異常判定回路１５１の第１判定電圧Ｖｒ１１及び第２判定電圧Ｖｒ１２は、帰還回路１３の特性等に応じて、本発明回路１Ａが完全に暴走状態に陥る前の暴走前状態における発振制御信号Ｆｖｃｏの電圧範囲に応じて設定する。例えば、本発明回路１Ａを搭載した半導体装置が誤動作しない周波数範囲に対応する発振制御信号Ｆｖｃｏの電圧範囲や本発明回路１Ａが正常な状態に復帰するために初期化動作が必要となる電圧範囲を考慮して適切に設定する。
【００４４】
分圧回路ＲＰｉは、直列接続された３つの抵抗素子Ｒｉ１、Ｒｉ２、Ｒｉ３で構成されている。より詳細には、抵抗素子Ｒｉ１は、一端に正電圧Ｖｉｎが印加され、他端が抵抗素子Ｒｉ２の一端に接続されている。抵抗素子Ｒｉ３は、一端が抵抗素子Ｒｉ２の他端に接続され、他端に接地電圧が入力されている。本実施形態では、抵抗素子Ｒｉ１と抵抗素子Ｒｉ２の接続ノードの電圧を第１判定電圧Ｖｒｉ１とし、抵抗素子Ｒｉ２と抵抗素子Ｒｉ３の接続ノードの電圧を第２判定電圧Ｖｒｉ２としている。尚、抵抗素子Ｒｉ１〜Ｒｉ３の抵抗値は、第１判定電圧Ｖｒｉ１や第２判定電圧Ｖｒｉ２、本発明回路１Ａ全体の特性等に応じて適切に設定する。
【００４５】
第１比較回路Ｃ１は、コンパレータで構成されており、＋側端子に第１判定電圧Ｖｒｉ１が、−側端子に異常検出用電圧Ｖｄｉが夫々入力されている。第１比較回路Ｃ１は、第１判定電圧Ｖｒｉ１より異常検出用電圧Ｖｄｉが低い場合に出力信号がＨレベルとなり、第１判定電圧Ｖｒｉ１より異常検出用電圧Ｖｄｉが高い場合に、出力信号がＬレベルとなる。第２比較回路Ｃ２は、第１比較回路Ｃ１と同様にコンパレータで構成されており、＋側端子に異常検出用電圧Ｖｄｉが、−側端子に第２判定電圧Ｖｒｉ２が夫々入力されている。第２比較回路Ｃ２は、第２判定電圧Ｖｒｉ２より異常検出用電圧Ｖｄｉが高い場合に出力信号がＨレベルとなり、第２判定電圧Ｖｒｉ２より異常検出用電圧Ｖｄｉが低い場合に出力信号がＬレベルとなる。
【００４６】
異常状態検出信号生成回路Ａ１は、本実施形態では、ＡＮＤ回路で構成されている。異常状態検出信号生成回路Ａ１は、第１比較回路Ｃ１からの出力信号及び第２比較回路Ｃ２からの出力信号の両方の信号レベルがＨレベルである場合に、出力信号がＨレベルに、第１比較回路Ｃ１からの出力信号及び第２比較回路Ｃ２からの出力信号の少なくとも何れか一方の信号レベルがＬレベルである場合に、出力信号がＬレベルになる。
【００４７】
このように構成することにより、異常判定回路１５１は、異常検出用電圧Ｖｄ１が第１判定電圧Ｖｒ１１より高く、または、第２判定電圧Ｖｒ１２より低く、暴走前状態の電圧値に達している場合に、異常状態検出信号Ｓｏｄ１として、Ｌレベルの出力信号を出力する。また、異常検出用電圧Ｖｄ１が第１判定電圧Ｖｒ１１と第２判定電圧Ｖｒ１２の間にあり、暴走前状態の電圧値に達していない場合は、Ｈレベルの出力信号を生成する。
【００４８】
異常復帰回路１６は、異常判定回路１５１から出力される異常状態検出信号Ｓｏｄ１に基づいて、暴走前状態であると判定した場合に、本発明回路１Ａを構成する発振制御回路１１、電圧制御発振回路１２及び帰還回路１３の内、電圧制御発振回路１２及び帰還回路１３を初期化するリセット信号Ｒｓｔを出力するように構成されている。
【００４９】
より詳細には、本実施形態では、異常判定回路１５１からの異常検出用信号がＨレベルからＬレベルに遷移した場合に、本発明回路１Ａが完全に暴走状態に陥る前の暴走前状態であるとして、電圧制御発振回路１２及び帰還回路１３に対してＬレベルのリセット信号Ｒｓｔを出力する。
【００５０】
ここで、本実施形態では、電圧制御発振回路１２は、異常復帰回路１６から出力されるリセット信号ＲｓｔがＬレベルの間、予め設定された初期発振周波数で発振するように構成され、帰還回路１３は、リセット信号ＲｓｔがＬレベルの間、予め設定された初期分周比で出力クロック信号Ｆｏを分周して帰還クロック信号Ｆｆｅｂを生成するように構成されている。尚、初期発振周波数及び初期分周比は、本発明回路１Ａのロック可能範囲を考慮して設定する。従って、異常判定回路１５１において異常判定され、異常復帰回路１６からのリセット信号ＲｓｔがＬレベルになると、電圧制御発振回路１２が予め設定された初期発振周波数で発振し、帰還回路１３が、出力クロック信号Ｆｏを初期分周比で分周して正常な帰還クロック信号Ｆｆｅｂを生成する。そうすると、帰還クロック信号Ｆｆｅｂの発振周波数が０ではなくなるため、位相比較器１１ａ、チャージポンプ１１ｂ、ループフィルタ１１ｃが正常な状態に復帰する。結果として、ループフィルタ１１ｃから出力される発振制御信号Ｆｖｃｏがロック可能な電圧範囲に戻されることになる。このとき、サージやノイズ等の一時的な暴走原因がなくなっていれば、異常判定回路１５１において異常状態が検出されなくなり、異常復帰回路１６のリセット信号ＲｓｔがＨレベルとなり、電圧制御発振回路１２及び帰還回路１３のリセット状態が解除され、本発明回路１Ａは正常な状態に復帰する。
【００５１】
尚、本実施形態では、異常復帰回路１６が、本発明回路１Ａ全体ではなく、電圧制御発振回路１２及び帰還回路１３のみを初期化するように構成されているので、回路全体を初期化する場合に比べ、本発明回路１Ａをより迅速に正常な状態に復帰させることが可能になる。具体的には、例えば、チャージポンプ１１ｂやループフィルタ１１ｃを初期化しないため、発振制御信号Ｆｖｃｏの電圧値がＬレベルにまで低下せず、発振制御信号Ｆｖｃｏの電圧をロック可能な電圧範囲により迅速に復帰させることができる。
【００５２】
このように構成することにより、本発明回路１Ａでは、例えば、発振制御信号Ｆｖｃｏの電圧が、ロック可能な電圧範囲を超えた場合には、ロック可能な電圧範囲となるように帰還回路１３の分周比等を調整して発振制御信号Ｆｖｃｏの電圧を制御し、更に、発振制御信号Ｆｖｃｏの電圧が、ロック可能な電圧範囲を大きくはずれ、暴走状態に陥る前の暴走前状態に達した場合には、本発明回路１Ａを初期化して正常な状態に復帰させる制御を行うことが可能になる。
【００５３】
〈第２実施形態〉
本発明回路１の第２実施形態について、図３及び図４を基に説明する。尚、本実施形態では、上記第１実施形態とは、異常判定回路及び異常復帰回路の構成が異なる場合について説明する。
【００５４】
本発明回路１Ｂは、上記第１実施形態と同様に、入力信号として受け付けた２つのクロック信号の位相差に応じた電圧の発振制御信号Ｆｖｃｏを出力する発振制御回路１１と、発振制御信号Ｆｖｃｏの電圧値に応じた周波数で発振する出力クロック信号Ｆｏを出力する電圧制御発振回路１２と、出力クロック信号Ｆｏまたは出力クロック信号Ｆｏの分周信号を帰還クロック信号Ｆｆｅｂとして出力する帰還回路１３と、を備え、発振制御回路１１が、外部入力された外部クロック信号Ｆｉｎと帰還クロック信号Ｆｆｅｂを入力信号として受け付けるように構成されている。
【００５５】
更に、本実施形態の本発明回路１Ｂは、図３に示すように、発振制御回路１１の出力電圧、発振制御信号Ｆｖｃｏを生成するために用いる発振制御回路１１のアナログ内部電圧、及び、発振制御のための電圧制御発振回路１２のアナログ内部電圧の内、複数の電圧を異常検出用電圧Ｖｄ１〜Ｖｄｎ（ｎは異常検出用電圧の数）とし、異常検出用電圧Ｖｄｉ（ｉ＝１〜ｎ）が、ロック可能な電圧範囲の上限値より高く設定された第１判定電圧Ｖｒｉ１より高い場合、または、ロック可能な電圧範囲の下限値より低く設定された第２判定電圧Ｖｒｉ２より低い場合に、異常状態であると判定する異常判定回路１５ｉが、異常検出用電圧Ｖｄｉの夫々について各別に設けられ、異常判定回路１５ｉの夫々における異常状態の検出結果を用い、所定の暴走判定条件に基づいて暴走前状態であるか否かを判定し、暴走前状態であると判定した場合に、初期化動作を行う異常復帰回路１６を備えて構成されている。
【００５６】
尚、発振制御回路１１、電圧制御発振回路１２及び帰還回路１３の回路構成は、上記第１実施形態と同じである。
【００５７】
ここで、本実施形態では、異常検出用電圧Ｖｄｉとして、発振制御回路１１の出力電圧（発振制御信号Ｆｖｃｏの電圧）と、発振制御信号Ｆｖｃｏを生成するために用いる発振制御回路１１のアナログ内部電圧の１つであるチャージポンプ１１ｂの出力電圧Ｆｃｐの２つの電圧を想定している。このため、本実施形態の本発明回路１Ｂでは、発振制御信号Ｆｖｃｏの電圧を用いて暴走前状態を判定する異常判定回路１５１と、チャージポンプ１１ｂの出力電圧Ｆｃｐを用いて暴走前状態を判定する異常判定回路１５２の２つの異常判定回路１５１，１５２からなる異常判定回路群１４を備えている。また、本実施形態では、本発明回路１Ｂが、２つの異常判定回路１５１、１５２の出力信号（異常状態検出信号）を、夫々、外部に出力するように構成されており、外部から各異常判定回路１５１、１５２の異常状態の検出状態を確認することが可能になっている。
【００５８】
異常判定回路１５１は、図２に示す上記第１実施形態の異常判定回路１５１と同じ回路構成であり、発振制御信号Ｆｖｃｏの電圧を異常検出用電圧Ｖｄ１として用いて暴走前状態であるか否かを判定し、暴走前状態であると判定した場合には、異常状態検出信号Ｓｏｄ１として、Ｌレベルの出力信号を出力する。また、異常判定回路１５１は、暴走前状態の電圧値に達していない場合は、Ｈレベルの出力信号を生成する。
【００５９】
異常判定回路１５２は、図２に示す上記第１実施形態の異常判定回路１５１と同じ回路構成であり、本実施形態では、チャージポンプ１１ｂの出力電圧Ｆｃｐ（発振制御回路１１のアナログ内部電圧）を異常検出用電圧Ｖｄ２として用いて暴走前状態であるか否かを判定し、暴走前状態であると判定した場合には、異常状態検出信号Ｓｏｄ２として、Ｌレベルの出力信号を出力する。また、異常判定回路１５２は、暴走前状態の電圧値に達していない場合は、Ｈレベルの出力信号を生成する。
【００６０】
尚、異常判定回路１５ｉ（ｉ＝１〜ｎ、本実施形態ではｎ＝２）夫々の第１判定電圧Ｖｒｉ１及び第２判定電圧Ｖｒｉ２は、異常判定回路１５ｉ別に、異常判定回路１５ｉが用いる異常検出用電圧Ｖｄｉの暴走前状態における電圧範囲に応じて設定する。即ち、異常判定回路１５１の第１判定電圧Ｖｒｉ１及び第２判定電圧Ｖｒｉ２は、発振制御信号Ｆｖｃｏの暴走前状態における電圧範囲に応じて設定し、異常判定回路１５２の第１判定電圧Ｖｒｉ１及び第２判定電圧Ｖｒｉ２は、チャージポンプ１１ｂの出力電圧Ｆｃｐの暴走前状態における電圧範囲に応じて設定する。
【００６１】
異常復帰回路１６は、本実施形態では、異常判定回路１５１、１５２の何れか一つにおいて異常状態が検出された場合に、暴走前状態であると判定するように構成されている。
【００６２】
より詳細には、本実施形態の異常復帰回路１６は、ＡＮＤ回路で構成されており、異常判定回路１５１から出力される異常状態検出信号Ｓｏｄ１と異常判定回路１５２から出力される異常状態検出信号Ｓｏｄ２の少なくとも何れか一方がＬレベルの場合に、Ｌレベルの出力信号を生成し、リセット信号Ｒｓｔとして電圧制御発振回路１２及び帰還回路１３に出力するように構成されている。
【００６３】
尚、本実施形態では、説明のために、２つの異常判定回路１５１、１５２を設ける場合を想定しているが、３以上の異常判定回路１５ｉを設ける場合には、異常判定回路１５ｉから出力される異常状態検出信号Ｓｏｄｉの内、少なくとも何れか１つがＬレベルの場合に、リセット信号Ｒｓｔを出力するように構成しても良いし、異常状態検出信号Ｓｏｄｉの内の所定数がＬレベルの場合にリセット信号Ｒｓｔを出力するように構成しても良い。
【００６４】
〈第３実施形態〉
本発明回路１の第３実施形態について、図５を基に説明する。本実施形態では、上記第１及び第２実施形態とは、異常復帰回路の構成が異なる場合について説明する。
【００６５】
本発明回路１Ｃは、上記第１及び第２実施形態と同様に、入力信号として受け付けた２つのクロック信号の位相差に応じた電圧の発振制御信号Ｆｖｃｏを出力する発振制御回路１１と、発振制御信号Ｆｖｃｏの電圧値に応じた周波数で発振する出力クロック信号Ｆｏを出力する電圧制御発振回路１２と、出力クロック信号Ｆｏまたは出力クロック信号Ｆｏの分周信号を帰還クロック信号Ｆｆｅｂとして出力する帰還回路１３と、を備え、発振制御回路１１が、外部入力された外部クロック信号Ｆｉｎと帰還クロック信号Ｆｆｅｂを入力信号として受け付けるように構成されている。
【００６６】
更に、本実施形態の本発明回路１Ｃは、図５に示すように、上記第２実施形態と同様に、発振制御回路１１の出力電圧、発振制御信号Ｆｖｃｏを生成するために用いる発振制御回路１１のアナログ内部電圧、及び、発振制御のための電圧制御発振回路１２のアナログ内部電圧の内、複数の電圧を異常検出用電圧Ｖｄ１〜Ｖｄｎ（ｎは異常検出用電圧の数）とし、異常検出用電圧Ｖｄｉ（ｉ＝１〜ｎ）が、ロック可能な電圧範囲の上限値より高く設定された第１判定電圧Ｖｒｉ１より高い場合、または、ロック可能な電圧範囲の下限値より低く設定された第２判定電圧Ｖｒｉ２より低い場合に、異常状態であると判定する異常判定回路１５ｉが、異常検出用電圧Ｖｄｉの夫々について各別に設けられ、異常判定回路１５ｉの夫々における異常状態の検出結果を用い、所定の暴走判定条件に基づいて暴走前状態であるか否かを判定し、暴走前状態であると判定した場合に、初期化動作を行う異常復帰回路１６を備えて構成されている。
【００６７】
尚、本実施形態では、発振制御回路１１、電圧制御発振回路１２及び帰還回路１３の回路構成は、上記第２実施形態と同じである。
【００６８】
また、本実施形態では、上記第２実施形態と同様に、異常検出用電圧Ｖｄｉとして、発振制御回路１１の出力電圧（発振制御信号Ｆｖｃｏの電圧）と、発振制御信号Ｆｖｃｏを生成するために用いる発振制御回路１１のアナログ内部電圧の１つであるチャージポンプ１１ｂの出力電圧Ｆｃｐの２つの電圧を想定しており、本実施形態の本発明回路１Ｃは、２つの異常判定回路１５１、１５２からなる異常判定回路群１４を備えている。尚、異常判定回路１５１、１５２の構成は、上記第２実施形態と同じである。更に、本実施形態では、上記第２実施形態と同様に、２つの異常判定回路１５１、１５２の出力信号（異常状態検出信号Ｓｏｄ１、Ｓｏｄ２）を、夫々、外部に出力するように構成されており、外部から各異常判定回路１５１、１５２の異常状態の検出状態を確認することが可能になっている。
【００６９】
本実施形態の異常復帰回路１６は、暴走前状態であると判定した場合に、本発明回路１Ｃを構成する部分回路毎に、外部入力された初期化設定信号Ｓｒに基づき、初期化を行うか否かを設定可能に構成されている。より詳細には、本実施形態の異常復帰回路１６は、暴走前状態であると判定した場合に、本発明回路１Ｃを構成する発振制御回路１１、電圧制御発振回路１２及び帰還回路１３の夫々に個別にリセット信号Ｒｓｔを出力可能に構成されている。本実施形態の異常復帰回路１６は、暴走前状態であると判定した場合に、初期化設定信号Ｓｒによって指定された部分回路にリセット信号Ｒｓｔを出力する。
【００７０】
〈第４実施形態〉
本発明回路１の第４実施形態について、図６及び図７を基に説明する。本実施形態では、上記第３実施形態とは、異常判定回路の構成が異なる場合について説明する。
【００７１】
本発明回路１Ｄは、上記第１〜第３実施形態と同様に、入力信号として受け付けた２つのクロック信号の位相差に応じた電圧の発振制御信号Ｆｖｃｏを出力する発振制御回路１１と、発振制御信号Ｆｖｃｏの電圧値に応じた周波数で発振する出力クロック信号Ｆｏを出力する電圧制御発振回路１２と、出力クロック信号Ｆｏまたは出力クロック信号Ｆｏの分周信号を帰還クロック信号Ｆｆｅｂとして出力する帰還回路１３と、を備え、発振制御回路１１が、外部入力された外部クロック信号Ｆｉｎと帰還クロック信号Ｆｆｅｂを入力信号として受け付けるように構成されている。
【００７２】
本実施形態の本発明回路１Ｄは、上記第３実施形態と同様に、発振制御回路１１の出力電圧、発振制御信号Ｆｖｃｏを生成するために用いる発振制御回路１１のアナログ内部電圧、及び、発振制御のための電圧制御発振回路１２のアナログ内部電圧の内、複数の電圧を異常検出用電圧Ｖｄ１〜Ｖｄｎ（ｎは異常検出用電圧の数）とし、異常検出用電圧Ｖｄｉ（ｉ＝１〜ｎ）が、ロック可能な電圧範囲の上限値より高く設定された第１判定電圧Ｖｒｉ１より高い場合、または、ロック可能な電圧範囲の下限値より低く設定された第２判定電圧Ｖｒｉ２より低い場合に、異常状態であると判定する異常判定回路１５ｉ’が、異常検出用電圧Ｖｄｉの夫々について各別に設けられ、異常判定回路１５ｉ’の夫々における異常状態の検出結果を用い、所定の暴走判定条件に基づいて暴走前状態であるか否かを判定し、暴走前状態であると判定した場合に、初期化動作を行う異常復帰回路１６を備えて構成されている。
【００７３】
尚、本実施形態では、発振制御回路１１、電圧制御発振回路１２及び帰還回路１３の回路構成は、上記第１〜第３実施形態と同じである。また、異常復帰回路１６の構成は、上記第３実施形態と同じである。
【００７４】
ここで、本実施形態では、上記第３実施形態と同様に、発振制御回路１１の出力電圧（発振制御信号Ｆｖｃｏの電圧）と、発振制御信号Ｆｖｃｏを生成するために用いる発振制御回路１１のアナログ内部電圧の１つであるチャージポンプ１１ｂの出力電圧Ｆｃｐの２つの電圧を想定しており、本実施形態の本発明回路１Ｄは、２つの異常判定回路１５１’、１５２’からなる異常判定回路群１４を備えている。更に、本実施形態では、上記第２及び第３実施形態と同様に、２つの異常判定回路１５１’、１５２’の出力信号（異常状態検出信号）を、夫々、外部に出力するように構成されており、外部から各異常判定回路１５１’、１５２’の異常状態の検出状態を確認することが可能になっている。
【００７５】
本実施形態の異常判定回路１５１’、１５２’は、外部入力された判定電圧設定信号ＳＶ１、ＳＶ２に基づいて、第１判定電圧Ｖｒｉ１または第２判定電圧Ｖｒｉ２を設定可能に構成されている。
【００７６】
より詳細には、本実施形態の異常判定回路１５ｉ’（ｉ＝１〜ｎ、本実施形態ではｎ＝２）は、図７に示すように、複数の可変抵抗素子ＶＲｉ１〜ＶＲｉ３を用い、正電圧Ｖｉｎを分圧して第１判定電圧Ｖｒｉ１及び第２判定電圧Ｖｒｉ２を生成する分圧回路ＲＰｉと、第１判定電圧Ｖｒｉ１と異常検出用電圧Ｖｒｉを比較する第１比較回路Ｃ１と、第２判定電圧Ｖｒｉ２と異常検出用電圧Ｖｄｉを比較する第２比較回路Ｃ２と、第１比較回路Ｃ１の出力信号と第２比較回路Ｃ２の出力信号を用い、異常状態を示す異常状態検出信号Ｓｏｄｉを生成する異常状態検出信号生成回路Ａ１と、判定電圧設定信号Ｓｖｉに基づいて、可変抵抗素子ＶＲｉ１〜ＶＲｉ３夫々の抵抗値を設定する抵抗値設定回路ＲＳｉと、を備えて構成されている。
【００７７】
尚、第１比較回路Ｃ１、第２比較回路Ｃ２、異常状態検出信号生成回路Ａ１の構成は、上記第１〜第３実施形態と同じである。
【００７８】
分圧回路ＲＰｉは、直列接続された３つの可変抵抗素子ＶＲｉ１、ＶＲｉ２、ＶＲｉ３で構成されている。可変抵抗素子ＶＲｉ１は、一端に正電圧Ｖｉｎが印加され、他端が可変抵抗素子ＶＲｉ２の一端に接続されている。可変抵抗素子ＶＲｉ３は、一端が可変抵抗素子ＶＲｉ２の他端に接続され、他端に接地電圧が入力されている。本実施形態では、可変抵抗素子ＶＲｉ１と可変抵抗素子ＶＲｉ２の接続ノードの電圧を第１判定電圧Ｖｒｉ１とし、可変抵抗素子ＶＲｉ２と可変抵抗素子ＶＲｉ３の接続ノードの電圧を第２判定電圧Ｖｒｉ２としている。可変抵抗素子ＶＲｉｊ（ｊ＝１、２、３）は、抵抗値設定回路ＲＳｉからの制御電圧ＳＶｉｊに応じて抵抗値が変化するように構成されている。
【００７９】
尚、本実施形態では、上記第３実施形態の異常判定回路１５１、１５２において、第１判定電圧Ｖｒｉ１と第２判定電圧Ｖｒｉ２を設定可能に構成した場合について説明したが、上記第１及び第２実施形態の異常判定回路１５１、１５２において、第１判定電圧Ｖｒｉ１と第２判定電圧Ｖｒｉ２を設定可能に構成しても良い。また、本実施形態では、分割回路ＲＰｉが３つの可変抵抗素子ＶＲｉ１〜ＶＲｉ３を備える場合について説明したが、これに限るものでない。
【００８０】
〈別実施形態〉
〈１〉上記第１〜第４実施形態では明示しなかったが、本発明回路１を構成する異常判定回路１５ｉ（ｉは異常検出用電圧の数）及び異常復帰回路１６は、夫々、リセット動作時等、暴走前状態の判定を必要としない場合には、選択的に非活性化可能に構成しても良い。このように構成すれば、消費電力の低減を図ることが可能になる。
【００８１】
〈２〉上記第１実施形態では、異常判定回路１５１の出力信号Ｓｏｄ１を、第２〜第４実施形態では、異常判定回路１５１〜１５ｎ（ｎは異常検出用電圧の数）夫々の出力信号Ｓｏｄ１〜Ｓｏｄｎを外部出力する構成にしたが、これに限るものではない。例えば、外部から異常状態を確認するために、異常復帰回路１６のリセット信号Ｒｓｔを外部出力するように構成しても良い。また、第２〜第４実施形態において、複数の異常判定回路１５１〜１５ｎ夫々について異常状態の検出結果を記憶するシフトレジスタを設け、シリアルデータとして出力するように構成しても良い。更に、異常検出された異常判定回路１５ｉ（ｉ＝１〜ｎ）を示す信号を別途生成して出力するように構成しても良い。
【００８２】
〈３〉上記第１〜第４実施形態では、位相比較器１１ａがデジタル乗算器で構成され、チャージポンプ１１ｂを備える場合について説明したが、位相比較器１１ａをアナログ乗算器で構成し、位相比較器１１ａの出力信号（発信制御回路１１のアナログ内部電圧に相当）を異常検出用電圧としても良い。また、異常検出用電圧としては、電圧制御発振回路１２のアナログ内部電圧として、例えば、電圧制御発振回路がコンパレータを備える場合における当該コンパレータの出力電圧や、電圧制御発振回路１２がリング発振器を備える場合におけるリング発振器に入力される制御電圧等を利用しても良い。
【００８３】
〈４〉上記第２実施形態では、異常復帰回路１６を、電圧制御発振回路１２及び帰還回路１３を初期化するように構成し、上記第３及び第４実施形態では、異常復帰回路１６を、外部入力された初期化設定信号Ｓｒに基づいて初期化動作を行う部分回路を設定したが、これに限るものではない。
【００８４】
上記第２〜第４実施形態のように、複数の異常検出用電圧を用いて異常状態の判定を行う場合には、異常復帰回路１６を、暴走前状態であると判定した場合に、本発明回路１を構成する部分回路（上記第２〜第４実施形態では、比較器１１ａ、チャージポンプ１１ｂ、ループフィルタ１１ｃ、電圧制御発振回路１２、帰還回路１３）の内、異常状態が検出された異常判定回路１５の異常検出用電圧に係る部分回路に対して初期化動作を行うように構成しても良い。異常復帰回路１６は、例えば、暴走状態であると判定した場合に、異常判定回路１５１、１５２の異常状態の検出結果から、チャージポンプ１１ｂが正常に動作していると判定できる場合には、チャージポンプ１１ｂを初期化動作の対象から除外し、他の部分回路に対してのみ初期化動作を行う。この場合には、本発明回路１において、自動的に、異常が発生した部分回路のみを初期化できるので、正常な部分回路を初期化する必要がなくなる。
【図面の簡単な説明】
【００８５】
【図１】本発明に係る位相同期回路の第１実施形態における概略構成例を示す概略部分ブロック図
【図２】本発明に係る位相同期回路を構成する異常判定回路の第１実施形態における概略回路構成例を示す概略回路図
【図３】本発明に係る位相同期回路の第２実施形態における概略構成例を示す概略部分ブロック図
【図４】本発明に係る位相同期回路を構成する異常復帰回路の第２実施形態における概略回路構成例を示す概略回路図
【図５】本発明に係る位相同期回路の第３実施形態における概略構成例を示す概略部分ブロック図
【図６】本発明に係る位相同期回路の第４実施形態における概略構成例を示す概略部分ブロック図
【図７】本発明に係る位相同期回路を構成する異常判定回路の第４実施形態における概略回路構成例を示す概略回路図
【図８】従来技術に係る位相同期回路の概略回路構成例を示す概略部分ブロック図
【図９】従来技術に係る位相同期回路が、ＰＬＬ回路の暴走状態を検出して自動的に回復する機能を備えない場合の発振制御信号の電圧遷移例を示すグラフ
【図１０】従来技術に係る位相同期回路が、ＰＬＬ回路の暴走状態を検出して自動的に回復する機能を備える場合の発振制御信号の電圧遷移例を示すグラフ
【符号の説明】
【００８６】
１ 本発明に係る位相同期回路
１１ 発振制御回路
１１ａ 位相比較器
１１ｂ チャージポンプ
１１ｃ ループフィルタ（ローパスフィルタ）
１２ 電圧制御発振回路
１３ 帰還回路
１４ 異常判定回路群
１５ 異常判定回路
１５１ 異常判定回路
１５１’ 異常判定回路
１５２ 異常判定回路
１５２’ 異常判定回路
１６ 異常復帰回路
Ｆｉｎ 外部クロック信号
Ｆｏ 出力クロック信号
Ｆｃｐ 位相差検出信号
Ｆｖｃｏ 発振制御信号
Ｆｆｅｂ 帰還クロック信号
Ｒｓｔ リセット信号
ＲＰ 分圧回路
Ｒ 抵抗素子
ＶＲ 可変抵抗素子
Ｃ１ 第１比較回路
Ｃ２ 第２比較回路
Ａ１ 異常状態検出信号生成回路
Ｓｏｄ１ 異常検出信号
Ｓｏｄ２ 異常検出信号
Ｓｒ 初期化設定信号
Ｖｄ 異常検出用電圧
Ｖｒ１ 第１判定電圧
Ｖｒ２ 第２判定電圧
【特許請求の範囲】
【請求項１】
入力信号として受け付けた２つのクロック信号の位相差に応じた電圧の発振制御信号を出力する発振制御回路と、
前記発振制御信号の電圧値に応じた周波数で発振する出力クロック信号を出力する電圧制御発振回路と、
前記出力クロック信号または前記出力クロック信号の分周信号を帰還クロック信号として出力する帰還回路と、を備え、
前記発振制御回路が、外部入力された外部クロック信号と前記帰還クロック信号を入力信号として受け付けるように構成された位相同期回路であって、
前記発振制御回路の出力電圧、前記発振制御信号を生成するために用いる前記発振制御回路のアナログ内部電圧、及び、発振制御のための前記電圧制御発振回路のアナログ内部電圧の内、何れか１つの電圧を異常検出用電圧とし、
前記異常検出用電圧が、ロック可能な電圧範囲の上限値より高く設定された第１判定電圧より高い場合、または、ロック可能な電圧範囲の下限値より低く設定された第２判定電圧より低い場合に、異常状態であると判定する異常判定回路と、
前記異常判定回路において前記異常状態が検出された場合に、暴走前状態であると判定して、初期化動作を行う異常復帰回路と、を備えることを特徴とする位相同期回路。
【請求項２】
入力信号として受け付けた２つのクロック信号の位相差に応じた電圧の発振制御信号を出力する発振制御回路と、
前記発振制御信号の電圧値に応じた周波数で発振する出力クロック信号を出力する電圧制御発振回路と、
前記出力クロック信号または前記出力クロック信号の分周信号を帰還クロック信号として出力する帰還回路と、を備え、
前記発振制御回路が、外部入力された外部クロック信号と前記帰還クロック信号を入力信号として受け付けるように構成された位相同期回路であって、
前記発振制御回路の出力電圧、前記発振制御信号を生成するために用いる前記発振制御回路のアナログ内部電圧、及び、発振制御のための前記電圧制御発振回路のアナログ内部電圧の内、複数の電圧を異常検出用電圧とし、
前記異常検出用電圧が、ロック可能な電圧範囲の上限値より高く設定された第１判定電圧より高い場合、または、ロック可能な電圧範囲の下限値より低く設定された第２判定電圧より低い場合に、異常状態であると判定する異常判定回路が、前記異常検出用電圧の夫々について各別に設けられ、
前記異常判定回路の夫々における前記異常状態の検出結果を用い、所定の暴走判定条件に基づいて暴走前状態であるか否かを判定し、前記暴走前状態であると判定した場合に、初期化動作を行う異常復帰回路を備えることを特徴とする位相同期回路。
【請求項３】
前記異常復帰回路は、前記異常判定回路の何れか１つにおいて前記異常状態が検出された場合に、前記暴走前状態であると判定することを特徴とする請求項２に記載の位相同期回路。
【請求項４】
前記異常復帰回路が、前記暴走前状態であると判定した場合に、前記位相同期回路を構成する部分回路の内、前記異常状態が検出された前記異常判定回路の前記異常検出用電圧に係る前記部分回路に対して前記初期化動作を行うことを特徴とする請求項２または３に記載の位相同期回路。
【請求項５】
前記異常復帰回路が、前記暴走前状態であると判定した場合に、前記電圧制御発振回路及び前記帰還回路を初期化することを特徴とする請求項１〜３の何れか１項に記載の位相同期回路。
【請求項６】
前記異常復帰回路が、前記暴走前状態であると判定した場合に、前記位相同期回路を構成する部分回路毎に、外部入力された初期化設定信号に基づき、初期化を行うか否かを設定可能に構成されていることを特徴とする請求項１〜３の何れか１項に記載の位相同期回路。
【請求項７】
前記発振制御回路が、前記外部クロック信号と前記帰還クロック信号の位相差に応じた電圧の位相差検出信号を出力する位相比較器と、チャージポンプと、前記位相差検出信号の高周波成分を除去して発振制御信号を出力するローパスフィルタと、を備えて構成され、
前記位相比較器の出力ノードと前記電圧制御発振回路の入力ノードの間の所定ノードの電圧、及び、発振制御のための前記電圧制御発振回路のアナログ内部電圧を異常検出用電圧とすることを特徴とする請求項１〜６の何れか１項に記載の位相同期回路。
【請求項８】
前記異常判定回路が、
複数の抵抗素子を用い、所定の正電圧を分圧して前記第１判定電圧及び前記第２判定電圧を生成する分圧回路と、
前記第１判定電圧と前記異常検出用電圧を比較する第１比較回路と、
前記第２判定電圧と前記異常検出用電圧を比較する第２比較回路と、
前記第１比較回路の出力信号と前記第２判定信号の出力信号を用い、前記異常状態を示す異常状態検出信号を生成する異常状態検出信号生成回路と、を備えることを特徴とする請求項１〜７の何れか１項に記載の位相同期回路。
【請求項９】
前記異常判定回路が、外部入力された判定電圧設定信号に基づいて、前記第１判定電圧または前記第２判定電圧を設定可能に構成されていることを特徴とする請求項１〜７の何れか１項に記載の位相同期回路。
【請求項１０】
前記異常判定回路が、
複数の可変抵抗素子を用い、所定の正電圧を分圧して前記第１判定電圧及び前記第２判定電圧を生成する分圧回路と、
前記第１判定電圧と前記異常検出用電圧を比較する第１比較回路と、
前記第２判定電圧と前記異常検出用電圧を比較する第２比較回路と、
前記第１比較回路の出力信号と前記第２判定信号の出力信号を用い、前記異常状態を示す異常状態検出信号を生成する異常状態検出信号生成回路と、
前記判定電圧設定信号に基づいて、前記可変抵抗素子夫々の抵抗値を設定する抵抗値設定回路と、を備えることを特徴とする請求項９に記載の位相同期回路。
【請求項１】
入力信号として受け付けた２つのクロック信号の位相差に応じた電圧の発振制御信号を出力する発振制御回路と、
前記発振制御信号の電圧値に応じた周波数で発振する出力クロック信号を出力する電圧制御発振回路と、
前記出力クロック信号または前記出力クロック信号の分周信号を帰還クロック信号として出力する帰還回路と、を備え、
前記発振制御回路が、外部入力された外部クロック信号と前記帰還クロック信号を入力信号として受け付けるように構成された位相同期回路であって、
前記発振制御回路の出力電圧、前記発振制御信号を生成するために用いる前記発振制御回路のアナログ内部電圧、及び、発振制御のための前記電圧制御発振回路のアナログ内部電圧の内、何れか１つの電圧を異常検出用電圧とし、
前記異常検出用電圧が、ロック可能な電圧範囲の上限値より高く設定された第１判定電圧より高い場合、または、ロック可能な電圧範囲の下限値より低く設定された第２判定電圧より低い場合に、異常状態であると判定する異常判定回路と、
前記異常判定回路において前記異常状態が検出された場合に、暴走前状態であると判定して、初期化動作を行う異常復帰回路と、を備えることを特徴とする位相同期回路。
【請求項２】
入力信号として受け付けた２つのクロック信号の位相差に応じた電圧の発振制御信号を出力する発振制御回路と、
前記発振制御信号の電圧値に応じた周波数で発振する出力クロック信号を出力する電圧制御発振回路と、
前記出力クロック信号または前記出力クロック信号の分周信号を帰還クロック信号として出力する帰還回路と、を備え、
前記発振制御回路が、外部入力された外部クロック信号と前記帰還クロック信号を入力信号として受け付けるように構成された位相同期回路であって、
前記発振制御回路の出力電圧、前記発振制御信号を生成するために用いる前記発振制御回路のアナログ内部電圧、及び、発振制御のための前記電圧制御発振回路のアナログ内部電圧の内、複数の電圧を異常検出用電圧とし、
前記異常検出用電圧が、ロック可能な電圧範囲の上限値より高く設定された第１判定電圧より高い場合、または、ロック可能な電圧範囲の下限値より低く設定された第２判定電圧より低い場合に、異常状態であると判定する異常判定回路が、前記異常検出用電圧の夫々について各別に設けられ、
前記異常判定回路の夫々における前記異常状態の検出結果を用い、所定の暴走判定条件に基づいて暴走前状態であるか否かを判定し、前記暴走前状態であると判定した場合に、初期化動作を行う異常復帰回路を備えることを特徴とする位相同期回路。
【請求項３】
前記異常復帰回路は、前記異常判定回路の何れか１つにおいて前記異常状態が検出された場合に、前記暴走前状態であると判定することを特徴とする請求項２に記載の位相同期回路。
【請求項４】
前記異常復帰回路が、前記暴走前状態であると判定した場合に、前記位相同期回路を構成する部分回路の内、前記異常状態が検出された前記異常判定回路の前記異常検出用電圧に係る前記部分回路に対して前記初期化動作を行うことを特徴とする請求項２または３に記載の位相同期回路。
【請求項５】
前記異常復帰回路が、前記暴走前状態であると判定した場合に、前記電圧制御発振回路及び前記帰還回路を初期化することを特徴とする請求項１〜３の何れか１項に記載の位相同期回路。
【請求項６】
前記異常復帰回路が、前記暴走前状態であると判定した場合に、前記位相同期回路を構成する部分回路毎に、外部入力された初期化設定信号に基づき、初期化を行うか否かを設定可能に構成されていることを特徴とする請求項１〜３の何れか１項に記載の位相同期回路。
【請求項７】
前記発振制御回路が、前記外部クロック信号と前記帰還クロック信号の位相差に応じた電圧の位相差検出信号を出力する位相比較器と、チャージポンプと、前記位相差検出信号の高周波成分を除去して発振制御信号を出力するローパスフィルタと、を備えて構成され、
前記位相比較器の出力ノードと前記電圧制御発振回路の入力ノードの間の所定ノードの電圧、及び、発振制御のための前記電圧制御発振回路のアナログ内部電圧を異常検出用電圧とすることを特徴とする請求項１〜６の何れか１項に記載の位相同期回路。
【請求項８】
前記異常判定回路が、
複数の抵抗素子を用い、所定の正電圧を分圧して前記第１判定電圧及び前記第２判定電圧を生成する分圧回路と、
前記第１判定電圧と前記異常検出用電圧を比較する第１比較回路と、
前記第２判定電圧と前記異常検出用電圧を比較する第２比較回路と、
前記第１比較回路の出力信号と前記第２判定信号の出力信号を用い、前記異常状態を示す異常状態検出信号を生成する異常状態検出信号生成回路と、を備えることを特徴とする請求項１〜７の何れか１項に記載の位相同期回路。
【請求項９】
前記異常判定回路が、外部入力された判定電圧設定信号に基づいて、前記第１判定電圧または前記第２判定電圧を設定可能に構成されていることを特徴とする請求項１〜７の何れか１項に記載の位相同期回路。
【請求項１０】
前記異常判定回路が、
複数の可変抵抗素子を用い、所定の正電圧を分圧して前記第１判定電圧及び前記第２判定電圧を生成する分圧回路と、
前記第１判定電圧と前記異常検出用電圧を比較する第１比較回路と、
前記第２判定電圧と前記異常検出用電圧を比較する第２比較回路と、
前記第１比較回路の出力信号と前記第２判定信号の出力信号を用い、前記異常状態を示す異常状態検出信号を生成する異常状態検出信号生成回路と、
前記判定電圧設定信号に基づいて、前記可変抵抗素子夫々の抵抗値を設定する抵抗値設定回路と、を備えることを特徴とする請求項９に記載の位相同期回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１０−１２４１０３（Ｐ２０１０−１２４１０３Ａ）
【公開日】平成２２年６月３日（２０１０．６．３）
【国際特許分類】
【出願番号】特願２００８−２９４３５１（Ｐ２００８−２９４３５１）
【出願日】平成２０年１１月１８日（２００８．１１．１８）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
【公開日】平成２２年６月３日（２０１０．６．３）
【国際特許分類】
【出願日】平成２０年１１月１８日（２００８．１１．１８）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
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