低減したクランプ電圧を有するESD保護デバイス
【課題】寄生容量に悪影響を与えることなく、より低いクランプ電圧が達成できるESD保護回路を提供する。
【解決手段】ESD保護回路は、第1および第2端子(T1,T2)の間にある主要なESD電流伝導経路において、複数のバイポーラトランジスタ、即ち、複数のESD電流伝導トランジスタ(q1,q2,q4)を備え、ESD電流伝導トランジスタの少なくとも1つ(q1)と並列に接続され、ESDイベントの発生時に、ESD電流伝導トランジスタの1つ又はそれ以上(q2)に駆動電流(Ib2)を伝導するために設けられた少なくとも1つの駆動トランジスタ(q3)をさらに備える。
【解決手段】ESD保護回路は、第1および第2端子(T1,T2)の間にある主要なESD電流伝導経路において、複数のバイポーラトランジスタ、即ち、複数のESD電流伝導トランジスタ(q1,q2,q4)を備え、ESD電流伝導トランジスタの少なくとも1つ(q1)と並列に接続され、ESDイベントの発生時に、ESD電流伝導トランジスタの1つ又はそれ以上(q2)に駆動電流(Ib2)を伝導するために設けられた少なくとも1つの駆動トランジスタ(q3)をさらに備える。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、ESD保護回路に関し、特に、集積電子回路のためのオンチップESD保護回路に関する。この回路は、ESDダイオードまたはESDパワークランプ(clamp)として使用可能である。
【背景技術】
【0002】
複数の順方向バイアス・ダイオードが、ダイオード容量の直列接続の低い寄生容量の観点で、静電気放電(ESD)保護回路として直列に積層できることが広く知られている。
【0003】
BiCMOS技術において、このダイオード直列接続は、バイポーラトランジスタを用いて実装でき、これは低い漏れ電流をもたらす。しかしながら、直列接続したN個のトランジスタでは、各バイポーラトランジスタのベース−エミッタ接合はダイオードとして用いられ、ダイオード鎖の間のクランプ電圧は、ベース−エミッタ接合のビルトイン接合電圧Vbe(on)のN倍に増加する。発展したテクノロジー(例えば、130nm SiGe BiCMOS)では、このクランプ電圧 N×Vbe(on)は、高すぎる。理由は、このダイオード鎖によって保護される回路において、バイポーラトランジスタの低いコレクタ−エミッタ間絶縁破壊電圧、およびMOSFETのゲート絶縁体の可能性のある低い酸化物絶縁破壊のためである。
【発明の概要】
【発明が解決しようとする課題】
【0004】
(発明の開示)
本発明の目的は、寄生容量に悪影響を与えることなく、より低いクランプ電圧が達成できるESD保護回路を提供することである。
【課題を解決するための手段】
【0005】
本発明によれば、上記目的は、第1の請求項の技術的特徴を有するESD保護回路を用いて達成される。
【0006】
さらに、本発明のESD保護回路は、第1端子と第2端子との間の主要なESD電流伝導経路において、複数のバイポーラ接合トランジスタ、即ち、複数の、特に、少なくとも3つのESD電流伝導トランジスタを備え、さらに、ESDイベントの発生時、ESD電流伝導トランジスタ、特に、下流側ESD電流伝導トランジスタの少なくとも2つのベースに駆動電流を伝導するために設けられた少なくとも1つの駆動トランジスタを有する駆動回路を備える。
【0007】
ここで用いたように、「上流」および「下流」は、ESD電流の流れ方向にある流れ経路の順序を規定する。
【0008】
ESDイベントが、回路の第1端子と第2端子の間に発生(またはシミュレーション)した場合、駆動トランジスタは、駆動電流を、これと接続されたESD電流伝導トランジスタのベースに供給する。これは、これらのESD電流伝導トランジスタを起動し、ESD電流IESDがこれらのコレクタ−エミッタ接合を通過することができる。用語「ESD電流伝導トランジスタ」とは、これらのトランジスタは、ESD電流を持続できるように適合していることを意味する。特に、これらのトランジスタは、ESD電流を伝導するように適合しているとともに、飽和状態で、これらのオン抵抗が低い。
【0009】
主要なESD電流伝導経路におけるバイポーラ接合トランジスタ(即ち、これらは少なくとも1つの駆動トランジスタと接続される)のベース電流は、ESD電流IESDの一部に過ぎないため、各駆動トランジスタのベース−エミッタ電圧は、全てのESD電流IESDを伝導するESD電流伝導トランジスタのベース−エミッタ電圧よりかなり小さい。駆動トランジスタのベース−エミッタ電流経路は、1つ又はそれ以上のESD電流伝導トランジスタについて並列であるため、端子間の合計電圧は著しく低減できる。
【0010】
さらに、本発明に係る回路の容量は、ダイオード列(string)として同じ合計回路面積を持つ回路であっても、従来のダイオード列と比べて低くなるとともに、本発明の回路のESDストレスレベル(例えば、TLP故障電流レベル)は、ダイオード列の場合とほぼ同じである。ESD保護のより低い容量は、RFデバイスにおいてとても有利であることは、当業者にとって明らかである。
【0011】
提案した構造をパワークランプとして用いた場合、基板漏れ電流が全体漏れ電流の主要な部分であり、その漏れ電流は低くなる。電圧の関数である漏れ電流は、より急峻なカーブを示す。この結果、クランプ電圧より低い同じ絶対電圧で、より低い漏れ電流を持つデバイスが得られる。
【0012】
本発明に係るESD保護回路の一実施形態において、複数のESD電流伝導トランジスタは、ベースおよび、第1端子と接続されたコレクタを有する第1バイポーラ接合トランジスタと、第1バイポーラ接合トランジスタのエミッタと接続されたコレクタを有する第2バイポーラ接合トランジスタとを備え、駆動トランジスタ群は、ベース、第1端子と接続されたコレクタおよび、第2バイポーラ接合トランジスタのベースと接続されたエミッタを有する第3バイポーラ接合トランジスタを備える。
【0013】
本発明に係るESD保護回路の一実施形態において、複数のESD電流伝導トランジスタは、第2バイポーラ接合トランジスタのエミッタと接続されたコレクタを有する第4バイポーラ接合トランジスタをさらに備え、駆動トランジスタ群は、第5および第6バイポーラ接合トランジスタをさらに備え、第5バイポーラ接合トランジスタは、ベースおよび、第1端子と接続されたコレクタを有し、そして第6バイポーラ接合トランジスタのベースと接続されたエミッタを有し、第6バイポーラ接合トランジスタのコレクタは、第3バイポーラ接合トランジスタのエミッタと接続され、第6バイポーラ接合トランジスタのエミッタは、第4バイポーラ接合トランジスタのベースと接続される。
【0014】
本発明に係る実施形態において、ESD電流伝導トランジスタは、ESD電流IESDを伝導するようなサイズであり、一方、駆動トランジスタは、駆動電流のみを伝導するようなサイズであり、即ち、駆動トランジスタは、ESD電流伝導トランジスタよりかなり小型にでき、例えば、半分の面積またはそれより小型にできる。本発明の回路における駆動トランジスタは、ESD電流伝導トランジスタのベース電流を配給する必要があるだけであり、全てのESD電流IESDを持続可能であることは必要でない。これらは、主要なESD電流伝導経路の一部について並列であるためである。サイズの減少は、駆動トランジスタの容量も減少させるが、持続可能な電流および後続のESDレベルでの低下とともに、ベース−エミッタ電圧を僅かに増加させる。こうして当業者は、より低い容量に対して、より低いクランプ電圧とより高いESD保護レベルとの間で適切なトレードオフ(trade-off)を見つけることができる。
【0015】
本発明に係る好ましい実施形態において、回路は、第1端子と接続された上流側の行を備え、この行においてバイポーラ接合トランジスタ(ESD電流伝導トランジスタまたは駆動トランジスタ)は、漏れ電流を制限するためのダイオードとして構成される。
【0016】
本発明のESD保護回路は、入力/出力端子と、電子回路の電源電圧端子との間にあるESDダブルダイオードの1つとして使用できる。この用途では、低い容量、低いクランプ電圧、高いESD堅牢性(robustness)を備えたESDデバイスが好ましく、本発明のESD保護回路を用いて達成可能である。
【0017】
本発明のESD保護回路はまた、保護を必要とする電子回路の電源電圧端子(VDD,VSS)間のESDパワークランプとして使用できる。この用途では、低い漏れ電流および高い持続可能なESDレベルが好ましく、本発明のESD保護回路を用いて達成可能である。
【0018】
本発明に係る代替の実施形態では、ここで説明した全ての実施形態の代替案として、第1ESD電流伝導トランジスタ、即ち、その上流側の行における1つは、ベースおよびコレクタは同じ端子に接続され、それはダイオードとして構成され、実際のダイオード、即ち、簡単なpn接合と置換できる。従って、本発明はまた、主要なESD電流伝導経路において、このダイオード、そして、1つ又はそれ以上のESD電流伝導バイポーラ接合トランジスタを有し、そして、駆動電流をESD電流伝導バイポーラ接合トランジスタの1つ又はそれ以上のベースに供給するための、並列接続の少なくとも1つの駆動バイポーラ接合トランジスタを有するESD保護回路を網羅する。
【図面の簡単な説明】
【0019】
本発明は、下記の説明および添付図面を用いてさらに明らかになるであろう。
【0020】
【図1】入力または出力、グランドおよび電源のレールを備えた典型的なESD保護構成を示す。
【図2】先行技術で知られている、ダイオードとして構成された2つのバイポーラ接合トランジスタを備えた従来のダイオード列を示す。
【図3】3個のトランジスタを備えたESD回路の比較例を示す。
【図4】6個のトランジスタを備えた、本発明に係るESD回路の一実施形態を示す。
【図5】従来のダイオード列および本発明に係る回路の好ましい実施形態のクランプ電圧のグラフを示す。
【図6】2個のダイオードを備えた従来のダイオード列の一例を示すもので、数字は各ダイオードの相対面積を示す。
【図7】図3の回路の一例を示すもので、数字は各トランジスタの相対面積を示す。この回路の全体面積は、図6のものと等しい。
【図8】3個のダイオードを備えた従来のダイオード列の一例を示すもので、数字は各ダイオードの相対面積を示す。
【図9】図4の回路の一例を示すもので、数字は各トランジスタの相対面積を示す。この回路の全体面積は、図8のものと等しい。
【図10】図2のダイオード列の等価容量を示す。
【図11】図3の本発明の回路の等価容量を示す。
【図12】従来のダイオード列の容量と、本発明の回路の好ましい実施形態との間の比較を示す。
【図13】4個のトランジスタを有する、本発明の回路の一実施形態を示す。
【図14】5個のトランジスタを有する、本発明の回路の他の実施形態を示す。
【図15】図9、図13、図14の回路のクランプ電圧および容量を比較したグラフを示す。
【図16】10個のトランジスタからなる、本発明の回路の第3の好ましい実施形態を示す。
【図17】従来のダイオード列および本発明の回路の好ましい実施形態の2段および4段バージョンについて、測定した非基板漏れ電流を示す。
【発明を実施するための形態】
【0021】
本発明は、特定の実施形態に関して一定の図面を参照しながら説明しているが、本発明はこれによって限定されず、請求項によってのみ限定される。ここで記載した図面は、概略的に過ぎず、限定的なものでない。図面において、幾つかの要素のサイズは強調していることがあり、説明目的のため、スケールどおりに描いていない。寸法および相対寸法は、本発明の実際の実施品と必ずしも対応していない。
【0022】
さらに、説明および請求項での用語「第1」「第2」「第3」などは、類似の要素を区別するために使用しており、必ずしも連続的または時間的な順番を記述するためではない。この用語は、適切な状況下で交換可能であり、本発明の実施形態は、ここで説明したり図示したものとは別の順番で動作可能である。
【0023】
さらに、説明および請求項での用語「上(top)」、「下(bottom)」、「の上に(over)」、「の下に(under)」等は、説明目的で使用しており、必ずしも相対的な位置を記述するためのものでない。こうして用いた用語は、適切な状況下で交換可能であって、ここで説明した本発明の実施形態がここで説明または図示した以外の他の向きで動作可能である。
【0024】
用語「備える、含む(comprising)」は、それ以降に列挙された手段に限定されるものと解釈すべきでなく、他の要素またはステップを除外していない。記述した特徴、整数、ステップまたは構成要素の存在を、参照したように特定するように解釈する必要があるが、1つ又はそれ以上の他の特徴、整数、ステップまたは構成要素、あるいはこれらのグループの存在または追加を除外していない。こうして表現「手段A,Bを備えるデバイス」の範囲は、構成要素A,Bのみから成るデバイスに限定すべきでない。それは、本発明に関して、デバイスの関連した構成要素だけがA,Bであることを意味する。
【0025】
下記の説明は、本発明の実施形態に係るESD保護回路、特に、250nm超のSiGe BiCMOS技術で実装される集積RFデバイスのためのオンチップESD保護回路に関する。この技術では、コレクタ−エミッタ間絶縁破壊電圧は比較的低いためである。しかし、ESD保護回路は、バイポーラトランジスタを備えた他の技術にも使用することができる。
【0026】
図1は、電子デバイスの入力または出力、及び/又は、グランドおよび電源のレールを保護するための概略的なESD保護構成を示す。それは「ESDダイオード」を有し、I/O端子IO1,IO2と電源電圧端子VDD,VSSとの間のESD保護として、反転モード(即ち、非導電モード)のダイオードを示す。
【0027】
より低いクランプ電圧を持つESD保護回路を必要とするRF応用では、伝統的には、多数(例えば、2個、3個、4個又はそれ以上)のダイオードが直列接続された、逆バイアスのダイオード列(string)を用いている。ダイオードの代わりに、図2に示すように、コレクタおよびエミッタを接続することによってダイオードとして構成されたバイポーラ接合トランジスタ(BJT)が使用できる。積み重ねたダイオード(またはダイオードとして構成されたトランジスタ)の個数Nを増加させることによって、回路のクランプ電圧をVbe(on)のステップで増加させることができる。Vbe(on)の値は、技術に依存しており、例えば、130nm BiCMOS技術では0.85〜0.90Vの範囲の値になる。しかしながら、このダイオード列は、ある一定の容量を有し、これは高周波回路ではできる限り低くすべきである。容量を低下させることは、個数Nを増加させることによって達成できるが、クランプ電圧も、個数Nとともに直線的に増加するという不具合がある。
【0028】
図3は、2個のダイオードを備えた従来のダイオード列(図2)の代替として、3個のトランジスタからなるESD回路の比較例を示す。ESD保護回路は、第1、第2および第3のバイポーラ接合トランジスタq1,q2,q3からなり、第1および第2トランジスタq1,q2は、主要なESD電流経路を形成するために、第1および第2端子T1,T2の間に直列接続され、第1トランジスタq1のコレクタは第1端子T1に接続され、第1トランジスタq1のエミッタは第2トランジスタq2のコレクタに接続され、第2トランジスタq2のエミッタは第2端子T2に接続されている。上流側の列にあるトランジスタ、この場合、第1および第3トランジスタq1,q3は、コレクタおよびベースが第1端子T1に接続され、ESD保護回路の基板漏れ電流を制限するダイオードとして機能する。第3トランジスタq3のエミッタは、第3トランジスタq3のベース電流Ib2を提供するための第1駆動接続dr1を経由して第2トランジスタq2のベースに接続される。第2トランジスタq2は、端子T1,T2の間のスイッチとして機能し、第3トランジスタq3は、このスイッチを制御するための駆動回路を形成する。
【0029】
スイッチ(第2トランジスタ)q2のためのベース電流は、q1,q2によって形成された主要なESD経路に対して並列に配置された、ダイオード構成の第3トランジスタq3によって提供される。このベース電流は、典型的にはESD電流IESDより1桁小さいため(周知の係数βFだけ)、第3トランジスタq3のベース−エミッタ間電圧Vbe3は低くなり、2個のダイオードを備えた従来のダイオード列(図2)と比較して、端子T1,T2の間の全体クランプ電圧も低くなる。
【0030】
主要なESD電流経路にあるトランジスタq1,q2は積み重ねられ、即ち、トランジスタq1のエミッタは、次のトランジスタq2のコレクタと接続される。このことは、低い寄生容量をもたらし、高周波回路にとって有益である。こうしてESD回路が、ダイオード列の利点(低い容量)とともに、より低いクランプ電圧で生成される。
【0031】
本発明の実施形態のESD保護回路は、いずれの抵抗またはキャパシタの必要なしで(寄生抵抗または寄生キャパシタは別として)、トランジスタだけで構成できることに留意する。これは、抵抗およびキャパシタを用いたESDデバイス(典型的には高い値を持つ)と比較して、より小型なレイアウト面積をもたらす。
【0032】
図3の回路を2個のダイオードを備えた従来のダイオード列(図2)と比較すると、下流側のトランジスタq2は、ダイオードとしてではなく、通常のトランジスタ(βFは大きな値を持つ)として用いられていることが判る。このバイポーラトランジスタq2のベースに電流を投入するために、主要なESD経路に対して並列であり、ダイオードとして用いられる他のバイポーラトランジスタq3が使用される。このダイオードを通過する電流が主要なESD経路を通過するESD電流IESDより小さいため、2個のダイオードを備えた回路と比べて、その電圧Vbも減少し、回路の全体クランプ電圧も減少する。
【0033】
より低いクランプ電圧についての定量的な説明が、Ebers−Moll(エバース・モル)の式を用いて与えられる。図2を参照して、従来の先行技術であるダイオード列を通過するESD電流Iは、両方のq1a,q2aのエミッタ電流と等しく、下記の式によって与えられる。
【0034】
【数1】
【0035】
図3の回路では、ESD電流Iは、おおよそトランジスタq2のコレクタ電流である。
【0036】
【数2】
【0037】
同じESD電流Iでは、トランジスタq2a,q2のベース−エミッタ電圧は、ほぼ同じになる。クランプ電圧の差は、下記の式と等しい。
【0038】
【数3】
【0039】
図5は、従来のダイオード列のクランプ電圧と図3の回路のクランプ電圧を比較したグラフを示す。シミュレーションおよび測定の両方をプロットしており、良好な一致を示している。このグラフから、図3の「2段」回路のクランプ電圧は約1.50Vであり、一方、図2の2段ダイオード列のクランプ電圧は約1.70Vであることが判る。この効果は、3段または4段を備えた本発明に関する回路でより顕著になり、このことはさらに後述する。
【0040】
図4は、「3段」ダイオード列に対応した本発明の回路の好ましい一実施形態を示す。図4の回路は、6個のバイポーラ接合トランジスタを備える。上流側の行におけるトランジスタ、即ち、第1、第3および第5のトランジスタq1,q3,q5は、基板漏れ電流を制限するためのダイオードとして構成される。第1、第2および第4のトランジスタq1,q2,q4は積み重ねられ、主要なESD電流経路を形成しており、第2および第4トランジスタq2,q4は、直列接続の2つのスイッチとして機能する。これらのスイッチは、主要なESD電流経路の一部ではない「ダイオード」q3,q5によって直接にまたは間接に制御される。特に、第2トランジスタq2によって形成されたスイッチは、ダイオードとして構成された第3トランジスタq3によって第1駆動接続dr1を経由して(直接に)制御され、一方、第4トランジスタq4によって形成されたスイッチは、ダイオードとして構成された第5トランジスタq5によって第2駆動接続dr2aを経由して(間接に)制御される。第5トランジスタq5によって供給される電流は、第6トランジスタq6によってさらに減少し、これは第3駆動接続dr2bを経由して第4トランジスタq4をオン/オフする。
2段回路でのクランプ電圧の差についての同様な式が、N段回路について導出できる。
【0041】
【数4】
【0042】
図5のグラフから、図4の「3段」回路のクランプ電圧は約2.0Vであり、一方、3段ダイオード列のクランプ電圧は約2.5Vであることが判る。これは、増加する段数とともにクランプ電圧の差を説明している。4段(図16)では、本発明の回路のクランプ電圧は、もはや従来の3段ダイオード列のものより低い。
【0043】
図8と図9は、この比較に用いたダイオードおよびトランジスタの相対面積を示す。しかし、これらの相対面積は一例に過ぎず、当業者は他の相対的なサイズを使用してもよい。この例では、トランジスタの各水平行の合計面積は、等しく選択され(1+2+6=3+6=9)、ダイオード列および本発明の本実施形態の回路の合計面積は等しい。
【0044】
図7と図9において、同じESD電流IESDが両方を通過するにも拘わらず、第1トランジスタq1のサイズは第2トランジスタq2のサイズより小さいことに留意する。これは、回路の挙動に対して負の影響を有していない。初期のESD電流ピークの際、電流のかなりの部分がトランジスタq3およびq2のベース−エミッタ接合を通過するからである。
【0045】
本発明に係る回路の容量が通常のダイオード列のものより低くできる理由を理解するために、図2と図3の回路の等価容量をそれぞれ示す図10と図11について検討する。基板に対する容量は考慮しない。キャパシタCCB(q2)は、典型的にはCBE(q1)と比べて極めて小さいため、図11での回路の全体容量は、キャパシタCBE(q3),CBE(q2)の直列構成で近似できる。トランジスタq3は、q2(かなり小さな電流を伝導する)よりかなり小さくできるため(例えば、2.0または3.0倍小さく)、その容量が小さく、その直列接続は従来のダイオード列のものより小さい容量を有する。
【0046】
図12は、2段回路および3段回路について図8〜図11に示した相対面積を用いて、従来のダイオード列のシミュレーションを行った容量と、本発明の回路の好ましい実施形態との間の比較を示す。このグラフから、本発明の一実施形態の回路(図7)での32fFと比較して、2段ダイオード列(図6)の容量は約41fFであることが判る。「3段」ダイオード列(図8)の得られた(シミュレーションによる)容量は約30fFであり、これは本発明の一実施形態の「3段」回路(図9)での約22fFに減少する。容量を低下させることは、周波数及び/又はバンド幅を増加させることが可能になり、RF応用では最も重要な事項になる。
【0047】
図5と図12の組合せが、本発明の回路は容量およびクランプ電圧を同時に低減できることを示している。より低い容量を持つ従来のダイオード列が必要である場合、「段数」を追加する必要がある。しかし、クランプ電圧は、直線的に増加する。本発明の回路に段数を追加した場合、容量は低くなるが、クランプ電圧はほぼ直線的に増加する。これは極めて有利である。
【0048】
本発明の回路の好ましい実施形態(図3、図4、図16)の「段数」が、並列トランジスタ(水平に)の数、または積み重ねトランジスタ(垂直に)の数として見ることができることに留意する。しかし、本発明はこれらの好ましい実施形態に限定されない。幾つかの変形が可能である。
【0049】
図13は、本発明の回路の一実施形態を示しており、4個のトランジスタを有し、ここでは「第1変形例」と称する。構造的には、3個のトランジスタを備えた第1の好ましい実施形態(図3)の変形例として見ることができ、第4トランジスタq4を追加しており、あるいは、6個のトランジスタを備えた第2の好ましい実施形態(図4)の変形例として見ることができ、第5および第6トランジスタq5,q6を除去している。この回路の動作は、図3のものと極めて類似しているが、主要なESD電流経路において1つのスイッチの代わりに、直列接続された2つのスイッチq2,q4が存在する。両方のスイッチは、ESD電流IESDが端子T1,T2の間に流れるようにするには、閉じる必要がある。第3トランジスタq3は、両方のスイッチq2,q4を制御するように構成される。
【0050】
図15は、「第1変形例」の回路(図13)のクランプ電圧および容量を、本発明の回路の第1の好ましい実施形態(図3)と比較したグラフを示すもので、図9の相対的なトランジスタのサイズであって、異なる回路面積を持つことを想定している。予想できるように、特別なコレクタ−エミッタ飽和電圧のために、クランプ電圧は増加し、容量も増加している。
【0051】
図14は、本発明の回路の他の実施形態を示しており、5個のトランジスタを有し、ここでは「第2変形例」と称する。第5トランジスタq5は、漏れ電流を制限するためのダイオードとして構成され、そのエミッタは、ESDイベントの際、スイッチq4を閉じるためのベース電流を提供するために、第4トランジスタq4のベースに接続される。
【0052】
図16は、本発明の回路の第3の好ましい実施形態を示しており、4つの段数を有する。それは10個のトランジスタq1〜q10を備える。この回路は、4個のダイオード、即ち、4つの段数を備えた従来のダイオード列についての代替案として提案される。図5のグラフは、この回路のクランプ電圧は、4段ダイオード列のものより約0.9V小さいことを示している。図12は、その容量は、同じ面積を持つ回路の場合、4段ダイオード列のものより約25%小さいことを示している。
【0053】
図17は、従来のダイオード列および本発明の回路の好ましい実施形態の2段および4段バージョンについて、測定した非基板漏れ電流を示す。2段ダイオード列および4段ダイオード列での個別のダイオードの面積は同じと仮定している。比較のため、本発明の実施形態の全体回路面積は、対応するダイオード列のものと同じであるが、4段の回路は2段の回路より2倍大きい。
【0054】
本発明の回路は、パワークランプとしても使用できる。パワークランプにとって主要な要求の1つは、低い漏れ電流とともに、小さなシリコン面積で、高いESDレベルを持続する可能性である。バイポーラトランジスタは、これらの順方向能動エリア(接合の絶縁破壊が生じない)で用いられるため、この最後の要求は満たされる。デバイスの漏れ電流は、基板漏れ電流と非基板漏れ電流に分割できる。基板漏れ電流は、アノードに接続されたトランジスタによって決定される。これらはコレクタに接続されたベースを有するため、基板に対する寄生pnpトランジスタのベース−エミッタ電圧はゼロである。こうして本発明の回路は、BiCMOSプロセスでの通常のダイオード列と同じ低い基板漏れ電流を有する。非基板漏れ電流は、図17において印加電圧に対してプロットしている。これは、デバイスがオンになる前に、漏れ電流は、ダイオード列と比べて本発明の回路ではかなり低いことを示している。4段バージョンでは、これはほぼ1桁小さい。これらの理由により(低い基板電流および低い固有の漏れ電流)、提案したESD保護回路は良好なパワークランプを製作する。
【0055】
本発明の回路は、通常のダイオード列と同様なレベルのESDストレスを持続することが可能であることを示すために、(表1)は、伝送ラインパルス(TLP)および人体モデル(HBM)検査の両方についての結果を示す。(表1)は、従来のダイオード列および本発明の回路について、同様なESDレベルが得られることを示している。
【0056】
【表1】
【0057】
上述したバイポーラトランジスタ回路は、ESDイベントに対して入力ノードを保護するためのESD保護デバイスとして使用でき、あるいは、パワークランプとして使用できる。後者の場合、ESD回路は、電源ラインVDDとグランドGNDの間に挿入される。この場合、段数は、電源電圧より充分に高いクランプ電圧を得るのに充分に高くなるように選択される。サイズは、必要なESD保護レベルに従って選択されることになる。
【技術分野】
【0001】
本発明は、ESD保護回路に関し、特に、集積電子回路のためのオンチップESD保護回路に関する。この回路は、ESDダイオードまたはESDパワークランプ(clamp)として使用可能である。
【背景技術】
【0002】
複数の順方向バイアス・ダイオードが、ダイオード容量の直列接続の低い寄生容量の観点で、静電気放電(ESD)保護回路として直列に積層できることが広く知られている。
【0003】
BiCMOS技術において、このダイオード直列接続は、バイポーラトランジスタを用いて実装でき、これは低い漏れ電流をもたらす。しかしながら、直列接続したN個のトランジスタでは、各バイポーラトランジスタのベース−エミッタ接合はダイオードとして用いられ、ダイオード鎖の間のクランプ電圧は、ベース−エミッタ接合のビルトイン接合電圧Vbe(on)のN倍に増加する。発展したテクノロジー(例えば、130nm SiGe BiCMOS)では、このクランプ電圧 N×Vbe(on)は、高すぎる。理由は、このダイオード鎖によって保護される回路において、バイポーラトランジスタの低いコレクタ−エミッタ間絶縁破壊電圧、およびMOSFETのゲート絶縁体の可能性のある低い酸化物絶縁破壊のためである。
【発明の概要】
【発明が解決しようとする課題】
【0004】
(発明の開示)
本発明の目的は、寄生容量に悪影響を与えることなく、より低いクランプ電圧が達成できるESD保護回路を提供することである。
【課題を解決するための手段】
【0005】
本発明によれば、上記目的は、第1の請求項の技術的特徴を有するESD保護回路を用いて達成される。
【0006】
さらに、本発明のESD保護回路は、第1端子と第2端子との間の主要なESD電流伝導経路において、複数のバイポーラ接合トランジスタ、即ち、複数の、特に、少なくとも3つのESD電流伝導トランジスタを備え、さらに、ESDイベントの発生時、ESD電流伝導トランジスタ、特に、下流側ESD電流伝導トランジスタの少なくとも2つのベースに駆動電流を伝導するために設けられた少なくとも1つの駆動トランジスタを有する駆動回路を備える。
【0007】
ここで用いたように、「上流」および「下流」は、ESD電流の流れ方向にある流れ経路の順序を規定する。
【0008】
ESDイベントが、回路の第1端子と第2端子の間に発生(またはシミュレーション)した場合、駆動トランジスタは、駆動電流を、これと接続されたESD電流伝導トランジスタのベースに供給する。これは、これらのESD電流伝導トランジスタを起動し、ESD電流IESDがこれらのコレクタ−エミッタ接合を通過することができる。用語「ESD電流伝導トランジスタ」とは、これらのトランジスタは、ESD電流を持続できるように適合していることを意味する。特に、これらのトランジスタは、ESD電流を伝導するように適合しているとともに、飽和状態で、これらのオン抵抗が低い。
【0009】
主要なESD電流伝導経路におけるバイポーラ接合トランジスタ(即ち、これらは少なくとも1つの駆動トランジスタと接続される)のベース電流は、ESD電流IESDの一部に過ぎないため、各駆動トランジスタのベース−エミッタ電圧は、全てのESD電流IESDを伝導するESD電流伝導トランジスタのベース−エミッタ電圧よりかなり小さい。駆動トランジスタのベース−エミッタ電流経路は、1つ又はそれ以上のESD電流伝導トランジスタについて並列であるため、端子間の合計電圧は著しく低減できる。
【0010】
さらに、本発明に係る回路の容量は、ダイオード列(string)として同じ合計回路面積を持つ回路であっても、従来のダイオード列と比べて低くなるとともに、本発明の回路のESDストレスレベル(例えば、TLP故障電流レベル)は、ダイオード列の場合とほぼ同じである。ESD保護のより低い容量は、RFデバイスにおいてとても有利であることは、当業者にとって明らかである。
【0011】
提案した構造をパワークランプとして用いた場合、基板漏れ電流が全体漏れ電流の主要な部分であり、その漏れ電流は低くなる。電圧の関数である漏れ電流は、より急峻なカーブを示す。この結果、クランプ電圧より低い同じ絶対電圧で、より低い漏れ電流を持つデバイスが得られる。
【0012】
本発明に係るESD保護回路の一実施形態において、複数のESD電流伝導トランジスタは、ベースおよび、第1端子と接続されたコレクタを有する第1バイポーラ接合トランジスタと、第1バイポーラ接合トランジスタのエミッタと接続されたコレクタを有する第2バイポーラ接合トランジスタとを備え、駆動トランジスタ群は、ベース、第1端子と接続されたコレクタおよび、第2バイポーラ接合トランジスタのベースと接続されたエミッタを有する第3バイポーラ接合トランジスタを備える。
【0013】
本発明に係るESD保護回路の一実施形態において、複数のESD電流伝導トランジスタは、第2バイポーラ接合トランジスタのエミッタと接続されたコレクタを有する第4バイポーラ接合トランジスタをさらに備え、駆動トランジスタ群は、第5および第6バイポーラ接合トランジスタをさらに備え、第5バイポーラ接合トランジスタは、ベースおよび、第1端子と接続されたコレクタを有し、そして第6バイポーラ接合トランジスタのベースと接続されたエミッタを有し、第6バイポーラ接合トランジスタのコレクタは、第3バイポーラ接合トランジスタのエミッタと接続され、第6バイポーラ接合トランジスタのエミッタは、第4バイポーラ接合トランジスタのベースと接続される。
【0014】
本発明に係る実施形態において、ESD電流伝導トランジスタは、ESD電流IESDを伝導するようなサイズであり、一方、駆動トランジスタは、駆動電流のみを伝導するようなサイズであり、即ち、駆動トランジスタは、ESD電流伝導トランジスタよりかなり小型にでき、例えば、半分の面積またはそれより小型にできる。本発明の回路における駆動トランジスタは、ESD電流伝導トランジスタのベース電流を配給する必要があるだけであり、全てのESD電流IESDを持続可能であることは必要でない。これらは、主要なESD電流伝導経路の一部について並列であるためである。サイズの減少は、駆動トランジスタの容量も減少させるが、持続可能な電流および後続のESDレベルでの低下とともに、ベース−エミッタ電圧を僅かに増加させる。こうして当業者は、より低い容量に対して、より低いクランプ電圧とより高いESD保護レベルとの間で適切なトレードオフ(trade-off)を見つけることができる。
【0015】
本発明に係る好ましい実施形態において、回路は、第1端子と接続された上流側の行を備え、この行においてバイポーラ接合トランジスタ(ESD電流伝導トランジスタまたは駆動トランジスタ)は、漏れ電流を制限するためのダイオードとして構成される。
【0016】
本発明のESD保護回路は、入力/出力端子と、電子回路の電源電圧端子との間にあるESDダブルダイオードの1つとして使用できる。この用途では、低い容量、低いクランプ電圧、高いESD堅牢性(robustness)を備えたESDデバイスが好ましく、本発明のESD保護回路を用いて達成可能である。
【0017】
本発明のESD保護回路はまた、保護を必要とする電子回路の電源電圧端子(VDD,VSS)間のESDパワークランプとして使用できる。この用途では、低い漏れ電流および高い持続可能なESDレベルが好ましく、本発明のESD保護回路を用いて達成可能である。
【0018】
本発明に係る代替の実施形態では、ここで説明した全ての実施形態の代替案として、第1ESD電流伝導トランジスタ、即ち、その上流側の行における1つは、ベースおよびコレクタは同じ端子に接続され、それはダイオードとして構成され、実際のダイオード、即ち、簡単なpn接合と置換できる。従って、本発明はまた、主要なESD電流伝導経路において、このダイオード、そして、1つ又はそれ以上のESD電流伝導バイポーラ接合トランジスタを有し、そして、駆動電流をESD電流伝導バイポーラ接合トランジスタの1つ又はそれ以上のベースに供給するための、並列接続の少なくとも1つの駆動バイポーラ接合トランジスタを有するESD保護回路を網羅する。
【図面の簡単な説明】
【0019】
本発明は、下記の説明および添付図面を用いてさらに明らかになるであろう。
【0020】
【図1】入力または出力、グランドおよび電源のレールを備えた典型的なESD保護構成を示す。
【図2】先行技術で知られている、ダイオードとして構成された2つのバイポーラ接合トランジスタを備えた従来のダイオード列を示す。
【図3】3個のトランジスタを備えたESD回路の比較例を示す。
【図4】6個のトランジスタを備えた、本発明に係るESD回路の一実施形態を示す。
【図5】従来のダイオード列および本発明に係る回路の好ましい実施形態のクランプ電圧のグラフを示す。
【図6】2個のダイオードを備えた従来のダイオード列の一例を示すもので、数字は各ダイオードの相対面積を示す。
【図7】図3の回路の一例を示すもので、数字は各トランジスタの相対面積を示す。この回路の全体面積は、図6のものと等しい。
【図8】3個のダイオードを備えた従来のダイオード列の一例を示すもので、数字は各ダイオードの相対面積を示す。
【図9】図4の回路の一例を示すもので、数字は各トランジスタの相対面積を示す。この回路の全体面積は、図8のものと等しい。
【図10】図2のダイオード列の等価容量を示す。
【図11】図3の本発明の回路の等価容量を示す。
【図12】従来のダイオード列の容量と、本発明の回路の好ましい実施形態との間の比較を示す。
【図13】4個のトランジスタを有する、本発明の回路の一実施形態を示す。
【図14】5個のトランジスタを有する、本発明の回路の他の実施形態を示す。
【図15】図9、図13、図14の回路のクランプ電圧および容量を比較したグラフを示す。
【図16】10個のトランジスタからなる、本発明の回路の第3の好ましい実施形態を示す。
【図17】従来のダイオード列および本発明の回路の好ましい実施形態の2段および4段バージョンについて、測定した非基板漏れ電流を示す。
【発明を実施するための形態】
【0021】
本発明は、特定の実施形態に関して一定の図面を参照しながら説明しているが、本発明はこれによって限定されず、請求項によってのみ限定される。ここで記載した図面は、概略的に過ぎず、限定的なものでない。図面において、幾つかの要素のサイズは強調していることがあり、説明目的のため、スケールどおりに描いていない。寸法および相対寸法は、本発明の実際の実施品と必ずしも対応していない。
【0022】
さらに、説明および請求項での用語「第1」「第2」「第3」などは、類似の要素を区別するために使用しており、必ずしも連続的または時間的な順番を記述するためではない。この用語は、適切な状況下で交換可能であり、本発明の実施形態は、ここで説明したり図示したものとは別の順番で動作可能である。
【0023】
さらに、説明および請求項での用語「上(top)」、「下(bottom)」、「の上に(over)」、「の下に(under)」等は、説明目的で使用しており、必ずしも相対的な位置を記述するためのものでない。こうして用いた用語は、適切な状況下で交換可能であって、ここで説明した本発明の実施形態がここで説明または図示した以外の他の向きで動作可能である。
【0024】
用語「備える、含む(comprising)」は、それ以降に列挙された手段に限定されるものと解釈すべきでなく、他の要素またはステップを除外していない。記述した特徴、整数、ステップまたは構成要素の存在を、参照したように特定するように解釈する必要があるが、1つ又はそれ以上の他の特徴、整数、ステップまたは構成要素、あるいはこれらのグループの存在または追加を除外していない。こうして表現「手段A,Bを備えるデバイス」の範囲は、構成要素A,Bのみから成るデバイスに限定すべきでない。それは、本発明に関して、デバイスの関連した構成要素だけがA,Bであることを意味する。
【0025】
下記の説明は、本発明の実施形態に係るESD保護回路、特に、250nm超のSiGe BiCMOS技術で実装される集積RFデバイスのためのオンチップESD保護回路に関する。この技術では、コレクタ−エミッタ間絶縁破壊電圧は比較的低いためである。しかし、ESD保護回路は、バイポーラトランジスタを備えた他の技術にも使用することができる。
【0026】
図1は、電子デバイスの入力または出力、及び/又は、グランドおよび電源のレールを保護するための概略的なESD保護構成を示す。それは「ESDダイオード」を有し、I/O端子IO1,IO2と電源電圧端子VDD,VSSとの間のESD保護として、反転モード(即ち、非導電モード)のダイオードを示す。
【0027】
より低いクランプ電圧を持つESD保護回路を必要とするRF応用では、伝統的には、多数(例えば、2個、3個、4個又はそれ以上)のダイオードが直列接続された、逆バイアスのダイオード列(string)を用いている。ダイオードの代わりに、図2に示すように、コレクタおよびエミッタを接続することによってダイオードとして構成されたバイポーラ接合トランジスタ(BJT)が使用できる。積み重ねたダイオード(またはダイオードとして構成されたトランジスタ)の個数Nを増加させることによって、回路のクランプ電圧をVbe(on)のステップで増加させることができる。Vbe(on)の値は、技術に依存しており、例えば、130nm BiCMOS技術では0.85〜0.90Vの範囲の値になる。しかしながら、このダイオード列は、ある一定の容量を有し、これは高周波回路ではできる限り低くすべきである。容量を低下させることは、個数Nを増加させることによって達成できるが、クランプ電圧も、個数Nとともに直線的に増加するという不具合がある。
【0028】
図3は、2個のダイオードを備えた従来のダイオード列(図2)の代替として、3個のトランジスタからなるESD回路の比較例を示す。ESD保護回路は、第1、第2および第3のバイポーラ接合トランジスタq1,q2,q3からなり、第1および第2トランジスタq1,q2は、主要なESD電流経路を形成するために、第1および第2端子T1,T2の間に直列接続され、第1トランジスタq1のコレクタは第1端子T1に接続され、第1トランジスタq1のエミッタは第2トランジスタq2のコレクタに接続され、第2トランジスタq2のエミッタは第2端子T2に接続されている。上流側の列にあるトランジスタ、この場合、第1および第3トランジスタq1,q3は、コレクタおよびベースが第1端子T1に接続され、ESD保護回路の基板漏れ電流を制限するダイオードとして機能する。第3トランジスタq3のエミッタは、第3トランジスタq3のベース電流Ib2を提供するための第1駆動接続dr1を経由して第2トランジスタq2のベースに接続される。第2トランジスタq2は、端子T1,T2の間のスイッチとして機能し、第3トランジスタq3は、このスイッチを制御するための駆動回路を形成する。
【0029】
スイッチ(第2トランジスタ)q2のためのベース電流は、q1,q2によって形成された主要なESD経路に対して並列に配置された、ダイオード構成の第3トランジスタq3によって提供される。このベース電流は、典型的にはESD電流IESDより1桁小さいため(周知の係数βFだけ)、第3トランジスタq3のベース−エミッタ間電圧Vbe3は低くなり、2個のダイオードを備えた従来のダイオード列(図2)と比較して、端子T1,T2の間の全体クランプ電圧も低くなる。
【0030】
主要なESD電流経路にあるトランジスタq1,q2は積み重ねられ、即ち、トランジスタq1のエミッタは、次のトランジスタq2のコレクタと接続される。このことは、低い寄生容量をもたらし、高周波回路にとって有益である。こうしてESD回路が、ダイオード列の利点(低い容量)とともに、より低いクランプ電圧で生成される。
【0031】
本発明の実施形態のESD保護回路は、いずれの抵抗またはキャパシタの必要なしで(寄生抵抗または寄生キャパシタは別として)、トランジスタだけで構成できることに留意する。これは、抵抗およびキャパシタを用いたESDデバイス(典型的には高い値を持つ)と比較して、より小型なレイアウト面積をもたらす。
【0032】
図3の回路を2個のダイオードを備えた従来のダイオード列(図2)と比較すると、下流側のトランジスタq2は、ダイオードとしてではなく、通常のトランジスタ(βFは大きな値を持つ)として用いられていることが判る。このバイポーラトランジスタq2のベースに電流を投入するために、主要なESD経路に対して並列であり、ダイオードとして用いられる他のバイポーラトランジスタq3が使用される。このダイオードを通過する電流が主要なESD経路を通過するESD電流IESDより小さいため、2個のダイオードを備えた回路と比べて、その電圧Vbも減少し、回路の全体クランプ電圧も減少する。
【0033】
より低いクランプ電圧についての定量的な説明が、Ebers−Moll(エバース・モル)の式を用いて与えられる。図2を参照して、従来の先行技術であるダイオード列を通過するESD電流Iは、両方のq1a,q2aのエミッタ電流と等しく、下記の式によって与えられる。
【0034】
【数1】
【0035】
図3の回路では、ESD電流Iは、おおよそトランジスタq2のコレクタ電流である。
【0036】
【数2】
【0037】
同じESD電流Iでは、トランジスタq2a,q2のベース−エミッタ電圧は、ほぼ同じになる。クランプ電圧の差は、下記の式と等しい。
【0038】
【数3】
【0039】
図5は、従来のダイオード列のクランプ電圧と図3の回路のクランプ電圧を比較したグラフを示す。シミュレーションおよび測定の両方をプロットしており、良好な一致を示している。このグラフから、図3の「2段」回路のクランプ電圧は約1.50Vであり、一方、図2の2段ダイオード列のクランプ電圧は約1.70Vであることが判る。この効果は、3段または4段を備えた本発明に関する回路でより顕著になり、このことはさらに後述する。
【0040】
図4は、「3段」ダイオード列に対応した本発明の回路の好ましい一実施形態を示す。図4の回路は、6個のバイポーラ接合トランジスタを備える。上流側の行におけるトランジスタ、即ち、第1、第3および第5のトランジスタq1,q3,q5は、基板漏れ電流を制限するためのダイオードとして構成される。第1、第2および第4のトランジスタq1,q2,q4は積み重ねられ、主要なESD電流経路を形成しており、第2および第4トランジスタq2,q4は、直列接続の2つのスイッチとして機能する。これらのスイッチは、主要なESD電流経路の一部ではない「ダイオード」q3,q5によって直接にまたは間接に制御される。特に、第2トランジスタq2によって形成されたスイッチは、ダイオードとして構成された第3トランジスタq3によって第1駆動接続dr1を経由して(直接に)制御され、一方、第4トランジスタq4によって形成されたスイッチは、ダイオードとして構成された第5トランジスタq5によって第2駆動接続dr2aを経由して(間接に)制御される。第5トランジスタq5によって供給される電流は、第6トランジスタq6によってさらに減少し、これは第3駆動接続dr2bを経由して第4トランジスタq4をオン/オフする。
2段回路でのクランプ電圧の差についての同様な式が、N段回路について導出できる。
【0041】
【数4】
【0042】
図5のグラフから、図4の「3段」回路のクランプ電圧は約2.0Vであり、一方、3段ダイオード列のクランプ電圧は約2.5Vであることが判る。これは、増加する段数とともにクランプ電圧の差を説明している。4段(図16)では、本発明の回路のクランプ電圧は、もはや従来の3段ダイオード列のものより低い。
【0043】
図8と図9は、この比較に用いたダイオードおよびトランジスタの相対面積を示す。しかし、これらの相対面積は一例に過ぎず、当業者は他の相対的なサイズを使用してもよい。この例では、トランジスタの各水平行の合計面積は、等しく選択され(1+2+6=3+6=9)、ダイオード列および本発明の本実施形態の回路の合計面積は等しい。
【0044】
図7と図9において、同じESD電流IESDが両方を通過するにも拘わらず、第1トランジスタq1のサイズは第2トランジスタq2のサイズより小さいことに留意する。これは、回路の挙動に対して負の影響を有していない。初期のESD電流ピークの際、電流のかなりの部分がトランジスタq3およびq2のベース−エミッタ接合を通過するからである。
【0045】
本発明に係る回路の容量が通常のダイオード列のものより低くできる理由を理解するために、図2と図3の回路の等価容量をそれぞれ示す図10と図11について検討する。基板に対する容量は考慮しない。キャパシタCCB(q2)は、典型的にはCBE(q1)と比べて極めて小さいため、図11での回路の全体容量は、キャパシタCBE(q3),CBE(q2)の直列構成で近似できる。トランジスタq3は、q2(かなり小さな電流を伝導する)よりかなり小さくできるため(例えば、2.0または3.0倍小さく)、その容量が小さく、その直列接続は従来のダイオード列のものより小さい容量を有する。
【0046】
図12は、2段回路および3段回路について図8〜図11に示した相対面積を用いて、従来のダイオード列のシミュレーションを行った容量と、本発明の回路の好ましい実施形態との間の比較を示す。このグラフから、本発明の一実施形態の回路(図7)での32fFと比較して、2段ダイオード列(図6)の容量は約41fFであることが判る。「3段」ダイオード列(図8)の得られた(シミュレーションによる)容量は約30fFであり、これは本発明の一実施形態の「3段」回路(図9)での約22fFに減少する。容量を低下させることは、周波数及び/又はバンド幅を増加させることが可能になり、RF応用では最も重要な事項になる。
【0047】
図5と図12の組合せが、本発明の回路は容量およびクランプ電圧を同時に低減できることを示している。より低い容量を持つ従来のダイオード列が必要である場合、「段数」を追加する必要がある。しかし、クランプ電圧は、直線的に増加する。本発明の回路に段数を追加した場合、容量は低くなるが、クランプ電圧はほぼ直線的に増加する。これは極めて有利である。
【0048】
本発明の回路の好ましい実施形態(図3、図4、図16)の「段数」が、並列トランジスタ(水平に)の数、または積み重ねトランジスタ(垂直に)の数として見ることができることに留意する。しかし、本発明はこれらの好ましい実施形態に限定されない。幾つかの変形が可能である。
【0049】
図13は、本発明の回路の一実施形態を示しており、4個のトランジスタを有し、ここでは「第1変形例」と称する。構造的には、3個のトランジスタを備えた第1の好ましい実施形態(図3)の変形例として見ることができ、第4トランジスタq4を追加しており、あるいは、6個のトランジスタを備えた第2の好ましい実施形態(図4)の変形例として見ることができ、第5および第6トランジスタq5,q6を除去している。この回路の動作は、図3のものと極めて類似しているが、主要なESD電流経路において1つのスイッチの代わりに、直列接続された2つのスイッチq2,q4が存在する。両方のスイッチは、ESD電流IESDが端子T1,T2の間に流れるようにするには、閉じる必要がある。第3トランジスタq3は、両方のスイッチq2,q4を制御するように構成される。
【0050】
図15は、「第1変形例」の回路(図13)のクランプ電圧および容量を、本発明の回路の第1の好ましい実施形態(図3)と比較したグラフを示すもので、図9の相対的なトランジスタのサイズであって、異なる回路面積を持つことを想定している。予想できるように、特別なコレクタ−エミッタ飽和電圧のために、クランプ電圧は増加し、容量も増加している。
【0051】
図14は、本発明の回路の他の実施形態を示しており、5個のトランジスタを有し、ここでは「第2変形例」と称する。第5トランジスタq5は、漏れ電流を制限するためのダイオードとして構成され、そのエミッタは、ESDイベントの際、スイッチq4を閉じるためのベース電流を提供するために、第4トランジスタq4のベースに接続される。
【0052】
図16は、本発明の回路の第3の好ましい実施形態を示しており、4つの段数を有する。それは10個のトランジスタq1〜q10を備える。この回路は、4個のダイオード、即ち、4つの段数を備えた従来のダイオード列についての代替案として提案される。図5のグラフは、この回路のクランプ電圧は、4段ダイオード列のものより約0.9V小さいことを示している。図12は、その容量は、同じ面積を持つ回路の場合、4段ダイオード列のものより約25%小さいことを示している。
【0053】
図17は、従来のダイオード列および本発明の回路の好ましい実施形態の2段および4段バージョンについて、測定した非基板漏れ電流を示す。2段ダイオード列および4段ダイオード列での個別のダイオードの面積は同じと仮定している。比較のため、本発明の実施形態の全体回路面積は、対応するダイオード列のものと同じであるが、4段の回路は2段の回路より2倍大きい。
【0054】
本発明の回路は、パワークランプとしても使用できる。パワークランプにとって主要な要求の1つは、低い漏れ電流とともに、小さなシリコン面積で、高いESDレベルを持続する可能性である。バイポーラトランジスタは、これらの順方向能動エリア(接合の絶縁破壊が生じない)で用いられるため、この最後の要求は満たされる。デバイスの漏れ電流は、基板漏れ電流と非基板漏れ電流に分割できる。基板漏れ電流は、アノードに接続されたトランジスタによって決定される。これらはコレクタに接続されたベースを有するため、基板に対する寄生pnpトランジスタのベース−エミッタ電圧はゼロである。こうして本発明の回路は、BiCMOSプロセスでの通常のダイオード列と同じ低い基板漏れ電流を有する。非基板漏れ電流は、図17において印加電圧に対してプロットしている。これは、デバイスがオンになる前に、漏れ電流は、ダイオード列と比べて本発明の回路ではかなり低いことを示している。4段バージョンでは、これはほぼ1桁小さい。これらの理由により(低い基板電流および低い固有の漏れ電流)、提案したESD保護回路は良好なパワークランプを製作する。
【0055】
本発明の回路は、通常のダイオード列と同様なレベルのESDストレスを持続することが可能であることを示すために、(表1)は、伝送ラインパルス(TLP)および人体モデル(HBM)検査の両方についての結果を示す。(表1)は、従来のダイオード列および本発明の回路について、同様なESDレベルが得られることを示している。
【0056】
【表1】
【0057】
上述したバイポーラトランジスタ回路は、ESDイベントに対して入力ノードを保護するためのESD保護デバイスとして使用でき、あるいは、パワークランプとして使用できる。後者の場合、ESD回路は、電源ラインVDDとグランドGNDの間に挿入される。この場合、段数は、電源電圧より充分に高いクランプ電圧を得るのに充分に高くなるように選択される。サイズは、必要なESD保護レベルに従って選択されることになる。
【特許請求の範囲】
【請求項1】
電子回路の第1端子と第2端子との間に接続され、ESDイベントに対して電子回路を保護するために設けられたESD保護回路であって、
第1端子から第2端子へ延びるESD電流伝導経路であって、それぞれベース、コレクタおよびエミッタを有する複数のESD電流伝導バイポーラ接合トランジスタを備えたESD電流伝導経路を備え、
該ESD電流伝導トランジスタは、直列に接続され、ESDイベントの発生時にESD電流を伝導するように構成されており、
前記ESD保護回路は、それぞれベース、コレクタおよびエミッタを有する少なくとも1つの駆動バイポーラ接合トランジスタからなる群を備え、
該少なくとも1つの駆動トランジスタは、該ESD電流伝導トランジスタの少なくとも1つと並列に接続され、
該少なくとも1つの駆動トランジスタは、第1端子と、該ESD電流伝導トランジスタの少なくとも1つのベースとの間に接続され、ESDイベントの発生時に駆動電流を伝導するように構成されていることを特徴とするESD保護回路。
【請求項2】
複数のESD電流伝導トランジスタは、第1端子と接続されたベースおよびコレクタを有する第1バイポーラ接合トランジスタと、
第1バイポーラ接合トランジスタのエミッタと接続されたコレクタを有する第2バイポーラ接合トランジスタとを備え、
前記駆動トランジスタからなる群は、第1端子と接続されたベースおよびコレクタ、ならびに第2バイポーラ接合トランジスタのベースと接続されたエミッタを有する第3バイポーラ接合トランジスタを備えることを特徴とする請求項1記載のESD保護回路。
【請求項3】
第2バイポーラ接合トランジスタは、第2端子と接続されたエミッタを有することを特徴とする請求項2記載のESD保護回路。
【請求項4】
複数のESD電流伝導トランジスタは、第2バイポーラ接合トランジスタのエミッタと接続されたコレクタ、および第3バイポーラ接合トランジスタのエミッタと接続されたベースを有する第4バイポーラ接合トランジスタをさらに備えることを特徴とする請求項2記載のESD保護回路。
【請求項5】
第4バイポーラ接合トランジスタは、第2端子と接続されたエミッタを有することを特徴とする請求項4記載のESD保護回路。
【請求項6】
複数のESD電流伝導トランジスタは、第2バイポーラ接合トランジスタのエミッタと接続されたコレクタを有する第4バイポーラ接合トランジスタをさらに備え、
前記駆動トランジスタからなる群は、第1端子と接続されたベースおよびコレクタ、ならびに第4バイポーラ接合トランジスタのベースと接続されたエミッタを有する第5バイポーラ接合トランジスタをさらに備えることを特徴とする請求項2記載のESD保護回路。
【請求項7】
第4バイポーラ接合トランジスタは、第2端子と接続されたエミッタを有することを特徴とする請求項6記載のESD保護回路。
【請求項8】
複数のESD電流伝導トランジスタは、第2バイポーラ接合トランジスタのエミッタと接続されたコレクタを有する第4バイポーラ接合トランジスタをさらに備え、
前記駆動トランジスタからなる群は、第5および第6バイポーラ接合トランジスタをさらに備え、
第5バイポーラ接合トランジスタは、第1端子と接続されたベースおよびコレクタ、ならびに第6バイポーラ接合トランジスタのベースと接続されたエミッタを有し、
第6バイポーラ接合トランジスタのコレクタは、第3バイポーラ接合トランジスタのエミッタと接続され、
第6バイポーラ接合トランジスタのエミッタは、第4バイポーラ接合トランジスタのベースと接続されていることを特徴とする請求項2記載のESD保護回路。
【請求項9】
第4バイポーラ接合トランジスタは、第2端子と接続されたエミッタを有することを特徴とする請求項4記載のESD保護回路。
【請求項10】
ESD電流伝導トランジスタの面積は、駆動トランジスタの面積の少なくとも2倍であることを特徴とする請求項1〜9のいずれかに記載のESD保護回路。
【請求項11】
該回路は、バイポーラ接合トランジスタがダイオードとして構成され、第1端子と接続されたベースおよびコレクタを有するようにした上部行を備えることを特徴とする請求項1〜10のいずれかに記載のESD保護回路。
【請求項12】
請求項1〜11のいずれかに記載のESD保護回路を、電子回路の入力/出力端子と電源電圧端子との間にESDダイオードとして備えた電子回路。
【請求項13】
請求項1〜11のいずれかに記載のESD保護回路を、電子回路の電源電圧端子の間にESDパワークランプとして備えた電子回路。
【請求項1】
電子回路の第1端子と第2端子との間に接続され、ESDイベントに対して電子回路を保護するために設けられたESD保護回路であって、
第1端子から第2端子へ延びるESD電流伝導経路であって、それぞれベース、コレクタおよびエミッタを有する複数のESD電流伝導バイポーラ接合トランジスタを備えたESD電流伝導経路を備え、
該ESD電流伝導トランジスタは、直列に接続され、ESDイベントの発生時にESD電流を伝導するように構成されており、
前記ESD保護回路は、それぞれベース、コレクタおよびエミッタを有する少なくとも1つの駆動バイポーラ接合トランジスタからなる群を備え、
該少なくとも1つの駆動トランジスタは、該ESD電流伝導トランジスタの少なくとも1つと並列に接続され、
該少なくとも1つの駆動トランジスタは、第1端子と、該ESD電流伝導トランジスタの少なくとも1つのベースとの間に接続され、ESDイベントの発生時に駆動電流を伝導するように構成されていることを特徴とするESD保護回路。
【請求項2】
複数のESD電流伝導トランジスタは、第1端子と接続されたベースおよびコレクタを有する第1バイポーラ接合トランジスタと、
第1バイポーラ接合トランジスタのエミッタと接続されたコレクタを有する第2バイポーラ接合トランジスタとを備え、
前記駆動トランジスタからなる群は、第1端子と接続されたベースおよびコレクタ、ならびに第2バイポーラ接合トランジスタのベースと接続されたエミッタを有する第3バイポーラ接合トランジスタを備えることを特徴とする請求項1記載のESD保護回路。
【請求項3】
第2バイポーラ接合トランジスタは、第2端子と接続されたエミッタを有することを特徴とする請求項2記載のESD保護回路。
【請求項4】
複数のESD電流伝導トランジスタは、第2バイポーラ接合トランジスタのエミッタと接続されたコレクタ、および第3バイポーラ接合トランジスタのエミッタと接続されたベースを有する第4バイポーラ接合トランジスタをさらに備えることを特徴とする請求項2記載のESD保護回路。
【請求項5】
第4バイポーラ接合トランジスタは、第2端子と接続されたエミッタを有することを特徴とする請求項4記載のESD保護回路。
【請求項6】
複数のESD電流伝導トランジスタは、第2バイポーラ接合トランジスタのエミッタと接続されたコレクタを有する第4バイポーラ接合トランジスタをさらに備え、
前記駆動トランジスタからなる群は、第1端子と接続されたベースおよびコレクタ、ならびに第4バイポーラ接合トランジスタのベースと接続されたエミッタを有する第5バイポーラ接合トランジスタをさらに備えることを特徴とする請求項2記載のESD保護回路。
【請求項7】
第4バイポーラ接合トランジスタは、第2端子と接続されたエミッタを有することを特徴とする請求項6記載のESD保護回路。
【請求項8】
複数のESD電流伝導トランジスタは、第2バイポーラ接合トランジスタのエミッタと接続されたコレクタを有する第4バイポーラ接合トランジスタをさらに備え、
前記駆動トランジスタからなる群は、第5および第6バイポーラ接合トランジスタをさらに備え、
第5バイポーラ接合トランジスタは、第1端子と接続されたベースおよびコレクタ、ならびに第6バイポーラ接合トランジスタのベースと接続されたエミッタを有し、
第6バイポーラ接合トランジスタのコレクタは、第3バイポーラ接合トランジスタのエミッタと接続され、
第6バイポーラ接合トランジスタのエミッタは、第4バイポーラ接合トランジスタのベースと接続されていることを特徴とする請求項2記載のESD保護回路。
【請求項9】
第4バイポーラ接合トランジスタは、第2端子と接続されたエミッタを有することを特徴とする請求項4記載のESD保護回路。
【請求項10】
ESD電流伝導トランジスタの面積は、駆動トランジスタの面積の少なくとも2倍であることを特徴とする請求項1〜9のいずれかに記載のESD保護回路。
【請求項11】
該回路は、バイポーラ接合トランジスタがダイオードとして構成され、第1端子と接続されたベースおよびコレクタを有するようにした上部行を備えることを特徴とする請求項1〜10のいずれかに記載のESD保護回路。
【請求項12】
請求項1〜11のいずれかに記載のESD保護回路を、電子回路の入力/出力端子と電源電圧端子との間にESDダイオードとして備えた電子回路。
【請求項13】
請求項1〜11のいずれかに記載のESD保護回路を、電子回路の電源電圧端子の間にESDパワークランプとして備えた電子回路。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【公開番号】特開2013−62502(P2013−62502A)
【公開日】平成25年4月4日(2013.4.4)
【国際特許分類】
【外国語出願】
【出願番号】特願2012−197513(P2012−197513)
【出願日】平成24年9月7日(2012.9.7)
【出願人】(591060898)アイメック (302)
【氏名又は名称原語表記】IMEC
【出願人】(500454769)ウニフェルジテイト・ヘント (9)
【氏名又は名称原語表記】Universiteit Gent
【Fターム(参考)】
【公開日】平成25年4月4日(2013.4.4)
【国際特許分類】
【出願番号】特願2012−197513(P2012−197513)
【出願日】平成24年9月7日(2012.9.7)
【出願人】(591060898)アイメック (302)
【氏名又は名称原語表記】IMEC
【出願人】(500454769)ウニフェルジテイト・ヘント (9)
【氏名又は名称原語表記】Universiteit Gent
【Fターム(参考)】
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