分周回路および分周方法
【課題】５０％デューティ・サイクルを有するプログラマブル整数クロック分割の回路お
よび方法。
【解決手段】整数分割値により入力信号の周波数を分割する回路および方法。回路は一般
的に（ａ）入力信号を受信する第１の複数の直列接続された遅延要素および第１の設定可
能なフィードバック・ネットワークを含む第１周波数分割器、（ｂ）入力信号の逆転を受
信する第２の複数の直列接続された遅延要素および第２の設定可能なフィードバック・ネ
ットワークを含む第２周波数分割器、（ｃ）第１および第２周波数分割器の出力を選択し
および／あるいは組み合わせ、周波数分割出力信号を形成するよう構成される設定可能な
論理、および（ｄ）第１および第２の設定可能なフィードバック・ネットワークおよび設
定可能な論理を選択可能な形で設定するよう構成されるプログラマブル回路、を含む。
よび方法。
【解決手段】整数分割値により入力信号の周波数を分割する回路および方法。回路は一般
的に（ａ）入力信号を受信する第１の複数の直列接続された遅延要素および第１の設定可
能なフィードバック・ネットワークを含む第１周波数分割器、（ｂ）入力信号の逆転を受
信する第２の複数の直列接続された遅延要素および第２の設定可能なフィードバック・ネ
ットワークを含む第２周波数分割器、（ｃ）第１および第２周波数分割器の出力を選択し
および／あるいは組み合わせ、周波数分割出力信号を形成するよう構成される設定可能な
論理、および（ｄ）第１および第２の設定可能なフィードバック・ネットワークおよび設
定可能な論理を選択可能な形で設定するよう構成されるプログラマブル回路、を含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般的に分割器の分野に関する。より具体的には、例えば本発明の実施形態は
奇数および偶数の分割比率双方に対し５０％又は５０％に近いデューティ・サイクルを有
するプログラマブル整数クロック分割器の回路および分割方法に関する。
【背景技術】
【０００２】
コンピュータおよび他の電子システムはしばしば複数のクロック信号を必要とし、単一
のクロック信号に基づき複数のクロック信号を形成する必要がある。複数のクロック信号
を生成する従来の方法は位相ロック・ループ（ＰＬＬ）回路を用いる方法である。ＰＬＬ
回路は入力としてクロック信号を受信し、入力クロック信号から１つ以上の出力クロック
信号を形成することができる。複数のクロック信号を生成する別の従来の方法はクロック
分割器回路を用いる方法である。クロック分割器回路は入力クロック信号を受信し、より
低い周波数の出力クロック信号を形成する。出力クロック信号は入力クロック信号を所定
の比率で分割することにより形成することができる。例えば、クロック分割器回路は数個
のフリップ・フロップ回路を含み、入力クロック信号をいくつかの偶数整数の比率（例え
ば２、４、６等々）で分割することができる。
【０００３】
これらの周波数分割器および周波数逓倍器（例えばＰＬＬ）は多種の用途で使用される
。特に、周波数分割器は特定の半導体チップにおける発振器の数を削減することができ、
それにより追加機能回路のための空間を作ることができる。しばしばマスター・クロック
信号を生成する１つの発振器回路が提供される。次に１つ以上の周波数分割器および／あ
るいは逓倍器を用いて異なった周波数を有する複数のクロック信号が生成される。例えば
、１つ以上の１／２分周回路を用いてマスター発振器クロック周波数を２、４、８等々で
分割することができる。クロック信号をプログラム可能な形で分割すること（例えば、望
ましい分割比率を示す１つ以上の信号を提供または選択することにより分割比率を実行時
に選択すること）がしばしば望ましい。これは例えば複数のクロック分割器回路出力から
１つの出力を動的に選択するか、または選択された分割比率に応答して１つのクロック分
割器回路の動作を変更することによって達成することができる。
【０００４】
【特許文献１】米国特許第７０１２４５５号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従来のクロック回路の問題の１つはデューティ・サイクルである。従来のクロック回路
および／あるいはクロック分割器回路が生成するクロック信号は５０％デューティ・サイ
クルを有しない。例えば信号のプラスまたは「オン」部分は信号のマイナスまたは「オフ
」位相よりかなり長いか、または短いかもしれず、信号は実質的に５０％の時間「オン」
でないことになる。これは低周波数システムおよび／あるいは装置をトリガーするために
、１つのクロック・エッジのみ用いるシステムではあまり重要でないかもしれない。しか
し、より高周波のシステムによって、ある装置はクロック信号のプラス・エッジでトリガ
ーされ、別の装置はマイナス・エッジによりトリガーされるかもしれない。このようなシ
ステムにおいては、クロック信号が５０％デューティ・サイクルを有することが重要とな
る。例えば、クロック信号が２ナノ秒（ｎｓ）周期および５０％デューティ・サイクルを
有する場合、いずれのクロック・エッジによりトリガーされても装置が操作を完了するの
に１ｎｓある。しかし、クロック信号が非対称であると（例えば４０％「オン」および６
０％「オフ」のデューティ・サイクルを有する場合）、片方のクロック・エッジによりト
リガーされた装置は反対側のクロック・エッジによりトリガーされた装置より早く操作を
終了するかもしれない。これは装置をトリガーするのに双方のクロック・エッジを利用す
るシステムを設計しようとする場合に制限要因となる可能性がある。
【０００６】
多くのクロック分割器回路は主に入力クロック信号を偶数整数の比率（たとえば２、４
、６、等々）で分割するよう構成されるが、これは奇数整数の比率で分割するより簡単だ
からである。奇数整数の比率で分割するクロック分割器回路は技術的に知られているが、
これらの回路は５０％のデューティ・サイクルを達成しづらい。次に図１２を参照すると
、クロック信号１０１が示される。分割クロック信号１０２はカウンタまたはカスケード
されたフリップ・フロップを用いる従来の１／３分周クロック分割器の出力である。信号
１０２のデューティ・サイクルは約６６％である（例えば入力クロック２サイクル中「オ
ン」で、入力クロック１サイクル中「オフ」である）ことが分かる。このようなクロック
信号は双方のクロック・エッジを利用するシステム、または他の理由から５０％デューテ
ィ・サイクルが肝要であるシステムには適していない場合がある。さらに、従来のクロッ
ク分割器回路の多くは奇数整数の分割比率に対し５０％のデューティ・サイクルを形成す
るためにデューティ・サイクル５０％の入力クロック信号を必要とする。
【０００７】
従って、奇数および偶数の分割比率に対し５０％デューティ・サイクルを有するプログ
ラマブルな整数クロック分割の方法および回路を提供する必要がある。さらに、入力クロ
ック信号が５０％デューティ・サイクルを有しない場合もこのようなクロック分割を提供
すること、および標準的な集積回路部品を用いることが望ましい。
【課題を解決するための手段】
【０００８】
本発明の実施形態は入力信号の周波数を整数の分割値で分割する回路および方法に関す
る。回路は一般的に第１周波数分割器と、第２周波数分割器、出力信号を選択するための
設定可能な論理、および分割器および選択回路を設定するためのプログラマブル回路を含
む。第１周波数分割器は（i）入力信号を受信するよう構成される第１遅延ブロック（例
えば、複数の直列接続された遅延要素を有する第１遅延ブロック）および（ii）第１遅延
ブロックの１つ以上の第１出力を第１遅延ブロック入力（例えば複数の遅延要素中第１要
素の入力）に連結するよう構成される第１の設定可能なカプラ回路を含む。第２周波数分
割器は（i）入力信号の逆転を受信するよう構成される第２遅延ブロック（例えば、複数
の直列接続された遅延要素を有する第２遅延ブロック）および（ii）第１遅延ブロックの
１つ以上の第１出力を第２遅延ブロック入力（例えば複数の遅延要素中第１要素の入力）
に連結するよう構成される第２の設定可能なカプラ回路を含む。設定可能な論理は第１遅
延ブロックの第２出力および第２遅延ブロックの第２出力を選択して周波数分割出力信号
を形成するよう構成される。プログラマブル回路は第１および第２の設定可能なカプラ回
路および設定可能な論理を選択的に設定するよう構成される。
【０００９】
好ましい実施形態で、第２周波数分割器は奇数の分割値が選択された場合にのみ作動さ
せることができる。従って、設定可能な論理は整数分割値が偶数の場合、例えば入力信号
の逆転を第２周波数分割器に供給するインバータをディスエーブルすることにより第２周
波数分割器をディスエーブルするように設定することができる。
【００１０】
別の実施形態で、設定可能な論理はさらに第１および第２遅延ブロックの第２出力を組
み合わせて組み合わせ出力を形成するよう構成される組み合わせ回路を含む。別の実施形
態で、設定可能な論理はさらに整数分割値が奇数の場合組み合わせ出力信号を周波数分割
出力信号として出力し、整数分割値が偶数の場合第１遅延ブロックの第２出力を出力する
よう構成されるマルチプレクサを含む。組み合わせ回路はさらに第１遅延ブロックの第２
出力またはその導関数に連結した第１入力、第２遅延ブロックの第２出力またはその導関
数に連結した第２入力、および組み合わせ出力を形成するよう構成される出力を有するＮ
ＡＮＤ論理ゲート（または論理的に同等のもの）を含むことができる。
【００１１】
好ましい実施形態で、第１の複数の直列接続された遅延要素はＮ個のＤ型フリップ・フ
ロップを含み、Ｎは少なくとも２の整数で、第２の複数の直列接続されたＭ個のＤ型フリ
ップ・フロップを含み、Ｍは少なくとも２でＮ以下の整数で、整数の分割値はＮ×２の最
大値および（Ｍ×２）−１の最大奇数値を有する。第２周波数分割器は実質的に第１周波
数分割器と同一であることができる（例えばＭはＮに等しくて良い）。しかし、特定用途
における奇数整数の最大分割値が偶数整数の最大分割値より相当小さい場合、第２周波数
分割器は第１周波数分割器より遅延要素の数が少なくて良い。
【００１２】
選択された整数分割値はＫの符号で表すことができ、一般的に少なくとも２の整数であ
る。一実施形態で、Ｋが偶数の場合、第１遅延ブロックの第１出力はＮ個のＤ型フリップ
・フロップのＩ個目からの出力を含み、Ｉ＝Ｋ／２である。Ｋが奇数の場合、第１遅延ブ
ロックの第１出力はＮ個のＤ型フリップ・フロップのＪ個目および（Ｊ＋１）個目からの
マイナス出力を含む。このような実施形態において、一般的にＪ＝（Ｋ−１）／２である
。従って、Ｋの最小偶数値が２で、Ｋの最小奇数値が３の場合、ＩおよびＪは双方とも最
小値が１となる。
【００１３】
別の実施形態で、Ｋが奇数の場合第１の設定可能なカプラ回路はＮ個のＤ型フリップ・
フロップのＪ個目および（Ｊ＋１）個目からのマイナス出力を第１のＡＮＤ論理ゲートを
通して第１遅延ブロックの１個目の入力に連結するよう設定され、第２の設定可能なカプ
ラ回路はＮ個のＤ型フリップ・フロップのＪ個目および（Ｊ＋１）個目からのマイナス出
力を第２のＡＮＤ論理ゲートを通して第２遅延ブロックの１個目の入力に連結するよう設
定される。あるいはＫが偶数の場合、第１の設定可能なカプラ回路はインバータを通して
Ｎ個のＤ型フリップ・フロップのＩ個目の出力を第１遅延ブロックの１個目の入力に連結
するよう設定することができる。
【００１４】
好ましい実施形態で、整数分割値が偶数の場合、周波数分割出力信号は入力信号のデュ
ーティ・サイクルと関係なく５０％のデューティ・サイクルを有する。整数分割値が奇数
の場合、周波数分割出力信号は入力信号のデューティ・サイクルが５０％の時に５０％の
デューティ・サイクルを有する。整数分割値が奇数で入力信号のデューティ・サイクルが
５０％でない場合、周波数分割出力信号は入力信号のデューティ・サイクルより５０％に
近いデューティ・サイクルを有する。代表的な一実施形態で、整数分割値が３で入力信号
が３３％のデューティ・サイクルを有する場合、周波数分割出力信号のデューティ・サイ
クルは少なくとも４５％となる。
【００１５】
方法は（ａ）（i）入力信号を第１遅延ブロック（例えば、複数の直列接続された遅延
要素を有する第１遅延ブロック）に印加し、（ii）第１遅延ブロックの１つ以上の第１出
力を第１遅延ブロック入力（例えば第１遅延ブロックの第１要素の入力）に選択的に連結
し、（iii）第１遅延ブロックの第２出力から第１分割器出力を選択することにより第１
分割器出力を形成すること、（ｂ）プログラマブル整数分割値が奇数の場合、（i）入力
の逆転を第２遅延ブロック（例えば直列接続された第２の複数の遅延要素を有する第２遅
延ブロック）に印加し、（ii）第２遅延ブロックの１つ以上の第１出力を第２遅延ブロッ
ク入力（例えば第２遅延ブロックの第１要素の入力）に選択的に連結し、（iii）第２遅
延ブロックの第２出力から第２分割器出力を選択することにより第２分割器出力を形成す
ること、および（ｃ）整数分割値に従い第１分割器出力および／あるいは第２分割器出力
に基づき周波数分割出力信号を形成することの工程を含む。
【００１６】
方法は選択された整数分割値に対応する選択信号を受信する工程（例えば方法により形
成された分割比率を動作中に変更できるよう）を含むことができる。好ましい実施形態で
、方法は選択された整数分割値が偶数の場合、例えば第２遅延ブロックに入力信号の逆転
を提供するインバータをディスエーブルおよび／あるいは作動停止することにより第２遅
延ブロックの動作を停止することを含む。
【００１７】
別の実施形態で、Ｋが偶数の場合、工程（ａ）（ii）はＮ個のＤ型フリップ・フロップ
のＩ個目の出力を第１遅延ブロックに連結することを含み、Ｉ＝Ｋ／２である。好ましい
実施形態で、Ｉ個目の出力は選択された整数分割値に応答してインバータを作動させるこ
とにより第１遅延ブロックに連結され、インバータはＩ個目の出力に連結された入力およ
び第１遅延ブロックの入力に連結された出力を有する。好ましい実施形態で、インバータ
はトライステート・インバータである。
【００１８】
別の実施形態で、Ｋが奇数の場合、工程（ａ）（ii）はＮ個のＤ型フリップ・フロップ
のＪ個目および（Ｊ＋１）個目のマイナス出力を第１遅延ブロックの入力に連結すること
を含み、工程（ｂ）（ii）はＭ個のＤ型フリップ・フロップのＪ個目および（Ｊ＋１）個
目のマイナス出力を第２遅延ブロックの入力に連結することを含み、Ｊ＝（Ｋ−１）／２
である。別の実施形態で、工程（ａ）（ii）は（１）Ｎ個のＤ型フリップ・フロップのＪ
個目および（Ｊ＋１）個目のマイナス出力に対し第１のＡＮＤ論理演算を実施し、（２）
第１のＡＮＤ演算の出力またはその導関数を第１遅延ブロックの入力に提供することを含
み、工程（ｂ）（ii）は（１）Ｍ個のＤ型フリップ・フロップのＪ個目および（Ｊ＋１）
個目のマイナス出力に対し第２のＡＮＤ論理演算を実施し、（２）第２のＡＮＤ演算の出
力またはその導関数を第２遅延ブロックの入力に提供することを含む。
【００１９】
さらに別の実施形態で、Ｋが奇数の場合、工程（ｃ）は第１分割器出力および第２分割
器出力に対しＮＡＮＤ論理演算を実施し、ＮＡＮＤ論理演算の出力またはその導関数を周
波数分割出力信号として形成することを含むことができる。あるいはＫが偶数の場合、工
程（ｃ）は第１分割器出力またはその導関数を周波数分割出力信号として形成することを
含むことができる。
【００２０】
請求項１に記載された、入力信号の周波数を少なくとも２である整数分割値で分割する
ための回路は、（ａ）（i）前記入力信号を受信するよう構成される第１の複数の直列接
続された遅延要素、および（ii）前記第１の複数の遅延要素の１つ以上の第１出力を前記
第１の複数の遅延要素の１個目の入力に連結するよう構成される第１の設定可能なカプラ
回路、を含む第１周波数分割器と、（ｂ）（i）前記入力信号の逆転を受信するよう構成
される第２の複数の直列接続された遅延要素、および（ii）前記第２の複数の遅延要素の
１つ以上の第１出力を前記第２の複数の遅延要素の１個目の入力に連結するよう構成され
る第２の設定可能なカプラ回路、を含む第２周波数分割器と、（ｃ）前記第１の複数の遅
延要素の第２出力および前記第２の複数の遅延要素の第２出力を選択し周波数分割出力信
号を形成するよう構成される設定可能な論理と、（ｄ）前記第１および第２の設定可能な
カプラ回路および前記設定可能な論理を選択可能な形で設定するよう構成されるプログラ
マブル回路と、を含むことをその要旨とする。
【００２１】
請求項１２に記載された、入力信号の周波数を選択された、少なくとも２の整数分割値
で分割する方法は、（ａ）（i）前記入力信号を第１の複数の直列接続された遅延要素を
含む第１遅延ブロックに印加し、（ii）前記第１遅延ブロックの１つ以上の第１出力を前
記第１遅延ブロックの第１遅延要素の入力を含む第１遅延ブロック入力に選択的に連結し
、（iii）前記第１遅延ブロックの第２出力から前記第１分割器出力を選択すること、に
より第１分割器出力を形成することと、（ｂ）前記プログラマブル整数分割値が奇数の場
合、（i）前記入力信号の逆転を第２の複数の直列接続された遅延要素を含む第２遅延ブ
ロックに印加し、（ii）前記第２遅延ブロックの１つ以上の第１出力を前記第２遅延ブロ
ックの第１遅延要素の入力を含む第２遅延ブロック入力に選択的に連結し、（iii）前記
第２遅延ブロックの第２出力から前記第２分割器出力を選択すること、により第２分割器
出力を形成することと、（ｃ）前記整数分割値に従い前記第１分割器出力および／あるい
は前記第２分割器出力に基づき周波数分割出力信号を形成することと、を含むことをその
要旨とする。
【００２２】
本発明は奇数の分割比率を含み任意の整数分割比率に対し５０％のデューティ・サイク
ルを提供するよう簡単にプログラムできる周波数分割器構造を有利に提供する。偶数の整
数分割比率について、出力は入力クロックのデューティ・サイクルに関係なく５０％デュ
ーティ・サイクルを有する。奇数の整数分割比率について、出力は入力クロックが５０％
デューティ・サイクルを有する場合に５０％デューティ・サイクルを有し、入力クロック
が５０％デューティ・サイクルを有しない場合出力は改良されたデューティ・サイクルを
有する。回路および方法はＤ型フリップ・フロップなどの標準的な論理セルおよび基本的
な論理ゲートを用いて実施することができ、望まれる任意の整数分割比率を提供するよう
簡単にスケールすることができる。
【００２３】
本発明のこれらおよび他の利点は以下の好ましい実施形態の詳細な説明から容易に明ら
かになろう。
【発明を実施するための最良の形態】
【００２４】
次に発明の好ましい実施形態について詳細に言及し、その例が添付図面で図示される。
発明は好ましい実施形態と併せて説明されるが、これらは発明をこれらの実施形態に限定
する意図ではないことが理解されよう。逆に、発明は添付特許請求の範囲で定義される精
神および範囲に含まれる代替、修正、および同等のものを対象とすることを意図している
。さらに、本発明の以下の詳細な説明において、本発明の充分な理解を提供するために多
数の具体的な詳細が述べられる。しかし当業者であれば本発明がこれらの具体的な詳細な
しでも実施され得ることが直ちに明らかであろう。それ以外で、周知の方法、手順、部品
、および回路は本発明の態様を不必要に分かりにくくしないよう詳細に説明していない。
【００２５】
さらに便宜上および簡略化のために本明細書において「クロック」、「時間」、「速度
」、「周期」、および「周波数」の用語は互換的に使用されるが、一般的に技術的に認め
られた意味を与えられる。また便宜上および簡略化のために「信号」および「波形」の用
語は「に接続」、「と連結」、「に連結」、および「と通信」の用語（これらの用語は用
語の使用がはっきりと別のことを指さない限りさらに接続、連結、および／あるいは通信
する要素間の直接的および／あるいは間接的な関係を指す）同様互換的に使用できるが、
これらの用語は一般的に技術的に認められた意味を与えられる。
【００２６】
発明とその各種態様は代表的な実施形態に関連して以下さらに詳細に説明される。
【００２７】
（分周回路のブロック図）
図１を参照すると、入力信号の周波数を整数分割値で分割する回路２００のブロック図
が示される。回路２００は第１周波数分割器２１０、第２周波数分割器２２０、設定選択
器２３０、および出力選択器２４０を含む。
【００２８】
第１周波数２１０は入力クロック信号２０１受信するよう構成される遅延回路ブロック
２１１および設定可能なカプラ２１２を含む。遅延回路ブロック２１１は、例えば直列接
続された複数の遅延回路である。設定可能なカプラ２１２は遅延回路ブロック２１１の１
つ以上の出力を、直列に接続された複数の遅延回路のうち１個目遅延回路の入力に接続す
る。
【００２９】
第２周波数分割器２２０は、遅延回路ブロック２２１および設定可能なカプラ２２２を
含む。第２周波数分割器２２０は、入力クロック信号２０１の逆転または補完を受信する
。例えば、例えばインバータ２０２からの逆転クロック信号２０３を受信する。カプラ２
１２と同様に、カプラ２２２は第２の複数の遅延回路の１つ以上の出力を遅延回路２２１
の１個目の入力に接続する。
【００３０】
出力選択器２４０は、遅延回路ブロック２１１の出力および遅延回路ブロック２２１の
出力を選択して周波数分割信号２０５を出力する。設定選択器２３０は第１の設定可能な
カプラ回路２１２および第２の設定可能なカプラ回路２２２ならびに出力選択器２４０を
選択可能な形で設定する。例えば、設定選択器２３０は、分割器２００の外部から整数分
割値を選択するための信号を受信する。設定選択器の入力は例えば可能な各整数分割値に
対する選択器入力、望まれる整数分割値またはその他分割器回路２００の動作を設定する
任意の入力値の直列または並列表示を有することができる。
【００３１】
第２周波数分割器２２０は奇数の分割値が選択された場合にのみ動作する。従って、設
定選択器２３０は、整数分割値が偶数の時に第２周波数分割器２２０をディスエーブルす
るようにしてもよい。あるいは、設定選択器２３０は、インバータ２０２をディスエーブ
ルすることにより第２周波数分割器をディスエーブルしてもよい。
【００３２】
（分周回路の回路図）
次に図２を用いて、本発明により入力クロック信号を分周する分周回路３００のより詳
細な回路図を説明する。
【００３３】
分周回路３００は、遅延要素ブロック３０５およびカプラ回路３０６を含む第１周波数
分割器３０４を有する。遅延要素ブロック３０５は、複数のＤ型フリップ・フロップ（Ｄ
ＦＦ）３１１〜３１６含み、それらは直列に接続されている。本実施例では、６個のＤＦ
Ｆを含む。複数のＤＦＦ３１１〜３１６の各々は、ＣＬＫ入力端子で入力クロック信号３
０１を受信する。ＤＦＦ３１１〜３１６が受信するクロック信号は、分周回路３００が外
部から受信したクロック入力を、インバータを介して受信してもよい。本実施例では、偶
数個、具体的には２つのインバータ３２７およびインバータ３２８を介してクロック信号
を受信している。ＤＦＦ３１２から３１６は先行するＤＦＦ３１１から３１５各々のプラ
ス出力に連結されるＤ入力を有する。すなわち、遅延回路ブロック３０５が第１から第ｎ
の直列接続されたＤＦＦを含む場合、第ｍのＤＦＦ（２≦ｍ≦ｎ）のデータ入力端子Ｄは
、第ｍ−１段の出力ｑに接続されている。第１のＤＦＦのデータ入力端子はカプラ回路３
０６の出力に接続され、第ｎのＤＦＦの出力ｑは出力選択器３０７に接続されている。Ｄ
ＦＦ３１２から３１６のリセット端子Ｒには、共通のリセット信号３０３が入力される。
リセット信号は、２つのインバータ３１７およびインバータ３１８を介して受信してもよ
い。
【００３４】
カプラ回路３０６は設定線Ｄｉｖ０２−Ｄｉｖ１２の状態によりＤＦＦ３１１から３１
６の１つ以上のプラス出力ｑｘAを結合するデジタル・フィードバック・ネットワークを
形成する。設定線Ｄｉｖ０２−Ｄｉｖ１２の設定信号は、たとえば図１のカプラ回路３０
６を設定する設定選択器２３０のようなプログラマブル回路により生成される。プログラ
マブル回路は例えば不揮発性メモリ（例えばＥＰＲＯＭ、フラッシュ・メモリ、ヒューズ
、等々）またはＲＡＭ（例えば設定レジスタ、分周回路を実装した電子機器のユーザがア
クセスできない（書き換えできない）プログラマブル・メモリ）を含むことができる。
【００３５】
第２周波数分割器３３０は第１周波数分割器３０４に実質的と同一である。しかし、特
定用途において奇数整数の最大分割値（分周比）が偶数整数の最大分割値より小さい場合
、第２周波数分割器は、第１周波数分割器より少ない遅延回路で構成することができる。
第２周波数分割器３３０は逆転入力クロック信号（例えばＮＡＮＤゲート３２９の出力）
を受信する。
【００３６】
出力選択器３０７は第１周波数分割器３０４の遅延回路ブロック３０５からの出力また
は第１周波数分割器３０４と第２周波数分割器３３０の出力を結合した出力を選択し、周
波数分割出力信号３０２として出力する。
【００３７】
第１周波数分割器は偶数の分割比率について第２周波数分割器３３０なしで５０％デュ
ーティ・サイクルを形成することができる。従って、第２周波数分割器３３０は一般的に
奇数分割値が選択された場合にのみ作動される。奇数分割値が選択された場合とは、例え
ば奇数信号３１０が高レベルの場合で、奇数信号３１０は図１の設定選択器２３０のよう
なプログラマブル論理により提供される。回路３００において、奇数信号３１０および入
力クロック信号３０１はＮＡＮＤゲート３２９に入力として供給される。従って、奇数信
号３１０が低レベル（Ｌ）の場合、ＮＡＮＤゲート３２９の出力は高レベル（Ｈ）に引き
上げられ、第２周波数分割器３３０をディスエーブルする。奇数信号３１０が高レベル（
Ｈ）の場合、ＮＡＮＤゲート３２９の出力はクロック信号３０１が反転した逆転入力クロ
ック信号であり、第２周波数分割器３３０に供給される。
【００３８】
従って偶数の分割比率について回路３００の動作は第１周波数分割器３０４の遅延要素
ブロック３０５およびカプラ回路３０６に関連して図示することができる。ＤＦＦ３１１
〜３１６はカスケードされたＤ型フリップ・フロップで、カプラ回路３０６の要素はＤＦ
Ｆ３１１〜３１６と組み合わせてプログラマブル・デジタル・フィードバック・ネットワ
ークを形成する。カプラ回路３０６のトライステート・バッファ（スリーステート・バッ
ファ）３１９，３２０，３２３，３２４，３２５，３２６をオンおよびオフに切り替える
ことにより使用可能なすべての偶数の整数分割比率を実現することができる。これらの分
割比率は入力クロック波形のデューティ・サイクルに関係なく固有の５０％デューティ・
サイクルを有する。
【００３９】
例えば「Ｄｉｖ０２」入力が高レベルの場合に、インバータ３１９を通して（Ｄｉｖ０
２は、設定選択器２３０のようなプログラマブル論理により供給できる）ＤＦＦ３１１の
プラス出力ｑ０AをＤＦＦ３１１のＤ入力に接続することにより、２の分割比率が実現さ
れる。
【００４０】
次に図５（ａ）に、分割比率（分周比）が２である場合の波形図を示す。波形４０１は
クロック入力信号３０１、波形４１０はＤＦＦ３１１のプラス出力ｑ０Aで、波形４１１
は「Ｄｉｖ０２」信号が高レベルで「Ｄｉｖ０３、Ｄｉｖ０４、Ｄｉｖ０６、Ｄｉｖ０８
、Ｄｉｖ１２」が低レベルの場合にインバータ３１９により供給されるカプラ３０６の出
力信号３０８である。波形４０１の各上昇エッジ（立ち上がり）（例えば時間４０２，４
０３，４０４等）において、ＤＦＦ３１１は管理線３０８をサンプリングし、管理線３０
８がＨの場合はＨを出力し、管理線３０８がＬの場合はＬを出力する。従って、管理線３
０８の高レベルの場合、所定時間の遅延後、ＤＦＦ３１１はそのプラス出力ｑ０Aにおい
て高レベル出力（Ｈ）を生成する。その結果、カプラ３０８（波形４１１）はインバータ
３１９により低レベルに引き下げられる。波形４０１の次の上昇エッジ（例えば時間４０
３の）において、ＤＦＦ３１１は管理線３０８をサンプルして、その後プラス出力ｑ０A
において低レベルの出力を形成する。波形４１０に見られるように、ＤＦＦ３１１の出力
は入力クロック周波数の半分で５０％のデューティ・サイクルを有する信号である。ＤＦ
Ｆ３１１の動作はクロック信号の上昇エッジにのみ依存するので入力クロック信号３０１
のデューティ・サイクルは無関係である。ＤＦＦ３１１の出力は次に残りのＤＦＦ３１１
〜３１６を通して伝播し第１周波数分割器の出力３０９が生成される。
【００４１】
再び図２を参照すると、インバータ３２４を通して（例えば「Ｄｉｖ０４」入力が高レ
ベルの場合）ＤＦＦ３１２のプラス出力ｑ１AをＤＦＦ３１１のＤ入力に接続することに
より４の分割比率が実現される。次に図５（ｂ）を参照すると、分割比率が４である場合
に形成される波形のグラフが示される。波形４０１は入力クロック信号３０１を表す。波
形４２０および波形４２１は各々ＤＦＦ３１１およびＤＦＦ３１２におけるプラス出力ｑ
０Aおよびプラス出力ｑ１Aを表す。波形４２２は「Ｄｉｖ０４」信号が高レベルの場合イ
ンバータ３２４により提供されるカプラ出力３０８を表す。波形４２０と４２１に見られ
るように、ＤＦＦ３１１およびＤＦＦ３１２の出力は入力クロック波形４０１の周波数の
１／４の周波数で、５０％のデューティ・サイクルを有する信号である。ＤＦＦ３１２の
出力は次に残りのＤＦＦ３１３〜３１６を通して伝播し第１周波数分割器の出力３０９が
形成される。
【００４２】
再度図２を参照すると、インバータ３２６を通して（例えば「Ｄｉｖ０６」入力が高レ
ベルの場合）ＤＦＦ３１３のプラス出力ｑ２AをＤＦＦ３１１のＤ入力に接続することに
より６の分割比率が実現される。次に図５（ｃ）を参照すると、分割比率が６である場合
に形成される波形のグラフが示される。波形４０１は入力クロック信号３０１を表す。波
形４３０，４３１，４３２は各々ＤＦＦ３１１，３１２，３１３におけるプラス出力ｑ０
A，ｑ１A，ｑ２Aを表す。波形４２２は「Ｄｉｖ０６」信号が高レベルの場合インバータ
３２６により提供されるカプラ出力３０８を表す。波形４３０，４３１，４３２に見られ
るように、ＤＦＦ３１１，３１２，３１３の出力は入力クロック波形４０１の周波数の１
／６の周波数で、５０％のデューティ・サイクルを有する信号である。ＤＦＦ３１３の出
力は次に残りのＤＦＦ３１４〜３１６を通して伝播し第１周波数分割器の出力３０９が形
成される。
【００４３】
同様に、図６（ａ）、図６（ｂ）および図７は各々８、１０、および１２の分割比率（
例えば制御信号「Ｄｉｖ０８」、「Ｄｉｖ１０」、および「Ｄｉｖ１２」が各々高レベル
の場合）に対し形成される波形のグラフである。より一般的に、遅延要素ブロック３０５
はＮ個のＤ型フリップ・フロップを含むことができ、Ｎは整数で最大分割比率はＮ×２で
ある。選択された偶数の分割比率ＫはＩ個目のカスケードされたＤＦＦのプラス出力を最
初のＤＦＦのＤ入力（例えばＤＦＦ３１１のＤ入力）に接続することにより実現でき、Ｉ
とＫは整数で、Ｉ＝Ｋ／２である。従って最小分割比率Ｋが２の場合、ＮとＩは双方とも
最小値が１となる。偶数の分割比率の場合、遅延要素ブロック３０５におけるＤＦＦの出
力値は入力クロック信号３０１の上昇エッジにおいてのみ変化する（またはＤＦＦの構成
によっては下降エッジ）。このように本発明は任意の整数分割比率に対し５０％デューテ
ィ・サイクルの出力信号を提供する。
【００４４】
奇数の整数分割比率も本回路３００を用いて実現することができる。例えば、３の分割
比率はＮＡＮＤゲート３２１およびトライステート・インバータ３２２を通して（例えば
「Ｄｉｖ０３」入力が高レベルの場合）ＤＦＦ３１１およびＤＦＦ３１２の各々のマイナ
ス出力ｑ０A’とｑ１A’を接続することにより実現される。
【００４５】
次に図８を参照すると、分割比率が３である場合に形成される波形のグラフが示される
。波形４０１は入力クロック信号３０１を表す。波形４７０はＤＦＦ３１１のプラス出力
ｑ１Aを表し、波形４７１はＤＦＦ３１２のプラス出力ｑ１Aを表す。
【００４６】
波形４７２は、「Ｄｉｖ０３」信号が高レベルの場合のカプラ出力３０８を表す。Ｄｉ
ｖ０３”信号が高レベルの場合、ＤＦＦ３１１のマイナス出力ｑ０A’およびＤＦＦ３１
２のマイナス出力ｑ１A’がＮＡＮＤゲート３２１に入力されて、ＮＡＮＤゲート３２１
の出力が、インバータ３２２を介してカプラ出力３０８として出力される。従って、マイ
ナス出力ｑ０A’およびマイナス出力ｑ１A’に対し論理的ＡＮＤ演算が実施される。波形
４７０および波形４７１に見られるように、ＤＦＦ３１１およびＤＦＦ３１２の出力は入
力クロック周波数の１／３の周波数を有する信号である。しかし波形４７０および波形４
７１は５０％のデューティ・サイクルを有しない。
【００４７】
（分割比率が奇数の場合）
奇数の分割比率と５０％デューティ・サイクルを有する分割クロック信号を形成するた
めに第２周波数分割器３３０を用いる。第２周波数分割器３３０はＭ個のＤ型フリップ・
フロップを有することができ、ＭはＮ以下の整数で、最大奇数分割比率は（Ｍ×２）−１
である。第２周波数分割器３３０は実質的に第１周波数分割器と同じであって良い（例え
ばＭはＮに等しくて良い）。しかし特定の用途に対する最大奇数整数分割値が最大偶数整
数分割値より小さい場合、第２周波数分割器が有する遅延要素は第１周波数分割器が有す
る遅延回路より少なくてよい。従って、３の最小奇数分割比率Ｋである場合、ＮおよびＭ
の最小値は双方とも２である。例えば、３の奇数分割比率を達成するために第１遅延ブロ
ックおよび第２遅延ブロックの各々は、少なくとも２つの遅延回路ＤＦＦを有する必要が
ある。例えば、最大奇数分割比が２Ｌ＋１の場合、第２周波数分割器はＬ＋１個の遅延回
路ＤＦＦを含めばよい。
【００４８】
次に図３を参照して説明すると、第２周波数分割器３３０’は最大奇数分割比率が３の
場合、少なくとも２つのＤ型フリップ・フロップ（ＤＦＦ）３５１，３５２を含めばよい
。第２周波数分割器３３０’において、カプラ回路は同じ奇数分割比率に対する第１周波
数分割器のカプラ回路３０６と同じようにＤＦＦを接続する。この場合、周波数分割器３
３０’はＤＦＦ３５１およびＤＦＦ３５２各々のマイナス出力ｑ０B’およびマイナス出
力ｑ１B’を１個目のＤＦＦ３５１に接続するＡＮＤ論理ゲート３５３を含む。
【００４９】
（分割比率が奇数の場合の第１周波数分割器の動作）
整数分割比率Ｋが奇数の場合、第１周波数分割器のカプラ回路３０６は遅延要素ブロッ
ク３０５のＮ個のＤ型フリップ・フロップ中Ｊ個目および（Ｊ＋１）個目のマイナス出力
を、ＡＮＤ論理ゲートを通して１個目の遅延要素（例えば１個目のＤＦＦ３１１）に連結
するよう構成することができ、Ｊ＝（Ｋ−１）／２である。具体的には、第２周波数分割
器において、カプラ回路はＭ個のＤＦＦ中Ｊ個目および（Ｊ＋１）個目のマイナス出力を
ＡＮＤ論理ゲート（例えば図３のＡＮＤゲート３５３）を通して１個目のＤＦＦに連結す
るよう構成することができる。このように３の最小奇数分割比率の場合、Ｊは１の最小値
を有する。例えば３の分割比率に対し、各遅延ブロックにおける１個目および２個目の遅
延要素のマイナス出力は各々の遅延ブロック入力に連結される。
【００５０】
（分割比率が奇数の場合の第２周波数分割器の動作）
再度図８を参照すると、波形４０２は逆転入力信号３０１’を表す。波形４７３および
波形４７４はＤＦＦ３５１およびＤＦＦ３５２各々のプラス出力ｑ０Bおよびプラス出力
ｑ１Bを表す。波形４７５はＤＦＦ３５１およびＤＦＦ３５２各々のマイナス出力ｑ０B’
およびマイナス出力ｑ１B’に連結された入力を有するＡＮＤゲート３５３により提供さ
れるカプラ出力信号３５４を表す。波形４７０および波形４７１同様、波形４７３および
波形４７４に見られるように、ＤＦＦ３５１およびＤＦＦ３５２の出力は入力クロック周
波数の１／３の周波数であるが、デューティ・サイクルが５０％でない信号である。
【００５１】
５０％のデューティ・サイクルを有する奇数分割の波形を形成するために、第１周波数
分割器の出力を第２周波数分割器３３０の出力に連結することができる。例えば、分割比
率が３である場合、第１周波数分割器の２個目のＤＦＦ３１２の逆転出力ｑ１A’（例え
ば「Ｄｉｖ０３」信号が高レベルの場合、ＤＦＦ３１２のプラス出力ｑ１AがＮＡＮＤゲ
ート３３４を通った後）を図３における第２周波数分割器３３０’の２個目のＤＦＦ３５
２の逆転出力ｑ１B’（例えば「Ｄｉｖ０３」信号が高レベルの場合、ＤＦＦ３５２のプ
ラス出力ｑ１BがＮＡＮＤゲート３３１を通った後）とＮＡＮＤゲート３３２で組み合わ
せることができる。再度図８を参照すると、波形４７６は２個目のＤＦＦ３５１の逆転出
力ｑ０B’で、波形４７７は２個目のＤＦＦ３５２の逆転出力ｑ１B’である。波形４７８
はＮＡＮＤゲート３３２の出力で、５０％のデューティ・サイクルを有する。
【００５２】
第２遅延ブロックのＤＦＦ（例えばＤＦＦ３５１およびＤＦＦ３５２）は逆転クロック
信号３０１’の上昇エッジ（またはＤＦＦの構成により下降エッジ）においてのみトリガ
ーされる一方第１遅延ブロックのＤＦＦ（例えば図２のＤＦＦ３１１およびＤＦＦ３１２
）は図２の非逆転クロック信号の同じ（情報または下降）エッジによりトリガーされる。
従って、分割比率が奇数の場合出力信号４７８のデューティ・サイクルは部分的に入力ク
ロックのデューティ・サイクルに依存し得る（例えば入力クロックのデューティ・サイク
ルが５０％でない場合出力信号のデューティ・サイクルは５０％でないかもしれない）。
しかし、奇数分割比率に対する出力デューティ・サイクルは入力クロックのデューティ・
サイクルに対し一般的に向上する（例えば、出力デューティ・サイクルは入力デューティ
・サイクルに比べ５０％に近い）。例えば入力クロックのサイクルが３３％の場合、出力
クロックのデューティ・サイクルは３の分割比率に対し一般的に４５％より良い。
【００５３】
次にマルチプレクサ３３３を用い整数分割比率が奇数の時に組み合わせ出力を選び、整
数分割比率が偶数の時は第１周波数分割器の出力のみを選び、任意の整数分割比率に対し
５０％のデューティ・サイクルを有する分割出力３０２を形成することができる。
【００５４】
図４は、整数分割比率が５の場合に必要な回路の概略図である。なお、説明を簡単にす
るために一部の回路を省略している。第１周波数分割器２１０は、Ｊ＝（Ｋ−１）／２個
の遅延回路を有する必要があるため、少なくとも３つの遅延回路を有する。また、第２周
波数分割器２２０も、Ｊ＝（Ｋ−１）／２個の遅延回路を有する必要があるため、少なく
とも３つの遅延回路を有する。また、第１周波数分割器２１０複数の遅延回路のＪ個目の
遅延要素の逆転出力および第２周波数分割器のＪ個目の遅延要素の逆転出力に対して、Ａ
ＮＤ演算を実施するため、第２の遅延回路の出力ｑ１A’および第３の遅延回路の出力ｑ
２A’がＡＮＤ回路に入力している。同様に、第２周波数分割器２２０複数の遅延回路の
第２の遅延回路の出力ｑ１B’および第３の遅延回路の出力ｑ２B’がＡＮＤ回路に入力し
ている。出力選択器３０７のＮＡＮＤ回路３３２を介した第１周波数分割器２１０の出力
信号と第２周波数分割器２２０の出力信号が、出力選択器３０７の出力信号として出力さ
れる。
【００５５】
他の任意の奇数整数分割比率に対しても同様の結果を達成することができる。整数分割
比率Ｋが奇数の場合、出力選択器回路２４０は一連の遅延要素各々においてＪが同じ位置
である限り、第１周波数分割器のＪ個目の遅延要素の逆転出力および第２周波数分割器の
Ｊ個目の遅延要素の逆転出力に対しＮＡＮＤ演算を実施するよう構成することができる。
当業者であれば任意の偶数および奇数整数分割値の範囲に対し本発明によるクロック分割
器回路を実施するために適当な論器および／あるいは回路を設計することができよう。
【００５６】
（本発明による分周方法の例）
次に図９を参照すると、本発明による方法のフローチャートが示される。工程Ｓ５０１
で、方法は分割比率を決定することを含む。例えば方法は望まれる整数分割比率に対応す
る信号を受信し、またはデータ記憶装置から値を読み取ることを含むことができる。工程
Ｓ５１１から工程Ｓ５１３は望まれる整数分割比率に従い第１分割器出力を形成すること
を含む。工程Ｓ５２０で、選択された整数分割比率が奇数であるか判定される。奇数の場
合、工程Ｓ５２１〜Ｓ５２３は第２分割器出力を形成することを含む。工程Ｓ５３０で、
選択された分割比率が奇数であるか再度判定される。奇数の場合、工程Ｓ５３２は第１の
複数の遅延要素の第２出力から第１分割器出力を、第２の複数の遅延要素の第２出力から
第２分割器出力を選び周波数分割出力信号を形成することを含む。分割比率が偶数の場合
、工程Ｓ５３１は第１分割器出力を周波数分割出力信号として形成することを含む。
【００５７】
第１分割器出力を形成するために、工程Ｓ５１１は入力信号（例えば図１の入力クロッ
ク信号２０１）を第１遅延ブロック（例えば複数の直列接続遅延要素を有する第１遅延回
路ブロック２１１）に印加することを含む。工程Ｓ５１２は第１遅延ブロックの１つ以上
の第１出力を第１遅延ブロック入力（例えば第１遅延ブロックの１個目の遅延要素の入力
）に選択的に連結する（例えば第１の設定可能なカプラ２１２を用い）ことを含む。工程
Ｓ５１３は第１遅延ブロックの第２出力から第１分割器出力を選択することを含む。
【００５８】
プログラマブル整数分割値が奇数の時に第１分割器を形成するために、工程Ｓ５２１は
入力信号の逆転（例えば逆転クロック信号２０３）を第２遅延ブロック（例えば複数の直
列接続遅延要素を有する第２遅延回路ブロック２２１）に印加することを含む。工程Ｓ５
２２は第２遅延ブロックの１つ以上の第１出力を第２遅延ブロック入力（例えば第２遅延
ブロックの１個目の遅延要素の入力）に選択的に連結する（例えば第２の設定可能なカプ
ラ２１２を用い）ことを含む。工程Ｓ５２３は第２遅延ブロックの第２出力から第２分割
器出力を選択することを含む。
【００５９】
工程Ｓ５２０はさらに選択された整数分割値が偶数である場合に、例えば入力信号の逆
転を作動停止にすることにより（例えば図１のインバータ２０２を作動停止することによ
り）、第２遅延ブロックを作動停止することを含むことができる。選択された整数分割比
率は符号Ｋにより表すことができる。工程Ｓ５１１から工程Ｓ５１３で用いられる第１遅
延ブロックはＮ個のＤ型フリップ・フロップ（例えば図２における遅延ブロックの６個の
Ｄ型フリップ・フロップ）を含むことができ、Ｎは少なくとも２の整数で、工程Ｓ５２１
から工程Ｓ５２３で用いられる第２遅延ブロックはＭ個のＤ型フリップ・フロップ（例え
ば図３における第２分割器回路３３０’の２個のＤ型フリップ・フロップ）を含むことが
でき、Ｍは少なくとも２の整数で、Ｍ≦Ｎである。この構成において、ＫはＮ×２の最大
値および（Ｍ×２）−１の最大奇数値を有する。
【００６０】
Ｋが偶数の場合、工程Ｓ５１２はＮ個のＤ型フリップ・フロップのＩ個目の出力を第１
遅延ブロックの入力に連結することを含むことができ、Ｉ＝Ｋ／２である。Ｉ個目の出力
は選択された整数分割値に応答してインバータを作動化することにより第１遅延ブロック
の入力に連結することができ、インバータはＩ個目の出力に連結した入力および第１遅延
ブロックの入力に連結した出力を有する。例えば、次に図２を参照すると、Ｉ個目の出力
は選択された分割比率が２、４、６、８、１０、または１２に各々対応するトライステー
ト・インバータ３１９，３２４，３２６，３２０，３２５を作動化することにより選択す
ることができる。
【００６１】
Ｋが奇数の場合、工程Ｓ５１２はＮ個のＤ型フリップ・フロップのＪ個目および（Ｊ＋
１）個目のマイナス出力を第１遅延ブロックの入力に連結することを含むことができ、工
程Ｓ５２２はＭ個のＤ型フリップ・フロップのＪ個目および（Ｊ＋１）個目のマイナス出
力を第２遅延ブロックの入力に連結することを含むことができ、Ｊ＝（Ｋ−１）／２であ
る。より具体的に、工程Ｓ５１２は（１）Ｎ個のＤ型フリップ・フロップのＪ個目および
（Ｊ＋１）個目のマイナス出力に対し第１のＡＮＤ演算を実施すること、および（２）第
１のＡＮＤ演算の出力またはその導関数を第１遅延ブロックの入力に提供することを含む
ことができ、工程Ｓ５２２は（１）Ｍ個のＤ型フリップ・フロップのＪ個目および（Ｊ＋
１）個目のマイナス出力に対し第２のＡＮＤ演算を実施すること、および（２）第２のＡ
ＮＤ演算の出力またはその導関数を第２遅延ブロックの入力に提供することを含むことが
できる。
【００６２】
例えば、次に部分的に図２および図３を参照すると、分割比率が３の場合、図９の工程
Ｓ５１２はＤ型フリップ・フロップ（ＤＦＦ）３１１，３１２のマイナス出力をＮＡＮＤ
ゲート３２１に連結し、ＮＡＮＤゲート３２１の出力を、トライステート・インバータ３
２２を通して１個目のＤＦＦ３１１の入力に連結する（これにより論理的ＡＮＤ演算を実
施する）ことを含むことができ、工程Ｓ５２２はＤＦＦ３５１およびＤＦＦ３５２のマイ
ナス出力をＡＮＤゲート３５３に連結し、ＡＮＤゲート３５３の出力を１個目のＤＦＦ３
５１の入力に連結することを含むことができる。
【００６３】
工程Ｓ５３２（Ｋが奇数の場合）は第１分割器出力および第２分割器出力に対しＮＡＮ
Ｄ論理演算を実施し（例えば図２のＮＡＮＤゲート３３２により）、ＮＡＮＤ論理演算の
出力またはその導関数を周波数分割信号として形成する（例えば選択された整数分割比率
が奇数の場合マルチプレクサ３３３においてＮＡＮＤゲート３３２の出力を選択すること
により）を含むことができる。工程Ｓ５３１（Ｋが偶数の場合）は第１分割器出力または
その導関数を周波数分割出力信号として形成する（例えば選択された整数分割比率が偶数
の場合マルチプレクサ３３３において第１分割器出力３０９を選択することにより）こと
を含むことができる。
【００６４】
（本発明の分周回路を用いた電子機器）
図１０および図１１は、本発明の分周回路を用いた電子機器の例を示す図である。例え
ば、本発明の分周回路は、図１０に示すようなシンセサイザに用いることもできる。また
、図１０のシンセサイザは、例えば、図１１のような電波時計（無線制御計測装置）のよ
うな電子機器に用いることができる。
【００６５】
このように、本発明は入力信号の周波数を整数分割値で分割する回路および方法を提供
する。本発明は５０％に近いデューティ・サイクルを有する任意の整数分割比率を提供す
るよう容易にプログラムできる周波数分割器構造を有利に提供する。回路および方法がＤ
型フリップ・フロップのような標準の論理セルおよび基本的な論理ゲートを用いることに
より実施することができ、望まれる任意の整数分割比率を提供するよう容易にスケールす
ることができる。
【００６６】
本発明の特定実施形態に関わる前述の説明は例示および説明の目的で呈される。これら
は網羅的または発明を開示の正確な形態に限定する意図はなく、上記の教示に照らし多数
の修正および変形が可能であることが明らかである。実施形態は発明の原理およびその実
際的な適用を最も良く説明し、それにより他の当業者が検討する特定用途に適するような
修正を加えて発明および各種実施形態を最も良く利用できるように選ばれ説明された。発
明の範囲は本明細書に添付される特許請求の範囲およびこれらの匹敵するものにより定義
されることが意図される。
【図面の簡単な説明】
【００６７】
【図１】本発明により入力クロック信号を分割する回路のブロック図。
【図２】本発明により入力クロック信号を分割する回路の回路図。
【図３】本発明による代表的な第２周波数分割器の回路図。
【図４】本発明により入力クロック信号を分割する回路の概略図。
【図５】（ａ）〜（ｃ）は、本発明による回路および方法により形成される波形を示すグラフ。
【図６】（ａ）、（ｂ）は、本発明による回路および方法により形成される波形を示すグラフ。
【図７】本発明による回路および方法により形成される波形を示すグラフ。
【図８】本発明による回路および方法により形成される波形を示すグラフ。
【図９】本発明による代表的な方法を示す図。
【図１０】本発明の分周回路を用いたシンセサイザを表すブロック図。
【図１１】図１０のシンセサイザを用いた電子機器を表すブロック図。
【図１２】入力クロックおよび従来の１／３分周クロック分割器の出力の波形を示すグラフ。
【符号の説明】
【００６８】
２１１…遅延要素、２１２…設定可能なカプラ、２３０…設定選択器、２４０…出力選
択器、２２２…設定可能なカプラ、２２１…遅延要素、３０１…クロック入力、３３０…
第２周波数分割器。
【技術分野】
【０００１】
本発明は一般的に分割器の分野に関する。より具体的には、例えば本発明の実施形態は
奇数および偶数の分割比率双方に対し５０％又は５０％に近いデューティ・サイクルを有
するプログラマブル整数クロック分割器の回路および分割方法に関する。
【背景技術】
【０００２】
コンピュータおよび他の電子システムはしばしば複数のクロック信号を必要とし、単一
のクロック信号に基づき複数のクロック信号を形成する必要がある。複数のクロック信号
を生成する従来の方法は位相ロック・ループ（ＰＬＬ）回路を用いる方法である。ＰＬＬ
回路は入力としてクロック信号を受信し、入力クロック信号から１つ以上の出力クロック
信号を形成することができる。複数のクロック信号を生成する別の従来の方法はクロック
分割器回路を用いる方法である。クロック分割器回路は入力クロック信号を受信し、より
低い周波数の出力クロック信号を形成する。出力クロック信号は入力クロック信号を所定
の比率で分割することにより形成することができる。例えば、クロック分割器回路は数個
のフリップ・フロップ回路を含み、入力クロック信号をいくつかの偶数整数の比率（例え
ば２、４、６等々）で分割することができる。
【０００３】
これらの周波数分割器および周波数逓倍器（例えばＰＬＬ）は多種の用途で使用される
。特に、周波数分割器は特定の半導体チップにおける発振器の数を削減することができ、
それにより追加機能回路のための空間を作ることができる。しばしばマスター・クロック
信号を生成する１つの発振器回路が提供される。次に１つ以上の周波数分割器および／あ
るいは逓倍器を用いて異なった周波数を有する複数のクロック信号が生成される。例えば
、１つ以上の１／２分周回路を用いてマスター発振器クロック周波数を２、４、８等々で
分割することができる。クロック信号をプログラム可能な形で分割すること（例えば、望
ましい分割比率を示す１つ以上の信号を提供または選択することにより分割比率を実行時
に選択すること）がしばしば望ましい。これは例えば複数のクロック分割器回路出力から
１つの出力を動的に選択するか、または選択された分割比率に応答して１つのクロック分
割器回路の動作を変更することによって達成することができる。
【０００４】
【特許文献１】米国特許第７０１２４５５号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従来のクロック回路の問題の１つはデューティ・サイクルである。従来のクロック回路
および／あるいはクロック分割器回路が生成するクロック信号は５０％デューティ・サイ
クルを有しない。例えば信号のプラスまたは「オン」部分は信号のマイナスまたは「オフ
」位相よりかなり長いか、または短いかもしれず、信号は実質的に５０％の時間「オン」
でないことになる。これは低周波数システムおよび／あるいは装置をトリガーするために
、１つのクロック・エッジのみ用いるシステムではあまり重要でないかもしれない。しか
し、より高周波のシステムによって、ある装置はクロック信号のプラス・エッジでトリガ
ーされ、別の装置はマイナス・エッジによりトリガーされるかもしれない。このようなシ
ステムにおいては、クロック信号が５０％デューティ・サイクルを有することが重要とな
る。例えば、クロック信号が２ナノ秒（ｎｓ）周期および５０％デューティ・サイクルを
有する場合、いずれのクロック・エッジによりトリガーされても装置が操作を完了するの
に１ｎｓある。しかし、クロック信号が非対称であると（例えば４０％「オン」および６
０％「オフ」のデューティ・サイクルを有する場合）、片方のクロック・エッジによりト
リガーされた装置は反対側のクロック・エッジによりトリガーされた装置より早く操作を
終了するかもしれない。これは装置をトリガーするのに双方のクロック・エッジを利用す
るシステムを設計しようとする場合に制限要因となる可能性がある。
【０００６】
多くのクロック分割器回路は主に入力クロック信号を偶数整数の比率（たとえば２、４
、６、等々）で分割するよう構成されるが、これは奇数整数の比率で分割するより簡単だ
からである。奇数整数の比率で分割するクロック分割器回路は技術的に知られているが、
これらの回路は５０％のデューティ・サイクルを達成しづらい。次に図１２を参照すると
、クロック信号１０１が示される。分割クロック信号１０２はカウンタまたはカスケード
されたフリップ・フロップを用いる従来の１／３分周クロック分割器の出力である。信号
１０２のデューティ・サイクルは約６６％である（例えば入力クロック２サイクル中「オ
ン」で、入力クロック１サイクル中「オフ」である）ことが分かる。このようなクロック
信号は双方のクロック・エッジを利用するシステム、または他の理由から５０％デューテ
ィ・サイクルが肝要であるシステムには適していない場合がある。さらに、従来のクロッ
ク分割器回路の多くは奇数整数の分割比率に対し５０％のデューティ・サイクルを形成す
るためにデューティ・サイクル５０％の入力クロック信号を必要とする。
【０００７】
従って、奇数および偶数の分割比率に対し５０％デューティ・サイクルを有するプログ
ラマブルな整数クロック分割の方法および回路を提供する必要がある。さらに、入力クロ
ック信号が５０％デューティ・サイクルを有しない場合もこのようなクロック分割を提供
すること、および標準的な集積回路部品を用いることが望ましい。
【課題を解決するための手段】
【０００８】
本発明の実施形態は入力信号の周波数を整数の分割値で分割する回路および方法に関す
る。回路は一般的に第１周波数分割器と、第２周波数分割器、出力信号を選択するための
設定可能な論理、および分割器および選択回路を設定するためのプログラマブル回路を含
む。第１周波数分割器は（i）入力信号を受信するよう構成される第１遅延ブロック（例
えば、複数の直列接続された遅延要素を有する第１遅延ブロック）および（ii）第１遅延
ブロックの１つ以上の第１出力を第１遅延ブロック入力（例えば複数の遅延要素中第１要
素の入力）に連結するよう構成される第１の設定可能なカプラ回路を含む。第２周波数分
割器は（i）入力信号の逆転を受信するよう構成される第２遅延ブロック（例えば、複数
の直列接続された遅延要素を有する第２遅延ブロック）および（ii）第１遅延ブロックの
１つ以上の第１出力を第２遅延ブロック入力（例えば複数の遅延要素中第１要素の入力）
に連結するよう構成される第２の設定可能なカプラ回路を含む。設定可能な論理は第１遅
延ブロックの第２出力および第２遅延ブロックの第２出力を選択して周波数分割出力信号
を形成するよう構成される。プログラマブル回路は第１および第２の設定可能なカプラ回
路および設定可能な論理を選択的に設定するよう構成される。
【０００９】
好ましい実施形態で、第２周波数分割器は奇数の分割値が選択された場合にのみ作動さ
せることができる。従って、設定可能な論理は整数分割値が偶数の場合、例えば入力信号
の逆転を第２周波数分割器に供給するインバータをディスエーブルすることにより第２周
波数分割器をディスエーブルするように設定することができる。
【００１０】
別の実施形態で、設定可能な論理はさらに第１および第２遅延ブロックの第２出力を組
み合わせて組み合わせ出力を形成するよう構成される組み合わせ回路を含む。別の実施形
態で、設定可能な論理はさらに整数分割値が奇数の場合組み合わせ出力信号を周波数分割
出力信号として出力し、整数分割値が偶数の場合第１遅延ブロックの第２出力を出力する
よう構成されるマルチプレクサを含む。組み合わせ回路はさらに第１遅延ブロックの第２
出力またはその導関数に連結した第１入力、第２遅延ブロックの第２出力またはその導関
数に連結した第２入力、および組み合わせ出力を形成するよう構成される出力を有するＮ
ＡＮＤ論理ゲート（または論理的に同等のもの）を含むことができる。
【００１１】
好ましい実施形態で、第１の複数の直列接続された遅延要素はＮ個のＤ型フリップ・フ
ロップを含み、Ｎは少なくとも２の整数で、第２の複数の直列接続されたＭ個のＤ型フリ
ップ・フロップを含み、Ｍは少なくとも２でＮ以下の整数で、整数の分割値はＮ×２の最
大値および（Ｍ×２）−１の最大奇数値を有する。第２周波数分割器は実質的に第１周波
数分割器と同一であることができる（例えばＭはＮに等しくて良い）。しかし、特定用途
における奇数整数の最大分割値が偶数整数の最大分割値より相当小さい場合、第２周波数
分割器は第１周波数分割器より遅延要素の数が少なくて良い。
【００１２】
選択された整数分割値はＫの符号で表すことができ、一般的に少なくとも２の整数であ
る。一実施形態で、Ｋが偶数の場合、第１遅延ブロックの第１出力はＮ個のＤ型フリップ
・フロップのＩ個目からの出力を含み、Ｉ＝Ｋ／２である。Ｋが奇数の場合、第１遅延ブ
ロックの第１出力はＮ個のＤ型フリップ・フロップのＪ個目および（Ｊ＋１）個目からの
マイナス出力を含む。このような実施形態において、一般的にＪ＝（Ｋ−１）／２である
。従って、Ｋの最小偶数値が２で、Ｋの最小奇数値が３の場合、ＩおよびＪは双方とも最
小値が１となる。
【００１３】
別の実施形態で、Ｋが奇数の場合第１の設定可能なカプラ回路はＮ個のＤ型フリップ・
フロップのＪ個目および（Ｊ＋１）個目からのマイナス出力を第１のＡＮＤ論理ゲートを
通して第１遅延ブロックの１個目の入力に連結するよう設定され、第２の設定可能なカプ
ラ回路はＮ個のＤ型フリップ・フロップのＪ個目および（Ｊ＋１）個目からのマイナス出
力を第２のＡＮＤ論理ゲートを通して第２遅延ブロックの１個目の入力に連結するよう設
定される。あるいはＫが偶数の場合、第１の設定可能なカプラ回路はインバータを通して
Ｎ個のＤ型フリップ・フロップのＩ個目の出力を第１遅延ブロックの１個目の入力に連結
するよう設定することができる。
【００１４】
好ましい実施形態で、整数分割値が偶数の場合、周波数分割出力信号は入力信号のデュ
ーティ・サイクルと関係なく５０％のデューティ・サイクルを有する。整数分割値が奇数
の場合、周波数分割出力信号は入力信号のデューティ・サイクルが５０％の時に５０％の
デューティ・サイクルを有する。整数分割値が奇数で入力信号のデューティ・サイクルが
５０％でない場合、周波数分割出力信号は入力信号のデューティ・サイクルより５０％に
近いデューティ・サイクルを有する。代表的な一実施形態で、整数分割値が３で入力信号
が３３％のデューティ・サイクルを有する場合、周波数分割出力信号のデューティ・サイ
クルは少なくとも４５％となる。
【００１５】
方法は（ａ）（i）入力信号を第１遅延ブロック（例えば、複数の直列接続された遅延
要素を有する第１遅延ブロック）に印加し、（ii）第１遅延ブロックの１つ以上の第１出
力を第１遅延ブロック入力（例えば第１遅延ブロックの第１要素の入力）に選択的に連結
し、（iii）第１遅延ブロックの第２出力から第１分割器出力を選択することにより第１
分割器出力を形成すること、（ｂ）プログラマブル整数分割値が奇数の場合、（i）入力
の逆転を第２遅延ブロック（例えば直列接続された第２の複数の遅延要素を有する第２遅
延ブロック）に印加し、（ii）第２遅延ブロックの１つ以上の第１出力を第２遅延ブロッ
ク入力（例えば第２遅延ブロックの第１要素の入力）に選択的に連結し、（iii）第２遅
延ブロックの第２出力から第２分割器出力を選択することにより第２分割器出力を形成す
ること、および（ｃ）整数分割値に従い第１分割器出力および／あるいは第２分割器出力
に基づき周波数分割出力信号を形成することの工程を含む。
【００１６】
方法は選択された整数分割値に対応する選択信号を受信する工程（例えば方法により形
成された分割比率を動作中に変更できるよう）を含むことができる。好ましい実施形態で
、方法は選択された整数分割値が偶数の場合、例えば第２遅延ブロックに入力信号の逆転
を提供するインバータをディスエーブルおよび／あるいは作動停止することにより第２遅
延ブロックの動作を停止することを含む。
【００１７】
別の実施形態で、Ｋが偶数の場合、工程（ａ）（ii）はＮ個のＤ型フリップ・フロップ
のＩ個目の出力を第１遅延ブロックに連結することを含み、Ｉ＝Ｋ／２である。好ましい
実施形態で、Ｉ個目の出力は選択された整数分割値に応答してインバータを作動させるこ
とにより第１遅延ブロックに連結され、インバータはＩ個目の出力に連結された入力およ
び第１遅延ブロックの入力に連結された出力を有する。好ましい実施形態で、インバータ
はトライステート・インバータである。
【００１８】
別の実施形態で、Ｋが奇数の場合、工程（ａ）（ii）はＮ個のＤ型フリップ・フロップ
のＪ個目および（Ｊ＋１）個目のマイナス出力を第１遅延ブロックの入力に連結すること
を含み、工程（ｂ）（ii）はＭ個のＤ型フリップ・フロップのＪ個目および（Ｊ＋１）個
目のマイナス出力を第２遅延ブロックの入力に連結することを含み、Ｊ＝（Ｋ−１）／２
である。別の実施形態で、工程（ａ）（ii）は（１）Ｎ個のＤ型フリップ・フロップのＪ
個目および（Ｊ＋１）個目のマイナス出力に対し第１のＡＮＤ論理演算を実施し、（２）
第１のＡＮＤ演算の出力またはその導関数を第１遅延ブロックの入力に提供することを含
み、工程（ｂ）（ii）は（１）Ｍ個のＤ型フリップ・フロップのＪ個目および（Ｊ＋１）
個目のマイナス出力に対し第２のＡＮＤ論理演算を実施し、（２）第２のＡＮＤ演算の出
力またはその導関数を第２遅延ブロックの入力に提供することを含む。
【００１９】
さらに別の実施形態で、Ｋが奇数の場合、工程（ｃ）は第１分割器出力および第２分割
器出力に対しＮＡＮＤ論理演算を実施し、ＮＡＮＤ論理演算の出力またはその導関数を周
波数分割出力信号として形成することを含むことができる。あるいはＫが偶数の場合、工
程（ｃ）は第１分割器出力またはその導関数を周波数分割出力信号として形成することを
含むことができる。
【００２０】
請求項１に記載された、入力信号の周波数を少なくとも２である整数分割値で分割する
ための回路は、（ａ）（i）前記入力信号を受信するよう構成される第１の複数の直列接
続された遅延要素、および（ii）前記第１の複数の遅延要素の１つ以上の第１出力を前記
第１の複数の遅延要素の１個目の入力に連結するよう構成される第１の設定可能なカプラ
回路、を含む第１周波数分割器と、（ｂ）（i）前記入力信号の逆転を受信するよう構成
される第２の複数の直列接続された遅延要素、および（ii）前記第２の複数の遅延要素の
１つ以上の第１出力を前記第２の複数の遅延要素の１個目の入力に連結するよう構成され
る第２の設定可能なカプラ回路、を含む第２周波数分割器と、（ｃ）前記第１の複数の遅
延要素の第２出力および前記第２の複数の遅延要素の第２出力を選択し周波数分割出力信
号を形成するよう構成される設定可能な論理と、（ｄ）前記第１および第２の設定可能な
カプラ回路および前記設定可能な論理を選択可能な形で設定するよう構成されるプログラ
マブル回路と、を含むことをその要旨とする。
【００２１】
請求項１２に記載された、入力信号の周波数を選択された、少なくとも２の整数分割値
で分割する方法は、（ａ）（i）前記入力信号を第１の複数の直列接続された遅延要素を
含む第１遅延ブロックに印加し、（ii）前記第１遅延ブロックの１つ以上の第１出力を前
記第１遅延ブロックの第１遅延要素の入力を含む第１遅延ブロック入力に選択的に連結し
、（iii）前記第１遅延ブロックの第２出力から前記第１分割器出力を選択すること、に
より第１分割器出力を形成することと、（ｂ）前記プログラマブル整数分割値が奇数の場
合、（i）前記入力信号の逆転を第２の複数の直列接続された遅延要素を含む第２遅延ブ
ロックに印加し、（ii）前記第２遅延ブロックの１つ以上の第１出力を前記第２遅延ブロ
ックの第１遅延要素の入力を含む第２遅延ブロック入力に選択的に連結し、（iii）前記
第２遅延ブロックの第２出力から前記第２分割器出力を選択すること、により第２分割器
出力を形成することと、（ｃ）前記整数分割値に従い前記第１分割器出力および／あるい
は前記第２分割器出力に基づき周波数分割出力信号を形成することと、を含むことをその
要旨とする。
【００２２】
本発明は奇数の分割比率を含み任意の整数分割比率に対し５０％のデューティ・サイク
ルを提供するよう簡単にプログラムできる周波数分割器構造を有利に提供する。偶数の整
数分割比率について、出力は入力クロックのデューティ・サイクルに関係なく５０％デュ
ーティ・サイクルを有する。奇数の整数分割比率について、出力は入力クロックが５０％
デューティ・サイクルを有する場合に５０％デューティ・サイクルを有し、入力クロック
が５０％デューティ・サイクルを有しない場合出力は改良されたデューティ・サイクルを
有する。回路および方法はＤ型フリップ・フロップなどの標準的な論理セルおよび基本的
な論理ゲートを用いて実施することができ、望まれる任意の整数分割比率を提供するよう
簡単にスケールすることができる。
【００２３】
本発明のこれらおよび他の利点は以下の好ましい実施形態の詳細な説明から容易に明ら
かになろう。
【発明を実施するための最良の形態】
【００２４】
次に発明の好ましい実施形態について詳細に言及し、その例が添付図面で図示される。
発明は好ましい実施形態と併せて説明されるが、これらは発明をこれらの実施形態に限定
する意図ではないことが理解されよう。逆に、発明は添付特許請求の範囲で定義される精
神および範囲に含まれる代替、修正、および同等のものを対象とすることを意図している
。さらに、本発明の以下の詳細な説明において、本発明の充分な理解を提供するために多
数の具体的な詳細が述べられる。しかし当業者であれば本発明がこれらの具体的な詳細な
しでも実施され得ることが直ちに明らかであろう。それ以外で、周知の方法、手順、部品
、および回路は本発明の態様を不必要に分かりにくくしないよう詳細に説明していない。
【００２５】
さらに便宜上および簡略化のために本明細書において「クロック」、「時間」、「速度
」、「周期」、および「周波数」の用語は互換的に使用されるが、一般的に技術的に認め
られた意味を与えられる。また便宜上および簡略化のために「信号」および「波形」の用
語は「に接続」、「と連結」、「に連結」、および「と通信」の用語（これらの用語は用
語の使用がはっきりと別のことを指さない限りさらに接続、連結、および／あるいは通信
する要素間の直接的および／あるいは間接的な関係を指す）同様互換的に使用できるが、
これらの用語は一般的に技術的に認められた意味を与えられる。
【００２６】
発明とその各種態様は代表的な実施形態に関連して以下さらに詳細に説明される。
【００２７】
（分周回路のブロック図）
図１を参照すると、入力信号の周波数を整数分割値で分割する回路２００のブロック図
が示される。回路２００は第１周波数分割器２１０、第２周波数分割器２２０、設定選択
器２３０、および出力選択器２４０を含む。
【００２８】
第１周波数２１０は入力クロック信号２０１受信するよう構成される遅延回路ブロック
２１１および設定可能なカプラ２１２を含む。遅延回路ブロック２１１は、例えば直列接
続された複数の遅延回路である。設定可能なカプラ２１２は遅延回路ブロック２１１の１
つ以上の出力を、直列に接続された複数の遅延回路のうち１個目遅延回路の入力に接続す
る。
【００２９】
第２周波数分割器２２０は、遅延回路ブロック２２１および設定可能なカプラ２２２を
含む。第２周波数分割器２２０は、入力クロック信号２０１の逆転または補完を受信する
。例えば、例えばインバータ２０２からの逆転クロック信号２０３を受信する。カプラ２
１２と同様に、カプラ２２２は第２の複数の遅延回路の１つ以上の出力を遅延回路２２１
の１個目の入力に接続する。
【００３０】
出力選択器２４０は、遅延回路ブロック２１１の出力および遅延回路ブロック２２１の
出力を選択して周波数分割信号２０５を出力する。設定選択器２３０は第１の設定可能な
カプラ回路２１２および第２の設定可能なカプラ回路２２２ならびに出力選択器２４０を
選択可能な形で設定する。例えば、設定選択器２３０は、分割器２００の外部から整数分
割値を選択するための信号を受信する。設定選択器の入力は例えば可能な各整数分割値に
対する選択器入力、望まれる整数分割値またはその他分割器回路２００の動作を設定する
任意の入力値の直列または並列表示を有することができる。
【００３１】
第２周波数分割器２２０は奇数の分割値が選択された場合にのみ動作する。従って、設
定選択器２３０は、整数分割値が偶数の時に第２周波数分割器２２０をディスエーブルす
るようにしてもよい。あるいは、設定選択器２３０は、インバータ２０２をディスエーブ
ルすることにより第２周波数分割器をディスエーブルしてもよい。
【００３２】
（分周回路の回路図）
次に図２を用いて、本発明により入力クロック信号を分周する分周回路３００のより詳
細な回路図を説明する。
【００３３】
分周回路３００は、遅延要素ブロック３０５およびカプラ回路３０６を含む第１周波数
分割器３０４を有する。遅延要素ブロック３０５は、複数のＤ型フリップ・フロップ（Ｄ
ＦＦ）３１１〜３１６含み、それらは直列に接続されている。本実施例では、６個のＤＦ
Ｆを含む。複数のＤＦＦ３１１〜３１６の各々は、ＣＬＫ入力端子で入力クロック信号３
０１を受信する。ＤＦＦ３１１〜３１６が受信するクロック信号は、分周回路３００が外
部から受信したクロック入力を、インバータを介して受信してもよい。本実施例では、偶
数個、具体的には２つのインバータ３２７およびインバータ３２８を介してクロック信号
を受信している。ＤＦＦ３１２から３１６は先行するＤＦＦ３１１から３１５各々のプラ
ス出力に連結されるＤ入力を有する。すなわち、遅延回路ブロック３０５が第１から第ｎ
の直列接続されたＤＦＦを含む場合、第ｍのＤＦＦ（２≦ｍ≦ｎ）のデータ入力端子Ｄは
、第ｍ−１段の出力ｑに接続されている。第１のＤＦＦのデータ入力端子はカプラ回路３
０６の出力に接続され、第ｎのＤＦＦの出力ｑは出力選択器３０７に接続されている。Ｄ
ＦＦ３１２から３１６のリセット端子Ｒには、共通のリセット信号３０３が入力される。
リセット信号は、２つのインバータ３１７およびインバータ３１８を介して受信してもよ
い。
【００３４】
カプラ回路３０６は設定線Ｄｉｖ０２−Ｄｉｖ１２の状態によりＤＦＦ３１１から３１
６の１つ以上のプラス出力ｑｘAを結合するデジタル・フィードバック・ネットワークを
形成する。設定線Ｄｉｖ０２−Ｄｉｖ１２の設定信号は、たとえば図１のカプラ回路３０
６を設定する設定選択器２３０のようなプログラマブル回路により生成される。プログラ
マブル回路は例えば不揮発性メモリ（例えばＥＰＲＯＭ、フラッシュ・メモリ、ヒューズ
、等々）またはＲＡＭ（例えば設定レジスタ、分周回路を実装した電子機器のユーザがア
クセスできない（書き換えできない）プログラマブル・メモリ）を含むことができる。
【００３５】
第２周波数分割器３３０は第１周波数分割器３０４に実質的と同一である。しかし、特
定用途において奇数整数の最大分割値（分周比）が偶数整数の最大分割値より小さい場合
、第２周波数分割器は、第１周波数分割器より少ない遅延回路で構成することができる。
第２周波数分割器３３０は逆転入力クロック信号（例えばＮＡＮＤゲート３２９の出力）
を受信する。
【００３６】
出力選択器３０７は第１周波数分割器３０４の遅延回路ブロック３０５からの出力また
は第１周波数分割器３０４と第２周波数分割器３３０の出力を結合した出力を選択し、周
波数分割出力信号３０２として出力する。
【００３７】
第１周波数分割器は偶数の分割比率について第２周波数分割器３３０なしで５０％デュ
ーティ・サイクルを形成することができる。従って、第２周波数分割器３３０は一般的に
奇数分割値が選択された場合にのみ作動される。奇数分割値が選択された場合とは、例え
ば奇数信号３１０が高レベルの場合で、奇数信号３１０は図１の設定選択器２３０のよう
なプログラマブル論理により提供される。回路３００において、奇数信号３１０および入
力クロック信号３０１はＮＡＮＤゲート３２９に入力として供給される。従って、奇数信
号３１０が低レベル（Ｌ）の場合、ＮＡＮＤゲート３２９の出力は高レベル（Ｈ）に引き
上げられ、第２周波数分割器３３０をディスエーブルする。奇数信号３１０が高レベル（
Ｈ）の場合、ＮＡＮＤゲート３２９の出力はクロック信号３０１が反転した逆転入力クロ
ック信号であり、第２周波数分割器３３０に供給される。
【００３８】
従って偶数の分割比率について回路３００の動作は第１周波数分割器３０４の遅延要素
ブロック３０５およびカプラ回路３０６に関連して図示することができる。ＤＦＦ３１１
〜３１６はカスケードされたＤ型フリップ・フロップで、カプラ回路３０６の要素はＤＦ
Ｆ３１１〜３１６と組み合わせてプログラマブル・デジタル・フィードバック・ネットワ
ークを形成する。カプラ回路３０６のトライステート・バッファ（スリーステート・バッ
ファ）３１９，３２０，３２３，３２４，３２５，３２６をオンおよびオフに切り替える
ことにより使用可能なすべての偶数の整数分割比率を実現することができる。これらの分
割比率は入力クロック波形のデューティ・サイクルに関係なく固有の５０％デューティ・
サイクルを有する。
【００３９】
例えば「Ｄｉｖ０２」入力が高レベルの場合に、インバータ３１９を通して（Ｄｉｖ０
２は、設定選択器２３０のようなプログラマブル論理により供給できる）ＤＦＦ３１１の
プラス出力ｑ０AをＤＦＦ３１１のＤ入力に接続することにより、２の分割比率が実現さ
れる。
【００４０】
次に図５（ａ）に、分割比率（分周比）が２である場合の波形図を示す。波形４０１は
クロック入力信号３０１、波形４１０はＤＦＦ３１１のプラス出力ｑ０Aで、波形４１１
は「Ｄｉｖ０２」信号が高レベルで「Ｄｉｖ０３、Ｄｉｖ０４、Ｄｉｖ０６、Ｄｉｖ０８
、Ｄｉｖ１２」が低レベルの場合にインバータ３１９により供給されるカプラ３０６の出
力信号３０８である。波形４０１の各上昇エッジ（立ち上がり）（例えば時間４０２，４
０３，４０４等）において、ＤＦＦ３１１は管理線３０８をサンプリングし、管理線３０
８がＨの場合はＨを出力し、管理線３０８がＬの場合はＬを出力する。従って、管理線３
０８の高レベルの場合、所定時間の遅延後、ＤＦＦ３１１はそのプラス出力ｑ０Aにおい
て高レベル出力（Ｈ）を生成する。その結果、カプラ３０８（波形４１１）はインバータ
３１９により低レベルに引き下げられる。波形４０１の次の上昇エッジ（例えば時間４０
３の）において、ＤＦＦ３１１は管理線３０８をサンプルして、その後プラス出力ｑ０A
において低レベルの出力を形成する。波形４１０に見られるように、ＤＦＦ３１１の出力
は入力クロック周波数の半分で５０％のデューティ・サイクルを有する信号である。ＤＦ
Ｆ３１１の動作はクロック信号の上昇エッジにのみ依存するので入力クロック信号３０１
のデューティ・サイクルは無関係である。ＤＦＦ３１１の出力は次に残りのＤＦＦ３１１
〜３１６を通して伝播し第１周波数分割器の出力３０９が生成される。
【００４１】
再び図２を参照すると、インバータ３２４を通して（例えば「Ｄｉｖ０４」入力が高レ
ベルの場合）ＤＦＦ３１２のプラス出力ｑ１AをＤＦＦ３１１のＤ入力に接続することに
より４の分割比率が実現される。次に図５（ｂ）を参照すると、分割比率が４である場合
に形成される波形のグラフが示される。波形４０１は入力クロック信号３０１を表す。波
形４２０および波形４２１は各々ＤＦＦ３１１およびＤＦＦ３１２におけるプラス出力ｑ
０Aおよびプラス出力ｑ１Aを表す。波形４２２は「Ｄｉｖ０４」信号が高レベルの場合イ
ンバータ３２４により提供されるカプラ出力３０８を表す。波形４２０と４２１に見られ
るように、ＤＦＦ３１１およびＤＦＦ３１２の出力は入力クロック波形４０１の周波数の
１／４の周波数で、５０％のデューティ・サイクルを有する信号である。ＤＦＦ３１２の
出力は次に残りのＤＦＦ３１３〜３１６を通して伝播し第１周波数分割器の出力３０９が
形成される。
【００４２】
再度図２を参照すると、インバータ３２６を通して（例えば「Ｄｉｖ０６」入力が高レ
ベルの場合）ＤＦＦ３１３のプラス出力ｑ２AをＤＦＦ３１１のＤ入力に接続することに
より６の分割比率が実現される。次に図５（ｃ）を参照すると、分割比率が６である場合
に形成される波形のグラフが示される。波形４０１は入力クロック信号３０１を表す。波
形４３０，４３１，４３２は各々ＤＦＦ３１１，３１２，３１３におけるプラス出力ｑ０
A，ｑ１A，ｑ２Aを表す。波形４２２は「Ｄｉｖ０６」信号が高レベルの場合インバータ
３２６により提供されるカプラ出力３０８を表す。波形４３０，４３１，４３２に見られ
るように、ＤＦＦ３１１，３１２，３１３の出力は入力クロック波形４０１の周波数の１
／６の周波数で、５０％のデューティ・サイクルを有する信号である。ＤＦＦ３１３の出
力は次に残りのＤＦＦ３１４〜３１６を通して伝播し第１周波数分割器の出力３０９が形
成される。
【００４３】
同様に、図６（ａ）、図６（ｂ）および図７は各々８、１０、および１２の分割比率（
例えば制御信号「Ｄｉｖ０８」、「Ｄｉｖ１０」、および「Ｄｉｖ１２」が各々高レベル
の場合）に対し形成される波形のグラフである。より一般的に、遅延要素ブロック３０５
はＮ個のＤ型フリップ・フロップを含むことができ、Ｎは整数で最大分割比率はＮ×２で
ある。選択された偶数の分割比率ＫはＩ個目のカスケードされたＤＦＦのプラス出力を最
初のＤＦＦのＤ入力（例えばＤＦＦ３１１のＤ入力）に接続することにより実現でき、Ｉ
とＫは整数で、Ｉ＝Ｋ／２である。従って最小分割比率Ｋが２の場合、ＮとＩは双方とも
最小値が１となる。偶数の分割比率の場合、遅延要素ブロック３０５におけるＤＦＦの出
力値は入力クロック信号３０１の上昇エッジにおいてのみ変化する（またはＤＦＦの構成
によっては下降エッジ）。このように本発明は任意の整数分割比率に対し５０％デューテ
ィ・サイクルの出力信号を提供する。
【００４４】
奇数の整数分割比率も本回路３００を用いて実現することができる。例えば、３の分割
比率はＮＡＮＤゲート３２１およびトライステート・インバータ３２２を通して（例えば
「Ｄｉｖ０３」入力が高レベルの場合）ＤＦＦ３１１およびＤＦＦ３１２の各々のマイナ
ス出力ｑ０A’とｑ１A’を接続することにより実現される。
【００４５】
次に図８を参照すると、分割比率が３である場合に形成される波形のグラフが示される
。波形４０１は入力クロック信号３０１を表す。波形４７０はＤＦＦ３１１のプラス出力
ｑ１Aを表し、波形４７１はＤＦＦ３１２のプラス出力ｑ１Aを表す。
【００４６】
波形４７２は、「Ｄｉｖ０３」信号が高レベルの場合のカプラ出力３０８を表す。Ｄｉ
ｖ０３”信号が高レベルの場合、ＤＦＦ３１１のマイナス出力ｑ０A’およびＤＦＦ３１
２のマイナス出力ｑ１A’がＮＡＮＤゲート３２１に入力されて、ＮＡＮＤゲート３２１
の出力が、インバータ３２２を介してカプラ出力３０８として出力される。従って、マイ
ナス出力ｑ０A’およびマイナス出力ｑ１A’に対し論理的ＡＮＤ演算が実施される。波形
４７０および波形４７１に見られるように、ＤＦＦ３１１およびＤＦＦ３１２の出力は入
力クロック周波数の１／３の周波数を有する信号である。しかし波形４７０および波形４
７１は５０％のデューティ・サイクルを有しない。
【００４７】
（分割比率が奇数の場合）
奇数の分割比率と５０％デューティ・サイクルを有する分割クロック信号を形成するた
めに第２周波数分割器３３０を用いる。第２周波数分割器３３０はＭ個のＤ型フリップ・
フロップを有することができ、ＭはＮ以下の整数で、最大奇数分割比率は（Ｍ×２）−１
である。第２周波数分割器３３０は実質的に第１周波数分割器と同じであって良い（例え
ばＭはＮに等しくて良い）。しかし特定の用途に対する最大奇数整数分割値が最大偶数整
数分割値より小さい場合、第２周波数分割器が有する遅延要素は第１周波数分割器が有す
る遅延回路より少なくてよい。従って、３の最小奇数分割比率Ｋである場合、ＮおよびＭ
の最小値は双方とも２である。例えば、３の奇数分割比率を達成するために第１遅延ブロ
ックおよび第２遅延ブロックの各々は、少なくとも２つの遅延回路ＤＦＦを有する必要が
ある。例えば、最大奇数分割比が２Ｌ＋１の場合、第２周波数分割器はＬ＋１個の遅延回
路ＤＦＦを含めばよい。
【００４８】
次に図３を参照して説明すると、第２周波数分割器３３０’は最大奇数分割比率が３の
場合、少なくとも２つのＤ型フリップ・フロップ（ＤＦＦ）３５１，３５２を含めばよい
。第２周波数分割器３３０’において、カプラ回路は同じ奇数分割比率に対する第１周波
数分割器のカプラ回路３０６と同じようにＤＦＦを接続する。この場合、周波数分割器３
３０’はＤＦＦ３５１およびＤＦＦ３５２各々のマイナス出力ｑ０B’およびマイナス出
力ｑ１B’を１個目のＤＦＦ３５１に接続するＡＮＤ論理ゲート３５３を含む。
【００４９】
（分割比率が奇数の場合の第１周波数分割器の動作）
整数分割比率Ｋが奇数の場合、第１周波数分割器のカプラ回路３０６は遅延要素ブロッ
ク３０５のＮ個のＤ型フリップ・フロップ中Ｊ個目および（Ｊ＋１）個目のマイナス出力
を、ＡＮＤ論理ゲートを通して１個目の遅延要素（例えば１個目のＤＦＦ３１１）に連結
するよう構成することができ、Ｊ＝（Ｋ−１）／２である。具体的には、第２周波数分割
器において、カプラ回路はＭ個のＤＦＦ中Ｊ個目および（Ｊ＋１）個目のマイナス出力を
ＡＮＤ論理ゲート（例えば図３のＡＮＤゲート３５３）を通して１個目のＤＦＦに連結す
るよう構成することができる。このように３の最小奇数分割比率の場合、Ｊは１の最小値
を有する。例えば３の分割比率に対し、各遅延ブロックにおける１個目および２個目の遅
延要素のマイナス出力は各々の遅延ブロック入力に連結される。
【００５０】
（分割比率が奇数の場合の第２周波数分割器の動作）
再度図８を参照すると、波形４０２は逆転入力信号３０１’を表す。波形４７３および
波形４７４はＤＦＦ３５１およびＤＦＦ３５２各々のプラス出力ｑ０Bおよびプラス出力
ｑ１Bを表す。波形４７５はＤＦＦ３５１およびＤＦＦ３５２各々のマイナス出力ｑ０B’
およびマイナス出力ｑ１B’に連結された入力を有するＡＮＤゲート３５３により提供さ
れるカプラ出力信号３５４を表す。波形４７０および波形４７１同様、波形４７３および
波形４７４に見られるように、ＤＦＦ３５１およびＤＦＦ３５２の出力は入力クロック周
波数の１／３の周波数であるが、デューティ・サイクルが５０％でない信号である。
【００５１】
５０％のデューティ・サイクルを有する奇数分割の波形を形成するために、第１周波数
分割器の出力を第２周波数分割器３３０の出力に連結することができる。例えば、分割比
率が３である場合、第１周波数分割器の２個目のＤＦＦ３１２の逆転出力ｑ１A’（例え
ば「Ｄｉｖ０３」信号が高レベルの場合、ＤＦＦ３１２のプラス出力ｑ１AがＮＡＮＤゲ
ート３３４を通った後）を図３における第２周波数分割器３３０’の２個目のＤＦＦ３５
２の逆転出力ｑ１B’（例えば「Ｄｉｖ０３」信号が高レベルの場合、ＤＦＦ３５２のプ
ラス出力ｑ１BがＮＡＮＤゲート３３１を通った後）とＮＡＮＤゲート３３２で組み合わ
せることができる。再度図８を参照すると、波形４７６は２個目のＤＦＦ３５１の逆転出
力ｑ０B’で、波形４７７は２個目のＤＦＦ３５２の逆転出力ｑ１B’である。波形４７８
はＮＡＮＤゲート３３２の出力で、５０％のデューティ・サイクルを有する。
【００５２】
第２遅延ブロックのＤＦＦ（例えばＤＦＦ３５１およびＤＦＦ３５２）は逆転クロック
信号３０１’の上昇エッジ（またはＤＦＦの構成により下降エッジ）においてのみトリガ
ーされる一方第１遅延ブロックのＤＦＦ（例えば図２のＤＦＦ３１１およびＤＦＦ３１２
）は図２の非逆転クロック信号の同じ（情報または下降）エッジによりトリガーされる。
従って、分割比率が奇数の場合出力信号４７８のデューティ・サイクルは部分的に入力ク
ロックのデューティ・サイクルに依存し得る（例えば入力クロックのデューティ・サイク
ルが５０％でない場合出力信号のデューティ・サイクルは５０％でないかもしれない）。
しかし、奇数分割比率に対する出力デューティ・サイクルは入力クロックのデューティ・
サイクルに対し一般的に向上する（例えば、出力デューティ・サイクルは入力デューティ
・サイクルに比べ５０％に近い）。例えば入力クロックのサイクルが３３％の場合、出力
クロックのデューティ・サイクルは３の分割比率に対し一般的に４５％より良い。
【００５３】
次にマルチプレクサ３３３を用い整数分割比率が奇数の時に組み合わせ出力を選び、整
数分割比率が偶数の時は第１周波数分割器の出力のみを選び、任意の整数分割比率に対し
５０％のデューティ・サイクルを有する分割出力３０２を形成することができる。
【００５４】
図４は、整数分割比率が５の場合に必要な回路の概略図である。なお、説明を簡単にす
るために一部の回路を省略している。第１周波数分割器２１０は、Ｊ＝（Ｋ−１）／２個
の遅延回路を有する必要があるため、少なくとも３つの遅延回路を有する。また、第２周
波数分割器２２０も、Ｊ＝（Ｋ−１）／２個の遅延回路を有する必要があるため、少なく
とも３つの遅延回路を有する。また、第１周波数分割器２１０複数の遅延回路のＪ個目の
遅延要素の逆転出力および第２周波数分割器のＪ個目の遅延要素の逆転出力に対して、Ａ
ＮＤ演算を実施するため、第２の遅延回路の出力ｑ１A’および第３の遅延回路の出力ｑ
２A’がＡＮＤ回路に入力している。同様に、第２周波数分割器２２０複数の遅延回路の
第２の遅延回路の出力ｑ１B’および第３の遅延回路の出力ｑ２B’がＡＮＤ回路に入力し
ている。出力選択器３０７のＮＡＮＤ回路３３２を介した第１周波数分割器２１０の出力
信号と第２周波数分割器２２０の出力信号が、出力選択器３０７の出力信号として出力さ
れる。
【００５５】
他の任意の奇数整数分割比率に対しても同様の結果を達成することができる。整数分割
比率Ｋが奇数の場合、出力選択器回路２４０は一連の遅延要素各々においてＪが同じ位置
である限り、第１周波数分割器のＪ個目の遅延要素の逆転出力および第２周波数分割器の
Ｊ個目の遅延要素の逆転出力に対しＮＡＮＤ演算を実施するよう構成することができる。
当業者であれば任意の偶数および奇数整数分割値の範囲に対し本発明によるクロック分割
器回路を実施するために適当な論器および／あるいは回路を設計することができよう。
【００５６】
（本発明による分周方法の例）
次に図９を参照すると、本発明による方法のフローチャートが示される。工程Ｓ５０１
で、方法は分割比率を決定することを含む。例えば方法は望まれる整数分割比率に対応す
る信号を受信し、またはデータ記憶装置から値を読み取ることを含むことができる。工程
Ｓ５１１から工程Ｓ５１３は望まれる整数分割比率に従い第１分割器出力を形成すること
を含む。工程Ｓ５２０で、選択された整数分割比率が奇数であるか判定される。奇数の場
合、工程Ｓ５２１〜Ｓ５２３は第２分割器出力を形成することを含む。工程Ｓ５３０で、
選択された分割比率が奇数であるか再度判定される。奇数の場合、工程Ｓ５３２は第１の
複数の遅延要素の第２出力から第１分割器出力を、第２の複数の遅延要素の第２出力から
第２分割器出力を選び周波数分割出力信号を形成することを含む。分割比率が偶数の場合
、工程Ｓ５３１は第１分割器出力を周波数分割出力信号として形成することを含む。
【００５７】
第１分割器出力を形成するために、工程Ｓ５１１は入力信号（例えば図１の入力クロッ
ク信号２０１）を第１遅延ブロック（例えば複数の直列接続遅延要素を有する第１遅延回
路ブロック２１１）に印加することを含む。工程Ｓ５１２は第１遅延ブロックの１つ以上
の第１出力を第１遅延ブロック入力（例えば第１遅延ブロックの１個目の遅延要素の入力
）に選択的に連結する（例えば第１の設定可能なカプラ２１２を用い）ことを含む。工程
Ｓ５１３は第１遅延ブロックの第２出力から第１分割器出力を選択することを含む。
【００５８】
プログラマブル整数分割値が奇数の時に第１分割器を形成するために、工程Ｓ５２１は
入力信号の逆転（例えば逆転クロック信号２０３）を第２遅延ブロック（例えば複数の直
列接続遅延要素を有する第２遅延回路ブロック２２１）に印加することを含む。工程Ｓ５
２２は第２遅延ブロックの１つ以上の第１出力を第２遅延ブロック入力（例えば第２遅延
ブロックの１個目の遅延要素の入力）に選択的に連結する（例えば第２の設定可能なカプ
ラ２１２を用い）ことを含む。工程Ｓ５２３は第２遅延ブロックの第２出力から第２分割
器出力を選択することを含む。
【００５９】
工程Ｓ５２０はさらに選択された整数分割値が偶数である場合に、例えば入力信号の逆
転を作動停止にすることにより（例えば図１のインバータ２０２を作動停止することによ
り）、第２遅延ブロックを作動停止することを含むことができる。選択された整数分割比
率は符号Ｋにより表すことができる。工程Ｓ５１１から工程Ｓ５１３で用いられる第１遅
延ブロックはＮ個のＤ型フリップ・フロップ（例えば図２における遅延ブロックの６個の
Ｄ型フリップ・フロップ）を含むことができ、Ｎは少なくとも２の整数で、工程Ｓ５２１
から工程Ｓ５２３で用いられる第２遅延ブロックはＭ個のＤ型フリップ・フロップ（例え
ば図３における第２分割器回路３３０’の２個のＤ型フリップ・フロップ）を含むことが
でき、Ｍは少なくとも２の整数で、Ｍ≦Ｎである。この構成において、ＫはＮ×２の最大
値および（Ｍ×２）−１の最大奇数値を有する。
【００６０】
Ｋが偶数の場合、工程Ｓ５１２はＮ個のＤ型フリップ・フロップのＩ個目の出力を第１
遅延ブロックの入力に連結することを含むことができ、Ｉ＝Ｋ／２である。Ｉ個目の出力
は選択された整数分割値に応答してインバータを作動化することにより第１遅延ブロック
の入力に連結することができ、インバータはＩ個目の出力に連結した入力および第１遅延
ブロックの入力に連結した出力を有する。例えば、次に図２を参照すると、Ｉ個目の出力
は選択された分割比率が２、４、６、８、１０、または１２に各々対応するトライステー
ト・インバータ３１９，３２４，３２６，３２０，３２５を作動化することにより選択す
ることができる。
【００６１】
Ｋが奇数の場合、工程Ｓ５１２はＮ個のＤ型フリップ・フロップのＪ個目および（Ｊ＋
１）個目のマイナス出力を第１遅延ブロックの入力に連結することを含むことができ、工
程Ｓ５２２はＭ個のＤ型フリップ・フロップのＪ個目および（Ｊ＋１）個目のマイナス出
力を第２遅延ブロックの入力に連結することを含むことができ、Ｊ＝（Ｋ−１）／２であ
る。より具体的に、工程Ｓ５１２は（１）Ｎ個のＤ型フリップ・フロップのＪ個目および
（Ｊ＋１）個目のマイナス出力に対し第１のＡＮＤ演算を実施すること、および（２）第
１のＡＮＤ演算の出力またはその導関数を第１遅延ブロックの入力に提供することを含む
ことができ、工程Ｓ５２２は（１）Ｍ個のＤ型フリップ・フロップのＪ個目および（Ｊ＋
１）個目のマイナス出力に対し第２のＡＮＤ演算を実施すること、および（２）第２のＡ
ＮＤ演算の出力またはその導関数を第２遅延ブロックの入力に提供することを含むことが
できる。
【００６２】
例えば、次に部分的に図２および図３を参照すると、分割比率が３の場合、図９の工程
Ｓ５１２はＤ型フリップ・フロップ（ＤＦＦ）３１１，３１２のマイナス出力をＮＡＮＤ
ゲート３２１に連結し、ＮＡＮＤゲート３２１の出力を、トライステート・インバータ３
２２を通して１個目のＤＦＦ３１１の入力に連結する（これにより論理的ＡＮＤ演算を実
施する）ことを含むことができ、工程Ｓ５２２はＤＦＦ３５１およびＤＦＦ３５２のマイ
ナス出力をＡＮＤゲート３５３に連結し、ＡＮＤゲート３５３の出力を１個目のＤＦＦ３
５１の入力に連結することを含むことができる。
【００６３】
工程Ｓ５３２（Ｋが奇数の場合）は第１分割器出力および第２分割器出力に対しＮＡＮ
Ｄ論理演算を実施し（例えば図２のＮＡＮＤゲート３３２により）、ＮＡＮＤ論理演算の
出力またはその導関数を周波数分割信号として形成する（例えば選択された整数分割比率
が奇数の場合マルチプレクサ３３３においてＮＡＮＤゲート３３２の出力を選択すること
により）を含むことができる。工程Ｓ５３１（Ｋが偶数の場合）は第１分割器出力または
その導関数を周波数分割出力信号として形成する（例えば選択された整数分割比率が偶数
の場合マルチプレクサ３３３において第１分割器出力３０９を選択することにより）こと
を含むことができる。
【００６４】
（本発明の分周回路を用いた電子機器）
図１０および図１１は、本発明の分周回路を用いた電子機器の例を示す図である。例え
ば、本発明の分周回路は、図１０に示すようなシンセサイザに用いることもできる。また
、図１０のシンセサイザは、例えば、図１１のような電波時計（無線制御計測装置）のよ
うな電子機器に用いることができる。
【００６５】
このように、本発明は入力信号の周波数を整数分割値で分割する回路および方法を提供
する。本発明は５０％に近いデューティ・サイクルを有する任意の整数分割比率を提供す
るよう容易にプログラムできる周波数分割器構造を有利に提供する。回路および方法がＤ
型フリップ・フロップのような標準の論理セルおよび基本的な論理ゲートを用いることに
より実施することができ、望まれる任意の整数分割比率を提供するよう容易にスケールす
ることができる。
【００６６】
本発明の特定実施形態に関わる前述の説明は例示および説明の目的で呈される。これら
は網羅的または発明を開示の正確な形態に限定する意図はなく、上記の教示に照らし多数
の修正および変形が可能であることが明らかである。実施形態は発明の原理およびその実
際的な適用を最も良く説明し、それにより他の当業者が検討する特定用途に適するような
修正を加えて発明および各種実施形態を最も良く利用できるように選ばれ説明された。発
明の範囲は本明細書に添付される特許請求の範囲およびこれらの匹敵するものにより定義
されることが意図される。
【図面の簡単な説明】
【００６７】
【図１】本発明により入力クロック信号を分割する回路のブロック図。
【図２】本発明により入力クロック信号を分割する回路の回路図。
【図３】本発明による代表的な第２周波数分割器の回路図。
【図４】本発明により入力クロック信号を分割する回路の概略図。
【図５】（ａ）〜（ｃ）は、本発明による回路および方法により形成される波形を示すグラフ。
【図６】（ａ）、（ｂ）は、本発明による回路および方法により形成される波形を示すグラフ。
【図７】本発明による回路および方法により形成される波形を示すグラフ。
【図８】本発明による回路および方法により形成される波形を示すグラフ。
【図９】本発明による代表的な方法を示す図。
【図１０】本発明の分周回路を用いたシンセサイザを表すブロック図。
【図１１】図１０のシンセサイザを用いた電子機器を表すブロック図。
【図１２】入力クロックおよび従来の１／３分周クロック分割器の出力の波形を示すグラフ。
【符号の説明】
【００６８】
２１１…遅延要素、２１２…設定可能なカプラ、２３０…設定選択器、２４０…出力選
択器、２２２…設定可能なカプラ、２２１…遅延要素、３０１…クロック入力、３３０…
第２周波数分割器。
【特許請求の範囲】
【請求項１】
入力信号の周波数を２以上の整数分割値で分割するための分周回路であって、前記分周
回路は、
（i）前記入力信号を受信し、直列接続された第１〜第Ｎの遅延回路を含み、前記第１
〜第Ｎの遅延回路のうち第ｎの遅延回路は第ｎ−１の遅延回路の出力信号を受信する（２
≦ｎ≦Ｎ）、第１の遅延回路ブロックと、（ii）前記第１〜第Ｎの遅延回路の出力のうち
、少なくとも１つに基づいた信号を前記第１〜第Ｎの遅延回路のうち前記第１の遅延回路
に入力する第１のカプラ回路と、を含み、前記第Ｎの遅延回路の出力を第１出力信号とし
て出力し、前記第１〜第Ｎの遅延回路の出力のうち、少なくとも１つを第２出力信号とし
て出力する、第１周波数分割器と、
（i）前記入力信号を受信し、直列接続された第１〜第Ｍの遅延回路を含み、前記第１
〜第Ｍの遅延回路のうち第ｍの遅延回路は第ｍ−１の遅延回路の出力信号を受信する（２
≦ｍ≦Ｍ）、第２の遅延回路ブロックと、（ii）前記第１〜第Ｍの遅延回路の出力のうち
、少なくとも１つに基づいた信号を前記第１〜第Ｍの遅延回路のうち前記第１の遅延回路
に入力する第２のカプラ回路と、を含み、前記第Ｍの遅延回路の出力を第３出力信号とし
て出力する、第２周波数分割器と、
前記第１出力信号と前記第２出力信号及び第３出力信号に基づいた第４出力信号とを選
択し、周波数分割出力信号を生成する出力選択器と、
前記第１周波数分割器が、前記第１〜第Ｎの遅延回路の出力のうち、いずれの出力を前
記第２出力信号として出力するかを制御し、前記出力選択器が、前記第１出力信号と前記
第４出力信号のどちらを選択して出力するかを制御する、設定選択器と、
を含むことを特徴とする分周回路。
【請求項２】
Ｎ＞Ｍであり、
前記第２周波数分割器の第ｉの遅延回路は、前記第１周波数分割器の第ｉの遅延回路と
実質的に同じである（１≦ｉ≦Ｍ）ことを特徴とする請求項１に記載の分周回路。
【請求項３】
前記出力選択器は、前記整数分割値が偶数の場合、前記第２周波数分割器をディスエー
ブルすることを特徴とする請求項１又は請求項２に記載の分周回路。
【請求項４】
前記出力選択器は、前記整数分割値が偶数の場合、前記入力信号の前記逆転をディスエ
ーブルすることを特徴とする請求項１又は請求項２に記載の分周回路。
【請求項５】
前記出力選択器は、さらに、
前記第２の出力信号と前記第３の出力信号とを組み合わせて第４の出力信号を生成する
組み合わせ回路と、
前記整数分割値が奇数の場合、前記第４の出力信号を出力し、前記整数分割値が偶数の
場合、前記第１の出力信号を出力するマルチプレクサと、を含むことを特徴とする請求項
１乃至請求項４のいずれか一項に記載の分周回路。
【請求項６】
前記遅延回路は、Ｄ型フリップ・フロップであり、
前記整数分割値は、２Ｎ以下かつ２Ｍ−１以下であることを特徴とする請求項１乃至請
求項５のいずれか一項に記載の分周回路。
【請求項７】
前記整数分割値がＫのとき、
Ｋが偶数の場合、
前記第１の出力信号は、前記第１〜第Ｎの遅延回路の出力のうち第Ｋ／２の遅延回路の
出力であり、
Ｋが奇数の場合、Ｊ＝（Ｋ−１）／２とすると、
前記第２の出力信号は、前記第１〜第Ｎの遅延回路の出力のうち、第Ｊの遅延回路のマ
イナス出力および第Ｊ＋１の遅延回路のマイナス出力に基づいた信号であり、
前記第３の出力信号は、前記第１〜第Ｍの遅延回路の出力のうち、第Ｊの遅延回路のマ
イナス出力および第Ｊ＋１の遅延回路のマイナス出力に基づいた信号であることを特徴と
する請求項６に記載の分周回路。
【請求項８】
Ｋが奇数の場合、
前記第１のカプラ回路は、第１のＡＮＤ論理ゲートを介して、
前記第１〜第Ｎの遅延回路の出力のうち、前記第Ｊの遅延回路のマイナス出力および前
記（Ｊ＋１）の遅延回路のマイナス出力を、前記第１の遅延回路に入力し、
前記第２のカプラ回路は、第２のＡＮＤ論理ゲートを介して、
前記第１〜第Ｍの遅延回路の出力のうち、前記第Ｊの遅延回路のマイナス出力および前
記（Ｊ＋１）の遅延回路のマイナス出力を、前記第１の遅延回路に入力することを特徴と
する請求項７に記載の分周回路。
【請求項９】
Ｋが奇数の場合、
前記第１のカプラ回路は、
前記第１〜第Ｎの遅延回路の出力のうち、前記第Ｊの遅延回路のマイナス出力および前
記（Ｊ＋１）の遅延回路のマイナス出力を、インバータを介して前記第１の遅延回路に入
力することを特徴とする請求項７又は請求項８に記載の分周回路。
【請求項１０】
前記整数分割値が偶数の場合、
前記周波数分割出力信号は５０％のデューティ・サイクルを有し、
前記整数分割値が奇数の場合、
前記入力信号が５０％の場合、前記周波数分割出力信号は５０％のデューティ・サイク
ルを有し、
５０％でない入力信号を有する場合、前記周波数分割出力信号は前記入力信号のデュー
ティ・サイクルより５０％に近いデューティ・サイクルを有することを特徴とする請求項
１乃至請求項９のいずれか一項に記載の分周回路。
【請求項１１】
前記整数分割値が３で前記入力信号が３３％のデューティ・サイクルを有する場合、前
記周波数分割出力信号は少なくとも４５％のデューティ・サイクルを有することを特徴と
する請求項１０に記載の分周回路。
【請求項１２】
入力信号の周波数を選択された、少なくとも２の整数分割値で分割する分周方法で、前
記分周方法は、
（ａ）（i）前記入力信号を第１の複数の直列接続された遅延要素を含む第１遅延ブロ
ックに印加し、（ii）前記第１遅延ブロックの１つ以上の第１出力を前記第１遅延ブロッ
クの第１遅延要素の入力を含む第１遅延ブロック入力に選択的に連結し、（iii）前記第
１遅延ブロックの第２出力から前記第１分割器出力を選択すること、により第１分割器出
力を形成することと、
（ｂ）前記プログラマブル整数分割値が奇数の場合、（i）前記入力信号の逆転を第２
の複数の直列接続された遅延要素を含む第２遅延ブロックに印加し、（ii）前記第２遅延
ブロックの１つ以上の第１出力を前記第２遅延ブロックの第１遅延要素の入力を含む第２
遅延ブロック入力に選択的に連結し、（iii）前記第２遅延ブロックの第２出力から前記
第２分割器出力を選択すること、により第２分割器出力を形成することと、
（ｃ）前記整数分割値に従い前記第１分割器出力および／あるいは前記第２分割器出力
に基づき周波数分割出力信号を形成することと、を含むことを特徴とする分周方法。
【請求項１３】
請求項１乃至請求項１１のいずれか一項に記載の分周回路を含むことを特徴とする電子
機器。
【請求項１】
入力信号の周波数を２以上の整数分割値で分割するための分周回路であって、前記分周
回路は、
（i）前記入力信号を受信し、直列接続された第１〜第Ｎの遅延回路を含み、前記第１
〜第Ｎの遅延回路のうち第ｎの遅延回路は第ｎ−１の遅延回路の出力信号を受信する（２
≦ｎ≦Ｎ）、第１の遅延回路ブロックと、（ii）前記第１〜第Ｎの遅延回路の出力のうち
、少なくとも１つに基づいた信号を前記第１〜第Ｎの遅延回路のうち前記第１の遅延回路
に入力する第１のカプラ回路と、を含み、前記第Ｎの遅延回路の出力を第１出力信号とし
て出力し、前記第１〜第Ｎの遅延回路の出力のうち、少なくとも１つを第２出力信号とし
て出力する、第１周波数分割器と、
（i）前記入力信号を受信し、直列接続された第１〜第Ｍの遅延回路を含み、前記第１
〜第Ｍの遅延回路のうち第ｍの遅延回路は第ｍ−１の遅延回路の出力信号を受信する（２
≦ｍ≦Ｍ）、第２の遅延回路ブロックと、（ii）前記第１〜第Ｍの遅延回路の出力のうち
、少なくとも１つに基づいた信号を前記第１〜第Ｍの遅延回路のうち前記第１の遅延回路
に入力する第２のカプラ回路と、を含み、前記第Ｍの遅延回路の出力を第３出力信号とし
て出力する、第２周波数分割器と、
前記第１出力信号と前記第２出力信号及び第３出力信号に基づいた第４出力信号とを選
択し、周波数分割出力信号を生成する出力選択器と、
前記第１周波数分割器が、前記第１〜第Ｎの遅延回路の出力のうち、いずれの出力を前
記第２出力信号として出力するかを制御し、前記出力選択器が、前記第１出力信号と前記
第４出力信号のどちらを選択して出力するかを制御する、設定選択器と、
を含むことを特徴とする分周回路。
【請求項２】
Ｎ＞Ｍであり、
前記第２周波数分割器の第ｉの遅延回路は、前記第１周波数分割器の第ｉの遅延回路と
実質的に同じである（１≦ｉ≦Ｍ）ことを特徴とする請求項１に記載の分周回路。
【請求項３】
前記出力選択器は、前記整数分割値が偶数の場合、前記第２周波数分割器をディスエー
ブルすることを特徴とする請求項１又は請求項２に記載の分周回路。
【請求項４】
前記出力選択器は、前記整数分割値が偶数の場合、前記入力信号の前記逆転をディスエ
ーブルすることを特徴とする請求項１又は請求項２に記載の分周回路。
【請求項５】
前記出力選択器は、さらに、
前記第２の出力信号と前記第３の出力信号とを組み合わせて第４の出力信号を生成する
組み合わせ回路と、
前記整数分割値が奇数の場合、前記第４の出力信号を出力し、前記整数分割値が偶数の
場合、前記第１の出力信号を出力するマルチプレクサと、を含むことを特徴とする請求項
１乃至請求項４のいずれか一項に記載の分周回路。
【請求項６】
前記遅延回路は、Ｄ型フリップ・フロップであり、
前記整数分割値は、２Ｎ以下かつ２Ｍ−１以下であることを特徴とする請求項１乃至請
求項５のいずれか一項に記載の分周回路。
【請求項７】
前記整数分割値がＫのとき、
Ｋが偶数の場合、
前記第１の出力信号は、前記第１〜第Ｎの遅延回路の出力のうち第Ｋ／２の遅延回路の
出力であり、
Ｋが奇数の場合、Ｊ＝（Ｋ−１）／２とすると、
前記第２の出力信号は、前記第１〜第Ｎの遅延回路の出力のうち、第Ｊの遅延回路のマ
イナス出力および第Ｊ＋１の遅延回路のマイナス出力に基づいた信号であり、
前記第３の出力信号は、前記第１〜第Ｍの遅延回路の出力のうち、第Ｊの遅延回路のマ
イナス出力および第Ｊ＋１の遅延回路のマイナス出力に基づいた信号であることを特徴と
する請求項６に記載の分周回路。
【請求項８】
Ｋが奇数の場合、
前記第１のカプラ回路は、第１のＡＮＤ論理ゲートを介して、
前記第１〜第Ｎの遅延回路の出力のうち、前記第Ｊの遅延回路のマイナス出力および前
記（Ｊ＋１）の遅延回路のマイナス出力を、前記第１の遅延回路に入力し、
前記第２のカプラ回路は、第２のＡＮＤ論理ゲートを介して、
前記第１〜第Ｍの遅延回路の出力のうち、前記第Ｊの遅延回路のマイナス出力および前
記（Ｊ＋１）の遅延回路のマイナス出力を、前記第１の遅延回路に入力することを特徴と
する請求項７に記載の分周回路。
【請求項９】
Ｋが奇数の場合、
前記第１のカプラ回路は、
前記第１〜第Ｎの遅延回路の出力のうち、前記第Ｊの遅延回路のマイナス出力および前
記（Ｊ＋１）の遅延回路のマイナス出力を、インバータを介して前記第１の遅延回路に入
力することを特徴とする請求項７又は請求項８に記載の分周回路。
【請求項１０】
前記整数分割値が偶数の場合、
前記周波数分割出力信号は５０％のデューティ・サイクルを有し、
前記整数分割値が奇数の場合、
前記入力信号が５０％の場合、前記周波数分割出力信号は５０％のデューティ・サイク
ルを有し、
５０％でない入力信号を有する場合、前記周波数分割出力信号は前記入力信号のデュー
ティ・サイクルより５０％に近いデューティ・サイクルを有することを特徴とする請求項
１乃至請求項９のいずれか一項に記載の分周回路。
【請求項１１】
前記整数分割値が３で前記入力信号が３３％のデューティ・サイクルを有する場合、前
記周波数分割出力信号は少なくとも４５％のデューティ・サイクルを有することを特徴と
する請求項１０に記載の分周回路。
【請求項１２】
入力信号の周波数を選択された、少なくとも２の整数分割値で分割する分周方法で、前
記分周方法は、
（ａ）（i）前記入力信号を第１の複数の直列接続された遅延要素を含む第１遅延ブロ
ックに印加し、（ii）前記第１遅延ブロックの１つ以上の第１出力を前記第１遅延ブロッ
クの第１遅延要素の入力を含む第１遅延ブロック入力に選択的に連結し、（iii）前記第
１遅延ブロックの第２出力から前記第１分割器出力を選択すること、により第１分割器出
力を形成することと、
（ｂ）前記プログラマブル整数分割値が奇数の場合、（i）前記入力信号の逆転を第２
の複数の直列接続された遅延要素を含む第２遅延ブロックに印加し、（ii）前記第２遅延
ブロックの１つ以上の第１出力を前記第２遅延ブロックの第１遅延要素の入力を含む第２
遅延ブロック入力に選択的に連結し、（iii）前記第２遅延ブロックの第２出力から前記
第２分割器出力を選択すること、により第２分割器出力を形成することと、
（ｃ）前記整数分割値に従い前記第１分割器出力および／あるいは前記第２分割器出力
に基づき周波数分割出力信号を形成することと、を含むことを特徴とする分周方法。
【請求項１３】
請求項１乃至請求項１１のいずれか一項に記載の分周回路を含むことを特徴とする電子
機器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２００８−３０１４８８（Ｐ２００８−３０１４８８Ａ）
【公開日】平成２０年１２月１１日（２００８．１２．１１）
【国際特許分類】
【出願番号】特願２００８−１３７６６１（Ｐ２００８−１３７６６１）
【出願日】平成２０年５月２７日（２００８．５．２７）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成２０年１２月１１日（２００８．１２．１１）
【国際特許分類】
【出願日】平成２０年５月２７日（２００８．５．２７）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
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