判定装置及び判定方法
【課題】複数のデータ処理回路を備える半導体集積回路の不具合箇所を特定することができる判定装置を提供すること。
【解決手段】本発明の一態様に係る判定装置は、第１ＯＳＤプレーン２３Ａ及び第２ＯＳＤプレーン２３Ｂ、ビデオプレーン２３Ｃを備えるＬＳＩ２０Ａの良否判定を行うものである。入力されるテストパターンに応じて複数の画像処理回路が形成する１フレームの画像において、第１ＯＳＤプレーン２３Ａからの出力に対応する領域Ａと、第２ＯＳＤプレーン２３Ｂからの出力に対応する領域ＢとをＣＲＣ演算する領域として設定する。ＣＲＣ演算回路１５は、領域Ａ、領域ＢのＣＲＣ演算を行ってそれぞれの演算結果を算出し、それぞれの領域に対応する期待値と演算結果とをそれぞれ比較して、複数のデータ処理回路の良否判定を行うＣＰＵ２２に出力する。
【解決手段】本発明の一態様に係る判定装置は、第１ＯＳＤプレーン２３Ａ及び第２ＯＳＤプレーン２３Ｂ、ビデオプレーン２３Ｃを備えるＬＳＩ２０Ａの良否判定を行うものである。入力されるテストパターンに応じて複数の画像処理回路が形成する１フレームの画像において、第１ＯＳＤプレーン２３Ａからの出力に対応する領域Ａと、第２ＯＳＤプレーン２３Ｂからの出力に対応する領域ＢとをＣＲＣ演算する領域として設定する。ＣＲＣ演算回路１５は、領域Ａ、領域ＢのＣＲＣ演算を行ってそれぞれの演算結果を算出し、それぞれの領域に対応する期待値と演算結果とをそれぞれ比較して、複数のデータ処理回路の良否判定を行うＣＰＵ２２に出力する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、判定装置及び判定方法に関し、特に、複数のデータ処理回路を備える半導体集積回路の判定装置及び判定方法に関する。
【背景技術】
【０００２】
特許文献１には、映像データなどの膨大なデータ量をデータ処理するＬＳＩ（Large Scale Integration）をテストする技術が記載されている。図１１に、特許文献１に記載のテストシステムの構成を示す。図１１に示すように、特許文献１に記載のテストシステムには、所定のテストデータを格納したＦＰＧＡ（Field Programmable Gate Array）１４０が設けられている。
【０００３】
ＦＰＧＡ１４０によりテストデータがテスト対象のＣＰＵ内蔵ＬＳＩ１１０に送信され、映像データ処理回路１１３で暗号化される。そして、暗号化データ比較手段１１１ａにより暗号化データと期待値とが比較され、不一致であった場合に不良品と判定される。
【０００４】
また、特許文献２には、画像信号を出力するＬＣＤ（Liquid Crystal Display）の駆動回路等のテストを行う判定装置が記載されている。特許文献２に記載の判定装置は、ＦＰＧＡにより作成されている。テスト対象のＬＳＩから出力された画像信号全体に対してＣＲＣ（Cyclic Redundancy Check）方式による演算を行い、演算結果と期待値とを比較して画像信号の良否判定が行われる。
【０００５】
近年、表示装置では、動画像と、静止画像、文字、図形、字幕あるいはメニュー画面等の非動画像（以下、これをグラフィックと呼ぶ）とを合成して表示することが一般的に行われている。このような表示を行うＬＳＩには、動画像の画像信号を出力する動画データ処理回路、グラフィックの画像信号を出力するグラフィックデータ処理回路を含む複数のデータ処理回路が設けられている。複数のデータ処理回路が形成する１フレームの画像内には、動画データ処理回路からの出力に対応する領域と、グラフィックデータ処理回路からの出力に対応する領域とが形成される。
【０００６】
このようなＬＳＩのテストを特許文献２のようにＣＲＣ方式による演算を用いて行う場合、動画像とグラフィックとが合成された１フレーム分の画像信号全体についてＣＲＣ演算が行われる。このため、１フレームの画像中のどの領域に不良箇所があるかを特定することができず、ＬＳＩの不具合箇所を特定することが難しいという問題がある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００５−３０９５４３号公報
【特許文献２】特開２００７−１０１６９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
このように、特許文献２では、１フレーム分の画像信号全体についてＣＲＣ演算が行われているため、半導体集積回路の不具合箇所を特定することが難しいという問題がある。
【課題を解決するための手段】
【０００９】
本発明の一態様に係る判定装置は、第１データ処理回路及び第２データ処理回路を含む複数のデータ処理回路を備える半導体集積回路の良否判定を行う判定装置であって、入力されるテストパターンに応じて前記複数のデータ処理回路が形成する１フレームの画像において、前記第１データ処理回路からの出力に対応する第１領域と、前記第２データ処理回路からの出力に対応する第２領域とをＣＲＣ演算する領域として設定する領域設定部と、前記第１領域、前記第２領域のＣＲＣ演算を行ってそれぞれの演算結果を算出し、前記第１領域、前記第２領域にそれぞれ対応する期待値と前記演算結果とをそれぞれ比較して、前記複数のデータ処理回路の良否判定を行う判定部に出力する演算部とを備えるものである。
【００１０】
本発明の他の態様に係る判定方法は、第１データ処理回路及び第２データ処理回路を含む複数のデータ処理回路を備える半導体集積回路の良否判定を行う判定方法であって、前記複数のデータ処理回路のテストパターンを入力し、前記テストパターンに応じて前記複数のデータ処理回路が形成する１フレームの画像において、前記第１データ処理回路からの出力に対応する第１領域と、前記第２データ処理回路からの出力に対応する第２領域とをＣＲＣ演算する領域として設定し、前記第１領域、前記第２領域のＣＲＣ演算を行ってそれぞれの演算結果を算出し、前記第１領域、前記第２領域にそれぞれ対応する期待値と前記演算結果とをそれぞれ比較して、前記複数のデータ処理回路の良否判定を行う。
【００１１】
このような構成により、複数のデータ処理回路からの出力に対応する領域ごとにＣＲＣ演算を行うことができる。これらの領域ごとの演算結果とそれぞれの領域に対応する期待値とを比較することにより、複数のデータ処理回路のいずれに不具合が発生しているかを特定することができる。
【発明の効果】
【００１２】
本発明によれば、複数のデータ処理回路を備える半導体集積回路の不具合箇所を特定することができる判定装置及び判定方法を提供することができる。
【図面の簡単な説明】
【００１３】
【図１】実施の形態１に係る判定装置の構成の一例を示す図である。
【図２】実施の形態１に係る判定装置におけるＦＰＧＡの構成の一例を示す図である。
【図３】実施の形態１に係る判定方法を説明するための図である。
【図４】実施の形態１に係る判定装置において処理されるテスト信号の一例を示す図である。
【図５Ａ】１フレームの画像のうち、第１ＯＳＤプレーン２３Ａからの出力に対応する領域Ａを示す図である。
【図５Ｂ】１フレームの画像のうち、第２ＯＳＤプレーン２３Ｂからの出力に対応する領域Ｂを図である。
【図６】領域Ａ及び領域Ｂに対応するテスト信号の範囲を示す情報を表す図である。
【図７Ａ】ＣＲＣ演算を行う領域の決定方法を説明するための図である。
【図７Ｂ】ＣＲＣ演算を行う領域の決定方法を説明するための図である。
【図７Ｃ】ＣＲＣ演算を行う領域の決定方法を説明するための図である。
【図８】実施の形態１に係る判定装置の構成の一例を示す図である。
【図９】実施の形態１に係る判定装置におけるＦＰＧＡの構成の一例を示す図である。
【図１０Ａ】プログレッシブ方式の場合の領域Ａ及び領域Ｂに対応するテスト信号の範囲を示す情報を示す図である。
【図１０Ｂ】インターレース方式の場合の領域Ａ及び領域Ｂに対応するテスト信号の範囲を示す情報を示す図である。
【図１１】特許文献１に係る半導体集積回路の判定装置の構成を示す図である。
【発明を実施するための形態】
【００１４】
以下、図面を参照して本発明の実施の形態について説明する。以下の実施の形態の構成は例示であり、本発明は実施の形態の構成に限定されない。また、以下に説明する本発明の判定装置の一実施形態の説明は、本発明の判定方法の一実施形態の説明を兼ねる。
【００１５】
実施の形態１．
本発明の実施の形態１に係る半導体集積回路の判定装置について、図１、２を参照して説明する。図１は、本実施の形態に係る判定装置の構成の一例を示す図である。また、図２は、本実施の形態に係る判定装置に用いられるＦＰＧＡ（Field Programmable Gate）１０の構成の一例を示す図である。
【００１６】
本発明に係る判定装置は、複数のデータ処理回路を備える半導体集積回路の良否判定を行うものである。ここでは、データ処理回路の一例として、ＯＳＤ（On Screen Display）プレーンやビデオプレーン等の複数の画像処理回路を備える半導体集積回路の判定装置について説明する。
【００１７】
図１に示すように、本実施の形態に係る判定装置は、ＬＳＩ２０Ａをテスト対象としている。ＬＳＩ２０Ａは、外部メモリＩ／Ｆ２１、ＣＰＵ（Central Processing Unit）２２、第１ＯＳＤプレーン２３Ａ、第２ＯＳＤプレーン２３Ｂ、ビデオプレーン２３Ｃ、ミキサ２４、汎用Ｉ／Ｆ２５を備えている。
【００１８】
外部メモリＩ／Ｆ２１には、メモリ３０が接続されている。メモリ３０は、例えばフラッシュメモリである。メモリ３０には、ＬＳＩ２０Ａのテストを行うためのファームウェア及びテストパターン、入力されるテストパターンに応じて第１ＯＳＤプレーン２３Ａ、第２ＯＳＤプレーン２３Ｂ、ビデオプレーン２３Ｃにより形成される１フレームの画像における各画像処理回路からの出力に対応する領域ごとの期待値が記憶されている。
【００１９】
ＣＰＵ２２は、テスト開始のトリガとなる信号を受信すると、外部のメモリ３０に格納されたファームウェアを内部メモリに展開して実行する。また、ＣＰＵ２２は、ファームウェアをもとに、メモリ３０から外部メモリＩ／Ｆ２１を経て入力されるテストパターンに対して必要な処理を行い、第１ＯＳＤプレーン２３Ａ、第２ＯＳＤプレーン２３Ｂ、ビデオプレーン２３Ｃに出力する。第１ＯＳＤプレーン２３Ａ及び第２ＯＳＤプレーン２３Ｂは、それぞれテストパターンに応じて字幕等のグラフィック信号を出力する。ビデオプレーン２３Ｃは、テストパターンに応じて動画信号を出力する。
【００２０】
図３に、実施の形態１に係る判定方法を説明するための図を示す。図３に示すように、１フレームの画像において、第１ＯＳＤプレーン２３Ａからの出力に対応する領域を領域Ａ、第２ＯＳＤプレーン２３Ｂからの出力に対応する領域を領域Ｂ、ビデオプレーン２３Ｃからの出力に対応する領域を領域Ｃとする。
【００２１】
ミキサ２４は、第１ＯＳＤプレーン２３Ａ、第２ＯＳＤプレーン２３Ｂ、ビデオプレーン２３Ｃからそれぞれ出力される信号を合成し、複数のフレームの画像信号を含むテスト信号を生成し、ＦＰＧＡ１０に対して出力する。この例では、ミキサ２４は、１フレームの画像において、背景としてビデオプレーン２３Ｃからの動画信号を配置し、その上に第２ＯＳＤプレーン２３Ｂからのグラフィック信号を配置し、ビデオプレーン２３Ｃ及び第１ＯＳＤプレーン２３Ａの一部の上に第１ＯＳＤプレーン２３Ａからのグラフィック信号を配置した１つの画像が形成されるテスト信号を生成する。このテスト信号を用いてテストを行うことにより、複数の画像処理回路を一度にテストすることができる。
【００２２】
また、ＬＳＩ２０ＡからＦＰＧＡ１０へは、複数のフレームの開始タイミングを示す垂直同期信号Ｖｓｙｎｃが送信される。図４に、テスト信号の一例を示す。図４に示すように、この例では、テスト信号は伝送路上を一度に１ビットずつ、シリアルに送信される。テスト信号のうち、一の垂直同期信号Ｖｓｙｎｃが入力された後に伝送されるデータからその次の垂直同期信号Ｖｓｙｎｃが入力される前までに伝送されたデータが１フレーム分の画像信号となる。
【００２３】
この１フレーム分の画像信号は、例えば画像の最上ラインの左端から右端まで１ビットずつ順次出力される。そして、最上ラインの右端まで出力された後、当該最上ラインに隣接するラインの左端から右端まで１ビットずつ画像信号が出力される。これを繰り返して、最下ラインの出力が終了すると、次のフレームの画像信号の出力が開始される。すなわち、本実施の形態では、１フレーム分の画像信号の出力を１回の走査により行うプログレッシブ方式が採用されている。
【００２４】
ＦＰＧＡ１０は、ＬＳＩ２０Ａからテスト信号と垂直同期信号Ｖｓｙｎｃを受信する。ＦＰＧＡ１０は、入力されるテスト信号から、領域Ａ、領域Ｂ、領域ＣごとのＣＲＣ演算を行い、演算結果をＣＰＵ２２に出力する。本実施の形態では、ＣＰＵ２２がＦＰＧＡ１０で演算される演算結果と、１フレームの画像における各領域の期待値との比較を行い、第１ＯＳＤプレーン２３Ａ、第２ＯＳＤプレーン２３Ｂ、ビデオプレーン２３Ｃのいずれに不具合が発生しているかの良否判定を行う。なお、この良否判定を行う回路を、ＦＰＧＡ１０に設けることも可能である。ＣＰＵ２２での判定結果であるＰａｓｓ／Ｆａｉｌ信号は、汎用Ｉ／Ｆ２５を介してテスタ４０に出力される。
【００２５】
ここで、図２を参照して、ＦＰＧＡ１０の構成について詳細に説明する。図２に示すように、ＦＰＧＡ１０は、ビットカウンタ１１、ラインカウンタ１２、記憶部１３、制御回路１４、ＣＲＣ（Cyclic Redundancy Check）演算回路１５、第１レジスタ１６Ａ、第２レジスタ１６Ｂ、第３レジスタ１６Ｃを備えている。
【００２６】
本実施の形態では、これらの構成を有する判定装置は、ＦＰＧＡにより作成されている。なお、本発明の判定装置は、ＦＰＧＡを用いる場合に限定されるのではなく、例えば、ＡＳＩＣ（Application Specific Integrated Circuit）、ＣＰＬＤ（Complex Programmable Logic Device）を用いてもよい。
【００２７】
ビットカウンタ１１には、ＬＳＩ２０Ａからのテスト信号と垂直同期信号Ｖｓｙｎｃが入力される。ビットカウンタ１１は、入力されるテスト信号のビット数をカウントする。ビットカウンタ１１が１フレームの画像の１ライン分のビット数のカウントを終了すると、ラインカウンタ１２がインクリメントされる。これにより、１フレームの画像の何ライン目の何ビット目の画像信号が伝送されているかがわかる。
【００２８】
本実施の形態では、１フレームの開始タイミングを示す垂直同期信号Ｖｓｙｎｃがテスト開始のトリガとなる信号である。垂直同期信号Ｖｓｙｎｃが入力されると、ビットカウンタ１１及びラインカウンタ１２のカウント値がリセットされ、新たに次の１フレームの画像のテスト信号に対するテストが開始される。なお、垂直同期信号Ｖｓｙｎｃの代わりに、テスタ４０からのリセット信号の入力により、ビットカウンタ１１、ラインカウンタ１２がリセットされ、テストが開始されるようにしてもよい。
【００２９】
記憶部１３には、１フレームのテスト信号のうち領域Ａ、領域Ｂ、領域Ｃに対応するテスト信号の範囲を示す情報が記憶されている。図５Ａ、５Ｂは、１フレームの画像中に領域Ａ、領域Ｂを示す図である。図６は、１フレームのテスト信号のうち領域Ａ及び領域Ｂに対応するテスト信号の範囲を示す情報を表す図である。
【００３０】
本実施の形態では、図５Ａ、５Ｂに示すように、領域Ａ、領域Ｂはいずれも矩形の領域であるものとする。従って、記憶部１３には、図６に示すように、領域Ａに対応するテスト信号の範囲を示す情報として、領域Ａの開始位置（Ｓｔａｒｔ）の座標（ｍ１、ｎ１）と終了位置（Ｅｎｄ）の座標（ｍ２、ｎ２）とが記憶されている。領域Ａは、ｍ１ラインのｎ１ビットから、ｍ２ラインのｎ２ビットまでである。
【００３１】
また、記憶部１３には、領域Ｂに対応するテスト信号の範囲を示す情報として、領域Ｂの開始位置（Ｓｔａｒｔ）の座標（ｍ３、ｎ３）と終了位置（Ｅｎｄ）の座標（ｍ４、ｎ４）とが記憶されている。領域Ｂは、ｍ３ラインのｎ３ビットから、ｍ４ラインのｎ４ビットまでである。
【００３２】
例えば、図４に示すテスト信号が、図３に示す１フレームの画像において破線で示すラインのテスト信号を含むものとする。この場合、図４に示すように、まず、図３の破線ラインの領域Ｃに対応するテスト信号が送信され、次に領域Ａに対応するテスト信号が送信され、その後領域Ｂに対応するテスト信号が送信され、最後に領域Ｃに対応するテスト信号が送信される。当該ラインのテスト信号の送信が終了すると、ラインカウンタがインクリメントされ、図３の破線ラインに隣接するラインの領域Ｃのテスト信号が送信され始める。
【００３３】
ここで、図７Ａ〜７Ｃを参照して、ＣＲＣ演算を行う領域のテスト信号の範囲の決定方法について説明する。領域Ａは、１フレームの画像において、最前面に表示される。このため、領域Ａは、図６に示す領域Ａの座標情報を用いて特定される。この座標情報に対応するテスト信号のビット数により、領域ＡのＣＲＣ演算を行うテスト信号の範囲が決定される。領域Ｂは、１フレームの画像において、領域Ａの背面で領域Ｃの前面に表示される。従って、領域Ｂは、図６に示す領域Ａ、領域Ｂの座標情報を用いて特定される（Ａバー＆Ｂ）。
【００３４】
また領域Ｃは、１フレームの画像において、最背面に表示される。従って、領域Ｃは、図６に示す領域Ａ、領域Ｂの座標情報を用いて特定される（Ａバー＆Ｂバー）。このように、３つのうち２つの領域のテスト信号の範囲を示す情報があれば、論理演算を行うことにより、これら３つの領域のテスト信号を特定することができる。
【００３５】
この領域Ａ及び領域Ｂに対応するテスト信号の範囲を示す情報は、制御回路１４に送信される。制御回路１４は、この範囲を示す情報とビットカウンタ１１、ラインカウンタ１２のカウント値を参照して、切替スイッチ１７を制御する。ＣＲＣ演算回路１５は、シリアルに入力されるテスト信号に対して順次ＣＲＣ演算を行う。ＣＲＣとは、データの伝送時において、データが正しく伝送されたか否かを検査する伝送誤りの検出方法である。
【００３６】
第１レジスタ１６Ａ、第２レジスタ１６Ｂ、第３レジスタ１６Ｃは、領域Ａ、領域Ｂ、領域ＣのＣＲＣ演算結果をそれぞれ格納する。切替スイッチ１７は、制御回路１４からの制御に応じて、ＣＲＣ演算回路１５を第１レジスタ１６Ａ、第２レジスタ１６Ｂ、第３レジスタ１６Ｃのいずれかに切替接続する。
【００３７】
入力されるテスト信号が領域Ａに含まれるものである場合、制御回路１４はＣＲＣ演算回路１５と第１レジスタ１６Ａとを接続する。このとき、ＣＲＣ演算回路１５は、入力される領域Ａのテスト信号を用いてＣＲＣ演算を行い、その演算結果を第１レジスタ１６Ａに格納する。第１レジスタ１６Ａに前回までに格納された演算結果がある場合には、この前回までに格納された演算結果と、これから入力される領域Ａのテスト信号を用いてＣＲＣ演算を行い、その演算結果により当該第１レジスタ１６Ａを更新する。
【００３８】
その後、入力されるテスト信号が領域Ｂに含まれるものに切り替わる直前に、制御回路１４はＣＲＣ演算回路１５を第１レジスタ１６Ａと切り離し、第２レジスタ１６Ｂに接続する。このとき、ＣＲＣ演算回路１５は、入力される領域Ｂのテスト信号を用いてＣＲＣ演算を行い、その演算結果を第２レジスタ１６Ｂに格納する。第２レジスタ１６Ｂに前回までに格納された演算結果がある場合には、この前回までに格納された演算結果と、これから入力される領域Ｂのテスト信号を用いてＣＲＣ演算を行い、その演算結果により当該第２レジスタ１６Ｂを更新する。
【００３９】
その後、入力されるテスト信号が領域Ｃに含まれるものに切り替わる直前に、制御回路１４はＣＲＣ演算回路１５を第２レジスタ１６Ｂと切り離し、第３レジスタ１６Ｃに接続する。そして、ＣＲＣ演算回路１５は、領域Ｃについても同様にＣＲＣ演算を行い、その演算結果を第３レジスタ１６Ｃに格納する。すなわち、制御回路１４は、切替スイッチ１７を制御して領域Ａ、領域Ｂ、領域Ｃごとの演算結果を各レジスタに分ける。従って、ビットカウンタ１１、ラインカウンタ１２、記憶部１３、制御回路１４が領域設定部となる。
【００４０】
なお、各領域に対応するテスト信号の振り分けは、上述の例に限定されるものではない。例えば、ＣＲＣ演算を行う前に、領域ごとにテスト信号を分けてもよい。また、記憶部１３に記憶される情報としては、座標情報に限定されず、各領域に対応するビット数が記憶されていても良い。
【００４１】
ビットカウンタ１１に次のフレームの開始タイミングを示す垂直同期信号Ｖｓｙｎｃが入力されると、その前のフレームの画像の領域ごとのＣＲＣ演算が終了する。その後、第１レジスタ１６Ａ、第２レジスタ１６Ｂ、第３レジスタ１６Ｃから領域ごとの演算結果がＣＰＵ２２に出力される。
【００４２】
ＣＰＵ２２には、メモリ３０から領域ごとの期待値が入力される。期待値とは、第１ＯＳＤプレーン２３Ａ、第２ＯＳＤプレーン２３Ｂ、ビデオプレーン２３Ｃに不具合がなく、テスト信号が良好である場合のＣＲＣ演算結果である。なお、本実施の形態では、各領域の期待値を外部のメモリ３０に記憶させたが、これに限定されない。上述のように、本実施形態では、ＦＰＧＡによりＣＲＣ演算回路を作成している。ＦＰＧＡは任意に回路を組むことができる。そこで、このＦＰＧＡ内に期待値を格納する回路を組み込むことも可能である。
【００４３】
上述したように、ＣＰＵ２２は、領域ごとの演算結果と各領域にそれぞれ対応する期待値とを比較して、良否判定を行う。具体的には、ＣＰＵ２２は、領域Ａの演算結果（演算値Ａ）と期待値Ａとを比較し、これらが一致した場合には、領域Ａのテスト信号を出力している第１ＯＳＤプレーン２３Ａには不具合が発生していないと判断する。そして、ＣＰＵ２２は、汎用Ｉ／Ｆ２５を介して領域ＡのＰａｓｓ信号をテスタ４０に出力する。
【００４４】
一方、演算値Ａと期待値Ａとが不一致である場合には、ＣＰＵ２２は、第１ＯＳＤプレーン２３Ａに不具合が発生していると判断する。そして、ＣＰＵ２２は、汎用Ｉ／Ｆ２５を介して領域ＡのＦａｉｌ信号をテスタ４０に出力する。ＣＰＵ２２は、領域Ｂ、領域Ｃについても同様に良否判定を行い、第２ＯＳＤプレーン２３Ｂ、ビデオプレーン２３Ｃに不具合が発生しているかどうかを判定する。
【００４５】
テスタ４０は、入力されるＰａｓｓ／Ｆａｉｌ信号に応じて、判定結果をユーザが確認できる形式で報知する。ユーザは、報知された内容により、第１ＯＳＤプレーン２３Ａ、第２ＯＳＤプレーン２３Ｂ、ビデオプレーン２３Ｃのいずれに不具合が発生しているかを確認することができる。
【００４６】
１フレームの画像によるテストが終了した後、次の１フレームの画像によるテストが行われる。１フレームの画像における各領域の位置と、これに続くフレームにおける各領域の位置とが異なる場合には、前フレームのＣＲＣ演算が終了した後これに続くフレームのＣＲＣ演算が開始される前に、記憶部１３の領域Ａ、領域Ｂ、領域Ｃに対応するテスト信号の範囲を示す情報の書換えが行われる。
【００４７】
この記憶部１３の書換えは、垂直同期信号Ｖｓｙｎｃの回数をカウントすることによって行われる。記憶部１３には、あらかじめ複数の各領域のテスト信号の範囲を示す情報が記憶されている。例えば、２フレーム目と３フレーム目とで、各領域の位置が異なる場合には、垂直同期信号のカウント数が３になったときに、３フレーム目に対応する各領域に対応するテスト信号の範囲を示す情報が選択される。なお、ＣＰＵ２２が、記憶部１３の情報を書換えるようにしてもよい。
【００４８】
特許文献２に記載の技術では、入力した一画面分の画像信号に対してＣＲＣ演算を行っていたため、不良箇所の特定ができなかった。しかしながら、本実施の形態によれば、１フレームの画像において、複数のデータ処理部がそれぞれ形成する領域ごとにＣＲＣ演算を行うことができる。すなわち、１フレーム分のテスト信号において、複数のデータ処理部がそれぞれ出力するテスト信号の範囲ごとにＣＲＣ演算が行われる。
【００４９】
これにより、複数のデータ処理部を備える半導体集積回路のどこに不具合が発生しているかを特定することが可能である。不良箇所がされることで、半導体集積回路の量産においてプロセス改善等に役立つ。また、演算結果と期待値とを１フレームごとに瞬時に比較することができるため、短時間で良否判定を行うことが可能である。
【００５０】
さらに、複数のフレームで異なる位置に各データ処理回路からの画像が表示される場合でも、記憶部１３の書換えを行うことにより、いずれのフレームにおいても容易に不良箇所の特定を行うことができる。また、ＦＰＧＡを用いているため、容易に回路の組み換えができ、例えば、解像度の変更にも柔軟に対応することができる。
【００５１】
実施の形態２．
本発明の実施の形態２に係る半導体集積回路の判定装置について、図８、９を参照して説明する。図８は、本実施の形態に係る判定装置の構成の一例を示す図である。また、図９は、本実施の形態に係る判定装置に用いられるＦＰＧＡ１０の構成の一例を示す図である。本実施の形態において、実施の形態１と同一の構成要素には同一の符号を付し、説明を適宜省略する。
【００５２】
本実施の形態に係る判定装置は、上述したプログレッシブ方式で伝送されるテスト信号だけでなく、インターレース方式で伝送されるテスト信号を用いて、半導体集積回路のテストを行うことができる。テスト対象であるＬＳＩ２０Ｂは、ＯＳＤ（On Screen Display）プレーンやビデオプレーン等の複数の画像処理回路を備える。ＬＳＩ２０Ｂは、インターレース方式、又は、プログレッシブ方式により画像信号を伝送する。
【００５３】
インターレース方式では、１フレームの画像信号が奇数フィールドと偶数フィールドに分けて伝送される。すなわち、１フレーム分の画像信号において、まず、奇数ラインの画像信号が送信される。画像の１ライン目の左端から右端まで１ビットずつ順次出力された後、３ライン目の左端から右端まで１ビットずつ画像信号が出力される。奇数ラインの伝送が終了すると、次に偶数ラインの画像信号の伝送が開始される。すなわち、本実施の形態では、１フレーム分の画像信号の出力は２回の走査により行われる。
【００５４】
図８に示すように、本実施の形態に係る判定装置では、実施の形態１に係る判定装置の構成に加え、処理部２６が設けられている。処理部２６は、ＬＳＩ２０からＦＰＧＡ１０に入力されるテスト信号がインターレース方式であるかプログレッシブ方式であるかを示すＩ／Ｐ信号をＦＰＧＡ１０に送信する。
【００５５】
なお、処理部２６は、インターレース方式のテスト信号をプログレッシブ方式に変換する、又は、プログレッシブ方式のテスト信号をインターレース方式に変換することができる。処理部２６は、メモリ３０から入力されるテストパターンに対して変換処理を行って、第１ＯＳＤプレーン２３Ａ、第２ＯＳＤプレーン２３Ｂ、ビデオプレーン２３Ｃに送信する。そして、ミキサ２４が第１ＯＳＤプレーン２３Ａ、第２ＯＳＤプレーン２３Ｂ、ビデオプレーン２３Ｃからの出力を合成して複数フレームのテスト信号を形成する。
【００５６】
処理部２６は、プログレッシブ方式に変換した場合にはテスト信号がプログレッシブ方式であることを示す信号を、インターレース方式に変換した場合にはテスト信号がインターレース方式であることを示す信号を、記憶部１３に出力する。
【００５７】
記憶部１３には、これら２つの方式に対応する、１フレームのテスト信号のうち各領域に対応するテスト信号の範囲を示す情報が格納されている。記憶部１３は、処理部２６からのＩ／Ｐ信号に応じて、これらの情報のうちいずれかの情報を選択する。図１０Ａ、１０Ｂに、各方式での領域Ａ及び領域Ｂに対応するテスト信号の範囲を示す情報を示す。
【００５８】
図１０Ａは、プログレッシブ方式の場合の各領域に対するテスト信号の範囲を示す情報である。これは、図６と同一であるため説明を省略する。図１０Ｂは、インターレース方式の場合の各領域に対するテスト信号の範囲を示す情報である。インターレース方式では、１フレームの画像における各領域の位置については図３に示すものと同じであるものの、テスト信号は奇数フィールドと偶数フィールドに分けて伝送される。このため、図１０Ｂに示すように、奇数フィールド、偶数フィールドのそれぞれに対する各領域に対するテスト信号の範囲が示されている。
【００５９】
処理部２６からのＩＰ信号がプログレッシブ方式であることを示す場合には、記憶部１３では図１０Ａに示す情報が選択され、制御回路１４は実施の形態１と同様に、切替スイッチ１７が制御される。一方、ＩＰ信号がインターレース方式であることを示す場合には、記憶部１３では図１０Ｂに示す情報が選択される。
【００６０】
奇数フィールドのテスト信号が伝送されると、奇数フィールドの情報を用いて、ＣＲＣ演算を行う範囲が決定される。その後、偶数フィールドのテスト信号が伝送されると、偶数フィールドの情報を用いて、ＣＲＣ演算を行う範囲が決定される。このように、フィールドごとに各領域のＣＲＣ演算が行われる。
【００６１】
この場合、メモリ３０には、奇数フィールドのそれぞれの領域に対応する期待値と、偶数フィールドのそれぞれの領域に対応する期待値とが格納されている。ＣＰＵ２２は、各フィールドにおける領域Ａ、Ｂ、Ｃごとに、演算結果と期待値とを比較して良否判定を行うことができる。なお、奇数フィールドと偶数フィールドのテスト信号を合わせて、領域Ａ、Ｂ、Ｃそれぞれ１つずつＣＲＣ演算結果を算出し、これをそれぞれの領域の期待値と比較するようにしてもよい。
【００６２】
以上説明したように、本発明によれば、ＦＰＡＧでＣＲＣ演算回路等を実現するため、テスト用冗長回路を組み込むことなく、また、複数の回路を一度にテストしながら不良箇所の特定が出来る。これにより、短時間でプロセス改善や品質向上を実現することができる。また、インターレース方式、プログレッシブ方式のいずれであっても、適切に良否判定を行うことが可能である。
【００６３】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。本実施の形態では、ＬＳＩが備える複数の画像処理回路の不良箇所を特定する例について説明したがこれに限定されない。例えば、デジタルカメラのＣＭＯＳセンサの不良箇所の特定等を行うことが可能である。
【符号の説明】
【００６４】
１０ ＦＰＧＡ
１１ ビットカウンタ
１２ ラインカウンタ
１３ 記憶部
１４ 制御回路
１５ ＣＲＣ演算回路
１６Ａ 第１レジスタ
１６Ｂ 第２レジスタ
１６Ｃ 第３レジスタ
１７ 切替スイッチ
２０Ａ、２０Ｂ ＬＳＩ
２１ 外部メモリＩ／Ｆ
２２ ＣＰＵ
２３Ａ 第１ＯＳＤプレーン
２３Ｂ 第２ＯＳＤプレーン
２３Ｃ ビデオプレーン
２４ ミキサ
２５ 汎用Ｉ／Ｆ
２６ 処理部
３０ メモリ
４０ テスタ
Ｖｓｙｎｃ 垂直同期信号
【技術分野】
【０００１】
本発明は、判定装置及び判定方法に関し、特に、複数のデータ処理回路を備える半導体集積回路の判定装置及び判定方法に関する。
【背景技術】
【０００２】
特許文献１には、映像データなどの膨大なデータ量をデータ処理するＬＳＩ（Large Scale Integration）をテストする技術が記載されている。図１１に、特許文献１に記載のテストシステムの構成を示す。図１１に示すように、特許文献１に記載のテストシステムには、所定のテストデータを格納したＦＰＧＡ（Field Programmable Gate Array）１４０が設けられている。
【０００３】
ＦＰＧＡ１４０によりテストデータがテスト対象のＣＰＵ内蔵ＬＳＩ１１０に送信され、映像データ処理回路１１３で暗号化される。そして、暗号化データ比較手段１１１ａにより暗号化データと期待値とが比較され、不一致であった場合に不良品と判定される。
【０００４】
また、特許文献２には、画像信号を出力するＬＣＤ（Liquid Crystal Display）の駆動回路等のテストを行う判定装置が記載されている。特許文献２に記載の判定装置は、ＦＰＧＡにより作成されている。テスト対象のＬＳＩから出力された画像信号全体に対してＣＲＣ（Cyclic Redundancy Check）方式による演算を行い、演算結果と期待値とを比較して画像信号の良否判定が行われる。
【０００５】
近年、表示装置では、動画像と、静止画像、文字、図形、字幕あるいはメニュー画面等の非動画像（以下、これをグラフィックと呼ぶ）とを合成して表示することが一般的に行われている。このような表示を行うＬＳＩには、動画像の画像信号を出力する動画データ処理回路、グラフィックの画像信号を出力するグラフィックデータ処理回路を含む複数のデータ処理回路が設けられている。複数のデータ処理回路が形成する１フレームの画像内には、動画データ処理回路からの出力に対応する領域と、グラフィックデータ処理回路からの出力に対応する領域とが形成される。
【０００６】
このようなＬＳＩのテストを特許文献２のようにＣＲＣ方式による演算を用いて行う場合、動画像とグラフィックとが合成された１フレーム分の画像信号全体についてＣＲＣ演算が行われる。このため、１フレームの画像中のどの領域に不良箇所があるかを特定することができず、ＬＳＩの不具合箇所を特定することが難しいという問題がある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００５−３０９５４３号公報
【特許文献２】特開２００７−１０１６９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
このように、特許文献２では、１フレーム分の画像信号全体についてＣＲＣ演算が行われているため、半導体集積回路の不具合箇所を特定することが難しいという問題がある。
【課題を解決するための手段】
【０００９】
本発明の一態様に係る判定装置は、第１データ処理回路及び第２データ処理回路を含む複数のデータ処理回路を備える半導体集積回路の良否判定を行う判定装置であって、入力されるテストパターンに応じて前記複数のデータ処理回路が形成する１フレームの画像において、前記第１データ処理回路からの出力に対応する第１領域と、前記第２データ処理回路からの出力に対応する第２領域とをＣＲＣ演算する領域として設定する領域設定部と、前記第１領域、前記第２領域のＣＲＣ演算を行ってそれぞれの演算結果を算出し、前記第１領域、前記第２領域にそれぞれ対応する期待値と前記演算結果とをそれぞれ比較して、前記複数のデータ処理回路の良否判定を行う判定部に出力する演算部とを備えるものである。
【００１０】
本発明の他の態様に係る判定方法は、第１データ処理回路及び第２データ処理回路を含む複数のデータ処理回路を備える半導体集積回路の良否判定を行う判定方法であって、前記複数のデータ処理回路のテストパターンを入力し、前記テストパターンに応じて前記複数のデータ処理回路が形成する１フレームの画像において、前記第１データ処理回路からの出力に対応する第１領域と、前記第２データ処理回路からの出力に対応する第２領域とをＣＲＣ演算する領域として設定し、前記第１領域、前記第２領域のＣＲＣ演算を行ってそれぞれの演算結果を算出し、前記第１領域、前記第２領域にそれぞれ対応する期待値と前記演算結果とをそれぞれ比較して、前記複数のデータ処理回路の良否判定を行う。
【００１１】
このような構成により、複数のデータ処理回路からの出力に対応する領域ごとにＣＲＣ演算を行うことができる。これらの領域ごとの演算結果とそれぞれの領域に対応する期待値とを比較することにより、複数のデータ処理回路のいずれに不具合が発生しているかを特定することができる。
【発明の効果】
【００１２】
本発明によれば、複数のデータ処理回路を備える半導体集積回路の不具合箇所を特定することができる判定装置及び判定方法を提供することができる。
【図面の簡単な説明】
【００１３】
【図１】実施の形態１に係る判定装置の構成の一例を示す図である。
【図２】実施の形態１に係る判定装置におけるＦＰＧＡの構成の一例を示す図である。
【図３】実施の形態１に係る判定方法を説明するための図である。
【図４】実施の形態１に係る判定装置において処理されるテスト信号の一例を示す図である。
【図５Ａ】１フレームの画像のうち、第１ＯＳＤプレーン２３Ａからの出力に対応する領域Ａを示す図である。
【図５Ｂ】１フレームの画像のうち、第２ＯＳＤプレーン２３Ｂからの出力に対応する領域Ｂを図である。
【図６】領域Ａ及び領域Ｂに対応するテスト信号の範囲を示す情報を表す図である。
【図７Ａ】ＣＲＣ演算を行う領域の決定方法を説明するための図である。
【図７Ｂ】ＣＲＣ演算を行う領域の決定方法を説明するための図である。
【図７Ｃ】ＣＲＣ演算を行う領域の決定方法を説明するための図である。
【図８】実施の形態１に係る判定装置の構成の一例を示す図である。
【図９】実施の形態１に係る判定装置におけるＦＰＧＡの構成の一例を示す図である。
【図１０Ａ】プログレッシブ方式の場合の領域Ａ及び領域Ｂに対応するテスト信号の範囲を示す情報を示す図である。
【図１０Ｂ】インターレース方式の場合の領域Ａ及び領域Ｂに対応するテスト信号の範囲を示す情報を示す図である。
【図１１】特許文献１に係る半導体集積回路の判定装置の構成を示す図である。
【発明を実施するための形態】
【００１４】
以下、図面を参照して本発明の実施の形態について説明する。以下の実施の形態の構成は例示であり、本発明は実施の形態の構成に限定されない。また、以下に説明する本発明の判定装置の一実施形態の説明は、本発明の判定方法の一実施形態の説明を兼ねる。
【００１５】
実施の形態１．
本発明の実施の形態１に係る半導体集積回路の判定装置について、図１、２を参照して説明する。図１は、本実施の形態に係る判定装置の構成の一例を示す図である。また、図２は、本実施の形態に係る判定装置に用いられるＦＰＧＡ（Field Programmable Gate）１０の構成の一例を示す図である。
【００１６】
本発明に係る判定装置は、複数のデータ処理回路を備える半導体集積回路の良否判定を行うものである。ここでは、データ処理回路の一例として、ＯＳＤ（On Screen Display）プレーンやビデオプレーン等の複数の画像処理回路を備える半導体集積回路の判定装置について説明する。
【００１７】
図１に示すように、本実施の形態に係る判定装置は、ＬＳＩ２０Ａをテスト対象としている。ＬＳＩ２０Ａは、外部メモリＩ／Ｆ２１、ＣＰＵ（Central Processing Unit）２２、第１ＯＳＤプレーン２３Ａ、第２ＯＳＤプレーン２３Ｂ、ビデオプレーン２３Ｃ、ミキサ２４、汎用Ｉ／Ｆ２５を備えている。
【００１８】
外部メモリＩ／Ｆ２１には、メモリ３０が接続されている。メモリ３０は、例えばフラッシュメモリである。メモリ３０には、ＬＳＩ２０Ａのテストを行うためのファームウェア及びテストパターン、入力されるテストパターンに応じて第１ＯＳＤプレーン２３Ａ、第２ＯＳＤプレーン２３Ｂ、ビデオプレーン２３Ｃにより形成される１フレームの画像における各画像処理回路からの出力に対応する領域ごとの期待値が記憶されている。
【００１９】
ＣＰＵ２２は、テスト開始のトリガとなる信号を受信すると、外部のメモリ３０に格納されたファームウェアを内部メモリに展開して実行する。また、ＣＰＵ２２は、ファームウェアをもとに、メモリ３０から外部メモリＩ／Ｆ２１を経て入力されるテストパターンに対して必要な処理を行い、第１ＯＳＤプレーン２３Ａ、第２ＯＳＤプレーン２３Ｂ、ビデオプレーン２３Ｃに出力する。第１ＯＳＤプレーン２３Ａ及び第２ＯＳＤプレーン２３Ｂは、それぞれテストパターンに応じて字幕等のグラフィック信号を出力する。ビデオプレーン２３Ｃは、テストパターンに応じて動画信号を出力する。
【００２０】
図３に、実施の形態１に係る判定方法を説明するための図を示す。図３に示すように、１フレームの画像において、第１ＯＳＤプレーン２３Ａからの出力に対応する領域を領域Ａ、第２ＯＳＤプレーン２３Ｂからの出力に対応する領域を領域Ｂ、ビデオプレーン２３Ｃからの出力に対応する領域を領域Ｃとする。
【００２１】
ミキサ２４は、第１ＯＳＤプレーン２３Ａ、第２ＯＳＤプレーン２３Ｂ、ビデオプレーン２３Ｃからそれぞれ出力される信号を合成し、複数のフレームの画像信号を含むテスト信号を生成し、ＦＰＧＡ１０に対して出力する。この例では、ミキサ２４は、１フレームの画像において、背景としてビデオプレーン２３Ｃからの動画信号を配置し、その上に第２ＯＳＤプレーン２３Ｂからのグラフィック信号を配置し、ビデオプレーン２３Ｃ及び第１ＯＳＤプレーン２３Ａの一部の上に第１ＯＳＤプレーン２３Ａからのグラフィック信号を配置した１つの画像が形成されるテスト信号を生成する。このテスト信号を用いてテストを行うことにより、複数の画像処理回路を一度にテストすることができる。
【００２２】
また、ＬＳＩ２０ＡからＦＰＧＡ１０へは、複数のフレームの開始タイミングを示す垂直同期信号Ｖｓｙｎｃが送信される。図４に、テスト信号の一例を示す。図４に示すように、この例では、テスト信号は伝送路上を一度に１ビットずつ、シリアルに送信される。テスト信号のうち、一の垂直同期信号Ｖｓｙｎｃが入力された後に伝送されるデータからその次の垂直同期信号Ｖｓｙｎｃが入力される前までに伝送されたデータが１フレーム分の画像信号となる。
【００２３】
この１フレーム分の画像信号は、例えば画像の最上ラインの左端から右端まで１ビットずつ順次出力される。そして、最上ラインの右端まで出力された後、当該最上ラインに隣接するラインの左端から右端まで１ビットずつ画像信号が出力される。これを繰り返して、最下ラインの出力が終了すると、次のフレームの画像信号の出力が開始される。すなわち、本実施の形態では、１フレーム分の画像信号の出力を１回の走査により行うプログレッシブ方式が採用されている。
【００２４】
ＦＰＧＡ１０は、ＬＳＩ２０Ａからテスト信号と垂直同期信号Ｖｓｙｎｃを受信する。ＦＰＧＡ１０は、入力されるテスト信号から、領域Ａ、領域Ｂ、領域ＣごとのＣＲＣ演算を行い、演算結果をＣＰＵ２２に出力する。本実施の形態では、ＣＰＵ２２がＦＰＧＡ１０で演算される演算結果と、１フレームの画像における各領域の期待値との比較を行い、第１ＯＳＤプレーン２３Ａ、第２ＯＳＤプレーン２３Ｂ、ビデオプレーン２３Ｃのいずれに不具合が発生しているかの良否判定を行う。なお、この良否判定を行う回路を、ＦＰＧＡ１０に設けることも可能である。ＣＰＵ２２での判定結果であるＰａｓｓ／Ｆａｉｌ信号は、汎用Ｉ／Ｆ２５を介してテスタ４０に出力される。
【００２５】
ここで、図２を参照して、ＦＰＧＡ１０の構成について詳細に説明する。図２に示すように、ＦＰＧＡ１０は、ビットカウンタ１１、ラインカウンタ１２、記憶部１３、制御回路１４、ＣＲＣ（Cyclic Redundancy Check）演算回路１５、第１レジスタ１６Ａ、第２レジスタ１６Ｂ、第３レジスタ１６Ｃを備えている。
【００２６】
本実施の形態では、これらの構成を有する判定装置は、ＦＰＧＡにより作成されている。なお、本発明の判定装置は、ＦＰＧＡを用いる場合に限定されるのではなく、例えば、ＡＳＩＣ（Application Specific Integrated Circuit）、ＣＰＬＤ（Complex Programmable Logic Device）を用いてもよい。
【００２７】
ビットカウンタ１１には、ＬＳＩ２０Ａからのテスト信号と垂直同期信号Ｖｓｙｎｃが入力される。ビットカウンタ１１は、入力されるテスト信号のビット数をカウントする。ビットカウンタ１１が１フレームの画像の１ライン分のビット数のカウントを終了すると、ラインカウンタ１２がインクリメントされる。これにより、１フレームの画像の何ライン目の何ビット目の画像信号が伝送されているかがわかる。
【００２８】
本実施の形態では、１フレームの開始タイミングを示す垂直同期信号Ｖｓｙｎｃがテスト開始のトリガとなる信号である。垂直同期信号Ｖｓｙｎｃが入力されると、ビットカウンタ１１及びラインカウンタ１２のカウント値がリセットされ、新たに次の１フレームの画像のテスト信号に対するテストが開始される。なお、垂直同期信号Ｖｓｙｎｃの代わりに、テスタ４０からのリセット信号の入力により、ビットカウンタ１１、ラインカウンタ１２がリセットされ、テストが開始されるようにしてもよい。
【００２９】
記憶部１３には、１フレームのテスト信号のうち領域Ａ、領域Ｂ、領域Ｃに対応するテスト信号の範囲を示す情報が記憶されている。図５Ａ、５Ｂは、１フレームの画像中に領域Ａ、領域Ｂを示す図である。図６は、１フレームのテスト信号のうち領域Ａ及び領域Ｂに対応するテスト信号の範囲を示す情報を表す図である。
【００３０】
本実施の形態では、図５Ａ、５Ｂに示すように、領域Ａ、領域Ｂはいずれも矩形の領域であるものとする。従って、記憶部１３には、図６に示すように、領域Ａに対応するテスト信号の範囲を示す情報として、領域Ａの開始位置（Ｓｔａｒｔ）の座標（ｍ１、ｎ１）と終了位置（Ｅｎｄ）の座標（ｍ２、ｎ２）とが記憶されている。領域Ａは、ｍ１ラインのｎ１ビットから、ｍ２ラインのｎ２ビットまでである。
【００３１】
また、記憶部１３には、領域Ｂに対応するテスト信号の範囲を示す情報として、領域Ｂの開始位置（Ｓｔａｒｔ）の座標（ｍ３、ｎ３）と終了位置（Ｅｎｄ）の座標（ｍ４、ｎ４）とが記憶されている。領域Ｂは、ｍ３ラインのｎ３ビットから、ｍ４ラインのｎ４ビットまでである。
【００３２】
例えば、図４に示すテスト信号が、図３に示す１フレームの画像において破線で示すラインのテスト信号を含むものとする。この場合、図４に示すように、まず、図３の破線ラインの領域Ｃに対応するテスト信号が送信され、次に領域Ａに対応するテスト信号が送信され、その後領域Ｂに対応するテスト信号が送信され、最後に領域Ｃに対応するテスト信号が送信される。当該ラインのテスト信号の送信が終了すると、ラインカウンタがインクリメントされ、図３の破線ラインに隣接するラインの領域Ｃのテスト信号が送信され始める。
【００３３】
ここで、図７Ａ〜７Ｃを参照して、ＣＲＣ演算を行う領域のテスト信号の範囲の決定方法について説明する。領域Ａは、１フレームの画像において、最前面に表示される。このため、領域Ａは、図６に示す領域Ａの座標情報を用いて特定される。この座標情報に対応するテスト信号のビット数により、領域ＡのＣＲＣ演算を行うテスト信号の範囲が決定される。領域Ｂは、１フレームの画像において、領域Ａの背面で領域Ｃの前面に表示される。従って、領域Ｂは、図６に示す領域Ａ、領域Ｂの座標情報を用いて特定される（Ａバー＆Ｂ）。
【００３４】
また領域Ｃは、１フレームの画像において、最背面に表示される。従って、領域Ｃは、図６に示す領域Ａ、領域Ｂの座標情報を用いて特定される（Ａバー＆Ｂバー）。このように、３つのうち２つの領域のテスト信号の範囲を示す情報があれば、論理演算を行うことにより、これら３つの領域のテスト信号を特定することができる。
【００３５】
この領域Ａ及び領域Ｂに対応するテスト信号の範囲を示す情報は、制御回路１４に送信される。制御回路１４は、この範囲を示す情報とビットカウンタ１１、ラインカウンタ１２のカウント値を参照して、切替スイッチ１７を制御する。ＣＲＣ演算回路１５は、シリアルに入力されるテスト信号に対して順次ＣＲＣ演算を行う。ＣＲＣとは、データの伝送時において、データが正しく伝送されたか否かを検査する伝送誤りの検出方法である。
【００３６】
第１レジスタ１６Ａ、第２レジスタ１６Ｂ、第３レジスタ１６Ｃは、領域Ａ、領域Ｂ、領域ＣのＣＲＣ演算結果をそれぞれ格納する。切替スイッチ１７は、制御回路１４からの制御に応じて、ＣＲＣ演算回路１５を第１レジスタ１６Ａ、第２レジスタ１６Ｂ、第３レジスタ１６Ｃのいずれかに切替接続する。
【００３７】
入力されるテスト信号が領域Ａに含まれるものである場合、制御回路１４はＣＲＣ演算回路１５と第１レジスタ１６Ａとを接続する。このとき、ＣＲＣ演算回路１５は、入力される領域Ａのテスト信号を用いてＣＲＣ演算を行い、その演算結果を第１レジスタ１６Ａに格納する。第１レジスタ１６Ａに前回までに格納された演算結果がある場合には、この前回までに格納された演算結果と、これから入力される領域Ａのテスト信号を用いてＣＲＣ演算を行い、その演算結果により当該第１レジスタ１６Ａを更新する。
【００３８】
その後、入力されるテスト信号が領域Ｂに含まれるものに切り替わる直前に、制御回路１４はＣＲＣ演算回路１５を第１レジスタ１６Ａと切り離し、第２レジスタ１６Ｂに接続する。このとき、ＣＲＣ演算回路１５は、入力される領域Ｂのテスト信号を用いてＣＲＣ演算を行い、その演算結果を第２レジスタ１６Ｂに格納する。第２レジスタ１６Ｂに前回までに格納された演算結果がある場合には、この前回までに格納された演算結果と、これから入力される領域Ｂのテスト信号を用いてＣＲＣ演算を行い、その演算結果により当該第２レジスタ１６Ｂを更新する。
【００３９】
その後、入力されるテスト信号が領域Ｃに含まれるものに切り替わる直前に、制御回路１４はＣＲＣ演算回路１５を第２レジスタ１６Ｂと切り離し、第３レジスタ１６Ｃに接続する。そして、ＣＲＣ演算回路１５は、領域Ｃについても同様にＣＲＣ演算を行い、その演算結果を第３レジスタ１６Ｃに格納する。すなわち、制御回路１４は、切替スイッチ１７を制御して領域Ａ、領域Ｂ、領域Ｃごとの演算結果を各レジスタに分ける。従って、ビットカウンタ１１、ラインカウンタ１２、記憶部１３、制御回路１４が領域設定部となる。
【００４０】
なお、各領域に対応するテスト信号の振り分けは、上述の例に限定されるものではない。例えば、ＣＲＣ演算を行う前に、領域ごとにテスト信号を分けてもよい。また、記憶部１３に記憶される情報としては、座標情報に限定されず、各領域に対応するビット数が記憶されていても良い。
【００４１】
ビットカウンタ１１に次のフレームの開始タイミングを示す垂直同期信号Ｖｓｙｎｃが入力されると、その前のフレームの画像の領域ごとのＣＲＣ演算が終了する。その後、第１レジスタ１６Ａ、第２レジスタ１６Ｂ、第３レジスタ１６Ｃから領域ごとの演算結果がＣＰＵ２２に出力される。
【００４２】
ＣＰＵ２２には、メモリ３０から領域ごとの期待値が入力される。期待値とは、第１ＯＳＤプレーン２３Ａ、第２ＯＳＤプレーン２３Ｂ、ビデオプレーン２３Ｃに不具合がなく、テスト信号が良好である場合のＣＲＣ演算結果である。なお、本実施の形態では、各領域の期待値を外部のメモリ３０に記憶させたが、これに限定されない。上述のように、本実施形態では、ＦＰＧＡによりＣＲＣ演算回路を作成している。ＦＰＧＡは任意に回路を組むことができる。そこで、このＦＰＧＡ内に期待値を格納する回路を組み込むことも可能である。
【００４３】
上述したように、ＣＰＵ２２は、領域ごとの演算結果と各領域にそれぞれ対応する期待値とを比較して、良否判定を行う。具体的には、ＣＰＵ２２は、領域Ａの演算結果（演算値Ａ）と期待値Ａとを比較し、これらが一致した場合には、領域Ａのテスト信号を出力している第１ＯＳＤプレーン２３Ａには不具合が発生していないと判断する。そして、ＣＰＵ２２は、汎用Ｉ／Ｆ２５を介して領域ＡのＰａｓｓ信号をテスタ４０に出力する。
【００４４】
一方、演算値Ａと期待値Ａとが不一致である場合には、ＣＰＵ２２は、第１ＯＳＤプレーン２３Ａに不具合が発生していると判断する。そして、ＣＰＵ２２は、汎用Ｉ／Ｆ２５を介して領域ＡのＦａｉｌ信号をテスタ４０に出力する。ＣＰＵ２２は、領域Ｂ、領域Ｃについても同様に良否判定を行い、第２ＯＳＤプレーン２３Ｂ、ビデオプレーン２３Ｃに不具合が発生しているかどうかを判定する。
【００４５】
テスタ４０は、入力されるＰａｓｓ／Ｆａｉｌ信号に応じて、判定結果をユーザが確認できる形式で報知する。ユーザは、報知された内容により、第１ＯＳＤプレーン２３Ａ、第２ＯＳＤプレーン２３Ｂ、ビデオプレーン２３Ｃのいずれに不具合が発生しているかを確認することができる。
【００４６】
１フレームの画像によるテストが終了した後、次の１フレームの画像によるテストが行われる。１フレームの画像における各領域の位置と、これに続くフレームにおける各領域の位置とが異なる場合には、前フレームのＣＲＣ演算が終了した後これに続くフレームのＣＲＣ演算が開始される前に、記憶部１３の領域Ａ、領域Ｂ、領域Ｃに対応するテスト信号の範囲を示す情報の書換えが行われる。
【００４７】
この記憶部１３の書換えは、垂直同期信号Ｖｓｙｎｃの回数をカウントすることによって行われる。記憶部１３には、あらかじめ複数の各領域のテスト信号の範囲を示す情報が記憶されている。例えば、２フレーム目と３フレーム目とで、各領域の位置が異なる場合には、垂直同期信号のカウント数が３になったときに、３フレーム目に対応する各領域に対応するテスト信号の範囲を示す情報が選択される。なお、ＣＰＵ２２が、記憶部１３の情報を書換えるようにしてもよい。
【００４８】
特許文献２に記載の技術では、入力した一画面分の画像信号に対してＣＲＣ演算を行っていたため、不良箇所の特定ができなかった。しかしながら、本実施の形態によれば、１フレームの画像において、複数のデータ処理部がそれぞれ形成する領域ごとにＣＲＣ演算を行うことができる。すなわち、１フレーム分のテスト信号において、複数のデータ処理部がそれぞれ出力するテスト信号の範囲ごとにＣＲＣ演算が行われる。
【００４９】
これにより、複数のデータ処理部を備える半導体集積回路のどこに不具合が発生しているかを特定することが可能である。不良箇所がされることで、半導体集積回路の量産においてプロセス改善等に役立つ。また、演算結果と期待値とを１フレームごとに瞬時に比較することができるため、短時間で良否判定を行うことが可能である。
【００５０】
さらに、複数のフレームで異なる位置に各データ処理回路からの画像が表示される場合でも、記憶部１３の書換えを行うことにより、いずれのフレームにおいても容易に不良箇所の特定を行うことができる。また、ＦＰＧＡを用いているため、容易に回路の組み換えができ、例えば、解像度の変更にも柔軟に対応することができる。
【００５１】
実施の形態２．
本発明の実施の形態２に係る半導体集積回路の判定装置について、図８、９を参照して説明する。図８は、本実施の形態に係る判定装置の構成の一例を示す図である。また、図９は、本実施の形態に係る判定装置に用いられるＦＰＧＡ１０の構成の一例を示す図である。本実施の形態において、実施の形態１と同一の構成要素には同一の符号を付し、説明を適宜省略する。
【００５２】
本実施の形態に係る判定装置は、上述したプログレッシブ方式で伝送されるテスト信号だけでなく、インターレース方式で伝送されるテスト信号を用いて、半導体集積回路のテストを行うことができる。テスト対象であるＬＳＩ２０Ｂは、ＯＳＤ（On Screen Display）プレーンやビデオプレーン等の複数の画像処理回路を備える。ＬＳＩ２０Ｂは、インターレース方式、又は、プログレッシブ方式により画像信号を伝送する。
【００５３】
インターレース方式では、１フレームの画像信号が奇数フィールドと偶数フィールドに分けて伝送される。すなわち、１フレーム分の画像信号において、まず、奇数ラインの画像信号が送信される。画像の１ライン目の左端から右端まで１ビットずつ順次出力された後、３ライン目の左端から右端まで１ビットずつ画像信号が出力される。奇数ラインの伝送が終了すると、次に偶数ラインの画像信号の伝送が開始される。すなわち、本実施の形態では、１フレーム分の画像信号の出力は２回の走査により行われる。
【００５４】
図８に示すように、本実施の形態に係る判定装置では、実施の形態１に係る判定装置の構成に加え、処理部２６が設けられている。処理部２６は、ＬＳＩ２０からＦＰＧＡ１０に入力されるテスト信号がインターレース方式であるかプログレッシブ方式であるかを示すＩ／Ｐ信号をＦＰＧＡ１０に送信する。
【００５５】
なお、処理部２６は、インターレース方式のテスト信号をプログレッシブ方式に変換する、又は、プログレッシブ方式のテスト信号をインターレース方式に変換することができる。処理部２６は、メモリ３０から入力されるテストパターンに対して変換処理を行って、第１ＯＳＤプレーン２３Ａ、第２ＯＳＤプレーン２３Ｂ、ビデオプレーン２３Ｃに送信する。そして、ミキサ２４が第１ＯＳＤプレーン２３Ａ、第２ＯＳＤプレーン２３Ｂ、ビデオプレーン２３Ｃからの出力を合成して複数フレームのテスト信号を形成する。
【００５６】
処理部２６は、プログレッシブ方式に変換した場合にはテスト信号がプログレッシブ方式であることを示す信号を、インターレース方式に変換した場合にはテスト信号がインターレース方式であることを示す信号を、記憶部１３に出力する。
【００５７】
記憶部１３には、これら２つの方式に対応する、１フレームのテスト信号のうち各領域に対応するテスト信号の範囲を示す情報が格納されている。記憶部１３は、処理部２６からのＩ／Ｐ信号に応じて、これらの情報のうちいずれかの情報を選択する。図１０Ａ、１０Ｂに、各方式での領域Ａ及び領域Ｂに対応するテスト信号の範囲を示す情報を示す。
【００５８】
図１０Ａは、プログレッシブ方式の場合の各領域に対するテスト信号の範囲を示す情報である。これは、図６と同一であるため説明を省略する。図１０Ｂは、インターレース方式の場合の各領域に対するテスト信号の範囲を示す情報である。インターレース方式では、１フレームの画像における各領域の位置については図３に示すものと同じであるものの、テスト信号は奇数フィールドと偶数フィールドに分けて伝送される。このため、図１０Ｂに示すように、奇数フィールド、偶数フィールドのそれぞれに対する各領域に対するテスト信号の範囲が示されている。
【００５９】
処理部２６からのＩＰ信号がプログレッシブ方式であることを示す場合には、記憶部１３では図１０Ａに示す情報が選択され、制御回路１４は実施の形態１と同様に、切替スイッチ１７が制御される。一方、ＩＰ信号がインターレース方式であることを示す場合には、記憶部１３では図１０Ｂに示す情報が選択される。
【００６０】
奇数フィールドのテスト信号が伝送されると、奇数フィールドの情報を用いて、ＣＲＣ演算を行う範囲が決定される。その後、偶数フィールドのテスト信号が伝送されると、偶数フィールドの情報を用いて、ＣＲＣ演算を行う範囲が決定される。このように、フィールドごとに各領域のＣＲＣ演算が行われる。
【００６１】
この場合、メモリ３０には、奇数フィールドのそれぞれの領域に対応する期待値と、偶数フィールドのそれぞれの領域に対応する期待値とが格納されている。ＣＰＵ２２は、各フィールドにおける領域Ａ、Ｂ、Ｃごとに、演算結果と期待値とを比較して良否判定を行うことができる。なお、奇数フィールドと偶数フィールドのテスト信号を合わせて、領域Ａ、Ｂ、Ｃそれぞれ１つずつＣＲＣ演算結果を算出し、これをそれぞれの領域の期待値と比較するようにしてもよい。
【００６２】
以上説明したように、本発明によれば、ＦＰＡＧでＣＲＣ演算回路等を実現するため、テスト用冗長回路を組み込むことなく、また、複数の回路を一度にテストしながら不良箇所の特定が出来る。これにより、短時間でプロセス改善や品質向上を実現することができる。また、インターレース方式、プログレッシブ方式のいずれであっても、適切に良否判定を行うことが可能である。
【００６３】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。本実施の形態では、ＬＳＩが備える複数の画像処理回路の不良箇所を特定する例について説明したがこれに限定されない。例えば、デジタルカメラのＣＭＯＳセンサの不良箇所の特定等を行うことが可能である。
【符号の説明】
【００６４】
１０ ＦＰＧＡ
１１ ビットカウンタ
１２ ラインカウンタ
１３ 記憶部
１４ 制御回路
１５ ＣＲＣ演算回路
１６Ａ 第１レジスタ
１６Ｂ 第２レジスタ
１６Ｃ 第３レジスタ
１７ 切替スイッチ
２０Ａ、２０Ｂ ＬＳＩ
２１ 外部メモリＩ／Ｆ
２２ ＣＰＵ
２３Ａ 第１ＯＳＤプレーン
２３Ｂ 第２ＯＳＤプレーン
２３Ｃ ビデオプレーン
２４ ミキサ
２５ 汎用Ｉ／Ｆ
２６ 処理部
３０ メモリ
４０ テスタ
Ｖｓｙｎｃ 垂直同期信号
【特許請求の範囲】
【請求項１】
第１データ処理回路及び第２データ処理回路を含む複数のデータ処理回路を備える半導体集積回路の良否判定を行う判定装置であって、
入力されるテストパターンに応じて前記複数のデータ処理回路が形成する１フレームの画像において、前記第１データ処理回路からの出力に対応する第１領域と、前記第２データ処理回路からの出力に対応する第２領域とをＣＲＣ演算する領域として設定する領域設定部と、
前記第１領域、前記第２領域のＣＲＣ演算を行ってそれぞれの演算結果を算出し、前記第１領域、前記第２領域にそれぞれ対応する期待値と前記演算結果とをそれぞれ比較して、前記複数のデータ処理回路の良否判定を行う判定部に出力する演算部と、
を備える判定装置。
【請求項２】
前記領域設定部は、
前記１フレームのテスト信号のうち前記第１領域及び第２領域に対応するテスト信号の範囲を示す情報が記憶された記憶部と、
前記記憶部に記憶された前記テスト信号の範囲を示す情報に基づいて、シリアルに入力される前記テスト信号を前記第１領域、前記第２領域ごとに分ける制御部と、
を備える請求項１に記載の判定装置。
【請求項３】
前記領域設定部は、
前記１フレームのテスト信号のビット数をカウントするカウンタをさらに備え、
前記制御部は、前記テスト信号の範囲を示す情報及び前記カウンタのカウント値に基づいて、シリアルに入力される前記テスト信号を領域ごとに分ける請求項２に記載の判定装置。
【請求項４】
前記第１領域の演算結果を格納する第１レジスタと、前記第２領域の演算結果を格納する第２レジスタと、
前記演算部を、前記第１レジスタ又は前記第２レジスタのいずれかに接続する切替スイッチと、
をさらに備え、
前記制御部は、シリアルに入力されるテスト信号の前記演算部による演算結果を前記第１レジスタと前記第２レジスタとに分けるため、前記切替スイッチを制御する請求項３に記載の判定装置。
【請求項５】
前記演算部は、
前記第１レジスタと接続されている場合、当該第１レジスタを参照してＣＲＣ演算を行い、その演算結果により当該第１レジスタを更新し、
前記第２レジスタと接続されている場合、当該第２レジスタを参照してＣＲＣ演算を行い、その演算結果により当該第２レジスタを更新する請求項４に記載の判定装置。
【請求項６】
前記テストパターンにより前記複数のデータ処理回路が形成する画像が複数フレームあり、複数フレームのうちの第１フレームとこれに続く第２フレームとで前記第１領域と前記第２領域の位置が異なる場合、
前記第１フレームにおけるＣＲＣ演算が終了した後、前記第２フレームにおけるＣＲＣ演算が開始される前に、前記記憶部の前記テスト信号の範囲を示す情報が書換えられることを特徴とする請求項２に記載の判定装置。
【請求項７】
前記記憶部の前記テスト信号の範囲を示す情報の書換えは、前記フレームの開始タイミングを示す垂直同期信号の回数をカウントすることにより行われることを特徴とする請求項６に記載の判定装置。
【請求項８】
前記記憶部には、インターレース方式の場合の前記テスト信号の範囲を示す情報と、プログレッシブ方式の場合の前記テスト信号の範囲を示す情報とが記憶されており、前記テスト信号がインターレース方式かプログレッシブ方式かに応じていずれかが選択されることを特徴とする請求項２に記載の判定装置。
【請求項９】
第１データ処理回路及び第２データ処理回路を含む複数のデータ処理回路を備える半導体集積回路の良否判定を行う判定方法であって、
前記複数のデータ処理回路のテストパターンを入力し、
前記テストパターンに応じて前記複数のデータ処理回路が形成する１フレームの画像において、前記第１データ処理回路からの出力に対応する第１領域と、前記第２データ処理回路からの出力に対応する第２領域とをＣＲＣ演算する領域として設定し、
前記第１領域、前記第２領域のＣＲＣ演算を行ってそれぞれの演算結果を算出し、
前記第１領域、前記第２領域にそれぞれ対応する期待値と前記演算結果とをそれぞれ比較して、前記複数のデータ処理回路の良否判定を行う、
判定方法。
【請求項１０】
前記１フレームのテスト信号のうち前記第１領域及び第２領域に対応するテスト信号の範囲を示す情報に基づいて、シリアルに入力される前記テスト信号を前記第１領域、前記第２領域ごとに分けることを特徴とする請求項９に記載の判定方法。
【請求項１１】
前記１フレームのテスト信号のビット数をカウントし、
前記テスト信号の範囲を示す情報及び前記カウンタのカウント値に基づいて、シリアルに入力される前記テスト信号を領域ごとに分けることを特徴とする請求項１０に記載の判定装置。
【請求項１２】
シリアルに入力されるテスト信号のＣＲＣ演算結果を、切替スイッチにより前記第１領域の演算結果を格納する第１レジスタと、前記第２領域の演算結果を格納する第２レジスタとに分け、
前記第１レジスタと接続されている場合、当該第１レジスタを参照してＣＲＣ演算を行い、その演算結果により当該第１レジスタを更新し、
前記第２レジスタと接続されている場合、当該第２レジスタを参照してＣＲＣ演算を行い、その演算結果により当該第２レジスタを更新する請求項１１に記載の判定方法。
【請求項１３】
前記テストパターンにより前記複数のデータ処理回路が形成する画像が複数フレームあり、複数フレームのうちの第１フレームとこれに続く第２フレームとで前記第１領域と前記第２領域の位置が異なる場合、
前記第１フレームにおけるＣＲＣ演算が終了した後、前記第２フレームにおけるＣＲＣ演算が開始される前に、前記テスト信号の範囲を示す情報が書換えられることを特徴とする請求項１０に記載の判定装置。
【請求項１４】
前記テスト信号の範囲を示す情報の書換えは、前記フレームの開始タイミングを示す垂直同期信号の回数をカウントすることにより行われることを特徴とする請求項１３に記載の判定方法。
【請求項１５】
インターレース方式の場合の前記テスト信号の範囲を示す情報と、プログレッシブ方式の場合の前記テスト信号の範囲を示す情報とが記憶されており、前記テスト信号がインターレース方式かプログレッシブ方式かに応じていずれかが選択されることを特徴とする請求項１０に記載の判定方法。
【請求項１】
第１データ処理回路及び第２データ処理回路を含む複数のデータ処理回路を備える半導体集積回路の良否判定を行う判定装置であって、
入力されるテストパターンに応じて前記複数のデータ処理回路が形成する１フレームの画像において、前記第１データ処理回路からの出力に対応する第１領域と、前記第２データ処理回路からの出力に対応する第２領域とをＣＲＣ演算する領域として設定する領域設定部と、
前記第１領域、前記第２領域のＣＲＣ演算を行ってそれぞれの演算結果を算出し、前記第１領域、前記第２領域にそれぞれ対応する期待値と前記演算結果とをそれぞれ比較して、前記複数のデータ処理回路の良否判定を行う判定部に出力する演算部と、
を備える判定装置。
【請求項２】
前記領域設定部は、
前記１フレームのテスト信号のうち前記第１領域及び第２領域に対応するテスト信号の範囲を示す情報が記憶された記憶部と、
前記記憶部に記憶された前記テスト信号の範囲を示す情報に基づいて、シリアルに入力される前記テスト信号を前記第１領域、前記第２領域ごとに分ける制御部と、
を備える請求項１に記載の判定装置。
【請求項３】
前記領域設定部は、
前記１フレームのテスト信号のビット数をカウントするカウンタをさらに備え、
前記制御部は、前記テスト信号の範囲を示す情報及び前記カウンタのカウント値に基づいて、シリアルに入力される前記テスト信号を領域ごとに分ける請求項２に記載の判定装置。
【請求項４】
前記第１領域の演算結果を格納する第１レジスタと、前記第２領域の演算結果を格納する第２レジスタと、
前記演算部を、前記第１レジスタ又は前記第２レジスタのいずれかに接続する切替スイッチと、
をさらに備え、
前記制御部は、シリアルに入力されるテスト信号の前記演算部による演算結果を前記第１レジスタと前記第２レジスタとに分けるため、前記切替スイッチを制御する請求項３に記載の判定装置。
【請求項５】
前記演算部は、
前記第１レジスタと接続されている場合、当該第１レジスタを参照してＣＲＣ演算を行い、その演算結果により当該第１レジスタを更新し、
前記第２レジスタと接続されている場合、当該第２レジスタを参照してＣＲＣ演算を行い、その演算結果により当該第２レジスタを更新する請求項４に記載の判定装置。
【請求項６】
前記テストパターンにより前記複数のデータ処理回路が形成する画像が複数フレームあり、複数フレームのうちの第１フレームとこれに続く第２フレームとで前記第１領域と前記第２領域の位置が異なる場合、
前記第１フレームにおけるＣＲＣ演算が終了した後、前記第２フレームにおけるＣＲＣ演算が開始される前に、前記記憶部の前記テスト信号の範囲を示す情報が書換えられることを特徴とする請求項２に記載の判定装置。
【請求項７】
前記記憶部の前記テスト信号の範囲を示す情報の書換えは、前記フレームの開始タイミングを示す垂直同期信号の回数をカウントすることにより行われることを特徴とする請求項６に記載の判定装置。
【請求項８】
前記記憶部には、インターレース方式の場合の前記テスト信号の範囲を示す情報と、プログレッシブ方式の場合の前記テスト信号の範囲を示す情報とが記憶されており、前記テスト信号がインターレース方式かプログレッシブ方式かに応じていずれかが選択されることを特徴とする請求項２に記載の判定装置。
【請求項９】
第１データ処理回路及び第２データ処理回路を含む複数のデータ処理回路を備える半導体集積回路の良否判定を行う判定方法であって、
前記複数のデータ処理回路のテストパターンを入力し、
前記テストパターンに応じて前記複数のデータ処理回路が形成する１フレームの画像において、前記第１データ処理回路からの出力に対応する第１領域と、前記第２データ処理回路からの出力に対応する第２領域とをＣＲＣ演算する領域として設定し、
前記第１領域、前記第２領域のＣＲＣ演算を行ってそれぞれの演算結果を算出し、
前記第１領域、前記第２領域にそれぞれ対応する期待値と前記演算結果とをそれぞれ比較して、前記複数のデータ処理回路の良否判定を行う、
判定方法。
【請求項１０】
前記１フレームのテスト信号のうち前記第１領域及び第２領域に対応するテスト信号の範囲を示す情報に基づいて、シリアルに入力される前記テスト信号を前記第１領域、前記第２領域ごとに分けることを特徴とする請求項９に記載の判定方法。
【請求項１１】
前記１フレームのテスト信号のビット数をカウントし、
前記テスト信号の範囲を示す情報及び前記カウンタのカウント値に基づいて、シリアルに入力される前記テスト信号を領域ごとに分けることを特徴とする請求項１０に記載の判定装置。
【請求項１２】
シリアルに入力されるテスト信号のＣＲＣ演算結果を、切替スイッチにより前記第１領域の演算結果を格納する第１レジスタと、前記第２領域の演算結果を格納する第２レジスタとに分け、
前記第１レジスタと接続されている場合、当該第１レジスタを参照してＣＲＣ演算を行い、その演算結果により当該第１レジスタを更新し、
前記第２レジスタと接続されている場合、当該第２レジスタを参照してＣＲＣ演算を行い、その演算結果により当該第２レジスタを更新する請求項１１に記載の判定方法。
【請求項１３】
前記テストパターンにより前記複数のデータ処理回路が形成する画像が複数フレームあり、複数フレームのうちの第１フレームとこれに続く第２フレームとで前記第１領域と前記第２領域の位置が異なる場合、
前記第１フレームにおけるＣＲＣ演算が終了した後、前記第２フレームにおけるＣＲＣ演算が開始される前に、前記テスト信号の範囲を示す情報が書換えられることを特徴とする請求項１０に記載の判定装置。
【請求項１４】
前記テスト信号の範囲を示す情報の書換えは、前記フレームの開始タイミングを示す垂直同期信号の回数をカウントすることにより行われることを特徴とする請求項１３に記載の判定方法。
【請求項１５】
インターレース方式の場合の前記テスト信号の範囲を示す情報と、プログレッシブ方式の場合の前記テスト信号の範囲を示す情報とが記憶されており、前記テスト信号がインターレース方式かプログレッシブ方式かに応じていずれかが選択されることを特徴とする請求項１０に記載の判定方法。
【図１】
【図２】
【図３】
【図４】
【図５Ａ】
【図５Ｂ】
【図６】
【図７Ａ】
【図７Ｂ】
【図７Ｃ】
【図８】
【図９】
【図１０Ａ】
【図１０Ｂ】
【図１１】
【図２】
【図３】
【図４】
【図５Ａ】
【図５Ｂ】
【図６】
【図７Ａ】
【図７Ｂ】
【図７Ｃ】
【図８】
【図９】
【図１０Ａ】
【図１０Ｂ】
【図１１】
【公開番号】特開２０１１−１１８５７１（Ｐ２０１１−１１８５７１Ａ）
【公開日】平成２３年６月１６日（２０１１．６．１６）
【国際特許分類】
【出願番号】特願２００９−２７４２５０（Ｐ２００９−２７４２５０）
【出願日】平成２１年１２月２日（２００９．１２．２）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２３年６月１６日（２０１１．６．１６）
【国際特許分類】
【出願日】平成２１年１２月２日（２００９．１２．２）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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