半導体パッケージの製造方法
【課題】支持体上に半導体チップを配置する際に精度良く位置合わせできるとともに、微細な配線を形成可能な半導体パッケージの製造方法を提供することを課題とする。
【解決手段】本半導体パッケージの製造方法は、支持体の一の面に、位置合わせマークを形成する第１工程と、前記位置合わせマークにより位置合わせした半導体チップを、回路形成面が前記一の面と対向し、かつ、前記位置合わせマークを覆うように、前記支持体上に配置する第２工程と、前記支持体上に配置された前記半導体チップを封止する樹脂部を形成する第３工程と、前記支持体を除去する第４工程と、を有する。
【解決手段】本半導体パッケージの製造方法は、支持体の一の面に、位置合わせマークを形成する第１工程と、前記位置合わせマークにより位置合わせした半導体チップを、回路形成面が前記一の面と対向し、かつ、前記位置合わせマークを覆うように、前記支持体上に配置する第２工程と、前記支持体上に配置された前記半導体チップを封止する樹脂部を形成する第３工程と、前記支持体を除去する第４工程と、を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップと、半導体チップを覆う樹脂部とを有する半導体パッケージの製造方法に関する。
【背景技術】
【０００２】
従来より、半導体チップと、半導体チップを覆う樹脂部とを有する半導体パッケージが知られている。
【０００３】
このような半導体パッケージの一例においては、半導体チップの側面が樹脂部により覆われている。半導体チップの能動面、すなわち回路形成面は、樹脂部の半導体チップの能動面と同一側の面と略面一とされている。そして、半導体チップの能動面上及び樹脂部の半導体チップの能動面と同一側の面上に、配線層と絶縁層とが積層されてなる配線構造が形成されている。
【０００４】
このような半導体パッケージの製造方法の一例として、以下のような製造方法が知られている。
【０００５】
例えば、半導体チップの能動面が、支持体の表面に接するように、支持体上に搭載し、半導体チップを樹脂部により封止した後、支持体を除去する。その後、半導体チップの能動面上及び樹脂部上に、配線層と絶縁層とを積層することによって、半導体パッケージを製造する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】国際公開第０２／３３７５１号パンフレット
【特許文献２】国際公開第０２／１５２６６号パンフレット
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来の半導体パッケージの製造工程では、支持体上に半導体チップを配置する際に、位置決め上の工夫がなされていなかった。そのため、半導体チップを高精度に位置合わせできないという虞があった。
【０００８】
半導体チップを高精度に位置合わせできないときは、半導体チップ上に形成する配線層と半導体チップとの相互の位置精度も低くなる。従って、微細で高密度の配線層を形成できないという虞があった。
【０００９】
本発明は、上記の点に鑑みて、支持体上に半導体チップを配置する際に精度良く位置合わせできるとともに、微細な配線を形成可能な半導体パッケージの製造方法を提供することを課題とする。
【課題を解決するための手段】
【００１０】
本半導体パッケージの製造方法は、支持体の一の面に、位置合わせマークを形成する第１工程と、前記位置合わせマークにより位置合わせした半導体チップを、前記半導体チップの回路形成面が前記一の面と対向し、かつ、前記位置合わせマークを覆うように、前記支持体上に配置する第２工程と、前記支持体上に配置された前記半導体チップを封止する樹脂部を形成する第３工程と、前記支持体を除去する第４工程と、を有することを要件とする。
【発明の効果】
【００１１】
開示の技術によれば、支持体上に半導体チップを配置する際に精度良く位置合わせできるとともに、微細な配線を形成可能な半導体パッケージの製造方法を提供することができる。
【図面の簡単な説明】
【００１２】
【図１】第１の実施の形態に係る半導体パッケージを例示する図である。
【図２】第１の実施の形態に係る半導体パッケージの製造工程を例示する図（その１）である。
【図３】第１の実施の形態に係る半導体パッケージの製造工程を例示する図（その２）である。
【図４】第１の実施の形態に係る半導体パッケージの製造工程を例示する図（その３）である。
【図５】第１の実施の形態に係る半導体パッケージの製造工程を例示する図（その４）である。
【図６】第１の実施の形態に係る半導体パッケージの製造工程を例示する図（その５）である。
【図７】第１の実施の形態に係る半導体パッケージの製造工程を例示する図（その６）である。
【図８】第１の実施の形態に係る半導体パッケージの製造工程を例示する図（その７）である。
【図９】第１の実施の形態に係る半導体パッケージの製造工程を例示する図（その８）である。
【図１０】第１の実施の形態に係る半導体パッケージの製造工程を例示する図（その９）である。
【図１１】第１の実施の形態に係る半導体パッケージの製造工程を例示する図（その１０）である。
【図１２】第１の実施の形態に係る半導体パッケージの製造工程を例示する図（その１１）である。
【図１３】第１の実施の形態に係る半導体パッケージの製造工程を例示する図（その１２）である。
【図１４】第１の実施の形態に係る半導体パッケージの製造工程を例示する図（その１３）である。
【図１５】第１の実施の形態に係る半導体パッケージの製造工程を例示する図（その１４）である。
【図１６】第１の実施の形態に係る半導体パッケージの製造工程を例示する図（その１５）である。
【図１７】第１の実施の形態に係る半導体パッケージの製造工程を例示する図（その１６）である。
【図１８】第１の実施の形態に係る半導体パッケージの製造工程を例示する図（その１７）である。
【図１９】第１の実施の形態に係る半導体パッケージの製造工程を例示する図（その１８）である。
【図２０】第１の実施の形態に係る半導体パッケージの製造工程を例示する図（その１９）である。
【図２１】比較例に係る半導体パッケージを例示する断面図である。
【図２２】比較例に係る半導体パッケージの製造工程を例示する図（その１）である。
【図２３】比較例に係る半導体パッケージの製造工程を例示する図（その２）である。
【図２４】比較例に係る半導体パッケージの製造工程を例示する図（その３）である。
【図２５】比較例に係る半導体パッケージの製造工程を例示する図（その４）である。
【図２６】比較例に係る半導体パッケージの製造工程を例示する図（その５）である。
【図２７】第１の実施の形態の変形例に係る半導体パッケージの製造工程を例示する図である。
【図２８】第２の実施の形態に係る半導体パッケージの製造工程を例示する図（その１）である。
【図２９】第２の実施の形態に係る半導体パッケージの製造工程を例示する図（その２）である。
【図３０】第２の実施の形態に係る半導体パッケージの製造工程を例示する図（その３）である。
【図３１】第２の実施の形態に係る半導体パッケージの製造工程を例示する図（その４）である。
【図３２】第２の実施の形態に係る半導体パッケージの製造工程を例示する図（その５）である。
【図３３】第２の実施の形態に係る半導体パッケージの製造工程を例示する図（その６）である。
【図３４】第２の実施の形態に係る半導体パッケージの製造工程を例示する図（その７）である。
【図３５】第２の実施の形態に係る半導体パッケージの製造工程を例示する図（その８）である。
【発明を実施するための形態】
【００１３】
以下、図面を参照して発明を実施するための形態について説明する。なお、以下に説明する平面図又は底面図において、断面図との対応関係を明確化する目的で、断面図と同一のハッチングを施す場合がある。
【００１４】
〈第１の実施の形態〉
［第１の実施の形態に係る半導体パッケージの構造］
図１は、第１の実施の形態に係る半導体パッケージを例示する図である。図１（ａ）は断面図、図１（ｂ）は底面図である。図１を参照するに、半導体パッケージ１０は、半導体チップ２０と、樹脂部３０と、配線構造４０とを有する。
【００１５】
半導体チップ２０は、半導体基板２１と、半導体集積回路２２と、複数の電極パッド２３と、保護膜２４とを有する。半導体チップ２０の大きさ（平面視）は、例えば５ｍｍ×１０ｍｍ程度とすることができる。半導体チップ２０の厚さＴ1は、例えば８００μｍ程度（適用可能な範囲：１００〜８００μｍ）とすることができる。なお、以降、半導体チップ２０において、電極パッド２３が形成されている側の面２０ａを回路形成面と称する場合がある。
【００１６】
半導体基板２１は、例えばＳｉ基板とすることができる。半導体集積回路２２は、拡散層、絶縁層、ビア、及び配線等（図示せず）を有する。電極パッド２３は、半導体集積回路２２上に設けられており、半導体集積回路２２と電気的に接続されている。電極パッド２３の材料としては、例えば、Ａｌ等を用いることができる。電極パッド２３の材料として、Ｃｕ層の上にＡｌ層を形成したもの、Ｃｕ層の上にＳｉ層を形成し、その上に更にＡｌ層を形成したもの等を用いても構わない。
【００１７】
保護膜２４は、半導体集積回路２２上に設けられている。保護膜２４は、半導体集積回路２２を保護するための膜であり、パッシベーション膜と称する場合もある。保護膜２４としては、例えば、ＳｉＮ膜、ＰＳＧ膜等を用いることができる。又、ＳｉＮ膜やＰＳＧ膜等からなる層に、更にポリイミド等からなる層を積層しても構わない。保護膜２４の面２４ａは、電極パッド２３の面２３ａと略面一とされている。
【００１８】
樹脂部３０は、半導体チップ２０の面２０ｃ（側面）を覆うように形成されている。なお、半導体チップ２０において、面２０ｂ（背面）は回路形成面２０ａと反対側の面である。樹脂部３０の面３０ａは、半導体チップ２０の保護膜２４の面２４ａと略面一とされている。樹脂部３０の幅Ｗ１は例えば２．５ｍｍ程度（適用可能な範囲：２〜５ｍｍ）とすることができる。
【００１９】
配線構造４０は、第１配線層４１と、第２配線層４２と、第３配線層４３と、第１絶縁層４４と、第２絶縁層４５と、第３絶縁層４６と、ソルダーレジスト層４７とを有する。
【００２０】
配線構造４０は、半導体チップ２０と半導体チップ２０の面２０ｃ（側面）を覆う樹脂部３０とを基体として、半導体チップ２０の回路形成面２０ａ上及び樹脂部３０の回路形成面２０ａと同一側の面３０ａ上に形成されている。配線構造４０の厚さＴ２は、例えば５０μｍ程度（適用可能な範囲：５０〜１００μｍ）とすることができる。すなわち、半導体チップ２０の厚さＴ1（適用可能な範囲：１００〜８００μｍ）に比べると配線構造４０の厚さＴ２（適用可能な範囲：５０〜１００μｍ）は非常に薄く形成されている。
【００２１】
第１絶縁層４４は、半導体チップ２０の電極パッド２３の面２３ａ及び保護膜２４の面２４ａ並びに樹脂部３０の面３０ａ上に形成されている。第１配線層４１は、第１絶縁層４４上に形成されており、第１絶縁層４４を貫通する第１ビアホール４４ｘを介して半導体チップ２０の電極パッド２３と電気的に接続されている。第２絶縁層４５は、第１配線層４１を覆うように第１絶縁層４４上に形成されている。第２配線層４２は、第２絶縁層４５上に形成されており、第２絶縁層４５を貫通する第２ビアホール４５ｘを介して第１配線層４１と電気的に接続されている。第３絶縁層４６は、第２配線層４２を覆うように第２絶縁層４５上に形成されている。第３配線層４３は、第３絶縁層４６上に形成されており、第３絶縁層４６を貫通する第３ビアホール４６ｘを介して第２配線層４２と電気的に接続されている。
【００２２】
ソルダーレジスト層４７は、第３配線層４３を覆うように第３絶縁層４６上に形成されている。ソルダーレジスト層４７は開口部４７ｘを有し、開口部４７ｘ内には第３配線層４３の一部が露出している。ソルダーレジスト層４７の開口部４７ｘ内に露出する第３配線層４３は、マザーボード等と接続される電極パッドとして機能する。
【００２３】
なお、ソルダーレジスト層４７の開口部４７ｘ内に露出する第３配線層４３上に金属層を形成してもよい。金属層の例としては、Ａｕ層や、Ｎｉ層とＡｕ層をこの順番で積層したＮｉ／Ａｕ層、Ｎｉ層とＰｄ層とＡｕ層をこの順番で積層したＮｉ／Ｐｄ／Ａｕ層等を挙げることができる。又、金属層に代えて、ソルダーレジスト層４７の開口部４７ｘ内に露出する第３配線層４３上にＯＳＰ（Ｏｒｇａｎｉｃ Ｓｏｌｄｅｒａｂｉｌｉｔｙ Ｐｒｅｓｅｒｖａｔｉｖｅ）処理を施しても構わない。
【００２４】
［第１の実施の形態に係る半導体パッケージの製造方法］
続いて、第１の実施の形態に係る半導体パッケージの製造方法について説明する。図２〜図２０は、第１の実施の形態に係る半導体パッケージの製造工程を例示する図である。図２〜図２０において、図１と同一部分については、同一符号を付し、その説明は省略する場合がある。なお、図２〜図８及び図１０〜図１１において、（ａ）は平面図、（ｂ）は（ａ）のＤ−Ｄ線に沿う断面図である。また、図３〜図８及び図１０〜図１９において、Ｅは、後述する図２０に示す工程において、図１９に示す構造体を切断する位置を示している。
【００２５】
始めに、図２に示す工程では、複数の半導体チップ２０を有する半導体ウェハ１１（半導体基板２１）を準備する。半導体ウェハ１１において、Ｂは複数の半導体チップ２０を分離するスクライブ領域（以下、「スクライブ領域Ｂ」とする）、Ｃはダイシングブレード等が半導体ウェハ１１を切断する位置（以下、「切断位置Ｃ」とする）を示している。半導体ウェハ１１の直径φ１は、例えば２００ｍｍ程度とすることができる。又、半導体ウェハ１１の厚さ（半導体チップ２０の厚さ）Ｔ1は、例えば８００μｍ程度（適用可能な範囲：１００〜８００μｍ）とすることができる。半導体チップ２０の詳細については、前述のとおりである。
【００２６】
次いで、図３から図５に示す工程では、支持体５０を準備し、準備した支持体５０の面５０ａに、配置される半導体チップ２０を位置合わせするための位置合わせマークの一例としてアライメントマーク５１を形成する。支持体５０の材料としては、例えば銅（Ｃｕ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）等の金属、セラミックその他各種の材料を用いることができる。支持体５０の厚さＴ３は、例えば２００μｍ程度とすることができる。また、支持体５０には、例えば各半導体チップ２０に対してアライメントマーク５１を２つずつ形成することができる。
【００２７】
また、平面視におけるアライメントマーク５１の形状としては、円形の他に、楕円形、矩形、十字状等、各種形状とすることができる。
【００２８】
なお、以降の説明は、支持体５０として銅（Ｃｕ）を用いた場合を例に行う。
【００２９】
まず、図３に示す工程では、支持体５０の面５０ａ上に開口部５２ｘを有するレジスト層５２を形成する。具体的には、支持体５０の面５０ａ上にレジスト液を塗布し、塗布したレジスト液を露光及び現像することにより、開口部５２ｘを有するレジスト層５２を形成する。なお、開口部５２ｘを有するレジスト層５２は、シート状のレジスト（ドライフィルムレジスト）のラミネートで形成しても良い。レジスト層５２の材料としては、例えばエポキシ系樹脂やイミド系樹脂等を含む感光性樹脂組成物を用いることができる。レジスト層５２の厚さＴ４は、例えば５０〜１００μｍ程度とすることができる。また、開口部５２ｘは、平面視において例えば円形形状を有するものとすることができ、このときの開口部５２ｘの内径は、例えば３０μｍ程度とすることができる。なお、開口部５２ｘは、後の工程で、支持体５０の面５０ａであって、面５０ａ上に配置される半導体チップ２０に覆われる部分５０ｂ、すなわち半導体チップ２０の面２０ｂ（背面）と底面視において重複する部分５０ｂに形成される。
【００３０】
次いで、図４に示す工程では、図３に示す開口部５２ｘの部分の支持体５０の面５０ａをエッチングにより除去する。開口部５２ｘの部分の支持体５０の面５０ａは、例えば塩化第二鉄水溶液等を用いたエッチングにより除去することができる。
【００３１】
次いで、図５に示す工程では、図４に示すレジスト層５２を除去する。レジスト層５２は、例えば水酸化ナトリウム（ＮａＯＨ）等のアルカリ性溶液を用いた剥離工程により除去することができる。これにより、支持体５０の面５０ａに凹部５１ａよりなるアライメントマーク５１を形成することができる。なお、凹部５１ａは、支持体５０の面５０ａの反対面まで貫通していないことが好ましい。これにより、後の工程で支持体５０の面５０ａ上に粘着層５３を形成する際に、粘着層５３の材料が貫通孔を通って支持体５０の面５０ａの反対面側に漏れ出すことを防止できる。
【００３２】
前述したように、開口部５２ｘは、後の工程で支持体５０の面５０ａ上に配置される半導体チップ２０の面２０ｂ（背面）と底面視において重複する部分５０ｂに形成されている。従って、凹部５１ａよりなるアライメントマーク５１は、支持体５０の面５０ａであって、後の工程で支持体５０の面５０ａ上に配置される半導体チップ２０により覆われる部分５０ｂに形成される。
【００３３】
なお、支持体５０の面５０ａに形成されるアライメントマーク５１は、凹部でなくてもよく、例えば凸部であってもよく、表面を例えばエッチング、スパッタ等により変色させて形成したものであってもよい。
【００３４】
アライメントマークを支持体５０以外の例えば後述する粘着層５３に形成したとすると、粘着層５３は半硬化状態のものであるため、アライメントマークを位置精度良く形成することが難しい。一方、アライメントマーク５１を金属やセラミック等の形状の安定した支持体５０に形成するときは、アライメントマーク５１を位置精度良く形成することができ、半導体チップ２０を支持体５０上に配置するときの位置合わせ精度を向上させることができる。
【００３５】
次いで、図６に示す工程では、アライメントマーク５１が形成された支持体５０の面５０ａ上に、例えばポリイミド系樹脂等のフィルムを貼着し、粘着層５３を形成する。具体的には、支持体５０の面５０ａ上に、上記したフィルムをラミネートし、貼着することにより、粘着層５３を形成することができる。粘着層５３の厚さＴ５は、例えば２５μｍ程度とすることができる。
【００３６】
次いで、図７に示す工程では、図２に示す半導体ウェハ１１をダイシングブレード等により切断位置Ｃで切断して半導体チップ２０を個片化する。そして、各半導体チップ２０を、粘着層５３を介して支持体５０の面５０ａ上に配置する。具体的には、支持体５０の面５０ａに形成したアライメントマーク５１を基準として半導体チップ２０を位置合わせし、位置合わせした半導体チップ２０を、回路形成面２０ａが粘着層５３の面５３ａと対向するように、粘着層５３を介して支持体５０の面５０ａ上に配置する。そして、配置した各半導体チップ２０を加圧する。これにより、各半導体チップ２０は、フェイスダウンの状態で粘着層５３を介して支持体５０の面５０ａ上に固定される。
【００３７】
例えばチップマウンターによりアライメントマーク５１を検出し、半導体チップ２０を支持体５０の面５０ａ上に搭載することができる。
【００３８】
また、前述したように、アライメントマーク５１は、支持体５０の面５０ａであって、面５０ａ上に配置される半導体チップ２０により覆われる部分５０ｂに形成されている。従って、位置合わせした半導体チップ２０を、回路形成面２０ａが粘着層５３の面５３ａと対向し、かつ、アライメントマーク５１を覆うように、支持体５０の面５０ａ上に配置することができる。
【００３９】
また、図６に示すように、粘着層５３の面５３ａにアライメントマーク５１に対応して凹部５３ｂが形成された場合であっても、位置合わせした半導体チップ２０を、凹部５３ｂを覆うように、支持体５０の面５０ａ上に配置することができる。そのため、図７に示すように、支持体５０の面５０ａ上に半導体チップ２０が配置された後、凹部５３ｂすなわちアライメントマーク５１が、支持体５０の表面（面５０ａ）に露出されないようにすることができる。
【００４０】
なお、隣接する半導体チップ２０の間隔は任意で構わない。
【００４１】
次いで、図８に示す工程では、粘着層５３の面５３ａ上に、圧縮成形等により、半導体チップ２０を封止する樹脂部３０を形成する。具体的には、図９に示すように、図７に示す構造体を下金型１８上に載置し、粘着層５３の面５３ａ上に、半導体チップ２０を覆うように樹脂部３０の材料であるエポキシ系樹脂等のタブレットや粉末を配置する。そして、樹脂部３０の材料であるエポキシ系樹脂等を加熱し、上金型１９で下金型１８の反対側から加圧することにより均一化し硬化させる。これにより、支持体５０上に配置された半導体チップ２０の回路形成面２０ａと反対側の面２０ｂを覆うように、樹脂部３０を形成することができる。加熱は、例えば１５０℃５分程度とすることができる。粘着層５３の面５３ａから樹脂部３０の面３０ｂまでの厚さＴ６は、例えば９００μｍ以上とすることができる。
【００４２】
前述したように、凹部５３ｂすなわちアライメントマーク５１は、支持体５０の表面（面５０ａ）に露出されていない。そのため、図８に示すように、樹脂部３０の回路形成面２０ａと同一側の面３０ａに、凹部５３ｂを介して、アライメントマーク５１の形状が転写され、凸部が形成されることを防止できる。
【００４３】
次いで、図１０及び図１１に示す工程では、図８に示す支持体５０及び粘着層５３を除去する。
【００４４】
まず、図１０に示す工程では、図８に示す支持体５０を除去する。支持体５０が例えば銅（Ｃｕ）よりなるときは、例えば塩化第二鉄水溶液等を用いたエッチングにより除去することができる。
【００４５】
次いで、図１１に示す工程では、粘着層５３を除去する。粘着層５３は、例えば機械的に引き剥がすことにより、半導体チップ２０の回路形成面２０ａ側及び樹脂部３０の回路形成面２０ａと同一側の面３０ａから除去することができる。これにより、樹脂部３０は、半導体チップ２０の面２０ｃ（側面）及び面２０ｂ（背面）を覆うように形成される。なお、図１１は、粘着層５３が引き剥がされる途中の状態を示している。
【００４６】
前述したように、樹脂部３０の回路形成面２０ａと同一側の面３０ａには、アライメントマーク５１の形状が転写されていない。そのため、図１１に示すように、支持体５０及び粘着層５３を除去した後、樹脂部３０の半導体チップ２０の回路形成面２０ａと同一側の面３０ａの平坦性が低下することを防止できる。
【００４７】
次いで、図１２から図１７に示す工程では、半導体チップ２０の回路形成面２０ａ上及び樹脂部３０の回路形成面２０ａと同一側の面３０ａ上に、半導体チップ２０と電気的に接続される配線構造４０を形成することができる。
【００４８】
まず、図１２に示す工程では、電極パッド２３の面２３ａ、保護膜２４の面２４ａ及び樹脂部３０の面３０ａ上に第１絶縁層４４を形成する。第１絶縁層４４の材料としては、エポキシ系樹脂、ポリイミド系樹脂などの樹脂材を用いることができる。第１絶縁層４４は、例えば、電極パッド２３の面２３ａ、保護膜２４の面２４ａ及び樹脂部３０の面３０ａ上に樹脂フィルムをラミネートした後に、樹脂フィルムをプレス（押圧）し、その後、１９０℃程度の温度で熱処理して硬化させることにより形成することができる。なお、図１２〜図２０は、便宜上図１１とは上下反転して図示している。
【００４９】
次いで、図１３に示す工程では、第１絶縁層４４に、レーザ加工法等を用いて、電極パッド２３が露出するように第１絶縁層４４を貫通する第１ビアホール４４ｘを形成する。なお、第１絶縁層４４として感光性樹脂膜を用い、フォトリソグラフィによりパターニングして第１ビアホール４４ｘを形成する方法を用いてもよいし、スクリーン印刷により開口部が設けられた樹脂膜をパターニングして第１ビアホール４４ｘを形成する方法を用いてもよい。
【００５０】
次いで、図１４に示す工程では、第１絶縁層４４上に、第１ビアホール４４ｘ内に露出した電極パッド２３と電気的に接続する第１配線層４１を形成する。第１配線層４１の材料としては、例えば銅（Ｃｕ）等を用いることができる。第１配線層４１は、例えばセミアディティブ法により形成される。なお、第１配線層４１は、第１ビアホール４４ｘ内のビア導体と第１絶縁層４４上の配線パターンとを含んでいる。
【００５１】
第１配線層４１を、セミアディティブ法により形成する例を、より詳しく説明する。先ず、無電解めっき法又はスパッタ法により、第１ビアホール４４ｘ内壁及び第１絶縁層４４上にＣｕシード層（図示せず）を形成した後に、このＣｕシード層（図示せず）上に第１配線層４１に対応する開口部を備えたレジスト層（図示せず）を形成する。次いで、Ｃｕシード層を給電層に利用した電解めっき法により、レジスト層の開口部にＣｕ層パターン（図示せず）を形成する。続いて、レジスト層を除去した後に、Ｃｕ層パターンをマスクにしてＣｕシード層をエッチングすることにより、第１配線層４１を得る。なお、第１配線層４１の形成方法としては、上述したセミアディティブ法の他にサブトラクティブ法などの各種の配線形成方法を用いることができる。
【００５２】
次いで、図１５に示す工程では、上記と同様な工程を繰り返すことにより、第１配線層４１〜第３配線層４３及び第１絶縁層４４〜第３絶縁層４６を積層する。すなわち、第１配線層４１を被覆する第２絶縁層４５を形成した後に、第１配線層４１上の第２絶縁層４５の部分に第２ビアホール４５ｘを形成する。
【００５３】
更に、第２絶縁層４５上に、第２ビアホール４５ｘを介して第１配線層４１に接続される第２配線層４２を形成する。第２配線層４２としては、例えば銅（Ｃｕ）等を用いることができる。第２配線層４２は、例えばセミアディティブ法により形成される。
【００５４】
更に、第２配線層４２を被覆する第３絶縁層４６を形成した後に、第２配線層４２上の第３絶縁層４６の部分に第３ビアホール４６ｘを形成する。更に、第３絶縁層４６上に、第３ビアホール４６ｘを介して第２配線層４２に接続される第３配線層４３を形成する。第３配線層４３としては、例えば、銅（Ｃｕ）等を用いることができる。第３配線層４３は、例えばセミアディティブ法により形成される。
【００５５】
このようにして、電極パッド２３の面２３ａ、保護膜２４の面２４ａ及び樹脂部３０の面３０ａ上に所定のビルドアップ配線層が形成される。本実施例では、３層のビルドアップ配線層（第１配線層４１〜第３配線層４３）を形成したが、ｎ層（ｎは１以上の整数）のビルドアップ配線層を形成してもよい。
【００５６】
次いで、図１６に示す工程では、第３配線層４３を被覆するように第３絶縁層４６上にソルダーレジストを塗布し、ソルダーレジスト層４７を形成する。ソルダーレジスト層４７の材料としては、例えばエポキシ系樹脂やイミド系樹脂等を含む感光性樹脂組成物を用いることができる。
【００５７】
次いで、図１７に示す工程では、ソルダーレジスト層４７を露光、現像することで開口部４７ｘを形成する。これにより、第３配線層４３の一部は、ソルダーレジスト層４７の開口部４７ｘ内に露出する。ソルダーレジスト層４７の開口部４７ｘ内に露出する第３配線層４３は、マザーボード等と接続される電極パッドとして機能する。
【００５８】
なお、ソルダーレジスト層４７の開口部４７ｘ内に露出する第３配線層４３上に金属層を形成してもよい。金属層の例としては、Ａｕ層や、Ｎｉ層とＡｕ層をこの順番で積層したＮｉ／Ａｕ層、Ｎｉ層とＰｄ層とＡｕ層をこの順番で積層したＮｉ／Ｐｄ／Ａｕ層等を挙げることができる。例えば、無電解めっきにより、これらの金属層を設けることができる。又、金属層に代えて、ソルダーレジスト層４７の開口部４７ｘ内に露出する第３配線層４３上にＯＳＰ（Ｏｒｇａｎｉｃ Ｓｏｌｄｅｒａｂｉｌｉｔｙ Ｐｒｅｓｅｒｖａｔｉｖｅ）処理を施しても構わない。
【００５９】
次いで、図１８に示す工程では、図１７に示す樹脂部３０の面３０ｂを半導体チップ２０の面２０ｂが露出するまで研削する。樹脂部３０の研削には、例えばグラインダー等を用いることができる。
【００６０】
なお、図１８に示す工程は省略してもよい。すなわち、半導体パッケージは、半導体チップ２０の面２０ｂが樹脂部３０で被覆されていてもよい。
【００６１】
次いで、図１９に示す工程では、ソルダーレジスト層４７の開口部４７ｘ内に露出する第３配線層４３上にはんだボール４８を搭載する。
【００６２】
なお、はんだボール４８を搭載せず、開口部４７ｘ内に露出する第３配線層４３を、外部と電気的に接続するための外部接続端子としてもよい。
【００６３】
次いで、図２０に示す工程では、図１９に示す構造体を例えばＥの位置で切断して個片化する。これにより、図１に示す半導体パッケージ１０が完成する。
【００６４】
次に、第１の実施の形態に係る半導体パッケージの製造方法によれば、支持体上に半導体チップを配置する際に精度良く位置合わせできるとともに、微細な配線を形成可能な半導体パッケージを製造できることを、比較例と対比しながら説明する。
【００６５】
支持体上に半導体チップを配置する際に精度良く位置合わせするためには、支持体上に、半導体チップを位置合わせするためのアライメントマークを形成することが好ましい。しかし、支持体上に単にアライメントマークを形成すると、樹脂部の平坦性が悪化し、微細で高精度な配線を形成することが難しい。そこで、本発明者らは、支持体上に形成したアライメントマークを覆うように、半導体チップを支持体上に配置するという、本願発明を見出すに至ったものである。
【００６６】
なお、以下に説明する比較例に係る半導体パッケージの製造方法についても、本発明者らが比較検討している製造方法である。
【００６７】
図２１は、比較例に係る半導体パッケージを例示する断面図である。図２１を参照するに、半導体パッケージ１００は、半導体チップ２００と、樹脂部３００と、配線構造４００とを有する。
【００６８】
半導体チップ２００は、チップ本体２１０と、電極パッド２２０とを有する。チップ本体２１０は、シリコン等からなる薄板化された半導体基板（図示せず）上に半導体集積回路（図示せず）等が形成されたものである。電極パッド２２０は、チップ本体２１０に形成されており、電極パッド２２０の面２２０ａはチップ本体２１０の表面である面２００ａから露出している。電極パッド２２０は、チップ本体２１０の半導体集積回路（図示せず）と電気的に接続されている。
【００６９】
樹脂部３００は、半導体チップ２００の側面である面２００ｂを覆うように設けられている。樹脂部３００は半導体チップ２００の面２００ａと、その反対面である面２００ｃには設けられておらず、半導体チップ２００の面２００ａ及び２００ｃは樹脂部３００から露出している。樹脂部３００の面３００ａは、半導体チップ２００の面２００ａと略面一とされている。又、樹脂部３００の面３００ｂは、半導体チップ２００の面２００ｃと略面一とされている。なお、半導体チップ２００において、面２００ａを回路形成面、面２００ｂを側面、面２００ｃを背面と称する場合がある。
【００７０】
配線構造４００は、第１配線層４１０と、第２配線層４２０と、第３配線層４３０と、第１絶縁層４４０と、第２絶縁層４５０と、第３絶縁層４６０と、ソルダーレジスト層４７０とを有する。
【００７１】
第１絶縁層４４０は、半導体チップ２００の面２００ａ及び樹脂部３００の面３００ａ上に形成されている。第１配線層４１０は、第１絶縁層４４０上に形成されており、第１絶縁層４４０を貫通する第１ビアホール４４０ｘを介して半導体チップ２００の電極パッド２２０と電気的に接続されている。第２絶縁層４５０は、第１配線層４１０を覆うように第１絶縁層４４０上に形成されている。第２配線層４２０は、第２絶縁層４５０上に形成されており、第２絶縁層４５０を貫通する第２ビアホール４５０ｘを介して第１配線層４１０と電気的に接続されている。第３絶縁層４６０は、第２配線層４２０を覆うように第２絶縁層４５０上に形成されている。第３配線層４３０は、第３絶縁層４６０上に形成されており、第３絶縁層４６０を貫通する第３ビアホール４６０ｘを介して第２配線層４２０と電気的に接続されている。
【００７２】
ソルダーレジスト層４７０は、第３配線層４３０を覆うように第３絶縁層４６０上に形成されている。ソルダーレジスト層４７０は開口部４７０ｘを有し、開口部４７０ｘ内には第３配線層４３０の一部が露出している。ソルダーレジスト層４７０の開口部４７０ｘ内に露出する第３配線層４３０は、マザーボード等と接続される電極パッドとして機能する。
【００７３】
図２２〜図２６は、比較例に係る半導体パッケージの製造工程を例示する図である。図２２〜図２６において、図２１と同一部分については、同一符号を付し、その説明は省略する場合がある。なお、図２２〜図２５において、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ線に沿う断面図である。以下、図２２〜図２６を参照しながら、従来の半導体パッケージの製造工程について説明する。なお、図２２〜図２５において、電極パッド２２０は省略されている。
【００７４】
始めに、図２２に示す工程では、半導体ウェハを個片化し、複数の半導体チップ２００を作製する。そして、複数の半導体チップ２００を、面２００ａ（回路形成面）が支持体５００の面５００ａと対向するように、支持体５００の面５００ａ上に配置する。支持体５００の面５００ａには、半導体チップ２００を位置合わせするための位置合わせマークの一例としてアライメントマーク５１０が形成されている。アライメントマーク５１０は、支持体５００の面５００ａに形成された凹部又は凸部等であり、支持体５００の面５００ａと段差を備えた形状を有している。また、アライメントマーク５１０が形成された支持体５００の面５００ａ上に、粘着層５３０が形成されている。支持体５００の面５００ａに形成されたアライメントマーク５１０を基準として半導体チップ２００を位置合わせし、位置合わせした半導体チップ２００を、回路形成面２００ａが粘着層５３０の面５３０ａと対向するように、粘着層５３０を介して支持体５００の面５００ａ上に配置する。そして、配置した各半導体チップ２００を加圧する。
【００７５】
次いで、図２３に示す工程では、粘着層５３０の面５３０ａ上に、圧縮成形等により、複数の半導体チップ２００を覆うように樹脂部３００を形成する。具体的には、粘着層５３０の面５３０ａ上に、複数の半導体チップ２００を覆うように、樹脂部３００の材料であるエポキシ系樹脂等のタブレットや粉末を配置する。そして、このエポキシ系樹脂等を加熱、加圧することにより硬化させ、樹脂部３００を形成する。
【００７６】
次いで、図２４に示す工程では、支持体５００を除去する。支持体５００は、例えばエッチングにより除去することができる。これにより、半導体チップ２００の面２００ａは、樹脂部３００の面３００ａから露出する。
【００７７】
次いで、図２５に示す工程では、樹脂部３００の半導体チップ２００の面２００ｃを覆う部分を除去し、半導体チップ２００の面２００ｃを樹脂部３００の面３００ｂから露出する。これにより、樹脂部３００は、半導体チップ２００の面２００ｂ（側面）のみと接触し、面２００ａ及び２００ｃは樹脂部３００から露出する。
【００７８】
次いで、図２６に示す工程では、半導体チップ２００の面２００ａ及び樹脂部３００の面３００ａ上に、第１絶縁層４４０、第１配線層４１０、第２絶縁層４５０、第２配線層４２０、第３絶縁層４６０、第３配線層４３０及び開口部４７０ｘを有するソルダーレジスト層４７０を順次形成する。そして、図２６に示す工程の後、図２６に示す構造体を切断位置Ｃで切断することにより、図２１に示す半導体パッケージ１００が完成する。
【００７９】
比較例に係る半導体パッケージの製造方法では、図２２に示したように、アライメントマーク５１０は、支持体５００の面５００ａに形成された凹部又は凸部等であり、支持体５００の面５００ａと段差を備えた形状を有している。また、粘着層５３０の面５３０ａには、アライメントマーク５１０に対応して凹部５３０ｂが形成されている。そのため、図２３から図２６に示したように、樹脂部３００の半導体チップ２００の回路形成面２００ａと同一側の面３００ａには、凹部５３０ｂを介して、アライメントマーク５１０の形状が転写され、凸部３００ｃが形成される。その結果、支持体５００を除去した後、樹脂部３００の半導体チップ２００の回路形成面２００ａと同一側の面３００ａの平坦性が低下する虞がある。
【００８０】
樹脂部３００の面３００ａの平坦性の低下を防止するには、支持体５００の面５００ａであって、周縁部等の半導体チップ２００が配置される部分から離れた部分にアライメントマークを形成する方法が考えられる。しかし、周縁部等にアライメントマークを形成すると、アライメントマークと半導体チップ２００が配置される部分との距離が大きくなり、半導体チップ２００を配置する際に、精度良く位置合わせできないという虞がある。
【００８１】
一方、第１の実施の形態によれば、アライメントマークを覆うように、半導体チップを支持体上に配置する。これにより、支持体を除去した後、樹脂部にアライメントマークの形状が転写されることを防止でき、かつ、樹脂部の半導体チップの回路形成面と同一側の面の平坦性を向上させることができる。そして、樹脂部３０の面３０ａの平坦性が向上するので、微細な配線を高精度・高密度で形成することができる。
【００８２】
なお、第１の実施の形態では、図１２〜図１７に示す工程において、半導体チップ２０の回路形成面２０ａ上及び樹脂部３０の回路形成面２０ａと同一側の面３０ａ上に、半導体チップ２０と電気的に接続される配線構造４０を形成する例について説明した。しかしながら、図１１に示す工程までが終了した半導体チップ２０及び樹脂部３０を例えば別に準備した配線基板上に接合する、等の各種の工程を行うことによって、半導体パッケージを製造しても構わない。
【００８３】
〈第１の実施の形態の変形例〉
第１の実施の形態では、半導体パッケージの製造方法において、支持体５０を除去した後、半導体チップ２０の回路形成面２０ａ及び樹脂部３０の回路形成面２０ａと同一側から粘着層５３を剥離する例を示した。しかしながら、粘着層５３を剥離するのが必ずしも支持体５０を除去した後でなくても構わない。そこで、第１の実施の形態の変形例では、支持体５０と粘着層５３とを同時に剥離して除去する例を示す。第１の実施の形態の変形例において、第１の実施の形態と共通する部分についてはその説明を省略し、第１の実施の形態と異なる部分を中心に説明する。
【００８４】
第１の実施の形態の変形例に係る半導体パッケージは、図１に示す半導体パッケージ１０と同様であり、説明を省略する。
【００８５】
また、第１の実施の形態の変形例に係る半導体パッケージの製造方法は、図１０、図１１を除き、図２〜図２０を用いて説明した第１の実施の形態に係る半導体パッケージの製造方法と同様であり、同様の工程についての説明を省略する。
【００８６】
第１の実施の形態の変形例では、図１０、図１１に示す工程に代え、図２７に示す工程を行う。
【００８７】
図２７は、第１の実施の形態の変形例に係る半導体パッケージの製造工程を例示する図である。図２７において、図１と同一部分については、同一符号を付し、その説明は省略する場合がある。なお、図２７において、（ａ）は平面図、（ｂ）は（ａ）のＤ−Ｄ線に沿う断面図である。また、図２７において、Ｅは、図２０に示す工程において、図１９に示す構造体を切断する位置を示している。
【００８８】
図２７に示す工程では、図８に示す支持体５０及び粘着層５３を同時に剥離して除去する。具体的には、例えば図２７に示す樹脂部３０の面３０ａと粘着層５３との界面（矢印Ｉで示す部分）を起点とし、半導体チップ２０の回路形成面２０ａ側及び樹脂部３０の回路形成面２０ａと同一側の面３０ａから支持体５０及び粘着層５３を同時に機械的に引き剥がすことにより除去することができる。これにより、支持体５０を例えばエッチングにより除去する工程を省略することができる。
【００８９】
また、第１の実施の形態の変形例でも、図２７に示す工程までが終了した半導体チップ２０及び樹脂部３０を例えば別に準備した配線基板上に接合する、等の各種の工程を行うことによって、半導体パッケージを製造しても構わない。
【００９０】
〈第２の実施の形態〉
第１の実施の形態では、半導体パッケージの製造方法において、支持体５０の面５０ａに、凹部５１ａよりなるアライメントマーク５１を形成する例を示した。しかしながら、アライメントマーク５１は必ずしも凹部でなくても構わない。そこで、第２の実施の形態では、支持体５０の面５０ａに、めっき膜よりなるアライメントマーク５４ａを形成する例を示す。第２の実施の形態において、第１の実施の形態と共通する部分についてはその説明を省略し、第１の実施の形態と異なる部分を中心に説明する。
【００９１】
［第２の実施の形態に係る半導体パッケージの構造］
第２の実施の形態に係る半導体パッケージは、図１に示す半導体パッケージと同様であり、説明を省略する。
【００９２】
［第２の実施の形態に係る半導体パッケージの製造方法］
続いて、第２の実施の形態に係る半導体パッケージの製造方法について説明する。図２８〜図３５は、第２の実施の形態に係る半導体パッケージの製造工程を例示する図である。図２８〜図３５において、図１と同一部分については、同一符号を付し、その説明は省略する場合がある。なお、図２８〜図３５において、（ａ）は平面図、（ｂ）は（ａ）のＤ−Ｄ線に沿う断面図である。
【００９３】
始めに、図２８に示す工程の前に、第１の実施の形態で説明した図２に示す工程と同様の工程を行い、複数の半導体チップ２０を有する半導体ウェハ１１を準備する。
【００９４】
次いで、図２８から図３０に示す工程では、支持体５０を準備し、準備した支持体５０の面５０ａに、配置される半導体チップ２０を位置合わせするための位置合わせマークの一例としてアライメントマーク５４ａを形成する。支持体５０の材料としては、例えば銅（Ｃｕ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）等の金属、セラミックその他各種の材料を用いることができる。支持体５０の厚さＴ３は、例えば２００μｍ程度とすることができる。また、支持体５０には、例えば配置する各半導体チップ２０に対してアライメントマーク５４ａを２つずつ形成することができる。
【００９５】
なお、第１の実施の形態と同様に、以降の説明は、支持体５０として銅（Ｃｕ）を用いた場合を例に行う。
【００９６】
まず、図２８に示す工程では、支持体５０の面５０ａ上に、レジスト層５５を形成する。レジスト層５５の形成方法は、第１の実施の形態において図３に示した工程と同様にすることができる。
【００９７】
次いで、図２９に示す工程では、形成したレジスト層５５を露光及び現像することにより、開口部５５ｂを有するマスク部５５ａを形成する。開口部５５ｂを有するマスク部５５ａの形成方法は、第１の実施の形態において図３に示した工程と同様にすることができる。なお、マスク部５５ａは、後の工程で、支持体５０の面５０ａであって、面５０ａ上に配置される半導体チップ２０に覆われる部分５０ｂ、すなわち半導体チップ２０の面２０ｂ（背面）と底面視において重複する部分５０ｂに形成する。
【００９８】
次いで、図３０に示す工程では、支持体５０を給電層とする電解めっきにより、開口部５５ｂに露出する支持体５０表面に、アライメントマーク５４ａとなるめっき膜を析出させる。めっき膜の材料としては、例えば銅（Ｃｕ）等を用いることができる。めっき膜の厚さは、例えば数μｍ程度とすることができる。なお、アライメントマーク５４ａの厚さは、めっき膜の厚さに等しく、粘着層５３に埋め込まれる程度の厚さにすることが好ましい。
【００９９】
次いで、図３１に示す工程では、図３０に示すレジスト層５５を除去する。レジスト層５５は、例えば水酸化ナトリウム（ＮａＯＨ）等のアルカリ性溶液を用いた剥離工程により除去することができる。これにより、支持体５０の面５０ａに、めっき膜よりなるアライメントマーク５４ａを形成することができる。
【０１００】
次いで、図３２に示す工程では、アライメントマーク５４ａが形成された支持体５０の面５０ａ上に、粘着層５３を形成する。粘着層５３の形成方法は、第１の実施の形態において図６に示した工程と同様にすることができる。粘着層５３の材料としては、例えばポリイミド系樹脂等を用いることができる。粘着層５３の厚さＴ５は、例えば２５μｍ程度とすることができる。
【０１０１】
次いで、図３３に示す工程では、図２に示す半導体ウェハ１１をダイシングブレード等により切断位置Ｃで切断して半導体チップ２０を個片化する。そして、各半導体チップ２０を、粘着層５３を介して支持体５０の面５０ａ上に配置する。具体的な配置方法は、第１の実施の形態において図７に示した工程と同様にすることができる。これにより、各半導体チップ２０は、フェイスダウンの状態で粘着層５３を介して支持体５０の面５０ａ上に固定される。
【０１０２】
また、前述したように、アライメントマーク５４ａは、支持体５０の面５０ａであって、面５０ａ上に配置される半導体チップ２０により覆われる部分５０ｂに形成されている。従って、位置合わせした半導体チップ２０を、回路形成面２０ａが粘着層５３の面５３ａと対向し、かつ、アライメントマーク５４ａを覆うように、支持体５０の面５０ａ上に配置することができる。
【０１０３】
また、粘着層５３の面５３ａにアライメントマーク５４ａに対応して凹凸が形成された場合であっても、位置合わせした半導体チップ２０を、アライメントマーク５４ａを覆うように、支持体５０の面５０ａ上に配置することができる。そのため、図３３に示すように、支持体５０の面５０ａ上に半導体チップ２０が配置された後、アライメントマーク５４ａが、支持体５０の表面（面５０ａ）に露出されないようにすることができる。
【０１０４】
次いで、図３４に示す工程では、粘着層５３の面５３ａ上に、圧縮成形等により、半導体チップ２０を封止する樹脂部３０を形成する。具体的な樹脂部３０の形成方法は、第１の実施の形態において図８及び図９に示した工程と同様にすることができる。これにより、支持体５０上に配置された半導体チップ２０の回路形成面２０ａと反対側の面２０ｂを覆うように、樹脂部３０を形成することができる。
【０１０５】
前述したように、アライメントマーク５４ａは、支持体５０の表面（面５０ａ）に露出されていない。そのため、図３４に示すように、樹脂部３０の回路形成面２０ａと同一側の面３０ａに、アライメントマーク５４ａの形状が転写されることを防止できる。
【０１０６】
次いで、図３５に示す工程では、図３４に示す支持体５０及び粘着層５３を除去する。具体的な支持体５０及び粘着層５３の除去方法は、第１の実施の形態において図１０及び図１１に示した工程と同様にすることができる。
【０１０７】
前述したように、樹脂部３０の回路形成面２０ａと同一側の面３０ａには、アライメントマーク５４ａの形状が転写されていない。そのため、図３５に示すように、支持体５０及び粘着層５３を除去した後、樹脂部３０の半導体チップ２０の回路形成面２０ａと同一側の面３０ａの平坦性が低下することを防止できる。
【０１０８】
その後、第１の実施の形態において図１２から図２０に示した工程と同様の工程を行い、配線構造４０を形成し、樹脂部３０を研削し、はんだボール４８を搭載し、個片化する。これにより、図１に示す半導体パッケージ１０が完成する。
【０１０９】
このように、第２の実施の形態によれば、アライメントマークを形成し、アライメントマークを覆うように、半導体チップを支持体上に配置する。これにより、支持体を除去した後、樹脂部にアライメントマークの形状が転写されることを防止でき、かつ、樹脂部の半導体チップの回路形成面と同一側の面の平坦性を向上させることができる。そして、樹脂部３０の面３０ａの平坦性が向上するので、微細な配線を高精度・高密度で形成することができる。その結果、第１の実施の形態と同様の効果を奏する。
【０１１０】
なお、第２の実施の形態において、第１の実施の形態の変形例において図２７に示した工程と同様に、支持体５０と粘着層５３とを同時に剥離して除去しても構わない。その場合には、第１の実施の形態の変形例と同様の効果を奏する。
【０１１１】
また、第２の実施の形態でも、図１１に示す工程までが終了した半導体チップ２０及び樹脂部３０を例えば別に準備した配線基板上に接合する、等の各種の工程を行うことによって、半導体パッケージを製造しても構わない。
【０１１２】
以上、好ましい実施の形態について詳説したが、上述した実施の形態に制限されることはなく、特許請求の範囲に記載された範囲を逸脱することなく、上述した実施の形態に種々の変形及び置換を加えることができる。
【符号の説明】
【０１１３】
１０ 半導体パッケージ
１１ 半導体ウェハ
２０ 半導体チップ
２０ａ、２０ｂ、２０ｃ、２３ａ、２４ａ、３０ａ、３０ｂ、５０ａ、５３ａ 面
２１ 半導体基板
２２ 半導体集積回路
２３ 電極パッド
２４ 保護膜
３０ 樹脂部
４０ 配線構造
４１〜４３ 配線層
４４〜４６ 絶縁層
４７ ソルダーレジスト層
５０ 支持体
５１、５４ａ アライメントマーク
５１ａ、５３ｂ 凹部
５２、５５ レジスト層
５３ 粘着層
【技術分野】
【０００１】
本発明は、半導体チップと、半導体チップを覆う樹脂部とを有する半導体パッケージの製造方法に関する。
【背景技術】
【０００２】
従来より、半導体チップと、半導体チップを覆う樹脂部とを有する半導体パッケージが知られている。
【０００３】
このような半導体パッケージの一例においては、半導体チップの側面が樹脂部により覆われている。半導体チップの能動面、すなわち回路形成面は、樹脂部の半導体チップの能動面と同一側の面と略面一とされている。そして、半導体チップの能動面上及び樹脂部の半導体チップの能動面と同一側の面上に、配線層と絶縁層とが積層されてなる配線構造が形成されている。
【０００４】
このような半導体パッケージの製造方法の一例として、以下のような製造方法が知られている。
【０００５】
例えば、半導体チップの能動面が、支持体の表面に接するように、支持体上に搭載し、半導体チップを樹脂部により封止した後、支持体を除去する。その後、半導体チップの能動面上及び樹脂部上に、配線層と絶縁層とを積層することによって、半導体パッケージを製造する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】国際公開第０２／３３７５１号パンフレット
【特許文献２】国際公開第０２／１５２６６号パンフレット
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来の半導体パッケージの製造工程では、支持体上に半導体チップを配置する際に、位置決め上の工夫がなされていなかった。そのため、半導体チップを高精度に位置合わせできないという虞があった。
【０００８】
半導体チップを高精度に位置合わせできないときは、半導体チップ上に形成する配線層と半導体チップとの相互の位置精度も低くなる。従って、微細で高密度の配線層を形成できないという虞があった。
【０００９】
本発明は、上記の点に鑑みて、支持体上に半導体チップを配置する際に精度良く位置合わせできるとともに、微細な配線を形成可能な半導体パッケージの製造方法を提供することを課題とする。
【課題を解決するための手段】
【００１０】
本半導体パッケージの製造方法は、支持体の一の面に、位置合わせマークを形成する第１工程と、前記位置合わせマークにより位置合わせした半導体チップを、前記半導体チップの回路形成面が前記一の面と対向し、かつ、前記位置合わせマークを覆うように、前記支持体上に配置する第２工程と、前記支持体上に配置された前記半導体チップを封止する樹脂部を形成する第３工程と、前記支持体を除去する第４工程と、を有することを要件とする。
【発明の効果】
【００１１】
開示の技術によれば、支持体上に半導体チップを配置する際に精度良く位置合わせできるとともに、微細な配線を形成可能な半導体パッケージの製造方法を提供することができる。
【図面の簡単な説明】
【００１２】
【図１】第１の実施の形態に係る半導体パッケージを例示する図である。
【図２】第１の実施の形態に係る半導体パッケージの製造工程を例示する図（その１）である。
【図３】第１の実施の形態に係る半導体パッケージの製造工程を例示する図（その２）である。
【図４】第１の実施の形態に係る半導体パッケージの製造工程を例示する図（その３）である。
【図５】第１の実施の形態に係る半導体パッケージの製造工程を例示する図（その４）である。
【図６】第１の実施の形態に係る半導体パッケージの製造工程を例示する図（その５）である。
【図７】第１の実施の形態に係る半導体パッケージの製造工程を例示する図（その６）である。
【図８】第１の実施の形態に係る半導体パッケージの製造工程を例示する図（その７）である。
【図９】第１の実施の形態に係る半導体パッケージの製造工程を例示する図（その８）である。
【図１０】第１の実施の形態に係る半導体パッケージの製造工程を例示する図（その９）である。
【図１１】第１の実施の形態に係る半導体パッケージの製造工程を例示する図（その１０）である。
【図１２】第１の実施の形態に係る半導体パッケージの製造工程を例示する図（その１１）である。
【図１３】第１の実施の形態に係る半導体パッケージの製造工程を例示する図（その１２）である。
【図１４】第１の実施の形態に係る半導体パッケージの製造工程を例示する図（その１３）である。
【図１５】第１の実施の形態に係る半導体パッケージの製造工程を例示する図（その１４）である。
【図１６】第１の実施の形態に係る半導体パッケージの製造工程を例示する図（その１５）である。
【図１７】第１の実施の形態に係る半導体パッケージの製造工程を例示する図（その１６）である。
【図１８】第１の実施の形態に係る半導体パッケージの製造工程を例示する図（その１７）である。
【図１９】第１の実施の形態に係る半導体パッケージの製造工程を例示する図（その１８）である。
【図２０】第１の実施の形態に係る半導体パッケージの製造工程を例示する図（その１９）である。
【図２１】比較例に係る半導体パッケージを例示する断面図である。
【図２２】比較例に係る半導体パッケージの製造工程を例示する図（その１）である。
【図２３】比較例に係る半導体パッケージの製造工程を例示する図（その２）である。
【図２４】比較例に係る半導体パッケージの製造工程を例示する図（その３）である。
【図２５】比較例に係る半導体パッケージの製造工程を例示する図（その４）である。
【図２６】比較例に係る半導体パッケージの製造工程を例示する図（その５）である。
【図２７】第１の実施の形態の変形例に係る半導体パッケージの製造工程を例示する図である。
【図２８】第２の実施の形態に係る半導体パッケージの製造工程を例示する図（その１）である。
【図２９】第２の実施の形態に係る半導体パッケージの製造工程を例示する図（その２）である。
【図３０】第２の実施の形態に係る半導体パッケージの製造工程を例示する図（その３）である。
【図３１】第２の実施の形態に係る半導体パッケージの製造工程を例示する図（その４）である。
【図３２】第２の実施の形態に係る半導体パッケージの製造工程を例示する図（その５）である。
【図３３】第２の実施の形態に係る半導体パッケージの製造工程を例示する図（その６）である。
【図３４】第２の実施の形態に係る半導体パッケージの製造工程を例示する図（その７）である。
【図３５】第２の実施の形態に係る半導体パッケージの製造工程を例示する図（その８）である。
【発明を実施するための形態】
【００１３】
以下、図面を参照して発明を実施するための形態について説明する。なお、以下に説明する平面図又は底面図において、断面図との対応関係を明確化する目的で、断面図と同一のハッチングを施す場合がある。
【００１４】
〈第１の実施の形態〉
［第１の実施の形態に係る半導体パッケージの構造］
図１は、第１の実施の形態に係る半導体パッケージを例示する図である。図１（ａ）は断面図、図１（ｂ）は底面図である。図１を参照するに、半導体パッケージ１０は、半導体チップ２０と、樹脂部３０と、配線構造４０とを有する。
【００１５】
半導体チップ２０は、半導体基板２１と、半導体集積回路２２と、複数の電極パッド２３と、保護膜２４とを有する。半導体チップ２０の大きさ（平面視）は、例えば５ｍｍ×１０ｍｍ程度とすることができる。半導体チップ２０の厚さＴ1は、例えば８００μｍ程度（適用可能な範囲：１００〜８００μｍ）とすることができる。なお、以降、半導体チップ２０において、電極パッド２３が形成されている側の面２０ａを回路形成面と称する場合がある。
【００１６】
半導体基板２１は、例えばＳｉ基板とすることができる。半導体集積回路２２は、拡散層、絶縁層、ビア、及び配線等（図示せず）を有する。電極パッド２３は、半導体集積回路２２上に設けられており、半導体集積回路２２と電気的に接続されている。電極パッド２３の材料としては、例えば、Ａｌ等を用いることができる。電極パッド２３の材料として、Ｃｕ層の上にＡｌ層を形成したもの、Ｃｕ層の上にＳｉ層を形成し、その上に更にＡｌ層を形成したもの等を用いても構わない。
【００１７】
保護膜２４は、半導体集積回路２２上に設けられている。保護膜２４は、半導体集積回路２２を保護するための膜であり、パッシベーション膜と称する場合もある。保護膜２４としては、例えば、ＳｉＮ膜、ＰＳＧ膜等を用いることができる。又、ＳｉＮ膜やＰＳＧ膜等からなる層に、更にポリイミド等からなる層を積層しても構わない。保護膜２４の面２４ａは、電極パッド２３の面２３ａと略面一とされている。
【００１８】
樹脂部３０は、半導体チップ２０の面２０ｃ（側面）を覆うように形成されている。なお、半導体チップ２０において、面２０ｂ（背面）は回路形成面２０ａと反対側の面である。樹脂部３０の面３０ａは、半導体チップ２０の保護膜２４の面２４ａと略面一とされている。樹脂部３０の幅Ｗ１は例えば２．５ｍｍ程度（適用可能な範囲：２〜５ｍｍ）とすることができる。
【００１９】
配線構造４０は、第１配線層４１と、第２配線層４２と、第３配線層４３と、第１絶縁層４４と、第２絶縁層４５と、第３絶縁層４６と、ソルダーレジスト層４７とを有する。
【００２０】
配線構造４０は、半導体チップ２０と半導体チップ２０の面２０ｃ（側面）を覆う樹脂部３０とを基体として、半導体チップ２０の回路形成面２０ａ上及び樹脂部３０の回路形成面２０ａと同一側の面３０ａ上に形成されている。配線構造４０の厚さＴ２は、例えば５０μｍ程度（適用可能な範囲：５０〜１００μｍ）とすることができる。すなわち、半導体チップ２０の厚さＴ1（適用可能な範囲：１００〜８００μｍ）に比べると配線構造４０の厚さＴ２（適用可能な範囲：５０〜１００μｍ）は非常に薄く形成されている。
【００２１】
第１絶縁層４４は、半導体チップ２０の電極パッド２３の面２３ａ及び保護膜２４の面２４ａ並びに樹脂部３０の面３０ａ上に形成されている。第１配線層４１は、第１絶縁層４４上に形成されており、第１絶縁層４４を貫通する第１ビアホール４４ｘを介して半導体チップ２０の電極パッド２３と電気的に接続されている。第２絶縁層４５は、第１配線層４１を覆うように第１絶縁層４４上に形成されている。第２配線層４２は、第２絶縁層４５上に形成されており、第２絶縁層４５を貫通する第２ビアホール４５ｘを介して第１配線層４１と電気的に接続されている。第３絶縁層４６は、第２配線層４２を覆うように第２絶縁層４５上に形成されている。第３配線層４３は、第３絶縁層４６上に形成されており、第３絶縁層４６を貫通する第３ビアホール４６ｘを介して第２配線層４２と電気的に接続されている。
【００２２】
ソルダーレジスト層４７は、第３配線層４３を覆うように第３絶縁層４６上に形成されている。ソルダーレジスト層４７は開口部４７ｘを有し、開口部４７ｘ内には第３配線層４３の一部が露出している。ソルダーレジスト層４７の開口部４７ｘ内に露出する第３配線層４３は、マザーボード等と接続される電極パッドとして機能する。
【００２３】
なお、ソルダーレジスト層４７の開口部４７ｘ内に露出する第３配線層４３上に金属層を形成してもよい。金属層の例としては、Ａｕ層や、Ｎｉ層とＡｕ層をこの順番で積層したＮｉ／Ａｕ層、Ｎｉ層とＰｄ層とＡｕ層をこの順番で積層したＮｉ／Ｐｄ／Ａｕ層等を挙げることができる。又、金属層に代えて、ソルダーレジスト層４７の開口部４７ｘ内に露出する第３配線層４３上にＯＳＰ（Ｏｒｇａｎｉｃ Ｓｏｌｄｅｒａｂｉｌｉｔｙ Ｐｒｅｓｅｒｖａｔｉｖｅ）処理を施しても構わない。
【００２４】
［第１の実施の形態に係る半導体パッケージの製造方法］
続いて、第１の実施の形態に係る半導体パッケージの製造方法について説明する。図２〜図２０は、第１の実施の形態に係る半導体パッケージの製造工程を例示する図である。図２〜図２０において、図１と同一部分については、同一符号を付し、その説明は省略する場合がある。なお、図２〜図８及び図１０〜図１１において、（ａ）は平面図、（ｂ）は（ａ）のＤ−Ｄ線に沿う断面図である。また、図３〜図８及び図１０〜図１９において、Ｅは、後述する図２０に示す工程において、図１９に示す構造体を切断する位置を示している。
【００２５】
始めに、図２に示す工程では、複数の半導体チップ２０を有する半導体ウェハ１１（半導体基板２１）を準備する。半導体ウェハ１１において、Ｂは複数の半導体チップ２０を分離するスクライブ領域（以下、「スクライブ領域Ｂ」とする）、Ｃはダイシングブレード等が半導体ウェハ１１を切断する位置（以下、「切断位置Ｃ」とする）を示している。半導体ウェハ１１の直径φ１は、例えば２００ｍｍ程度とすることができる。又、半導体ウェハ１１の厚さ（半導体チップ２０の厚さ）Ｔ1は、例えば８００μｍ程度（適用可能な範囲：１００〜８００μｍ）とすることができる。半導体チップ２０の詳細については、前述のとおりである。
【００２６】
次いで、図３から図５に示す工程では、支持体５０を準備し、準備した支持体５０の面５０ａに、配置される半導体チップ２０を位置合わせするための位置合わせマークの一例としてアライメントマーク５１を形成する。支持体５０の材料としては、例えば銅（Ｃｕ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）等の金属、セラミックその他各種の材料を用いることができる。支持体５０の厚さＴ３は、例えば２００μｍ程度とすることができる。また、支持体５０には、例えば各半導体チップ２０に対してアライメントマーク５１を２つずつ形成することができる。
【００２７】
また、平面視におけるアライメントマーク５１の形状としては、円形の他に、楕円形、矩形、十字状等、各種形状とすることができる。
【００２８】
なお、以降の説明は、支持体５０として銅（Ｃｕ）を用いた場合を例に行う。
【００２９】
まず、図３に示す工程では、支持体５０の面５０ａ上に開口部５２ｘを有するレジスト層５２を形成する。具体的には、支持体５０の面５０ａ上にレジスト液を塗布し、塗布したレジスト液を露光及び現像することにより、開口部５２ｘを有するレジスト層５２を形成する。なお、開口部５２ｘを有するレジスト層５２は、シート状のレジスト（ドライフィルムレジスト）のラミネートで形成しても良い。レジスト層５２の材料としては、例えばエポキシ系樹脂やイミド系樹脂等を含む感光性樹脂組成物を用いることができる。レジスト層５２の厚さＴ４は、例えば５０〜１００μｍ程度とすることができる。また、開口部５２ｘは、平面視において例えば円形形状を有するものとすることができ、このときの開口部５２ｘの内径は、例えば３０μｍ程度とすることができる。なお、開口部５２ｘは、後の工程で、支持体５０の面５０ａであって、面５０ａ上に配置される半導体チップ２０に覆われる部分５０ｂ、すなわち半導体チップ２０の面２０ｂ（背面）と底面視において重複する部分５０ｂに形成される。
【００３０】
次いで、図４に示す工程では、図３に示す開口部５２ｘの部分の支持体５０の面５０ａをエッチングにより除去する。開口部５２ｘの部分の支持体５０の面５０ａは、例えば塩化第二鉄水溶液等を用いたエッチングにより除去することができる。
【００３１】
次いで、図５に示す工程では、図４に示すレジスト層５２を除去する。レジスト層５２は、例えば水酸化ナトリウム（ＮａＯＨ）等のアルカリ性溶液を用いた剥離工程により除去することができる。これにより、支持体５０の面５０ａに凹部５１ａよりなるアライメントマーク５１を形成することができる。なお、凹部５１ａは、支持体５０の面５０ａの反対面まで貫通していないことが好ましい。これにより、後の工程で支持体５０の面５０ａ上に粘着層５３を形成する際に、粘着層５３の材料が貫通孔を通って支持体５０の面５０ａの反対面側に漏れ出すことを防止できる。
【００３２】
前述したように、開口部５２ｘは、後の工程で支持体５０の面５０ａ上に配置される半導体チップ２０の面２０ｂ（背面）と底面視において重複する部分５０ｂに形成されている。従って、凹部５１ａよりなるアライメントマーク５１は、支持体５０の面５０ａであって、後の工程で支持体５０の面５０ａ上に配置される半導体チップ２０により覆われる部分５０ｂに形成される。
【００３３】
なお、支持体５０の面５０ａに形成されるアライメントマーク５１は、凹部でなくてもよく、例えば凸部であってもよく、表面を例えばエッチング、スパッタ等により変色させて形成したものであってもよい。
【００３４】
アライメントマークを支持体５０以外の例えば後述する粘着層５３に形成したとすると、粘着層５３は半硬化状態のものであるため、アライメントマークを位置精度良く形成することが難しい。一方、アライメントマーク５１を金属やセラミック等の形状の安定した支持体５０に形成するときは、アライメントマーク５１を位置精度良く形成することができ、半導体チップ２０を支持体５０上に配置するときの位置合わせ精度を向上させることができる。
【００３５】
次いで、図６に示す工程では、アライメントマーク５１が形成された支持体５０の面５０ａ上に、例えばポリイミド系樹脂等のフィルムを貼着し、粘着層５３を形成する。具体的には、支持体５０の面５０ａ上に、上記したフィルムをラミネートし、貼着することにより、粘着層５３を形成することができる。粘着層５３の厚さＴ５は、例えば２５μｍ程度とすることができる。
【００３６】
次いで、図７に示す工程では、図２に示す半導体ウェハ１１をダイシングブレード等により切断位置Ｃで切断して半導体チップ２０を個片化する。そして、各半導体チップ２０を、粘着層５３を介して支持体５０の面５０ａ上に配置する。具体的には、支持体５０の面５０ａに形成したアライメントマーク５１を基準として半導体チップ２０を位置合わせし、位置合わせした半導体チップ２０を、回路形成面２０ａが粘着層５３の面５３ａと対向するように、粘着層５３を介して支持体５０の面５０ａ上に配置する。そして、配置した各半導体チップ２０を加圧する。これにより、各半導体チップ２０は、フェイスダウンの状態で粘着層５３を介して支持体５０の面５０ａ上に固定される。
【００３７】
例えばチップマウンターによりアライメントマーク５１を検出し、半導体チップ２０を支持体５０の面５０ａ上に搭載することができる。
【００３８】
また、前述したように、アライメントマーク５１は、支持体５０の面５０ａであって、面５０ａ上に配置される半導体チップ２０により覆われる部分５０ｂに形成されている。従って、位置合わせした半導体チップ２０を、回路形成面２０ａが粘着層５３の面５３ａと対向し、かつ、アライメントマーク５１を覆うように、支持体５０の面５０ａ上に配置することができる。
【００３９】
また、図６に示すように、粘着層５３の面５３ａにアライメントマーク５１に対応して凹部５３ｂが形成された場合であっても、位置合わせした半導体チップ２０を、凹部５３ｂを覆うように、支持体５０の面５０ａ上に配置することができる。そのため、図７に示すように、支持体５０の面５０ａ上に半導体チップ２０が配置された後、凹部５３ｂすなわちアライメントマーク５１が、支持体５０の表面（面５０ａ）に露出されないようにすることができる。
【００４０】
なお、隣接する半導体チップ２０の間隔は任意で構わない。
【００４１】
次いで、図８に示す工程では、粘着層５３の面５３ａ上に、圧縮成形等により、半導体チップ２０を封止する樹脂部３０を形成する。具体的には、図９に示すように、図７に示す構造体を下金型１８上に載置し、粘着層５３の面５３ａ上に、半導体チップ２０を覆うように樹脂部３０の材料であるエポキシ系樹脂等のタブレットや粉末を配置する。そして、樹脂部３０の材料であるエポキシ系樹脂等を加熱し、上金型１９で下金型１８の反対側から加圧することにより均一化し硬化させる。これにより、支持体５０上に配置された半導体チップ２０の回路形成面２０ａと反対側の面２０ｂを覆うように、樹脂部３０を形成することができる。加熱は、例えば１５０℃５分程度とすることができる。粘着層５３の面５３ａから樹脂部３０の面３０ｂまでの厚さＴ６は、例えば９００μｍ以上とすることができる。
【００４２】
前述したように、凹部５３ｂすなわちアライメントマーク５１は、支持体５０の表面（面５０ａ）に露出されていない。そのため、図８に示すように、樹脂部３０の回路形成面２０ａと同一側の面３０ａに、凹部５３ｂを介して、アライメントマーク５１の形状が転写され、凸部が形成されることを防止できる。
【００４３】
次いで、図１０及び図１１に示す工程では、図８に示す支持体５０及び粘着層５３を除去する。
【００４４】
まず、図１０に示す工程では、図８に示す支持体５０を除去する。支持体５０が例えば銅（Ｃｕ）よりなるときは、例えば塩化第二鉄水溶液等を用いたエッチングにより除去することができる。
【００４５】
次いで、図１１に示す工程では、粘着層５３を除去する。粘着層５３は、例えば機械的に引き剥がすことにより、半導体チップ２０の回路形成面２０ａ側及び樹脂部３０の回路形成面２０ａと同一側の面３０ａから除去することができる。これにより、樹脂部３０は、半導体チップ２０の面２０ｃ（側面）及び面２０ｂ（背面）を覆うように形成される。なお、図１１は、粘着層５３が引き剥がされる途中の状態を示している。
【００４６】
前述したように、樹脂部３０の回路形成面２０ａと同一側の面３０ａには、アライメントマーク５１の形状が転写されていない。そのため、図１１に示すように、支持体５０及び粘着層５３を除去した後、樹脂部３０の半導体チップ２０の回路形成面２０ａと同一側の面３０ａの平坦性が低下することを防止できる。
【００４７】
次いで、図１２から図１７に示す工程では、半導体チップ２０の回路形成面２０ａ上及び樹脂部３０の回路形成面２０ａと同一側の面３０ａ上に、半導体チップ２０と電気的に接続される配線構造４０を形成することができる。
【００４８】
まず、図１２に示す工程では、電極パッド２３の面２３ａ、保護膜２４の面２４ａ及び樹脂部３０の面３０ａ上に第１絶縁層４４を形成する。第１絶縁層４４の材料としては、エポキシ系樹脂、ポリイミド系樹脂などの樹脂材を用いることができる。第１絶縁層４４は、例えば、電極パッド２３の面２３ａ、保護膜２４の面２４ａ及び樹脂部３０の面３０ａ上に樹脂フィルムをラミネートした後に、樹脂フィルムをプレス（押圧）し、その後、１９０℃程度の温度で熱処理して硬化させることにより形成することができる。なお、図１２〜図２０は、便宜上図１１とは上下反転して図示している。
【００４９】
次いで、図１３に示す工程では、第１絶縁層４４に、レーザ加工法等を用いて、電極パッド２３が露出するように第１絶縁層４４を貫通する第１ビアホール４４ｘを形成する。なお、第１絶縁層４４として感光性樹脂膜を用い、フォトリソグラフィによりパターニングして第１ビアホール４４ｘを形成する方法を用いてもよいし、スクリーン印刷により開口部が設けられた樹脂膜をパターニングして第１ビアホール４４ｘを形成する方法を用いてもよい。
【００５０】
次いで、図１４に示す工程では、第１絶縁層４４上に、第１ビアホール４４ｘ内に露出した電極パッド２３と電気的に接続する第１配線層４１を形成する。第１配線層４１の材料としては、例えば銅（Ｃｕ）等を用いることができる。第１配線層４１は、例えばセミアディティブ法により形成される。なお、第１配線層４１は、第１ビアホール４４ｘ内のビア導体と第１絶縁層４４上の配線パターンとを含んでいる。
【００５１】
第１配線層４１を、セミアディティブ法により形成する例を、より詳しく説明する。先ず、無電解めっき法又はスパッタ法により、第１ビアホール４４ｘ内壁及び第１絶縁層４４上にＣｕシード層（図示せず）を形成した後に、このＣｕシード層（図示せず）上に第１配線層４１に対応する開口部を備えたレジスト層（図示せず）を形成する。次いで、Ｃｕシード層を給電層に利用した電解めっき法により、レジスト層の開口部にＣｕ層パターン（図示せず）を形成する。続いて、レジスト層を除去した後に、Ｃｕ層パターンをマスクにしてＣｕシード層をエッチングすることにより、第１配線層４１を得る。なお、第１配線層４１の形成方法としては、上述したセミアディティブ法の他にサブトラクティブ法などの各種の配線形成方法を用いることができる。
【００５２】
次いで、図１５に示す工程では、上記と同様な工程を繰り返すことにより、第１配線層４１〜第３配線層４３及び第１絶縁層４４〜第３絶縁層４６を積層する。すなわち、第１配線層４１を被覆する第２絶縁層４５を形成した後に、第１配線層４１上の第２絶縁層４５の部分に第２ビアホール４５ｘを形成する。
【００５３】
更に、第２絶縁層４５上に、第２ビアホール４５ｘを介して第１配線層４１に接続される第２配線層４２を形成する。第２配線層４２としては、例えば銅（Ｃｕ）等を用いることができる。第２配線層４２は、例えばセミアディティブ法により形成される。
【００５４】
更に、第２配線層４２を被覆する第３絶縁層４６を形成した後に、第２配線層４２上の第３絶縁層４６の部分に第３ビアホール４６ｘを形成する。更に、第３絶縁層４６上に、第３ビアホール４６ｘを介して第２配線層４２に接続される第３配線層４３を形成する。第３配線層４３としては、例えば、銅（Ｃｕ）等を用いることができる。第３配線層４３は、例えばセミアディティブ法により形成される。
【００５５】
このようにして、電極パッド２３の面２３ａ、保護膜２４の面２４ａ及び樹脂部３０の面３０ａ上に所定のビルドアップ配線層が形成される。本実施例では、３層のビルドアップ配線層（第１配線層４１〜第３配線層４３）を形成したが、ｎ層（ｎは１以上の整数）のビルドアップ配線層を形成してもよい。
【００５６】
次いで、図１６に示す工程では、第３配線層４３を被覆するように第３絶縁層４６上にソルダーレジストを塗布し、ソルダーレジスト層４７を形成する。ソルダーレジスト層４７の材料としては、例えばエポキシ系樹脂やイミド系樹脂等を含む感光性樹脂組成物を用いることができる。
【００５７】
次いで、図１７に示す工程では、ソルダーレジスト層４７を露光、現像することで開口部４７ｘを形成する。これにより、第３配線層４３の一部は、ソルダーレジスト層４７の開口部４７ｘ内に露出する。ソルダーレジスト層４７の開口部４７ｘ内に露出する第３配線層４３は、マザーボード等と接続される電極パッドとして機能する。
【００５８】
なお、ソルダーレジスト層４７の開口部４７ｘ内に露出する第３配線層４３上に金属層を形成してもよい。金属層の例としては、Ａｕ層や、Ｎｉ層とＡｕ層をこの順番で積層したＮｉ／Ａｕ層、Ｎｉ層とＰｄ層とＡｕ層をこの順番で積層したＮｉ／Ｐｄ／Ａｕ層等を挙げることができる。例えば、無電解めっきにより、これらの金属層を設けることができる。又、金属層に代えて、ソルダーレジスト層４７の開口部４７ｘ内に露出する第３配線層４３上にＯＳＰ（Ｏｒｇａｎｉｃ Ｓｏｌｄｅｒａｂｉｌｉｔｙ Ｐｒｅｓｅｒｖａｔｉｖｅ）処理を施しても構わない。
【００５９】
次いで、図１８に示す工程では、図１７に示す樹脂部３０の面３０ｂを半導体チップ２０の面２０ｂが露出するまで研削する。樹脂部３０の研削には、例えばグラインダー等を用いることができる。
【００６０】
なお、図１８に示す工程は省略してもよい。すなわち、半導体パッケージは、半導体チップ２０の面２０ｂが樹脂部３０で被覆されていてもよい。
【００６１】
次いで、図１９に示す工程では、ソルダーレジスト層４７の開口部４７ｘ内に露出する第３配線層４３上にはんだボール４８を搭載する。
【００６２】
なお、はんだボール４８を搭載せず、開口部４７ｘ内に露出する第３配線層４３を、外部と電気的に接続するための外部接続端子としてもよい。
【００６３】
次いで、図２０に示す工程では、図１９に示す構造体を例えばＥの位置で切断して個片化する。これにより、図１に示す半導体パッケージ１０が完成する。
【００６４】
次に、第１の実施の形態に係る半導体パッケージの製造方法によれば、支持体上に半導体チップを配置する際に精度良く位置合わせできるとともに、微細な配線を形成可能な半導体パッケージを製造できることを、比較例と対比しながら説明する。
【００６５】
支持体上に半導体チップを配置する際に精度良く位置合わせするためには、支持体上に、半導体チップを位置合わせするためのアライメントマークを形成することが好ましい。しかし、支持体上に単にアライメントマークを形成すると、樹脂部の平坦性が悪化し、微細で高精度な配線を形成することが難しい。そこで、本発明者らは、支持体上に形成したアライメントマークを覆うように、半導体チップを支持体上に配置するという、本願発明を見出すに至ったものである。
【００６６】
なお、以下に説明する比較例に係る半導体パッケージの製造方法についても、本発明者らが比較検討している製造方法である。
【００６７】
図２１は、比較例に係る半導体パッケージを例示する断面図である。図２１を参照するに、半導体パッケージ１００は、半導体チップ２００と、樹脂部３００と、配線構造４００とを有する。
【００６８】
半導体チップ２００は、チップ本体２１０と、電極パッド２２０とを有する。チップ本体２１０は、シリコン等からなる薄板化された半導体基板（図示せず）上に半導体集積回路（図示せず）等が形成されたものである。電極パッド２２０は、チップ本体２１０に形成されており、電極パッド２２０の面２２０ａはチップ本体２１０の表面である面２００ａから露出している。電極パッド２２０は、チップ本体２１０の半導体集積回路（図示せず）と電気的に接続されている。
【００６９】
樹脂部３００は、半導体チップ２００の側面である面２００ｂを覆うように設けられている。樹脂部３００は半導体チップ２００の面２００ａと、その反対面である面２００ｃには設けられておらず、半導体チップ２００の面２００ａ及び２００ｃは樹脂部３００から露出している。樹脂部３００の面３００ａは、半導体チップ２００の面２００ａと略面一とされている。又、樹脂部３００の面３００ｂは、半導体チップ２００の面２００ｃと略面一とされている。なお、半導体チップ２００において、面２００ａを回路形成面、面２００ｂを側面、面２００ｃを背面と称する場合がある。
【００７０】
配線構造４００は、第１配線層４１０と、第２配線層４２０と、第３配線層４３０と、第１絶縁層４４０と、第２絶縁層４５０と、第３絶縁層４６０と、ソルダーレジスト層４７０とを有する。
【００７１】
第１絶縁層４４０は、半導体チップ２００の面２００ａ及び樹脂部３００の面３００ａ上に形成されている。第１配線層４１０は、第１絶縁層４４０上に形成されており、第１絶縁層４４０を貫通する第１ビアホール４４０ｘを介して半導体チップ２００の電極パッド２２０と電気的に接続されている。第２絶縁層４５０は、第１配線層４１０を覆うように第１絶縁層４４０上に形成されている。第２配線層４２０は、第２絶縁層４５０上に形成されており、第２絶縁層４５０を貫通する第２ビアホール４５０ｘを介して第１配線層４１０と電気的に接続されている。第３絶縁層４６０は、第２配線層４２０を覆うように第２絶縁層４５０上に形成されている。第３配線層４３０は、第３絶縁層４６０上に形成されており、第３絶縁層４６０を貫通する第３ビアホール４６０ｘを介して第２配線層４２０と電気的に接続されている。
【００７２】
ソルダーレジスト層４７０は、第３配線層４３０を覆うように第３絶縁層４６０上に形成されている。ソルダーレジスト層４７０は開口部４７０ｘを有し、開口部４７０ｘ内には第３配線層４３０の一部が露出している。ソルダーレジスト層４７０の開口部４７０ｘ内に露出する第３配線層４３０は、マザーボード等と接続される電極パッドとして機能する。
【００７３】
図２２〜図２６は、比較例に係る半導体パッケージの製造工程を例示する図である。図２２〜図２６において、図２１と同一部分については、同一符号を付し、その説明は省略する場合がある。なお、図２２〜図２５において、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ線に沿う断面図である。以下、図２２〜図２６を参照しながら、従来の半導体パッケージの製造工程について説明する。なお、図２２〜図２５において、電極パッド２２０は省略されている。
【００７４】
始めに、図２２に示す工程では、半導体ウェハを個片化し、複数の半導体チップ２００を作製する。そして、複数の半導体チップ２００を、面２００ａ（回路形成面）が支持体５００の面５００ａと対向するように、支持体５００の面５００ａ上に配置する。支持体５００の面５００ａには、半導体チップ２００を位置合わせするための位置合わせマークの一例としてアライメントマーク５１０が形成されている。アライメントマーク５１０は、支持体５００の面５００ａに形成された凹部又は凸部等であり、支持体５００の面５００ａと段差を備えた形状を有している。また、アライメントマーク５１０が形成された支持体５００の面５００ａ上に、粘着層５３０が形成されている。支持体５００の面５００ａに形成されたアライメントマーク５１０を基準として半導体チップ２００を位置合わせし、位置合わせした半導体チップ２００を、回路形成面２００ａが粘着層５３０の面５３０ａと対向するように、粘着層５３０を介して支持体５００の面５００ａ上に配置する。そして、配置した各半導体チップ２００を加圧する。
【００７５】
次いで、図２３に示す工程では、粘着層５３０の面５３０ａ上に、圧縮成形等により、複数の半導体チップ２００を覆うように樹脂部３００を形成する。具体的には、粘着層５３０の面５３０ａ上に、複数の半導体チップ２００を覆うように、樹脂部３００の材料であるエポキシ系樹脂等のタブレットや粉末を配置する。そして、このエポキシ系樹脂等を加熱、加圧することにより硬化させ、樹脂部３００を形成する。
【００７６】
次いで、図２４に示す工程では、支持体５００を除去する。支持体５００は、例えばエッチングにより除去することができる。これにより、半導体チップ２００の面２００ａは、樹脂部３００の面３００ａから露出する。
【００７７】
次いで、図２５に示す工程では、樹脂部３００の半導体チップ２００の面２００ｃを覆う部分を除去し、半導体チップ２００の面２００ｃを樹脂部３００の面３００ｂから露出する。これにより、樹脂部３００は、半導体チップ２００の面２００ｂ（側面）のみと接触し、面２００ａ及び２００ｃは樹脂部３００から露出する。
【００７８】
次いで、図２６に示す工程では、半導体チップ２００の面２００ａ及び樹脂部３００の面３００ａ上に、第１絶縁層４４０、第１配線層４１０、第２絶縁層４５０、第２配線層４２０、第３絶縁層４６０、第３配線層４３０及び開口部４７０ｘを有するソルダーレジスト層４７０を順次形成する。そして、図２６に示す工程の後、図２６に示す構造体を切断位置Ｃで切断することにより、図２１に示す半導体パッケージ１００が完成する。
【００７９】
比較例に係る半導体パッケージの製造方法では、図２２に示したように、アライメントマーク５１０は、支持体５００の面５００ａに形成された凹部又は凸部等であり、支持体５００の面５００ａと段差を備えた形状を有している。また、粘着層５３０の面５３０ａには、アライメントマーク５１０に対応して凹部５３０ｂが形成されている。そのため、図２３から図２６に示したように、樹脂部３００の半導体チップ２００の回路形成面２００ａと同一側の面３００ａには、凹部５３０ｂを介して、アライメントマーク５１０の形状が転写され、凸部３００ｃが形成される。その結果、支持体５００を除去した後、樹脂部３００の半導体チップ２００の回路形成面２００ａと同一側の面３００ａの平坦性が低下する虞がある。
【００８０】
樹脂部３００の面３００ａの平坦性の低下を防止するには、支持体５００の面５００ａであって、周縁部等の半導体チップ２００が配置される部分から離れた部分にアライメントマークを形成する方法が考えられる。しかし、周縁部等にアライメントマークを形成すると、アライメントマークと半導体チップ２００が配置される部分との距離が大きくなり、半導体チップ２００を配置する際に、精度良く位置合わせできないという虞がある。
【００８１】
一方、第１の実施の形態によれば、アライメントマークを覆うように、半導体チップを支持体上に配置する。これにより、支持体を除去した後、樹脂部にアライメントマークの形状が転写されることを防止でき、かつ、樹脂部の半導体チップの回路形成面と同一側の面の平坦性を向上させることができる。そして、樹脂部３０の面３０ａの平坦性が向上するので、微細な配線を高精度・高密度で形成することができる。
【００８２】
なお、第１の実施の形態では、図１２〜図１７に示す工程において、半導体チップ２０の回路形成面２０ａ上及び樹脂部３０の回路形成面２０ａと同一側の面３０ａ上に、半導体チップ２０と電気的に接続される配線構造４０を形成する例について説明した。しかしながら、図１１に示す工程までが終了した半導体チップ２０及び樹脂部３０を例えば別に準備した配線基板上に接合する、等の各種の工程を行うことによって、半導体パッケージを製造しても構わない。
【００８３】
〈第１の実施の形態の変形例〉
第１の実施の形態では、半導体パッケージの製造方法において、支持体５０を除去した後、半導体チップ２０の回路形成面２０ａ及び樹脂部３０の回路形成面２０ａと同一側から粘着層５３を剥離する例を示した。しかしながら、粘着層５３を剥離するのが必ずしも支持体５０を除去した後でなくても構わない。そこで、第１の実施の形態の変形例では、支持体５０と粘着層５３とを同時に剥離して除去する例を示す。第１の実施の形態の変形例において、第１の実施の形態と共通する部分についてはその説明を省略し、第１の実施の形態と異なる部分を中心に説明する。
【００８４】
第１の実施の形態の変形例に係る半導体パッケージは、図１に示す半導体パッケージ１０と同様であり、説明を省略する。
【００８５】
また、第１の実施の形態の変形例に係る半導体パッケージの製造方法は、図１０、図１１を除き、図２〜図２０を用いて説明した第１の実施の形態に係る半導体パッケージの製造方法と同様であり、同様の工程についての説明を省略する。
【００８６】
第１の実施の形態の変形例では、図１０、図１１に示す工程に代え、図２７に示す工程を行う。
【００８７】
図２７は、第１の実施の形態の変形例に係る半導体パッケージの製造工程を例示する図である。図２７において、図１と同一部分については、同一符号を付し、その説明は省略する場合がある。なお、図２７において、（ａ）は平面図、（ｂ）は（ａ）のＤ−Ｄ線に沿う断面図である。また、図２７において、Ｅは、図２０に示す工程において、図１９に示す構造体を切断する位置を示している。
【００８８】
図２７に示す工程では、図８に示す支持体５０及び粘着層５３を同時に剥離して除去する。具体的には、例えば図２７に示す樹脂部３０の面３０ａと粘着層５３との界面（矢印Ｉで示す部分）を起点とし、半導体チップ２０の回路形成面２０ａ側及び樹脂部３０の回路形成面２０ａと同一側の面３０ａから支持体５０及び粘着層５３を同時に機械的に引き剥がすことにより除去することができる。これにより、支持体５０を例えばエッチングにより除去する工程を省略することができる。
【００８９】
また、第１の実施の形態の変形例でも、図２７に示す工程までが終了した半導体チップ２０及び樹脂部３０を例えば別に準備した配線基板上に接合する、等の各種の工程を行うことによって、半導体パッケージを製造しても構わない。
【００９０】
〈第２の実施の形態〉
第１の実施の形態では、半導体パッケージの製造方法において、支持体５０の面５０ａに、凹部５１ａよりなるアライメントマーク５１を形成する例を示した。しかしながら、アライメントマーク５１は必ずしも凹部でなくても構わない。そこで、第２の実施の形態では、支持体５０の面５０ａに、めっき膜よりなるアライメントマーク５４ａを形成する例を示す。第２の実施の形態において、第１の実施の形態と共通する部分についてはその説明を省略し、第１の実施の形態と異なる部分を中心に説明する。
【００９１】
［第２の実施の形態に係る半導体パッケージの構造］
第２の実施の形態に係る半導体パッケージは、図１に示す半導体パッケージと同様であり、説明を省略する。
【００９２】
［第２の実施の形態に係る半導体パッケージの製造方法］
続いて、第２の実施の形態に係る半導体パッケージの製造方法について説明する。図２８〜図３５は、第２の実施の形態に係る半導体パッケージの製造工程を例示する図である。図２８〜図３５において、図１と同一部分については、同一符号を付し、その説明は省略する場合がある。なお、図２８〜図３５において、（ａ）は平面図、（ｂ）は（ａ）のＤ−Ｄ線に沿う断面図である。
【００９３】
始めに、図２８に示す工程の前に、第１の実施の形態で説明した図２に示す工程と同様の工程を行い、複数の半導体チップ２０を有する半導体ウェハ１１を準備する。
【００９４】
次いで、図２８から図３０に示す工程では、支持体５０を準備し、準備した支持体５０の面５０ａに、配置される半導体チップ２０を位置合わせするための位置合わせマークの一例としてアライメントマーク５４ａを形成する。支持体５０の材料としては、例えば銅（Ｃｕ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）等の金属、セラミックその他各種の材料を用いることができる。支持体５０の厚さＴ３は、例えば２００μｍ程度とすることができる。また、支持体５０には、例えば配置する各半導体チップ２０に対してアライメントマーク５４ａを２つずつ形成することができる。
【００９５】
なお、第１の実施の形態と同様に、以降の説明は、支持体５０として銅（Ｃｕ）を用いた場合を例に行う。
【００９６】
まず、図２８に示す工程では、支持体５０の面５０ａ上に、レジスト層５５を形成する。レジスト層５５の形成方法は、第１の実施の形態において図３に示した工程と同様にすることができる。
【００９７】
次いで、図２９に示す工程では、形成したレジスト層５５を露光及び現像することにより、開口部５５ｂを有するマスク部５５ａを形成する。開口部５５ｂを有するマスク部５５ａの形成方法は、第１の実施の形態において図３に示した工程と同様にすることができる。なお、マスク部５５ａは、後の工程で、支持体５０の面５０ａであって、面５０ａ上に配置される半導体チップ２０に覆われる部分５０ｂ、すなわち半導体チップ２０の面２０ｂ（背面）と底面視において重複する部分５０ｂに形成する。
【００９８】
次いで、図３０に示す工程では、支持体５０を給電層とする電解めっきにより、開口部５５ｂに露出する支持体５０表面に、アライメントマーク５４ａとなるめっき膜を析出させる。めっき膜の材料としては、例えば銅（Ｃｕ）等を用いることができる。めっき膜の厚さは、例えば数μｍ程度とすることができる。なお、アライメントマーク５４ａの厚さは、めっき膜の厚さに等しく、粘着層５３に埋め込まれる程度の厚さにすることが好ましい。
【００９９】
次いで、図３１に示す工程では、図３０に示すレジスト層５５を除去する。レジスト層５５は、例えば水酸化ナトリウム（ＮａＯＨ）等のアルカリ性溶液を用いた剥離工程により除去することができる。これにより、支持体５０の面５０ａに、めっき膜よりなるアライメントマーク５４ａを形成することができる。
【０１００】
次いで、図３２に示す工程では、アライメントマーク５４ａが形成された支持体５０の面５０ａ上に、粘着層５３を形成する。粘着層５３の形成方法は、第１の実施の形態において図６に示した工程と同様にすることができる。粘着層５３の材料としては、例えばポリイミド系樹脂等を用いることができる。粘着層５３の厚さＴ５は、例えば２５μｍ程度とすることができる。
【０１０１】
次いで、図３３に示す工程では、図２に示す半導体ウェハ１１をダイシングブレード等により切断位置Ｃで切断して半導体チップ２０を個片化する。そして、各半導体チップ２０を、粘着層５３を介して支持体５０の面５０ａ上に配置する。具体的な配置方法は、第１の実施の形態において図７に示した工程と同様にすることができる。これにより、各半導体チップ２０は、フェイスダウンの状態で粘着層５３を介して支持体５０の面５０ａ上に固定される。
【０１０２】
また、前述したように、アライメントマーク５４ａは、支持体５０の面５０ａであって、面５０ａ上に配置される半導体チップ２０により覆われる部分５０ｂに形成されている。従って、位置合わせした半導体チップ２０を、回路形成面２０ａが粘着層５３の面５３ａと対向し、かつ、アライメントマーク５４ａを覆うように、支持体５０の面５０ａ上に配置することができる。
【０１０３】
また、粘着層５３の面５３ａにアライメントマーク５４ａに対応して凹凸が形成された場合であっても、位置合わせした半導体チップ２０を、アライメントマーク５４ａを覆うように、支持体５０の面５０ａ上に配置することができる。そのため、図３３に示すように、支持体５０の面５０ａ上に半導体チップ２０が配置された後、アライメントマーク５４ａが、支持体５０の表面（面５０ａ）に露出されないようにすることができる。
【０１０４】
次いで、図３４に示す工程では、粘着層５３の面５３ａ上に、圧縮成形等により、半導体チップ２０を封止する樹脂部３０を形成する。具体的な樹脂部３０の形成方法は、第１の実施の形態において図８及び図９に示した工程と同様にすることができる。これにより、支持体５０上に配置された半導体チップ２０の回路形成面２０ａと反対側の面２０ｂを覆うように、樹脂部３０を形成することができる。
【０１０５】
前述したように、アライメントマーク５４ａは、支持体５０の表面（面５０ａ）に露出されていない。そのため、図３４に示すように、樹脂部３０の回路形成面２０ａと同一側の面３０ａに、アライメントマーク５４ａの形状が転写されることを防止できる。
【０１０６】
次いで、図３５に示す工程では、図３４に示す支持体５０及び粘着層５３を除去する。具体的な支持体５０及び粘着層５３の除去方法は、第１の実施の形態において図１０及び図１１に示した工程と同様にすることができる。
【０１０７】
前述したように、樹脂部３０の回路形成面２０ａと同一側の面３０ａには、アライメントマーク５４ａの形状が転写されていない。そのため、図３５に示すように、支持体５０及び粘着層５３を除去した後、樹脂部３０の半導体チップ２０の回路形成面２０ａと同一側の面３０ａの平坦性が低下することを防止できる。
【０１０８】
その後、第１の実施の形態において図１２から図２０に示した工程と同様の工程を行い、配線構造４０を形成し、樹脂部３０を研削し、はんだボール４８を搭載し、個片化する。これにより、図１に示す半導体パッケージ１０が完成する。
【０１０９】
このように、第２の実施の形態によれば、アライメントマークを形成し、アライメントマークを覆うように、半導体チップを支持体上に配置する。これにより、支持体を除去した後、樹脂部にアライメントマークの形状が転写されることを防止でき、かつ、樹脂部の半導体チップの回路形成面と同一側の面の平坦性を向上させることができる。そして、樹脂部３０の面３０ａの平坦性が向上するので、微細な配線を高精度・高密度で形成することができる。その結果、第１の実施の形態と同様の効果を奏する。
【０１１０】
なお、第２の実施の形態において、第１の実施の形態の変形例において図２７に示した工程と同様に、支持体５０と粘着層５３とを同時に剥離して除去しても構わない。その場合には、第１の実施の形態の変形例と同様の効果を奏する。
【０１１１】
また、第２の実施の形態でも、図１１に示す工程までが終了した半導体チップ２０及び樹脂部３０を例えば別に準備した配線基板上に接合する、等の各種の工程を行うことによって、半導体パッケージを製造しても構わない。
【０１１２】
以上、好ましい実施の形態について詳説したが、上述した実施の形態に制限されることはなく、特許請求の範囲に記載された範囲を逸脱することなく、上述した実施の形態に種々の変形及び置換を加えることができる。
【符号の説明】
【０１１３】
１０ 半導体パッケージ
１１ 半導体ウェハ
２０ 半導体チップ
２０ａ、２０ｂ、２０ｃ、２３ａ、２４ａ、３０ａ、３０ｂ、５０ａ、５３ａ 面
２１ 半導体基板
２２ 半導体集積回路
２３ 電極パッド
２４ 保護膜
３０ 樹脂部
４０ 配線構造
４１〜４３ 配線層
４４〜４６ 絶縁層
４７ ソルダーレジスト層
５０ 支持体
５１、５４ａ アライメントマーク
５１ａ、５３ｂ 凹部
５２、５５ レジスト層
５３ 粘着層
【特許請求の範囲】
【請求項１】
支持体の一の面に、位置合わせマークを形成する第１工程と、
前記位置合わせマークにより位置合わせした半導体チップを、前記半導体チップの回路形成面が前記一の面と対向し、かつ、前記位置合わせマークを覆うように、前記支持体上に配置する第２工程と、
前記支持体上に配置された前記半導体チップを封止する樹脂部を形成する第３工程と、
前記支持体を除去する第４工程と、を有する半導体パッケージの製造方法。
【請求項２】
前記第１工程において、凹部よりなる前記位置合わせマークを形成する請求項１記載の半導体パッケージの製造方法。
【請求項３】
前記第１工程において、凸部よりなる前記位置合わせマークを形成する請求項１記載の半導体パッケージの製造方法。
【請求項４】
前記第２工程において、前記一の面上に形成した粘着層を介して前記半導体チップを配置し、
前記第４工程において、前記支持体を除去した後、前記半導体チップの前記回路形成面側及び前記樹脂部の前記回路形成面と同一側の面から前記粘着層を剥離する請求項１乃至３の何れか一項記載の半導体パッケージの製造方法。
【請求項５】
前記半導体チップの前記回路形成面上及び前記樹脂部の前記回路形成面と同一側の面上に、前記半導体チップと電気的に接続される配線構造を形成する第５工程を有する請求項１乃至４の何れか一項記載の半導体パッケージの製造方法。
【請求項１】
支持体の一の面に、位置合わせマークを形成する第１工程と、
前記位置合わせマークにより位置合わせした半導体チップを、前記半導体チップの回路形成面が前記一の面と対向し、かつ、前記位置合わせマークを覆うように、前記支持体上に配置する第２工程と、
前記支持体上に配置された前記半導体チップを封止する樹脂部を形成する第３工程と、
前記支持体を除去する第４工程と、を有する半導体パッケージの製造方法。
【請求項２】
前記第１工程において、凹部よりなる前記位置合わせマークを形成する請求項１記載の半導体パッケージの製造方法。
【請求項３】
前記第１工程において、凸部よりなる前記位置合わせマークを形成する請求項１記載の半導体パッケージの製造方法。
【請求項４】
前記第２工程において、前記一の面上に形成した粘着層を介して前記半導体チップを配置し、
前記第４工程において、前記支持体を除去した後、前記半導体チップの前記回路形成面側及び前記樹脂部の前記回路形成面と同一側の面から前記粘着層を剥離する請求項１乃至３の何れか一項記載の半導体パッケージの製造方法。
【請求項５】
前記半導体チップの前記回路形成面上及び前記樹脂部の前記回路形成面と同一側の面上に、前記半導体チップと電気的に接続される配線構造を形成する第５工程を有する請求項１乃至４の何れか一項記載の半導体パッケージの製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【公開番号】特開２０１２−１０９３０６（Ｐ２０１２−１０９３０６Ａ）
【公開日】平成２４年６月７日（２０１２．６．７）
【国際特許分類】
【出願番号】特願２０１０−２５５０３９（Ｐ２０１０−２５５０３９）
【出願日】平成２２年１１月１５日（２０１０．１１．１５）
【出願人】（０００１９０６８８）新光電気工業株式会社 (1,516)
【Ｆターム（参考）】
【公開日】平成２４年６月７日（２０１２．６．７）
【国際特許分類】
【出願日】平成２２年１１月１５日（２０１０．１１．１５）
【出願人】（０００１９０６８８）新光電気工業株式会社 (1,516)
【Ｆターム（参考）】
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