半導体メモリ素子及びその製造方法
【課題】電気的特性が向上した半導体メモリ素子及びその製造方法を提供する。
【解決手段】本発明の半導体メモリ素子は第１電極及び第２電極を含む。第１元素を含む可変抵抗物質パターンが第１及び第２電極の間に提供される。第１スペーサは可変抵抗物質パターンに隣接して提供される。
【解決手段】本発明の半導体メモリ素子は第１電極及び第２電極を含む。第１元素を含む可変抵抗物質パターンが第１及び第２電極の間に提供される。第１スペーサは可変抵抗物質パターンに隣接して提供される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体メモリ素子及びその製造方法に係り、より具体的には可変抵抗メモリ素子及びその製造方法に関する。
【背景技術】
【０００２】
可変抵抗メモリ素子には、例えば、強誘電体メモリ（ＦＲＡＭ）、磁気メモリ（ＭＲＡＭ）、及び相変化メモリ（ＰＲＡＭ）がある。このような不揮発性半導体メモリ素子において、データ格納のために用いられる物質は互いに異なるデータのための互いに異なる状態を有し、電流または電圧の供給が遮断される場合にもデータを保持する。相変化メモリ（以下ＰＲＡＭ）にはデータ格納のために可変抵抗物質パターンが用いられている。
【０００３】
前記可変抵抗物質パターンが酸化膜と接触する場合、酸素が酸化膜から可変抵抗物質パターンに拡散する。このような酸素の拡散はＰＲＡＭの動作特性を劣化させる。一例として、酸素の拡散はＰＲＡＭのメモリセルの抵抗分布に影響を与え、ＰＲＡＭのメモリセルのセット抵抗（ｓｅｔ ｒｅｓｉｓｔａｎｃｅ）を増加させる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国登録特許６，８６４，５２１号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
そこで、本発明は上記従来の半導体メモリ素子における問題点に鑑みてなされたものであって、本発明の目的は、電気的特性が向上した半導体メモリ素子を提供することにある。
【課題を解決するための手段】
【０００６】
上記目的を達成するためになされた本発明による半導体メモリ素子は、可変抵抗物質パターン上のスペーサが酸化層から前記可変抵抗物質パターンに酸素が拡散することを防止することができる。
【０００７】
本発明の一実施形態に係る前記可変抵抗物質パターン上のスペーサは前記可変抵抗物質パターンにゲルマニウム（Ｇｅ）を供給することができる。
【０００８】
一実施形態において、半導体メモリ素子は、第１電極及び第２電極と、前記第１電極と第２電極との間に提供され、第１元素を含む可変抵抗物質パターンと、前記第１元素を含み、前記可変抵抗物質パターンに隣接して配置される第１スペーサとを有することを特徴とする。
【０００９】
前記第１元素はゲルマニウム（Ｇｅ）を含む。
【００１０】
前記可変抵抗物質パターンは相変化物質を含む。
【００１１】
前記第１スペーサはＤａＭｂＧｅ（０≦ａ≦０．７、０≦ｂ≦０．２）を含み、前記ＤはＣ、ＮまたはＯを含み、前記ＭはＡｌ、Ｇａ、Ｉｎ、Ｔｉ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｚｒ、Ｍｏ、Ｒｕ、Ｐｄ、Ｈｆ、Ｔａ、ＩｒまたはＰｔを含む。
【００１２】
前記可変抵抗物質パターンはＤＧｅＳｂＴｅ（ＤはＣ、Ｎ、Ｓｉ、Ｂｉ、Ｉｎ、ＡｓまたはＳｅを含み）、ＤＧｅＢｉＴｅ（ＤはＣ、Ｎ、Ｓｉ、Ｉｎ、ＡｓまたはＳｅを含み）、ＤＳｂＴｅ（ＤはＡｓ、Ｓｎ、ＳｎＩｎ、Ｗ、ＭｏまたはＣｒを含み）、ＤＳｂＳｅ（ＤはＮ、Ｐ、Ａｓ、Ｓｂ、Ｂｉ、Ｏ、Ｓ、ＴｅまたはＰｏを含み）、またはＤＳｂ（ＤはＧｅ、ＧａまたはＩｎを含み）のうちの少なくとも１つを含む。
【００１３】
前記第１元素を含む第２スペーサをさらに含み、前記第２スペーサは前記可変抵抗物質パターンに隣接し，前記第１スペーサの反対側に配置される。
【００１４】
前記第１及び第２スペーサは前記可変抵抗物質パターンと直接接触する。
【００１５】
前記可変抵抗物質パターンはＵ字形状の断面を有する。
【００１６】
前記第１元素を含む第２スペーサをさらに含み、前記第２スペーサは前記可変抵抗物質パターンに隣接し，前記第１スペーサと垂直である。
【００１７】
前記第１及び第２スペーサは前記可変抵抗物質パターンと直接接触する。
【００１８】
前記可変抵抗物質パターンと前記第２電極との間に内部絶縁膜をさらに含む。
【００１９】
前記内部絶縁膜は第１膜及び前記第１膜上の第２膜を含み、前記第２膜は前記第１膜とＯ２の濃度が異なる。
【００２０】
前記内部絶縁膜は ＢＳＧ（ｂｏｒｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）、ＰＳＧ（ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）、ＢＰＳＧ（ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）、ＰＥ−ＴＥＯＳ（ｐｌａｓｍａ ｅｎｈａｎｃｅｄ ｔｅｔｒａ ｅｔｈｙｌ ｏｒｔｈｏ ｓｉｌｉｃａｔｅ）またはＨＤＰ（ｈｉｇｈ ｄｅｎｓｉｔｙ ｐｌａｓｍａ）層のうちの少なくとも１つを含む。
【００２１】
前記第１電極はワードラインと電気的に接続され、前記第２電極はビットラインと電気的に接続される。
【００２２】
前記第１電極は基板上に提供される。
【００２３】
前記第１スペーサは前記可変抵抗物質パターンと直接接触する。
【００２４】
本発明の一実施形態に係る半導体メモリ素子は、基板上に提供される第１電極、及び前記第１電極と第２電極との間に提供される層間絶縁膜と、前記層間絶縁膜を貫通して前記第１電極を露出するオープニングと、前記オープニング内に提供され、前記第１電極と接触し、第１元素を含む可変抵抗物質パターンと、前記可変抵抗物質パターンに隣接して配置され、前記第１元素を含む第１スペーサとを有することを特徴とする。
【００２５】
前記第１元素はゲルマニウムを含む。
【００２６】
前記第１スペーサはＤａＭｂＧｅ（０≦ａ≦０．７、０≦ｂ≦０．２）を含み、前記ＤはＣ、ＮまたはＯを含み、前記ＭはＡｌ、Ｇａ、Ｉｎ、Ｔｉ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｚｒ、Ｍｏ、Ｒｕ、Ｐｄ、Ｈｆ、Ｔａ、ＩｒまたはＰｔを含む。
前記可変抵抗物質パターンはＤＧｅＳｂＴｅ（ＤはＣ、Ｎ、Ｓｉ、Ｂｉ、Ｉｎ、ＡｓまたはＳｅを含み）、ＤＧｅＢｉＴｅ（ＤはＣ、Ｎ、Ｓｉ、Ｉｎ、ＡｓまたはＳｅを含み）、ＤＳｂＴｅ（ＤはＡｓ、Ｓｎ、ＳｎＩｎ、Ｗ、ＭｏまたはＣｒを含み）、ＤＳｂＳｅ（ＤはＮ、Ｐ、Ａｓ、Ｓｂ、Ｂｉ、Ｏ、Ｓ、ＴｅまたはＰｏを含み）、またはＤＳｂ（ＤはＧｅ、ＧａまたはＩｎを含み）のうちの少なくとも１つを含む。
【００２７】
前記第１元素を含む第２スペーサをさらに含み、前記第２スペーサは前記可変抵抗物質パターンに隣接し、前記第１スペーサの反対側に配置される。
【００２８】
前記オープニングは側壁と下面とを含む。
【００２９】
前記第１スペーサは前記オープニングの側壁上に配置される。
【００３０】
前記可変抵抗物質パターンは側壁と下部壁（ｂｏｔｔｏｍ ｗａｌｌ）とを含む。
【００３１】
前記可変抵抗物質パターンの側壁は前記第１スペーサ上に配置され、前記可変抵抗物質パターンの下部壁は前記第１電極上に配置される。
【００３２】
前記第１元素を含む第２スペーサをさらに含み、前記第２スペーサは側壁及び下部壁を含む。
【００３３】
前記第２スペーサの側壁は前記可変抵抗物質パターンの側壁上に提供され、前記第２スペーサの下部壁は前記可変抵抗物質パターンの下部壁上に配置される。
【００３４】
前記可変抵抗物質パターン上に提供され、前記第１スペーサと垂直になる第２スペーサをさらに含む。
【００３５】
前記可変抵抗物質パターンの下部壁と前記第２電極との間に提供される内部絶縁膜をさらに含む。
【００３６】
前記内部絶縁膜は第１膜及び前記第１膜上の第２膜を含み、前記第２膜は前記第１膜とＯ２の濃度が異なる。
【００３７】
前記オープニングの側面は前記第１電極に対して傾く。
【００３８】
本発明の一実施形態に係る半導体メモリ素子の製造方法は、基板上に配置される第１層間絶縁膜内に第１電極を形成し、前記第１層間絶縁膜及び前記第１電極上に第２層間絶縁膜を形成し、前記第２層間絶縁膜を貫通するオープニングを形成し、前記オープニングの側壁上に第１元素を含む第１スペーサを形成し、前記第１電極及び前記第１スペーサ上に第１元素を含む可変抵抗物質パターンを形成し、前記可変抵抗物質パターン上に第１元素を含む第２スペーサを形成し、前記可変抵抗物質パターン上に第２電極を形成するステップを有することを特徴とする。
【００３９】
前記第１元素はゲルマニウムを含む。
【００４０】
前記第１及び第２スペーサはＤａＭｂＧｅ（０≦ａ≦０．７、０≦ｂ≦０．２）を含み、前記ＤはＣ、ＮまたはＯを含み、前記ＭはＡｌ、Ｇａ、Ｉｎ、Ｔｉ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｚｒ、Ｍｏ、Ｒｕ、Ｐｄ、Ｈｆ、Ｔａ、ＩｒまたはＰｔを含む。
【００４１】
前記可変抵抗物質パターンはＤＧｅＳｂＴｅ（ＤはＣ、Ｎ、Ｓｉ、Ｂｉ、Ｉｎ、ＡｓまたはＳｅを含み）、ＤＧｅＢｉＴｅ（ＤはＣ、Ｎ、Ｓｉ、Ｉｎ、ＡｓまたはＳｅを含み）、ＤＳｂＴｅ（ＤはＡｓ、Ｓｎ、ＳｎＩｎ、Ｗ、ＭｏまたはＣｒを含み）、ＤＳｂＳｅ（ＤはＮ、Ｐ、Ａｓ、Ｓｂ、Ｂｉ、Ｏ、Ｓ、ＴｅまたはＰｏを含み）、またはＤＳｂ（ＤはＧｅ、ＧａまたはＩｎを含み）のうちの少なくとも１つを含む。
【００４２】
前記第２スペーサは前記可変抵抗物質パターン上にコンフォーマルに形成される。
【００４３】
前記第２スペーサ上に内部絶縁膜を形成することをさらに含む。
【００４４】
前記内部絶縁膜及び前記第２層間絶縁膜の各々は ＢＳＧ（ｂｏｒｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）、ＰＳＧ（ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）、ＢＰＳＧ（ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）、ＰＥ−ＴＥＯＳ（ｐｌａｓｍａ ｅｎｈａｎｃｅｄ ｔｅｔｒａ ｅｔｈｙｌ ｏｒｔｈｏ ｓｉｌｉｃａｔｅ）またはＨＤＰ（ｈｉｇｈ ｄｅｎｓｉｔｙ ｐｌａｓｍａ）層のうちの少なくとも１つを含む。
【００４５】
前記可変抵抗物質パターン上にバッファ層を形成することをさらに含む。
【００４６】
前記第２電極上に配置される第３層間絶縁膜を貫通する金属コンタクトを形成することをさらに含み、前記金属コンタクトは前記第２電極と前記第３層間絶縁膜上に配置されたビットラインを接続する。
前記オープニングを形成することは前記第２層間絶縁膜を非等方的にエッチングすることを含む。
【発明の効果】
【００４７】
本発明の実施形態によると、可変抵抗物質パターン上のスペーサが酸化層から前記可変抵抗物質パターンに酸素が拡散することを防止することができる。本発明の実施形態によると、前記可変抵抗物質パターン上のスペーサは前記可変抵抗物質パターンにゲルマニウム（Ｇｅ）を供給することができる。
【図面の簡単な説明】
【００４８】
【図１】本発明の一実施形態に係る可変抵抗メモリ素子のセルアレイの回路図である。
【図２】本発明の一実施形態に係る可変抵抗メモリ素子の平面図である。
【図３】図２のＩ−Ｉ’線に沿って切断した可変抵抗メモリ素子のセルの断面図である。
【図４】図２のＩ−Ｉ’線に沿って切断した可変抵抗メモリ素子のセルの断面図である。
【図５】本発明の一実施形態に係る可変抵抗メモリ素子のセルの製造方法を示す図である。
【図６】本発明の一実施形態に係る可変抵抗メモリ素子のセルの製造方法を示す図である。
【図７】本発明の一実施形態に係る可変抵抗メモリ素子のセルの製造方法を示す図である。
【図８】本発明の一実施形態に係る可変抵抗メモリ素子のセルの製造方法を示す図である。
【図９】本発明の一実施形態に係る可変抵抗メモリ素子のセルの製造方法を示す図である。
【図１０】本発明の一実施形態に係る可変抵抗メモリ素子のセルの製造方法を示す図である。
【図１１】本発明の一実施形態に係る可変抵抗メモリ素子のセルの製造方法を説明するフローチャートである。
【図１２】本発明の実施形態に係る可変抵抗メモリ素子のセルに含まれた下部電極の多様な形態を示す図である。
【図１３】本発明の実施形態に係る可変抵抗メモリ素子のセルに含まれた下部電極の多様な形態を示す図である。
【図１４】本発明の実施形態に係る可変抵抗メモリ素子のセルに含まれた下部電極の多様な形態を示す図である。
【図１５】本発明の実施形態に係る可変抵抗メモリ素子のセルに含まれた下部電極の多様な形態を示す図である。
【図１６】本発明の一実施形態に係る可変抵抗メモリ素子の平面図である。
【図１７】図１６のＩ−Ｉ’線に沿って切断した可変抵抗メモリ素子のセルの断面図である。
【図１８】本発明の一実施形態に係る可変抵抗メモリ素子のセルの断面図である。
【図１９】本発明の他の実施形態に係る可変抵抗メモリ素子のセルの断面図である。
【図２０】本発明のまた他の実施形態に係る可変抵抗メモリ素子のセルの断面図である。
【図２１】本発明の一実施形態に係る可変抵抗メモリ素子の平面図である。
【図２２】図２１のＩ−Ｉ’線に沿って切断した断面図である。
【図２３】本発明の一実施形態に係る可変抵抗メモリ素子のセルの形成方法を示す図である。
【図２４】本発明の一実施形態に係る可変抵抗メモリ素子のセルの形成方法を示す図である。
【図２５】本発明の一実施形態に係る可変抵抗メモリ素子のセルの形成方法を示す図である。
【図２６】本発明の一実施形態に係る可変抵抗メモリ素子のセルの形成方法を示す図である。
【図２７】本発明の一実施形態に係る可変抵抗メモリ素子のセルの形成方法を示す図である。
【図２８】本発明の一実施形態に係る可変抵抗メモリ素子のセルの形成方法を示す図である。
【図２９】本発明の一実施形態に係る可変抵抗メモリ素子の平面図である。
【図３０】図２９のＩ−Ｉ’線に沿って切断した断面図である。
【図３１】本発明の一実施形態に係るゲルマニウムスペーサが素子に用いられた場合（ｂ）、及びゲルマニウムスペーサが用いられない素子（ａ）のＰＲＡＭの耐久性を示すグラフである。
【図３２】ＰＲＡＭでゲルマニウムを含むスペーサが用いられない場合のデータリテンション特性を示すグラフである
【図３３】本発明の実施形態に係るゲルマニウムスペーサを用いたＰＲＡＭのデータリテンション特性を示す。
【図３４】本発明の一実施形態に係るＧｅ１Ｔｅ１−ｘスペーサがＰＲＡＭで用いられた場合（ｂ）、及びゲルマニウムスペーサがＰＲＡＭで用いられない場合（ａ）の耐久性を示す図である。
【図３５】ＰＲＡＭでＧｅ１Ｔｅ１−ｘスペーサが用いられない場合のデータリテンション特性を示すグラフである。
【図３６】本発明の実施形態に係るＧｅ１Ｔｅ１−ｘスペーサを用いたＰＲＡＭのデータリテンション特性を示す。
【図３７】可変抵抗物質パターン上にゲルマニウムまたはＧｅ１Ｔｅ１−ｘスペーサを含まないＰＲＡＭに対比し、本発明の実施形態に係るＰＲＡＭのリセット電流、データリテンション時間、耐久性を示す表である。
【図３８】本発明の実施形態に係る可変抵抗メモリ素子を含むメモリシステムのブロック図である。
【発明を実施するための形態】
【００４９】
以下、添付の図を参照して、本発明の望ましい実施形態を詳細に説明する。しかし、本発明はここで説明する実施形態に限定されず、他の形態に具体化することもできる。
【００５０】
図１は、本発明の実施形態に係る可変抵抗メモリ素子のセルアレイの回路図である。
【００５１】
図１に示すように、複数のメモリセル１０をマトリックス内に配置する。前記メモリセル１０の各々は可変抵抗メモリ部分１１と選択回路１２とを含むことができる。前記可変抵抗メモリ部分１１は前記選択回路１２とビットラインＢＬとの間に配置する。前記選択回路１２は前記可変抵抗メモリ部分１１とワードラインＷＬとの間に配置し、前記可変抵抗メモリ部分１１と前記ワードラインＷＬとを電気的に接続する。
【００５２】
前記可変抵抗メモリ部分１１は例えば、相変化物質パターンを含むことができる。前記相変化物質パターンはＧｅ２Ｓｂ２Ｔｅ５のようなカルコゲニド（ｃｈａｌｃｏｇｅｎｉｄｅ）物質を含むことができる。前記可変抵抗メモリ部分１１の前記相変化物質パターンの抵抗は熱が加えられると変化する。前記相変化物質パターンは前記メモリ素子の下部電極と接触することができる。前記下部電極は前記相変化物質パターンを調節するように前記相変化物質パターンに熱を供給する役割を果たすことができる。
【００５３】
図２は、本発明の一実施形態に係る可変抵抗メモリ素子の平面図である。図３は、図２のＩ−Ｉ’線に沿って切断した可変抵抗メモリ素子のセルの断面図である。
【００５４】
図２及び図３に示すように、半導体基板１０１上に第１層間絶縁膜１１０を配置する。下部電極１１２を収容するために前記第１層間絶縁膜１１０にオープニング１１２ａを形成する。前記下部電極１１２は前記半導体基板１０１上に配置する。前記半導体基板１０１は第１方向に延長するワードラインＷＬを含む。前記ワードラインは不純物でドーピングすることができる。前記半導体基板１０１はダイオードまたはＭＯＳトランジスタのような複数の選択回路を含むことができ、前記複数の選択回路は前記下部電極１１２と電気的に接続することができる。
【００５５】
前記第１層間絶縁膜１１０及び前記下部電極１１２を前記半導体基板１０１上に提供する。一例として、前記下部電極１１２は断面が長方形でありうる。各下部電極１１２は前記ワードライン上で所定の距離だけ互いに離隔することができる。前記下部電極１１２は前記第１方向に配列するか、または前記第１方向と垂直な第２方向に配列できる。
【００５６】
前記下部電極１１２上に第２層間絶縁膜１２０を提供する。前記第２層間絶縁膜１２０内に前記下部電極１１２の上面の一部を露出するトレンチ１２５を形成する。前記トレンチ１２５は第１方向または第２方向に延長することができる。前記トレンチ１２５は前記下部電極１１２に近いほど漸進的に幅が狭くなる形状でありうる。
【００５７】
可変抵抗物質パターン１４１を提供する。前記可変抵抗物質パターン１４１は実質的に垂直に対向する２つの側壁部材１４６と前記側壁部材１４６の下部を接続する下部部材１４４とを含む。前記側壁部材１４６の上部エッジの間の距離は前記下部部材１４４の幅より大きいことがある。前記側壁部材１４６は前記下部電極１１２の上面に対して傾斜を有する。前記トレンチ１２５内に提供される前記可変抵抗物質パターン１４１は実質的に上部が下部より広いＵ字形状の断面を有することができる。前記可変抵抗物質パターン１４１は、Ｔｅ、Ｓｅ、Ｇｅ、Ｓｂ、Ｂｉ、Ｐｂ、Ｓｎ、Ａｇ、Ａｓ、Ｓ、Ｓｉ、Ｐ、ＯまたはＣを含むグループから選択された２以上の化合物で形成することができる。一例として、前記可変抵抗物質パターン１４１は、ＤＧｅＳｂＴｅ（Ｄ＝Ｃ、Ｎ、Ｓｉ、Ｂｉ、Ｉｎ、ＡｓまたはＳｅ）、ＤＧｅＢｉＴｅ（Ｄ＝Ｃ、Ｎ、Ｓｉ、Ｉｎ、ＡｓまたはＳｅ）、ＤＳｂＴｅ（Ｄ＝Ａｓ、Ｓｎ、ＳｎＩｎ、Ｗ、ＭＯまたはＣｒ）、ＤＳｂＳｅ（Ｄ＝Ｎ、Ｐ、Ａｓ、Ｓｂ、Ｂｉ、Ｏ、Ｓ、ＴｅまたはＰＯ）、またはＤＳｂ（Ｄ＝Ｇｅ、ＧａまたはＩｎ）のうちの少なくとも１つを含むことができる。一例として、前記可変抵抗物質パターン１４１はＧｅ２Ｓｂ２Ｔｅ５を含むことができる。
【００５８】
前記可変抵抗物質パターン１４１の内部面上に内部スペーサ１３４を提供する。前記内部スペーサ１３４は前記可変抵抗物質パターン１４１の内部面上に実質的に均一な厚さでコンフォーマルに提供することができる。前記内部スペーサ１３４は実質的に垂直に対向する２つの側壁部材と、前記側壁部材の下部を接続する下部部材とを含むことができる。前記可変抵抗物質パターン１４１の外部面上に外部スペーサ１３２を提供する。前記内部及び外部スペーサ１３４、１３２はＧｅまたはＧｅＴｅ（ｇｅｒｍａｎｉｕｍ−ｔｅｌｌｕｒｉｕｍ）を含むことができる。一例として、前記内部及び外部スペーサ１３４、１３２はＤａＭｂＧｅ（０≦ａ≦０．７、０≦ｂ≦０．２）を含むことができる（ＤはＣ、ＮまたはＯを含み、ＭはＡｌ、Ｇａ、Ｉｎ、Ｔｉ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｚｒ、Ｍｏ、Ｒｕ、Ｐｄ、Ｈｆ、Ｔａ、ＩｒまたはＰｔを含む）。
【００５９】
本発明の一実施形態によると、前記内部及び外部スペーサ１３４、１３２はＤａＭｂ［ＧｘＴｙ］ｃ（０≦ａ／（ａ＋ｂ＋ｃ）≦０．２、０≦ｂ（ａ＋ｂ＋ｃ）≦０．１、０．３≦ｘ（ｘ＋ｙ）≦０．７）を含むことができる。前記ＤはＣ、ＮまたはＯを含み、ＭはＡｌ、Ｇａ、またはＩｎを含むことができる。前記ＧはＧｅを含むことができる。前記ＴはＴｅを含むことができる。ＧｘはＧｅｘ１Ｇ’ｘ２（０．８≦ｘ１／（ｘ１＋ｘ２）≦１）を含むことができる。Ｇ’はＡｌ、Ｇａ、Ｉｎ、Ｓｉ、Ｓｎ、Ａｓ、Ｓｂ、またはＢｉを含むことができる。ＴｙはＴｅｙ１Ｓｅｙ２（０．８≦ｙ１＋ｙ２≦１）を含むことができる。
【００６０】
一実施形態において、前記内部スペーサ１３４上に内部絶縁膜１５０を提供する。前記可変抵抗物質パターン１４１は前記外部スペーサ１３２及び前記下部電極１１２の露出した部分上に実質的にコンフォーマルに形成することができる。一例として、前記側壁部材１４６は前記外部スペーサ１３２上に提供し、前記下部部材１４４は前記下部電極１１２の露出した部分上に提供することができる。
【００６１】
前記可変抵抗物質パターン１４１はＧｅを含むことができる。前記可変抵抗物質パターン１４１内のＧｅの量は可変抵抗メモリ素子、一例として、ＰＲＡＭの動作時に減少する。これは前記可変抵抗物質パターン１４１内のＧｅの枯渇をもたらすことができる。前記可変抵抗物質パターン１４１内のＧｅの量が減った場合、ＰＲＡＭのデータリテンション特性及び耐久性は劣化しうる。本発明の一実施形態によると、前記内部及び外部スペーサ１３４、１３２は前記可変抵抗物質パターン１４１にＧｅを供給することができる。一例として、前記スペーサ１３４、１３２に含まれたＧｅは前記可変抵抗物質パターン１４１へ拡散できる。すなわち、前記可変抵抗物質パターン１４１は前記内部及び外部スペーサ１３４、１３２から供給されたＧｅによって、延長された時間の間十分な量のＧｅを保持することができる。すなわち、前記内部及び外部スペーサ１３４、１３２は前記可変抵抗物質パターン１４１に必要なＧｅの供給源の役割を果たす。したがって、本発明の一実施形態によると、ＰＲＡＭのデータリテンション特性及び耐久性は向上することができる。
【００６２】
前記第２層間絶縁膜１２０は一例として、 ＢＳＧ（ｂｏｒｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）、ＰＳＧ（ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）、ＢＰＳＧ（ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）、ＰＥ−ＴＥＯＳ（ｐｌａｓｍａ ｅｎｈａｎｃｅｄ ｔｅｔｒａ ｅｔｈｙｌ ｏｒｔｈｏ ｓｉｌｉｃａｔｅ）またはＨＤＰ（ｈｉｇｈ ｄｅｎｓｉｔｙ ｐｌａｓｍａ）層を含むシリコン酸化膜でありうる。もし、酸化物を含む前記第２層間絶縁膜１２０または前記内部絶縁膜１５０が前記可変抵抗物質パターン１４１と直接接触すれば、前記可変抵抗物質パターン１４１へ酸素が拡散する。前記可変抵抗物質パターン１４１へ酸素が拡散する場合、ＰＲＡＭの動作は劣化しうる。一例として、ＰＲＡＭのセット抵抗（ｓｅｔ ｒｅｓｉｓｔａｎｃｅ）が増加しうる。本発明の一実施形態によると、前記内部及び外部スペーサ１３４、１３２は前記絶縁膜１２０、１５０から前記可変抵抗物質パターン１４１へ酸素が拡散することを防止することができる。
【００６３】
前記第２層間絶縁膜１２０上に第３層間絶縁膜１７０を提供する。前記第１層間絶縁膜１１０と前記第２層間絶縁膜１２０との間に第１エッチング停止層１１４を提供し、前記第２層間絶縁膜１２０と前記第３層間絶縁膜１７０との間に第２エッチング停止層１２１を提供する。前記可変抵抗物質パターン１４１の上面上に上部電極１６４を提供する。前記上部電極１６４は前記可変抵抗物質パターン１４１、前記内部スペーサ１３４、前記外部スペーサ１３２、前記内部絶縁膜１５０上に提供する。前記上部電極１６４は前記側壁部材１４６と接触し、前記下部電極１１２は前記下部部材１４４と接触する。前記上部電極１６４は前記可変抵抗物質パターン１４１のＵ字形断面の両方端部上に提供できる。
【００６４】
一実施形態において、バッファ層１６２は前記上部電極１６４と前記可変抵抗物質パターン１４１との間に配置する。前記バッファ層１６２は前記可変抵抗物質パターン１４１と前記上部電極１６４との間の物質の移動及び転移を防止する。前記上部電極１６４は前記下部電極１１２に実質的に対応するプレート状または下のワードラインＷＬに垂直になるライン状でありうる。前記上部電極１６４は金属コンタクト１７２を通じてビットラインＢＬに接続する。
【００６５】
図４に示すように、前記内部スペーサ１３４と前記可変抵抗物質パターン１４１との間に障壁層１６１を配置する。前記障壁層１６１はＴｉ、Ｔａ、Ｍｏ、Ｈｆ、Ｚｒ、Ｃｒ、Ｗ、Ｎｂ、またはＶを含むことができる。前記障壁層１６１は前記内部絶縁膜１５０から酸素が前記可変抵抗物質パターン１４１へ移動することを防止することができる。
【００６６】
図５〜図１０は、本発明の実施形態に係る可変抵抗メモリ素子の製造方法を示す。
【００６７】
図５に示すように、前記基板１０１上に前記第１層間絶縁膜１１０を提供する。前記第１層間絶縁膜１１０内に前記下部電極１１２を収容するオープニング１１２ａを形成する。前記オープニング１１２ａは所定の方向、一例として、ワードラインに平行な方向またはワードラインに垂直になる方向に配列することができる。前記オープニング１１２ａは前記下部電極１１２の形状によって多様な形状で形成することができる。前記下部電極１１２を形成するために導電層をパターニングする。一例として、前記下部電極１１２はＴｉ、ＴｉＳｉｘ、ＴｉＮ、ＴｉＯＮ、ＴｉＷ、ＴｉＡＩＮ、ＴｉＡＩＯＮ、ＴｉＳＩＮ、ＴｉＢＮ、Ｗ、ＷＳｉｘ、ＷＮ、ＷＯＮ、ＷＳｉＮ、ＷＢＮ、ＷＣＮ、Ｔａ、ＴａＳｉｘ、ＴａＮ、ＴａＯＮ、ＴａＡＩＮ、ＴａＳｉＮ、ＴａＣＮ、Ｍｏ、ＭｏＮ、ＭｏＳｉＮ、ＭｏＡＩＮ、ＮｂＮ、ＺｒＡＩＮ、Ｒｕ、ＣｏＳｉｘ、ＮｉＳｉｘ、導電性カーボングループ、Ｃｕまたはこれらの組合せを含むことができる。
【００６８】
保護膜または第２エッチング停止層１２１を前記下部電極１１２上に形成する。一例として、前記第１エッチング停止層１１４はＳｉＮまたはＳｉＯＮで形成することができる。前記可変抵抗物質パターン１４１を形成するための予備トレンチ１２２の形成の時、前記第１エッチング停止層１１４は前記下部電極１１２を保護することができる。
【００６９】
前記第１層間絶縁膜１１０及び前記下部電極１１２上に第２層間絶縁膜１２０を形成することができる。前記第２層間絶縁膜１２０は前記可変抵抗物質パターン１４１の形成のための予備トレンチ１２２を形成するためにパターニングすることができる。前記第２層間絶縁膜１２０は一例として、 ＢＳＧ（ｂｏｒｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）、ＰＳＧ（ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）、ＢＰＳＧ（ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）、ＰＥ−ＴＥＯＳ（ｐｌａｓｍａ ｅｎｈａｎｃｅｄ ｔｅｔｒａ ｅｔｈｙｌ ｏｒｔｈｏ ｓｉｌｉｃａｔｅ）またはＨＤＰ（ｈｉｇｈ ｄｅｎｓｉｔｙ ｐｌａｓｍａ）層を含むシリコン酸化膜でありうる。前記予備トレンチ１２２の形成の時、前記予備トレンチ１２２の幅が前記下部電極１１２に近いほど漸進的に狭くなる形状を有するように、前記第２層間絶縁膜１２０を非等方的にエッチングすることができる。よって、前記予備トレンチ１２２は上部幅が下部幅より広く形成することができる。前記予備トレンチ１２２の下部幅は前記下部電極１１２の長軸の幅より小さいことがある。
【００７０】
図６に示すように、前記予備トレンチ１２２の側壁上に前記外部スペーサ１３２を提供する。前記第１エッチング停止層１１４の一部が除去されて前記下部電極１１２の上面を露出することができる。前記第１エッチング停止層１１４は前記第２エッチング停止層１２１及び前記外部スペーサ１３２をエッチングマスクとしてパターニングすることができる。したがって、前記下部電極１１２の上面の一部を露出することができる。
【００７１】
前記第２層間絶縁膜１２０内に前記下部電極１１２を露出するトレンチ１２５を形成する。前記トレンチ１２５は前記下部電極１１２を露出する下面１２３と前記下面１２３から延長される側壁面１２４とを含む。
【００７２】
図７に示すように、前記可変抵抗物質パターン１４１を前記外部スペーサ１３２と前記下部電極１１２の露出した上面に沿ってコンフォーマルに蒸着する。前記可変抵抗物質パターン１４１は約１ｎｍ〜約５０ｎｍの厚さで蒸着することができる。一例として、前記可変抵抗物質パターン１４１は約３ｎｍ〜約１５ｎｍの厚さで蒸着することができる。カルコゲニド物質層のような相変化物質を前記可変抵抗物質パターン１４１として用いることができる。前記可変抵抗物質パターン１４１は物理気相蒸着法（ＰＶＤ）、化学気相蒸着法（ＣＶＤ）のような方法を利用して蒸着することができる。一実施形態において、前記トレンチ１２５内に形成された前記可変抵抗物質パターン１４１は均一な厚さを有することができる。
【００７３】
図８に示すように、前記内部スペーサ１３４を前記可変抵抗物質パターン１４１上に提供する。前記内部絶縁膜１５０を前記内部スペーサ１３４上に形成して前記トレンチ１２５を満たす。前記内部絶縁膜１５０は一例として、ＨＤＰ（ｈｉｇｈ ｄｅｎｓｉｔｙ ｐｌａｓｍａ）酸化物、ＰＥ−ＴＥＯＳ（ｐｌａｓｍａ ｅｎｈａｎｃｅｄ ｔｅｔｒａ ｅｔｈｙｌ ｏｒｔｈｏ ｓｉｌｉｃａｔｅ）、ＢＰＳＧ（ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）、ＵＳＧ（ｕｎｄｏｐｅｄ ｓｉｌｉｃａｔｅ ｇｌａｓｓ）、ＦＯＸ（ｆｌｏｗａｂｌｅ ｏｘｉｄｅ）あるいはＨＳＱ（ｈｙｄｒｏｓｉｌｓｅｓｑｕｉｏｘａｎｅ）、またはＴＯＳＺ（ｔｏｎｅｎｓｉｌａｚｅｎｅ）を含むＳＯＧ（ｓｐｉｎ ｏｎ ｇｌａｓｓ）のように優れたギャップフィル特性を有する物質を含むことができる。その後、前記内部絶縁膜１５０、前記可変抵抗物質パターン１４１、前記外部スペーサ１３２、及び前記内部スペーサ１３４の上面が共面を成すように（ｃｏｐｌａｎａｒ）平坦化工程を実行することができる。
【００７４】
図９に示すように、前記可変抵抗物質パターン１４１上に前記上部電極１６４を形成する。前記上部電極１６４を形成するために導電層をパターニングすることができる。前記導電層は、Ｔｉ、ＴｉＳｉｘ、ＴｉＮ、ＴｉＯＮ、ＴｉＷ、ＴｉＡＩＮ、ＴｉＡＩＯＮ、ＴｉＳｉＮ、ＴｉＢＮ、Ｗ、ＷＳｉｘ、ＷＮ、ＷＯＮ、ＷＳｉＮ、ＷＢＮ、ＷＣＮ、Ｔａ、ＴａＳｉｘ、ＴａＮ、ＴａＯＮ、ＴａＡＩＮ、ＴａＳｉＮ、ＴａＣＮ、Ｍｏ、ＭｏＮ、ＭｏＳｉＮ、ＭｏＡＩＮ、ＮｂＮ、ＺｒＡＩＮ、Ｒｕ、ＣｏＳｉｘ、ＮｉＳｉｘ、導電性炭素グループ、Ｃｕまたはこれらの組合せを含むことができる。
【００７５】
前記上部電極１６４を形成する前、前記可変抵抗物質パターン１４１と前記上部電極１６４との間で物質が拡散されることを防止するためにバッファ層１６２を形成する。一例として、前記バッファ層１６２は、Ｔｉ、Ｔａ Ｍｏ、Ｈｆ、Ｚｒ、Ｃｒ、Ｗ、Ｎｂ、Ｖ、Ｎ、Ｃ、Ａｌ、Ｂ、Ｐ、Ｏ、またはこれらの組合せを含むことができる。一例として、前記バッファ層１６２は、ＴｉＮ、ＴｉＷ、ＴｉＣＮ、ＴｉＡｌＮ、ＴｉＳｉＣ、ＴａＮ、ＴａＳｉＮ、ＷＮ、ＭｏＮ及び／またはＣＮを含むことができる。
【００７６】
図１０に示すように、前記第２層間絶縁膜１２０上に第３層間絶縁膜１７０を形成する。前記第３層間絶縁膜１７０をパターニングして前記上部電極１６４を露出するコンタクトホールを形成する。前記コンタクトホールを導電性物質で満たして金属コンタクト１７２を形成した後、前記第３層間絶縁膜１７０上にビットラインＢＬを形成する。前記ビットラインＢＬはその下に配置されたワードラインと垂直でありうる。
【００７７】
図１１は、本発明の一実施形態に係る可変抵抗メモリ素子のセルの形成方法を示すフローチャートである。
【００７８】
図１１に示すように、基板上に提供される第１層間絶縁膜内に第１電極を形成する（ステップ６００）。前記第１層間絶縁膜及び前記第１電極上に第２層間絶縁膜を形成する（ステップ６１０）。前記第２層間絶縁膜を貫通するオープニングを形成する（ステップ６２０）。一例として、前記オープニングは前記第２層間絶縁膜を非等方的にエッチングして形成することができる。前記オープニングの側壁上に第１タイプの元素を含む第１スペーサを形成する（ステップ６３０）。前記第１電極及び前記第１スペーサ上に第１タイプの元素を含む可変抵抗物質パターンを形成する（ステップ６４０）。前記可変抵抗物質パターン上に第１タイプの元素を含む第２スペーサを形成する（ステップ６５０）。一実施形態において、前記第２スペーサは前記可変抵抗物質パターン上にコンフォーマルに形成することができる。一実施形態において、前記第２スペーサ上に内部絶縁膜を形成することができる。前記可変抵抗物質パターン上に第２電極を形成することができる（ステップ６６０）。一実施形態において、前記第２電極を形成する前に、前記可変抵抗物質パターン上にバッファ層を形成することができる。前記第２層間絶縁膜上に第３層間絶縁膜を形成し、前記第３層間絶縁膜を貫通して前記第２電極と接触する金属コンタクトを形成することができる（ステップ６７０）。
【００７９】
図１２〜図１５は、本発明の実施形態に他の可変抵抗メモリ素子のセル内に含まれた下部電極の多様な形態を示す。図１２〜図１５に示すように、前記下部電極は一例として、長方形、四角形、ラウンド形、リング形、またはアーク形のような多様な断面形態を有する。前記下部電極は斜視図において、シリンダ、チューブ、一部が切られたチューブ、または伸ばされた正六面体の形状を有する。図１２（ａ）は伸ばされた正六面体形態の下部電極を示し、図１２（ｂ）は図１２ａのＩＩ−ＩＩ’ラインに沿って切断した下部電極の断面を示す。図１３（ａ）はシリンダ型の下部電極を示し、図１３（ｂ）は図１３（ａ）のＩＩ−ＩＩ’ラインに沿って切断した下部電極の断面を示す。図１４（ａ）はチューブ型の下部電極を示し、図１４（ｂ）は図１４（ａ）のＩＩ−ＩＩ’ラインに沿って切断した下部電極の断面を示す。図１５（ａ）は一部が切られたチューブ型の下部電極を示し、図１５（ｂ）は図１５（ａ）のＩＩ−ＩＩ’ラインに沿って切断した下部電極の断面を示す。
【００８０】
図１６は、本発明の一実施形態に係る可変抵抗メモリ素子の平面図である。図１７は、本発明の一実施形態に係る可変抵抗メモリ素子のセルの断面図である。図１７に示すように、前記セル構造は下部電極３１２の形態を除いては図３のセル構造と実質的に類似である。一例として、図３では伸ばされた正六面型の下部電極を提供したが、図１７ではシリンダ型の下部電極３１２を提供する。
【００８１】
図１８は、本発明の一実施形態に係る可変抵抗メモリ素子のセルの断面図である。図１８に示すように、前記セル構造は内部スペーサ１３５が側壁部材１４６及び下部部材１４４によって形成されたオープニングを満たすことと、図３に示した前記内部絶縁膜１５０が省略された点を除いては、図３のセル構造と実質的に類似である。
【００８２】
図１９は、本発明の一実施形態に係る可変抵抗メモリ素子の断面図である。図１９に示すように、セル構造は前記内部絶縁膜１５０が低いＯ２濃度層１５２及び高いＯ２濃度層１５４を含む点を除いては、図３のセル構造と実質的に類似である。前記低いＯ２濃度層１５２は前記内部スペーサ１３４上に提供し、前記高いＯ２濃度層１５４は前記低いＯ２濃度層１５２上に提供する。したがって、前記可変抵抗物質パターン１４１の周りに酸素が少なくなって前記可変抵抗物質パターン１４１へ酸素が拡散される確率がさらに減少するようになる。一実施形態によると、前記低いＯ２濃度層１５２は酸素ガスまたはＮ２Ｏガスを利用したＵＳＧ工程によって形成することができ、前記高いＯ２濃度層１５４はオゾンガスを利用したＵＳＧ工程によって形成することができる。
【００８３】
図２０は、本発明の一実施形態に係る可変抵抗メモリ素子のセルの断面図である。図２０に示すように、前記セル構造は、前記外部スペーサ１３２を前記トレンチ１２５の側壁に沿って形成する点、及び内部スペーサ１３６を前記外部スペーサ１３２及び前記可変抵抗物質パターン１４２の上面上に形成する点を除いては、図３のセル構造と実質的に類似である。また、前記可変抵抗物質パターン１４２は前記トレンチ１２５を満たし、前記内部スペーサ１３６は前記バッファ層１６２下に提供される。前記可変抵抗物質パターン１４２は前記外部及び内部スペーサ１３２、１３６上に接触して配置する。一例として、前記外部スペーサ１３２は前記可変抵抗物質パターン１４２の側壁上に配置し、前記内部スペーサ１３６は前記可変抵抗物質パターン１４２の上面上に配置する。
【００８４】
図２１は、本発明の一実施形態に係る可変抵抗メモリ素子の平面図である。図２２は、本発明の一実施形態に係る可変抵抗メモリ素子のセルを示す。図２１及び図２２に示すように、一対のメモリセルを相互隣合って配置する。一実施形態において、左側のメモリセル及び右側のメモリセルはＡ−Ａ’ラインに対して実質的に対称的な構造を有する。一実施形態において、可変抵抗物質パターン２４１は下部部材２４４及び側壁部材２４６を含む。前記下部部材２４４及び前記側壁部材２４６は互いに接続されて前記側壁部材２４６が基板２０１の長軸に対して傾斜を有する実質的にＬ字形の可変抵抗物質パターン２４１を形成する。
【００８５】
内部スペーサ２３４及び外部スペーサ２３２はゲルマニウムを含むことができる。前記内部スペーサ２３４は前記Ｌ字形可変抵抗物質パターン２４１の内面上に提供する。前記外部スペーサ２３２は前記Ｌ字形可変抵抗物質パターン２４１の外面上に提供する。前記外部スペーサ２３２は第２層間絶縁膜２２０と前記Ｌ型可変抵抗物質パターン２４１との間に提供する。前記可変抵抗物質パターン２４１と向き合う前記可変抵抗物質パターン２４２は前記可変抵抗物質パターン２４１と実質的に鏡面対称構造を有する。一例として、前記可変抵抗物質パターン２４２は側壁部材２４７と下部部材２４５とを含む。前記側壁部材２４７の端部は前記下部部材２４５の端部と接続する。
【００８６】
前記内部スペーサ２３４の間、及び前記可変抵抗物質パターン２４１、２４２の間に絶縁層２５０を提供する。下部電極２１１、２１２の間に絶縁層を提供する。前記可変抵抗物質パターン２４２上に上部電極２６４を提供する。前記上部電極２６４と前記可変抵抗物質パターン２４２との間にバッファ層２６２を提供する。前記第２層間絶縁膜２２０上に第３層間絶縁膜２７０を提供する。前記上部電極２６４とビットラインＢＬとを電気的に接続する金属コンタクト２７２を前記第３層間絶縁膜２７０に形成する。
【００８７】
図２３〜図２８は、本発明の一実施形態に係る可変抵抗メモリ素子のセルの形成方法を示す図である。
【００８８】
図２３に示すように、半導体基板２０１を提供する。前記半導体基板２０１はｐ型半導体基板または絶縁膜が形成されたｐ型半導体基板でありうる。前記半導体基板２０１に不純物をドーピングしてワードラインＷＬを形成することができる。前記ワードラインＷＬに接続される選択素子（または回路）を前記半導体基板２０１に形成することができる。前記選択素子は一例として、ダイオード、ＭＯＳトランジスタまたはバイポーラトランジスタを含むことができる。
【００８９】
前記基板２０１上に第１層間絶縁膜２１０を形成する。前記第１層間絶縁膜２１０は一例として、シリコン酸化物（ＳｉＯ２）を含むことができる。前記第１層間絶縁膜２１０を貫通するオープニング２１３を形成することができる。導電物質が前記オープニング２１３を満たすことができる。前記導電物質を平坦化した後、一対の導電電極２１１、２１２を前記第１層間絶縁膜２１０内に隣接して形成することができる。
【００９０】
前記平坦化工程はＣＭＰ工程でありうる。一実施形態において、前記第１層間絶縁膜２１０の形成の前に、前記一対の電極２１１、２１２を形成することができる。一例として、前記基板２０１上に導電層を形成することができる。前記導電層をパターニングして前記一対の電極２１１、２１２を形成することができる。前記一対の電極２１１、２１２を覆う絶縁膜を形成することができる。前記絶縁膜は前記一対の電極２１１、２１２を露出するように平坦化して前記第１層間絶縁膜２１０を形成することができる。
【００９１】
前記一対の電極２１１、２１２は前記可変抵抗メモリ素子の加熱電極でありうる。前記一対の電極２１１、２１２は前記選択素子（回路）と電気的に接続することができる。前記一対の電極２１１、２１２は互いに分離して第１または第２方向のワードラインＷＬ上に配置することができる。
【００９２】
図２４に示すように、前記第１層間絶縁膜２１０と前記一対の電極２１１、２１２上に第２層間絶縁膜２２０を形成することができる。前記第２層間絶縁膜２２０は一例として、ＳｉＯ２を含むことができる。一実施形態において、前記第２層間絶縁膜２２０を形成する前、前記第１層間絶縁膜２１０上に第１エッチング停止層２１４を形成する。前記第２層間絶縁膜２２０上に第２エッチング停止層２２１を形成する。前記第１及び第２エッチング停止層２１４、２２１は他の隣接する膜及び層と異なるエッチング選択度を有することができる。前記第１及び第２エッチング停止層２１４、２２１は一例として、シリコン窒化物（ＳｉＮ）またはシリコン酸化窒化物（ＳｉＯＮ）を含むことができる。
【００９３】
前記第１エッチング停止層２１４を露出する予備トレンチ２２３を前記第２層間絶縁膜２２０に形成する。前記予備トレンチ２２３は前記一対の電極２１１、２１２とオーバーラップされうる。一実施形態において、前記予備トレンチ２２３の上部幅は前記予備トレンチ２２３の下部幅より大きいことがある。
【００９４】
図２５に示すように、非等方的エッチングで前記予備トレンチ２２３の側壁上に外部スペーサ２３２を形成することができる。前記外部スペーサ２３２をエッチングマスクとして前記第１エッチング停止層２１４を前記一対の電極２１１、２１２が露出するようにエッチングする。
【００９５】
前記一対の電極２１１、２１２を露出するトレンチ２２６を前記第２層間絶縁膜２２０に形成する。前記トレンチ２２６は前記一対の電極２１１、２１２を露出する下部面２２４と、前記下部面２２４から延長される側面２２５とを含む。
【００９６】
一実施形態において、前記外部スペーサ２３２が省略された場合、前記予備トレンチ２２３も省略することができる。
【００９７】
図２６に示すように、可変抵抗物質パターン２４１、２４２を前記トレンチ２２６に形成することができる。内部スペーサ２３４を前記トレンチ２２６内に形成し、前記可変抵抗物質パターン２４１、２４２を覆うことができる。前記内部スペーサ２３４をマスクとして、分離した可変抵抗物質パターン２４１、２４２を形成することができる。ギャップヒィル（ｇａｐ−ｆｉｌｌ）絶縁膜２５０を前記内部スペーサ２３４上に形成することができる。
【００９８】
図２７に示すように、前記第２層間絶縁膜２２０上に上部電極２６４を形成することができる。図２８に示すように、前記上部電極２６４を覆う第３層間絶縁膜２７０を前記第２層間絶縁膜２２０上に提供することができる。前記第３層間絶縁膜２７０を貫通して形成された金属コンタクト２７２が前記ビットラインＢＬと前記上部電極２６４とを電気的に接続することができる。
【００９９】
図２９は、本発明の一実施形態に係る可変抵抗メモリ素子の平面図である。図３０は、図２９のＩ−Ｉ’ラインに沿って切断した断面図である。図２９及び図３０に示すように、基板４０１上に第１層間絶縁膜４１０を提供することができる。前記第１層間絶縁膜４１０上に下部電極４１２を提供する。前記下部電極４１２は一端部を前記基板４０１上に配置し、他端部を前記可変抵抗物質パターン４４０上に配置する。前記可変抵抗物質パターン４４０は第１エッチング停止層４１４及び前記下部電極４１２上に提供する。前記可変抵抗物質パターン４４０は実質的にバー状または正六面体状でありうる。上部スペーサ４３４を前記可変抵抗物質パターン４４０の上面上に提供する。前記可変抵抗物質パターン４４０の側面上に側面スペーサ４３２を提供する。前記可変抵抗物質パターン４４０は前記第１層間絶縁膜４１０上に提供された前記第２層間絶縁膜４７０から孤立する。
【０１００】
前記上部スペーサ４３４上にバッファ層４６２を提供するる。前記バッファ層４６２上に上部電極４６４を提供する。前記第２層間絶縁膜４７０上にビットラインＢＬを提供する。前記第２層間絶縁膜４７０内に配置された金属コンタクト４７２を通じて、前記上部電極４６４は前記ビットラインＢＬと接続する。
【０１０１】
図３１は、本発明の一実施形態に係るゲルマニウムスペーサが素子に用いられた場合（ｂ）、及びゲルマニウムスペーサが素子に用いられない場合（ａ）のＰＲＡＭの耐久性を示すグラフである。図３１に示すように、ゲルマニウムスペーサを用いた場合、ＰＲＡＭの耐久性が増加する。
【０１０２】
図３２は、ＰＲＡＭでゲルマニウムを含むスペーサが用いられない場合のデータリテンション特性を示すグラフである。図３２に示すように、（ａ）はデータ格納前の状態を示し、（ｂ）はデータ格納後、ベーキング前の状態を示し、（ｃ）はデータ格納後、１５０℃で１〜２時間の間ベーキングした状態を示し、（ｄ）はデータ格納後、１５０℃で４時間の間ベーキングした状態を示す。ゲルマニウムスペーサがＰＲＡＭのＧｅ−Ｓｂ−Ｔｅ物質を覆わない場合、データリテンション特性は１５０℃で２時間より少ない。
【０１０３】
図３３は、本発明の実施形態に係るゲルマニウムスペーサを用いたＰＲＡＭのデータリテンション特性を示す。図３３に示すように、（ａ）はデータ格納前の状態を示し、（ｂ）はデータ格納後、ベーキング前の状態を示し、（ｃ）はデータ格納後、１５０℃で１〜１２時間の間ベーキングした状態を示し、（ｄ）はデータ格納後、１５０℃で２４時間の間ベーキングした状態を示す。ＰＲＡＭのＧｅ−Ｓｂ−Ｔｅを覆うゲルマニウムスペーサが用いられた場合、データリテンション特性は１５０℃で約１２時間に改善される。
【０１０４】
図３４は、本発明の実施形態によってＧｅ１Ｔｅ１−ｘスペーサがＰＲＡＭで用いられた場合（ｂ）、及びゲルマニウムスペーサがＰＲＡＭで用いられない場合（ａ）の耐久性を示す図である。図３４に示すように、ゲルマニウムスペーサが用いられない場合に対比して、前記Ｇｅ１Ｔｅ１−ｘスペーサが用いられた場合、ＰＲＡＭの耐久性が改善される。
【０１０５】
図３５は、ＰＲＡＭでＧｅ１Ｔｅ１−ｘスペーサが用いられない場合のデータリテンション特性を示すグラフである。図３５に示すように、（ａ）はデータ格納前の状態を示し、（ｂ）はデータ格納後、ベーキング前の状態を示し、（ｃ）はデータ格納後、１５０℃で１〜２時間の間ベーキングした状態を示し、（ｄ）はデータ格納後、１５０℃で４時間の間ベーキングした状態を示す。ＰＲＡＭのＧｅ−Ｓｂ−Ｔｅを覆うＧｅ１Ｔｅ１−ｘスペーサが用いられない場合のデータリテンション特性は１５０℃で２時間未満である。
【０１０６】
図３６は、本発明の実施形態に係るＧｅ１Ｔｅ１−ｘスペーサを用いたＰＲＡＭのデータリテンション特性を示す。図３６に示すように、（ａ）はデータ格納前の状態を示し、（ｂ）はデータ格納後、ベーキング前の状態を示し、（ｃ）はデータ格納後、１５０℃で約２４時間の間ベーキングした状態を示す。ＰＲＡＭのＧｅ−Ｓｂ−Ｔｅを覆うＧｅ１Ｔｅ１−ｘスペーサが用いられた場合、データリテンション特性は１５０℃で約２４時間に改善される。
【０１０７】
図３７は、可変抵抗物質パターン上にゲルマニウムまたはＧｅ１Ｔｅ１−ｘスぺーサを含まないＰＲＡＭに対比して、本発明の実施形態に係るＰＲＡＭのリセット電流、データ維持時間、耐久性を示す表である。
【０１０８】
図３８は、本発明の実施形態に係る可変抵抗メモリ素子を含むメモリシステムのブロック図である。
【０１０９】
図３８に示すように、メモリシステム１０００は、ＰＲＡＭ１１００のような可変抵抗メモリ素子と、メモリコントローラ１２００とを含むメモリ装置１３００を含む。前記システム１０００はＣＰＵ１５００、ユーザインターフェース１６００、及び電源供給装置１７００をさらに含むことができる。前記システム１００の構成要素はデータバス１４５０を通じて相互接続することができる。
【０１１０】
前記ユーザインターフェース１６００を通じて供給されるか、ＣＰＵ１５００で発生されたデータは前記メモリコントローラ１２００を通じて前記可変抵抗メモリ素子１１００に格納される。前記可変抵抗メモリ素子１１００はＳＳＤ（ｓｏｌｉｄ ｓｔａｔｅ ｄｒｉｖｅ）を含むことができる。図示しないが、応用チップセット、カメライメージプロセッサ（ＣＩＳ）、及びモバイルＤＲＡＭを前記メモリシステム１０００にさらに追加することができる。前記メモリシステム１０００は無線環境でデータを送受信することができるＰＤＡ、ポータブルコンピュータ、ウェッブタブレット、無線電話、移動電話、デジタル音楽再生機、メモリカードまたは装置のように、無線環境でデータを送受信することができる装置に適用することができる。
【０１１１】
本発明の実施形態に係る可変抵抗メモリ素子またはメモリシステムは多様なパッケージに実装することができる。一例として、前記可変抵抗メモリ素子またはメモリシステムは、ＰＯＰ（ｐａｃｋａｇｅ ｏｎ ｐａｃｋａｇｅ）、ＢＧＡ（ｂａｌｌ ｇｒｉｄ ａｒｒａｙ）、ＣＳＰ（ｃｈｉｐ ｓｃａｌｅ ｐａｃｋａｇｅ）、ＰＬＣＣ（ｐｌａｓｔｉｃ ｌｅａｄｅｄ ｃｈｉｐ ｃａｒｒｉｅｒ）、ＰＤＩＰ（ｐｌａｓｔｉｃ ｄｕａｌ ｉｎ−ｌｉｎｅ ｐａｃｋａｇｅ）、ｄｉｅ ｉｎ ｗａｆｆｌｅ ｐａｃｋ、ｄｉｅ ｉｎ ｗａｆｅｒ ｆｏｒｍ、ＣＯＢ（ｃｈｉｐ ｏｎ ｂｏａｒｄ）、ＣＥＲＤＩＰ（ｃｅｒａｍｉｃ ｄｕａｌ ｉｎ−ｌｉｎｅ ｐａｃｋａｇｅ）、ＭＱＦＰ（ｐｌａｓｔｉｃ ｍｅｔｒｉｃ ｑｕａｄ ｆｌａｔ ｐａｃｋ）、ＴＱＦＰ（ｔｈｉｎ ｑｕａｄ ｆｌａｔ ｐａｃｋ）、ＳＯＩＣ（ｓｍａｌｌ ｏｕｔｌｉｎｅ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）、ＳＳＱＰ（ｓｈｒｉｎｋ ｓｍａｌｌ ｏｕｔｌｉｎｅ ｐａｃｋａｇｅ）、ＴＳＯＰ（ｔｈｉｎ ｓｍａｌｌ ｏｕｔｌｉｎｅ ｐａｃｋａｇｅ）、ＳＩＰ（ｓｙｓｔｅｍ ｉｎ ｐａｃｋａｇｅ）、ＭＣＰ（ｍｕｌｔｉ ｃｈｉｐ ｐａｃｋａｇｅ）、ＷＦＰ（ｗａｆｅｒ−ｌｅｖｅｌ ｆａｂｒｉｃａｔｅｄ ｐａｃｋａｇｅ）、またはＷＳＰ（ｗａｆｅｒ−ｌｅｖｅｌ ｐｒｏｃｅｓｓｅｄ ｓｔａｃｋ ｐａｃｋａｇｅ）の形態でパッケージングすることができる。
【０１１２】
以上、添付の図面を参照して本発明の実施形態を説明したが、本発明が属する技術分野で通常の知識を持つ者は本発明がその技術的思想や必須な特徴を変更しなくても、他の具体的な形態に実施することができることを理解することができる。したがって、以上の実施形態にはすべての面で例示的であり、限定的ではないと理解しなければならない。
【符号の説明】
【０１１３】
１０１，２０１，４０１ 半導体基板
１１０，２１０，４１０ 第１層間絶縁膜
１１２，４１２ 下部電極
１１４，２１４，４１４ 第１エッチング停止層
１２０，２２０，４７０ 第２層間絶縁膜
１２１，２２１ 第２エッチング停止層
１２５．２２６ トレンチ
１３２，２３２ 外部スペーサ
１３４，１３５，１３６，２３４ 内部スペーサ
１４１，１４２，２４１，２４２，４４０ 可変抵抗物質パターン
１４４，２４４，２４５ 下部部材
１４６，２４６，２４７ 側壁部材
１５０ 内部絶縁膜
１６１ 障壁層
１６２，２６２，４６２ バッファ層
１６４，２６４，４６４ 上部電極
１７０，２７０ 第３層間絶縁膜
１７２，２７２，４７２ 金属コンタクト
４３２ 側面スペーサ
４３４ 上部スペーサ
【技術分野】
【０００１】
本発明は半導体メモリ素子及びその製造方法に係り、より具体的には可変抵抗メモリ素子及びその製造方法に関する。
【背景技術】
【０００２】
可変抵抗メモリ素子には、例えば、強誘電体メモリ（ＦＲＡＭ）、磁気メモリ（ＭＲＡＭ）、及び相変化メモリ（ＰＲＡＭ）がある。このような不揮発性半導体メモリ素子において、データ格納のために用いられる物質は互いに異なるデータのための互いに異なる状態を有し、電流または電圧の供給が遮断される場合にもデータを保持する。相変化メモリ（以下ＰＲＡＭ）にはデータ格納のために可変抵抗物質パターンが用いられている。
【０００３】
前記可変抵抗物質パターンが酸化膜と接触する場合、酸素が酸化膜から可変抵抗物質パターンに拡散する。このような酸素の拡散はＰＲＡＭの動作特性を劣化させる。一例として、酸素の拡散はＰＲＡＭのメモリセルの抵抗分布に影響を与え、ＰＲＡＭのメモリセルのセット抵抗（ｓｅｔ ｒｅｓｉｓｔａｎｃｅ）を増加させる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国登録特許６，８６４，５２１号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
そこで、本発明は上記従来の半導体メモリ素子における問題点に鑑みてなされたものであって、本発明の目的は、電気的特性が向上した半導体メモリ素子を提供することにある。
【課題を解決するための手段】
【０００６】
上記目的を達成するためになされた本発明による半導体メモリ素子は、可変抵抗物質パターン上のスペーサが酸化層から前記可変抵抗物質パターンに酸素が拡散することを防止することができる。
【０００７】
本発明の一実施形態に係る前記可変抵抗物質パターン上のスペーサは前記可変抵抗物質パターンにゲルマニウム（Ｇｅ）を供給することができる。
【０００８】
一実施形態において、半導体メモリ素子は、第１電極及び第２電極と、前記第１電極と第２電極との間に提供され、第１元素を含む可変抵抗物質パターンと、前記第１元素を含み、前記可変抵抗物質パターンに隣接して配置される第１スペーサとを有することを特徴とする。
【０００９】
前記第１元素はゲルマニウム（Ｇｅ）を含む。
【００１０】
前記可変抵抗物質パターンは相変化物質を含む。
【００１１】
前記第１スペーサはＤａＭｂＧｅ（０≦ａ≦０．７、０≦ｂ≦０．２）を含み、前記ＤはＣ、ＮまたはＯを含み、前記ＭはＡｌ、Ｇａ、Ｉｎ、Ｔｉ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｚｒ、Ｍｏ、Ｒｕ、Ｐｄ、Ｈｆ、Ｔａ、ＩｒまたはＰｔを含む。
【００１２】
前記可変抵抗物質パターンはＤＧｅＳｂＴｅ（ＤはＣ、Ｎ、Ｓｉ、Ｂｉ、Ｉｎ、ＡｓまたはＳｅを含み）、ＤＧｅＢｉＴｅ（ＤはＣ、Ｎ、Ｓｉ、Ｉｎ、ＡｓまたはＳｅを含み）、ＤＳｂＴｅ（ＤはＡｓ、Ｓｎ、ＳｎＩｎ、Ｗ、ＭｏまたはＣｒを含み）、ＤＳｂＳｅ（ＤはＮ、Ｐ、Ａｓ、Ｓｂ、Ｂｉ、Ｏ、Ｓ、ＴｅまたはＰｏを含み）、またはＤＳｂ（ＤはＧｅ、ＧａまたはＩｎを含み）のうちの少なくとも１つを含む。
【００１３】
前記第１元素を含む第２スペーサをさらに含み、前記第２スペーサは前記可変抵抗物質パターンに隣接し，前記第１スペーサの反対側に配置される。
【００１４】
前記第１及び第２スペーサは前記可変抵抗物質パターンと直接接触する。
【００１５】
前記可変抵抗物質パターンはＵ字形状の断面を有する。
【００１６】
前記第１元素を含む第２スペーサをさらに含み、前記第２スペーサは前記可変抵抗物質パターンに隣接し，前記第１スペーサと垂直である。
【００１７】
前記第１及び第２スペーサは前記可変抵抗物質パターンと直接接触する。
【００１８】
前記可変抵抗物質パターンと前記第２電極との間に内部絶縁膜をさらに含む。
【００１９】
前記内部絶縁膜は第１膜及び前記第１膜上の第２膜を含み、前記第２膜は前記第１膜とＯ２の濃度が異なる。
【００２０】
前記内部絶縁膜は ＢＳＧ（ｂｏｒｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）、ＰＳＧ（ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）、ＢＰＳＧ（ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）、ＰＥ−ＴＥＯＳ（ｐｌａｓｍａ ｅｎｈａｎｃｅｄ ｔｅｔｒａ ｅｔｈｙｌ ｏｒｔｈｏ ｓｉｌｉｃａｔｅ）またはＨＤＰ（ｈｉｇｈ ｄｅｎｓｉｔｙ ｐｌａｓｍａ）層のうちの少なくとも１つを含む。
【００２１】
前記第１電極はワードラインと電気的に接続され、前記第２電極はビットラインと電気的に接続される。
【００２２】
前記第１電極は基板上に提供される。
【００２３】
前記第１スペーサは前記可変抵抗物質パターンと直接接触する。
【００２４】
本発明の一実施形態に係る半導体メモリ素子は、基板上に提供される第１電極、及び前記第１電極と第２電極との間に提供される層間絶縁膜と、前記層間絶縁膜を貫通して前記第１電極を露出するオープニングと、前記オープニング内に提供され、前記第１電極と接触し、第１元素を含む可変抵抗物質パターンと、前記可変抵抗物質パターンに隣接して配置され、前記第１元素を含む第１スペーサとを有することを特徴とする。
【００２５】
前記第１元素はゲルマニウムを含む。
【００２６】
前記第１スペーサはＤａＭｂＧｅ（０≦ａ≦０．７、０≦ｂ≦０．２）を含み、前記ＤはＣ、ＮまたはＯを含み、前記ＭはＡｌ、Ｇａ、Ｉｎ、Ｔｉ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｚｒ、Ｍｏ、Ｒｕ、Ｐｄ、Ｈｆ、Ｔａ、ＩｒまたはＰｔを含む。
前記可変抵抗物質パターンはＤＧｅＳｂＴｅ（ＤはＣ、Ｎ、Ｓｉ、Ｂｉ、Ｉｎ、ＡｓまたはＳｅを含み）、ＤＧｅＢｉＴｅ（ＤはＣ、Ｎ、Ｓｉ、Ｉｎ、ＡｓまたはＳｅを含み）、ＤＳｂＴｅ（ＤはＡｓ、Ｓｎ、ＳｎＩｎ、Ｗ、ＭｏまたはＣｒを含み）、ＤＳｂＳｅ（ＤはＮ、Ｐ、Ａｓ、Ｓｂ、Ｂｉ、Ｏ、Ｓ、ＴｅまたはＰｏを含み）、またはＤＳｂ（ＤはＧｅ、ＧａまたはＩｎを含み）のうちの少なくとも１つを含む。
【００２７】
前記第１元素を含む第２スペーサをさらに含み、前記第２スペーサは前記可変抵抗物質パターンに隣接し、前記第１スペーサの反対側に配置される。
【００２８】
前記オープニングは側壁と下面とを含む。
【００２９】
前記第１スペーサは前記オープニングの側壁上に配置される。
【００３０】
前記可変抵抗物質パターンは側壁と下部壁（ｂｏｔｔｏｍ ｗａｌｌ）とを含む。
【００３１】
前記可変抵抗物質パターンの側壁は前記第１スペーサ上に配置され、前記可変抵抗物質パターンの下部壁は前記第１電極上に配置される。
【００３２】
前記第１元素を含む第２スペーサをさらに含み、前記第２スペーサは側壁及び下部壁を含む。
【００３３】
前記第２スペーサの側壁は前記可変抵抗物質パターンの側壁上に提供され、前記第２スペーサの下部壁は前記可変抵抗物質パターンの下部壁上に配置される。
【００３４】
前記可変抵抗物質パターン上に提供され、前記第１スペーサと垂直になる第２スペーサをさらに含む。
【００３５】
前記可変抵抗物質パターンの下部壁と前記第２電極との間に提供される内部絶縁膜をさらに含む。
【００３６】
前記内部絶縁膜は第１膜及び前記第１膜上の第２膜を含み、前記第２膜は前記第１膜とＯ２の濃度が異なる。
【００３７】
前記オープニングの側面は前記第１電極に対して傾く。
【００３８】
本発明の一実施形態に係る半導体メモリ素子の製造方法は、基板上に配置される第１層間絶縁膜内に第１電極を形成し、前記第１層間絶縁膜及び前記第１電極上に第２層間絶縁膜を形成し、前記第２層間絶縁膜を貫通するオープニングを形成し、前記オープニングの側壁上に第１元素を含む第１スペーサを形成し、前記第１電極及び前記第１スペーサ上に第１元素を含む可変抵抗物質パターンを形成し、前記可変抵抗物質パターン上に第１元素を含む第２スペーサを形成し、前記可変抵抗物質パターン上に第２電極を形成するステップを有することを特徴とする。
【００３９】
前記第１元素はゲルマニウムを含む。
【００４０】
前記第１及び第２スペーサはＤａＭｂＧｅ（０≦ａ≦０．７、０≦ｂ≦０．２）を含み、前記ＤはＣ、ＮまたはＯを含み、前記ＭはＡｌ、Ｇａ、Ｉｎ、Ｔｉ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｚｒ、Ｍｏ、Ｒｕ、Ｐｄ、Ｈｆ、Ｔａ、ＩｒまたはＰｔを含む。
【００４１】
前記可変抵抗物質パターンはＤＧｅＳｂＴｅ（ＤはＣ、Ｎ、Ｓｉ、Ｂｉ、Ｉｎ、ＡｓまたはＳｅを含み）、ＤＧｅＢｉＴｅ（ＤはＣ、Ｎ、Ｓｉ、Ｉｎ、ＡｓまたはＳｅを含み）、ＤＳｂＴｅ（ＤはＡｓ、Ｓｎ、ＳｎＩｎ、Ｗ、ＭｏまたはＣｒを含み）、ＤＳｂＳｅ（ＤはＮ、Ｐ、Ａｓ、Ｓｂ、Ｂｉ、Ｏ、Ｓ、ＴｅまたはＰｏを含み）、またはＤＳｂ（ＤはＧｅ、ＧａまたはＩｎを含み）のうちの少なくとも１つを含む。
【００４２】
前記第２スペーサは前記可変抵抗物質パターン上にコンフォーマルに形成される。
【００４３】
前記第２スペーサ上に内部絶縁膜を形成することをさらに含む。
【００４４】
前記内部絶縁膜及び前記第２層間絶縁膜の各々は ＢＳＧ（ｂｏｒｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）、ＰＳＧ（ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）、ＢＰＳＧ（ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）、ＰＥ−ＴＥＯＳ（ｐｌａｓｍａ ｅｎｈａｎｃｅｄ ｔｅｔｒａ ｅｔｈｙｌ ｏｒｔｈｏ ｓｉｌｉｃａｔｅ）またはＨＤＰ（ｈｉｇｈ ｄｅｎｓｉｔｙ ｐｌａｓｍａ）層のうちの少なくとも１つを含む。
【００４５】
前記可変抵抗物質パターン上にバッファ層を形成することをさらに含む。
【００４６】
前記第２電極上に配置される第３層間絶縁膜を貫通する金属コンタクトを形成することをさらに含み、前記金属コンタクトは前記第２電極と前記第３層間絶縁膜上に配置されたビットラインを接続する。
前記オープニングを形成することは前記第２層間絶縁膜を非等方的にエッチングすることを含む。
【発明の効果】
【００４７】
本発明の実施形態によると、可変抵抗物質パターン上のスペーサが酸化層から前記可変抵抗物質パターンに酸素が拡散することを防止することができる。本発明の実施形態によると、前記可変抵抗物質パターン上のスペーサは前記可変抵抗物質パターンにゲルマニウム（Ｇｅ）を供給することができる。
【図面の簡単な説明】
【００４８】
【図１】本発明の一実施形態に係る可変抵抗メモリ素子のセルアレイの回路図である。
【図２】本発明の一実施形態に係る可変抵抗メモリ素子の平面図である。
【図３】図２のＩ−Ｉ’線に沿って切断した可変抵抗メモリ素子のセルの断面図である。
【図４】図２のＩ−Ｉ’線に沿って切断した可変抵抗メモリ素子のセルの断面図である。
【図５】本発明の一実施形態に係る可変抵抗メモリ素子のセルの製造方法を示す図である。
【図６】本発明の一実施形態に係る可変抵抗メモリ素子のセルの製造方法を示す図である。
【図７】本発明の一実施形態に係る可変抵抗メモリ素子のセルの製造方法を示す図である。
【図８】本発明の一実施形態に係る可変抵抗メモリ素子のセルの製造方法を示す図である。
【図９】本発明の一実施形態に係る可変抵抗メモリ素子のセルの製造方法を示す図である。
【図１０】本発明の一実施形態に係る可変抵抗メモリ素子のセルの製造方法を示す図である。
【図１１】本発明の一実施形態に係る可変抵抗メモリ素子のセルの製造方法を説明するフローチャートである。
【図１２】本発明の実施形態に係る可変抵抗メモリ素子のセルに含まれた下部電極の多様な形態を示す図である。
【図１３】本発明の実施形態に係る可変抵抗メモリ素子のセルに含まれた下部電極の多様な形態を示す図である。
【図１４】本発明の実施形態に係る可変抵抗メモリ素子のセルに含まれた下部電極の多様な形態を示す図である。
【図１５】本発明の実施形態に係る可変抵抗メモリ素子のセルに含まれた下部電極の多様な形態を示す図である。
【図１６】本発明の一実施形態に係る可変抵抗メモリ素子の平面図である。
【図１７】図１６のＩ−Ｉ’線に沿って切断した可変抵抗メモリ素子のセルの断面図である。
【図１８】本発明の一実施形態に係る可変抵抗メモリ素子のセルの断面図である。
【図１９】本発明の他の実施形態に係る可変抵抗メモリ素子のセルの断面図である。
【図２０】本発明のまた他の実施形態に係る可変抵抗メモリ素子のセルの断面図である。
【図２１】本発明の一実施形態に係る可変抵抗メモリ素子の平面図である。
【図２２】図２１のＩ−Ｉ’線に沿って切断した断面図である。
【図２３】本発明の一実施形態に係る可変抵抗メモリ素子のセルの形成方法を示す図である。
【図２４】本発明の一実施形態に係る可変抵抗メモリ素子のセルの形成方法を示す図である。
【図２５】本発明の一実施形態に係る可変抵抗メモリ素子のセルの形成方法を示す図である。
【図２６】本発明の一実施形態に係る可変抵抗メモリ素子のセルの形成方法を示す図である。
【図２７】本発明の一実施形態に係る可変抵抗メモリ素子のセルの形成方法を示す図である。
【図２８】本発明の一実施形態に係る可変抵抗メモリ素子のセルの形成方法を示す図である。
【図２９】本発明の一実施形態に係る可変抵抗メモリ素子の平面図である。
【図３０】図２９のＩ−Ｉ’線に沿って切断した断面図である。
【図３１】本発明の一実施形態に係るゲルマニウムスペーサが素子に用いられた場合（ｂ）、及びゲルマニウムスペーサが用いられない素子（ａ）のＰＲＡＭの耐久性を示すグラフである。
【図３２】ＰＲＡＭでゲルマニウムを含むスペーサが用いられない場合のデータリテンション特性を示すグラフである
【図３３】本発明の実施形態に係るゲルマニウムスペーサを用いたＰＲＡＭのデータリテンション特性を示す。
【図３４】本発明の一実施形態に係るＧｅ１Ｔｅ１−ｘスペーサがＰＲＡＭで用いられた場合（ｂ）、及びゲルマニウムスペーサがＰＲＡＭで用いられない場合（ａ）の耐久性を示す図である。
【図３５】ＰＲＡＭでＧｅ１Ｔｅ１−ｘスペーサが用いられない場合のデータリテンション特性を示すグラフである。
【図３６】本発明の実施形態に係るＧｅ１Ｔｅ１−ｘスペーサを用いたＰＲＡＭのデータリテンション特性を示す。
【図３７】可変抵抗物質パターン上にゲルマニウムまたはＧｅ１Ｔｅ１−ｘスペーサを含まないＰＲＡＭに対比し、本発明の実施形態に係るＰＲＡＭのリセット電流、データリテンション時間、耐久性を示す表である。
【図３８】本発明の実施形態に係る可変抵抗メモリ素子を含むメモリシステムのブロック図である。
【発明を実施するための形態】
【００４９】
以下、添付の図を参照して、本発明の望ましい実施形態を詳細に説明する。しかし、本発明はここで説明する実施形態に限定されず、他の形態に具体化することもできる。
【００５０】
図１は、本発明の実施形態に係る可変抵抗メモリ素子のセルアレイの回路図である。
【００５１】
図１に示すように、複数のメモリセル１０をマトリックス内に配置する。前記メモリセル１０の各々は可変抵抗メモリ部分１１と選択回路１２とを含むことができる。前記可変抵抗メモリ部分１１は前記選択回路１２とビットラインＢＬとの間に配置する。前記選択回路１２は前記可変抵抗メモリ部分１１とワードラインＷＬとの間に配置し、前記可変抵抗メモリ部分１１と前記ワードラインＷＬとを電気的に接続する。
【００５２】
前記可変抵抗メモリ部分１１は例えば、相変化物質パターンを含むことができる。前記相変化物質パターンはＧｅ２Ｓｂ２Ｔｅ５のようなカルコゲニド（ｃｈａｌｃｏｇｅｎｉｄｅ）物質を含むことができる。前記可変抵抗メモリ部分１１の前記相変化物質パターンの抵抗は熱が加えられると変化する。前記相変化物質パターンは前記メモリ素子の下部電極と接触することができる。前記下部電極は前記相変化物質パターンを調節するように前記相変化物質パターンに熱を供給する役割を果たすことができる。
【００５３】
図２は、本発明の一実施形態に係る可変抵抗メモリ素子の平面図である。図３は、図２のＩ−Ｉ’線に沿って切断した可変抵抗メモリ素子のセルの断面図である。
【００５４】
図２及び図３に示すように、半導体基板１０１上に第１層間絶縁膜１１０を配置する。下部電極１１２を収容するために前記第１層間絶縁膜１１０にオープニング１１２ａを形成する。前記下部電極１１２は前記半導体基板１０１上に配置する。前記半導体基板１０１は第１方向に延長するワードラインＷＬを含む。前記ワードラインは不純物でドーピングすることができる。前記半導体基板１０１はダイオードまたはＭＯＳトランジスタのような複数の選択回路を含むことができ、前記複数の選択回路は前記下部電極１１２と電気的に接続することができる。
【００５５】
前記第１層間絶縁膜１１０及び前記下部電極１１２を前記半導体基板１０１上に提供する。一例として、前記下部電極１１２は断面が長方形でありうる。各下部電極１１２は前記ワードライン上で所定の距離だけ互いに離隔することができる。前記下部電極１１２は前記第１方向に配列するか、または前記第１方向と垂直な第２方向に配列できる。
【００５６】
前記下部電極１１２上に第２層間絶縁膜１２０を提供する。前記第２層間絶縁膜１２０内に前記下部電極１１２の上面の一部を露出するトレンチ１２５を形成する。前記トレンチ１２５は第１方向または第２方向に延長することができる。前記トレンチ１２５は前記下部電極１１２に近いほど漸進的に幅が狭くなる形状でありうる。
【００５７】
可変抵抗物質パターン１４１を提供する。前記可変抵抗物質パターン１４１は実質的に垂直に対向する２つの側壁部材１４６と前記側壁部材１４６の下部を接続する下部部材１４４とを含む。前記側壁部材１４６の上部エッジの間の距離は前記下部部材１４４の幅より大きいことがある。前記側壁部材１４６は前記下部電極１１２の上面に対して傾斜を有する。前記トレンチ１２５内に提供される前記可変抵抗物質パターン１４１は実質的に上部が下部より広いＵ字形状の断面を有することができる。前記可変抵抗物質パターン１４１は、Ｔｅ、Ｓｅ、Ｇｅ、Ｓｂ、Ｂｉ、Ｐｂ、Ｓｎ、Ａｇ、Ａｓ、Ｓ、Ｓｉ、Ｐ、ＯまたはＣを含むグループから選択された２以上の化合物で形成することができる。一例として、前記可変抵抗物質パターン１４１は、ＤＧｅＳｂＴｅ（Ｄ＝Ｃ、Ｎ、Ｓｉ、Ｂｉ、Ｉｎ、ＡｓまたはＳｅ）、ＤＧｅＢｉＴｅ（Ｄ＝Ｃ、Ｎ、Ｓｉ、Ｉｎ、ＡｓまたはＳｅ）、ＤＳｂＴｅ（Ｄ＝Ａｓ、Ｓｎ、ＳｎＩｎ、Ｗ、ＭＯまたはＣｒ）、ＤＳｂＳｅ（Ｄ＝Ｎ、Ｐ、Ａｓ、Ｓｂ、Ｂｉ、Ｏ、Ｓ、ＴｅまたはＰＯ）、またはＤＳｂ（Ｄ＝Ｇｅ、ＧａまたはＩｎ）のうちの少なくとも１つを含むことができる。一例として、前記可変抵抗物質パターン１４１はＧｅ２Ｓｂ２Ｔｅ５を含むことができる。
【００５８】
前記可変抵抗物質パターン１４１の内部面上に内部スペーサ１３４を提供する。前記内部スペーサ１３４は前記可変抵抗物質パターン１４１の内部面上に実質的に均一な厚さでコンフォーマルに提供することができる。前記内部スペーサ１３４は実質的に垂直に対向する２つの側壁部材と、前記側壁部材の下部を接続する下部部材とを含むことができる。前記可変抵抗物質パターン１４１の外部面上に外部スペーサ１３２を提供する。前記内部及び外部スペーサ１３４、１３２はＧｅまたはＧｅＴｅ（ｇｅｒｍａｎｉｕｍ−ｔｅｌｌｕｒｉｕｍ）を含むことができる。一例として、前記内部及び外部スペーサ１３４、１３２はＤａＭｂＧｅ（０≦ａ≦０．７、０≦ｂ≦０．２）を含むことができる（ＤはＣ、ＮまたはＯを含み、ＭはＡｌ、Ｇａ、Ｉｎ、Ｔｉ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｚｒ、Ｍｏ、Ｒｕ、Ｐｄ、Ｈｆ、Ｔａ、ＩｒまたはＰｔを含む）。
【００５９】
本発明の一実施形態によると、前記内部及び外部スペーサ１３４、１３２はＤａＭｂ［ＧｘＴｙ］ｃ（０≦ａ／（ａ＋ｂ＋ｃ）≦０．２、０≦ｂ（ａ＋ｂ＋ｃ）≦０．１、０．３≦ｘ（ｘ＋ｙ）≦０．７）を含むことができる。前記ＤはＣ、ＮまたはＯを含み、ＭはＡｌ、Ｇａ、またはＩｎを含むことができる。前記ＧはＧｅを含むことができる。前記ＴはＴｅを含むことができる。ＧｘはＧｅｘ１Ｇ’ｘ２（０．８≦ｘ１／（ｘ１＋ｘ２）≦１）を含むことができる。Ｇ’はＡｌ、Ｇａ、Ｉｎ、Ｓｉ、Ｓｎ、Ａｓ、Ｓｂ、またはＢｉを含むことができる。ＴｙはＴｅｙ１Ｓｅｙ２（０．８≦ｙ１＋ｙ２≦１）を含むことができる。
【００６０】
一実施形態において、前記内部スペーサ１３４上に内部絶縁膜１５０を提供する。前記可変抵抗物質パターン１４１は前記外部スペーサ１３２及び前記下部電極１１２の露出した部分上に実質的にコンフォーマルに形成することができる。一例として、前記側壁部材１４６は前記外部スペーサ１３２上に提供し、前記下部部材１４４は前記下部電極１１２の露出した部分上に提供することができる。
【００６１】
前記可変抵抗物質パターン１４１はＧｅを含むことができる。前記可変抵抗物質パターン１４１内のＧｅの量は可変抵抗メモリ素子、一例として、ＰＲＡＭの動作時に減少する。これは前記可変抵抗物質パターン１４１内のＧｅの枯渇をもたらすことができる。前記可変抵抗物質パターン１４１内のＧｅの量が減った場合、ＰＲＡＭのデータリテンション特性及び耐久性は劣化しうる。本発明の一実施形態によると、前記内部及び外部スペーサ１３４、１３２は前記可変抵抗物質パターン１４１にＧｅを供給することができる。一例として、前記スペーサ１３４、１３２に含まれたＧｅは前記可変抵抗物質パターン１４１へ拡散できる。すなわち、前記可変抵抗物質パターン１４１は前記内部及び外部スペーサ１３４、１３２から供給されたＧｅによって、延長された時間の間十分な量のＧｅを保持することができる。すなわち、前記内部及び外部スペーサ１３４、１３２は前記可変抵抗物質パターン１４１に必要なＧｅの供給源の役割を果たす。したがって、本発明の一実施形態によると、ＰＲＡＭのデータリテンション特性及び耐久性は向上することができる。
【００６２】
前記第２層間絶縁膜１２０は一例として、 ＢＳＧ（ｂｏｒｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）、ＰＳＧ（ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）、ＢＰＳＧ（ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）、ＰＥ−ＴＥＯＳ（ｐｌａｓｍａ ｅｎｈａｎｃｅｄ ｔｅｔｒａ ｅｔｈｙｌ ｏｒｔｈｏ ｓｉｌｉｃａｔｅ）またはＨＤＰ（ｈｉｇｈ ｄｅｎｓｉｔｙ ｐｌａｓｍａ）層を含むシリコン酸化膜でありうる。もし、酸化物を含む前記第２層間絶縁膜１２０または前記内部絶縁膜１５０が前記可変抵抗物質パターン１４１と直接接触すれば、前記可変抵抗物質パターン１４１へ酸素が拡散する。前記可変抵抗物質パターン１４１へ酸素が拡散する場合、ＰＲＡＭの動作は劣化しうる。一例として、ＰＲＡＭのセット抵抗（ｓｅｔ ｒｅｓｉｓｔａｎｃｅ）が増加しうる。本発明の一実施形態によると、前記内部及び外部スペーサ１３４、１３２は前記絶縁膜１２０、１５０から前記可変抵抗物質パターン１４１へ酸素が拡散することを防止することができる。
【００６３】
前記第２層間絶縁膜１２０上に第３層間絶縁膜１７０を提供する。前記第１層間絶縁膜１１０と前記第２層間絶縁膜１２０との間に第１エッチング停止層１１４を提供し、前記第２層間絶縁膜１２０と前記第３層間絶縁膜１７０との間に第２エッチング停止層１２１を提供する。前記可変抵抗物質パターン１４１の上面上に上部電極１６４を提供する。前記上部電極１６４は前記可変抵抗物質パターン１４１、前記内部スペーサ１３４、前記外部スペーサ１３２、前記内部絶縁膜１５０上に提供する。前記上部電極１６４は前記側壁部材１４６と接触し、前記下部電極１１２は前記下部部材１４４と接触する。前記上部電極１６４は前記可変抵抗物質パターン１４１のＵ字形断面の両方端部上に提供できる。
【００６４】
一実施形態において、バッファ層１６２は前記上部電極１６４と前記可変抵抗物質パターン１４１との間に配置する。前記バッファ層１６２は前記可変抵抗物質パターン１４１と前記上部電極１６４との間の物質の移動及び転移を防止する。前記上部電極１６４は前記下部電極１１２に実質的に対応するプレート状または下のワードラインＷＬに垂直になるライン状でありうる。前記上部電極１６４は金属コンタクト１７２を通じてビットラインＢＬに接続する。
【００６５】
図４に示すように、前記内部スペーサ１３４と前記可変抵抗物質パターン１４１との間に障壁層１６１を配置する。前記障壁層１６１はＴｉ、Ｔａ、Ｍｏ、Ｈｆ、Ｚｒ、Ｃｒ、Ｗ、Ｎｂ、またはＶを含むことができる。前記障壁層１６１は前記内部絶縁膜１５０から酸素が前記可変抵抗物質パターン１４１へ移動することを防止することができる。
【００６６】
図５〜図１０は、本発明の実施形態に係る可変抵抗メモリ素子の製造方法を示す。
【００６７】
図５に示すように、前記基板１０１上に前記第１層間絶縁膜１１０を提供する。前記第１層間絶縁膜１１０内に前記下部電極１１２を収容するオープニング１１２ａを形成する。前記オープニング１１２ａは所定の方向、一例として、ワードラインに平行な方向またはワードラインに垂直になる方向に配列することができる。前記オープニング１１２ａは前記下部電極１１２の形状によって多様な形状で形成することができる。前記下部電極１１２を形成するために導電層をパターニングする。一例として、前記下部電極１１２はＴｉ、ＴｉＳｉｘ、ＴｉＮ、ＴｉＯＮ、ＴｉＷ、ＴｉＡＩＮ、ＴｉＡＩＯＮ、ＴｉＳＩＮ、ＴｉＢＮ、Ｗ、ＷＳｉｘ、ＷＮ、ＷＯＮ、ＷＳｉＮ、ＷＢＮ、ＷＣＮ、Ｔａ、ＴａＳｉｘ、ＴａＮ、ＴａＯＮ、ＴａＡＩＮ、ＴａＳｉＮ、ＴａＣＮ、Ｍｏ、ＭｏＮ、ＭｏＳｉＮ、ＭｏＡＩＮ、ＮｂＮ、ＺｒＡＩＮ、Ｒｕ、ＣｏＳｉｘ、ＮｉＳｉｘ、導電性カーボングループ、Ｃｕまたはこれらの組合せを含むことができる。
【００６８】
保護膜または第２エッチング停止層１２１を前記下部電極１１２上に形成する。一例として、前記第１エッチング停止層１１４はＳｉＮまたはＳｉＯＮで形成することができる。前記可変抵抗物質パターン１４１を形成するための予備トレンチ１２２の形成の時、前記第１エッチング停止層１１４は前記下部電極１１２を保護することができる。
【００６９】
前記第１層間絶縁膜１１０及び前記下部電極１１２上に第２層間絶縁膜１２０を形成することができる。前記第２層間絶縁膜１２０は前記可変抵抗物質パターン１４１の形成のための予備トレンチ１２２を形成するためにパターニングすることができる。前記第２層間絶縁膜１２０は一例として、 ＢＳＧ（ｂｏｒｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）、ＰＳＧ（ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）、ＢＰＳＧ（ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）、ＰＥ−ＴＥＯＳ（ｐｌａｓｍａ ｅｎｈａｎｃｅｄ ｔｅｔｒａ ｅｔｈｙｌ ｏｒｔｈｏ ｓｉｌｉｃａｔｅ）またはＨＤＰ（ｈｉｇｈ ｄｅｎｓｉｔｙ ｐｌａｓｍａ）層を含むシリコン酸化膜でありうる。前記予備トレンチ１２２の形成の時、前記予備トレンチ１２２の幅が前記下部電極１１２に近いほど漸進的に狭くなる形状を有するように、前記第２層間絶縁膜１２０を非等方的にエッチングすることができる。よって、前記予備トレンチ１２２は上部幅が下部幅より広く形成することができる。前記予備トレンチ１２２の下部幅は前記下部電極１１２の長軸の幅より小さいことがある。
【００７０】
図６に示すように、前記予備トレンチ１２２の側壁上に前記外部スペーサ１３２を提供する。前記第１エッチング停止層１１４の一部が除去されて前記下部電極１１２の上面を露出することができる。前記第１エッチング停止層１１４は前記第２エッチング停止層１２１及び前記外部スペーサ１３２をエッチングマスクとしてパターニングすることができる。したがって、前記下部電極１１２の上面の一部を露出することができる。
【００７１】
前記第２層間絶縁膜１２０内に前記下部電極１１２を露出するトレンチ１２５を形成する。前記トレンチ１２５は前記下部電極１１２を露出する下面１２３と前記下面１２３から延長される側壁面１２４とを含む。
【００７２】
図７に示すように、前記可変抵抗物質パターン１４１を前記外部スペーサ１３２と前記下部電極１１２の露出した上面に沿ってコンフォーマルに蒸着する。前記可変抵抗物質パターン１４１は約１ｎｍ〜約５０ｎｍの厚さで蒸着することができる。一例として、前記可変抵抗物質パターン１４１は約３ｎｍ〜約１５ｎｍの厚さで蒸着することができる。カルコゲニド物質層のような相変化物質を前記可変抵抗物質パターン１４１として用いることができる。前記可変抵抗物質パターン１４１は物理気相蒸着法（ＰＶＤ）、化学気相蒸着法（ＣＶＤ）のような方法を利用して蒸着することができる。一実施形態において、前記トレンチ１２５内に形成された前記可変抵抗物質パターン１４１は均一な厚さを有することができる。
【００７３】
図８に示すように、前記内部スペーサ１３４を前記可変抵抗物質パターン１４１上に提供する。前記内部絶縁膜１５０を前記内部スペーサ１３４上に形成して前記トレンチ１２５を満たす。前記内部絶縁膜１５０は一例として、ＨＤＰ（ｈｉｇｈ ｄｅｎｓｉｔｙ ｐｌａｓｍａ）酸化物、ＰＥ−ＴＥＯＳ（ｐｌａｓｍａ ｅｎｈａｎｃｅｄ ｔｅｔｒａ ｅｔｈｙｌ ｏｒｔｈｏ ｓｉｌｉｃａｔｅ）、ＢＰＳＧ（ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）、ＵＳＧ（ｕｎｄｏｐｅｄ ｓｉｌｉｃａｔｅ ｇｌａｓｓ）、ＦＯＸ（ｆｌｏｗａｂｌｅ ｏｘｉｄｅ）あるいはＨＳＱ（ｈｙｄｒｏｓｉｌｓｅｓｑｕｉｏｘａｎｅ）、またはＴＯＳＺ（ｔｏｎｅｎｓｉｌａｚｅｎｅ）を含むＳＯＧ（ｓｐｉｎ ｏｎ ｇｌａｓｓ）のように優れたギャップフィル特性を有する物質を含むことができる。その後、前記内部絶縁膜１５０、前記可変抵抗物質パターン１４１、前記外部スペーサ１３２、及び前記内部スペーサ１３４の上面が共面を成すように（ｃｏｐｌａｎａｒ）平坦化工程を実行することができる。
【００７４】
図９に示すように、前記可変抵抗物質パターン１４１上に前記上部電極１６４を形成する。前記上部電極１６４を形成するために導電層をパターニングすることができる。前記導電層は、Ｔｉ、ＴｉＳｉｘ、ＴｉＮ、ＴｉＯＮ、ＴｉＷ、ＴｉＡＩＮ、ＴｉＡＩＯＮ、ＴｉＳｉＮ、ＴｉＢＮ、Ｗ、ＷＳｉｘ、ＷＮ、ＷＯＮ、ＷＳｉＮ、ＷＢＮ、ＷＣＮ、Ｔａ、ＴａＳｉｘ、ＴａＮ、ＴａＯＮ、ＴａＡＩＮ、ＴａＳｉＮ、ＴａＣＮ、Ｍｏ、ＭｏＮ、ＭｏＳｉＮ、ＭｏＡＩＮ、ＮｂＮ、ＺｒＡＩＮ、Ｒｕ、ＣｏＳｉｘ、ＮｉＳｉｘ、導電性炭素グループ、Ｃｕまたはこれらの組合せを含むことができる。
【００７５】
前記上部電極１６４を形成する前、前記可変抵抗物質パターン１４１と前記上部電極１６４との間で物質が拡散されることを防止するためにバッファ層１６２を形成する。一例として、前記バッファ層１６２は、Ｔｉ、Ｔａ Ｍｏ、Ｈｆ、Ｚｒ、Ｃｒ、Ｗ、Ｎｂ、Ｖ、Ｎ、Ｃ、Ａｌ、Ｂ、Ｐ、Ｏ、またはこれらの組合せを含むことができる。一例として、前記バッファ層１６２は、ＴｉＮ、ＴｉＷ、ＴｉＣＮ、ＴｉＡｌＮ、ＴｉＳｉＣ、ＴａＮ、ＴａＳｉＮ、ＷＮ、ＭｏＮ及び／またはＣＮを含むことができる。
【００７６】
図１０に示すように、前記第２層間絶縁膜１２０上に第３層間絶縁膜１７０を形成する。前記第３層間絶縁膜１７０をパターニングして前記上部電極１６４を露出するコンタクトホールを形成する。前記コンタクトホールを導電性物質で満たして金属コンタクト１７２を形成した後、前記第３層間絶縁膜１７０上にビットラインＢＬを形成する。前記ビットラインＢＬはその下に配置されたワードラインと垂直でありうる。
【００７７】
図１１は、本発明の一実施形態に係る可変抵抗メモリ素子のセルの形成方法を示すフローチャートである。
【００７８】
図１１に示すように、基板上に提供される第１層間絶縁膜内に第１電極を形成する（ステップ６００）。前記第１層間絶縁膜及び前記第１電極上に第２層間絶縁膜を形成する（ステップ６１０）。前記第２層間絶縁膜を貫通するオープニングを形成する（ステップ６２０）。一例として、前記オープニングは前記第２層間絶縁膜を非等方的にエッチングして形成することができる。前記オープニングの側壁上に第１タイプの元素を含む第１スペーサを形成する（ステップ６３０）。前記第１電極及び前記第１スペーサ上に第１タイプの元素を含む可変抵抗物質パターンを形成する（ステップ６４０）。前記可変抵抗物質パターン上に第１タイプの元素を含む第２スペーサを形成する（ステップ６５０）。一実施形態において、前記第２スペーサは前記可変抵抗物質パターン上にコンフォーマルに形成することができる。一実施形態において、前記第２スペーサ上に内部絶縁膜を形成することができる。前記可変抵抗物質パターン上に第２電極を形成することができる（ステップ６６０）。一実施形態において、前記第２電極を形成する前に、前記可変抵抗物質パターン上にバッファ層を形成することができる。前記第２層間絶縁膜上に第３層間絶縁膜を形成し、前記第３層間絶縁膜を貫通して前記第２電極と接触する金属コンタクトを形成することができる（ステップ６７０）。
【００７９】
図１２〜図１５は、本発明の実施形態に他の可変抵抗メモリ素子のセル内に含まれた下部電極の多様な形態を示す。図１２〜図１５に示すように、前記下部電極は一例として、長方形、四角形、ラウンド形、リング形、またはアーク形のような多様な断面形態を有する。前記下部電極は斜視図において、シリンダ、チューブ、一部が切られたチューブ、または伸ばされた正六面体の形状を有する。図１２（ａ）は伸ばされた正六面体形態の下部電極を示し、図１２（ｂ）は図１２ａのＩＩ−ＩＩ’ラインに沿って切断した下部電極の断面を示す。図１３（ａ）はシリンダ型の下部電極を示し、図１３（ｂ）は図１３（ａ）のＩＩ−ＩＩ’ラインに沿って切断した下部電極の断面を示す。図１４（ａ）はチューブ型の下部電極を示し、図１４（ｂ）は図１４（ａ）のＩＩ−ＩＩ’ラインに沿って切断した下部電極の断面を示す。図１５（ａ）は一部が切られたチューブ型の下部電極を示し、図１５（ｂ）は図１５（ａ）のＩＩ−ＩＩ’ラインに沿って切断した下部電極の断面を示す。
【００８０】
図１６は、本発明の一実施形態に係る可変抵抗メモリ素子の平面図である。図１７は、本発明の一実施形態に係る可変抵抗メモリ素子のセルの断面図である。図１７に示すように、前記セル構造は下部電極３１２の形態を除いては図３のセル構造と実質的に類似である。一例として、図３では伸ばされた正六面型の下部電極を提供したが、図１７ではシリンダ型の下部電極３１２を提供する。
【００８１】
図１８は、本発明の一実施形態に係る可変抵抗メモリ素子のセルの断面図である。図１８に示すように、前記セル構造は内部スペーサ１３５が側壁部材１４６及び下部部材１４４によって形成されたオープニングを満たすことと、図３に示した前記内部絶縁膜１５０が省略された点を除いては、図３のセル構造と実質的に類似である。
【００８２】
図１９は、本発明の一実施形態に係る可変抵抗メモリ素子の断面図である。図１９に示すように、セル構造は前記内部絶縁膜１５０が低いＯ２濃度層１５２及び高いＯ２濃度層１５４を含む点を除いては、図３のセル構造と実質的に類似である。前記低いＯ２濃度層１５２は前記内部スペーサ１３４上に提供し、前記高いＯ２濃度層１５４は前記低いＯ２濃度層１５２上に提供する。したがって、前記可変抵抗物質パターン１４１の周りに酸素が少なくなって前記可変抵抗物質パターン１４１へ酸素が拡散される確率がさらに減少するようになる。一実施形態によると、前記低いＯ２濃度層１５２は酸素ガスまたはＮ２Ｏガスを利用したＵＳＧ工程によって形成することができ、前記高いＯ２濃度層１５４はオゾンガスを利用したＵＳＧ工程によって形成することができる。
【００８３】
図２０は、本発明の一実施形態に係る可変抵抗メモリ素子のセルの断面図である。図２０に示すように、前記セル構造は、前記外部スペーサ１３２を前記トレンチ１２５の側壁に沿って形成する点、及び内部スペーサ１３６を前記外部スペーサ１３２及び前記可変抵抗物質パターン１４２の上面上に形成する点を除いては、図３のセル構造と実質的に類似である。また、前記可変抵抗物質パターン１４２は前記トレンチ１２５を満たし、前記内部スペーサ１３６は前記バッファ層１６２下に提供される。前記可変抵抗物質パターン１４２は前記外部及び内部スペーサ１３２、１３６上に接触して配置する。一例として、前記外部スペーサ１３２は前記可変抵抗物質パターン１４２の側壁上に配置し、前記内部スペーサ１３６は前記可変抵抗物質パターン１４２の上面上に配置する。
【００８４】
図２１は、本発明の一実施形態に係る可変抵抗メモリ素子の平面図である。図２２は、本発明の一実施形態に係る可変抵抗メモリ素子のセルを示す。図２１及び図２２に示すように、一対のメモリセルを相互隣合って配置する。一実施形態において、左側のメモリセル及び右側のメモリセルはＡ−Ａ’ラインに対して実質的に対称的な構造を有する。一実施形態において、可変抵抗物質パターン２４１は下部部材２４４及び側壁部材２４６を含む。前記下部部材２４４及び前記側壁部材２４６は互いに接続されて前記側壁部材２４６が基板２０１の長軸に対して傾斜を有する実質的にＬ字形の可変抵抗物質パターン２４１を形成する。
【００８５】
内部スペーサ２３４及び外部スペーサ２３２はゲルマニウムを含むことができる。前記内部スペーサ２３４は前記Ｌ字形可変抵抗物質パターン２４１の内面上に提供する。前記外部スペーサ２３２は前記Ｌ字形可変抵抗物質パターン２４１の外面上に提供する。前記外部スペーサ２３２は第２層間絶縁膜２２０と前記Ｌ型可変抵抗物質パターン２４１との間に提供する。前記可変抵抗物質パターン２４１と向き合う前記可変抵抗物質パターン２４２は前記可変抵抗物質パターン２４１と実質的に鏡面対称構造を有する。一例として、前記可変抵抗物質パターン２４２は側壁部材２４７と下部部材２４５とを含む。前記側壁部材２４７の端部は前記下部部材２４５の端部と接続する。
【００８６】
前記内部スペーサ２３４の間、及び前記可変抵抗物質パターン２４１、２４２の間に絶縁層２５０を提供する。下部電極２１１、２１２の間に絶縁層を提供する。前記可変抵抗物質パターン２４２上に上部電極２６４を提供する。前記上部電極２６４と前記可変抵抗物質パターン２４２との間にバッファ層２６２を提供する。前記第２層間絶縁膜２２０上に第３層間絶縁膜２７０を提供する。前記上部電極２６４とビットラインＢＬとを電気的に接続する金属コンタクト２７２を前記第３層間絶縁膜２７０に形成する。
【００８７】
図２３〜図２８は、本発明の一実施形態に係る可変抵抗メモリ素子のセルの形成方法を示す図である。
【００８８】
図２３に示すように、半導体基板２０１を提供する。前記半導体基板２０１はｐ型半導体基板または絶縁膜が形成されたｐ型半導体基板でありうる。前記半導体基板２０１に不純物をドーピングしてワードラインＷＬを形成することができる。前記ワードラインＷＬに接続される選択素子（または回路）を前記半導体基板２０１に形成することができる。前記選択素子は一例として、ダイオード、ＭＯＳトランジスタまたはバイポーラトランジスタを含むことができる。
【００８９】
前記基板２０１上に第１層間絶縁膜２１０を形成する。前記第１層間絶縁膜２１０は一例として、シリコン酸化物（ＳｉＯ２）を含むことができる。前記第１層間絶縁膜２１０を貫通するオープニング２１３を形成することができる。導電物質が前記オープニング２１３を満たすことができる。前記導電物質を平坦化した後、一対の導電電極２１１、２１２を前記第１層間絶縁膜２１０内に隣接して形成することができる。
【００９０】
前記平坦化工程はＣＭＰ工程でありうる。一実施形態において、前記第１層間絶縁膜２１０の形成の前に、前記一対の電極２１１、２１２を形成することができる。一例として、前記基板２０１上に導電層を形成することができる。前記導電層をパターニングして前記一対の電極２１１、２１２を形成することができる。前記一対の電極２１１、２１２を覆う絶縁膜を形成することができる。前記絶縁膜は前記一対の電極２１１、２１２を露出するように平坦化して前記第１層間絶縁膜２１０を形成することができる。
【００９１】
前記一対の電極２１１、２１２は前記可変抵抗メモリ素子の加熱電極でありうる。前記一対の電極２１１、２１２は前記選択素子（回路）と電気的に接続することができる。前記一対の電極２１１、２１２は互いに分離して第１または第２方向のワードラインＷＬ上に配置することができる。
【００９２】
図２４に示すように、前記第１層間絶縁膜２１０と前記一対の電極２１１、２１２上に第２層間絶縁膜２２０を形成することができる。前記第２層間絶縁膜２２０は一例として、ＳｉＯ２を含むことができる。一実施形態において、前記第２層間絶縁膜２２０を形成する前、前記第１層間絶縁膜２１０上に第１エッチング停止層２１４を形成する。前記第２層間絶縁膜２２０上に第２エッチング停止層２２１を形成する。前記第１及び第２エッチング停止層２１４、２２１は他の隣接する膜及び層と異なるエッチング選択度を有することができる。前記第１及び第２エッチング停止層２１４、２２１は一例として、シリコン窒化物（ＳｉＮ）またはシリコン酸化窒化物（ＳｉＯＮ）を含むことができる。
【００９３】
前記第１エッチング停止層２１４を露出する予備トレンチ２２３を前記第２層間絶縁膜２２０に形成する。前記予備トレンチ２２３は前記一対の電極２１１、２１２とオーバーラップされうる。一実施形態において、前記予備トレンチ２２３の上部幅は前記予備トレンチ２２３の下部幅より大きいことがある。
【００９４】
図２５に示すように、非等方的エッチングで前記予備トレンチ２２３の側壁上に外部スペーサ２３２を形成することができる。前記外部スペーサ２３２をエッチングマスクとして前記第１エッチング停止層２１４を前記一対の電極２１１、２１２が露出するようにエッチングする。
【００９５】
前記一対の電極２１１、２１２を露出するトレンチ２２６を前記第２層間絶縁膜２２０に形成する。前記トレンチ２２６は前記一対の電極２１１、２１２を露出する下部面２２４と、前記下部面２２４から延長される側面２２５とを含む。
【００９６】
一実施形態において、前記外部スペーサ２３２が省略された場合、前記予備トレンチ２２３も省略することができる。
【００９７】
図２６に示すように、可変抵抗物質パターン２４１、２４２を前記トレンチ２２６に形成することができる。内部スペーサ２３４を前記トレンチ２２６内に形成し、前記可変抵抗物質パターン２４１、２４２を覆うことができる。前記内部スペーサ２３４をマスクとして、分離した可変抵抗物質パターン２４１、２４２を形成することができる。ギャップヒィル（ｇａｐ−ｆｉｌｌ）絶縁膜２５０を前記内部スペーサ２３４上に形成することができる。
【００９８】
図２７に示すように、前記第２層間絶縁膜２２０上に上部電極２６４を形成することができる。図２８に示すように、前記上部電極２６４を覆う第３層間絶縁膜２７０を前記第２層間絶縁膜２２０上に提供することができる。前記第３層間絶縁膜２７０を貫通して形成された金属コンタクト２７２が前記ビットラインＢＬと前記上部電極２６４とを電気的に接続することができる。
【００９９】
図２９は、本発明の一実施形態に係る可変抵抗メモリ素子の平面図である。図３０は、図２９のＩ−Ｉ’ラインに沿って切断した断面図である。図２９及び図３０に示すように、基板４０１上に第１層間絶縁膜４１０を提供することができる。前記第１層間絶縁膜４１０上に下部電極４１２を提供する。前記下部電極４１２は一端部を前記基板４０１上に配置し、他端部を前記可変抵抗物質パターン４４０上に配置する。前記可変抵抗物質パターン４４０は第１エッチング停止層４１４及び前記下部電極４１２上に提供する。前記可変抵抗物質パターン４４０は実質的にバー状または正六面体状でありうる。上部スペーサ４３４を前記可変抵抗物質パターン４４０の上面上に提供する。前記可変抵抗物質パターン４４０の側面上に側面スペーサ４３２を提供する。前記可変抵抗物質パターン４４０は前記第１層間絶縁膜４１０上に提供された前記第２層間絶縁膜４７０から孤立する。
【０１００】
前記上部スペーサ４３４上にバッファ層４６２を提供するる。前記バッファ層４６２上に上部電極４６４を提供する。前記第２層間絶縁膜４７０上にビットラインＢＬを提供する。前記第２層間絶縁膜４７０内に配置された金属コンタクト４７２を通じて、前記上部電極４６４は前記ビットラインＢＬと接続する。
【０１０１】
図３１は、本発明の一実施形態に係るゲルマニウムスペーサが素子に用いられた場合（ｂ）、及びゲルマニウムスペーサが素子に用いられない場合（ａ）のＰＲＡＭの耐久性を示すグラフである。図３１に示すように、ゲルマニウムスペーサを用いた場合、ＰＲＡＭの耐久性が増加する。
【０１０２】
図３２は、ＰＲＡＭでゲルマニウムを含むスペーサが用いられない場合のデータリテンション特性を示すグラフである。図３２に示すように、（ａ）はデータ格納前の状態を示し、（ｂ）はデータ格納後、ベーキング前の状態を示し、（ｃ）はデータ格納後、１５０℃で１〜２時間の間ベーキングした状態を示し、（ｄ）はデータ格納後、１５０℃で４時間の間ベーキングした状態を示す。ゲルマニウムスペーサがＰＲＡＭのＧｅ−Ｓｂ−Ｔｅ物質を覆わない場合、データリテンション特性は１５０℃で２時間より少ない。
【０１０３】
図３３は、本発明の実施形態に係るゲルマニウムスペーサを用いたＰＲＡＭのデータリテンション特性を示す。図３３に示すように、（ａ）はデータ格納前の状態を示し、（ｂ）はデータ格納後、ベーキング前の状態を示し、（ｃ）はデータ格納後、１５０℃で１〜１２時間の間ベーキングした状態を示し、（ｄ）はデータ格納後、１５０℃で２４時間の間ベーキングした状態を示す。ＰＲＡＭのＧｅ−Ｓｂ−Ｔｅを覆うゲルマニウムスペーサが用いられた場合、データリテンション特性は１５０℃で約１２時間に改善される。
【０１０４】
図３４は、本発明の実施形態によってＧｅ１Ｔｅ１−ｘスペーサがＰＲＡＭで用いられた場合（ｂ）、及びゲルマニウムスペーサがＰＲＡＭで用いられない場合（ａ）の耐久性を示す図である。図３４に示すように、ゲルマニウムスペーサが用いられない場合に対比して、前記Ｇｅ１Ｔｅ１−ｘスペーサが用いられた場合、ＰＲＡＭの耐久性が改善される。
【０１０５】
図３５は、ＰＲＡＭでＧｅ１Ｔｅ１−ｘスペーサが用いられない場合のデータリテンション特性を示すグラフである。図３５に示すように、（ａ）はデータ格納前の状態を示し、（ｂ）はデータ格納後、ベーキング前の状態を示し、（ｃ）はデータ格納後、１５０℃で１〜２時間の間ベーキングした状態を示し、（ｄ）はデータ格納後、１５０℃で４時間の間ベーキングした状態を示す。ＰＲＡＭのＧｅ−Ｓｂ−Ｔｅを覆うＧｅ１Ｔｅ１−ｘスペーサが用いられない場合のデータリテンション特性は１５０℃で２時間未満である。
【０１０６】
図３６は、本発明の実施形態に係るＧｅ１Ｔｅ１−ｘスペーサを用いたＰＲＡＭのデータリテンション特性を示す。図３６に示すように、（ａ）はデータ格納前の状態を示し、（ｂ）はデータ格納後、ベーキング前の状態を示し、（ｃ）はデータ格納後、１５０℃で約２４時間の間ベーキングした状態を示す。ＰＲＡＭのＧｅ−Ｓｂ−Ｔｅを覆うＧｅ１Ｔｅ１−ｘスペーサが用いられた場合、データリテンション特性は１５０℃で約２４時間に改善される。
【０１０７】
図３７は、可変抵抗物質パターン上にゲルマニウムまたはＧｅ１Ｔｅ１−ｘスぺーサを含まないＰＲＡＭに対比して、本発明の実施形態に係るＰＲＡＭのリセット電流、データ維持時間、耐久性を示す表である。
【０１０８】
図３８は、本発明の実施形態に係る可変抵抗メモリ素子を含むメモリシステムのブロック図である。
【０１０９】
図３８に示すように、メモリシステム１０００は、ＰＲＡＭ１１００のような可変抵抗メモリ素子と、メモリコントローラ１２００とを含むメモリ装置１３００を含む。前記システム１０００はＣＰＵ１５００、ユーザインターフェース１６００、及び電源供給装置１７００をさらに含むことができる。前記システム１００の構成要素はデータバス１４５０を通じて相互接続することができる。
【０１１０】
前記ユーザインターフェース１６００を通じて供給されるか、ＣＰＵ１５００で発生されたデータは前記メモリコントローラ１２００を通じて前記可変抵抗メモリ素子１１００に格納される。前記可変抵抗メモリ素子１１００はＳＳＤ（ｓｏｌｉｄ ｓｔａｔｅ ｄｒｉｖｅ）を含むことができる。図示しないが、応用チップセット、カメライメージプロセッサ（ＣＩＳ）、及びモバイルＤＲＡＭを前記メモリシステム１０００にさらに追加することができる。前記メモリシステム１０００は無線環境でデータを送受信することができるＰＤＡ、ポータブルコンピュータ、ウェッブタブレット、無線電話、移動電話、デジタル音楽再生機、メモリカードまたは装置のように、無線環境でデータを送受信することができる装置に適用することができる。
【０１１１】
本発明の実施形態に係る可変抵抗メモリ素子またはメモリシステムは多様なパッケージに実装することができる。一例として、前記可変抵抗メモリ素子またはメモリシステムは、ＰＯＰ（ｐａｃｋａｇｅ ｏｎ ｐａｃｋａｇｅ）、ＢＧＡ（ｂａｌｌ ｇｒｉｄ ａｒｒａｙ）、ＣＳＰ（ｃｈｉｐ ｓｃａｌｅ ｐａｃｋａｇｅ）、ＰＬＣＣ（ｐｌａｓｔｉｃ ｌｅａｄｅｄ ｃｈｉｐ ｃａｒｒｉｅｒ）、ＰＤＩＰ（ｐｌａｓｔｉｃ ｄｕａｌ ｉｎ−ｌｉｎｅ ｐａｃｋａｇｅ）、ｄｉｅ ｉｎ ｗａｆｆｌｅ ｐａｃｋ、ｄｉｅ ｉｎ ｗａｆｅｒ ｆｏｒｍ、ＣＯＢ（ｃｈｉｐ ｏｎ ｂｏａｒｄ）、ＣＥＲＤＩＰ（ｃｅｒａｍｉｃ ｄｕａｌ ｉｎ−ｌｉｎｅ ｐａｃｋａｇｅ）、ＭＱＦＰ（ｐｌａｓｔｉｃ ｍｅｔｒｉｃ ｑｕａｄ ｆｌａｔ ｐａｃｋ）、ＴＱＦＰ（ｔｈｉｎ ｑｕａｄ ｆｌａｔ ｐａｃｋ）、ＳＯＩＣ（ｓｍａｌｌ ｏｕｔｌｉｎｅ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）、ＳＳＱＰ（ｓｈｒｉｎｋ ｓｍａｌｌ ｏｕｔｌｉｎｅ ｐａｃｋａｇｅ）、ＴＳＯＰ（ｔｈｉｎ ｓｍａｌｌ ｏｕｔｌｉｎｅ ｐａｃｋａｇｅ）、ＳＩＰ（ｓｙｓｔｅｍ ｉｎ ｐａｃｋａｇｅ）、ＭＣＰ（ｍｕｌｔｉ ｃｈｉｐ ｐａｃｋａｇｅ）、ＷＦＰ（ｗａｆｅｒ−ｌｅｖｅｌ ｆａｂｒｉｃａｔｅｄ ｐａｃｋａｇｅ）、またはＷＳＰ（ｗａｆｅｒ−ｌｅｖｅｌ ｐｒｏｃｅｓｓｅｄ ｓｔａｃｋ ｐａｃｋａｇｅ）の形態でパッケージングすることができる。
【０１１２】
以上、添付の図面を参照して本発明の実施形態を説明したが、本発明が属する技術分野で通常の知識を持つ者は本発明がその技術的思想や必須な特徴を変更しなくても、他の具体的な形態に実施することができることを理解することができる。したがって、以上の実施形態にはすべての面で例示的であり、限定的ではないと理解しなければならない。
【符号の説明】
【０１１３】
１０１，２０１，４０１ 半導体基板
１１０，２１０，４１０ 第１層間絶縁膜
１１２，４１２ 下部電極
１１４，２１４，４１４ 第１エッチング停止層
１２０，２２０，４７０ 第２層間絶縁膜
１２１，２２１ 第２エッチング停止層
１２５．２２６ トレンチ
１３２，２３２ 外部スペーサ
１３４，１３５，１３６，２３４ 内部スペーサ
１４１，１４２，２４１，２４２，４４０ 可変抵抗物質パターン
１４４，２４４，２４５ 下部部材
１４６，２４６，２４７ 側壁部材
１５０ 内部絶縁膜
１６１ 障壁層
１６２，２６２，４６２ バッファ層
１６４，２６４，４６４ 上部電極
１７０，２７０ 第３層間絶縁膜
１７２，２７２，４７２ 金属コンタクト
４３２ 側面スペーサ
４３４ 上部スペーサ
【特許請求の範囲】
【請求項１】
第１電極及び第２電極と、
前記第１電極と第２電極との間に提供され、第１元素を含む可変抵抗物質パターンと、
前記第１元素を含み、前記可変抵抗物質パターンに隣接して配置される第１スペーサと、を有することを特徴とする半導体メモリ素子。
【請求項２】
前記第１元素はゲルマニウムを含むことを特徴とする請求項１に記載の半導体メモリ素子。
【請求項３】
前記可変抵抗物質パターンは相変化物質を含むことを特徴とする請求項１に記載の半導体メモリ素子。
【請求項４】
前記第１スペーサはＤａＭｂＧｅ（０≦ａ≦０．７、０≦ｂ≦０．２）を含み、前記ＤはＣ、ＮまたはＯを含み、前記ＭはＡｌ、Ｇａ、Ｉｎ、Ｔｉ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｚｒ、Ｍｏ、Ｒｕ、Ｐｄ、Ｈｆ、Ｔａ、ＩｒまたはＰｔを含むことを特徴とする請求項１に記載の半導体メモリ素子。
【請求項５】
前記可変抵抗物質パターンはＤＧｅＳｂＴｅ（ＤはＣ、Ｎ、Ｓｉ、Ｂｉ、Ｉｎ、ＡｓまたはＳｅを含み）、ＤＧｅＢｉＴｅ（ＤはＣ、Ｎ、Ｓｉ、Ｉｎ、ＡｓまたはＳｅを含み）、ＤＳｂＴｅ（ＤはＡｓ、Ｓｎ、ＳｎＩｎ、Ｗ、ＭｏまたはＣｒを含み）、ＤＳｂＳｅ（ＤはＮ、Ｐ、Ａｓ、Ｓｂ、Ｂｉ、Ｏ、Ｓ、ＴｅまたはＰｏ）を含み、またはＤＳｂ（ＤはＧｅ、ＧａまたはＩｎを含み）のうちの少なくとも１つを含むことを特徴とする請求項１に記載の半導体メモリ素子。
【請求項６】
前記第１元素を含む第２スペーサをさらに含み、前記第２スペーサは前記可変抵抗物質パターンに隣接し、前記第１スペーサの反対側に配置されることを特徴とする請求項１に記載の半導体メモリ素子。
【請求項７】
前記第１及び第２スペーサは前記可変抵抗物質パターンと直接接触することを特徴とする請求項６に記載の半導体メモリ素子。
【請求項８】
前記可変抵抗物質パターンはＵ字形状の断面を含むことを特徴とする請求項１に記載の半導体メモリ素子。
【請求項９】
前記第１元素を含む第２スペーサをさらに含み、前記第２スペーサは前記可変抵抗物質パターンに隣接し、前記第１スペーサと垂直であることを特徴とする請求項１に記載の半導体メモリ素子。
【請求項１０】
前記第１及び第２スペーサは前記可変抵抗物質パターンと直接接触することを特徴とする請求項９に記載の半導体メモリ素子。
【請求項１１】
前記可変抵抗物質パターンと前記第２電極との間に内部絶縁膜をさらに含むことを特徴とする請求項１に記載の半導体メモリ素子。
【請求項１２】
前記内部絶縁膜は第１膜と、前記第１膜上の第２膜とを含み、前記第２膜は前記第１膜とＯ２の濃度が異なることを特徴とする請求項１１に記載の半導体メモリ素子。
【請求項１３】
前記内部絶縁膜はＢＳＧ、ＰＳＧ、ＢＰＳＧ、ＰＥ−ＴＥＯＳまたはＨＤＰ層のうちの少なくとも１つを含むことを特徴とする請求項１２に記載の半導体メモリ素子。
【請求項１４】
前記第１電極はワードラインと電気的に接続され、前記第２電極はビットラインと電気的に接続されることを特徴とする請求項１に記載の半導体メモリ素子。
【請求項１５】
前記第１電極は基板上に提供されることを特徴とする請求項１に記載の半導体メモリ素子。
【請求項１６】
前記第１スペーサは前記可変抵抗物質パターンと直接接触することを特徴とする請求項１に記載の半導体メモリ素子。
【請求項１７】
基板上に提供される第１電極、及び前記第１電極と第２電極との間に提供される層間絶縁膜と、
前記層間絶縁膜を貫通して前記第１電極を露出するオープニングと、
前記オープニング内に提供され、前記第１電極と接触し、第１元素を含む可変抵抗物質パターンと、
前記可変抵抗物質パターンに隣接して配置され、前記第１元素を含む第１スペーサと、を有することを特徴とする半導体メモリ素子。
【請求項１８】
前記第１元素はゲルマニウムを含むことを特徴とする請求項１７に記載の半導体メモリ素子。
【請求項１９】
前記第１スペーサはＤａＭｂＧｅ（０≦ａ≦０．７、０≦ｂ≦０．２）を含み、前記ＤはＣ、ＮまたはＯを含み、前記ＭはＡｌ、Ｇａ、Ｉｎ、Ｔｉ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｚｒ、Ｍｏ、Ｒｕ、Ｐｄ、Ｈｆ、Ｔａ、ＩｒまたはＰｔを含むことを特徴とする請求項１７に記載の半導体メモリ素子。
【請求項２０】
前記可変抵抗物質パターンはＤＧｅＳｂＴｅ（ＤはＣ、Ｎ、Ｓｉ、Ｂｉ、Ｉｎ、ＡｓまたはＳｅを含み）、ＤＧｅＢｉＴｅ（ＤはＣ、Ｎ、Ｓｉ、Ｉｎ、ＡｓまたはＳｅを含み）、ＤＳｂＴｅ（ＤはＡｓ、Ｓｎ、ＳｎＩｎ、Ｗ、ＭｏまたはＣｒを含み）、ＤＳｂＳｅ（ＤはＮ、Ｐ、Ａｓ、Ｓｂ、Ｂｉ、Ｏ、Ｓ、ＴｅまたはＰｏを含み）、またはＤＳｂ（ＤはＧｅ、ＧａまたはＩｎを含み）のうちの少なくとも１つを含むことを特徴とする請求項１７に記載の半導体メモリ素子。
【請求項２１】
前記第１元素を含む第２スペーサをさらに含み、前記第２スペーサは前記可変抵抗物質パターンに隣接し、前記第１スペーサの反対側に配置されることを特徴とする請求項１７に記載の半導体メモリ素子。
【請求項２２】
前記オープニングは側壁と下面とを含むことを特徴とする請求項１７に記載の半導体メモリ素子。
【請求項２３】
前記第１スペーサは前記オープニングの側壁上に配置されることを特徴とする請求項２２に記載の半導体メモリ素子。
【請求項２４】
前記可変抵抗物質パターンは側壁と下部壁とを含むことを特徴とする請求項１７に記載の半導体メモリ素子。
【請求項２５】
前記可変抵抗物質パターンの側壁は前記第１スペーサ上に配置され、前記可変抵抗物質パターンの下部壁は前記第１電極上に配置されることを特徴とする請求項２１に記載の半導体メモリ素子。
【請求項２６】
前記第１元素を含む第２スペーサをさらに含み、前記第２スペーサは側壁及び下部壁を含むことを特徴とする請求項１７に記載の半導体メモリ素子。
【請求項２７】
前記第２スペーサの側壁は前記可変抵抗物質パターンの側壁上に提供され、前記第２スペーサの下部壁は前記可変抵抗物質パターンの下部壁上に配置されることを特徴とする請求項２６に記載の半導体メモリ素子。
【請求項２８】
前記可変抵抗物質パターン上に提供され、前記第１スペーサと垂直になる第２スペーサをさらに含むことを特徴とする請求項１７に記載の半導体メモリ素子。
【請求項２９】
前記可変抵抗物質パターンの下部壁と前記第２電極との間に提供される内部絶縁膜をさらに含むことを特徴とする請求項２４に記載の半導体メモリ素子。
【請求項３０】
前記内部絶縁膜は第１膜と、前記第１膜上の第２膜とを含み、前記第２膜は前記第１膜とＯ２の濃度が異なることを特徴とする請求項２９に記載の半導体メモリ素子。
【請求項３１】
前記オープニングの側面は前記第１電極に対して傾くことを特徴とする請求項１７に記載の半導体メモリ素子。
【請求項３２】
基板上に配置される第１層間絶縁膜内に第１電極を形成し、
前記第１層間絶縁膜及び前記第１電極上に第２層間絶縁膜を形成し、
前記第２層間絶縁膜を貫通するオープニングを形成し、
前記オープニングの側壁上に第１元素を含む第１スペーサを形成し、
前記第１電極及び前記第１スペーサ上に第１元素を含む可変抵抗物質パターンを形成し、
前記可変抵抗物質パターン上に第１元素を含む第２スペーサを形成し、
前記可変抵抗物質パターン上に第２電極を形成するステップを有することを特徴とする半導体メモリ素子の製造方法。
【請求項３３】
前記第１元素はゲルマニウムを含むことを特徴とする請求項３２に記載の半導体メモリ素子の製造方法。
【請求項３４】
前記第１及び第２スペーサはＤａＭｂＧｅ（０≦ａ≦０．７、０≦ｂ≦０．２）を含み、前記ＤはＣ、ＮまたはＯを含み、前記ＭはＡｌ、Ｇａ、Ｉｎ、Ｔｉ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｚｒ、Ｍｏ、Ｒｕ、Ｐｄ、Ｈｆ、Ｔａ、ＩｒまたはＰｔを含むことを特徴とする請求項３２に記載の前記半導体メモリ素子の製造方法。
【請求項３５】
前記可変抵抗物質パターンはＤＧｅＳｂＴｅ（ＤはＣ、Ｎ、Ｓｉ、Ｂｉ、Ｉｎ、ＡｓまたはＳｅを含み）、ＤＧｅＢｉＴｅ（ＤはＣ、Ｎ、Ｓｉ、Ｉｎ、ＡｓまたはＳｅを含み）、ＤＳｂＴｅ（ＤはＡｓ、Ｓｎ、ＳｎＩｎ、Ｗ、Ｍｏ、またはＣｒを含み）、ＤＳｂＳｅ（ＤはＮ、Ｐ、Ａｓ、Ｓｂ、Ｂｉ、Ｏ、Ｓ、ＴｅまたはＰｏを含み）、またはＤＳｂ（ＤはＧｅ、ＧａまたはＩｎを含み）のうちの少なくとも１つを含むことを特徴とする請求項３２に記載の前記半導体メモリ素子の製造方法。
【請求項３６】
前記第２スペーサは前記可変抵抗物質パターン上にコンフォーマルに形成されることを特徴とする請求項３２に記載の半導体メモリ素子の製造方法。
【請求項３７】
前記第２スペーサ上に内部絶縁膜を形成することをさらに含むことを特徴とする請求項３２に記載の半導体メモリ素子の製造方法。
【請求項３８】
前記内部絶縁膜及び前記第２層間絶縁膜の各々はＢＳＧ、ＰＳＧ 、ＢＰＳＧ、ＰＥ−ＴＥＯＳまたはＨＤＰ層のうちの少なくとも１つを含むことを特徴とする請求項３７に記載の半導体メモリ素子の製造方法。
【請求項３９】
前記可変抵抗物質パターン上にバッファ層を形成することをさらに含むことを特徴とする請求項３２に記載の半導体メモリ素子の製造方法。
【請求項４０】
前記第２電極上に配置される第３層間絶縁膜を貫通する金属コンタクトを形成することをさらに含み、前記金属コンタクトは前記第２電極と前記第３層間絶縁膜上に配置されたビットラインを接続することを特徴とする請求項３２に記載の半導体メモリ素子の製造方法。
【請求項４１】
前記オープニングを形成することは、前記第２層間絶縁膜を非等方的にエッチングすることを含むことを特徴とする請求項３２に記載の半導体メモリ素子の製造方法。
【請求項１】
第１電極及び第２電極と、
前記第１電極と第２電極との間に提供され、第１元素を含む可変抵抗物質パターンと、
前記第１元素を含み、前記可変抵抗物質パターンに隣接して配置される第１スペーサと、を有することを特徴とする半導体メモリ素子。
【請求項２】
前記第１元素はゲルマニウムを含むことを特徴とする請求項１に記載の半導体メモリ素子。
【請求項３】
前記可変抵抗物質パターンは相変化物質を含むことを特徴とする請求項１に記載の半導体メモリ素子。
【請求項４】
前記第１スペーサはＤａＭｂＧｅ（０≦ａ≦０．７、０≦ｂ≦０．２）を含み、前記ＤはＣ、ＮまたはＯを含み、前記ＭはＡｌ、Ｇａ、Ｉｎ、Ｔｉ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｚｒ、Ｍｏ、Ｒｕ、Ｐｄ、Ｈｆ、Ｔａ、ＩｒまたはＰｔを含むことを特徴とする請求項１に記載の半導体メモリ素子。
【請求項５】
前記可変抵抗物質パターンはＤＧｅＳｂＴｅ（ＤはＣ、Ｎ、Ｓｉ、Ｂｉ、Ｉｎ、ＡｓまたはＳｅを含み）、ＤＧｅＢｉＴｅ（ＤはＣ、Ｎ、Ｓｉ、Ｉｎ、ＡｓまたはＳｅを含み）、ＤＳｂＴｅ（ＤはＡｓ、Ｓｎ、ＳｎＩｎ、Ｗ、ＭｏまたはＣｒを含み）、ＤＳｂＳｅ（ＤはＮ、Ｐ、Ａｓ、Ｓｂ、Ｂｉ、Ｏ、Ｓ、ＴｅまたはＰｏ）を含み、またはＤＳｂ（ＤはＧｅ、ＧａまたはＩｎを含み）のうちの少なくとも１つを含むことを特徴とする請求項１に記載の半導体メモリ素子。
【請求項６】
前記第１元素を含む第２スペーサをさらに含み、前記第２スペーサは前記可変抵抗物質パターンに隣接し、前記第１スペーサの反対側に配置されることを特徴とする請求項１に記載の半導体メモリ素子。
【請求項７】
前記第１及び第２スペーサは前記可変抵抗物質パターンと直接接触することを特徴とする請求項６に記載の半導体メモリ素子。
【請求項８】
前記可変抵抗物質パターンはＵ字形状の断面を含むことを特徴とする請求項１に記載の半導体メモリ素子。
【請求項９】
前記第１元素を含む第２スペーサをさらに含み、前記第２スペーサは前記可変抵抗物質パターンに隣接し、前記第１スペーサと垂直であることを特徴とする請求項１に記載の半導体メモリ素子。
【請求項１０】
前記第１及び第２スペーサは前記可変抵抗物質パターンと直接接触することを特徴とする請求項９に記載の半導体メモリ素子。
【請求項１１】
前記可変抵抗物質パターンと前記第２電極との間に内部絶縁膜をさらに含むことを特徴とする請求項１に記載の半導体メモリ素子。
【請求項１２】
前記内部絶縁膜は第１膜と、前記第１膜上の第２膜とを含み、前記第２膜は前記第１膜とＯ２の濃度が異なることを特徴とする請求項１１に記載の半導体メモリ素子。
【請求項１３】
前記内部絶縁膜はＢＳＧ、ＰＳＧ、ＢＰＳＧ、ＰＥ−ＴＥＯＳまたはＨＤＰ層のうちの少なくとも１つを含むことを特徴とする請求項１２に記載の半導体メモリ素子。
【請求項１４】
前記第１電極はワードラインと電気的に接続され、前記第２電極はビットラインと電気的に接続されることを特徴とする請求項１に記載の半導体メモリ素子。
【請求項１５】
前記第１電極は基板上に提供されることを特徴とする請求項１に記載の半導体メモリ素子。
【請求項１６】
前記第１スペーサは前記可変抵抗物質パターンと直接接触することを特徴とする請求項１に記載の半導体メモリ素子。
【請求項１７】
基板上に提供される第１電極、及び前記第１電極と第２電極との間に提供される層間絶縁膜と、
前記層間絶縁膜を貫通して前記第１電極を露出するオープニングと、
前記オープニング内に提供され、前記第１電極と接触し、第１元素を含む可変抵抗物質パターンと、
前記可変抵抗物質パターンに隣接して配置され、前記第１元素を含む第１スペーサと、を有することを特徴とする半導体メモリ素子。
【請求項１８】
前記第１元素はゲルマニウムを含むことを特徴とする請求項１７に記載の半導体メモリ素子。
【請求項１９】
前記第１スペーサはＤａＭｂＧｅ（０≦ａ≦０．７、０≦ｂ≦０．２）を含み、前記ＤはＣ、ＮまたはＯを含み、前記ＭはＡｌ、Ｇａ、Ｉｎ、Ｔｉ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｚｒ、Ｍｏ、Ｒｕ、Ｐｄ、Ｈｆ、Ｔａ、ＩｒまたはＰｔを含むことを特徴とする請求項１７に記載の半導体メモリ素子。
【請求項２０】
前記可変抵抗物質パターンはＤＧｅＳｂＴｅ（ＤはＣ、Ｎ、Ｓｉ、Ｂｉ、Ｉｎ、ＡｓまたはＳｅを含み）、ＤＧｅＢｉＴｅ（ＤはＣ、Ｎ、Ｓｉ、Ｉｎ、ＡｓまたはＳｅを含み）、ＤＳｂＴｅ（ＤはＡｓ、Ｓｎ、ＳｎＩｎ、Ｗ、ＭｏまたはＣｒを含み）、ＤＳｂＳｅ（ＤはＮ、Ｐ、Ａｓ、Ｓｂ、Ｂｉ、Ｏ、Ｓ、ＴｅまたはＰｏを含み）、またはＤＳｂ（ＤはＧｅ、ＧａまたはＩｎを含み）のうちの少なくとも１つを含むことを特徴とする請求項１７に記載の半導体メモリ素子。
【請求項２１】
前記第１元素を含む第２スペーサをさらに含み、前記第２スペーサは前記可変抵抗物質パターンに隣接し、前記第１スペーサの反対側に配置されることを特徴とする請求項１７に記載の半導体メモリ素子。
【請求項２２】
前記オープニングは側壁と下面とを含むことを特徴とする請求項１７に記載の半導体メモリ素子。
【請求項２３】
前記第１スペーサは前記オープニングの側壁上に配置されることを特徴とする請求項２２に記載の半導体メモリ素子。
【請求項２４】
前記可変抵抗物質パターンは側壁と下部壁とを含むことを特徴とする請求項１７に記載の半導体メモリ素子。
【請求項２５】
前記可変抵抗物質パターンの側壁は前記第１スペーサ上に配置され、前記可変抵抗物質パターンの下部壁は前記第１電極上に配置されることを特徴とする請求項２１に記載の半導体メモリ素子。
【請求項２６】
前記第１元素を含む第２スペーサをさらに含み、前記第２スペーサは側壁及び下部壁を含むことを特徴とする請求項１７に記載の半導体メモリ素子。
【請求項２７】
前記第２スペーサの側壁は前記可変抵抗物質パターンの側壁上に提供され、前記第２スペーサの下部壁は前記可変抵抗物質パターンの下部壁上に配置されることを特徴とする請求項２６に記載の半導体メモリ素子。
【請求項２８】
前記可変抵抗物質パターン上に提供され、前記第１スペーサと垂直になる第２スペーサをさらに含むことを特徴とする請求項１７に記載の半導体メモリ素子。
【請求項２９】
前記可変抵抗物質パターンの下部壁と前記第２電極との間に提供される内部絶縁膜をさらに含むことを特徴とする請求項２４に記載の半導体メモリ素子。
【請求項３０】
前記内部絶縁膜は第１膜と、前記第１膜上の第２膜とを含み、前記第２膜は前記第１膜とＯ２の濃度が異なることを特徴とする請求項２９に記載の半導体メモリ素子。
【請求項３１】
前記オープニングの側面は前記第１電極に対して傾くことを特徴とする請求項１７に記載の半導体メモリ素子。
【請求項３２】
基板上に配置される第１層間絶縁膜内に第１電極を形成し、
前記第１層間絶縁膜及び前記第１電極上に第２層間絶縁膜を形成し、
前記第２層間絶縁膜を貫通するオープニングを形成し、
前記オープニングの側壁上に第１元素を含む第１スペーサを形成し、
前記第１電極及び前記第１スペーサ上に第１元素を含む可変抵抗物質パターンを形成し、
前記可変抵抗物質パターン上に第１元素を含む第２スペーサを形成し、
前記可変抵抗物質パターン上に第２電極を形成するステップを有することを特徴とする半導体メモリ素子の製造方法。
【請求項３３】
前記第１元素はゲルマニウムを含むことを特徴とする請求項３２に記載の半導体メモリ素子の製造方法。
【請求項３４】
前記第１及び第２スペーサはＤａＭｂＧｅ（０≦ａ≦０．７、０≦ｂ≦０．２）を含み、前記ＤはＣ、ＮまたはＯを含み、前記ＭはＡｌ、Ｇａ、Ｉｎ、Ｔｉ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｚｒ、Ｍｏ、Ｒｕ、Ｐｄ、Ｈｆ、Ｔａ、ＩｒまたはＰｔを含むことを特徴とする請求項３２に記載の前記半導体メモリ素子の製造方法。
【請求項３５】
前記可変抵抗物質パターンはＤＧｅＳｂＴｅ（ＤはＣ、Ｎ、Ｓｉ、Ｂｉ、Ｉｎ、ＡｓまたはＳｅを含み）、ＤＧｅＢｉＴｅ（ＤはＣ、Ｎ、Ｓｉ、Ｉｎ、ＡｓまたはＳｅを含み）、ＤＳｂＴｅ（ＤはＡｓ、Ｓｎ、ＳｎＩｎ、Ｗ、Ｍｏ、またはＣｒを含み）、ＤＳｂＳｅ（ＤはＮ、Ｐ、Ａｓ、Ｓｂ、Ｂｉ、Ｏ、Ｓ、ＴｅまたはＰｏを含み）、またはＤＳｂ（ＤはＧｅ、ＧａまたはＩｎを含み）のうちの少なくとも１つを含むことを特徴とする請求項３２に記載の前記半導体メモリ素子の製造方法。
【請求項３６】
前記第２スペーサは前記可変抵抗物質パターン上にコンフォーマルに形成されることを特徴とする請求項３２に記載の半導体メモリ素子の製造方法。
【請求項３７】
前記第２スペーサ上に内部絶縁膜を形成することをさらに含むことを特徴とする請求項３２に記載の半導体メモリ素子の製造方法。
【請求項３８】
前記内部絶縁膜及び前記第２層間絶縁膜の各々はＢＳＧ、ＰＳＧ 、ＢＰＳＧ、ＰＥ−ＴＥＯＳまたはＨＤＰ層のうちの少なくとも１つを含むことを特徴とする請求項３７に記載の半導体メモリ素子の製造方法。
【請求項３９】
前記可変抵抗物質パターン上にバッファ層を形成することをさらに含むことを特徴とする請求項３２に記載の半導体メモリ素子の製造方法。
【請求項４０】
前記第２電極上に配置される第３層間絶縁膜を貫通する金属コンタクトを形成することをさらに含み、前記金属コンタクトは前記第２電極と前記第３層間絶縁膜上に配置されたビットラインを接続することを特徴とする請求項３２に記載の半導体メモリ素子の製造方法。
【請求項４１】
前記オープニングを形成することは、前記第２層間絶縁膜を非等方的にエッチングすることを含むことを特徴とする請求項３２に記載の半導体メモリ素子の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【公開番号】特開２０１１−１３９０６５（Ｐ２０１１−１３９０６５Ａ）
【公開日】平成２３年７月１４日（２０１１．７．１４）
【国際特許分類】
【出願番号】特願２０１０−２９１５２９（Ｐ２０１０−２９１５２９）
【出願日】平成２２年１２月２８日（２０１０．１２．２８）
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．ＦＲＡＭ
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】４１６，Ｍａｅｔａｎ−ｄｏｎｇ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
【Ｆターム（参考）】
【公開日】平成２３年７月１４日（２０１１．７．１４）
【国際特許分類】
【出願日】平成２２年１２月２８日（２０１０．１２．２８）
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．ＦＲＡＭ
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】４１６，Ｍａｅｔａｎ−ｄｏｎｇ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
【Ｆターム（参考）】
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