半導体光素子及びその製造方法
【課題】製作の過程でＩｎＡｌＧａＡｓ層の一部（先端部）が表面に露出されるため露出部分が酸化されて、その上面にクラッド層を形成する際に該クラッド層の表面に凹凸が発生したり、該クラッド層に欠陥が生じレーザ特性が低下したり歩留まりが低下する。
【解決手段】活性層１２の側方部に設けられる電流ブロック層２９として、Ａｌ（Ｇａ）ＩｎＡｓ層２１、２２等を含む複数のブロック層を用い、上記Ａｌ（Ｇａ）ＩｎＡｓ層とクラッド層３との間に、該Ａｌ（Ｇａ）ＩｎＡｓ層よりも耐酸化性を有するブロック層２８が介装され、電流ブロック層成長後、該Ａｌ（Ｇａ）ＩｎＡｓ層が電流ブロック層の表面に露出されないように構成した。
【解決手段】活性層１２の側方部に設けられる電流ブロック層２９として、Ａｌ（Ｇａ）ＩｎＡｓ層２１、２２等を含む複数のブロック層を用い、上記Ａｌ（Ｇａ）ＩｎＡｓ層とクラッド層３との間に、該Ａｌ（Ｇａ）ＩｎＡｓ層よりも耐酸化性を有するブロック層２８が介装され、電流ブロック層成長後、該Ａｌ（Ｇａ）ＩｎＡｓ層が電流ブロック層の表面に露出されないように構成した。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は例えば光通信用半導体レーザなどとして好ましく用いることができる埋め込み型の半導体光素子及びその製造方法に関する。
【背景技術】
【０００２】
従来の半導体光素子である半導体レーザとして、発光再結合する活性層がこれよりもエネルギーギャップが大きく且つ屈折率の小さな半導体材料で覆われた埋め込み構造の半導体レーザにおいて、前記活性層が少なくともＩｎＡｌＧａＡｓ系の半導体材料を含み、前記活性層の横にＩｎＡｌＧａＡｓ層を形成することにより高温動作特性を改善したものがある（例えば特許文献１参照。）。
【０００３】
【特許文献１】特開平３−１２９９６９号公報（第１頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記のような従来の半導体光素子においては、活性層の横に形成するバリア層ないしは電流ブロック層としてＩｎＡｌＧａＡｓ層を用いたことにより温度特性が改善されるものの、製作の過程で該ＩｎＡｌＧａＡｓ層の一部（先端部）が表面に露出されるため、その露出部分が酸化されて、その上面にクラッド層を形成する際に該クラッド層の表面に凹凸が発生したり、該クラッド層に欠陥が生じ、レーザ特性が低下したり、歩留まりが低下するという課題があった。
【０００５】
この発明は上記のような従来技術の課題を解消するためになされたもので、電流ブロック層に用いるＩｎＡｌＧａＡｓ層の酸化を防ぎ、温度特性が良好で歩留まりも改善できる半導体光素子及びその製造方法を提供することを目的としている。
【課題を解決するための手段】
【０００６】
この発明に係る半導体光素子は、活性層の側方部に設けられる電流ブロック層として、Ａｌ（Ｇａ）ＩｎＡｓブロック層を含む複数のブロック層を形成する。上記Ａｌ（Ｇａ）ＩｎＡｓ層ブロックと電流ブロック層の上方に形成するクラッド層との間に、該Ａｌ（Ｇａ）ＩｎＡｓブロック層よりも耐酸化性を有するブロック層が介装されるように電流ブロック層を形成し、該電流ブロック層成長後、該Ａｌ（Ｇａ）ＩｎＡｓ層が電流ブロック層の上面に露出されないように構成されている。
【発明の効果】
【０００７】
この発明においては、Ａｌ（Ｇａ）ＩｎＡｓブロック層とクラッド層との間に、該Ａｌ（Ｇａ）ＩｎＡｓブロック層よりも耐酸化性を有するブロック層が介装されるように電流ブロック層を形成したことにより、クラッド層を形成する際に該クラッド層の表面に凹凸が発生したり、該クラッド層に欠陥が生じることがなく、しかもリーク電流が低減された温度特性の良好な半導体光素子が得られる。また、歩留まりが向上する。
【発明を実施するための最良の形態】
【０００８】
実施の形態１．
図１はこの発明の実施の形態１による半導体光素子としての半導体レーザの要部を模式的に示す断面図である。図において、１はＰ型ＩｎＰ基板、２はＰ型ＩｎＰ層（キャリア濃度Ｐ＝１×１０１８ｃｍ−３）、１０はＰ型ＡｌＩｎＡｓクラッド層（厚さ１００ｎｍ、キャリア濃度Ｐ＝１×１０１８ｃｍ−３）、１１はＰ型ＡｌＧａＩｎＡｓ光閉じ込め層（厚さ１００ｎｍ、キャリア濃度Ｐ＝１×１０１８ｃｍ−３）、１２はＡｌＧａＩｎＡｓ歪量子井戸活性層、１３はＮ型ＡｌＧａＩｎＡｓ光閉じ込め層（厚さ１００ｎｍ、キャリア濃度Ｎ＝１×１０１８ｃｍ−３）、１４はＮ型ＡｌＩｎＡｓクラッド層（厚さ１００ｎｍ、キャリア濃度Ｎ＝１×１０１８ｃｍ−３）、１５はＮ型ＩｎＰ層（キャリア濃度Ｎ＝１×１０１８ｃｍ−３）である。
【０００９】
２９は中央部にリッジ構造に形成された活性層部分の両側に対称的に設けられた電流ブロック層であり、この例ではＰ型ＩｎＰ埋め込み層（キャリア濃度Ｐ＝１×１０１８ｃｍ−３）２０、Ｐ型Ａｌ（Ｇａ）ＩｎＡｓブロック層（キャリア濃度Ｐ＝１０１８ｃｍ−３）２１、Ｎ型Ａｌ（Ｇａ）ＩｎＡｓブロック層（キャリア濃度Ｎ＝７×１０１８ｃｍ−３）２２、及びＰ型ＩｎＰブロック層（キャリア濃度Ｐ＝１×１０１８ｃｍ−３）２８から構成されている。３はリッジ構造の活性層部分の上面と、その両側に設けられた電流ブロック層２９の上面に跨って設けられたクラッド層としてのＮ型ＩｎＰ層（キャリア濃度Ｎ＝１×１０１８ｃｍ−３）である。
【００１０】
４は上記クラッド層としてのＮ型ＩｎＰ層３の上面に形成されたＮ型ＩｎＰコンタクト層（キャリア濃度Ｎ＝７×１０１８ｃｍ−３）、３１はＰ型電極（ＡｕＺｎ／Ｐｔ／Ａｕ）、３２はＮ型電極（Ｔｉ／Ｐｔ／Ａｕ）である。なお、上記電流ブロック層２９に用いるＡｌ（Ｇａ）ＩｎＡｓは、ＡｌＸＧａ１−ＸＩｎＡｓ（但し、０＜Ｘ≦１）を示し、上記電極を構成する金属膜の積層方向は、スラッシュ記号（「／」）の左側が下層側、右側が表面側を示す。
【００１１】
本発明の特徴の一つは、電流ブロック層２９にＡｌ（Ｇａ）ＩｎＡｓブロック層（この実施の形態１では図１のＰ型Ａｌ（Ｇａ）ＩｎＡｓブロック層２１、及びＮ型Ａｌ（Ｇａ）ＩｎＡｓブロック層２２）を用いたことである。Ａｌ（Ｇａ）ＩｎＡｓブロック層はＩｎＰ層と比較して、導電帯側のエネルギー不連続量△Ｅｃが大きいので、電子がＰ型Ａｌ（Ｇａ）ＩｎＡｓブロック層２１を乗り越えて流れにくい。従って、高温においても中央部の活性層部分をバイパスして流れるリーク電流が少ないので、得られる半導体レーザの温度特性が良い。
【００１２】
本発明の特徴の他の一つは、製造過程において上記電流ブロック層２９に用いるＡｌ（Ｇａ）ＩｎＡｓブロック層（この実施の形態１では図１の２１、２２）が電流ブロック層２９の表面（最上面）に露出されないようにしたこと、即ち、Ａｌ（Ｇａ）ＩｎＡｓブロック層とクラッド層との間に、該Ａｌ（Ｇａ）ＩｎＡｓブロック層よりも耐酸化性を有するブロック層（この実施の形態１では図１のＰ型ＩｎＰブロック層２８）が介装されるように電流ブロック層を形成したことにあり、以下図２（ａ）〜図２（ｃ）、図３（ａ）〜図３（ｂ）、図４（ａ）〜図４（ｂ）の作成過程を概念的に示す断面図を参照して製造方法に即して具体的に説明する。なお、各図を通じて同一符号は同一もしくは相当部分を示すものとする。
【００１３】
先ず、図２（ａ）に示すようにＰ型ＩｎＰ基板１上に、ＭＯＣＶＤ法で、Ｐ型ＩｎＰ層２、Ｐ型ＡｌＩｎＡｓクラッド層１０、Ｐ型ＡｌＧａＩｎＡｓ光閉じ込め層１１、ＡｌＧａＩｎＡｓ歪量子井戸活性層１２、Ｎ型ＡｌＧａＩｎＡｓ光閉じ込め層１３、Ｎ型ＡｌＩｎＡｓクラッド層１４、及びＮ型ＩｎＰ層１５を結晶成長する。次に、図２（ｂ）に示すように、その上にＳｉＯ２絶縁膜４０を形成し、パターニングする。次に、図２（ｃ）に示すように、メタン系ドライエッチング等により、リッジ構造を形成する。
【００１４】
次に、図３（ａ）に示すように、ＭＯＣＶＤ法でＰ型ＩｎＰ埋め込み層２０、Ｐ型Ａｌ（Ｇａ）ＩｎＡｓブロック層２１、Ｎ型Ａｌ（Ｇａ）ＩｎＡｓブロック層２２、Ｐ型ＩｎＰブロック層２８を順次成長する。次に、図３（ｂ）に示すように、ＳｉＯ２絶縁膜４０をエッチング除去する。次に、図４（ａ）に示すように、ＭＯＣＶＤ法でＮ型ＩｎＰ層３、Ｎ型ＩｎＰコンタクト層４を成長する。次に、図４（ｂ）に示すように、Ｐ型電極（ＡｕＺｎ／Ｐｔ／Ａｕ）３１、Ｎ型電極（Ｔｉ／Ｐｔ／Ａｕ）３２を形成する。
【００１５】
本実施の形態１においては、全電流ブロック層２９を成長し終わった時に、図３（ａ）に示すように、Ｐ型Ａｌ（Ｇａ）ＩｎＡｓブロック層２１の先端部Ａ、及びＮ型Ａｌ（Ｇａ）ＩｎＡｓブロック層２２の先端部Ｂが何れも電流ブロック層２９の表面に出ておらず、電流ブロック層２９の最上面が耐酸化性を有する（Ｐ型）ＩｎＰブロック層２８で形成されていることが典型的な特徴部分である。なお、電流ブロック層２９の表面にＡｌ（Ｇａ）ＩｎＡｓブロック層２１、２２の一部が出ていると、図３（ｂ）に示すＳｉＯ２絶縁膜４０のエッチング除去工程中に、Ａｌ（Ｇａ）ＩｎＡｓブロック層２１、２２の露出部分が酸化する。すると、図４（ａ）に示す工程で、クラッド層であるＮ型ＩｎＰ層３を成長した場合、酸化したＡｌ（Ｇａ）ＩｎＡｓブロック層表面には、Ｎ型ＩｎＰ層３が正常に成長せず、表面に凹凸が発生したり、Ｎ型ＩｎＰ層３に欠陥が発生する。それにより、レーザの特性が低下したり、歩留まりが低下することになるので好ましくない。
【００１６】
次に、Ｐ型Ａｌ（Ｇａ）ＩｎＡｓブロック層２１、Ｎ型Ａｌ（Ｇａ）ＩｎＡｓブロック層２２の一部が表面に出ないようにするメカニズムについて図５（ａ）〜図５（ｃ）を参照して説明する。即ち、図５は図１に示す半導体レーザの電流ブロック層２９をリッジ部分に結晶成長するときの過程を概念的に説明する断面図であり、図５（ａ）〜図５（ｃ）のフローで進行する。先ず、図５（ａ）に示すように、底面（（００１）面）から上方向に、そしてリッジ側面（（１１０）面）から横方向に、結晶成長していく。この時、斜面（（１１１）Ｂ面）上には、成長しない。
【００１７】
本実施の形態１では、この結晶成長過程を利用して、図５（ｂ）に示す垂直な側面（（１１０）面）がなくなる前に、Ｐ型Ａｌ（Ｇａ）ＩｎＡｓブロック層２１、Ｎ型Ａｌ（Ｇａ）ＩｎＡｓブロック層２２の成長を終えるように制御し、その上面にＡｌ（Ｇａ）ＩｎＡｓよりも耐酸化性に優れたＩｎＰブロック層２８を設けてカバーしたことにより、Ａｌ（Ｇａ）ＩｎＡｓ層の、電流ブロック層２９の表面への露出を防ぐことができる。このため、その上面に形成するＮ型ＩｎＰ層３からなるクラッド層を欠陥のない健全な形で結晶成長することができる。従って、温度特性の良い半導体レーザを歩留まり良く得ることができるという効果が得られる。
【００１８】
なお、図５（ａ）の状態から更に結晶成長が進むと、図５（ｂ）に示すように、垂直な側面（（１１０）面）がなくなり、斜面（（１１１）Ｂ面）と底面（（００１）面）のみで表面が形成される。そうなると、次に、図５（ｃ）に示すように、底面（（００１）面）上だけでなく、斜面（（１１１）Ｂ面）にも成長が始まり、そのまま、成長が進んでいく。Ａｌ（Ｇａ）ＩｎＡｓ層が、図５（ｂ）に示す垂直な側面（（１１０）面）がなくなった後まで成長した場合には、Ａｌ（Ｇａ）ＩｎＡｓ層の先端がリッジの左右の先端部Ｃ部で露出することになる。その場合、先ほど述べたように、露出したＡｌ（Ｇａ）ＩｎＡｓブロック層が酸化され、Ｎ型ＩｎＰ層３が正常に成長せず、表面に凹凸が発生したり、Ｎ型ＩｎＰ層３に欠陥が発生し、それにより、レーザの特性が低下したり、歩留まりが低下することになる。
【００１９】
実施の形態２．
図６はこの発明の実施の形態２による半導体レーザの要部を模式的に示す断面図である。図において、２３は、Ｎ型Ａｌ（Ｇａ）ＩｎＡｓブロック層２２とＰ型ＩｎＰブロック層２８との間に形成されたＰ型Ａｌ（Ｇａ）ＩｎＡｓブロック層（キャリア濃度Ｐ＝１×１０１８ｃｍ−３）である。その他の符号は上記実施の形態１と同様であるので説明を省略する。なお、各実施の形態を通じて、同一の符号は同一の材料からなり、膜厚、キャリア濃度、またはドープ材の濃度が示されているものは、それらの条件も含めて同様に構成されていることを示す。
【００２０】
この実施の形態２は、図１に示す実施の形態１の電流ブロック層２９に、Ｐ型Ａｌ（Ｇａ）ＩｎＡｓブロック層２３を加えたほかは上記実施の形態１と同様に、図５（ｂ）に示す垂直な側面（（１１０）面）がなくなる前に、Ｐ型Ａｌ（Ｇａ）ＩｎＡｓブロック層２３を含むＡｌ（Ｇａ）ＩｎＡｓブロック層の結晶成長を終えて、各Ａｌ（Ｇａ）ＩｎＡｓブロック層２１、２２、２３が電流ブロック層２９の表面に露出されないようにして作成されている。この実施の形態２では、電流ブロック層２９に、Ｐ型Ａｌ（Ｇａ）ＩｎＡｓブロック層２３を加えているので、実施の形態１と同様の効果に加えて、得られた半導体レーザの高温でのリーク電流がさらに少なくなり、温度特性が良くなるという効果が得られる。
【００２１】
実施の形態３．
図７はこの発明の実施の形態３による半導体レーザの要部を模式的に示す断面図である。図において、２７はＰ型Ａｌ（Ｇａ）ＩｎＡｓブロック層（キャリア濃度Ｐ＝１×１０１８ｃｍ−３）２１と、Ｐ型ＩｎＰブロック層（キャリア濃度Ｐ＝１×１０１８ｃｍ−３）２８との間に形成された、Ｎ型ＩｎＰブロック層（キャリア濃度Ｎ＝７×１０１８ｃｍ−３）である。この実施の形態３は、図１に示す実施の形態１のＮ型Ａｌ（Ｇａ）ＩｎＡｓブロック層２２を、Ｎ型ＩｎＰブロック層２７に置き換えたものに相当する。その他の構成は上記図１に示す実施の形態１と同様である。
【００２２】
この実施の形態３においても、図５（ｂ）に示す垂直な側面（（１１０）面）がなくなる前に、Ｐ型Ａｌ（Ｇａ）ＩｎＡｓブロック層２１を成長し終えて、Ｐ型Ａｌ（Ｇａ）ＩｎＡｓブロック層２１が電流ブロック層２９の表面に露出されないようにしている。この実施の形態３では、図１に示す実施の形態１から、Ｎ型Ａｌ（Ｇａ）ＩｎＡｓブロック層２２を除去しているが、従来例より、高温でのリーク電流は少ないので、得られた半導体レーザの温度特性が良好であるという効果が得られる。
【００２３】
実施の形態４．
図８はこの発明の実施の形態４による半導体レーザの要部を模式的に示す断面図である。図において、２４はＮ型Ａｌ（Ｇａ）ＩｎＡｓブロック層（キャリア濃度Ｎ＝７×１０１８ｃｍ−３）２２の上に形成されたＦｅドープＡｌ（Ｇａ）ＩｎＡｓブロック層（Ｆｅ濃度＝４×１０１６ｃｍ−３）、２５はこのＦｅドープＡｌ（Ｇａ）ＩｎＡｓブロック層２４の上に形成されたＮ型ＩｎＰブロック層（キャリア濃度Ｎ＝２×１０１８ｃｍ−３）である。なお、上記ＦｅドープＡｌ（Ｇａ）ＩｎＡｓブロック層２４は、図５（ｂ）に示す垂直な側面（（１１０）面）がなくなる前に結晶成長をし終えて、該ＦｅドープＡｌ（Ｇａ）ＩｎＡｓブロック層２４がＳｉＯ２絶縁膜４０のエッチング除去工程中に電流ブロック層２９の表面に露出されないようにしている。
【００２４】
この実施の形態４は、上記実施の形態１のＮ型Ａｌ（Ｇａ）ＩｎＡｓブロック層２２の上にＦｅドープＡｌ（Ｇａ）ＩｎＡｓブロック層２４を加え、Ｐ型ＩｎＰブロック層２８の代わりに同様にＡｌ（Ｇａ）ＩｎＡｓブロック層よりも耐酸化性に優れたＮ型ＩｎＰブロック層２５を設けたものに相当する。その他の構成は上記実施の形態１と同様である。
【００２５】
上記のように構成された実施の形態４では、電流ブロック層２９として半絶縁性のＦｅドープＡｌ（Ｇａ）ＩｎＡｓブロック層２４を用いたことにより、高温でのリーク電流をさらに抑制することができ、温度特性に優れた半導体レーザを歩留まり良く得ることができる。なお、上記ＦｅドープＡｌ（Ｇａ）ＩｎＡｓブロック層２４は半絶縁性を有するものであり、ドーパントとしてはＦｅに限定されるものではなく、例えばＲｕなども好ましく用いることができる。また、低温で成長させたＡｌ（Ｇａ）ＩｎＡｓ層等でも、同様な効果が期待できる。
【００２６】
実施の形態５．
図９はこの発明の実施の形態５による半導体レーザの要部を模式的に示す断面図である。図において、Ｐ型ＩｎＰ埋め込み層（キャリア濃度Ｐ＝１×１０１８ｃｍ−３）２０の上面には順次、Ｎ型Ａｌ（Ｇａ）ＩｎＡｓブロック層（キャリア濃度Ｎ＝７×１０１８ｃｍ−３）２２、ＦｅドープＡｌ（Ｇａ）ＩｎＡｓブロック層（Ｆｅ濃度＝４×１０１６ｃｍ−３）２４、及びＮ型ＩｎＰブロック層（キャリア濃度Ｎ＝２×１０１８ｃｍ−３）２５が形成されている。この実施の形態５は、上記実施の形態４におけるＰ型Ａｌ（Ｇａ）ＩｎＡｓブロック層２１を省略したものに相当する。その他の符号は上記実施の形態４と同様であるので説明を省略する。
【００２７】
上記のように構成された実施の形態５によれば、電流ブロック層２９にＮ型Ａｌ（Ｇａ）ＩｎＡｓブロック層２２及びＦｅドープＡｌ（Ｇａ）ＩｎＡｓブロック層２４を用い、対酸化性を有するＮ型ＩｎＰブロック層２５によって同様に電流ブロック層２９の表面への露出を防いで、クラッド層のＮ型ＩｎＰ層３との間に該Ｎ型ＩｎＰブロック層２５が介装されるようにしたことにより、上記実施の形態４と同様の効果が得られる。なお、半絶縁性のＦｅドープＡｌ（Ｇａ）ＩｎＡｓブロック層２４は、Ｆｅドープの他、Ｒｕドープ、低温成長Ａｌ（Ｇａ）ＩｎＡｓ層等でも、同様な効果が期待できる。
【００２８】
実施の形態６．
図１０はこの発明の実施の形態６による半導体レーザの要部を模式的に示す断面図である。図において、５はＮ型ＩｎＰ基板、６はＮ型ＩｎＰ層（キャリア濃度Ｎ＝１×１０１８ｃｍ−３）、１４はＮ型ＡｌＩｎＡｓクラッド層（厚さ１００ｎｍ、キャリア濃度Ｎ＝１×１０１８ｃｍ−３）、１３はＮ型ＡｌＧａＩｎＡｓ光閉じ込め層（厚さ１００ｎｍ、キャリア濃度Ｎ＝１×１０１８ｃｍ−３）、１２はＡｌＧａＩｎＡｓ歪量子井戸活性層、１１はＰ型ＡｌＧａＩｎＡｓ光閉じ込め層（厚さ１００ｎｍ、キャリア濃度Ｐ＝１×１０１８ｃｍ−３）、１０はＰ型ＡｌＩｎＡｓクラッド層（厚さ１００ｎｍ、キャリア濃度Ｐ＝１×１０１８ｃｍ−３）、１６はＰ型ＩｎＰ層（キャリア濃度Ｐ＝１×１０１８ｃｍ−３）である。
【００２９】
電流ブロック層２９は、ＦｅドープＩｎＰ埋め込み層（Ｆｅ濃度＝４×１０１６ｃｍ−３）２６、ＦｅドープＡｌ（Ｇａ）ＩｎＡｓブロック層（Ｆｅ濃度＝４×１０１６ｃｍ−３）２４、及びＮ型ＩｎＰブロック層（キャリア濃度Ｎ＝２×１０１８ｃｍ−３）２５によって形成されている。７はクラッド層としてのＰ型ＩｎＰ層（キャリア濃度Ｐ＝１×１０１８ｃｍ−３）、８はＰ型ＩｎＧａＡｓコンタクト層（キャリア濃度Ｐ＝１×１０１９ｃｍ−３）、３３はＮ型電極（ＡｕＧｅ／Ｎｉ／Ａｕ）、３４はＰ型電極（Ｔｉ／Ｐｔ／Ａｕ）である。
【００３０】
この実施の形態６は、ｐｎｐｎ電流ブロック層の代わりに、ＦｅドープＡｌ（Ｇａ）ＩｎＡｓブロック層２４を用いて電流ブロック層２９を形成したものである。なお、電流ブロック層２９を構成する各ブロック層２６、２４、２５の結晶を成長する際、図５（ｂ）に示す垂直な側面（（１１０）面）がなくなる前に、ＦｅドープＡｌ（Ｇａ）ＩｎＡｓブロック層２４を成長し終えて、ＦｅドープＡｌ（Ｇａ）ＩｎＡｓブロック層２４が電流ブロック層２９の表面に露出させないようにする点は上記実施の形態１と同様である。
【００３１】
上記のように構成された実施の形態６においては、ＦｅドープＩｎＰ埋め込み層２６やＦｅドープＡｌ（Ｇａ）ＩｎＡｓブロック層２４が、電子をトラップする性質があるのでリーク電流を抑制する効果が得られる。また、図５（ｂ）に示す垂直な側面（（１１０）面）がなくなる前に、ＦｅドープＡｌ（Ｇａ）ＩｎＡｓブロック層２４を成長し終えて、ＦｅドープＡｌ（Ｇａ）ＩｎＡｓブロック層２４が電流ブロック層２９の表面に露出されないようにしているので、ＳｉＯ２絶縁膜４０のエッチング除去工程でＦｅドープＡｌ（Ｇａ）ＩｎＡｓブロック層２４が酸化されることが無く、その上面に設けるＰ型ＩｎＰ層７（クラッド層）を欠陥なく成長することができ、温度特性の良いレーザを歩留まり良く得ることができる。
【００３２】
なお、半絶縁性のＦｅドープＡｌ（Ｇａ）ＩｎＡｓブロック層２４は、Ｆｅドープ、Ｒｕドープ、低温成長Ａｌ（Ｇａ）ＩｎＡｓ層等でも、同様な効果を有する。また、半絶縁性のＦｅドープＩｎＰ埋め込み層２６は、Ｆｅドープ、Ｒｕドープ等でも、同様な効果を有する。
【００３３】
実施の形態７．
図１１はこの発明の実施の形態７による半導体レーザの要部を模式的に示す断面図である。図において、２０はＰ型ＩｎＰ埋め込み層（キャリア濃度Ｐ＝１×１０１８ｃｍ−３）、２１はＰ型Ａｌ（Ｇａ）ＩｎＡｓブロック層（キヤリア濃度Ｐ＝１×１０１８ｃｍ−３）、２２はＮ型Ａｌ（Ｇａ）ＩｎＡｓブロック層（キャリア濃度Ｎ＝７×１０１８ｃｍ−３）、２８はＰ型ＩｎＰブロック層（キャリア濃度Ｐ＝１×１０１８ｃｍ−３）である。この実施の形態７は、上記実施の形態６における電流ブロック層２９を実施の形態１と同様の構成としたもので、実施の形態１におけるＰ型ＩｎＰ基板１の代わりに、Ｎ型ＩｎＰ基板６を用いた場合の例に相当する。
【００３４】
上記のように構成された実施の形態７においても、Ａｌ（Ｇａ）ＩｎＡｓブロック層２１、２２を、電流ブロック層２９の表面に露出させることがないようにしたので、Ｐ型ＩｎＰ層７（クラッド層）を形成するときに欠陥なく成長することができ、温度特性の良い半導体レーザを歩留まり良く得ることができる。
【００３５】
実施の形態８．
図１２はこの発明の実施の形態８による半導体レーザの要部を模式的に示す断面図である。図において、２３は、Ｎ型Ａｌ（Ｇａ）ＩｎＡｓブロック層（キャリア濃度Ｎ＝７×１０１８ｃｍ−３）２２と、Ｐ型ＩｎＰブロック層（キャリア濃度Ｐ＝１×１０１８ｃｍ−３）２８の間に設けられたＰ型Ａｌ（Ｇａ）ＩｎＡｓブロック層（キャリア濃度Ｐ＝１×１０１８ｃｍ−３）であり、上記実施の形態２におけるＰ型ＩｎＰ基板の代わりに、Ｎ型ＩｎＰ基板を用いた場合の例に相当する。
この実施の形態８においても、Ａｌ（Ｇａ）ＩｎＡｓブロック層２１、２２、２３が、電流ブロック層２９の表面、即ち最上面に露出しないように結晶成長させ、電流ブロック層２９の最上面を耐酸化性を有するＰ型ＩｎＰブロック層２８で構成したことにより、クラッド層であるＰ型ＩｎＰ層７を欠陥なく成長することができ、温度特性の良い半導体レーザを歩留まり良く得られる。
【００３６】
実施の形態９．
図１３はこの発明の実施の形態９による半導体レーザの要部を模式的に示す断面図である。この実施の形態９においては、Ｎ型ＩｎＰ基板５を用い、Ｐ型Ａｌ（Ｇａ）ＩｎＡｓブロック層（キャリア濃度Ｐ＝１×１０１８ｃｍ−３）２１の上層に、Ｎ型ＩｎＰブロック層（キャリア濃度Ｎ＝７×１０１８ｃｍ−３）２７、及びＰ型ＩｎＰブロック層（キャリア濃度Ｐ＝１×１０１８ｃｍ−３）２８が順次形成されている。その他の符号は実施の形態８と同様である。この実施の形態９は、上記実施の形態２におけるＰ型ＩｎＰ基板１の代わりにＮ型ＩｎＰ基板５を用い、同様にＡｌ（Ｇａ）ＩｎＡｓブロック層２１が電流ブロック層２９の表面に露出しないように構成した場合の例に相当する。
【００３７】
この実施の形態９において、上記Ｐ型Ａｌ（Ｇａ）ＩｎＡｓブロック層２１を形成するときに、図５（ｂ）に示す垂直な側面（（１１０）面）がなくなる前に該Ｐ型Ａｌ（Ｇａ）ＩｎＡｓブロック層２１の結晶成長を終えて、電流ブロック層２９表面への露出を防ぐことにより、Ｐ型ＩｎＰ層７を欠陥なく成長することができ、得られる半導体レーザの温度特性を良好にし、しかも歩留まりの向上を図ることができる。
【００３８】
なお、上記各実施の形態で説明した電流ブロック層２９を構成する各ブロック層のキャリア濃度、あるいはドープ材の濃度などは一例を示したものに過ぎず、これら実施の形態に例示した濃度に限定されるものでないことは言うまでも無い。また、基板、活性層、電極などについても実施の形態に例示した材料、濃度、厚さ、種類に限定されるものではない。例えば、上記ＡｌＧａＩｎＡｓ歪量子井戸活性層１２は、これに限定されるものではなく、例えばＩｎＧａＡｓＰ歪量子井戸活性層など、同様の他の材料を用い、あるいは他の方式の活性層でも差し支えなく、同様の効果が得られる。ところで、この発明を半導体レーザに用いた場合について説明したが、これに限定されず、例えば受光素子、光導波路などの半導体光素子として構成することもできる。
【図面の簡単な説明】
【００３９】
【図１】この発明の実施の形態１による半導体光素子としての半導体レーザの要部を模式的に示す断面図。
【図２】図１に示す半導体レーザの作成過程を概念的に示す断面図であり、図２（ａ）〜図２（ｃ）に向けて順次進行する。
【図３】図１に示す半導体レーザの作成過程を概念的に示す断面図であり、図２（ｃ）に続いて図３（ａ）〜図３（ｂ）の順に進行する。
【図４】図１に示す半導体レーザの作成過程を概念的に示す断面図であり、図３（ｂ）に続いて図４（ａ）〜図４（ｂ）の順に進行する。
【図５】図１に示す半導体レーザの電流ブロック層をリッジ部分に結晶成長するときの過程を概念的に説明する断面図であり、図５（ａ）〜図５（ｃ）のフローで進行する。
【図６】この発明の実施の形態２による半導体レーザの要部を模式的に示す断面図。
【図７】この発明の実施の形態３による半導体レーザの要部を模式的に示す断面図。
【図８】この発明の実施の形態４による半導体レーザの要部を模式的に示す断面図。
【図９】この発明の実施の形態５による半導体レーザの要部を模式的に示す断面図。
【図１０】この発明の実施の形態６による半導体レーザの要部を模式的に示す断面図。
【図１１】この発明の実施の形態７による半導体レーザの要部を模式的に示す断面図。
【図１２】この発明の実施の形態８による半導体レーザの要部を模式的に示す断面図。
【図１３】この発明の実施の形態９による半導体レーザの要部を模式的に示す断面図。
【符号の説明】
【００４０】
１ Ｐ型ＩｎＰ基板、 ２ Ｐ型ＩｎＰ層、 ３ Ｎ型ＩｎＰ層（クラッド層）、 ４ Ｎ型ＩｎＰコンタクト層、 ５ Ｎ型ＩｎＰ基板、 ６ Ｎ型ＩｎＰ層、 ７ Ｐ型ＩｎＰ層（クラッド層）、 ８ Ｐ型ＩｎＧａＡｓコンタクト層、 １０ Ｐ型ＡｌＩｎＡｓクラッド層、 １１ Ｐ型ＡｌＧａＩｎＡｓ光閉じ込め層、 １２ ＡｌＧａＩｎＡｓ歪量子井戸活性層、 １３ Ｎ型ＡｌＧａＩｎＡｓ光閉じ込め層、 １４ Ｎ型ＡｌＩｎＡｓクラッド層、 １５ Ｎ型ＩｎＰ層、 １６ Ｐ型ＩｎＰ層、 ２０ Ｐ型ＩｎＰ埋め込み層、 ２１ Ｐ型Ａｌ（Ｇａ）ＩｎＡｓブロック層、 ２２ Ｎ型Ａｌ（Ｇａ）ＩｎＡｓブロック層、 ２３ Ｐ型Ａｌ（Ｇａ）ＩｎＡｓブロック層、 ２４ ＦｅドープＡｌ（Ｇａ）ＩｎＡｓブロック層、 ２５ Ｎ型ＩｎＰブロック層、 ２６ ＦｅドープＩｎＰ埋め込み層、 ２７ Ｎ型ＩｎＰブロック層、 ２８ Ｐ型ＩｎＰブロック層、 ２９ 電流ブロック層、 ３１ Ｐ型電極、 ３２ Ｎ型電極、 ３３ Ｎ型電極、 ３４ Ｐ型電極、 ４０ ＳｉＯ２絶縁膜。
【技術分野】
【０００１】
この発明は例えば光通信用半導体レーザなどとして好ましく用いることができる埋め込み型の半導体光素子及びその製造方法に関する。
【背景技術】
【０００２】
従来の半導体光素子である半導体レーザとして、発光再結合する活性層がこれよりもエネルギーギャップが大きく且つ屈折率の小さな半導体材料で覆われた埋め込み構造の半導体レーザにおいて、前記活性層が少なくともＩｎＡｌＧａＡｓ系の半導体材料を含み、前記活性層の横にＩｎＡｌＧａＡｓ層を形成することにより高温動作特性を改善したものがある（例えば特許文献１参照。）。
【０００３】
【特許文献１】特開平３−１２９９６９号公報（第１頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記のような従来の半導体光素子においては、活性層の横に形成するバリア層ないしは電流ブロック層としてＩｎＡｌＧａＡｓ層を用いたことにより温度特性が改善されるものの、製作の過程で該ＩｎＡｌＧａＡｓ層の一部（先端部）が表面に露出されるため、その露出部分が酸化されて、その上面にクラッド層を形成する際に該クラッド層の表面に凹凸が発生したり、該クラッド層に欠陥が生じ、レーザ特性が低下したり、歩留まりが低下するという課題があった。
【０００５】
この発明は上記のような従来技術の課題を解消するためになされたもので、電流ブロック層に用いるＩｎＡｌＧａＡｓ層の酸化を防ぎ、温度特性が良好で歩留まりも改善できる半導体光素子及びその製造方法を提供することを目的としている。
【課題を解決するための手段】
【０００６】
この発明に係る半導体光素子は、活性層の側方部に設けられる電流ブロック層として、Ａｌ（Ｇａ）ＩｎＡｓブロック層を含む複数のブロック層を形成する。上記Ａｌ（Ｇａ）ＩｎＡｓ層ブロックと電流ブロック層の上方に形成するクラッド層との間に、該Ａｌ（Ｇａ）ＩｎＡｓブロック層よりも耐酸化性を有するブロック層が介装されるように電流ブロック層を形成し、該電流ブロック層成長後、該Ａｌ（Ｇａ）ＩｎＡｓ層が電流ブロック層の上面に露出されないように構成されている。
【発明の効果】
【０００７】
この発明においては、Ａｌ（Ｇａ）ＩｎＡｓブロック層とクラッド層との間に、該Ａｌ（Ｇａ）ＩｎＡｓブロック層よりも耐酸化性を有するブロック層が介装されるように電流ブロック層を形成したことにより、クラッド層を形成する際に該クラッド層の表面に凹凸が発生したり、該クラッド層に欠陥が生じることがなく、しかもリーク電流が低減された温度特性の良好な半導体光素子が得られる。また、歩留まりが向上する。
【発明を実施するための最良の形態】
【０００８】
実施の形態１．
図１はこの発明の実施の形態１による半導体光素子としての半導体レーザの要部を模式的に示す断面図である。図において、１はＰ型ＩｎＰ基板、２はＰ型ＩｎＰ層（キャリア濃度Ｐ＝１×１０１８ｃｍ−３）、１０はＰ型ＡｌＩｎＡｓクラッド層（厚さ１００ｎｍ、キャリア濃度Ｐ＝１×１０１８ｃｍ−３）、１１はＰ型ＡｌＧａＩｎＡｓ光閉じ込め層（厚さ１００ｎｍ、キャリア濃度Ｐ＝１×１０１８ｃｍ−３）、１２はＡｌＧａＩｎＡｓ歪量子井戸活性層、１３はＮ型ＡｌＧａＩｎＡｓ光閉じ込め層（厚さ１００ｎｍ、キャリア濃度Ｎ＝１×１０１８ｃｍ−３）、１４はＮ型ＡｌＩｎＡｓクラッド層（厚さ１００ｎｍ、キャリア濃度Ｎ＝１×１０１８ｃｍ−３）、１５はＮ型ＩｎＰ層（キャリア濃度Ｎ＝１×１０１８ｃｍ−３）である。
【０００９】
２９は中央部にリッジ構造に形成された活性層部分の両側に対称的に設けられた電流ブロック層であり、この例ではＰ型ＩｎＰ埋め込み層（キャリア濃度Ｐ＝１×１０１８ｃｍ−３）２０、Ｐ型Ａｌ（Ｇａ）ＩｎＡｓブロック層（キャリア濃度Ｐ＝１０１８ｃｍ−３）２１、Ｎ型Ａｌ（Ｇａ）ＩｎＡｓブロック層（キャリア濃度Ｎ＝７×１０１８ｃｍ−３）２２、及びＰ型ＩｎＰブロック層（キャリア濃度Ｐ＝１×１０１８ｃｍ−３）２８から構成されている。３はリッジ構造の活性層部分の上面と、その両側に設けられた電流ブロック層２９の上面に跨って設けられたクラッド層としてのＮ型ＩｎＰ層（キャリア濃度Ｎ＝１×１０１８ｃｍ−３）である。
【００１０】
４は上記クラッド層としてのＮ型ＩｎＰ層３の上面に形成されたＮ型ＩｎＰコンタクト層（キャリア濃度Ｎ＝７×１０１８ｃｍ−３）、３１はＰ型電極（ＡｕＺｎ／Ｐｔ／Ａｕ）、３２はＮ型電極（Ｔｉ／Ｐｔ／Ａｕ）である。なお、上記電流ブロック層２９に用いるＡｌ（Ｇａ）ＩｎＡｓは、ＡｌＸＧａ１−ＸＩｎＡｓ（但し、０＜Ｘ≦１）を示し、上記電極を構成する金属膜の積層方向は、スラッシュ記号（「／」）の左側が下層側、右側が表面側を示す。
【００１１】
本発明の特徴の一つは、電流ブロック層２９にＡｌ（Ｇａ）ＩｎＡｓブロック層（この実施の形態１では図１のＰ型Ａｌ（Ｇａ）ＩｎＡｓブロック層２１、及びＮ型Ａｌ（Ｇａ）ＩｎＡｓブロック層２２）を用いたことである。Ａｌ（Ｇａ）ＩｎＡｓブロック層はＩｎＰ層と比較して、導電帯側のエネルギー不連続量△Ｅｃが大きいので、電子がＰ型Ａｌ（Ｇａ）ＩｎＡｓブロック層２１を乗り越えて流れにくい。従って、高温においても中央部の活性層部分をバイパスして流れるリーク電流が少ないので、得られる半導体レーザの温度特性が良い。
【００１２】
本発明の特徴の他の一つは、製造過程において上記電流ブロック層２９に用いるＡｌ（Ｇａ）ＩｎＡｓブロック層（この実施の形態１では図１の２１、２２）が電流ブロック層２９の表面（最上面）に露出されないようにしたこと、即ち、Ａｌ（Ｇａ）ＩｎＡｓブロック層とクラッド層との間に、該Ａｌ（Ｇａ）ＩｎＡｓブロック層よりも耐酸化性を有するブロック層（この実施の形態１では図１のＰ型ＩｎＰブロック層２８）が介装されるように電流ブロック層を形成したことにあり、以下図２（ａ）〜図２（ｃ）、図３（ａ）〜図３（ｂ）、図４（ａ）〜図４（ｂ）の作成過程を概念的に示す断面図を参照して製造方法に即して具体的に説明する。なお、各図を通じて同一符号は同一もしくは相当部分を示すものとする。
【００１３】
先ず、図２（ａ）に示すようにＰ型ＩｎＰ基板１上に、ＭＯＣＶＤ法で、Ｐ型ＩｎＰ層２、Ｐ型ＡｌＩｎＡｓクラッド層１０、Ｐ型ＡｌＧａＩｎＡｓ光閉じ込め層１１、ＡｌＧａＩｎＡｓ歪量子井戸活性層１２、Ｎ型ＡｌＧａＩｎＡｓ光閉じ込め層１３、Ｎ型ＡｌＩｎＡｓクラッド層１４、及びＮ型ＩｎＰ層１５を結晶成長する。次に、図２（ｂ）に示すように、その上にＳｉＯ２絶縁膜４０を形成し、パターニングする。次に、図２（ｃ）に示すように、メタン系ドライエッチング等により、リッジ構造を形成する。
【００１４】
次に、図３（ａ）に示すように、ＭＯＣＶＤ法でＰ型ＩｎＰ埋め込み層２０、Ｐ型Ａｌ（Ｇａ）ＩｎＡｓブロック層２１、Ｎ型Ａｌ（Ｇａ）ＩｎＡｓブロック層２２、Ｐ型ＩｎＰブロック層２８を順次成長する。次に、図３（ｂ）に示すように、ＳｉＯ２絶縁膜４０をエッチング除去する。次に、図４（ａ）に示すように、ＭＯＣＶＤ法でＮ型ＩｎＰ層３、Ｎ型ＩｎＰコンタクト層４を成長する。次に、図４（ｂ）に示すように、Ｐ型電極（ＡｕＺｎ／Ｐｔ／Ａｕ）３１、Ｎ型電極（Ｔｉ／Ｐｔ／Ａｕ）３２を形成する。
【００１５】
本実施の形態１においては、全電流ブロック層２９を成長し終わった時に、図３（ａ）に示すように、Ｐ型Ａｌ（Ｇａ）ＩｎＡｓブロック層２１の先端部Ａ、及びＮ型Ａｌ（Ｇａ）ＩｎＡｓブロック層２２の先端部Ｂが何れも電流ブロック層２９の表面に出ておらず、電流ブロック層２９の最上面が耐酸化性を有する（Ｐ型）ＩｎＰブロック層２８で形成されていることが典型的な特徴部分である。なお、電流ブロック層２９の表面にＡｌ（Ｇａ）ＩｎＡｓブロック層２１、２２の一部が出ていると、図３（ｂ）に示すＳｉＯ２絶縁膜４０のエッチング除去工程中に、Ａｌ（Ｇａ）ＩｎＡｓブロック層２１、２２の露出部分が酸化する。すると、図４（ａ）に示す工程で、クラッド層であるＮ型ＩｎＰ層３を成長した場合、酸化したＡｌ（Ｇａ）ＩｎＡｓブロック層表面には、Ｎ型ＩｎＰ層３が正常に成長せず、表面に凹凸が発生したり、Ｎ型ＩｎＰ層３に欠陥が発生する。それにより、レーザの特性が低下したり、歩留まりが低下することになるので好ましくない。
【００１６】
次に、Ｐ型Ａｌ（Ｇａ）ＩｎＡｓブロック層２１、Ｎ型Ａｌ（Ｇａ）ＩｎＡｓブロック層２２の一部が表面に出ないようにするメカニズムについて図５（ａ）〜図５（ｃ）を参照して説明する。即ち、図５は図１に示す半導体レーザの電流ブロック層２９をリッジ部分に結晶成長するときの過程を概念的に説明する断面図であり、図５（ａ）〜図５（ｃ）のフローで進行する。先ず、図５（ａ）に示すように、底面（（００１）面）から上方向に、そしてリッジ側面（（１１０）面）から横方向に、結晶成長していく。この時、斜面（（１１１）Ｂ面）上には、成長しない。
【００１７】
本実施の形態１では、この結晶成長過程を利用して、図５（ｂ）に示す垂直な側面（（１１０）面）がなくなる前に、Ｐ型Ａｌ（Ｇａ）ＩｎＡｓブロック層２１、Ｎ型Ａｌ（Ｇａ）ＩｎＡｓブロック層２２の成長を終えるように制御し、その上面にＡｌ（Ｇａ）ＩｎＡｓよりも耐酸化性に優れたＩｎＰブロック層２８を設けてカバーしたことにより、Ａｌ（Ｇａ）ＩｎＡｓ層の、電流ブロック層２９の表面への露出を防ぐことができる。このため、その上面に形成するＮ型ＩｎＰ層３からなるクラッド層を欠陥のない健全な形で結晶成長することができる。従って、温度特性の良い半導体レーザを歩留まり良く得ることができるという効果が得られる。
【００１８】
なお、図５（ａ）の状態から更に結晶成長が進むと、図５（ｂ）に示すように、垂直な側面（（１１０）面）がなくなり、斜面（（１１１）Ｂ面）と底面（（００１）面）のみで表面が形成される。そうなると、次に、図５（ｃ）に示すように、底面（（００１）面）上だけでなく、斜面（（１１１）Ｂ面）にも成長が始まり、そのまま、成長が進んでいく。Ａｌ（Ｇａ）ＩｎＡｓ層が、図５（ｂ）に示す垂直な側面（（１１０）面）がなくなった後まで成長した場合には、Ａｌ（Ｇａ）ＩｎＡｓ層の先端がリッジの左右の先端部Ｃ部で露出することになる。その場合、先ほど述べたように、露出したＡｌ（Ｇａ）ＩｎＡｓブロック層が酸化され、Ｎ型ＩｎＰ層３が正常に成長せず、表面に凹凸が発生したり、Ｎ型ＩｎＰ層３に欠陥が発生し、それにより、レーザの特性が低下したり、歩留まりが低下することになる。
【００１９】
実施の形態２．
図６はこの発明の実施の形態２による半導体レーザの要部を模式的に示す断面図である。図において、２３は、Ｎ型Ａｌ（Ｇａ）ＩｎＡｓブロック層２２とＰ型ＩｎＰブロック層２８との間に形成されたＰ型Ａｌ（Ｇａ）ＩｎＡｓブロック層（キャリア濃度Ｐ＝１×１０１８ｃｍ−３）である。その他の符号は上記実施の形態１と同様であるので説明を省略する。なお、各実施の形態を通じて、同一の符号は同一の材料からなり、膜厚、キャリア濃度、またはドープ材の濃度が示されているものは、それらの条件も含めて同様に構成されていることを示す。
【００２０】
この実施の形態２は、図１に示す実施の形態１の電流ブロック層２９に、Ｐ型Ａｌ（Ｇａ）ＩｎＡｓブロック層２３を加えたほかは上記実施の形態１と同様に、図５（ｂ）に示す垂直な側面（（１１０）面）がなくなる前に、Ｐ型Ａｌ（Ｇａ）ＩｎＡｓブロック層２３を含むＡｌ（Ｇａ）ＩｎＡｓブロック層の結晶成長を終えて、各Ａｌ（Ｇａ）ＩｎＡｓブロック層２１、２２、２３が電流ブロック層２９の表面に露出されないようにして作成されている。この実施の形態２では、電流ブロック層２９に、Ｐ型Ａｌ（Ｇａ）ＩｎＡｓブロック層２３を加えているので、実施の形態１と同様の効果に加えて、得られた半導体レーザの高温でのリーク電流がさらに少なくなり、温度特性が良くなるという効果が得られる。
【００２１】
実施の形態３．
図７はこの発明の実施の形態３による半導体レーザの要部を模式的に示す断面図である。図において、２７はＰ型Ａｌ（Ｇａ）ＩｎＡｓブロック層（キャリア濃度Ｐ＝１×１０１８ｃｍ−３）２１と、Ｐ型ＩｎＰブロック層（キャリア濃度Ｐ＝１×１０１８ｃｍ−３）２８との間に形成された、Ｎ型ＩｎＰブロック層（キャリア濃度Ｎ＝７×１０１８ｃｍ−３）である。この実施の形態３は、図１に示す実施の形態１のＮ型Ａｌ（Ｇａ）ＩｎＡｓブロック層２２を、Ｎ型ＩｎＰブロック層２７に置き換えたものに相当する。その他の構成は上記図１に示す実施の形態１と同様である。
【００２２】
この実施の形態３においても、図５（ｂ）に示す垂直な側面（（１１０）面）がなくなる前に、Ｐ型Ａｌ（Ｇａ）ＩｎＡｓブロック層２１を成長し終えて、Ｐ型Ａｌ（Ｇａ）ＩｎＡｓブロック層２１が電流ブロック層２９の表面に露出されないようにしている。この実施の形態３では、図１に示す実施の形態１から、Ｎ型Ａｌ（Ｇａ）ＩｎＡｓブロック層２２を除去しているが、従来例より、高温でのリーク電流は少ないので、得られた半導体レーザの温度特性が良好であるという効果が得られる。
【００２３】
実施の形態４．
図８はこの発明の実施の形態４による半導体レーザの要部を模式的に示す断面図である。図において、２４はＮ型Ａｌ（Ｇａ）ＩｎＡｓブロック層（キャリア濃度Ｎ＝７×１０１８ｃｍ−３）２２の上に形成されたＦｅドープＡｌ（Ｇａ）ＩｎＡｓブロック層（Ｆｅ濃度＝４×１０１６ｃｍ−３）、２５はこのＦｅドープＡｌ（Ｇａ）ＩｎＡｓブロック層２４の上に形成されたＮ型ＩｎＰブロック層（キャリア濃度Ｎ＝２×１０１８ｃｍ−３）である。なお、上記ＦｅドープＡｌ（Ｇａ）ＩｎＡｓブロック層２４は、図５（ｂ）に示す垂直な側面（（１１０）面）がなくなる前に結晶成長をし終えて、該ＦｅドープＡｌ（Ｇａ）ＩｎＡｓブロック層２４がＳｉＯ２絶縁膜４０のエッチング除去工程中に電流ブロック層２９の表面に露出されないようにしている。
【００２４】
この実施の形態４は、上記実施の形態１のＮ型Ａｌ（Ｇａ）ＩｎＡｓブロック層２２の上にＦｅドープＡｌ（Ｇａ）ＩｎＡｓブロック層２４を加え、Ｐ型ＩｎＰブロック層２８の代わりに同様にＡｌ（Ｇａ）ＩｎＡｓブロック層よりも耐酸化性に優れたＮ型ＩｎＰブロック層２５を設けたものに相当する。その他の構成は上記実施の形態１と同様である。
【００２５】
上記のように構成された実施の形態４では、電流ブロック層２９として半絶縁性のＦｅドープＡｌ（Ｇａ）ＩｎＡｓブロック層２４を用いたことにより、高温でのリーク電流をさらに抑制することができ、温度特性に優れた半導体レーザを歩留まり良く得ることができる。なお、上記ＦｅドープＡｌ（Ｇａ）ＩｎＡｓブロック層２４は半絶縁性を有するものであり、ドーパントとしてはＦｅに限定されるものではなく、例えばＲｕなども好ましく用いることができる。また、低温で成長させたＡｌ（Ｇａ）ＩｎＡｓ層等でも、同様な効果が期待できる。
【００２６】
実施の形態５．
図９はこの発明の実施の形態５による半導体レーザの要部を模式的に示す断面図である。図において、Ｐ型ＩｎＰ埋め込み層（キャリア濃度Ｐ＝１×１０１８ｃｍ−３）２０の上面には順次、Ｎ型Ａｌ（Ｇａ）ＩｎＡｓブロック層（キャリア濃度Ｎ＝７×１０１８ｃｍ−３）２２、ＦｅドープＡｌ（Ｇａ）ＩｎＡｓブロック層（Ｆｅ濃度＝４×１０１６ｃｍ−３）２４、及びＮ型ＩｎＰブロック層（キャリア濃度Ｎ＝２×１０１８ｃｍ−３）２５が形成されている。この実施の形態５は、上記実施の形態４におけるＰ型Ａｌ（Ｇａ）ＩｎＡｓブロック層２１を省略したものに相当する。その他の符号は上記実施の形態４と同様であるので説明を省略する。
【００２７】
上記のように構成された実施の形態５によれば、電流ブロック層２９にＮ型Ａｌ（Ｇａ）ＩｎＡｓブロック層２２及びＦｅドープＡｌ（Ｇａ）ＩｎＡｓブロック層２４を用い、対酸化性を有するＮ型ＩｎＰブロック層２５によって同様に電流ブロック層２９の表面への露出を防いで、クラッド層のＮ型ＩｎＰ層３との間に該Ｎ型ＩｎＰブロック層２５が介装されるようにしたことにより、上記実施の形態４と同様の効果が得られる。なお、半絶縁性のＦｅドープＡｌ（Ｇａ）ＩｎＡｓブロック層２４は、Ｆｅドープの他、Ｒｕドープ、低温成長Ａｌ（Ｇａ）ＩｎＡｓ層等でも、同様な効果が期待できる。
【００２８】
実施の形態６．
図１０はこの発明の実施の形態６による半導体レーザの要部を模式的に示す断面図である。図において、５はＮ型ＩｎＰ基板、６はＮ型ＩｎＰ層（キャリア濃度Ｎ＝１×１０１８ｃｍ−３）、１４はＮ型ＡｌＩｎＡｓクラッド層（厚さ１００ｎｍ、キャリア濃度Ｎ＝１×１０１８ｃｍ−３）、１３はＮ型ＡｌＧａＩｎＡｓ光閉じ込め層（厚さ１００ｎｍ、キャリア濃度Ｎ＝１×１０１８ｃｍ−３）、１２はＡｌＧａＩｎＡｓ歪量子井戸活性層、１１はＰ型ＡｌＧａＩｎＡｓ光閉じ込め層（厚さ１００ｎｍ、キャリア濃度Ｐ＝１×１０１８ｃｍ−３）、１０はＰ型ＡｌＩｎＡｓクラッド層（厚さ１００ｎｍ、キャリア濃度Ｐ＝１×１０１８ｃｍ−３）、１６はＰ型ＩｎＰ層（キャリア濃度Ｐ＝１×１０１８ｃｍ−３）である。
【００２９】
電流ブロック層２９は、ＦｅドープＩｎＰ埋め込み層（Ｆｅ濃度＝４×１０１６ｃｍ−３）２６、ＦｅドープＡｌ（Ｇａ）ＩｎＡｓブロック層（Ｆｅ濃度＝４×１０１６ｃｍ−３）２４、及びＮ型ＩｎＰブロック層（キャリア濃度Ｎ＝２×１０１８ｃｍ−３）２５によって形成されている。７はクラッド層としてのＰ型ＩｎＰ層（キャリア濃度Ｐ＝１×１０１８ｃｍ−３）、８はＰ型ＩｎＧａＡｓコンタクト層（キャリア濃度Ｐ＝１×１０１９ｃｍ−３）、３３はＮ型電極（ＡｕＧｅ／Ｎｉ／Ａｕ）、３４はＰ型電極（Ｔｉ／Ｐｔ／Ａｕ）である。
【００３０】
この実施の形態６は、ｐｎｐｎ電流ブロック層の代わりに、ＦｅドープＡｌ（Ｇａ）ＩｎＡｓブロック層２４を用いて電流ブロック層２９を形成したものである。なお、電流ブロック層２９を構成する各ブロック層２６、２４、２５の結晶を成長する際、図５（ｂ）に示す垂直な側面（（１１０）面）がなくなる前に、ＦｅドープＡｌ（Ｇａ）ＩｎＡｓブロック層２４を成長し終えて、ＦｅドープＡｌ（Ｇａ）ＩｎＡｓブロック層２４が電流ブロック層２９の表面に露出させないようにする点は上記実施の形態１と同様である。
【００３１】
上記のように構成された実施の形態６においては、ＦｅドープＩｎＰ埋め込み層２６やＦｅドープＡｌ（Ｇａ）ＩｎＡｓブロック層２４が、電子をトラップする性質があるのでリーク電流を抑制する効果が得られる。また、図５（ｂ）に示す垂直な側面（（１１０）面）がなくなる前に、ＦｅドープＡｌ（Ｇａ）ＩｎＡｓブロック層２４を成長し終えて、ＦｅドープＡｌ（Ｇａ）ＩｎＡｓブロック層２４が電流ブロック層２９の表面に露出されないようにしているので、ＳｉＯ２絶縁膜４０のエッチング除去工程でＦｅドープＡｌ（Ｇａ）ＩｎＡｓブロック層２４が酸化されることが無く、その上面に設けるＰ型ＩｎＰ層７（クラッド層）を欠陥なく成長することができ、温度特性の良いレーザを歩留まり良く得ることができる。
【００３２】
なお、半絶縁性のＦｅドープＡｌ（Ｇａ）ＩｎＡｓブロック層２４は、Ｆｅドープ、Ｒｕドープ、低温成長Ａｌ（Ｇａ）ＩｎＡｓ層等でも、同様な効果を有する。また、半絶縁性のＦｅドープＩｎＰ埋め込み層２６は、Ｆｅドープ、Ｒｕドープ等でも、同様な効果を有する。
【００３３】
実施の形態７．
図１１はこの発明の実施の形態７による半導体レーザの要部を模式的に示す断面図である。図において、２０はＰ型ＩｎＰ埋め込み層（キャリア濃度Ｐ＝１×１０１８ｃｍ−３）、２１はＰ型Ａｌ（Ｇａ）ＩｎＡｓブロック層（キヤリア濃度Ｐ＝１×１０１８ｃｍ−３）、２２はＮ型Ａｌ（Ｇａ）ＩｎＡｓブロック層（キャリア濃度Ｎ＝７×１０１８ｃｍ−３）、２８はＰ型ＩｎＰブロック層（キャリア濃度Ｐ＝１×１０１８ｃｍ−３）である。この実施の形態７は、上記実施の形態６における電流ブロック層２９を実施の形態１と同様の構成としたもので、実施の形態１におけるＰ型ＩｎＰ基板１の代わりに、Ｎ型ＩｎＰ基板６を用いた場合の例に相当する。
【００３４】
上記のように構成された実施の形態７においても、Ａｌ（Ｇａ）ＩｎＡｓブロック層２１、２２を、電流ブロック層２９の表面に露出させることがないようにしたので、Ｐ型ＩｎＰ層７（クラッド層）を形成するときに欠陥なく成長することができ、温度特性の良い半導体レーザを歩留まり良く得ることができる。
【００３５】
実施の形態８．
図１２はこの発明の実施の形態８による半導体レーザの要部を模式的に示す断面図である。図において、２３は、Ｎ型Ａｌ（Ｇａ）ＩｎＡｓブロック層（キャリア濃度Ｎ＝７×１０１８ｃｍ−３）２２と、Ｐ型ＩｎＰブロック層（キャリア濃度Ｐ＝１×１０１８ｃｍ−３）２８の間に設けられたＰ型Ａｌ（Ｇａ）ＩｎＡｓブロック層（キャリア濃度Ｐ＝１×１０１８ｃｍ−３）であり、上記実施の形態２におけるＰ型ＩｎＰ基板の代わりに、Ｎ型ＩｎＰ基板を用いた場合の例に相当する。
この実施の形態８においても、Ａｌ（Ｇａ）ＩｎＡｓブロック層２１、２２、２３が、電流ブロック層２９の表面、即ち最上面に露出しないように結晶成長させ、電流ブロック層２９の最上面を耐酸化性を有するＰ型ＩｎＰブロック層２８で構成したことにより、クラッド層であるＰ型ＩｎＰ層７を欠陥なく成長することができ、温度特性の良い半導体レーザを歩留まり良く得られる。
【００３６】
実施の形態９．
図１３はこの発明の実施の形態９による半導体レーザの要部を模式的に示す断面図である。この実施の形態９においては、Ｎ型ＩｎＰ基板５を用い、Ｐ型Ａｌ（Ｇａ）ＩｎＡｓブロック層（キャリア濃度Ｐ＝１×１０１８ｃｍ−３）２１の上層に、Ｎ型ＩｎＰブロック層（キャリア濃度Ｎ＝７×１０１８ｃｍ−３）２７、及びＰ型ＩｎＰブロック層（キャリア濃度Ｐ＝１×１０１８ｃｍ−３）２８が順次形成されている。その他の符号は実施の形態８と同様である。この実施の形態９は、上記実施の形態２におけるＰ型ＩｎＰ基板１の代わりにＮ型ＩｎＰ基板５を用い、同様にＡｌ（Ｇａ）ＩｎＡｓブロック層２１が電流ブロック層２９の表面に露出しないように構成した場合の例に相当する。
【００３７】
この実施の形態９において、上記Ｐ型Ａｌ（Ｇａ）ＩｎＡｓブロック層２１を形成するときに、図５（ｂ）に示す垂直な側面（（１１０）面）がなくなる前に該Ｐ型Ａｌ（Ｇａ）ＩｎＡｓブロック層２１の結晶成長を終えて、電流ブロック層２９表面への露出を防ぐことにより、Ｐ型ＩｎＰ層７を欠陥なく成長することができ、得られる半導体レーザの温度特性を良好にし、しかも歩留まりの向上を図ることができる。
【００３８】
なお、上記各実施の形態で説明した電流ブロック層２９を構成する各ブロック層のキャリア濃度、あるいはドープ材の濃度などは一例を示したものに過ぎず、これら実施の形態に例示した濃度に限定されるものでないことは言うまでも無い。また、基板、活性層、電極などについても実施の形態に例示した材料、濃度、厚さ、種類に限定されるものではない。例えば、上記ＡｌＧａＩｎＡｓ歪量子井戸活性層１２は、これに限定されるものではなく、例えばＩｎＧａＡｓＰ歪量子井戸活性層など、同様の他の材料を用い、あるいは他の方式の活性層でも差し支えなく、同様の効果が得られる。ところで、この発明を半導体レーザに用いた場合について説明したが、これに限定されず、例えば受光素子、光導波路などの半導体光素子として構成することもできる。
【図面の簡単な説明】
【００３９】
【図１】この発明の実施の形態１による半導体光素子としての半導体レーザの要部を模式的に示す断面図。
【図２】図１に示す半導体レーザの作成過程を概念的に示す断面図であり、図２（ａ）〜図２（ｃ）に向けて順次進行する。
【図３】図１に示す半導体レーザの作成過程を概念的に示す断面図であり、図２（ｃ）に続いて図３（ａ）〜図３（ｂ）の順に進行する。
【図４】図１に示す半導体レーザの作成過程を概念的に示す断面図であり、図３（ｂ）に続いて図４（ａ）〜図４（ｂ）の順に進行する。
【図５】図１に示す半導体レーザの電流ブロック層をリッジ部分に結晶成長するときの過程を概念的に説明する断面図であり、図５（ａ）〜図５（ｃ）のフローで進行する。
【図６】この発明の実施の形態２による半導体レーザの要部を模式的に示す断面図。
【図７】この発明の実施の形態３による半導体レーザの要部を模式的に示す断面図。
【図８】この発明の実施の形態４による半導体レーザの要部を模式的に示す断面図。
【図９】この発明の実施の形態５による半導体レーザの要部を模式的に示す断面図。
【図１０】この発明の実施の形態６による半導体レーザの要部を模式的に示す断面図。
【図１１】この発明の実施の形態７による半導体レーザの要部を模式的に示す断面図。
【図１２】この発明の実施の形態８による半導体レーザの要部を模式的に示す断面図。
【図１３】この発明の実施の形態９による半導体レーザの要部を模式的に示す断面図。
【符号の説明】
【００４０】
１ Ｐ型ＩｎＰ基板、 ２ Ｐ型ＩｎＰ層、 ３ Ｎ型ＩｎＰ層（クラッド層）、 ４ Ｎ型ＩｎＰコンタクト層、 ５ Ｎ型ＩｎＰ基板、 ６ Ｎ型ＩｎＰ層、 ７ Ｐ型ＩｎＰ層（クラッド層）、 ８ Ｐ型ＩｎＧａＡｓコンタクト層、 １０ Ｐ型ＡｌＩｎＡｓクラッド層、 １１ Ｐ型ＡｌＧａＩｎＡｓ光閉じ込め層、 １２ ＡｌＧａＩｎＡｓ歪量子井戸活性層、 １３ Ｎ型ＡｌＧａＩｎＡｓ光閉じ込め層、 １４ Ｎ型ＡｌＩｎＡｓクラッド層、 １５ Ｎ型ＩｎＰ層、 １６ Ｐ型ＩｎＰ層、 ２０ Ｐ型ＩｎＰ埋め込み層、 ２１ Ｐ型Ａｌ（Ｇａ）ＩｎＡｓブロック層、 ２２ Ｎ型Ａｌ（Ｇａ）ＩｎＡｓブロック層、 ２３ Ｐ型Ａｌ（Ｇａ）ＩｎＡｓブロック層、 ２４ ＦｅドープＡｌ（Ｇａ）ＩｎＡｓブロック層、 ２５ Ｎ型ＩｎＰブロック層、 ２６ ＦｅドープＩｎＰ埋め込み層、 ２７ Ｎ型ＩｎＰブロック層、 ２８ Ｐ型ＩｎＰブロック層、 ２９ 電流ブロック層、 ３１ Ｐ型電極、 ３２ Ｎ型電極、 ３３ Ｎ型電極、 ３４ Ｐ型電極、 ４０ ＳｉＯ２絶縁膜。
【特許請求の範囲】
【請求項１】
活性層の両側部に埋め込み層を含む複数のブロック層からなる電流ブロック層を有し、これら電流ブロック層及び活性層の上方にクラッド層が設けられた半導体光素子において、上記電流ブロック層は、少なくとも一つのＡｌ（Ｇａ）ＩｎＡｓブロック層を含み、かつ該Ａｌ（Ｇａ）ＩｎＡｓブロック層と上記クラッド層との間に、該Ａｌ（Ｇａ）ＩｎＡｓブロック層よりも耐酸化性を有するブロック層が介装されてなることを特徴とする半導体光素子。
【請求項２】
上記Ａｌ（Ｇａ）ＩｎＡｓブロック層よりも耐酸化性を有するブロック層は、ＩｎＰブロック層であることを特徴とする請求項１に記載の半導体光素子。
【請求項３】
上記Ａｌ（Ｇａ）ＩｎＡｓブロック層は、（１１１）Ｂ面上に結晶成長が開始する前に結晶成長を終えたものであることを特徴とする請求項１または請求項２に記載の半導体光素子。
【請求項４】
Ｐ型基板を有し、上記電流ブロック層の第一層がＰ型ＩｎＰ埋め込み層、第二層がＰ型Ａｌ（Ｇａ）ＩｎＡｓブロック層であることを特徴とする請求項１ないし請求項３の何れかに記載の半導体光素子。
【請求項５】
Ｎ型基板を有し、上記電流ブロック層の第一層が半絶縁性ＩｎＰ埋め込み層、第二層が半絶縁性Ａｌ（Ｇａ）ＩｎＡｓブロック層であることを特徴とする請求項１ないし請求項３の何れかに記載の半導体光素子。
【請求項６】
Ｎ型基板を有し、上記電流ブロック層の第一層がＰ型ＩｎＰ埋め込み層、第二層がＰ型Ａｌ（Ｇａ）ＩｎＡｓブロック層であることを特徴とする請求項１ないし請求項３の何れかに記載の半導体光素子。
【請求項７】
垂直状のリッジ構造を有し、電流ブロック層として、Ａｌ（Ｇａ）ＩｎＡｓブロック層を含む複数のブロック層を設ける半導体光素子の製造方法において、上記Ａｌ（Ｇａ）ＩｎＡｓブロック層を形成する際に、（１１１）Ｂ面上に結晶成長が開始する前に、該Ａｌ（Ｇａ）ＩｎＡｓブロック層の結晶成長を終えることを特徴とする半導体光素子の製造方法。
【請求項１】
活性層の両側部に埋め込み層を含む複数のブロック層からなる電流ブロック層を有し、これら電流ブロック層及び活性層の上方にクラッド層が設けられた半導体光素子において、上記電流ブロック層は、少なくとも一つのＡｌ（Ｇａ）ＩｎＡｓブロック層を含み、かつ該Ａｌ（Ｇａ）ＩｎＡｓブロック層と上記クラッド層との間に、該Ａｌ（Ｇａ）ＩｎＡｓブロック層よりも耐酸化性を有するブロック層が介装されてなることを特徴とする半導体光素子。
【請求項２】
上記Ａｌ（Ｇａ）ＩｎＡｓブロック層よりも耐酸化性を有するブロック層は、ＩｎＰブロック層であることを特徴とする請求項１に記載の半導体光素子。
【請求項３】
上記Ａｌ（Ｇａ）ＩｎＡｓブロック層は、（１１１）Ｂ面上に結晶成長が開始する前に結晶成長を終えたものであることを特徴とする請求項１または請求項２に記載の半導体光素子。
【請求項４】
Ｐ型基板を有し、上記電流ブロック層の第一層がＰ型ＩｎＰ埋め込み層、第二層がＰ型Ａｌ（Ｇａ）ＩｎＡｓブロック層であることを特徴とする請求項１ないし請求項３の何れかに記載の半導体光素子。
【請求項５】
Ｎ型基板を有し、上記電流ブロック層の第一層が半絶縁性ＩｎＰ埋め込み層、第二層が半絶縁性Ａｌ（Ｇａ）ＩｎＡｓブロック層であることを特徴とする請求項１ないし請求項３の何れかに記載の半導体光素子。
【請求項６】
Ｎ型基板を有し、上記電流ブロック層の第一層がＰ型ＩｎＰ埋め込み層、第二層がＰ型Ａｌ（Ｇａ）ＩｎＡｓブロック層であることを特徴とする請求項１ないし請求項３の何れかに記載の半導体光素子。
【請求項７】
垂直状のリッジ構造を有し、電流ブロック層として、Ａｌ（Ｇａ）ＩｎＡｓブロック層を含む複数のブロック層を設ける半導体光素子の製造方法において、上記Ａｌ（Ｇａ）ＩｎＡｓブロック層を形成する際に、（１１１）Ｂ面上に結晶成長が開始する前に、該Ａｌ（Ｇａ）ＩｎＡｓブロック層の結晶成長を終えることを特徴とする半導体光素子の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２００７−３５７８９（Ｐ２００７−３５７８９Ａ）
【公開日】平成１９年２月８日（２００７．２．８）
【国際特許分類】
【出願番号】特願２００５−２１４５６５（Ｐ２００５−２１４５６５）
【出願日】平成１７年７月２５日（２００５．７．２５）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
【公開日】平成１９年２月８日（２００７．２．８）
【国際特許分類】
【出願日】平成１７年７月２５日（２００５．７．２５）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
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