半導体素子の駆動回路
【課題】リカバリ電流の小さいＳｉＣのダイオードを並列接続したパワー半導体素子のスイッチング回路で、ＭＨｚ帯のノイズを増加することなく、ターンオン損失、リカバリ損失を大幅に低減し、インバータの低損失化、低ノイズ化に寄与する。
【解決手段】Ｓｉ−ＩＧＢＴとＳｉＣのダイオードを組合せたモジュールとオンゲート抵抗をオフゲート抵抗より小さくしたパワー半導体素子のスイッチング回路及びインバータ回路とする。
【解決手段】Ｓｉ−ＩＧＢＴとＳｉＣのダイオードを組合せたモジュールとオンゲート抵抗をオフゲート抵抗より小さくしたパワー半導体素子のスイッチング回路及びインバータ回路とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワー半導体スイッチング素子に、ＳｉＣやＧａＮなどのワイドギャップ半導体のショットキーバリアダイオード或いはワイドギャップ半導体のＰｉＮダイオードなどの逆回復電流の小さい還流用ダイオードを並列接続したパワー半導体モジュールのゲート駆動回路及びインバータ回路に関する。
【背景技術】
【０００２】
図５に、ＩＧＢＴ（Insulated Gate Bipolar Transistor）を用いたインバータの一般的な回路図を示す。インバータは６個のＩＧＢＴとダイオードで構成され、上アームと下アームのＩＧＢＴが交互にスイッチすることで、主回路電源から負荷モータに電力を供給するものである。このインバータ装置においては、ＩＧＢＴやダイオードで発生する導通損失やスイッチング損失を低減することが求められている。損失低減を達成するためには、ＩＧＢＴの構造を改善し、オン電圧を低減することや、ＩＧＢＴの駆動回路を改善し、ＩＧＢＴを高速に駆動させることが必要である。また、ダイオードでは、一般的にＳｉのＰｉＮダイオードが用いられている。
【０００３】
図６に、１相分のＩＧＢＴの回路図と、下側のＩＧＢＴがターンオンした場合の、上側のダイオードのリカバリ波形と、下側のＩＧＢＴのターンオン波形を示す。ＩＧＢＴを通常の駆動（点線波形）から高速駆動（実線波形）させることにより、ターンオン時のＩＧＢＴのｄｉ／ｄｔは大きくなり、ターンオン損失、リカバリ損失とも低減できる。しかしながら、ＰｉＮダイオードの逆回復のｄｉ／ｄｔも大きくなり、ＰｉＮダイオードの逆回復電流の減衰時の電流変化（逆回復ｄｉ／ｄｔ）と主回路インダクタンスＬとの積により、転流サージ電圧（ΔＶｐ＝Ｌ×逆回復ｄｉ／ｄｔ）が加わり、電源電圧（Ｅ）とサージ電圧（ΔＶｐ）の和（Ｅ＋ΔＶｐ）がパワー半導体スイッチング素子の耐電圧を超えると、パワー半導体素子を壊してしまう可能性がある。そのため、主回路のインダクタンスを低減する技術、ターンオンのｄｉ／ｄｔを変化させる技術が提案されている。
【０００４】
例えば、特許文献１には、フリーホイルダイオードのリカバリ電流を検出し、ターンオンｄｉ／ｄｔを２段階に切り替えることで、ターンオン損失低減とサージ電圧の低減を両立する技術が開示されている。
【０００５】
また、特許文献２には、ターンオンｄｉ／ｄｔを高速にすると、高ｄｖ／ｄｔを発生し、数ＭＨｚ以上の領域のノイズを発生し、周辺装置の誤動作を発生させるため、ターンオンのゲート駆動速度を３段階（高速⇒低速⇒高速）に制御し、高周波領域のノイズ低減と損失低減を両立する技術が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特許第３１６１５８９号公報
【特許文献２】特許第３９４１３０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
従来のＩＧＢＴインバータでは、背景技術で述べたように、特許文献１、２の発明では、ともに、ゲートの充電速度を変えることによって、ターンオン損失とサージ電圧の両立、及び、高周波領域のノイズ低減と損失低減を両立させようとしていた。しかしながら、Ｓｉ-ＰｉＮダイオードでは、大電流通流時には、リカバリ電流が大きくなることや、ダイオードに、小電流を短い期間通流したときに、大きなサージ電圧を発生するという課題があった。
【課題を解決するための手段】
【０００８】
本課題を解決するために、本発明の半導体素子の駆動回路は、Ｓｉに変わる新しいワイドギャップ半導体素子である、炭化ケイ素（ＳｉＣ）や、窒化ガリウム（ＧａＮ）のショットキーバリアダイオードを用いて、ゲートを高速に駆動させる。
【０００９】
本発明では、パワー半導体スイッチング素子と、ＳｉＣやＧａＮなどのワイドギャップ半導体のショットキーバリアダイオード或いはワイドギャップ半導体のＰｉＮダイオードなどの逆回復電流の小さい還流用ダイオードと、パワー半導体スイッチング素子のゲート駆動回路を有したパワー半導体スイッチング素子のゲート駆動回路において、パワー半導体スイッチング素子のオンゲート抵抗が、オフゲート抵抗よりも小さいことを特徴とする。
【００１０】
このゲート抵抗の値は、パワー半導体素子とゲート駆動回路の配線インダクタンスをＬｇとし、前記パワー半導体素子の内蔵抵抗をＲginとし、前記パワー半導体素子の入力容量をＣiesとし、前記パワー半導体スイッチング素子のオンゲート抵抗をＲginとした場合に、
【数１】
の条件を満足することを特徴とする。
【００１１】
また、高速駆動を行う手段として、パワー半導体スイッチング素子のオンゲート抵抗と並列にコンデンサを付加したこと特徴とする。
【００１２】
また、本発明では、パワー半導体スイッチング素子と、ＳｉＣやＧａＮなどのワイドギャップ半導体のショットキーバリアダイオード或いはワイドギャップ半導体のＰｉＮダイオードなどの逆回復電流の小さい還流用ダイオードと、前記パワースイッチング素子及び還流用ダイオードを搭載するパワー半導体モジュールと、パワー半導体スイッチング素子のゲート駆動回路を有したインバータ回路において、パワー半導体モジュールのパワー半導体スイッチング素子の第１の高圧側端子と、ＳｉＣやＧａＮなどのワイドギャップ半導体のショットキーバリアダイオードの第２の高圧側端子を別々に設け、第１の高圧端子と第２の高圧端子の間にインダクタンスを設けることを特徴とする。
【発明の効果】
【００１３】
本発明によれば、ＳｉＣなどのワイドギャップ半導体のショットキーバリアダイオード或いはワイドギャップ半導体のＰｉＮダイオードなどの逆回復電流の小さい還流用ダイオードに並列接続したパワー半導体モジュールのゲート駆動を高速化することで、パワー半導体素子のスイッチング損失を低減し、インバータの低損失化、低ノイズ化を図ることができる。
【図面の簡単な説明】
【００１４】
【図１】図１は本発明の第１の実施例のパワー半導体素子の駆動回路のブロック図である。
【図２】図２は本発明の第１の実施例の適用時の電圧・電流・損失波形である。
【図３】図３は本発明の第１の実施例の適用時の損失低減効果である。
【図４】図４は本発明の第１の実施例の適用時のＭＨｚ帯ノイズの評価結果である。
【図５】図５は従来のインバータ回路図である。
【図６】図６は従来のＰｉＮダイオード内蔵のパワーモジュールを用いた場合の電圧・電流・損失波形である。
【図７】図７は本発明の第２の実施例のパワー半導体素子の駆動回路のブロック図である。
【図８】図８は本発明の第２の実施例のゲート駆動電圧波形である。
【図９】図９は本発明の第３の実施例のインバータ回路のブロック図である。
【図１０】図１０は本発明の第３の実施例のインバータの主回路の等価回路図である。
【図１１】図１１は本発明の第３の実施例のインバータ回路のブロック図である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施例を、図面を使用して詳細に説明する。
【実施例１】
【００１６】
図１に、本発明の第１の実施例であるパワー半導体素子の駆動回路のブロック図を示す。インバータの主回路は、Ｓｉ−ＩＧＢＴ２１とＳｉＣ−ＳＢＤ２２により構成されている。Ｓｉ−ＩＧＢＴには、内蔵抵抗(Ｒgin)２３とＩＧＢＴ入力容量(Ｃies)２４がＩＧＢＴに内蔵されている。主回路のＳｉ-ＩＧＢＴ２１及び２２を駆動する本発明の駆動回路１９、駆動回路電源２０がある。本発明の駆動回路では、オン側ゲート抵抗１１をオフ側ゲート抵抗１２よりも小さくする。
【００１７】
ＳｉＣ−ＳＢＤ２２は、Ｓｉより約１０倍の高い絶縁破壊電圧強度を持ち、耐圧を確保するためのドリフト層を１／１０程度まで薄くできるため、パワーデバイスの低オン電圧化を実現可能である。これにより、Ｓｉではバイポーラ素子しか使用できないような高耐圧領域でも、ＳｉＣなどのワイドギャップ半導体素子では、ユニポーラ素子が使用できるようになる。
【００１８】
図２に、１相分のＩＧＢＴの回路図と、下側のＩＧＢＴがターンオンした場合の、上側のダイオードのリカバリ波形と、下側のＩＧＢＴのターンオン波形を示す。点線波形は、ＩＧＢＴのターンオンを高速化しない場合を示している。
【００１９】
この場合、図６と比較して、リカバリ損失は１／１０に、ターンオン損失は１／２に低減されている。図６のＳｉ-ＰｉＮダイオードを用いた場合は、高速化を行なうと、ＰｉＮダイオードの逆回復のｄｉ／ｄｔも大きくなり、主回路インダクタンスＬとの積により、転流サージ電圧（ΔＶｐ＝Ｌ×逆回復ｄｉ／ｄｔ）が加わり、電源電圧（Ｅ）とサージ電圧（ΔＶｐ）の和（Ｅ＋ΔＶｐ）がパワー半導体スイッチング素子の耐電圧を超えると、パワー半導体素子を壊してしまう可能性があった。一方、ＳｉＣ−ＳＢＤ２２を用いた場合は、実線波形のように、高速化を行なっても、逆回復電流を発生しないので、リカバリ電圧に大きなサージ電圧を発生しないため、高速化が可能である。
【００２０】
図３に、インバータとして動作させた場合の損失低減効果を示す。Ｓｉ-ＰｉＮダイオードをＳｉＣ−ＳＢＤに置き換えることで、リカバリ損失は１／１０に、ターンオン損失は１／２に低減されている。さらに、ＩＧＢＴを高速駆動することで、ターンオン損失をさらに１／２から１／５に低減することができた。
【００２１】
図４に、Ｓｉ−ＩＧＢＴとＳｉＣ−ＳＢＤを組合せたモジュールを６個使用して、２００ｋＷ級のインバータを駆動した場合の、ＭＨｚ帯のノイズを実測した結果を示す。高速化を行なっても、ＭＨｚ帯のノイズ上昇は無かった。高速駆動に伴い発生するリンギングノイズは、リカバリ電流がほぼゼロであるために、外部に放射するノイズは殆どないためである。従って、ＳｉＣ−ＳＢＤを適用し、オンゲート抵抗を小さくし、高速駆動を行なうことによって、ＭＨｚ帯ノイズを増加することなしに、ターンオン損失を低減することができた。
【００２２】
また、オンゲート抵抗１１の値は、ゲート回路が共振しない条件が望ましい。この条件は、オンゲート抵抗（Ｒg11）１１と、ゲート配線インダクタンス（Ｌｇ）１０とＩＧＢＴの内蔵抵抗（Ｒgin）２３とＩＧＢＴ入力容量（Ｃies）２４の直列で接続したＬＲＣ共振回路になっており、この回路において、共振を発生させない条件が必要であり、
【数２】
の特性値
【数３】
により、ゲート振動を発生しない過減衰の条件は、
【数４】
となることから、オンゲート抵抗は、式（３）を満足することが必要である。
【００２３】
また、このケースでは、スイッチング素子にＳｉ−ＩＧＢＴを記載しているが、Ｓｉの場合はＭＯＳＦＥＴ、ＳｉＣの場合はＭＯＳＦＥＴや接合ＦＥＴやバイポーラトランジスタ等のスイッチング素子であっても良い。また、並列接続するダイオードには、ＳｉＣ−ＳＢＤを記載しているが、ＧａＮやダイヤモンドなどのワイドギャップ半導体のＳＢＤや、ＰｉＮダイオード、ＳＢＤとＰｉＮダイオードを混在したＭＰＳ（Merged Schottkey Barrier）構造のダイオードに適用しても同様な効果を得ることができる。
【実施例２】
【００２４】
図７に、本発明の第２の実施例であるパワー半導体素子の駆動回路のブロック図を示す。第１の実施例と同じものには、同一の記号を記載している。本発明の駆動回路では、オン側ゲート抵抗１１をオフ側ゲート抵抗１２よりも小さくすることに加え、スピードアップコンデンサ１８を付加している。
【００２５】
図８に、本発明の第２の実施例である駆動回路のゲート電圧波形を示す。ゲートの入力容量は、１１０ｎＣ、ゲートの内蔵抵抗は１．０Ω、オン側ゲート抵抗は１．０Ωとしている。スピードアップコンデンサ１８がない場合は、ゲート電圧の立ち上がりからのターンオン時間は、０．５μｓであるのに対して、スピードアップコンデンサ１２μＦを付加することで、ゲート電圧の立ち上がりからのターンオン時間を、約半分の０．３μｓに低減することができ、ＩＧＢＴ駆動の高速化が可能になった。
【実施例３】
【００２６】
図９に、本発明の第３の実施例であるインバータ回路のブロック図を示す。第１の実施例と同じものには、同一の記号を記載している。本インバータでは、パワーモジュール２５を直列に接続し、インバータの１相分を形成している。インバータの主回路電源３３と、パワーモジュール２５と主回路電源３３間に、寄生のインダクタンス３４、及び３５がある。本発明のパワーモジュール２５では、ＩＧＢＴの高圧側端子５１と、ＳｉＣ−ＳＢＤの高圧側端子５２を別々に設け、ＩＧＢＴの高圧側端子５１とＳｉＣ−ＳＢＤの高圧側端子５２の間に、インダクタンス３１を設ける。
【００２７】
図１０に、インバータの主回路の等価回路図を示す。寄生のインダクタンス３４と３５の和をＬＳとし、ＩＧＢＴとＳｉＣ−ＳＢＤの出力容量４２をＣoesとし、ＩＧＢＴのオン抵抗４１をＲｏｎとする。また、ＩＧＢＴの高圧側端子５１とＳｉＣ−ＳＢＤの高圧側端子５２の間のインダクタンス３１をＬｍとする。
【００２８】
Ｌｍを付加していない場合は、図４で示す、９ＭＨｚ付近のＳｉＣ−ＳＢＤにより特有の振動周波数の周波数帯を観測した。この振動周波数は、
【数５】
で決まっている。一方、インダクタンス３１を増加させると、共振周波数を低周波数側にシフトできるが、共振電圧のピークが大きくなり、発散する場合もある。この回路方程式は、式（５）で表され、
【数６】
この発振条件を回避するための過減衰の条件は、式（６）となる。
【数７】
従って、式（６）を満足しながら、式（４）の共振周波数を選定することで、インダクタンス３１を付加することで、ＩＧＢＴを高速化し、損失を大幅に低減しながら、ＭＨｚ帯のノイズも影響ないことが可能になった。
【００２９】
図１１には、ＩＧＢＴの低圧側端子５３とＳｉＣ−ＳＢＤの低圧側端子５４の間に、インダクタンス３２を設けているが、この場合でも、式（６）を満足しながら、式（４）の共振周波数を選定することで、低損失かつ低ノイズなインバータを実現可能である。
【符号の説明】
【００３０】
１０ ゲート配線寄生インダクタンス
１１ オン側ゲート抵抗
１２ オフ側ゲート抵抗
１３ オン側ゲートダイオード
１４ オフ側ゲートダイオード
１５ ｎｐｎトランジスタ
１６ ｐｎｐトランジスタ
１７ 制御ロジック
１８ スピードアップコンデンサ
１９ 駆動回路
２０ 駆動回路電源
２１ Ｓｉ−ＩＧＢＴ
２２ ＳｉＣ−ＳＢＤ
２３ チップ内臓ゲート抵抗
２４ ＩＧＢＴ入力容量
２５ パワーモジュール
２６ Ｓｉ−ＰｉＮダイオード
２７ モータ
２８ インバータ
３１，３２ 共振抑制インダクタンス
３３ 主回路電源
３４，３５ 主回路寄生インダクタンス
４１ ＩＧＢＴオン抵抗
４２ ＩＧＢＴとＳｉＣ−ＳＢＤの出力容量
５１ ＩＧＢＴの高圧側端子
５２ ＳｉＣ−ＳＢＤの高圧側端子
５３ ＩＧＢＴの低圧側端子
５４ ＳｉＣ−ＳＢＤの低圧側端子
【技術分野】
【０００１】
本発明は、パワー半導体スイッチング素子に、ＳｉＣやＧａＮなどのワイドギャップ半導体のショットキーバリアダイオード或いはワイドギャップ半導体のＰｉＮダイオードなどの逆回復電流の小さい還流用ダイオードを並列接続したパワー半導体モジュールのゲート駆動回路及びインバータ回路に関する。
【背景技術】
【０００２】
図５に、ＩＧＢＴ（Insulated Gate Bipolar Transistor）を用いたインバータの一般的な回路図を示す。インバータは６個のＩＧＢＴとダイオードで構成され、上アームと下アームのＩＧＢＴが交互にスイッチすることで、主回路電源から負荷モータに電力を供給するものである。このインバータ装置においては、ＩＧＢＴやダイオードで発生する導通損失やスイッチング損失を低減することが求められている。損失低減を達成するためには、ＩＧＢＴの構造を改善し、オン電圧を低減することや、ＩＧＢＴの駆動回路を改善し、ＩＧＢＴを高速に駆動させることが必要である。また、ダイオードでは、一般的にＳｉのＰｉＮダイオードが用いられている。
【０００３】
図６に、１相分のＩＧＢＴの回路図と、下側のＩＧＢＴがターンオンした場合の、上側のダイオードのリカバリ波形と、下側のＩＧＢＴのターンオン波形を示す。ＩＧＢＴを通常の駆動（点線波形）から高速駆動（実線波形）させることにより、ターンオン時のＩＧＢＴのｄｉ／ｄｔは大きくなり、ターンオン損失、リカバリ損失とも低減できる。しかしながら、ＰｉＮダイオードの逆回復のｄｉ／ｄｔも大きくなり、ＰｉＮダイオードの逆回復電流の減衰時の電流変化（逆回復ｄｉ／ｄｔ）と主回路インダクタンスＬとの積により、転流サージ電圧（ΔＶｐ＝Ｌ×逆回復ｄｉ／ｄｔ）が加わり、電源電圧（Ｅ）とサージ電圧（ΔＶｐ）の和（Ｅ＋ΔＶｐ）がパワー半導体スイッチング素子の耐電圧を超えると、パワー半導体素子を壊してしまう可能性がある。そのため、主回路のインダクタンスを低減する技術、ターンオンのｄｉ／ｄｔを変化させる技術が提案されている。
【０００４】
例えば、特許文献１には、フリーホイルダイオードのリカバリ電流を検出し、ターンオンｄｉ／ｄｔを２段階に切り替えることで、ターンオン損失低減とサージ電圧の低減を両立する技術が開示されている。
【０００５】
また、特許文献２には、ターンオンｄｉ／ｄｔを高速にすると、高ｄｖ／ｄｔを発生し、数ＭＨｚ以上の領域のノイズを発生し、周辺装置の誤動作を発生させるため、ターンオンのゲート駆動速度を３段階（高速⇒低速⇒高速）に制御し、高周波領域のノイズ低減と損失低減を両立する技術が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特許第３１６１５８９号公報
【特許文献２】特許第３９４１３０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
従来のＩＧＢＴインバータでは、背景技術で述べたように、特許文献１、２の発明では、ともに、ゲートの充電速度を変えることによって、ターンオン損失とサージ電圧の両立、及び、高周波領域のノイズ低減と損失低減を両立させようとしていた。しかしながら、Ｓｉ-ＰｉＮダイオードでは、大電流通流時には、リカバリ電流が大きくなることや、ダイオードに、小電流を短い期間通流したときに、大きなサージ電圧を発生するという課題があった。
【課題を解決するための手段】
【０００８】
本課題を解決するために、本発明の半導体素子の駆動回路は、Ｓｉに変わる新しいワイドギャップ半導体素子である、炭化ケイ素（ＳｉＣ）や、窒化ガリウム（ＧａＮ）のショットキーバリアダイオードを用いて、ゲートを高速に駆動させる。
【０００９】
本発明では、パワー半導体スイッチング素子と、ＳｉＣやＧａＮなどのワイドギャップ半導体のショットキーバリアダイオード或いはワイドギャップ半導体のＰｉＮダイオードなどの逆回復電流の小さい還流用ダイオードと、パワー半導体スイッチング素子のゲート駆動回路を有したパワー半導体スイッチング素子のゲート駆動回路において、パワー半導体スイッチング素子のオンゲート抵抗が、オフゲート抵抗よりも小さいことを特徴とする。
【００１０】
このゲート抵抗の値は、パワー半導体素子とゲート駆動回路の配線インダクタンスをＬｇとし、前記パワー半導体素子の内蔵抵抗をＲginとし、前記パワー半導体素子の入力容量をＣiesとし、前記パワー半導体スイッチング素子のオンゲート抵抗をＲginとした場合に、
【数１】
の条件を満足することを特徴とする。
【００１１】
また、高速駆動を行う手段として、パワー半導体スイッチング素子のオンゲート抵抗と並列にコンデンサを付加したこと特徴とする。
【００１２】
また、本発明では、パワー半導体スイッチング素子と、ＳｉＣやＧａＮなどのワイドギャップ半導体のショットキーバリアダイオード或いはワイドギャップ半導体のＰｉＮダイオードなどの逆回復電流の小さい還流用ダイオードと、前記パワースイッチング素子及び還流用ダイオードを搭載するパワー半導体モジュールと、パワー半導体スイッチング素子のゲート駆動回路を有したインバータ回路において、パワー半導体モジュールのパワー半導体スイッチング素子の第１の高圧側端子と、ＳｉＣやＧａＮなどのワイドギャップ半導体のショットキーバリアダイオードの第２の高圧側端子を別々に設け、第１の高圧端子と第２の高圧端子の間にインダクタンスを設けることを特徴とする。
【発明の効果】
【００１３】
本発明によれば、ＳｉＣなどのワイドギャップ半導体のショットキーバリアダイオード或いはワイドギャップ半導体のＰｉＮダイオードなどの逆回復電流の小さい還流用ダイオードに並列接続したパワー半導体モジュールのゲート駆動を高速化することで、パワー半導体素子のスイッチング損失を低減し、インバータの低損失化、低ノイズ化を図ることができる。
【図面の簡単な説明】
【００１４】
【図１】図１は本発明の第１の実施例のパワー半導体素子の駆動回路のブロック図である。
【図２】図２は本発明の第１の実施例の適用時の電圧・電流・損失波形である。
【図３】図３は本発明の第１の実施例の適用時の損失低減効果である。
【図４】図４は本発明の第１の実施例の適用時のＭＨｚ帯ノイズの評価結果である。
【図５】図５は従来のインバータ回路図である。
【図６】図６は従来のＰｉＮダイオード内蔵のパワーモジュールを用いた場合の電圧・電流・損失波形である。
【図７】図７は本発明の第２の実施例のパワー半導体素子の駆動回路のブロック図である。
【図８】図８は本発明の第２の実施例のゲート駆動電圧波形である。
【図９】図９は本発明の第３の実施例のインバータ回路のブロック図である。
【図１０】図１０は本発明の第３の実施例のインバータの主回路の等価回路図である。
【図１１】図１１は本発明の第３の実施例のインバータ回路のブロック図である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施例を、図面を使用して詳細に説明する。
【実施例１】
【００１６】
図１に、本発明の第１の実施例であるパワー半導体素子の駆動回路のブロック図を示す。インバータの主回路は、Ｓｉ−ＩＧＢＴ２１とＳｉＣ−ＳＢＤ２２により構成されている。Ｓｉ−ＩＧＢＴには、内蔵抵抗(Ｒgin)２３とＩＧＢＴ入力容量(Ｃies)２４がＩＧＢＴに内蔵されている。主回路のＳｉ-ＩＧＢＴ２１及び２２を駆動する本発明の駆動回路１９、駆動回路電源２０がある。本発明の駆動回路では、オン側ゲート抵抗１１をオフ側ゲート抵抗１２よりも小さくする。
【００１７】
ＳｉＣ−ＳＢＤ２２は、Ｓｉより約１０倍の高い絶縁破壊電圧強度を持ち、耐圧を確保するためのドリフト層を１／１０程度まで薄くできるため、パワーデバイスの低オン電圧化を実現可能である。これにより、Ｓｉではバイポーラ素子しか使用できないような高耐圧領域でも、ＳｉＣなどのワイドギャップ半導体素子では、ユニポーラ素子が使用できるようになる。
【００１８】
図２に、１相分のＩＧＢＴの回路図と、下側のＩＧＢＴがターンオンした場合の、上側のダイオードのリカバリ波形と、下側のＩＧＢＴのターンオン波形を示す。点線波形は、ＩＧＢＴのターンオンを高速化しない場合を示している。
【００１９】
この場合、図６と比較して、リカバリ損失は１／１０に、ターンオン損失は１／２に低減されている。図６のＳｉ-ＰｉＮダイオードを用いた場合は、高速化を行なうと、ＰｉＮダイオードの逆回復のｄｉ／ｄｔも大きくなり、主回路インダクタンスＬとの積により、転流サージ電圧（ΔＶｐ＝Ｌ×逆回復ｄｉ／ｄｔ）が加わり、電源電圧（Ｅ）とサージ電圧（ΔＶｐ）の和（Ｅ＋ΔＶｐ）がパワー半導体スイッチング素子の耐電圧を超えると、パワー半導体素子を壊してしまう可能性があった。一方、ＳｉＣ−ＳＢＤ２２を用いた場合は、実線波形のように、高速化を行なっても、逆回復電流を発生しないので、リカバリ電圧に大きなサージ電圧を発生しないため、高速化が可能である。
【００２０】
図３に、インバータとして動作させた場合の損失低減効果を示す。Ｓｉ-ＰｉＮダイオードをＳｉＣ−ＳＢＤに置き換えることで、リカバリ損失は１／１０に、ターンオン損失は１／２に低減されている。さらに、ＩＧＢＴを高速駆動することで、ターンオン損失をさらに１／２から１／５に低減することができた。
【００２１】
図４に、Ｓｉ−ＩＧＢＴとＳｉＣ−ＳＢＤを組合せたモジュールを６個使用して、２００ｋＷ級のインバータを駆動した場合の、ＭＨｚ帯のノイズを実測した結果を示す。高速化を行なっても、ＭＨｚ帯のノイズ上昇は無かった。高速駆動に伴い発生するリンギングノイズは、リカバリ電流がほぼゼロであるために、外部に放射するノイズは殆どないためである。従って、ＳｉＣ−ＳＢＤを適用し、オンゲート抵抗を小さくし、高速駆動を行なうことによって、ＭＨｚ帯ノイズを増加することなしに、ターンオン損失を低減することができた。
【００２２】
また、オンゲート抵抗１１の値は、ゲート回路が共振しない条件が望ましい。この条件は、オンゲート抵抗（Ｒg11）１１と、ゲート配線インダクタンス（Ｌｇ）１０とＩＧＢＴの内蔵抵抗（Ｒgin）２３とＩＧＢＴ入力容量（Ｃies）２４の直列で接続したＬＲＣ共振回路になっており、この回路において、共振を発生させない条件が必要であり、
【数２】
の特性値
【数３】
により、ゲート振動を発生しない過減衰の条件は、
【数４】
となることから、オンゲート抵抗は、式（３）を満足することが必要である。
【００２３】
また、このケースでは、スイッチング素子にＳｉ−ＩＧＢＴを記載しているが、Ｓｉの場合はＭＯＳＦＥＴ、ＳｉＣの場合はＭＯＳＦＥＴや接合ＦＥＴやバイポーラトランジスタ等のスイッチング素子であっても良い。また、並列接続するダイオードには、ＳｉＣ−ＳＢＤを記載しているが、ＧａＮやダイヤモンドなどのワイドギャップ半導体のＳＢＤや、ＰｉＮダイオード、ＳＢＤとＰｉＮダイオードを混在したＭＰＳ（Merged Schottkey Barrier）構造のダイオードに適用しても同様な効果を得ることができる。
【実施例２】
【００２４】
図７に、本発明の第２の実施例であるパワー半導体素子の駆動回路のブロック図を示す。第１の実施例と同じものには、同一の記号を記載している。本発明の駆動回路では、オン側ゲート抵抗１１をオフ側ゲート抵抗１２よりも小さくすることに加え、スピードアップコンデンサ１８を付加している。
【００２５】
図８に、本発明の第２の実施例である駆動回路のゲート電圧波形を示す。ゲートの入力容量は、１１０ｎＣ、ゲートの内蔵抵抗は１．０Ω、オン側ゲート抵抗は１．０Ωとしている。スピードアップコンデンサ１８がない場合は、ゲート電圧の立ち上がりからのターンオン時間は、０．５μｓであるのに対して、スピードアップコンデンサ１２μＦを付加することで、ゲート電圧の立ち上がりからのターンオン時間を、約半分の０．３μｓに低減することができ、ＩＧＢＴ駆動の高速化が可能になった。
【実施例３】
【００２６】
図９に、本発明の第３の実施例であるインバータ回路のブロック図を示す。第１の実施例と同じものには、同一の記号を記載している。本インバータでは、パワーモジュール２５を直列に接続し、インバータの１相分を形成している。インバータの主回路電源３３と、パワーモジュール２５と主回路電源３３間に、寄生のインダクタンス３４、及び３５がある。本発明のパワーモジュール２５では、ＩＧＢＴの高圧側端子５１と、ＳｉＣ−ＳＢＤの高圧側端子５２を別々に設け、ＩＧＢＴの高圧側端子５１とＳｉＣ−ＳＢＤの高圧側端子５２の間に、インダクタンス３１を設ける。
【００２７】
図１０に、インバータの主回路の等価回路図を示す。寄生のインダクタンス３４と３５の和をＬＳとし、ＩＧＢＴとＳｉＣ−ＳＢＤの出力容量４２をＣoesとし、ＩＧＢＴのオン抵抗４１をＲｏｎとする。また、ＩＧＢＴの高圧側端子５１とＳｉＣ−ＳＢＤの高圧側端子５２の間のインダクタンス３１をＬｍとする。
【００２８】
Ｌｍを付加していない場合は、図４で示す、９ＭＨｚ付近のＳｉＣ−ＳＢＤにより特有の振動周波数の周波数帯を観測した。この振動周波数は、
【数５】
で決まっている。一方、インダクタンス３１を増加させると、共振周波数を低周波数側にシフトできるが、共振電圧のピークが大きくなり、発散する場合もある。この回路方程式は、式（５）で表され、
【数６】
この発振条件を回避するための過減衰の条件は、式（６）となる。
【数７】
従って、式（６）を満足しながら、式（４）の共振周波数を選定することで、インダクタンス３１を付加することで、ＩＧＢＴを高速化し、損失を大幅に低減しながら、ＭＨｚ帯のノイズも影響ないことが可能になった。
【００２９】
図１１には、ＩＧＢＴの低圧側端子５３とＳｉＣ−ＳＢＤの低圧側端子５４の間に、インダクタンス３２を設けているが、この場合でも、式（６）を満足しながら、式（４）の共振周波数を選定することで、低損失かつ低ノイズなインバータを実現可能である。
【符号の説明】
【００３０】
１０ ゲート配線寄生インダクタンス
１１ オン側ゲート抵抗
１２ オフ側ゲート抵抗
１３ オン側ゲートダイオード
１４ オフ側ゲートダイオード
１５ ｎｐｎトランジスタ
１６ ｐｎｐトランジスタ
１７ 制御ロジック
１８ スピードアップコンデンサ
１９ 駆動回路
２０ 駆動回路電源
２１ Ｓｉ−ＩＧＢＴ
２２ ＳｉＣ−ＳＢＤ
２３ チップ内臓ゲート抵抗
２４ ＩＧＢＴ入力容量
２５ パワーモジュール
２６ Ｓｉ−ＰｉＮダイオード
２７ モータ
２８ インバータ
３１，３２ 共振抑制インダクタンス
３３ 主回路電源
３４，３５ 主回路寄生インダクタンス
４１ ＩＧＢＴオン抵抗
４２ ＩＧＢＴとＳｉＣ−ＳＢＤの出力容量
５１ ＩＧＢＴの高圧側端子
５２ ＳｉＣ−ＳＢＤの高圧側端子
５３ ＩＧＢＴの低圧側端子
５４ ＳｉＣ−ＳＢＤの低圧側端子
【特許請求の範囲】
【請求項１】
パワー半導体スイッチング素子と、ＳｉＣやＧａＮなどのワイドギャップ半導体のショットキーバリアダイオード或いはワイドギャップ半導体のＰｉＮダイオードなどの逆回復電流の小さい還流用ダイオードと、を備えたパワー半導体スイッチング素子のゲート駆動回路であって、
前記パワー半導体スイッチング素子のオンゲート抵抗が、オフゲート抵抗よりも小さいことを特徴とするパワー半導体スイッチング素子のゲート駆動回路。
【請求項２】
請求項１に記載のパワー半導体スイッチング素子のゲート駆動回路において、
前記パワー半導体素子とゲート駆動回路の配線インダクタンスをＬｇとし、前記パワー半導体素子の内蔵抵抗をＲginとし、前記パワー半導体素子の入力容量をＣiesとし、前記パワー半導体スイッチング素子のオンゲート抵抗をＲgonとした場合に、
【数８】
の条件を満足することを特徴とするパワー半導体スイッチング素子のゲート駆動回路。
【請求項３】
請求項１に記載のパワー半導体スイッチング素子のゲート駆動回路において、
前記パワー半導体スイッチング素子のオンゲート抵抗と並列にコンデンサを付加したこと特徴とするパワー半導体スイッチング素子のゲート駆動回路。
【請求項４】
パワー半導体スイッチング素子と、ＳｉＣやＧａＮなどのワイドギャップ半導体のショットキーバリアダイオード或いはワイドギャップ半導体のＰｉＮダイオードなどの逆回復電流の小さい還流用ダイオードと、前記パワースイッチング素子及び還流用ダイオードを搭載するパワー半導体モジュールと、パワー半導体スイッチング素子のゲート駆動回路を有し、
パワー半導体モジュールのパワー半導体スイッチング素子の第１の高圧側端子と、ＳｉＣやＧａＮなどのワイドギャップ半導体のショットキーバリアダイオードの第２の高圧側端子を別々に設け、第１の高圧端子と第２の高圧端子の間にインダクタンスを設けることを特徴とするインバータ回路。
【請求項５】
請求項４に記載のインバータ回路において、
パワー半導体モジュールのパワー半導体スイッチング素子の第１の低圧側端子と、ＳｉＣやＧａＮなどのワイドギャップ半導体のショットキーバリアダイオードの第２の低圧側端子を別々に設け、第１の低圧端子と第２の低圧端子の間にインダクタンスを設けることを特徴とするインバータ回路。
【請求項１】
パワー半導体スイッチング素子と、ＳｉＣやＧａＮなどのワイドギャップ半導体のショットキーバリアダイオード或いはワイドギャップ半導体のＰｉＮダイオードなどの逆回復電流の小さい還流用ダイオードと、を備えたパワー半導体スイッチング素子のゲート駆動回路であって、
前記パワー半導体スイッチング素子のオンゲート抵抗が、オフゲート抵抗よりも小さいことを特徴とするパワー半導体スイッチング素子のゲート駆動回路。
【請求項２】
請求項１に記載のパワー半導体スイッチング素子のゲート駆動回路において、
前記パワー半導体素子とゲート駆動回路の配線インダクタンスをＬｇとし、前記パワー半導体素子の内蔵抵抗をＲginとし、前記パワー半導体素子の入力容量をＣiesとし、前記パワー半導体スイッチング素子のオンゲート抵抗をＲgonとした場合に、
【数８】
の条件を満足することを特徴とするパワー半導体スイッチング素子のゲート駆動回路。
【請求項３】
請求項１に記載のパワー半導体スイッチング素子のゲート駆動回路において、
前記パワー半導体スイッチング素子のオンゲート抵抗と並列にコンデンサを付加したこと特徴とするパワー半導体スイッチング素子のゲート駆動回路。
【請求項４】
パワー半導体スイッチング素子と、ＳｉＣやＧａＮなどのワイドギャップ半導体のショットキーバリアダイオード或いはワイドギャップ半導体のＰｉＮダイオードなどの逆回復電流の小さい還流用ダイオードと、前記パワースイッチング素子及び還流用ダイオードを搭載するパワー半導体モジュールと、パワー半導体スイッチング素子のゲート駆動回路を有し、
パワー半導体モジュールのパワー半導体スイッチング素子の第１の高圧側端子と、ＳｉＣやＧａＮなどのワイドギャップ半導体のショットキーバリアダイオードの第２の高圧側端子を別々に設け、第１の高圧端子と第２の高圧端子の間にインダクタンスを設けることを特徴とするインバータ回路。
【請求項５】
請求項４に記載のインバータ回路において、
パワー半導体モジュールのパワー半導体スイッチング素子の第１の低圧側端子と、ＳｉＣやＧａＮなどのワイドギャップ半導体のショットキーバリアダイオードの第２の低圧側端子を別々に設け、第１の低圧端子と第２の低圧端子の間にインダクタンスを設けることを特徴とするインバータ回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１０−２５２５６８（Ｐ２０１０−２５２５６８Ａ）
【公開日】平成２２年１１月４日（２０１０．１１．４）
【国際特許分類】
【出願番号】特願２００９−１００８４９（Ｐ２００９−１００８４９）
【出願日】平成２１年４月１７日（２００９．４．１７）
【出願人】（０００００５１０８）株式会社日立製作所 (27,607)
【Ｆターム（参考）】
【公開日】平成２２年１１月４日（２０１０．１１．４）
【国際特許分類】
【出願日】平成２１年４月１７日（２００９．４．１７）
【出願人】（０００００５１０８）株式会社日立製作所 (27,607)
【Ｆターム（参考）】
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