半導体素子用の電気回路基板
【課題】 放熱特性を確保しながら、実装信頼性を向上できる半導体素子用の電気回路基板を提供する。
【解決手段】 絶縁基板１上に、半導体素子６のリード端子に応じて設けられた信号端子２を設ける。絶縁基板１上に、半導体素子６の放熱部８に面する位置に、はんだ付着が可能な複数のはんだ付着部３を設ける。各はんだ付着部３間に、はんだ非付着部５を形成する。
【解決手段】 絶縁基板１上に、半導体素子６のリード端子に応じて設けられた信号端子２を設ける。絶縁基板１上に、半導体素子６の放熱部８に面する位置に、はんだ付着が可能な複数のはんだ付着部３を設ける。各はんだ付着部３間に、はんだ非付着部５を形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子であるＱＦＮ（Quad Flat Non-Leaded Package）パッケージ等のパッケージＩＣ（集積回路）が装着されるパッケージＩＣ用の電気回路基板に関するものである。
【背景技術】
【０００２】
従来から、ＩＣを収納したパッケージＩＣは、電気回路基板に実装（装着）されて使用されることが多い。以下では、パッケージＩＣとしてＱＦＮパッケージを例に挙げて説明を行う。
【０００３】
例えば図４（ａ）、（ｂ）に示すように、ＱＦＮパッケージ２０は、電気回路基板に対し表面実装が可能であり、ＩＣ（図示せず）を収納する正方形板状のパッケージ本体２２の４方向（４周辺部）にそれぞれ各リード端子２４を有しているが、それらの各リード端子２４がＩＣを収納するＱＦＮパッケージ２０の下（つまり、パッケージ本体２２の表面内）にあり、それら各リード端子２４がパッケージ本体２２の外部に突出していないという特徴を有している。
【０００４】
また、ＱＦＮパッケージ２０は、ＩＣ自身の放熱特性を改善させる目的で、図４（ｃ）に示すように、ＩＣを搭載するパッケージ本体２２の底面に各リード端子２４の他、ダイパッド部２６と呼ばれる放熱目的の端子が設けられていることも特徴としている。
【０００５】
これらの各特徴により、ＱＦＮパッケージ２０は、小型化を実現することが可能で、携帯機器などの小型化が要求される電気回路に多く採用されるようになってきている。
【０００６】
また、ＱＦＮパッケージ２０では、放熱特性を改善するためにパッケージ本体２２の底面に設けたダイパッド部２６も、図５に示すように、電気回路基板の絶縁基板４１における端子部４６に対し、はんだにより接合するが、このダイパッド部２６と端子部４６との接合に関しても、各リード端子２４と各信号端子４４との間でのはんだ部４４ａの実装信頼性を確保するために、ダイパッド部２６または端子部４６へのはんだの使用量を考慮して設計を行う必要がある。
【０００７】
そこで、ＱＦＮパッケージ２０において、ＩＣを搭載したパッケージ本体２２の底面のダイパッド部２６と端子部４６との接合に関しては、端子部４６の全面に、はんだを塗布するのではなく、はんだを塗布するエリア４６ａに分割して、パッケージ本体２２の電気回路基板への実装信頼性の改善を図ることが考えられた。このようにして、はんだ量を考慮した電気回路基板の設計を行い、実装信頼性の改善を図っていた。
【特許文献１】特開２００１−２５７３０４（公開日：２００１年９月２１日）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記従来の構成では、実装信頼性が充分ではないという問題を生じている。つまり、ＱＦＮパッケージ２０の電気回路基板への従来の技術では、その実装写真である図６に示すように、図６にて黒い部分は、ダイパッド部２６に対応する、はんだ接合部５６における、はんだ５６ｃの部分であるが、白く見える部分である"ボイド５６ｄ"と呼ばれるものが発生している。このボイド５６ｄは、ＩＣを搭載したＱＦＮパッケージ２０を電気回路基板に対し実装する際に塗布した、はんだに含まれているフラックスが気化したもの、あるいは、塗布した、はんだの酸化物および電気回路基板の導体露出部分の酸化物が化学反応して発生したガスが、接合に用いた、固化はんだの中に閉じ込められたことにより発生すると考えられている。
【０００９】
この”ボイド５６ｄ”が図６に示すように数多く発生すると、はんだ接合部５６の接合強度は確実に低下し、ＱＦＮパッケージ２０の電気回路基板への実装信頼性も低下してしまう。
【００１０】
また、従来の他の技術としての特許文献１では、パッケージ本体側の各信号端子の側面に凹部を形成して、その凹部内にもはんだを入り込ませて、その入り込んだはんだによるアンカー効果により実装信頼性の向上を図っている。
【００１１】
しかしながら、上記凹部を形成する手間や、上記凹部内にはんだを入り込ませる手間が必要であり、構成や実装方法が複雑化して電気回路基板への実装信頼性を確保できないという問題を生じている。
【００１２】
本発明の目的は、ＱＦＮパッケージなどのパッケージＩＣを電気回路基板に実装する際、パッケージＩＣの放熱特性を考慮しつつ、かつパッケージＩＣの実装信頼性を確保できる、パッケージＩＣ用の電気回路基板を提供することである。
【課題を解決するための手段】
【００１３】
本発明に係る半導体素子用の電気回路基板は、上記課題を解決するために、絶縁基板と、絶縁基板上に、半導体素子のリード端子に応じて設けられた信号端子と、絶縁基板上における、半導体素子の放熱部に面する位置に設けられた、はんだ付着が可能な、複数のはんだ付着部と、上記各はんだ付着部間に形成された、はんだ非付着部とを有していることを特徴としている。
【００１４】
上記構成によれば、半導体素子のリード端子に応じて設けられた信号端子と、上記リード端子とを互いに電気的に接続することで、上記半導体素子を絶縁基板上に実装（搭載）して外部と電気的に接続できる。
【００１５】
また、上記構成では、半導体素子の放熱部に面する位置に設けられた、はんだ付着が可能な、複数のはんだ付着部と、上記放熱部とを、互いに、はんだにより接続することにより、上記半導体素子をより強固に絶縁基板上に実装できると共に、上記半導体素子の内部（例えばＩＣ）からの熱を、放熱部、上記はんだ、および上記各はんだ付着部を介して外部に効率よく放出できて、上記半導体素子の動作を安定化できる。
【００１６】
その上、上記構成は、各はんだ付着部間にはんだ非付着部を形成したから、複数のはんだ付着部と上記放熱部とを、互いに、はんだにより接続するときに、加熱より溶融した上記はんだ、上記はんだのフラックス、および、加熱はんだと接触した部分から発生したガスを、上記はんだ非付着部を通して外部に排気できるので、上記ガスに起因する固化はんだ内でのボイドの形成を抑制できて、複数のはんだ付着部と上記放熱部との間の接合強度および放熱特性の上記ボイドの形成による低下を回避できる。
【００１７】
この結果、上記構成は、半導体素子を搭載して、上記半導体素子からの放熱特性を確保しながら、半導体素子との接合強度の低下を防止できて、上記半導体素子の実装信頼性を改善できる。
【００１８】
上記半導体素子用の電気回路基板では、前記各はんだ付着部は、導電体金属膜からなっていることが好ましい。
【００１９】
上記構成によれば、各はんだ付着部が導電体金属膜からなっているので、はんだとの親和性が高く、半導体素子との接合強度を確保できて、上記半導体素子の実装信頼性を改善できる。
【００２０】
上記半導体素子用の電気回路基板においては、前記各はんだ付着部は、互いに等間隔に配置されていてもよい。
【００２１】
上記構成によれば、複数の各はんだ付着部と放熱部との各接合強度を、より均一化できるから、上記各接合強度がアンバランス（不均一化）することによる半導体素子との接合強度の低下を回避できて、上記半導体素子の実装信頼性を改善できる。
【００２２】
上記半導体素子用の電気回路基板では、前記各はんだ付着部は、はんだへの親和性が前記絶縁基板より大きいものであることが望ましい。
【００２３】
上記構成によれば、絶縁基板を、はんだへの親和性が各はんだ付着部より小さいので、各はんだ付着部から絶縁基板へのはんだの流出を抑制できて、上記はんだを各はんだ付着部上に保持できる。
【００２４】
この結果、上記構成は、前述の発生したガスを、前記はんだ非付着部を通して外部に排気できることを確実化できるので、上記ガスに起因する固化はんだ内でのボイドの形成を回避できて、複数のはんだ付着部と上記放熱部との間の接合強度および放熱特性の上記ボイドの形成による低下を回避できる。
【００２５】
上記半導体素子用の電気回路基板においては、前記信号端子は、リード端子に面する位置にはんだ付着端子部と、はんだ非付着端子部とを備えていてもよい。
【００２６】
上記構成によれば、信号端子に、はんだ非付着端子部を設けたことにより、リード端子に面する位置に設けたはんだ付着端子部へのはんだ付着量を制御できて、信号端子とリード端子との間のはんだによる接合を安定化できる。
【００２７】
上記半導体素子用の電気回路基板では、前記信号端子は、半導体素子の周辺部に形成された複数のリード端子に応じてそれぞれ設けられていてもよい。
【００２８】
上記半導体素子用の電気回路基板においては、前記信号端子は、半導体素子の周辺部に形成された複数のリード端子に応じた閉曲線上に沿ってそれぞれ設けられていてもよい。
【００２９】
上記半導体素子用の電気回路基板では、前記各はんだ付着部は、前記閉曲線の内部にそれぞれ形成されていてもよい。
【００３０】
上記半導体素子用の電気回路基板においては、前記はんだ非付着部は、各はんだ付着部間に露出した絶縁基板の表面であることが好ましい。
【００３１】
上記半導体素子用の電気回路基板では、前記はんだ非付着部の幅は、各はんだ付着部の短辺より小さくなっていることが望ましい。
【００３２】
上記半導体素子用の電気回路基板においては、前記各はんだ付着部は、前記放熱部と形状が相似しており、互いに等しい大きさであってもよい。
【００３３】
上記半導体素子用の電気回路基板では、前記はんだ非付着部に、前記絶縁基板を厚さ方向に貫通するスルーホールが設けられていてもよい。
【００３４】
上記構成によれば、はんだ非付着部にスルーホールを設けたことにより、各はんだ付着部上の各はんだおよびそれらと接触した部分から発生した前述のガスは、はんだ非付着部を介してスルーホールを通り外部に対し、より確実に排気できて、ボイドの形成をより確実に回避できて、複数のはんだ付着部と上記放熱部との間の接合強度および放熱特性の上記ボイドの形成による低下を防止できる。
【００３５】
上記半導体素子用の電気回路基板においては、前記はんだ非付着部の交差部に、前記スルーホールが設けられていてもよい。前記スルーホールの大きさは、前記はんだ非付着部の幅より大きく設定されていてもよい。上記スルーホールの形状（絶縁基板の表面方向の断面形状）は、製造が容易なことから円形が好ましく、その直径がはんだ非付着部の幅より大きく、はんだ付着部の短辺の長さより小さく（より望ましくは１／２以下）であることが望ましい。
【発明の効果】
【００３６】
本発明に係る半導体素子用の電気回路基板は、以上のように、絶縁基板上に、半導体素子のリード端子に応じて設けられた信号端子と、半導体素子の放熱部に面する位置に設けられた、はんだ付着が可能な、複数のはんだ付着部と、上記各はんだ付着部間に形成された、はんだ非付着部とを有している構成である。
【００３７】
それゆえ、上記構成は、各はんだ付着部間にはんだ非付着部を形成したから、複数のはんだ付着部と上記放熱部とを、互いに、はんだにより接続するときに、加熱より溶融した上記はんだ、上記はんだのフラックス、および、加熱はんだと接触した部分から発生したガスを、上記はんだ非付着部を通して外部に排気できるので、上記ガスに起因する固化はんだ内でのボイドの形成を抑制できて、複数のはんだ付着部と上記放熱部との間の接合強度および放熱特性の上記ボイドの形成による低下を回避できる。
【００３８】
この結果、上記構成は、半導体素子を搭載して、上記半導体素子からの放熱特性を確保しながら、半導体素子との接合強度の低下を防止できて、上記半導体素子の実装信頼性を改善できるという効果を奏する。
【発明を実施するための最良の形態】
【００３９】
本発明に係るパッケージＩＣ用の電気回路基板における実施の各形態について図１ないし図４に基づいて説明すると以下の通りである。
【００４０】
（実施の第一形態）
本発明に係るパッケージＩＣ用の電気回路基板における実施の第一形態は、図１に示すように、絶縁基板１と、その絶縁基板１上に搭載するパッケージＩＣ（半導体素子）６のリード端子（図示せず）に応じて設けられた信号端子２と、絶縁基板１上における、パッケージＩＣ６のダイパッド部（放熱部）８に面する位置に設けられた、はんだ付着が可能な、複数のはんだ付着部３と、上記各はんだ付着部３間に形成された、はんだ非付着部５とを有している。
【００４１】
上記パッケージＩＣ６としては、セラミックスや封止樹脂などを略直方体形状（長方形板状）に成形してなるパッケージ本体の内部にＩＣを封止して備え、パッケージ本体の底面側に放熱部および接地用端子として機能する、ダイパッド部８を備えたものであればよいが、例えば図４に示すＱＦＮパッケージ２０が好適なものとして挙げられる。
【００４２】
上記ダイパッド部８は、上記リード端子より広い面積（上記底面の面積の１０％以上、より好ましくは２０％以上、さらに好ましくは３０％以上、かつ、７５％以下、より望ましくは８０％、さらに望ましくは９０％以下）を有する導電体金属の膜からなるものが好ましい。
【００４３】
上記導電性金属としては、アルミニウム、銅、銀、金またはそれらの合金からなるものが挙げられる。上記導電性金属は、そのはんだ付着性（つまりはんだ親和性）が絶縁基板１のはんだ付着性より大きいものである。よって、溶融したはんだは、導電体金属の膜上では、上記膜の表面上をその表面に沿って広がるが、絶縁基板１上でははじかれて（すなわち接触角が小さい）玉状になる。
【００４４】
また、上記パッケージＩＣ６のリード端子は、帯状の上記導電性金属からなり、パッケージＩＣ６に内蔵するＩＣに必要な端子数に応じて、複数、パッケージＩＣ６のパッケージ本体における４つの各周辺部に沿って、より好ましくは上記各周辺部の底面側に沿って設けられていることが望ましい。また、上記各リード端子は、それらの長手方向が設置された辺部の長手方向に対しほぼ直交するように設けられていることが好ましい。よって、上記各リード端子は、上記４つの各周辺部にそれぞれ形成されている場合では、上記４つの各周辺部により形成される閉曲線上に並んで、かつ規則性を備えてそれぞれ配列されていることになる。
【００４５】
上記絶縁基板１の素材としては、電気絶縁性と良好な熱電導性を有しているものであればよいが、窒化アルミニウム（ＡｌＮ）やアルミナといったセラミックス、ガラス繊維または炭素繊維にて強化されたエポキシ樹脂といった繊維強化樹脂が挙げられる。強度と成形性の観点からは繊維強化樹脂が好ましい。
【００４６】
電気絶縁性とは、抵抗値（ＲＴ）が１０10（Ω・ｃｍ）以上、より望ましくは１０12（Ω・ｃｍ）以上のものをいう。良好な熱伝導性とは、熱伝導率（ＲＴ）が、１８（Ｗ／ｍ・ｋ）以上、より効果的なのは６０（Ｗ／ｍ・ｋ）以上、最も良いのは１４０（Ｗ／ｍ・ｋ）以上のものをいう。
【００４７】
前記信号端子２は、帯状の上記導電性金属からなり、絶縁基板１上に、上記各リード端子の配置や向きに応じて、複数、それぞれ形成されている。よって、上記各リード端子が上記４つの各周辺部にそれぞれ形成されている場合では、上記各信号端子２は、上記４つの各周辺部により形成される閉曲線上に並んで、かつ規則性を備えてそれぞれ配列されていることになる。
【００４８】
また、各信号端子２は、それぞれ、対応するリード端子と対面する位置に、はんだ付着端子部２ａと、それ以外の部分であるはんだ非付着端子部２ｂとを備えている。
【００４９】
はんだ付着端子部２ａは、導電性金属が露出しており、良好なはんだ付着性を有している。また、はんだ付着端子部２ａは、実装されるパッケージＩＣ６の底面外周より外方に突出していることが好ましい。上記突出量は、パッケージＩＣ６の外周側面での各リード端子の高さ（パッケージＩＣ６の厚さ方向の長さ）に応じた長さ、例えば同じ長さが望ましい。
【００５０】
はんだ非付着端子部２ｂは、はんだ付着端子部２ａが有するはんだへの親和性より、はんだへの親和性が小さいものであり、その小さい親和性により、上記はんだ付着端子部２ａからはんだが外方（つまり、信号端子２の長手方向外側）に侵出することを抑制して、上記はんだ付着端子部２ａ上でのはんだ量を、より均一化するためのものである。このようなはんだ非付着端子部２ｂは、表面に酸化物層を形成することで作製できる。
【００５１】
そして、前記複数の各はんだ付着部３は、上記導電性金属の膜からなり、絶縁基板１上における、パッケージＩＣ６のダイパッド部８に面する位置に、ダイパッド部８に面する位置を分割するように設けられている。各はんだ付着部３は、上記導電性金属からなるので、はんだ付着が可能なものとなっている。
【００５２】
各はんだ付着部３は、ダイパッド部８の形状（長方形状）と相似で、小さい形状が好ましく、互いに等間隔にて碁盤やチェスの枡目状に互いにそれぞれ配列されていることが望ましい。上記等間隔は、その等間隔の隙間部分にてはんだ非付着部５を形成するので、各はんだ付着部３の短手方向端部における長さの１／２以下、より好ましくは１／３以下、さらに好ましくは１／４以下であり、上記長さの１／２０以上、より望ましくは１／１０以上、さらに望ましくは１／８以上である。
【００５３】
また、各はんだ付着部３は、それらを囲む仮想外周辺が、ダイパッド部８の外周辺と互いに平行に、かつ上記等間隔により離間して配置されていることが好ましい。このように各はんだ付着部３が配置されているときは、各はんだ付着部３は、それらを囲む仮想外周辺の中心がダイパッド部８の外周辺の中心と一致するように配置されていることになる。
【００５４】
前記はんだ非付着部５は、上記各はんだ付着部３間に形成された、上記等間隔の幅となる溝状のものであり、その底面には絶縁基板１が露出しているものである。上記各はんだ付着部３、および各信号端子２は、絶縁基板１状に、フォトリソグラフィーの技術を用いて形成でき、また、上記両者を同時に形成してもよい。
【００５５】
次に、本実施の第一形態の電気回路基板に対して、パッケージＩＣ６を実装する方法について説明する。まず、ダイパッド部８に対面する、複数に分割された各はんだ付着部３上にのみと、各信号端子２の各はんだ付着端子部２ａとに対し、スクリーン印刷などの塗布操作によりはんだペーストを塗布する。なお、ダイパッド部８上に、各はんだ付着部３の大きさと等しいエリアと、パッケージＩＣ６の各リード端子上とに対し、はんだペーストを塗布してもよい。
【００５６】
続いて、電気回路基板の絶縁基板１上の各はんだ付着端子部２ａと、それらに対応するパッケージＩＣ６の各リード端子とを合わせように、パッケージＩＣ６を絶縁基板１上に載置し、加熱、押圧、超音波信号、またはそれらの組み合わせによりはんだペーストの溶媒を除去し、はんだペーストのはんだを溶融させると溶融したはんだは、ダイパッド部８、各はんだ付着部３の双方上に広がった後、冷却して上記はんだを固化させ、パッケージＩＣ６を絶縁基板１上に対し、電気的、かつ機械的に接続して実装する。
【００５７】
この実装のとき、このように設計された本発明に係る電気回路基板に対し、ＱＦＮパッケージなどのパッケージＩＣ６を実装したとき、はんだ中に含まれるフラックスが気化したガスおよびはんだや各はんだ付着部３の酸化物が化学反応して発生したガスは、電気回路基板の各はんだ付着部３が分割された部分、すなわち導電体が露出していない部分である、溝状のはんだ非付着部５を通して外部に流出する。
【００５８】
この結果、上記ガスに起因するボイドの発生を抑えることが可能となり、ボイドの発生が抑えられれば、上記パッケージＩＣ６の電気回路基板への実装信頼性は高まることとなる。
【００５９】
ところで、上記パッケージＩＣ６としての図４に示すＱＦＮパッケージは、図２に示すＱＦＰ（"Quad Flat Package"の略）パッケージ３０と比較して各リード端子２４がパッケージ本体２２の周辺部の下に直接装着されて存在するので、電気回路基板への実装後のパッケージ本体２２に対しストレスが加わったとき、上記ストレスを吸収し難く（ＱＦＰパッケージ３０では、外方に突出して可撓性を有するリード端子３４部分でパッケージ本体３２へのストレスを吸収できる）、実装信頼性を確保し難いことがある。
【００６０】
しかしながら、本実施の第一形態では、各信号端子２に、はんだ付着端子部２ａと、それ以外の部分であるはんだ非付着端子部２ｂとをそれぞれ備えたことで、はんだが侵出し難いはんだ非付着端子部２ｂの形成によって、上記各はんだ付着端子部２ａ上でのはんだ量を、互いにより均一化できるから、上記ストレスを各はんだ付着端子部２ａでの各接合部で分散して受けることになって、上記ストレスによる、上記パッケージＩＣ６や電気回路基板の破損を抑制できる。
【００６１】
（実施の第二形態）
本発明に係るパッケージＩＣ用の電気回路基板における実施の第二形態について、図３に基づき説明する。なお、本実施の第二形態では、上記実施の第一形態と同一の機能を有する部材に関しては同一の部材番号を付与してそれらの説明を省いた。
【００６２】
本実施の第二形態の電気回路基板は、その設計条件としてパッケージＩＣ６の裏面に部品および導体がない場合であり、図３に示すものである。すなわち、本実施の第二形態は、図１の電気回路基板の構造に加えて、分割された各はんだ付着部３間の、溝状のはんだ非付着部５にスルーホール４を絶縁基板１に設置した形状としている。上記スルーホール４は、絶縁基板１をその厚さ方向にて貫通するものであり、その絶縁基板１の表面方向断面が円形に形成されていることが好ましい。また、上記スルーホール４は、溝状の各はんだ非付着部５の交差部分に配置されていることが望ましい。上記スルーホール４の直径は、はんだ非付着部５の幅より大きく、はんだ付着部３の短手方向の端部の長さより小さいことが好ましい。
【００６３】
次に、本実施の第二形態の電気回路基板に対して、パッケージＩＣ６を実装する方法について説明する。まず、ダイパッド部８に対面する、複数に分割された各はんだ付着部３上にのみと、各信号端子２の各はんだ付着端子部２ａとに対し、スクリーン印刷などの塗布操作によりはんだペーストを塗布する。なお、ダイパッド部８上に、各はんだ付着部３の大きさと等しいエリアと、パッケージＩＣ６の各リード端子上とに対し、はんだペーストを塗布してもよい。何れの塗布方法においても、設置したスルーホール４に、はんだが流れ込まない様にスルーホール４や、その周辺には、はんだペーストを塗布しないように考慮した設計とする。
【００６４】
続いて、電気回路基板の絶縁基板１上の各はんだ付着端子部２ａと、それらに対応するパッケージＩＣ６の各リード端子とを合わせように、パッケージＩＣ６を絶縁基板１上に載置し、加熱、押圧、超音波信号、またはそれらの組み合わせによりはんだペーストの溶媒を除去し、はんだペーストのはんだを溶融させると溶融したはんだは、ダイパッド部８、各はんだ付着部３の双方上に広がった後、冷却して上記はんだを固化させ、パッケージＩＣ６を絶縁基板１上に対し、電気的、かつ機械的に接続して実装する。
【００６５】
このように設計された本実施の第二形態の電気回路基板に対し、パッケージＩＣ６を実装した時、実装時に発生するガスは、図１に示した電気回路基板のときと同じように導体が露出していない部分である溝状の各はんだ非付着部５に流出し、さらにスルーホール４から絶縁基板１の裏面へと流出させることが可能となる。また、スルーホール４を通じて、パッケージＩＣ６からの放熱をさせることも可能となるので、放熱特性も改善される。
【００６６】
図６の実装時の電気回路基板における要部透視平面図に示した電気回路基板は、図５に示したスルーホールがないものの実装の様子であるが、図５に示す電気回路基板の各エリア４６ａ間の、はんだが塗布されない位置の端子部４６にスルーホールを設けることが考えられる。通常この放熱特性改善用のスルーホールは径の小さい（直径０．３ｍｍが標準的）ものである。このようなスルーホールを設けても、実装時に、端子部４６の導電体露出部分から、はんだがスルーホール内に流れ、スルーホールがはんだにて埋まってしまい、このスルーホールからはボイドの原因となるガスが抜けないため、ボイドの減少には効果が小さく、実装信頼性の改善の効果は少ないという不都合を生じている。
【００６７】
しかしながら、本実施の形態では、分割された各はんだ付着部３間の、溝状のはんだ非付着部５にスルーホール４を絶縁基板１に設置したので、上記不都合を回避できる。また、本実施の第二形態においては、スルーホール４の大きさを前述したように規定することにより、上記不都合をより確実に防止できる。
【００６８】
以上のように本発明によれば、ＱＦＮパッケージなどのパッケージＩＣ６に対応した電気回路基板の設計を考慮することによって、パッケージＩＣ６の実装時に実装信頼性の向上した電気回路基板を実現することが可能となる。また、電気回路基板への設計条件に前述したように制約がなければ、これに加えてパッケージＩＣ６の放熱特性がさらに向上した電気回路基板を実現することも可能となるという効果を奏する。
【産業上の利用可能性】
【００６９】
本発明に係る、パッケージＩＣ６などの半導体素子用の電気回路基板は、半導体素子の放熱特性を確保しながら、半導体素子の実装信頼性を向上できるので、携帯機器などの電子機器の分野や、コンピュータなどの情報機器の分野に好適に利用できる。
【図面の簡単な説明】
【００７０】
【図１】本発明に係る半導体素子用の電気回路基板における実施の第一形態の要部平面図である。
【図２】上記半導体素子としてのＱＦＰパッケージの概要を示し、（ａ）は平面図、（ｂ）は正面図である。
【図３】本発明に係る半導体素子用の電気回路基板における実施の第一形態の要部平面図である。
【図４】上記半導体素子としてのＱＦＮパッケージの概要を示し、（ａ）は正面図、（ｂ）は表面（上面）側からの斜視図、（ｃ）は裏面側からの斜視図である。
【図５】ＱＦＮパッケージに対する従来の電気回路基板の概略平面図である。
【図６】ＱＦＮパッケージの従来の電気回路基板への実装したときはんだ接合部を示す透視平面図である。
【符号の説明】
【００７１】
１ 絶縁基板
２ 信号端子
３ はんだ付着部
５ はんだ非付着部
６ パッケージＩＣ（半導体素子）
８ ダイパッド部（放熱部）
【技術分野】
【０００１】
本発明は、半導体素子であるＱＦＮ（Quad Flat Non-Leaded Package）パッケージ等のパッケージＩＣ（集積回路）が装着されるパッケージＩＣ用の電気回路基板に関するものである。
【背景技術】
【０００２】
従来から、ＩＣを収納したパッケージＩＣは、電気回路基板に実装（装着）されて使用されることが多い。以下では、パッケージＩＣとしてＱＦＮパッケージを例に挙げて説明を行う。
【０００３】
例えば図４（ａ）、（ｂ）に示すように、ＱＦＮパッケージ２０は、電気回路基板に対し表面実装が可能であり、ＩＣ（図示せず）を収納する正方形板状のパッケージ本体２２の４方向（４周辺部）にそれぞれ各リード端子２４を有しているが、それらの各リード端子２４がＩＣを収納するＱＦＮパッケージ２０の下（つまり、パッケージ本体２２の表面内）にあり、それら各リード端子２４がパッケージ本体２２の外部に突出していないという特徴を有している。
【０００４】
また、ＱＦＮパッケージ２０は、ＩＣ自身の放熱特性を改善させる目的で、図４（ｃ）に示すように、ＩＣを搭載するパッケージ本体２２の底面に各リード端子２４の他、ダイパッド部２６と呼ばれる放熱目的の端子が設けられていることも特徴としている。
【０００５】
これらの各特徴により、ＱＦＮパッケージ２０は、小型化を実現することが可能で、携帯機器などの小型化が要求される電気回路に多く採用されるようになってきている。
【０００６】
また、ＱＦＮパッケージ２０では、放熱特性を改善するためにパッケージ本体２２の底面に設けたダイパッド部２６も、図５に示すように、電気回路基板の絶縁基板４１における端子部４６に対し、はんだにより接合するが、このダイパッド部２６と端子部４６との接合に関しても、各リード端子２４と各信号端子４４との間でのはんだ部４４ａの実装信頼性を確保するために、ダイパッド部２６または端子部４６へのはんだの使用量を考慮して設計を行う必要がある。
【０００７】
そこで、ＱＦＮパッケージ２０において、ＩＣを搭載したパッケージ本体２２の底面のダイパッド部２６と端子部４６との接合に関しては、端子部４６の全面に、はんだを塗布するのではなく、はんだを塗布するエリア４６ａに分割して、パッケージ本体２２の電気回路基板への実装信頼性の改善を図ることが考えられた。このようにして、はんだ量を考慮した電気回路基板の設計を行い、実装信頼性の改善を図っていた。
【特許文献１】特開２００１−２５７３０４（公開日：２００１年９月２１日）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記従来の構成では、実装信頼性が充分ではないという問題を生じている。つまり、ＱＦＮパッケージ２０の電気回路基板への従来の技術では、その実装写真である図６に示すように、図６にて黒い部分は、ダイパッド部２６に対応する、はんだ接合部５６における、はんだ５６ｃの部分であるが、白く見える部分である"ボイド５６ｄ"と呼ばれるものが発生している。このボイド５６ｄは、ＩＣを搭載したＱＦＮパッケージ２０を電気回路基板に対し実装する際に塗布した、はんだに含まれているフラックスが気化したもの、あるいは、塗布した、はんだの酸化物および電気回路基板の導体露出部分の酸化物が化学反応して発生したガスが、接合に用いた、固化はんだの中に閉じ込められたことにより発生すると考えられている。
【０００９】
この”ボイド５６ｄ”が図６に示すように数多く発生すると、はんだ接合部５６の接合強度は確実に低下し、ＱＦＮパッケージ２０の電気回路基板への実装信頼性も低下してしまう。
【００１０】
また、従来の他の技術としての特許文献１では、パッケージ本体側の各信号端子の側面に凹部を形成して、その凹部内にもはんだを入り込ませて、その入り込んだはんだによるアンカー効果により実装信頼性の向上を図っている。
【００１１】
しかしながら、上記凹部を形成する手間や、上記凹部内にはんだを入り込ませる手間が必要であり、構成や実装方法が複雑化して電気回路基板への実装信頼性を確保できないという問題を生じている。
【００１２】
本発明の目的は、ＱＦＮパッケージなどのパッケージＩＣを電気回路基板に実装する際、パッケージＩＣの放熱特性を考慮しつつ、かつパッケージＩＣの実装信頼性を確保できる、パッケージＩＣ用の電気回路基板を提供することである。
【課題を解決するための手段】
【００１３】
本発明に係る半導体素子用の電気回路基板は、上記課題を解決するために、絶縁基板と、絶縁基板上に、半導体素子のリード端子に応じて設けられた信号端子と、絶縁基板上における、半導体素子の放熱部に面する位置に設けられた、はんだ付着が可能な、複数のはんだ付着部と、上記各はんだ付着部間に形成された、はんだ非付着部とを有していることを特徴としている。
【００１４】
上記構成によれば、半導体素子のリード端子に応じて設けられた信号端子と、上記リード端子とを互いに電気的に接続することで、上記半導体素子を絶縁基板上に実装（搭載）して外部と電気的に接続できる。
【００１５】
また、上記構成では、半導体素子の放熱部に面する位置に設けられた、はんだ付着が可能な、複数のはんだ付着部と、上記放熱部とを、互いに、はんだにより接続することにより、上記半導体素子をより強固に絶縁基板上に実装できると共に、上記半導体素子の内部（例えばＩＣ）からの熱を、放熱部、上記はんだ、および上記各はんだ付着部を介して外部に効率よく放出できて、上記半導体素子の動作を安定化できる。
【００１６】
その上、上記構成は、各はんだ付着部間にはんだ非付着部を形成したから、複数のはんだ付着部と上記放熱部とを、互いに、はんだにより接続するときに、加熱より溶融した上記はんだ、上記はんだのフラックス、および、加熱はんだと接触した部分から発生したガスを、上記はんだ非付着部を通して外部に排気できるので、上記ガスに起因する固化はんだ内でのボイドの形成を抑制できて、複数のはんだ付着部と上記放熱部との間の接合強度および放熱特性の上記ボイドの形成による低下を回避できる。
【００１７】
この結果、上記構成は、半導体素子を搭載して、上記半導体素子からの放熱特性を確保しながら、半導体素子との接合強度の低下を防止できて、上記半導体素子の実装信頼性を改善できる。
【００１８】
上記半導体素子用の電気回路基板では、前記各はんだ付着部は、導電体金属膜からなっていることが好ましい。
【００１９】
上記構成によれば、各はんだ付着部が導電体金属膜からなっているので、はんだとの親和性が高く、半導体素子との接合強度を確保できて、上記半導体素子の実装信頼性を改善できる。
【００２０】
上記半導体素子用の電気回路基板においては、前記各はんだ付着部は、互いに等間隔に配置されていてもよい。
【００２１】
上記構成によれば、複数の各はんだ付着部と放熱部との各接合強度を、より均一化できるから、上記各接合強度がアンバランス（不均一化）することによる半導体素子との接合強度の低下を回避できて、上記半導体素子の実装信頼性を改善できる。
【００２２】
上記半導体素子用の電気回路基板では、前記各はんだ付着部は、はんだへの親和性が前記絶縁基板より大きいものであることが望ましい。
【００２３】
上記構成によれば、絶縁基板を、はんだへの親和性が各はんだ付着部より小さいので、各はんだ付着部から絶縁基板へのはんだの流出を抑制できて、上記はんだを各はんだ付着部上に保持できる。
【００２４】
この結果、上記構成は、前述の発生したガスを、前記はんだ非付着部を通して外部に排気できることを確実化できるので、上記ガスに起因する固化はんだ内でのボイドの形成を回避できて、複数のはんだ付着部と上記放熱部との間の接合強度および放熱特性の上記ボイドの形成による低下を回避できる。
【００２５】
上記半導体素子用の電気回路基板においては、前記信号端子は、リード端子に面する位置にはんだ付着端子部と、はんだ非付着端子部とを備えていてもよい。
【００２６】
上記構成によれば、信号端子に、はんだ非付着端子部を設けたことにより、リード端子に面する位置に設けたはんだ付着端子部へのはんだ付着量を制御できて、信号端子とリード端子との間のはんだによる接合を安定化できる。
【００２７】
上記半導体素子用の電気回路基板では、前記信号端子は、半導体素子の周辺部に形成された複数のリード端子に応じてそれぞれ設けられていてもよい。
【００２８】
上記半導体素子用の電気回路基板においては、前記信号端子は、半導体素子の周辺部に形成された複数のリード端子に応じた閉曲線上に沿ってそれぞれ設けられていてもよい。
【００２９】
上記半導体素子用の電気回路基板では、前記各はんだ付着部は、前記閉曲線の内部にそれぞれ形成されていてもよい。
【００３０】
上記半導体素子用の電気回路基板においては、前記はんだ非付着部は、各はんだ付着部間に露出した絶縁基板の表面であることが好ましい。
【００３１】
上記半導体素子用の電気回路基板では、前記はんだ非付着部の幅は、各はんだ付着部の短辺より小さくなっていることが望ましい。
【００３２】
上記半導体素子用の電気回路基板においては、前記各はんだ付着部は、前記放熱部と形状が相似しており、互いに等しい大きさであってもよい。
【００３３】
上記半導体素子用の電気回路基板では、前記はんだ非付着部に、前記絶縁基板を厚さ方向に貫通するスルーホールが設けられていてもよい。
【００３４】
上記構成によれば、はんだ非付着部にスルーホールを設けたことにより、各はんだ付着部上の各はんだおよびそれらと接触した部分から発生した前述のガスは、はんだ非付着部を介してスルーホールを通り外部に対し、より確実に排気できて、ボイドの形成をより確実に回避できて、複数のはんだ付着部と上記放熱部との間の接合強度および放熱特性の上記ボイドの形成による低下を防止できる。
【００３５】
上記半導体素子用の電気回路基板においては、前記はんだ非付着部の交差部に、前記スルーホールが設けられていてもよい。前記スルーホールの大きさは、前記はんだ非付着部の幅より大きく設定されていてもよい。上記スルーホールの形状（絶縁基板の表面方向の断面形状）は、製造が容易なことから円形が好ましく、その直径がはんだ非付着部の幅より大きく、はんだ付着部の短辺の長さより小さく（より望ましくは１／２以下）であることが望ましい。
【発明の効果】
【００３６】
本発明に係る半導体素子用の電気回路基板は、以上のように、絶縁基板上に、半導体素子のリード端子に応じて設けられた信号端子と、半導体素子の放熱部に面する位置に設けられた、はんだ付着が可能な、複数のはんだ付着部と、上記各はんだ付着部間に形成された、はんだ非付着部とを有している構成である。
【００３７】
それゆえ、上記構成は、各はんだ付着部間にはんだ非付着部を形成したから、複数のはんだ付着部と上記放熱部とを、互いに、はんだにより接続するときに、加熱より溶融した上記はんだ、上記はんだのフラックス、および、加熱はんだと接触した部分から発生したガスを、上記はんだ非付着部を通して外部に排気できるので、上記ガスに起因する固化はんだ内でのボイドの形成を抑制できて、複数のはんだ付着部と上記放熱部との間の接合強度および放熱特性の上記ボイドの形成による低下を回避できる。
【００３８】
この結果、上記構成は、半導体素子を搭載して、上記半導体素子からの放熱特性を確保しながら、半導体素子との接合強度の低下を防止できて、上記半導体素子の実装信頼性を改善できるという効果を奏する。
【発明を実施するための最良の形態】
【００３９】
本発明に係るパッケージＩＣ用の電気回路基板における実施の各形態について図１ないし図４に基づいて説明すると以下の通りである。
【００４０】
（実施の第一形態）
本発明に係るパッケージＩＣ用の電気回路基板における実施の第一形態は、図１に示すように、絶縁基板１と、その絶縁基板１上に搭載するパッケージＩＣ（半導体素子）６のリード端子（図示せず）に応じて設けられた信号端子２と、絶縁基板１上における、パッケージＩＣ６のダイパッド部（放熱部）８に面する位置に設けられた、はんだ付着が可能な、複数のはんだ付着部３と、上記各はんだ付着部３間に形成された、はんだ非付着部５とを有している。
【００４１】
上記パッケージＩＣ６としては、セラミックスや封止樹脂などを略直方体形状（長方形板状）に成形してなるパッケージ本体の内部にＩＣを封止して備え、パッケージ本体の底面側に放熱部および接地用端子として機能する、ダイパッド部８を備えたものであればよいが、例えば図４に示すＱＦＮパッケージ２０が好適なものとして挙げられる。
【００４２】
上記ダイパッド部８は、上記リード端子より広い面積（上記底面の面積の１０％以上、より好ましくは２０％以上、さらに好ましくは３０％以上、かつ、７５％以下、より望ましくは８０％、さらに望ましくは９０％以下）を有する導電体金属の膜からなるものが好ましい。
【００４３】
上記導電性金属としては、アルミニウム、銅、銀、金またはそれらの合金からなるものが挙げられる。上記導電性金属は、そのはんだ付着性（つまりはんだ親和性）が絶縁基板１のはんだ付着性より大きいものである。よって、溶融したはんだは、導電体金属の膜上では、上記膜の表面上をその表面に沿って広がるが、絶縁基板１上でははじかれて（すなわち接触角が小さい）玉状になる。
【００４４】
また、上記パッケージＩＣ６のリード端子は、帯状の上記導電性金属からなり、パッケージＩＣ６に内蔵するＩＣに必要な端子数に応じて、複数、パッケージＩＣ６のパッケージ本体における４つの各周辺部に沿って、より好ましくは上記各周辺部の底面側に沿って設けられていることが望ましい。また、上記各リード端子は、それらの長手方向が設置された辺部の長手方向に対しほぼ直交するように設けられていることが好ましい。よって、上記各リード端子は、上記４つの各周辺部にそれぞれ形成されている場合では、上記４つの各周辺部により形成される閉曲線上に並んで、かつ規則性を備えてそれぞれ配列されていることになる。
【００４５】
上記絶縁基板１の素材としては、電気絶縁性と良好な熱電導性を有しているものであればよいが、窒化アルミニウム（ＡｌＮ）やアルミナといったセラミックス、ガラス繊維または炭素繊維にて強化されたエポキシ樹脂といった繊維強化樹脂が挙げられる。強度と成形性の観点からは繊維強化樹脂が好ましい。
【００４６】
電気絶縁性とは、抵抗値（ＲＴ）が１０10（Ω・ｃｍ）以上、より望ましくは１０12（Ω・ｃｍ）以上のものをいう。良好な熱伝導性とは、熱伝導率（ＲＴ）が、１８（Ｗ／ｍ・ｋ）以上、より効果的なのは６０（Ｗ／ｍ・ｋ）以上、最も良いのは１４０（Ｗ／ｍ・ｋ）以上のものをいう。
【００４７】
前記信号端子２は、帯状の上記導電性金属からなり、絶縁基板１上に、上記各リード端子の配置や向きに応じて、複数、それぞれ形成されている。よって、上記各リード端子が上記４つの各周辺部にそれぞれ形成されている場合では、上記各信号端子２は、上記４つの各周辺部により形成される閉曲線上に並んで、かつ規則性を備えてそれぞれ配列されていることになる。
【００４８】
また、各信号端子２は、それぞれ、対応するリード端子と対面する位置に、はんだ付着端子部２ａと、それ以外の部分であるはんだ非付着端子部２ｂとを備えている。
【００４９】
はんだ付着端子部２ａは、導電性金属が露出しており、良好なはんだ付着性を有している。また、はんだ付着端子部２ａは、実装されるパッケージＩＣ６の底面外周より外方に突出していることが好ましい。上記突出量は、パッケージＩＣ６の外周側面での各リード端子の高さ（パッケージＩＣ６の厚さ方向の長さ）に応じた長さ、例えば同じ長さが望ましい。
【００５０】
はんだ非付着端子部２ｂは、はんだ付着端子部２ａが有するはんだへの親和性より、はんだへの親和性が小さいものであり、その小さい親和性により、上記はんだ付着端子部２ａからはんだが外方（つまり、信号端子２の長手方向外側）に侵出することを抑制して、上記はんだ付着端子部２ａ上でのはんだ量を、より均一化するためのものである。このようなはんだ非付着端子部２ｂは、表面に酸化物層を形成することで作製できる。
【００５１】
そして、前記複数の各はんだ付着部３は、上記導電性金属の膜からなり、絶縁基板１上における、パッケージＩＣ６のダイパッド部８に面する位置に、ダイパッド部８に面する位置を分割するように設けられている。各はんだ付着部３は、上記導電性金属からなるので、はんだ付着が可能なものとなっている。
【００５２】
各はんだ付着部３は、ダイパッド部８の形状（長方形状）と相似で、小さい形状が好ましく、互いに等間隔にて碁盤やチェスの枡目状に互いにそれぞれ配列されていることが望ましい。上記等間隔は、その等間隔の隙間部分にてはんだ非付着部５を形成するので、各はんだ付着部３の短手方向端部における長さの１／２以下、より好ましくは１／３以下、さらに好ましくは１／４以下であり、上記長さの１／２０以上、より望ましくは１／１０以上、さらに望ましくは１／８以上である。
【００５３】
また、各はんだ付着部３は、それらを囲む仮想外周辺が、ダイパッド部８の外周辺と互いに平行に、かつ上記等間隔により離間して配置されていることが好ましい。このように各はんだ付着部３が配置されているときは、各はんだ付着部３は、それらを囲む仮想外周辺の中心がダイパッド部８の外周辺の中心と一致するように配置されていることになる。
【００５４】
前記はんだ非付着部５は、上記各はんだ付着部３間に形成された、上記等間隔の幅となる溝状のものであり、その底面には絶縁基板１が露出しているものである。上記各はんだ付着部３、および各信号端子２は、絶縁基板１状に、フォトリソグラフィーの技術を用いて形成でき、また、上記両者を同時に形成してもよい。
【００５５】
次に、本実施の第一形態の電気回路基板に対して、パッケージＩＣ６を実装する方法について説明する。まず、ダイパッド部８に対面する、複数に分割された各はんだ付着部３上にのみと、各信号端子２の各はんだ付着端子部２ａとに対し、スクリーン印刷などの塗布操作によりはんだペーストを塗布する。なお、ダイパッド部８上に、各はんだ付着部３の大きさと等しいエリアと、パッケージＩＣ６の各リード端子上とに対し、はんだペーストを塗布してもよい。
【００５６】
続いて、電気回路基板の絶縁基板１上の各はんだ付着端子部２ａと、それらに対応するパッケージＩＣ６の各リード端子とを合わせように、パッケージＩＣ６を絶縁基板１上に載置し、加熱、押圧、超音波信号、またはそれらの組み合わせによりはんだペーストの溶媒を除去し、はんだペーストのはんだを溶融させると溶融したはんだは、ダイパッド部８、各はんだ付着部３の双方上に広がった後、冷却して上記はんだを固化させ、パッケージＩＣ６を絶縁基板１上に対し、電気的、かつ機械的に接続して実装する。
【００５７】
この実装のとき、このように設計された本発明に係る電気回路基板に対し、ＱＦＮパッケージなどのパッケージＩＣ６を実装したとき、はんだ中に含まれるフラックスが気化したガスおよびはんだや各はんだ付着部３の酸化物が化学反応して発生したガスは、電気回路基板の各はんだ付着部３が分割された部分、すなわち導電体が露出していない部分である、溝状のはんだ非付着部５を通して外部に流出する。
【００５８】
この結果、上記ガスに起因するボイドの発生を抑えることが可能となり、ボイドの発生が抑えられれば、上記パッケージＩＣ６の電気回路基板への実装信頼性は高まることとなる。
【００５９】
ところで、上記パッケージＩＣ６としての図４に示すＱＦＮパッケージは、図２に示すＱＦＰ（"Quad Flat Package"の略）パッケージ３０と比較して各リード端子２４がパッケージ本体２２の周辺部の下に直接装着されて存在するので、電気回路基板への実装後のパッケージ本体２２に対しストレスが加わったとき、上記ストレスを吸収し難く（ＱＦＰパッケージ３０では、外方に突出して可撓性を有するリード端子３４部分でパッケージ本体３２へのストレスを吸収できる）、実装信頼性を確保し難いことがある。
【００６０】
しかしながら、本実施の第一形態では、各信号端子２に、はんだ付着端子部２ａと、それ以外の部分であるはんだ非付着端子部２ｂとをそれぞれ備えたことで、はんだが侵出し難いはんだ非付着端子部２ｂの形成によって、上記各はんだ付着端子部２ａ上でのはんだ量を、互いにより均一化できるから、上記ストレスを各はんだ付着端子部２ａでの各接合部で分散して受けることになって、上記ストレスによる、上記パッケージＩＣ６や電気回路基板の破損を抑制できる。
【００６１】
（実施の第二形態）
本発明に係るパッケージＩＣ用の電気回路基板における実施の第二形態について、図３に基づき説明する。なお、本実施の第二形態では、上記実施の第一形態と同一の機能を有する部材に関しては同一の部材番号を付与してそれらの説明を省いた。
【００６２】
本実施の第二形態の電気回路基板は、その設計条件としてパッケージＩＣ６の裏面に部品および導体がない場合であり、図３に示すものである。すなわち、本実施の第二形態は、図１の電気回路基板の構造に加えて、分割された各はんだ付着部３間の、溝状のはんだ非付着部５にスルーホール４を絶縁基板１に設置した形状としている。上記スルーホール４は、絶縁基板１をその厚さ方向にて貫通するものであり、その絶縁基板１の表面方向断面が円形に形成されていることが好ましい。また、上記スルーホール４は、溝状の各はんだ非付着部５の交差部分に配置されていることが望ましい。上記スルーホール４の直径は、はんだ非付着部５の幅より大きく、はんだ付着部３の短手方向の端部の長さより小さいことが好ましい。
【００６３】
次に、本実施の第二形態の電気回路基板に対して、パッケージＩＣ６を実装する方法について説明する。まず、ダイパッド部８に対面する、複数に分割された各はんだ付着部３上にのみと、各信号端子２の各はんだ付着端子部２ａとに対し、スクリーン印刷などの塗布操作によりはんだペーストを塗布する。なお、ダイパッド部８上に、各はんだ付着部３の大きさと等しいエリアと、パッケージＩＣ６の各リード端子上とに対し、はんだペーストを塗布してもよい。何れの塗布方法においても、設置したスルーホール４に、はんだが流れ込まない様にスルーホール４や、その周辺には、はんだペーストを塗布しないように考慮した設計とする。
【００６４】
続いて、電気回路基板の絶縁基板１上の各はんだ付着端子部２ａと、それらに対応するパッケージＩＣ６の各リード端子とを合わせように、パッケージＩＣ６を絶縁基板１上に載置し、加熱、押圧、超音波信号、またはそれらの組み合わせによりはんだペーストの溶媒を除去し、はんだペーストのはんだを溶融させると溶融したはんだは、ダイパッド部８、各はんだ付着部３の双方上に広がった後、冷却して上記はんだを固化させ、パッケージＩＣ６を絶縁基板１上に対し、電気的、かつ機械的に接続して実装する。
【００６５】
このように設計された本実施の第二形態の電気回路基板に対し、パッケージＩＣ６を実装した時、実装時に発生するガスは、図１に示した電気回路基板のときと同じように導体が露出していない部分である溝状の各はんだ非付着部５に流出し、さらにスルーホール４から絶縁基板１の裏面へと流出させることが可能となる。また、スルーホール４を通じて、パッケージＩＣ６からの放熱をさせることも可能となるので、放熱特性も改善される。
【００６６】
図６の実装時の電気回路基板における要部透視平面図に示した電気回路基板は、図５に示したスルーホールがないものの実装の様子であるが、図５に示す電気回路基板の各エリア４６ａ間の、はんだが塗布されない位置の端子部４６にスルーホールを設けることが考えられる。通常この放熱特性改善用のスルーホールは径の小さい（直径０．３ｍｍが標準的）ものである。このようなスルーホールを設けても、実装時に、端子部４６の導電体露出部分から、はんだがスルーホール内に流れ、スルーホールがはんだにて埋まってしまい、このスルーホールからはボイドの原因となるガスが抜けないため、ボイドの減少には効果が小さく、実装信頼性の改善の効果は少ないという不都合を生じている。
【００６７】
しかしながら、本実施の形態では、分割された各はんだ付着部３間の、溝状のはんだ非付着部５にスルーホール４を絶縁基板１に設置したので、上記不都合を回避できる。また、本実施の第二形態においては、スルーホール４の大きさを前述したように規定することにより、上記不都合をより確実に防止できる。
【００６８】
以上のように本発明によれば、ＱＦＮパッケージなどのパッケージＩＣ６に対応した電気回路基板の設計を考慮することによって、パッケージＩＣ６の実装時に実装信頼性の向上した電気回路基板を実現することが可能となる。また、電気回路基板への設計条件に前述したように制約がなければ、これに加えてパッケージＩＣ６の放熱特性がさらに向上した電気回路基板を実現することも可能となるという効果を奏する。
【産業上の利用可能性】
【００６９】
本発明に係る、パッケージＩＣ６などの半導体素子用の電気回路基板は、半導体素子の放熱特性を確保しながら、半導体素子の実装信頼性を向上できるので、携帯機器などの電子機器の分野や、コンピュータなどの情報機器の分野に好適に利用できる。
【図面の簡単な説明】
【００７０】
【図１】本発明に係る半導体素子用の電気回路基板における実施の第一形態の要部平面図である。
【図２】上記半導体素子としてのＱＦＰパッケージの概要を示し、（ａ）は平面図、（ｂ）は正面図である。
【図３】本発明に係る半導体素子用の電気回路基板における実施の第一形態の要部平面図である。
【図４】上記半導体素子としてのＱＦＮパッケージの概要を示し、（ａ）は正面図、（ｂ）は表面（上面）側からの斜視図、（ｃ）は裏面側からの斜視図である。
【図５】ＱＦＮパッケージに対する従来の電気回路基板の概略平面図である。
【図６】ＱＦＮパッケージの従来の電気回路基板への実装したときはんだ接合部を示す透視平面図である。
【符号の説明】
【００７１】
１ 絶縁基板
２ 信号端子
３ はんだ付着部
５ はんだ非付着部
６ パッケージＩＣ（半導体素子）
８ ダイパッド部（放熱部）
【特許請求の範囲】
【請求項１】
絶縁基板と、
絶縁基板上に、半導体素子のリード端子に応じて設けられた信号端子と、
絶縁基板上における、半導体素子の放熱部に面する位置に設けられた、はんだ付着が可能な、複数のはんだ付着部と、
上記各はんだ付着部間に形成された、はんだ非付着部とを有していることを特徴とする半導体素子用の電気回路基板。
【請求項２】
前記各はんだ付着部は、導電体金属膜からなっていることを特徴とする請求項１記載の半導体素子用の電気回路基板。
【請求項３】
前記各はんだ付着部は、互いに等間隔に配置されていることを特徴とする請求項１または２記載の半導体素子用の電気回路基板。
【請求項４】
前記各はんだ付着部は、はんだへの親和性が前記絶縁基板より大きいものであることを特徴とする請求項１ないし３の何れか１項に記載の半導体素子用の電気回路基板。
【請求項５】
前記信号端子は、リード端子に面する位置にはんだ付着端子部と、はんだ非付着端子部とを備えていることを特徴とする請求項１ないし４の何れか１項に記載の半導体素子用の電気回路基板。
【請求項６】
前記信号端子は、半導体素子の周辺部に形成された複数のリード端子に応じてそれぞれ設けられていることを特徴とする請求項１ないし５の何れか１項に記載の半導体素子用の電気回路基板。
【請求項７】
前記信号端子は、半導体素子の周辺部に形成された複数のリード端子に応じた閉曲線上に沿ってそれぞれ設けられていることを特徴とする請求項６記載の半導体素子用の電気回路基板。
【請求項８】
前記各はんだ付着部は、前記閉曲線の内部にそれぞれ形成されていることを特徴とする請求項７記載の半導体素子用の電気回路基板。
【請求項９】
前記はんだ非付着部は、各はんだ付着部間に露出した絶縁基板の表面であることを特徴とする請求項１ないし８の何れか１項に記載の半導体素子用の電気回路基板。
【請求項１０】
前記はんだ非付着部の幅は、各はんだ付着部の短辺より小さくなっていることを特徴とする請求項１ないし９の何れか１項に記載の半導体素子用の電気回路基板。
【請求項１１】
前記各はんだ付着部は、前記放熱部と形状が相似しており、互いに等しい大きさに設けられていることを特徴とする請求項１ないし１０の何れか１項に記載の半導体素子用の電気回路基板。
【請求項１２】
前記はんだ非付着部に、前記絶縁基板を厚さ方向に貫通するスルーホールが設けられていることを特徴とする請求項１ないし１１の何れか１項に記載の半導体素子用の電気回路基板。
【請求項１３】
前記はんだ非付着部の交差部に、前記スルーホールが設けられていることを特徴とする請求項１２記載の半導体素子用の電気回路基板。
【請求項１４】
前記スルーホールの大きさは、前記はんだ非付着部の幅より大きく設定されていることを特徴とする請求項１２または１３に記載の半導体素子用の電気回路基板。
【請求項１】
絶縁基板と、
絶縁基板上に、半導体素子のリード端子に応じて設けられた信号端子と、
絶縁基板上における、半導体素子の放熱部に面する位置に設けられた、はんだ付着が可能な、複数のはんだ付着部と、
上記各はんだ付着部間に形成された、はんだ非付着部とを有していることを特徴とする半導体素子用の電気回路基板。
【請求項２】
前記各はんだ付着部は、導電体金属膜からなっていることを特徴とする請求項１記載の半導体素子用の電気回路基板。
【請求項３】
前記各はんだ付着部は、互いに等間隔に配置されていることを特徴とする請求項１または２記載の半導体素子用の電気回路基板。
【請求項４】
前記各はんだ付着部は、はんだへの親和性が前記絶縁基板より大きいものであることを特徴とする請求項１ないし３の何れか１項に記載の半導体素子用の電気回路基板。
【請求項５】
前記信号端子は、リード端子に面する位置にはんだ付着端子部と、はんだ非付着端子部とを備えていることを特徴とする請求項１ないし４の何れか１項に記載の半導体素子用の電気回路基板。
【請求項６】
前記信号端子は、半導体素子の周辺部に形成された複数のリード端子に応じてそれぞれ設けられていることを特徴とする請求項１ないし５の何れか１項に記載の半導体素子用の電気回路基板。
【請求項７】
前記信号端子は、半導体素子の周辺部に形成された複数のリード端子に応じた閉曲線上に沿ってそれぞれ設けられていることを特徴とする請求項６記載の半導体素子用の電気回路基板。
【請求項８】
前記各はんだ付着部は、前記閉曲線の内部にそれぞれ形成されていることを特徴とする請求項７記載の半導体素子用の電気回路基板。
【請求項９】
前記はんだ非付着部は、各はんだ付着部間に露出した絶縁基板の表面であることを特徴とする請求項１ないし８の何れか１項に記載の半導体素子用の電気回路基板。
【請求項１０】
前記はんだ非付着部の幅は、各はんだ付着部の短辺より小さくなっていることを特徴とする請求項１ないし９の何れか１項に記載の半導体素子用の電気回路基板。
【請求項１１】
前記各はんだ付着部は、前記放熱部と形状が相似しており、互いに等しい大きさに設けられていることを特徴とする請求項１ないし１０の何れか１項に記載の半導体素子用の電気回路基板。
【請求項１２】
前記はんだ非付着部に、前記絶縁基板を厚さ方向に貫通するスルーホールが設けられていることを特徴とする請求項１ないし１１の何れか１項に記載の半導体素子用の電気回路基板。
【請求項１３】
前記はんだ非付着部の交差部に、前記スルーホールが設けられていることを特徴とする請求項１２記載の半導体素子用の電気回路基板。
【請求項１４】
前記スルーホールの大きさは、前記はんだ非付着部の幅より大きく設定されていることを特徴とする請求項１２または１３に記載の半導体素子用の電気回路基板。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２００６−１４７７２３（Ｐ２００６−１４７７２３Ａ）
【公開日】平成１８年６月８日（２００６．６．８）
【国際特許分類】
【出願番号】特願２００４−３３３５８２（Ｐ２００４−３３３５８２）
【出願日】平成１６年１１月１７日（２００４．１１．１７）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
【公開日】平成１８年６月８日（２００６．６．８）
【国際特許分類】
【出願日】平成１６年１１月１７日（２００４．１１．１７）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
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