半導体装置およびその製造方法
【課題】ＧａＡｓ電界効果トランジスタのごとき半導体装置の製造方法で、配線の形成予定箇所でのウェットエッチングによってリークパスが生じるのを防止する。
【解決手段】半導体装置の製造方法は、ＧａＡｓ基板２１上にＧａＡｓ電界効果トランジスタを製造する際に電極とこの電極に繋がる配線とを同じ成膜工程で形成する方法であり、ＧａＡｓ基板の上にＳｉＯｘ膜２５Ａを形成し、ＳｉＯｘ膜上にＳｉＮ膜を形成し、電極形成予定箇所に第１の開口を有する第１レジスト３１を形成し、第１の開口でＲＩＥによりＳｉＮ膜を除去すると共にＳｉＯｘ膜を所定膜厚まで除去し、第１のレジストを除去し、電極の形成予定箇所と配線の形成予定箇所を含む領域に第２の開口を有する第２のレジスト３４を形成し、ウェットエッチングにより所定膜厚のＳｉＯｘ膜を除去し、電極の形成予定箇所と配線の形成予定箇所に金属膜を形成する。
【解決手段】半導体装置の製造方法は、ＧａＡｓ基板２１上にＧａＡｓ電界効果トランジスタを製造する際に電極とこの電極に繋がる配線とを同じ成膜工程で形成する方法であり、ＧａＡｓ基板の上にＳｉＯｘ膜２５Ａを形成し、ＳｉＯｘ膜上にＳｉＮ膜を形成し、電極形成予定箇所に第１の開口を有する第１レジスト３１を形成し、第１の開口でＲＩＥによりＳｉＮ膜を除去すると共にＳｉＯｘ膜を所定膜厚まで除去し、第１のレジストを除去し、電極の形成予定箇所と配線の形成予定箇所を含む領域に第２の開口を有する第２のレジスト３４を形成し、ウェットエッチングにより所定膜厚のＳｉＯｘ膜を除去し、電極の形成予定箇所と配線の形成予定箇所に金属膜を形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、特に、ＧａＡｓ基板上に形成されたホールセンサ集積回路等に含まれるＧａＡｓ電界効果トランジスタのごとき半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ＧａＡｓの基板（またはウエハ）の上にホールセンサ集積回路等を形成して成る半導体装置の製造方法において、当該ホールセンサ集積回路等に含まれる複数のＧａＡｓ電界効果トランジスタの各々を形成する工程では、先ず、ＧａＡｓ基板の上にレジストパターンを形成し、アライメントマークを形成し、イオンを注入し、その後にアニール工程を経てソースおよびドレインの各領域（高濃度イオン注入領域）およびチャネル層を完成する。次に、ソース領域およびドレイン領域の上にはオーミック接合により接合されるソース電極およびドレイン電極をそれぞれ形成し、さらにチャネル層の上にはショットキー接合により接合されるゲート電極を形成する。ソース電極およびドレイン電極の形成では、イメージリバースパターニングを行った後に、これらの電極を形成する金属を蒸着法により成膜し、その後にリフトオフにより余分な金属を除去して完成する。またゲート電極の形成では、チタン・タングステン（Ｔｉ／Ｗ）をスパッタリング法により成膜し、レジストパターニングを行った後に反応性イオンエッチング（ＲＩＥ）で電極を形成し、レジスト剥離を行って完成する。
【０００３】
上記のごときショットキー接合性の金属をゲート電極としてチャネル層上に形成した構造を有する電界効果トランジスタを「ＭＥＳＦＥＴ（Metal-Semconductor Field Effect Transistor）」という。ＭＥＳＥＦＴではＧａＡｓ等の化合物半導体が利用される。
【０００４】
ＧａＡｓ基板上にホールセンサ集積回路等を形成して成る半導体装置の製造方法において、電極の形成工程について、本出願人は、先に、ＧａＡｓ基板上で成膜されたシリコン酸化膜をドライエッチングによって所定の膜厚までエッチングし、その後にバッファードふっ酸（ＢＨＦ）によるウェットエッチングによって電極の形成予定箇所におけるシリコン酸化膜（ＳｉＯ２膜）を除去し、これによって上記ドライエッチングによるプラズマダメージを防止するようにした半導体装置の製造方法を出願した（特許文献１参照）。
【特許文献１】特開２００３−１２４２３４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、上記の特許文献１で開示された半導体装置の製造方法において、ＧａＡｓ基板の上に複数のＧａＡｓ電界効果トランジスタを作る場合に、各ＧａＡｓ電界効果トランジスタの金属配線部、あるいは複数のＧａＡｓ電界効果トランジスタの各々の間等を接続する金属配線部の形成は、対応する電極を形成する工程と同じ工程によって同じ金属材料を用いて一緒に行われるようになっている。配線の形成が電極の形成と同じ工程で行われる場合には、電極の形成予定箇所におけるシリコン酸化膜を除去する目的で上記ウェットエッチングが行われる結果、配線の形成予定箇所におけるシリコン酸化膜の表面がエッチングされることになってしまう。その結果、配線の形成予定箇所におけるシリコン酸化膜の表面に細かい多数の亀裂が生じる。この亀裂はリークパスを生じることになり、その結果、その後に当該シリコン酸化膜の上に配線膜を堆積させると、当該配線膜とＧａＡｓ基板との間の絶縁を確保することが困難になるという問題が提起される。
【０００６】
本発明の目的は、上記の課題を解決することにあり、ＧａＡｓ基板上に形成されたＧａＡｓ電界効果トランジスタのごとき半導体装置の製造方法で、配線の形成を電極を形成する工程で同時に行う際、ドライエッチングによるプラズマダメージを防止すると共に、配線の形成予定箇所でのウェットエッチングによってリークパスが生じるのを防止できる半導体装置の製造方法を提供することにある。
【０００７】
さらに本発明の目的は、ＧａＡｓ基板上に形成された少なくとも１つのＧａＡｓ電界効果トランジスタを含む半導体装置であって、配線とＧａＡｓ基板との間にリークパスを生じない構造を有した半導体装置を提供することにある。
【課題を解決するための手段】
【０００８】
本発明に係る半導体装置およびその製造方法は、上記目的を達成するために、次のように構成される。
【０００９】
第１の半導体装置の製造方法（請求項１に対応）は、ＧａＡｓ基板上にＧａＡｓ電界効果トランジスタを製造する際に電極とこの電極に繋がる配線とを同じ成膜工程で形成する方法であり、ＧａＡｓ基板の上にシリコン酸化膜を形成する工程、シリコン酸化膜の上にシリコン窒化膜を形成する工程、電極の形成予定箇所に第１の開口を有する第１のレジストパターンを形成する工程、第１の開口で、ドライエッチングにより、シリコン窒化膜を除去すると共にシリコン酸化膜を所定の膜厚まで除去する工程、第１のレジストパターンを除去する工程、電極の形成予定箇所と配線の形成予定箇所を含む領域に第２の開口を有する第２のレジストパターンを形成する工程、ウェットエッチングにより、露出する所定の膜厚のシリコン酸化膜を除去する工程、電極の形成予定箇所と配線の形成予定箇所に金属膜を形成する工程を有し、これらの工程が順次に実施される。
【００１０】
上記の第１の半導体装置の製造方法によれば、電極の形成予定箇所のシリコン酸化膜を除去するために行われるＢＨＦによるウェットエッチング工程において、配線の形成予定箇所に存在するシリコン酸化膜の部分は、シリコン窒化膜で保護されているため、ダメージを受けることなく、その結果としてその形成される配線とＧａＡｓ基板との間の絶縁性を確保することが可能となる。また配線の金属膜を作るためのレジスト開口部を、電極を作るためのレジスト開口部の形成と同一の工程で形成することが可能であり、製造工程を削減することが可能となる。
【００１１】
第２の半導体装置の製造方法（請求項２に対応）は、上記の第１の製造方法において、さらに、ＧａＡｓ基板上にシリコン窒化膜を形成する工程の前に、電極の形成予定箇所に第３の開口を有する第３のレジストパターンを形成する工程と、電極の形成予定箇所でドライエッチングによりシリコン酸化膜を所定の膜厚まで除去する工程と、第３のレジストパターンを除去する工程とを備えている。
【００１２】
上記の第２の半導体装置の製造方法によれば、ドライエッチング（ＲＩＥ）により電極の形成予定箇所のシリコン酸化膜を所定膜厚まで除去した後にシリコン窒化膜を形成するようにしたため、ウェットエッチングを行う際のシリコン酸化膜の浸食、すなわちシリコン窒化層のオーバーハングを削減することができ、電極部分に隙間を生じることなく製造することができる。
【００１３】
第３の半導体装置の製造方法（請求項３に対応）は、上記の製造方法において、金属膜の下層に、シリコン窒化膜とショットキー接合で接合される金属層が成膜されることを特徴とする。
【００１４】
第１の半導体装置（請求項４に対応）は、ＧａＡｓ基板上に形成される少なくとも１つのＧａＡｓ電界効果トランジスタを含んで構成され、同じ成膜工程で形成される電極とこの電極に繋がる配線と有する半導体装置であり、さらにＧａＡｓ基板上の所定の箇所に形成されたシリコン酸化膜の表面上であって配線の存在箇所にシリコン窒化膜を備えることを特徴とする。この構成によって、シリコン酸化膜にリークパスが生じるのを防止でき、金属配線部とＧａＡｓ基板との間の高い絶縁性を確保することが可能となる。
【発明の効果】
【００１５】
本発明による半導体装置の製造方法によれば、ＧａＡｓ基板上に形成されたＧａＡｓ電界効果トランジスタの製造方法において、配線の形成を電極を形成する工程で同時に行う際、ドライエッチングによるプラズマダメージを防止でき、さらに配線の形成予定箇所のシリコン酸化膜をシリコン窒化膜で保護するようにしたため、ウェットエッチングで電極部分に対応するシリコン酸化膜を除去するとき配線部分でのウェットエッチングによってリークパスが生じるのを防止することができ、金属配線とＧａＡｓ基板との間の絶縁性を高く保持することができる。
【００１６】
また本発明による半導体装置によれば、ＧａＡｓ基板上に形成された少なくとも１つのＧａＡｓ電界効果トランジスタを含む半導体装置において配線とＧａＡｓ基板との間にリークパスを生じない構造を有し、配線とＧａＡｓ基板との間の高い絶縁性を確保することができる。
【発明を実施するための最良の形態】
【００１７】
以下に、本発明の好適な実施形態（実施例）を添付図面に基づいて説明する。
【００１８】
まず、図１〜図３を参照して、本発明に係る半導体装置の構造について説明する。図１は半導体装置の平面図、図２は図１におけるＡ−Ａ線断面の図、図３は図１におけるＢ−Ｂ線断面の図である。
【００１９】
本実施形態で説明する半導体装置は、ＧａＡｓ基板上に形成された集積回路に含まれる１つのＧａＡｓ電界効果トランジスタである。なお本発明に係る半導体装置は１つのＧａＡｓ電界効果トランジスタに限定されない。２つ以上のＧａＡｓ電界効果トランジスタによって構成されるホールセンサ集積回路等の集積回路であってもよい。
【００２０】
図１は、ＧａＡｓの基板（ウエハ）の表面上に形成された１つのＧａＡｓ電界効果トランジスタの平面パターンの例を示している。図１において、一点鎖線ブロック１０内に１つのＧａＡｓ電界効果トランジスタが存在している。このＧａＡｓ電界効果トランジスタにおいて、左右両側の２つの長方形領域１１Ａ，１１Ｂはソース電極を示し、中央の１つの長方形領域１２はドレイン電極を示している。２つのソース電極１１Ａ，１１Ｂの各々とドレイン電極１２との間の領域にはゲート電極１３Ａ，１３Ｂが形成されている。ゲート電極１３Ａ，１３Ｂも２つの電極部分として形成されている。
【００２１】
図２に示すように、２つのソース電極１１Ａ，１１ＢはＧａＡｓ基板２１の表面上に形成された２つのソース領域２２Ａ，２２Ｂの上にそれぞれ蒸着によって形成されている。１つのドレイン電極１２はＧａＡｓ基板２１の表面上に形成されたドレイン領域２３の上に蒸着によって形成されている。ソース電極１１Ａ，１１Ｂとドレイン電極１２は同じ蒸着工程によって形成される。またソース領域２２Ａ，２２Ｂとドレイン領域２３は共にイオンが高濃度に注入された領域となっている。さらに２つのゲート電極１３Ａ，１３Ｂの各々は、ＧａＡｓ基板２１の表面上に形成された２つのチャネル層２４Ａ，２４Ｂの上にそれぞれ蒸着によって形成されている。チャネル層２４Ａはソース領域２２Ａとドレイン領域２３との間に位置し、チャネル層２４Ｂはソース領域２２Ｂとドレイン領域２３との間に位置している。
【００２２】
図１に示すように、一方のソース電極１１Ａとドレイン電極１２との間に配置されたゲート電極１３Ａと、他方のソース電極１１Ｂとドレイン電極１２との間に配置されたゲート電極１３Ｂとの間は、金属配線部１４で接続されている。この金属配線部１４は、図２および図３に示すようにＧａＡｓ基板２１上に形成されたチャネル層２４Ａ，２４Ｂの表面上に蒸着によりゲート電極１３Ａ，１３Ｂを形成する時に、同じ蒸着によって同時に形成されるものである。その結果、金属配線部１４は、図３に示すごとくＧａＡｓ基板２１の表面に形成された２層構造の膜部２５の上にショットキー接合で接合される。この金属配線部１４を以下では「ショットキー金属配線部１４」と呼ぶ。
【００２３】
また図１で、例えば右側のソース電極１１Ｂには他の金属配線部１５が接続されている。上記した２つのソース電極１１Ａ，１１Ｂとドレイン電極１２が蒸着によって形成される時に、金属配線部１５は同じ蒸着によって同時に形成される。その結果、金属配線部１５は、図２に示すごとく、ＧａＡｓ基板２１の表面上に形成された２層構造の膜部２５の上に接合される。
【００２４】
金属配線部１５は、後述するように、例えばＡｕＧｅ（５００Å）／Ｎｉ（５０Å）／Ａｕ（６０００Å）／Ｔｉ（５０Å）の４層構造の金属配線部であり、最下層に５００Åの膜厚のＡｕＧｅ膜を成膜する。この金属配線部１５を以下では「オーミック金属配線部１５」と呼ぶ。
【００２５】
図２および図３に示された上記の２層構造の膜部２５は、ＧａＡｓ基板２１の上において、ソース電極１１Ａ，１１Ｂが接合される表面（ソース領域２２Ａ，２２Ｂの表面）、ドレイン電極１２が接合される表面（ドレイン領域２３の表面）、およびゲート電極１３Ａ，１３Ｂが接合される表面（チャネル層２４Ａ，２４Ｂの表面の一部）を除いた残りのすべての表面上に形成されている。この２層構造の膜部２５において、下層膜２５Ａは例えば膜厚が１５００ÅのＳｉＯｘ膜（シリコン酸化膜）であり、上層膜２５Ｂは例えば膜厚５００ÅのＳｉＮ膜（シリコン窒化膜）である。ＳｉＯｘ膜２５Ａは、例えば代表的にＳｉＯ２ 膜である。
【００２６】
上層膜のＳｉＮ膜２５Ｂは、当該ＧａＡｓ電界効果トランジスタを製造するプロセスでＢＨＦによるウェットエッチング（ＢＨＦエッチバック）を行う段階において、下層膜のＳｉＯｘ膜２５Ａを保護し、ＳｉＯｘ膜２５Ａの表面にリークパスが生じるのを確実に防止する。
【００２７】
本実施形態に係るＧａＡｓ電界効果トランジスタの構造によれば、ＧａＡｓ基板２１とショットキー金属配線部１４との間、およびＧａＡｓ基板２１とオーミック金属配線部１５との間には２層構造の膜部２５が設けられるため、従来の半導体装置の構造とは異なって、下層膜であるＳｉＯｘ膜２５Ａの表面にはリークパスは生ぜず、ＧａＡｓ基板２１と金属配線部１４，１５との間の絶縁性を確実に保持することができる。
【００２８】
なお本実施形態に係るＧａＡｓ電界効果トランジスタの構造と、従来の製造方法で作られた従来のＧａＡｓ電界効果トランジスタの構造とを対比するために、図４と図５に従来のＧａＡｓ電界効果トランジスタの構造を示す。図４は前述の図２に対応し、図５は前述の図３に対応している。図４と図５において、図２と図３で説明した要素と実質的に同一の要素には同一の符号を付し、説明を省略する。相違点は、従来のＧａＡｓ電界効果トランジスタの構造の場合には、上記の２層構造の膜部２５の代わりに、一層のＳｉＯｘ膜２６が用いられている点である。このＳｉＯｘ膜２６の表面には、当該ＧａＡｓ電界効果トランジスタを製造するプロセスでウェットエッチング（ＢＨＦエッチバック）を行う段階においてＳｉＯｘ膜２６の表面にリークパスが生じる。このため、ショットキー金属配線部１４またはオーミック金属配線部１５に電流が流れると、例えば高温にて、ショットキー金属配線部１４またはオーミック金属配線部１５からＧａＡｓ基板２１へ矢印２７のごとくリーク電流が流れることになる。
【００２９】
次に、図６を参照して前述したＧａＡｓ電界効果トランジスタの製造方法の特徴的工程の第１の例を説明する。この製造方法ではＳｉＮ膜を成膜する工程を含んでいる点に特徴がある。
【００３０】
図６は、図１に示したＡ−Ａ線断面におけるソース電極１１Ｂおよびショットキー金属部１５の一部とそれらの繋ぎ部分とについて、ＧａＡｓ電界効果トランジスタの製造方法の特徴的工程（図６の（Ａ）〜（Ｉ））を示す。
【００３１】
まず、特徴的工程を説明する前に、ＧａＡｓ電界効果トランジスタを製造する方法の一般的な全体工程を説明する。
【００３２】
ＧａＡｓ電界効果トランジスタの製造方法の全体工程は、順次に実施されるドレイン領域／ソース領域／チャネル層の形成工程と、ゲート電極形成工程と、ドレイン電極／ソース電極の形成工程とから構成されている。
【００３３】
ドレイン領域／ソース領域／チャネル層の形成工程は、従来技術と同様に、アライメントマークが形成されたＧａＡｓ基板にドレイン領域とソース領域を構成する高不純物濃度活性層を形成する。そのため、ＧａＡｓ基板の表面に数百オングストローム（Å）の酸化膜を形成し、適当なマスクを通して、例えば１６０ｋｅＶ、２．０×１０13／ｃｍ2の条件で高ドーズのＳｉ+イオン注入を行う。次にそのＧａＡｓ基板にチャネル層を形成するために、適当なマスクを通して、Ｓｉ+を例えば１２０ｋｅＶ、２．０×１０12／ｃｍ2の条件でイオン注入する。その後、ＳｉＯ2膜（キャップ膜）をＧａＡｓ基板上に堆積し、そのＧａＡｓ基板をアニール炉の中に入れ、水素雰囲気中で例えば８５０℃で約１５分間加熱し、キャップ膜のアニールを行う。それによりＳｉイオンが活性化され、ドレイン領域／ソース領域／チャネル層が形成される。
【００３４】
ゲート電極形成工程は、さらに細かく述べると、次の工程（１）〜（９）から成る。
（１）無機系絶縁層堆積工程
（２）第１のレジストパターニング工程
（３）ドライエッチングによりゲート電極を形成する部分の第１の開口により露出する無機系絶縁層を所定の膜厚までエッチングする工程
（４）第１のレジスト剥離工程
（５）イメージリバースパターニングにより第１のレジストパターンの第１の開口の位置と同一の箇所に第１の開口より開口幅の広い第２の開口を有する第２のレジストパターニング工程
（６）アッシング工程
（７）ウェットエッチングにより第１の開口により露出していた所定の膜厚の無機系絶縁層を取り除くまでエッチングする工程
（８）ゲート電極用メタル堆積工程
（９）リフトオフ工程
【００３５】
ドレイン電極／ソース電極の形成工程は、さらに細かく述べると、次の工程（１）〜（８）から成る。
（１）第１のレジストパターニング工程
（２）ドライエッチングによりドレイン電極およびソース電極を形成する部分の第１の開口により露出する無機系絶縁層を所定の膜厚までエッチングする工程
（３）第１のレジスト剥離工程
（４）イメージリバースパターニングにより第１のレジストパターンの第１の開口の位置と同一の箇所に第１の開口より開口幅の広い第２の開口を有する第２のレジストパターニング工程
（５）アッシング工程
（６）ウェットエッチングにより第１の開口により露出していた所定の膜厚の残りの無機系絶縁層をエッチングする工程
（７）ドレイン電極およびソース電極となる金属を堆積する工程
（８）リフトオフ工程
【００３６】
本実施形態に係るＧａＡｓ電界効果トランジスタの製造方法の工程上の特徴点は、上記のドレイン領域／ソース領域／チャネル層の形成工程でＳｉＯ2膜をＧａＡｓ基板上に堆積しその後にキャップ膜アニールを行った後に、当該ＳｉＯ2膜上にＳｉＮ膜（具体的には例えばＳｉ３Ｎ４膜）を成膜する点である。
【００３７】
次に、上記の図６を参照して、ＧａＡｓ電界効果トランジスタの製造方法の特徴的工程（（Ａ）〜（Ｉ））を説明する。
【００３８】
第１の工程（図６（Ａ））：
ＧａＡｓ基板２１の表面上、ソース領域２２Ｂに対応するソース電極（１１Ｂ）の形成予定箇所とショットキー金属配線部（１５）の形成予定箇所とを含む表面領域にＳｉＯｘ膜すなわち代表的にはＳｉＯ２ 膜（キャップ膜）２５Ａを成膜する。ＳｉＯ２ 膜２５Ａの膜厚は例えば１５００Åである。
【００３９】
第２の工程（図６（Ｂ））：
ＳｉＯ２ 膜２５Ａの表面上にＳｉＮ膜２５Ｂが成膜される。ＳｉＮ膜２５Ｂの膜厚は例えば５００Åである。ＳｉＯ２ 膜２５ＡとＳｉＮ膜２５Ｂとによって、前述した２層構造の膜部２５が形成されることになる。
【００４０】
第３の工程（図６（Ｃ））：
ＳｉＮ膜２５Ｂの上に全面的にレジスト３１を形成し、その後、ソース電極（１１Ｂ）の形成予定箇所に対応するレジスト３１の部分にレジストパターニングによって開口部３２が形成される。なおソース電極（１１Ｂ）と共に、他のソース電極（１１Ａ）やドレイン電極（１２）も形成されるので、これらの電極の形成予定箇所に対応するレジスト３１の部分にも同じレジストパターニングによって開口部が形成される。この点については、以下の工程においても、ソース電極（１１Ｂ）に関して実施される処理は、同様にソース電極（１１Ａ）やドレイン電極（１２）に関しても実施される。
【００４１】
第４の工程（図６（Ｄ））：
レジスト３１の開口部３２を利用して矢印３３のごとくＲＩＥ（反応性イオンエッチング）を行い、開口部３２内で露出するＳｉＮ膜２５Ｂの全部とＳｉＯ２ 膜２５Ａの一部を除去する（窓開け工程）。ＲＩＥによって残ったＳｉＯ２ 膜２５Ａ−１の膜厚は例えば５００Åである。ＲＩＥを行った後、開口部３２の内部では残部としてのＳｉＯ２ 膜２５Ａ−１の表面が露出している。
【００４２】
第５の工程（図６（Ｅ））：
レジスト３１が除去される。その結果、ＧａＡｓ基板２１上ではＳｉＮ膜２５Ｂと残部としてのＳｉＯ２ 膜２５Ａ−１とが露出する。
【００４３】
第６の工程（図６（Ｆ））：
ＧａＡｓ基板２１上におけるＳｉＮ膜２５ＢとＳｉＯ２ 膜２５Ａ−１の上に全面的にレジスト３４を形成し、その後、ソース電極（１１Ｂ）の形成予定箇所およびオーミック金属配線部（１５）の形成予定箇所に対応するレジスト３４の部分にレジストパターニングによって開口部３５が形成される。なおソース電極（１１Ｂ）と共に、他のソース電極（１１Ａ）やドレイン電極（１２）も形成されるので、これらの電極の形成予定箇所に対応するレジスト３４の部分にも同じレジストパターニングによって開口部が形成される。開口部３５では、ＳｉＮ膜２５Ｂと残部としてのＳｉＯ２ 膜２５Ａ−１とが露出する。
【００４４】
第７の工程（図６（Ｇ））：
開口部３５に対して矢印３６に示すごとくバッファードふっ酸（ＢＨＦ）によるウェットエッチングを行う。このウェットエッチングによって、上記の第４の工程によってソース電極（１１Ｂ）の形成予定箇所についてはＳｉＮ膜２５Ｂが除去されているので、残部としてのＳｉＯ２ 膜２５Ａ−１が除去される。その結果、ソース領域２２Ｂの表面が露出する。また、このウェットエッチングにおいて、他のＳｉＯ２ 膜２５Ａの部分は、その上面にＳｉＮ膜２５Ｂが形成されているため、除去されず、かつリークパスが生じることもない。すなわち、オーミック金属配線部（１５）の形成予定箇所についてはウェットエッチングは行われない。
【００４５】
第８の工程（図６（Ｈ））：
蒸着が行われ、ソース電極１１Ｂとオーミック金属配線部１５を形成するための金属が堆積される。堆積される金属としては、例えば４層構造の金属であり、ＡｕＧｅ（５００Å）／Ｎｉ（５０Å）／Ａｕ（６０００Å）／Ｔｉ（５０Å）である。最下層はＡｕＧｅ（５００Å）であり、中間層Ｎｉ（５０Å）およびＡｕ（６０００Å）であり、最上層はＴｉ（５０Å）である。ソース電極１１Ｂはソース領域２２Ｂ上に形成され、オーミック金属配線部１５はＳｉＮ膜２５Ｂ上に形成される。電極の膜厚を中間層において６０００ÅのＡｕを用いることにより、ＳｉＮ成膜時の段差増加による電極亀裂の発生を防止することができる。
【００４６】
第９の工程（図６（Ｉ））：
ここではリフトオフが実施される。リフトオフによって、ソース電極、ドレイン電極、オーミック金属配線部等以外の箇所に堆積した金属３７を除去する。またその後にレジスト３４も除去される。
【００４７】
上記のＧａＡｓ電界効果トランジスタの製造方法の特徴的工程（図６の（Ａ）〜（Ｉ））によれば、第７の工程（図６（Ｇ））でソース領域２２Ｂ上のＳｉＯ２ 膜２５Ａ−１を除去するためウェットエッチングを行うときに、ＳｉＮ膜２５Ｂが存在するため、オーミック金属配線部（１５）の形成予定箇所に対応するＳｉＯ２ 膜２５Ａにリークパスが生じることない。このため、オーミック金属配線部１５とＧａＡｓ基板２１との絶縁性を確実に保持することができる。
【００４８】
図７を参照して、本実施形態による製造方法で作られたＧａＡｓ電界効果トランジスタ１０１と、従来の製造方法で作られたＧａＡｓ電界効果トランジスタ１０２とについて、ショットキー金属配線部１４でのリーク電流を比較する。
【００４９】
ＧａＡｓ電界効果トランジスタ１０１では、図１および図２に示した構造において、ソース電極１１またはドレイン電極１２とショットキー金属配線部１４との間に直流電源１０３で電圧を印加し、電流計１０４により流れるリーク電流を計測した。ＧａＡｓ電界効果トランジスタ１０２では、従来の構造において、ソース電極またはドレイン電極とゲート電極に接続された金属配線部１０２ｂとの間に同様に直流電源１０３で電圧を印加し、電流計１０４により流れるリーク電流を計測した。ＧａＡｓ電界効果トランジスタ１０２において、１０２ｃはＧａＡｓ基板であり、１０２ｄはＳｉＯ２膜である。
【００５０】
上記の結果を、横軸が印加電圧（Ｖ）でありかつ縦軸がリーク電流（Ａ）であるグラフ１０５に示す。グラフ１０５に示されるように、ＳｉＮ膜を有さずＳｉＯ２膜１０２ｄのみを有するＧａＡｓ電界効果トランジスタ１０１ではリーク電流特性１０６を有し、ＳｉＮ膜を有するＧａＡｓ電界効果トランジスタ１０２ではリーク電流特性１０７を有する。この比較結果で明らかなように、ＧａＡｓ電界効果トランジスタ１０１によれば、ＧａＡｓ電界効果トランジスタ１０２に比較して、リーク電流は１／１Ｅ８（１０００万分の１）に減少する。
【００５１】
次に、図８を参照して、本実施形態に係るＧａＡｓ電界効果トランジスタの製造方法の特徴的工程の第２の例を説明する。
【００５２】
この製造方法では、前述した第１の例に基づくＳｉＮ膜２５Ｂを成膜する工程を含むと共に、ＢＨＦによるウェットエッチングを行う際のＳｉＮ膜のオーバーハングを防止する構造を有する点に特徴がある。当該オーバーハングを防止することにより、ウェットエッチングを行う際のシリコン酸化膜の浸食を削減でき、電極部分に隙間を生じるのを防止できる。
【００５３】
図８において、本実施形態に係るＧａＡｓ電界効果トランジスタの製造方法は、順次に工程（Ａ）、工程４１、工程４２、工程４３が実施される。
【００５４】
工程（Ａ）は、図６で説明した第１の工程（Ａ）と同じである。工程４２は４つの工程（Ｂ１）〜（Ｅ１）を有し、図６に示すごとく工程（Ｂ）〜（Ｅ）と実質的に同じ工程から成る工程である。工程４３は３つの工程（Ｇ１）〜（Ｉ１）を有し、図６に示すごとく工程（Ｇ）〜（Ｉ）と実質的に同じ工程から成る工程である。図８において、図６で説明した要素と実質的に同一の要素には同一の符号を付し、その説明を省略する。
【００５５】
第２の例に基づく製造方法では、工程４２に含まれる工程（Ｂ１）で、ＧａＡｓ基板２１の上に形成されたＳｉＯ２膜２５Ａの上にＳｉＮ膜２５Ｂを成膜する前の段階で、工程４１が実施される。工程４１は、電極（１１Ｂ）の形成予定箇所に第３の開口５１を有する第３のレジスト５２を形成する工程（Ｊ）と、電極の形成予定箇所でＲＩＥ（矢印５３）によりＳｉＯｘ膜２５Ａ−１を所定の膜厚（例えば５００Å）まで除去する工程（Ｋ）と、第３のレジスト５２を除去する工程（Ｌ）とを有している。
【００５６】
なお図８において、工程４３にて符号５４は電極の部分を示し、符号５５は金属配線部を示している。金属配線部５５とＧａＡｓ基板２１との間には、表面をＳｉＮ膜２５Ｂで保護されたＳｉＯｘ膜２５Ａが絶縁膜として介在する。
【００５７】
以上の実施形態で説明された構成、形状、大きさおよび配置関係については本発明が理解・実施できる程度に概略的に示したものにすぎず、また数値および各構成の組成（材質）については例示にすぎない。従って本発明は、説明された実施形態に限定されるものではなく、特許請求の範囲に示される技術的思想の範囲を逸脱しない限り様々な形態に変更することができる。
【産業上の利用可能性】
【００５８】
本発明は、ＧａＡｓ基板上に、リークパスを生じさせないで金属配線部とＧａＡｓ基板との間の絶縁性が確保されたＧａＡｓ電界効果トランジスタを製造する方法として利用される。
【図面の簡単な説明】
【００５９】
【図１】本発明に係る半導体装置（ＧａＡｓ電界効果トランジスタ）の実施形態を示す平面図である。
【図２】図１におけるＡ−Ａ線断面図である。
【図３】図１におけるＢ−Ｂ線断面図である。
【図４】従来の半導体装置（ＧａＡｓ電界効果トランジスタ）についての図２と同様な図である。
【図５】従来の半導体装置（ＧａＡｓ電界効果トランジスタ）についての図３と同様な図である。
【図６】本実施形態に係るＧａＡｓ電界効果トランジスタの製造方法について特徴的工程の第１の例を示す工程図である。
【図７】本実施形態に係るＧａＡｓ電界効果トランジスタと従来のＧａＡｓ電界効果トランジスタの各々のリーク電流特性を対比するグラフである。
【図８】本実施形態に係るＧａＡｓ電界効果トランジスタの製造方法について特徴的工程の第２の例を示す工程図である。
【符号の説明】
【００６０】
１１Ａ，１１Ｂ ソース電極
１２ ドレイン電極
１３Ａ，１３Ｂ ゲート電極
１４ 金属配線部
１５ 金属配線部
２１ ＧａＡｓ基板
２２Ａ，２２Ｂ ソース領域
２３ ドレイン領域
２４Ａ，２４Ｂ チャネル層
２５ 膜部
２５Ａ，２６ ＳｉＯｘ膜（ＳｉＯ２膜）
２５Ｂ ＳｉＮ膜
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、特に、ＧａＡｓ基板上に形成されたホールセンサ集積回路等に含まれるＧａＡｓ電界効果トランジスタのごとき半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ＧａＡｓの基板（またはウエハ）の上にホールセンサ集積回路等を形成して成る半導体装置の製造方法において、当該ホールセンサ集積回路等に含まれる複数のＧａＡｓ電界効果トランジスタの各々を形成する工程では、先ず、ＧａＡｓ基板の上にレジストパターンを形成し、アライメントマークを形成し、イオンを注入し、その後にアニール工程を経てソースおよびドレインの各領域（高濃度イオン注入領域）およびチャネル層を完成する。次に、ソース領域およびドレイン領域の上にはオーミック接合により接合されるソース電極およびドレイン電極をそれぞれ形成し、さらにチャネル層の上にはショットキー接合により接合されるゲート電極を形成する。ソース電極およびドレイン電極の形成では、イメージリバースパターニングを行った後に、これらの電極を形成する金属を蒸着法により成膜し、その後にリフトオフにより余分な金属を除去して完成する。またゲート電極の形成では、チタン・タングステン（Ｔｉ／Ｗ）をスパッタリング法により成膜し、レジストパターニングを行った後に反応性イオンエッチング（ＲＩＥ）で電極を形成し、レジスト剥離を行って完成する。
【０００３】
上記のごときショットキー接合性の金属をゲート電極としてチャネル層上に形成した構造を有する電界効果トランジスタを「ＭＥＳＦＥＴ（Metal-Semconductor Field Effect Transistor）」という。ＭＥＳＥＦＴではＧａＡｓ等の化合物半導体が利用される。
【０００４】
ＧａＡｓ基板上にホールセンサ集積回路等を形成して成る半導体装置の製造方法において、電極の形成工程について、本出願人は、先に、ＧａＡｓ基板上で成膜されたシリコン酸化膜をドライエッチングによって所定の膜厚までエッチングし、その後にバッファードふっ酸（ＢＨＦ）によるウェットエッチングによって電極の形成予定箇所におけるシリコン酸化膜（ＳｉＯ２膜）を除去し、これによって上記ドライエッチングによるプラズマダメージを防止するようにした半導体装置の製造方法を出願した（特許文献１参照）。
【特許文献１】特開２００３−１２４２３４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、上記の特許文献１で開示された半導体装置の製造方法において、ＧａＡｓ基板の上に複数のＧａＡｓ電界効果トランジスタを作る場合に、各ＧａＡｓ電界効果トランジスタの金属配線部、あるいは複数のＧａＡｓ電界効果トランジスタの各々の間等を接続する金属配線部の形成は、対応する電極を形成する工程と同じ工程によって同じ金属材料を用いて一緒に行われるようになっている。配線の形成が電極の形成と同じ工程で行われる場合には、電極の形成予定箇所におけるシリコン酸化膜を除去する目的で上記ウェットエッチングが行われる結果、配線の形成予定箇所におけるシリコン酸化膜の表面がエッチングされることになってしまう。その結果、配線の形成予定箇所におけるシリコン酸化膜の表面に細かい多数の亀裂が生じる。この亀裂はリークパスを生じることになり、その結果、その後に当該シリコン酸化膜の上に配線膜を堆積させると、当該配線膜とＧａＡｓ基板との間の絶縁を確保することが困難になるという問題が提起される。
【０００６】
本発明の目的は、上記の課題を解決することにあり、ＧａＡｓ基板上に形成されたＧａＡｓ電界効果トランジスタのごとき半導体装置の製造方法で、配線の形成を電極を形成する工程で同時に行う際、ドライエッチングによるプラズマダメージを防止すると共に、配線の形成予定箇所でのウェットエッチングによってリークパスが生じるのを防止できる半導体装置の製造方法を提供することにある。
【０００７】
さらに本発明の目的は、ＧａＡｓ基板上に形成された少なくとも１つのＧａＡｓ電界効果トランジスタを含む半導体装置であって、配線とＧａＡｓ基板との間にリークパスを生じない構造を有した半導体装置を提供することにある。
【課題を解決するための手段】
【０００８】
本発明に係る半導体装置およびその製造方法は、上記目的を達成するために、次のように構成される。
【０００９】
第１の半導体装置の製造方法（請求項１に対応）は、ＧａＡｓ基板上にＧａＡｓ電界効果トランジスタを製造する際に電極とこの電極に繋がる配線とを同じ成膜工程で形成する方法であり、ＧａＡｓ基板の上にシリコン酸化膜を形成する工程、シリコン酸化膜の上にシリコン窒化膜を形成する工程、電極の形成予定箇所に第１の開口を有する第１のレジストパターンを形成する工程、第１の開口で、ドライエッチングにより、シリコン窒化膜を除去すると共にシリコン酸化膜を所定の膜厚まで除去する工程、第１のレジストパターンを除去する工程、電極の形成予定箇所と配線の形成予定箇所を含む領域に第２の開口を有する第２のレジストパターンを形成する工程、ウェットエッチングにより、露出する所定の膜厚のシリコン酸化膜を除去する工程、電極の形成予定箇所と配線の形成予定箇所に金属膜を形成する工程を有し、これらの工程が順次に実施される。
【００１０】
上記の第１の半導体装置の製造方法によれば、電極の形成予定箇所のシリコン酸化膜を除去するために行われるＢＨＦによるウェットエッチング工程において、配線の形成予定箇所に存在するシリコン酸化膜の部分は、シリコン窒化膜で保護されているため、ダメージを受けることなく、その結果としてその形成される配線とＧａＡｓ基板との間の絶縁性を確保することが可能となる。また配線の金属膜を作るためのレジスト開口部を、電極を作るためのレジスト開口部の形成と同一の工程で形成することが可能であり、製造工程を削減することが可能となる。
【００１１】
第２の半導体装置の製造方法（請求項２に対応）は、上記の第１の製造方法において、さらに、ＧａＡｓ基板上にシリコン窒化膜を形成する工程の前に、電極の形成予定箇所に第３の開口を有する第３のレジストパターンを形成する工程と、電極の形成予定箇所でドライエッチングによりシリコン酸化膜を所定の膜厚まで除去する工程と、第３のレジストパターンを除去する工程とを備えている。
【００１２】
上記の第２の半導体装置の製造方法によれば、ドライエッチング（ＲＩＥ）により電極の形成予定箇所のシリコン酸化膜を所定膜厚まで除去した後にシリコン窒化膜を形成するようにしたため、ウェットエッチングを行う際のシリコン酸化膜の浸食、すなわちシリコン窒化層のオーバーハングを削減することができ、電極部分に隙間を生じることなく製造することができる。
【００１３】
第３の半導体装置の製造方法（請求項３に対応）は、上記の製造方法において、金属膜の下層に、シリコン窒化膜とショットキー接合で接合される金属層が成膜されることを特徴とする。
【００１４】
第１の半導体装置（請求項４に対応）は、ＧａＡｓ基板上に形成される少なくとも１つのＧａＡｓ電界効果トランジスタを含んで構成され、同じ成膜工程で形成される電極とこの電極に繋がる配線と有する半導体装置であり、さらにＧａＡｓ基板上の所定の箇所に形成されたシリコン酸化膜の表面上であって配線の存在箇所にシリコン窒化膜を備えることを特徴とする。この構成によって、シリコン酸化膜にリークパスが生じるのを防止でき、金属配線部とＧａＡｓ基板との間の高い絶縁性を確保することが可能となる。
【発明の効果】
【００１５】
本発明による半導体装置の製造方法によれば、ＧａＡｓ基板上に形成されたＧａＡｓ電界効果トランジスタの製造方法において、配線の形成を電極を形成する工程で同時に行う際、ドライエッチングによるプラズマダメージを防止でき、さらに配線の形成予定箇所のシリコン酸化膜をシリコン窒化膜で保護するようにしたため、ウェットエッチングで電極部分に対応するシリコン酸化膜を除去するとき配線部分でのウェットエッチングによってリークパスが生じるのを防止することができ、金属配線とＧａＡｓ基板との間の絶縁性を高く保持することができる。
【００１６】
また本発明による半導体装置によれば、ＧａＡｓ基板上に形成された少なくとも１つのＧａＡｓ電界効果トランジスタを含む半導体装置において配線とＧａＡｓ基板との間にリークパスを生じない構造を有し、配線とＧａＡｓ基板との間の高い絶縁性を確保することができる。
【発明を実施するための最良の形態】
【００１７】
以下に、本発明の好適な実施形態（実施例）を添付図面に基づいて説明する。
【００１８】
まず、図１〜図３を参照して、本発明に係る半導体装置の構造について説明する。図１は半導体装置の平面図、図２は図１におけるＡ−Ａ線断面の図、図３は図１におけるＢ−Ｂ線断面の図である。
【００１９】
本実施形態で説明する半導体装置は、ＧａＡｓ基板上に形成された集積回路に含まれる１つのＧａＡｓ電界効果トランジスタである。なお本発明に係る半導体装置は１つのＧａＡｓ電界効果トランジスタに限定されない。２つ以上のＧａＡｓ電界効果トランジスタによって構成されるホールセンサ集積回路等の集積回路であってもよい。
【００２０】
図１は、ＧａＡｓの基板（ウエハ）の表面上に形成された１つのＧａＡｓ電界効果トランジスタの平面パターンの例を示している。図１において、一点鎖線ブロック１０内に１つのＧａＡｓ電界効果トランジスタが存在している。このＧａＡｓ電界効果トランジスタにおいて、左右両側の２つの長方形領域１１Ａ，１１Ｂはソース電極を示し、中央の１つの長方形領域１２はドレイン電極を示している。２つのソース電極１１Ａ，１１Ｂの各々とドレイン電極１２との間の領域にはゲート電極１３Ａ，１３Ｂが形成されている。ゲート電極１３Ａ，１３Ｂも２つの電極部分として形成されている。
【００２１】
図２に示すように、２つのソース電極１１Ａ，１１ＢはＧａＡｓ基板２１の表面上に形成された２つのソース領域２２Ａ，２２Ｂの上にそれぞれ蒸着によって形成されている。１つのドレイン電極１２はＧａＡｓ基板２１の表面上に形成されたドレイン領域２３の上に蒸着によって形成されている。ソース電極１１Ａ，１１Ｂとドレイン電極１２は同じ蒸着工程によって形成される。またソース領域２２Ａ，２２Ｂとドレイン領域２３は共にイオンが高濃度に注入された領域となっている。さらに２つのゲート電極１３Ａ，１３Ｂの各々は、ＧａＡｓ基板２１の表面上に形成された２つのチャネル層２４Ａ，２４Ｂの上にそれぞれ蒸着によって形成されている。チャネル層２４Ａはソース領域２２Ａとドレイン領域２３との間に位置し、チャネル層２４Ｂはソース領域２２Ｂとドレイン領域２３との間に位置している。
【００２２】
図１に示すように、一方のソース電極１１Ａとドレイン電極１２との間に配置されたゲート電極１３Ａと、他方のソース電極１１Ｂとドレイン電極１２との間に配置されたゲート電極１３Ｂとの間は、金属配線部１４で接続されている。この金属配線部１４は、図２および図３に示すようにＧａＡｓ基板２１上に形成されたチャネル層２４Ａ，２４Ｂの表面上に蒸着によりゲート電極１３Ａ，１３Ｂを形成する時に、同じ蒸着によって同時に形成されるものである。その結果、金属配線部１４は、図３に示すごとくＧａＡｓ基板２１の表面に形成された２層構造の膜部２５の上にショットキー接合で接合される。この金属配線部１４を以下では「ショットキー金属配線部１４」と呼ぶ。
【００２３】
また図１で、例えば右側のソース電極１１Ｂには他の金属配線部１５が接続されている。上記した２つのソース電極１１Ａ，１１Ｂとドレイン電極１２が蒸着によって形成される時に、金属配線部１５は同じ蒸着によって同時に形成される。その結果、金属配線部１５は、図２に示すごとく、ＧａＡｓ基板２１の表面上に形成された２層構造の膜部２５の上に接合される。
【００２４】
金属配線部１５は、後述するように、例えばＡｕＧｅ（５００Å）／Ｎｉ（５０Å）／Ａｕ（６０００Å）／Ｔｉ（５０Å）の４層構造の金属配線部であり、最下層に５００Åの膜厚のＡｕＧｅ膜を成膜する。この金属配線部１５を以下では「オーミック金属配線部１５」と呼ぶ。
【００２５】
図２および図３に示された上記の２層構造の膜部２５は、ＧａＡｓ基板２１の上において、ソース電極１１Ａ，１１Ｂが接合される表面（ソース領域２２Ａ，２２Ｂの表面）、ドレイン電極１２が接合される表面（ドレイン領域２３の表面）、およびゲート電極１３Ａ，１３Ｂが接合される表面（チャネル層２４Ａ，２４Ｂの表面の一部）を除いた残りのすべての表面上に形成されている。この２層構造の膜部２５において、下層膜２５Ａは例えば膜厚が１５００ÅのＳｉＯｘ膜（シリコン酸化膜）であり、上層膜２５Ｂは例えば膜厚５００ÅのＳｉＮ膜（シリコン窒化膜）である。ＳｉＯｘ膜２５Ａは、例えば代表的にＳｉＯ２ 膜である。
【００２６】
上層膜のＳｉＮ膜２５Ｂは、当該ＧａＡｓ電界効果トランジスタを製造するプロセスでＢＨＦによるウェットエッチング（ＢＨＦエッチバック）を行う段階において、下層膜のＳｉＯｘ膜２５Ａを保護し、ＳｉＯｘ膜２５Ａの表面にリークパスが生じるのを確実に防止する。
【００２７】
本実施形態に係るＧａＡｓ電界効果トランジスタの構造によれば、ＧａＡｓ基板２１とショットキー金属配線部１４との間、およびＧａＡｓ基板２１とオーミック金属配線部１５との間には２層構造の膜部２５が設けられるため、従来の半導体装置の構造とは異なって、下層膜であるＳｉＯｘ膜２５Ａの表面にはリークパスは生ぜず、ＧａＡｓ基板２１と金属配線部１４，１５との間の絶縁性を確実に保持することができる。
【００２８】
なお本実施形態に係るＧａＡｓ電界効果トランジスタの構造と、従来の製造方法で作られた従来のＧａＡｓ電界効果トランジスタの構造とを対比するために、図４と図５に従来のＧａＡｓ電界効果トランジスタの構造を示す。図４は前述の図２に対応し、図５は前述の図３に対応している。図４と図５において、図２と図３で説明した要素と実質的に同一の要素には同一の符号を付し、説明を省略する。相違点は、従来のＧａＡｓ電界効果トランジスタの構造の場合には、上記の２層構造の膜部２５の代わりに、一層のＳｉＯｘ膜２６が用いられている点である。このＳｉＯｘ膜２６の表面には、当該ＧａＡｓ電界効果トランジスタを製造するプロセスでウェットエッチング（ＢＨＦエッチバック）を行う段階においてＳｉＯｘ膜２６の表面にリークパスが生じる。このため、ショットキー金属配線部１４またはオーミック金属配線部１５に電流が流れると、例えば高温にて、ショットキー金属配線部１４またはオーミック金属配線部１５からＧａＡｓ基板２１へ矢印２７のごとくリーク電流が流れることになる。
【００２９】
次に、図６を参照して前述したＧａＡｓ電界効果トランジスタの製造方法の特徴的工程の第１の例を説明する。この製造方法ではＳｉＮ膜を成膜する工程を含んでいる点に特徴がある。
【００３０】
図６は、図１に示したＡ−Ａ線断面におけるソース電極１１Ｂおよびショットキー金属部１５の一部とそれらの繋ぎ部分とについて、ＧａＡｓ電界効果トランジスタの製造方法の特徴的工程（図６の（Ａ）〜（Ｉ））を示す。
【００３１】
まず、特徴的工程を説明する前に、ＧａＡｓ電界効果トランジスタを製造する方法の一般的な全体工程を説明する。
【００３２】
ＧａＡｓ電界効果トランジスタの製造方法の全体工程は、順次に実施されるドレイン領域／ソース領域／チャネル層の形成工程と、ゲート電極形成工程と、ドレイン電極／ソース電極の形成工程とから構成されている。
【００３３】
ドレイン領域／ソース領域／チャネル層の形成工程は、従来技術と同様に、アライメントマークが形成されたＧａＡｓ基板にドレイン領域とソース領域を構成する高不純物濃度活性層を形成する。そのため、ＧａＡｓ基板の表面に数百オングストローム（Å）の酸化膜を形成し、適当なマスクを通して、例えば１６０ｋｅＶ、２．０×１０13／ｃｍ2の条件で高ドーズのＳｉ+イオン注入を行う。次にそのＧａＡｓ基板にチャネル層を形成するために、適当なマスクを通して、Ｓｉ+を例えば１２０ｋｅＶ、２．０×１０12／ｃｍ2の条件でイオン注入する。その後、ＳｉＯ2膜（キャップ膜）をＧａＡｓ基板上に堆積し、そのＧａＡｓ基板をアニール炉の中に入れ、水素雰囲気中で例えば８５０℃で約１５分間加熱し、キャップ膜のアニールを行う。それによりＳｉイオンが活性化され、ドレイン領域／ソース領域／チャネル層が形成される。
【００３４】
ゲート電極形成工程は、さらに細かく述べると、次の工程（１）〜（９）から成る。
（１）無機系絶縁層堆積工程
（２）第１のレジストパターニング工程
（３）ドライエッチングによりゲート電極を形成する部分の第１の開口により露出する無機系絶縁層を所定の膜厚までエッチングする工程
（４）第１のレジスト剥離工程
（５）イメージリバースパターニングにより第１のレジストパターンの第１の開口の位置と同一の箇所に第１の開口より開口幅の広い第２の開口を有する第２のレジストパターニング工程
（６）アッシング工程
（７）ウェットエッチングにより第１の開口により露出していた所定の膜厚の無機系絶縁層を取り除くまでエッチングする工程
（８）ゲート電極用メタル堆積工程
（９）リフトオフ工程
【００３５】
ドレイン電極／ソース電極の形成工程は、さらに細かく述べると、次の工程（１）〜（８）から成る。
（１）第１のレジストパターニング工程
（２）ドライエッチングによりドレイン電極およびソース電極を形成する部分の第１の開口により露出する無機系絶縁層を所定の膜厚までエッチングする工程
（３）第１のレジスト剥離工程
（４）イメージリバースパターニングにより第１のレジストパターンの第１の開口の位置と同一の箇所に第１の開口より開口幅の広い第２の開口を有する第２のレジストパターニング工程
（５）アッシング工程
（６）ウェットエッチングにより第１の開口により露出していた所定の膜厚の残りの無機系絶縁層をエッチングする工程
（７）ドレイン電極およびソース電極となる金属を堆積する工程
（８）リフトオフ工程
【００３６】
本実施形態に係るＧａＡｓ電界効果トランジスタの製造方法の工程上の特徴点は、上記のドレイン領域／ソース領域／チャネル層の形成工程でＳｉＯ2膜をＧａＡｓ基板上に堆積しその後にキャップ膜アニールを行った後に、当該ＳｉＯ2膜上にＳｉＮ膜（具体的には例えばＳｉ３Ｎ４膜）を成膜する点である。
【００３７】
次に、上記の図６を参照して、ＧａＡｓ電界効果トランジスタの製造方法の特徴的工程（（Ａ）〜（Ｉ））を説明する。
【００３８】
第１の工程（図６（Ａ））：
ＧａＡｓ基板２１の表面上、ソース領域２２Ｂに対応するソース電極（１１Ｂ）の形成予定箇所とショットキー金属配線部（１５）の形成予定箇所とを含む表面領域にＳｉＯｘ膜すなわち代表的にはＳｉＯ２ 膜（キャップ膜）２５Ａを成膜する。ＳｉＯ２ 膜２５Ａの膜厚は例えば１５００Åである。
【００３９】
第２の工程（図６（Ｂ））：
ＳｉＯ２ 膜２５Ａの表面上にＳｉＮ膜２５Ｂが成膜される。ＳｉＮ膜２５Ｂの膜厚は例えば５００Åである。ＳｉＯ２ 膜２５ＡとＳｉＮ膜２５Ｂとによって、前述した２層構造の膜部２５が形成されることになる。
【００４０】
第３の工程（図６（Ｃ））：
ＳｉＮ膜２５Ｂの上に全面的にレジスト３１を形成し、その後、ソース電極（１１Ｂ）の形成予定箇所に対応するレジスト３１の部分にレジストパターニングによって開口部３２が形成される。なおソース電極（１１Ｂ）と共に、他のソース電極（１１Ａ）やドレイン電極（１２）も形成されるので、これらの電極の形成予定箇所に対応するレジスト３１の部分にも同じレジストパターニングによって開口部が形成される。この点については、以下の工程においても、ソース電極（１１Ｂ）に関して実施される処理は、同様にソース電極（１１Ａ）やドレイン電極（１２）に関しても実施される。
【００４１】
第４の工程（図６（Ｄ））：
レジスト３１の開口部３２を利用して矢印３３のごとくＲＩＥ（反応性イオンエッチング）を行い、開口部３２内で露出するＳｉＮ膜２５Ｂの全部とＳｉＯ２ 膜２５Ａの一部を除去する（窓開け工程）。ＲＩＥによって残ったＳｉＯ２ 膜２５Ａ−１の膜厚は例えば５００Åである。ＲＩＥを行った後、開口部３２の内部では残部としてのＳｉＯ２ 膜２５Ａ−１の表面が露出している。
【００４２】
第５の工程（図６（Ｅ））：
レジスト３１が除去される。その結果、ＧａＡｓ基板２１上ではＳｉＮ膜２５Ｂと残部としてのＳｉＯ２ 膜２５Ａ−１とが露出する。
【００４３】
第６の工程（図６（Ｆ））：
ＧａＡｓ基板２１上におけるＳｉＮ膜２５ＢとＳｉＯ２ 膜２５Ａ−１の上に全面的にレジスト３４を形成し、その後、ソース電極（１１Ｂ）の形成予定箇所およびオーミック金属配線部（１５）の形成予定箇所に対応するレジスト３４の部分にレジストパターニングによって開口部３５が形成される。なおソース電極（１１Ｂ）と共に、他のソース電極（１１Ａ）やドレイン電極（１２）も形成されるので、これらの電極の形成予定箇所に対応するレジスト３４の部分にも同じレジストパターニングによって開口部が形成される。開口部３５では、ＳｉＮ膜２５Ｂと残部としてのＳｉＯ２ 膜２５Ａ−１とが露出する。
【００４４】
第７の工程（図６（Ｇ））：
開口部３５に対して矢印３６に示すごとくバッファードふっ酸（ＢＨＦ）によるウェットエッチングを行う。このウェットエッチングによって、上記の第４の工程によってソース電極（１１Ｂ）の形成予定箇所についてはＳｉＮ膜２５Ｂが除去されているので、残部としてのＳｉＯ２ 膜２５Ａ−１が除去される。その結果、ソース領域２２Ｂの表面が露出する。また、このウェットエッチングにおいて、他のＳｉＯ２ 膜２５Ａの部分は、その上面にＳｉＮ膜２５Ｂが形成されているため、除去されず、かつリークパスが生じることもない。すなわち、オーミック金属配線部（１５）の形成予定箇所についてはウェットエッチングは行われない。
【００４５】
第８の工程（図６（Ｈ））：
蒸着が行われ、ソース電極１１Ｂとオーミック金属配線部１５を形成するための金属が堆積される。堆積される金属としては、例えば４層構造の金属であり、ＡｕＧｅ（５００Å）／Ｎｉ（５０Å）／Ａｕ（６０００Å）／Ｔｉ（５０Å）である。最下層はＡｕＧｅ（５００Å）であり、中間層Ｎｉ（５０Å）およびＡｕ（６０００Å）であり、最上層はＴｉ（５０Å）である。ソース電極１１Ｂはソース領域２２Ｂ上に形成され、オーミック金属配線部１５はＳｉＮ膜２５Ｂ上に形成される。電極の膜厚を中間層において６０００ÅのＡｕを用いることにより、ＳｉＮ成膜時の段差増加による電極亀裂の発生を防止することができる。
【００４６】
第９の工程（図６（Ｉ））：
ここではリフトオフが実施される。リフトオフによって、ソース電極、ドレイン電極、オーミック金属配線部等以外の箇所に堆積した金属３７を除去する。またその後にレジスト３４も除去される。
【００４７】
上記のＧａＡｓ電界効果トランジスタの製造方法の特徴的工程（図６の（Ａ）〜（Ｉ））によれば、第７の工程（図６（Ｇ））でソース領域２２Ｂ上のＳｉＯ２ 膜２５Ａ−１を除去するためウェットエッチングを行うときに、ＳｉＮ膜２５Ｂが存在するため、オーミック金属配線部（１５）の形成予定箇所に対応するＳｉＯ２ 膜２５Ａにリークパスが生じることない。このため、オーミック金属配線部１５とＧａＡｓ基板２１との絶縁性を確実に保持することができる。
【００４８】
図７を参照して、本実施形態による製造方法で作られたＧａＡｓ電界効果トランジスタ１０１と、従来の製造方法で作られたＧａＡｓ電界効果トランジスタ１０２とについて、ショットキー金属配線部１４でのリーク電流を比較する。
【００４９】
ＧａＡｓ電界効果トランジスタ１０１では、図１および図２に示した構造において、ソース電極１１またはドレイン電極１２とショットキー金属配線部１４との間に直流電源１０３で電圧を印加し、電流計１０４により流れるリーク電流を計測した。ＧａＡｓ電界効果トランジスタ１０２では、従来の構造において、ソース電極またはドレイン電極とゲート電極に接続された金属配線部１０２ｂとの間に同様に直流電源１０３で電圧を印加し、電流計１０４により流れるリーク電流を計測した。ＧａＡｓ電界効果トランジスタ１０２において、１０２ｃはＧａＡｓ基板であり、１０２ｄはＳｉＯ２膜である。
【００５０】
上記の結果を、横軸が印加電圧（Ｖ）でありかつ縦軸がリーク電流（Ａ）であるグラフ１０５に示す。グラフ１０５に示されるように、ＳｉＮ膜を有さずＳｉＯ２膜１０２ｄのみを有するＧａＡｓ電界効果トランジスタ１０１ではリーク電流特性１０６を有し、ＳｉＮ膜を有するＧａＡｓ電界効果トランジスタ１０２ではリーク電流特性１０７を有する。この比較結果で明らかなように、ＧａＡｓ電界効果トランジスタ１０１によれば、ＧａＡｓ電界効果トランジスタ１０２に比較して、リーク電流は１／１Ｅ８（１０００万分の１）に減少する。
【００５１】
次に、図８を参照して、本実施形態に係るＧａＡｓ電界効果トランジスタの製造方法の特徴的工程の第２の例を説明する。
【００５２】
この製造方法では、前述した第１の例に基づくＳｉＮ膜２５Ｂを成膜する工程を含むと共に、ＢＨＦによるウェットエッチングを行う際のＳｉＮ膜のオーバーハングを防止する構造を有する点に特徴がある。当該オーバーハングを防止することにより、ウェットエッチングを行う際のシリコン酸化膜の浸食を削減でき、電極部分に隙間を生じるのを防止できる。
【００５３】
図８において、本実施形態に係るＧａＡｓ電界効果トランジスタの製造方法は、順次に工程（Ａ）、工程４１、工程４２、工程４３が実施される。
【００５４】
工程（Ａ）は、図６で説明した第１の工程（Ａ）と同じである。工程４２は４つの工程（Ｂ１）〜（Ｅ１）を有し、図６に示すごとく工程（Ｂ）〜（Ｅ）と実質的に同じ工程から成る工程である。工程４３は３つの工程（Ｇ１）〜（Ｉ１）を有し、図６に示すごとく工程（Ｇ）〜（Ｉ）と実質的に同じ工程から成る工程である。図８において、図６で説明した要素と実質的に同一の要素には同一の符号を付し、その説明を省略する。
【００５５】
第２の例に基づく製造方法では、工程４２に含まれる工程（Ｂ１）で、ＧａＡｓ基板２１の上に形成されたＳｉＯ２膜２５Ａの上にＳｉＮ膜２５Ｂを成膜する前の段階で、工程４１が実施される。工程４１は、電極（１１Ｂ）の形成予定箇所に第３の開口５１を有する第３のレジスト５２を形成する工程（Ｊ）と、電極の形成予定箇所でＲＩＥ（矢印５３）によりＳｉＯｘ膜２５Ａ−１を所定の膜厚（例えば５００Å）まで除去する工程（Ｋ）と、第３のレジスト５２を除去する工程（Ｌ）とを有している。
【００５６】
なお図８において、工程４３にて符号５４は電極の部分を示し、符号５５は金属配線部を示している。金属配線部５５とＧａＡｓ基板２１との間には、表面をＳｉＮ膜２５Ｂで保護されたＳｉＯｘ膜２５Ａが絶縁膜として介在する。
【００５７】
以上の実施形態で説明された構成、形状、大きさおよび配置関係については本発明が理解・実施できる程度に概略的に示したものにすぎず、また数値および各構成の組成（材質）については例示にすぎない。従って本発明は、説明された実施形態に限定されるものではなく、特許請求の範囲に示される技術的思想の範囲を逸脱しない限り様々な形態に変更することができる。
【産業上の利用可能性】
【００５８】
本発明は、ＧａＡｓ基板上に、リークパスを生じさせないで金属配線部とＧａＡｓ基板との間の絶縁性が確保されたＧａＡｓ電界効果トランジスタを製造する方法として利用される。
【図面の簡単な説明】
【００５９】
【図１】本発明に係る半導体装置（ＧａＡｓ電界効果トランジスタ）の実施形態を示す平面図である。
【図２】図１におけるＡ−Ａ線断面図である。
【図３】図１におけるＢ−Ｂ線断面図である。
【図４】従来の半導体装置（ＧａＡｓ電界効果トランジスタ）についての図２と同様な図である。
【図５】従来の半導体装置（ＧａＡｓ電界効果トランジスタ）についての図３と同様な図である。
【図６】本実施形態に係るＧａＡｓ電界効果トランジスタの製造方法について特徴的工程の第１の例を示す工程図である。
【図７】本実施形態に係るＧａＡｓ電界効果トランジスタと従来のＧａＡｓ電界効果トランジスタの各々のリーク電流特性を対比するグラフである。
【図８】本実施形態に係るＧａＡｓ電界効果トランジスタの製造方法について特徴的工程の第２の例を示す工程図である。
【符号の説明】
【００６０】
１１Ａ，１１Ｂ ソース電極
１２ ドレイン電極
１３Ａ，１３Ｂ ゲート電極
１４ 金属配線部
１５ 金属配線部
２１ ＧａＡｓ基板
２２Ａ，２２Ｂ ソース領域
２３ ドレイン領域
２４Ａ，２４Ｂ チャネル層
２５ 膜部
２５Ａ，２６ ＳｉＯｘ膜（ＳｉＯ２膜）
２５Ｂ ＳｉＮ膜
【特許請求の範囲】
【請求項１】
ＧａＡｓ基板上にＧａＡｓ電界効果トランジスタを製造する際に電極とこの電極に繋がる配線とを同じ成膜工程で形成する半導体装置の製造方法であって、
前記ＧａＡｓ基板の上にシリコン酸化膜を形成する工程と、
前記シリコン酸化膜の上にシリコン窒化膜を形成する工程と、
前記電極の形成予定箇所に第１の開口を有する第１のレジストパターンを形成する工程と、
前記第１の開口で、ドライエッチングにより、前記シリコン窒化膜を除去すると共に前記シリコン酸化膜を所定の膜厚まで除去する工程と、
前記第１のレジストパターンを除去する工程と、
前記電極の形成予定箇所と前記配線の形成予定箇所を含む領域に第２の開口を有する第２のレジストパターンを形成する工程と、
ウェットエッチングにより、露出する所定の膜厚の前記シリコン酸化膜を除去する工程と、
前記電極の形成予定箇所と前記配線の形成予定箇所に金属膜を形成する工程と、
を含んで成ることを特徴とする半導体装置の製造方法。
【請求項２】
前記ＧａＡｓ基板上に前記シリコン窒化膜を形成する前記工程の前に、
前記電極の形成予定箇所に第３の開口を有する第３のレジストパターンを形成する工程と、
前記電極の形成予定箇所でドライエッチングにより前記シリコン酸化膜を所定の膜厚まで除去する工程と、
前記第３のレジストパターンを除去する工程と、
を備えることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記金属膜の下層に、前記シリコン窒化膜とショットキー接合で接合される金属層が成膜されることを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項４】
ＧａＡｓ基板上に形成される少なくとも１つのＧａＡｓ電界効果トランジスタを含んで構成され、同じ成膜工程で形成される電極とこの電極に繋がる配線と有する半導体装置において、
前記ＧａＡｓ基板上の所定の箇所に形成されたシリコン酸化膜の表面上であって前記配線の存在箇所にシリコン窒化膜を備えることを特徴とする半導体装置。
【請求項１】
ＧａＡｓ基板上にＧａＡｓ電界効果トランジスタを製造する際に電極とこの電極に繋がる配線とを同じ成膜工程で形成する半導体装置の製造方法であって、
前記ＧａＡｓ基板の上にシリコン酸化膜を形成する工程と、
前記シリコン酸化膜の上にシリコン窒化膜を形成する工程と、
前記電極の形成予定箇所に第１の開口を有する第１のレジストパターンを形成する工程と、
前記第１の開口で、ドライエッチングにより、前記シリコン窒化膜を除去すると共に前記シリコン酸化膜を所定の膜厚まで除去する工程と、
前記第１のレジストパターンを除去する工程と、
前記電極の形成予定箇所と前記配線の形成予定箇所を含む領域に第２の開口を有する第２のレジストパターンを形成する工程と、
ウェットエッチングにより、露出する所定の膜厚の前記シリコン酸化膜を除去する工程と、
前記電極の形成予定箇所と前記配線の形成予定箇所に金属膜を形成する工程と、
を含んで成ることを特徴とする半導体装置の製造方法。
【請求項２】
前記ＧａＡｓ基板上に前記シリコン窒化膜を形成する前記工程の前に、
前記電極の形成予定箇所に第３の開口を有する第３のレジストパターンを形成する工程と、
前記電極の形成予定箇所でドライエッチングにより前記シリコン酸化膜を所定の膜厚まで除去する工程と、
前記第３のレジストパターンを除去する工程と、
を備えることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記金属膜の下層に、前記シリコン窒化膜とショットキー接合で接合される金属層が成膜されることを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項４】
ＧａＡｓ基板上に形成される少なくとも１つのＧａＡｓ電界効果トランジスタを含んで構成され、同じ成膜工程で形成される電極とこの電極に繋がる配線と有する半導体装置において、
前記ＧａＡｓ基板上の所定の箇所に形成されたシリコン酸化膜の表面上であって前記配線の存在箇所にシリコン窒化膜を備えることを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２００８−２５１８８４（Ｐ２００８−２５１８８４Ａ）
【公開日】平成２０年１０月１６日（２００８．１０．１６）
【国際特許分類】
【出願番号】特願２００７−９２０４７（Ｐ２００７−９２０４７）
【出願日】平成１９年３月３０日（２００７．３．３０）
【出願人】（０００００５３２６）本田技研工業株式会社 (23,863)
【Ｆターム（参考）】
【公開日】平成２０年１０月１６日（２００８．１０．１６）
【国際特許分類】
【出願日】平成１９年３月３０日（２００７．３．３０）
【出願人】（０００００５３２６）本田技研工業株式会社 (23,863)
【Ｆターム（参考）】
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