半導体装置およびその製造方法
【課題】基板裏面側にグラウンドプレーンと信号配線との絶縁構造を構成しなくてもすみ、かつ、寄生インダクタンスをゼロに近づけられるようにする。
【解決手段】外側導体2aと中心導体2cとの間に誘電体2bを配置し、外側導体2aを下面配線層6に直接接触させると共に、誘電体2bを中心導体2cの先端に残す。これにより、中心導体2cと外側導体2aとの間の誘電体2bを通じてノイズが流れる。よって、キャパシタ構造部2と下面配線層6との間の寄生インダクタンス成分や寄生抵抗成分をゼロに近づけられ、キャパシタ構造部2でフィルタリングされたノイズをより除去できる。また、中心導体2cが誘電体2bを貫通していないため、中心導体2cと接続するための配線層をシリコン基板1の裏面側に形成しなくても済む。このため、シリコン基板1の裏面側にはグラウンドプレーンとなる下面配線層6のみ形成すれば良く、多層配線等の複雑な工程が不要となる。
【解決手段】外側導体2aと中心導体2cとの間に誘電体2bを配置し、外側導体2aを下面配線層6に直接接触させると共に、誘電体2bを中心導体2cの先端に残す。これにより、中心導体2cと外側導体2aとの間の誘電体2bを通じてノイズが流れる。よって、キャパシタ構造部2と下面配線層6との間の寄生インダクタンス成分や寄生抵抗成分をゼロに近づけられ、キャパシタ構造部2でフィルタリングされたノイズをより除去できる。また、中心導体2cが誘電体2bを貫通していないため、中心導体2cと接続するための配線層をシリコン基板1の裏面側に形成しなくても済む。このため、シリコン基板1の裏面側にはグラウンドプレーンとなる下面配線層6のみ形成すれば良く、多層配線等の複雑な工程が不要となる。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、同軸状の貫通電極を形成し、電極間に誘電体を挟むことでキャパシタ構造を構成した半導体装置およびその製造方法に関するものである。
【背景技術】
【0002】
従来、LSI(Large Scale Integration)等の半導体基板に集積回路が形成された半導体装置への信号の入出力時に、信号にノイズが重畳することにより、信号特性の劣化や周辺回路へのノイズ放射による機器の誤作動が問題となっている。この問題に対して、同軸状の貫通電極を形成し、電極間に誘電体を挟むことで構成したキャパシタ構造やトレンチ内の電極を配置しすることで構成したトレンチキャパシタ構造によりノイズ除去を図る方法が提案されている。
【0003】
例えば、特許文献1には、同軸状に貫通電極を形成し、電極間に誘電体を挟むことでキャパシタ構造を構成した半導体装置が開示されている。この半導体装置では、シリコン基板に対して貫通孔を形成し、この貫通孔の中心から第1貫通電極、第1絶縁膜、第2貫通電極、第2絶縁膜を順に同心円状に配置してキャパシタ構造としている。シリコン基板の表面側では、第1貫通電極や第2貫通電極と他の半導体装置との電気的な接続が行われ、シリコン基板の裏面側では、第1貫通電極や第2貫通電極それぞれが下部配線層に対して電気的に接続されている。そして、下部配線層によってグラウンドプレーンと信号配線とを構成し、第1貫通電極を信号電極、第2貫通電極をGND電極として、グラウンドプレーンに対して第2貫通電極を接続しつつ、信号配線に第1貫通電極が接続されるようにし、かつ、グラウンドプレーンと信号配線との間が絶縁されるようにしている。このような構造により、半導体装置がキャパシタ構造を介して下部配線層に電気的に接続され、下部配線層を通じて外部などと電気的に接続できるようにしている。
【0004】
また、特許文献2には、トレンチキャパシタとリセス(窪み)構造で電流パスを短くし、寄生インダクタンス成分や寄生抵抗成分を低減した構造が開示されている。具体的には、基板裏面側にトレンチキャパシタを設けると共に、基板表面側におけるトレンチキャパシタと対応する部位をリセス構造とすることで、基板表面側からトレンチキャパシタまでの距離を短くし、寄生インダクタンス成分や寄生抵抗成分を低減している。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開2006−19455号公報(図13参照)
【特許文献2】特表2009−515356号公報(図5参照)
【発明の概要】
【発明が解決しようとする課題】
【0006】
しかしながら、特許文献1の半導体装置では、グラウンドプレーンと信号配線との間を確実に絶縁する必要があるが、グラウンドプレーンと信号配線とを確実に絶縁するためには、多層配線などの複雑な構造が必要になり、複雑な工程が必要となる。
【0007】
また、特許文献2の半導体装置では、シリコン基板の表面のうちトレンチキャパシタと対応する部位にトレンチ(リセス構造)を正確に形成しなければならないし、トレンチの先端とGND配線部との間にはシリコン基板が存在するため、電流パスの存在による寄生インダクタンス成分や寄生抵抗成分をゼロに近づけることはできない。
【0008】
本発明は上記点に鑑みて、基板裏面側にグラウンドプレーンと信号配線との絶縁構造を構成しなくても良く、かつ、寄生インダクタンスをゼロに近づけることができる構造の半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【0009】
上記目的を達成するため、請求項1に記載の発明では、表面および裏面を有し、表面から裏面に貫通する貫通孔(3)が形成された基板(1)と、基板(1)の貫通孔(3)内に、中心導体(2c)を中心として誘電体(2b)と外側導体(2a)とが同軸状に配置されたキャパシタ構造部(2)と、基板(1)の表面に形成され、中心導体(2c)を露出させるコンタクトホール(4a)が備えられた絶縁膜(4)と、絶縁膜(4)上に形成され、コンタクトホール(4a)を通じて中心導体(2c)と電気的に接続された上面配線層(5)と、基板(1)の裏面に形成され、外側導体(2a)のみと電気的に接続された下面配線層(6)とを有し、基板(1)の裏面側において、中心導体(2c)の先端と下面配線層(6)との間には誘電体(2b)が介在し、誘電体(2b)と下面配線層(6)とが絶縁分離された配線基板を備えていることを特徴としている。
【0010】
このように、キャパシタ構造部(2)を構成する外側導体(2a)を下面配線層(6)に直接接触させている。このため、中心導体(2c)と外側導体(2a)との間の誘電体(2b)を通じてノイズが流れるようにできる。したがって、キャパシタ構造部(2)と下面配線層(6)との間の寄生インダクタンス成分や寄生抵抗成分をゼロに近づけることが可能となって、キャパシタ構造部(2)でフィルタリングされたノイズをより確実に除去することが可能となる。
【0011】
また、中心導体(2c)については、誘電体(2b)を貫通させない構造としているため、中心導体(2c)との電気的な接続を行うための配線層を基板(1)の裏面側に形成する必要がない。このため、基板(1)の裏面側にはグラウンドプレーンとなる下面配線層(6)のみを形成すれば良く、中心導体(2c)との電気的な接続を行うための配線を備える場合のように多層配線構造などを採用する必要が無くなる。したがって、多層配線構造のような複雑な構造をなくし、複雑な構造を形成するための複雑な工程も行わなくて済むようにできる。
【0012】
例えば、請求項2に記載したように、下面配線層(6)をグラウンドプレーンとすることができる。この場合、請求項3に記載したように、グラウンドプレーンを構成する下面配線層(6)は、基板(1)の裏面全面に形成されるようにすると好ましい。このようにすれば、下面配線層(6)を基板(1)の裏面全面に形成するだけで良いため、パターニング工程等が不要で簡単な製造工程により、下面配線層(6)を形成することができる。
【0013】
請求項4に記載の発明では、基板(1)の裏面において、誘電体(2b)が下面配線層(6)と直接接触していることを特徴としている。
【0014】
このように、誘電体(2b)についても下面配線層(6)に直接接触する構造とすれば、下面配線層(6)とキャパシタ構造部(2)との間に何も存在していない構造となり、これらの間の寄生インダクタンス成分や寄生抵抗成分をほぼゼロにすることが可能となる。したがって、キャパシタ構造部2でフィルタリングされたノイズをより確実に除去することが可能となる。
【0015】
ただし、請求項5に記載したように、基板(1)の裏面において、誘電体(2b)と下面配線層(6)との間には、基板(1)の一部が残された構造とされていても良い。
【0016】
請求項6に記載の発明では、キャパシタ構造部(2)が複数個備えられており、複数個のキャパシタ構造部(2)の中心導体(2c)が上面配線層(5)の構成する同じ信号配線に接続されていることを特徴としている。このようにすれば、よりノイズ除去効果を高めることが可能となる。
【0017】
請求項7に記載の発明では、キャパシタ構造部(2)は、同心円状もしくは同心多角形状によって構成されていることを特徴としている。このように、同心円状に限らず、同心多角形状によってキャパシタ構造部(2)を構成することもできる。また、請求項8に示すように、キャパシタ構造部(2)は、トレンチ形状によって構成されていても良い。
【0018】
以上、請求項1ないし8に記載した配線基板を備えた半導体装置は、例えば以下の製造方法によって製造される。
【0019】
すなわち、請求項9に記載したように、表面および裏面を有する基板(1)を用意する工程と、基板(1)の表面から凹部(10)を形成する工程と、凹部(10)内を含め基板(1)の表面側に第1金属膜(11)を形成する工程と、凹部(10)内を含め第1金属膜(11)の表面に誘電体膜(12)を形成する工程と、凹部(10)内を含め誘電体膜(12)の表面側に第2金属膜(13)を形成する工程と、平坦化処理により、第2金属膜(13)と誘電体膜(12)および第1金属膜(11)のうち基板(1)の表面上に形成されている部分を基板(1)の表面が露出するまで除去することで、第2金属膜(13)によって中心導体(2c)を構成すると共に第1金属膜(11)によって外側導体(2a)を構成し、これら中心導体(2c)と外側導体(2a)の間に誘電体膜(12)にて構成される誘電体(2b)が配置されたキャパシタ構造を形成する工程と、基板(1)の裏面を平坦化処理により所定厚さ薄くし、第2金属膜(13)の先端に誘電体膜(12)を残しつつ、第1金属膜(11)を露出させる工程と、基板(1)の表面側において、中心導体(2c)に電気的に接続される上面配線層(5)を形成する工程と、基板(1)の裏面側において、外側導体(2a)に電気的に接続される下面配線層(6)を形成する工程とを含む製造方法により、請求項1ないし4等に記載した構造の半導体装置を製造することができる。
【0020】
この場合において、請求項10に記載したように、第1金属膜(11)を露出させる工程で、第2金属膜(13)の先端に残された誘電体膜(12)を挟んで第2金属膜(13)の先端の反対側に第1金属膜(11)を残すようにしても良い。
【0021】
また、請求項11に記載したように、表面および裏面を有する基板(1)を用意する工程と、基板(1)の表面から筒状の第1凹部(10)を形成する工程と、凹部(10)内を含め基板(1)の表面側に第1金属膜(11)を形成したのち、平坦化処理により、第1金属膜(11)のうち基板(1)の表面上に形成されている部分を基板(1)の表面が露出するまで除去することで、第1金属膜(11)によって外側導体(2a)を構成する工程と、基板(1)のうち外側導体(2a)内に残っている部分のうち該外側導体(2a)よりも浅い深さ分だけ除去し、第2凹部(20)を形成する工程と、第2凹部(10)内を含め第1金属膜(11)および基板(1)の表面に誘電体膜(12)を形成する工程と、凹部(10)内を含め誘電体膜(12)の表面側に第2金属膜(13)を形成する工程と、平坦化処理により、第2金属膜(13)と誘電体膜(12)のうち基板(1)の表面上に形成されている部分を基板(1)の表面が露出するまで除去することで、第2金属膜(13)によって中心導体(2c)を構成し、該中心導体(2c)と外側導体(2a)の間に誘電体膜(12)にて構成される誘電体(2b)が配置されたキャパシタ構造を形成する工程と、基板(1)の裏面を平坦化処理により所定厚さ薄くし、第2金属膜(13)の先端に誘電体膜(12)を残しつつ、第1金属膜(11)を露出させる工程と、基板(1)の表面側において、中心導体(2c)に電気的に接続される上面配線層(5)を形成する工程と、基板(1)の裏面側において、外側導体(2a)に電気的に接続される下面配線層(6)を形成する工程とを含む製造方法により、請求項1ないし3、5等に記載した構造の半導体装置を製造することができる。
【0022】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【図面の簡単な説明】
【0023】
【図1】本発明の第1実施形態にかかる半導体装置に備えられるキャパシタ構造部を有する配線基板を示した図であり、(a)が上面図、(b)が(a)のA−A’断面図である。
【図2】図1に示すキャパシタ構造部2を備えた配線基板の製造工程を示した断面図である。
【図3】図2に続くキャパシタ構造部2を備えた配線基板の製造工程を示した断面図である。
【図4】図3に続くキャパシタ構造部2を備えた配線基板の製造工程を示した断面図である。
【図5】本発明の第2実施形態にかかる半導体装置に備えられるキャパシタ構造部を有する配線基板を示した断面図である。
【図6】図5に示すキャパシタ構造部2を備えた配線基板の製造工程を示した断面図である。
【図7】図6に続くキャパシタ構造部2を備えた配線基板の製造工程を示した断面図である。
【図8】図7に続くキャパシタ構造部2を備えた配線基板の製造工程を示した断面図である。
【図9】本発明の第3実施形態にかかる半導体装置の断面図である。
【図10】他の実施形態で説明する配線基板の断面図である。
【図11】他の実施形態で説明する配線基板の断面図である。
【発明を実施するための形態】
【0024】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【0025】
(第1実施形態)
本発明の第1実施形態について説明する。図1は、本実施形態にかかる半導体装置に備えられるキャパシタ構造部を有する配線基板を示した図であり、(a)が上面図、(b)が(a)のA−A’断面図である。以下、この図を参照して、本実施形態にかかる半導体装置に備えられる配線基板について説明する。
【0026】
図1(a)、(b)に示すように、シリコン基板1に対してキャパシタ構造部2が形成されている。キャパシタ構造部2は、シリコン基板1の表面から裏面まで貫通する貫通孔3内に形成されている。具体的には、キャパシタ構造部2は、外側導体2aと誘電体2bおよび中心導体2cを有した構成とされている。外側導体2aは、貫通孔3の内壁面に形成されている。
【0027】
本実施形態のキャパシタ構造部2は、シリコン基板1を貫通するように形成した貫通孔3内をすべて埋め尽くすように形成されており、シリコン基板1の表面側からは外側導体2aと誘電体2bおよび中心導体2cが露出し、裏面側からは外側導体2aと誘電体2bが露出した構造となっている。つまり、外側導体2aおよび誘電体2bは、シリコン基板1の表面から裏面にかけてシリコン基板1の厚みと同じ長さ分形成されている。そして、中心導体2cはシリコン基板1の厚みよりも短い長さ分形成され、中心導体2cのうちシリコン基板1の裏面側の先端を覆うように誘電体2bが形成され、中心導体2cの先端がシリコン基板1の裏面側からは露出しない構造とされている。
【0028】
このようなキャパシタ構造部2との電気的な接続を図るべく、シリコン基板1の表面には、絶縁膜4を介して上面配線層5が形成されており、絶縁膜4に形成されたコンタクトホール4aを通じて上面配線層5が中心導体2cと電気的に接続されている。また、シリコン基板1の裏面には、下面配線層6が形成されており、外側導体2aに電気的に接続されていると共に誘電体2bと接触させられている。上面配線層5は、例えば、所望の信号が伝達される信号配線としての役割を果たし、一方向を長手方向として延設され、その先端が信号入力もしくは信号出力が成されるパッド5aとされている。下面配線層6は、グラウンドプレーンを構成し、シリコン基板1の裏面全面に形成されている。したがって、上面配線層5と電気的に接続される中心導体2cは信号電位となり、下面配線層6と電気的に接続される外側導体2aはGND電位となる。そして、中心導体2cの先端と下面配線層6との間には誘電体2bが介在し、中心導体2cは下面配線層6とは絶縁分離されている。
【0029】
このように構成されるキャパシタ構造部2を備えたシリコン基板1により、本実施形態の配線基板が構成されている。このような配線基板は、例えば、上面配線層5のうちパッド5aとは反対側の先端においてLSIの半導体チップが電気的に接続されると共に、パッド5aを通じて外部と電気的に接続される。これにより、配線基板を備えた半導体装置が構成される。
【0030】
このような半導体装置では、信号配線となる上面配線層5を通じて信号入力もしくは信号出力が成される場合において、上面配線層5とグラウンドプレーンを構成する下面配線層6との間にキャパシタ構造部2が備えられた構造となる。このため、信号配線にノイズが重畳された場合に、このノイズがキャパシタ構造部2を通じて下面配線層6に流されるようにできる。これにより、ノイズを除去することが可能となる。
【0031】
そして、このような構造の半導体装置では、キャパシタ構造部2を構成する外側導体2aおよび誘電体2bが下面配線層6に直接接触させられた構造とされている。このため、下面配線層6とキャパシタ構造部2との間に何も存在していない構造となり、これらの間の寄生インダクタンス成分や寄生抵抗成分をゼロに近づけることが可能となって、キャパシタ構造部2でフィルタリングされたノイズをより確実に除去することが可能となる。
【0032】
また、中心導体2cについては、誘電体2bを貫通させない構造としているため、中心導体2cとの電気的な接続を行うための配線層をシリコン基板1の裏面側に形成する必要がない。このため、シリコン基板1の裏面側にはグラウンドプレーンとなる下面配線層6のみを形成すれば良く、中心導体2cとの電気的な接続を行うための配線を備える場合のように多層配線構造などを採用する必要が無くなる。したがって、多層配線構造のような複雑な構造をなくし、複雑な構造を形成するための複雑な工程も行わなくて済むようにできる。
【0033】
続いて、上記のような半導体装置に備えられるキャパシタ構造部2を備えた配線基板の製造方法について説明する。図2〜図4は、図1に示すキャパシタ構造部2を備えた配線基板の製造工程を示した断面図である。以下、これらの図を参照して、配線基板の製造方法について説明する。
【0034】
〔図2(a)に示す工程〕
まず、シリコン基板1を用意する。このときのシリコン基板1は、図1の状態のときよりも厚くなっている。そして、図示しないが、シリコン基板1の表面側にエッチングマスクを配置し、フォトリソグラフィによってエッチングマスクのうちのキャパシタ構造部2と対応する位置を開口させる。その後、エッチングマスクを用いたエッチングにより、シリコン基板1のうちキャパシタ構造部2と対応する位置に円柱状の凹部10を形成する。このときの凹部10は、後に貫通孔3となる部分であるが、このときには貫通孔3よりも若干深くされる。ただし、凹部10が、シリコン基板1を貫通しない程度の深さとされ、凹部10の底面にシリコン基板1が残る状態としている。そして、エッチングマスクを除去する。
【0035】
〔図2(b)に示す工程〕
シリコン基板1の表面側に外側導体2aを形成するための第1金属膜11を成膜する。これにより、凹部10の内壁面にも第1金属膜11が成膜される。
【0036】
〔図2(c)に示す工程〕
シリコン基板1の表面側において、第1金属膜11の表面に誘電体2bを形成するための誘電体膜12を成膜する。これにより、凹部10内における第1金属膜11の表面にも誘電体膜12が成膜される。
【0037】
〔図3(a)に示す工程〕
シリコン基板1の表面側において、誘電体膜12の表面に中心導体2cを形成するための第2金属膜13を成膜する。これにより、凹部10内における誘電体膜12の表面にも第2金属膜13が成膜される。
【0038】
〔図3(b)に示す工程〕
CMP(Chemical Mechanical Polishing)などの平坦化処理により、シリコン基板1の表面上において、第2金属膜13や誘電体膜12および第1金属膜11を除去する。これにより、シリコン基板1の表面が露出させられると共に、凹部10内において外側導体2aと誘電体2bおよび中心導体2cが同心円状に配置されたキャパシタ構造部2が構成され、この構造がシリコン基板1の表面側から露出させられた状態となる。
【0039】
〔図3(c)に示す工程〕
CMPなどの平坦化処理により、今度はシリコン基板1の裏面側からシリコン基板1を全体的に所定厚さ薄くし、シリコン基板1の裏面から外側導体2aおよび誘電体2bを露出させる。これにより、凹部10の底面を構成していたシリコン基板1の一部が除去され、貫通孔3となる。
【0040】
〔図4(a)に示す工程〕
キャパシタ構造部2を含めたシリコン基板1の表面に絶縁膜4を形成する。そして、図示しないが、絶縁膜4の表面側にエッチングマスクを配置し、フォトリソグラフィによってエッチングマスクのうちのコンタクトホール4aと対応する位置を開口させる。その後、エッチングマスクを用いたエッチングにより、絶縁膜4にコンタクトホール4aを形成する。そして、エッチングマスクを除去する。
【0041】
〔図4(b)に示す工程〕
絶縁膜4の表面に配線材料となる金属をCVD、蒸着、スパッタなどによって成膜することで上面配線層5を形成したのち、図示しないが、上面配線層5の表面側にエッチングマスクを配置し、フォトリソグラフィによってエッチングマスクのうちの不要部分と対応する位置を開口させる。その後、エッチングマスクを用いたエッチングにより、上面配線層5を所望形状にパターニングする。そして、エッチングマスクを除去する。
【0042】
〔図4(b)に示す工程〕
シリコン基板1の裏面側に配線材料となる金属をCVD、蒸着、スパッタなどによって成膜することにより下面配線層6を形成する。このとき、下面配線層6をシリコン基板1の裏面全面に形成するだけで良いため、パターニング工程等が不要で簡単な製造工程とすることができる。
【0043】
これにより、図1に示した半導体装置に備えられるキャパシタ構造部2を備えた配線基板が完成する。この後は、図示しないが上面配線層5の一端においてLSIの半導体チップを電気的に接続したり、パッド5aを通じて外部と電気的に接続することで、半導体装置が完成される。
【0044】
以上説明した本実施形態の半導体装置によれば、キャパシタ構造部2を構成する外側導体2aを下面配線層6に直接接触させている。このため、外側導体2aが下面配線層6と直接接続された構造とされていることから、中心導体2cと外側導体2aとの間の誘電体2bを通じてノイズが流れるようにできる。したがって、キャパシタ構造部2と下面配線層6との間の寄生インダクタンス成分や寄生抵抗成分をゼロに近づけることが可能となって、キャパシタ構造部2でフィルタリングされたノイズをより確実に除去することが可能となる。特に、本実施形態では、誘電体2bについても下面配線層6に直接接触する構造としているため、下面配線層6とキャパシタ構造部2との間に何も存在していない構造となり、これらの間の寄生インダクタンス成分や寄生抵抗成分をほぼゼロにすることが可能となる。したがって、キャパシタ構造部2でフィルタリングされたノイズをより確実に除去することが可能となる。
【0045】
また、中心導体2cについては、誘電体2bを貫通させない構造としているため、中心導体2cとの電気的な接続を行うための配線層をシリコン基板1の裏面側に形成する必要がない。このため、シリコン基板1の裏面側にはグラウンドプレーンとなる下面配線層6のみを形成すれば良く、中心導体2cとの電気的な接続を行うための配線を備える場合のように多層配線構造などを採用する必要が無くなる。したがって、多層配線構造のような複雑な構造をなくし、複雑な構造を形成するための複雑な工程も行わなくて済むようにできる。
【0046】
さらに、シリコン基板1を薄くする工程は必要になるものの、シリコン基板1の裏面全面を均等に除去すれば良いため、特許文献2のようなトレンチキャパシタと対応する箇所においてシリコン基板にトレンチ(リセス構造)を正確に形成する必要もない。
【0047】
(第2実施形態)
本発明の第2実施形態について説明する。本実施形態の半導体装置は、第1実施形態に対してキャパシタ構造部2の構成を変更したものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
【0048】
図5は、本実施形態にかかる半導体装置に備えられるキャパシタ構造部を有する配線基板を示した断面図である。この図に示すように、誘電体2bがシリコン基板1の裏面に備えられた下面配線層6と接触しておらず、誘電体2bと下面配線層6の間にシリコン基板1の一部が残った状態となっている。
【0049】
このように、誘電体2b下面配線層6の間にシリコン基板1の一部が残った状態となっていても、外側導体2aが下面配線層6と直接接続された構造とされていることから、中心導体2cと外側導体2aとの間の誘電体2bを通じてノイズが流れるようにできる。このため、ノイズが誘電体2bと下面配線層6の間に残されたシリコン基板1の一部を経路として流れることはほとんどなく、シリコン基板1の一部が残っていても、ほぼ寄生インダクタ成分および寄生抵抗成分をゼロに近づけることができる。
【0050】
このように、誘電体2b下面配線層6の間にシリコン基板1の一部が残った状態となっていても、ほぼ第1実施形態と同様の効果を得ることができる。
【0051】
続いて、上記のような半導体装置に備えられるキャパシタ構造部2を備えた配線基板の製造方法について説明する。図6〜図8は、図5に示すキャパシタ構造部2を備えた配線基板の製造工程を示した断面図である。以下、これらの図を参照して、配線基板の製造方法について説明する。
【0052】
〔図6(a)に示す工程〕
まず、シリコン基板1を用意する。このときのシリコン基板1は、図1の状態のときよりも厚くなっている。そして、図示しないが、シリコン基板1の表面側にエッチングマスクを配置し、フォトリソグラフィによってエッチングマスクのうちの外側導体2aと対応する位置を開口させる。このとき開口させる部分は外側導体2aと同等幅の円形の筒形状とし、それより内側にはエッチングマスクが残るようにしている。その後、エッチングマスクを用いたエッチングにより、シリコン基板1のうち外側導体2aと対応する位置に円筒状の凹部10を形成する。このときの凹部10は、後に貫通孔3となる部分であるが、このときには貫通孔3よりも若干深くされる。ただし、凹部10が、シリコン基板1を貫通しない程度の深さとされ、凹部10の底面にシリコン基板1が残る状態としている。そして、エッチングマスクを除去する。
【0053】
〔図6(b)に示す工程〕
シリコン基板1の表面側に外側導体2aを形成するための第1金属膜11を成膜する。これにより、凹部10の内壁面にも第1金属膜11が成膜される。
【0054】
〔図6(c)に示す工程〕
CMPなどの平坦化処理により、シリコン基板1の表面上において、第1金属膜11を除去する。これにより、シリコン基板1の表面が露出させられると共に、凹部10内において外側導体2aが残される。
【0055】
〔図7(a)に示す工程〕
図示しないが、シリコン基板1の表面側にエッチングマスクを配置し、フォトリソグラフィによってエッチングマスクのうちの誘電体2bおよび中心導体2cと対応する位置を開口させる。その後、エッチングマスクを用いたエッチングにより、シリコン基板1のうち外側導体2a内の残っている部分を外側導体2aよりも浅い深さ分だけ除去し、誘電体2bおよび中心導体2cと対応する位置に円筒状の凹部20を形成する。これにより、外側導体2aよりも浅い凹部20が形成される。そして、エッチングマスクを除去する。
【0056】
〔図7(b)に示す工程〕
シリコン基板1の表面側において、第1金属膜11の表面に誘電体2bを形成するための誘電体膜12を成膜する。これにより、凹部20内における外側導体2aの表面にも誘電体膜12が成膜される。
【0057】
〔図7(c)に示す工程〕
シリコン基板1の表面側において、誘電体膜12の表面に中心導体2cを形成するための第2金属膜13を成膜する。これにより、凹部20内における誘電体膜12の表面にも第2金属膜13が成膜される。
【0058】
〔図8(a)に示す工程〕
CMPなどの平坦化処理により、シリコン基板1の表面上において、第2金属膜13や誘電体膜12を除去する。これにより、シリコン基板1の表面が露出させられると共に、凹部20内において誘電体2bおよび中心導体2cが残される。これにより、外側導体2aや誘電体2bおよび中心導体2cが同心円状に配置されたキャパシタ構造部2が構成され、この構造がシリコン基板1の表面側から露出させられた状態となる。
【0059】
〔図8(b)に示す工程〕
CMPなどの平坦化処理により、今度はシリコン基板1の裏面側からシリコン基板1を薄くし、シリコン基板1の裏面から外側導体2aおよび誘電体2bを露出させる。これにより、凹部10の底面を構成していたシリコン基板1の一部が除去され、貫通孔3となる。
【0060】
〔図8(c)に示す工程〕
第1実施形態で説明した図4(a)〜(c)の工程と同様に、キャパシタ構造部2を含めたシリコン基板1の表面に絶縁膜4を形成したのちパターニングしてコンタクトホール4aを形成し、さらにその上に上面配線層5を成膜したのちこれをパターニングする。そして、シリコン基板1の裏面側に下面配線層6を成膜する。
【0061】
これにより、図4に示した半導体装置に備えられるキャパシタ構造部2を備えた配線基板が完成する。この後は、図示しないが上面配線層5の一端においてLSIの半導体チップを電気的に接続したり、パッド5aを通じて外部と電気的に接続することで、半導体装置が完成される。
【0062】
以上説明したように、誘電体2b下面配線層6の間にシリコン基板1の一部が残った状態となっていても、外側導体2aが下面配線層6と直接接続された構造とされていることから、中心導体2cと外側導体2aとの間の誘電体2bを通じてノイズが流れるようにできる。このため、ノイズが誘電体2bと下面配線層6の間に残されたシリコン基板1の一部を経路として流れることはほとんどなく、シリコン基板1の一部が残っていても、ほぼ寄生インダクタ成分および寄生抵抗成分をゼロに近づけることができる。これにより、ほぼ第1実施形態と同様の効果を得ることができる。
【0063】
(第3実施形態)
本発明の第3実施形態について説明する。本実施形態では、第1、第2実施形態で示した配線基板を備えた半導体装置の一例について説明する。
【0064】
図9は、本実施形態にかかる半導体装置の断面図である。ここでは、第1実施形態で説明した配線基板を備えた半導体装置を例に挙げるが、第2実施形態で説明した配線基板についても同様の構造の半導体装置とすることができる。
【0065】
図9に示すように、シリコン基板1に対してキャパシタ構造部2を形成した配線基板がリードフレーム30上に搭載されている。シリコン基板1の裏面側の下面配線層6は、リードフレーム30におけるGND部31に接合され、GND部31を通じて外部のGNDとの電気的な接続が図れるようにされている。また、シリコン基板1の表面側の上面配線層5は、はんだバンプ32を介してLSIチップ(半導体チップ)33の所望箇所と電気的に接続され、半導体チップ33よりも外側に露出している部位において、ボンディングワイヤ34を介してリードフレーム30における外部端子35と電気的に接続されている。このような接続形態とされた各部が、図示しないモールド樹脂によってモールド化され、外部端子35の一部などがモールド樹脂から露出させられることで、半導体装置が構成されている。
【0066】
このように構成される半導体装置は、外部端子35に対して外部信号配線や外部電源およびGNDが電気的に接続されることで、ボンディングワイヤ34や上面配線層5およびはんだバンプ32を通じてLSIチップ33の所望箇所が外部信号配線や外部電源およびGNDにそれぞれ電気的に接続される。したがって、上面配線層5および外部信号配線を通じる経路で信号入力もしくは信号出力が行われるにあたって、キャパシタ構造部2が接続されていることから、その経路にノイズが乗ったときにそのノイズを確実にGND部31に逃がすことができ、効率的にノイズを除去することが可能となる。
【0067】
(他の実施形態)
上記各実施形態では、基板としてシリコン基板1を用いる場合について説明したが、シリコン基板1以外の基板、例えばガラス基板や金属基板などを用いることができる。なお、シリコン基板1の不純物濃度が高い場合や金属基板を用いる場合において、外側導体2aと基板とを絶縁したい場合には、外側導体2aと基板との間に絶縁膜を配置すれば良い。
【0068】
また、上記第1実施形態では、シリコン基板1の裏面において、外側導体2aを誘電体2bが露出するまで除去するようにしたが、例えば図10に示すように、外側導体2aが誘電体2bの先端、つまり誘電体2bを挟んで中心導体2cの先端と反対側に残る構造とされていても良い。この場合でも、外側導体2aが下面配線層6に直接電気的に接続される構造とされることで、第1実施形態と同様の効果を得ることができる。したがって、上述した図3(c)での平坦化の際に、少なくとも外側導体2aが露出し、かつ、中心導体2cの底部において誘電体2bが残るようにすれば、上記第1実施形態と同様の効果が得られる。
【0069】
また、上記第1〜第3実施形態では、各信号配線に対して1つずつのキャパシタ構造部2が接続される形態について説明した。しかしながら、キャパシタ構造部2を複数個同じ信号配線に接続することもできる。図11は、その一例を示した配線基板の断面図である。この図に示されるように、キャパシタ構造部2をアレイ状に複数個備え、上面配線層5によって構成される同じ信号配線に対して複数個のキャパシタ構造部2を接続するようにしている。このようにすれば、よりノイズ除去効果を高めることが可能となる。
【0070】
さらに、上記第1〜第3実施形態では、同軸状に外側導体2aと誘電体2bおよび中心導体2cが備えられたキャパシタ構造部2として、各部が同心円状に配置される構造について説明した。しかしながら、キャパシタ構造部2の構成の一例を示したにすぎず、同軸状の他の構造、例えば四角形などの同心多角形状やトレンチ形状によってキャパシタ構造部2が構成されていても構わない。
【符号の説明】
【0071】
1 シリコン基板
2 キャパシタ構造部
2a 外側導体
2b 誘電体
2c 中心導体
3 貫通孔
4 絶縁膜
4a コンタクトホール
5 上面配線層
5a パッド
6 下面配線層
10 凹部
11 金属膜
12 誘電体膜
13 金属膜
20 凹部
30 リードフレーム
31 GND部
32 バンプ
33 半導体チップ
34 ボンディングワイヤ
35 外部端子
【技術分野】
【0001】
本発明は、同軸状の貫通電極を形成し、電極間に誘電体を挟むことでキャパシタ構造を構成した半導体装置およびその製造方法に関するものである。
【背景技術】
【0002】
従来、LSI(Large Scale Integration)等の半導体基板に集積回路が形成された半導体装置への信号の入出力時に、信号にノイズが重畳することにより、信号特性の劣化や周辺回路へのノイズ放射による機器の誤作動が問題となっている。この問題に対して、同軸状の貫通電極を形成し、電極間に誘電体を挟むことで構成したキャパシタ構造やトレンチ内の電極を配置しすることで構成したトレンチキャパシタ構造によりノイズ除去を図る方法が提案されている。
【0003】
例えば、特許文献1には、同軸状に貫通電極を形成し、電極間に誘電体を挟むことでキャパシタ構造を構成した半導体装置が開示されている。この半導体装置では、シリコン基板に対して貫通孔を形成し、この貫通孔の中心から第1貫通電極、第1絶縁膜、第2貫通電極、第2絶縁膜を順に同心円状に配置してキャパシタ構造としている。シリコン基板の表面側では、第1貫通電極や第2貫通電極と他の半導体装置との電気的な接続が行われ、シリコン基板の裏面側では、第1貫通電極や第2貫通電極それぞれが下部配線層に対して電気的に接続されている。そして、下部配線層によってグラウンドプレーンと信号配線とを構成し、第1貫通電極を信号電極、第2貫通電極をGND電極として、グラウンドプレーンに対して第2貫通電極を接続しつつ、信号配線に第1貫通電極が接続されるようにし、かつ、グラウンドプレーンと信号配線との間が絶縁されるようにしている。このような構造により、半導体装置がキャパシタ構造を介して下部配線層に電気的に接続され、下部配線層を通じて外部などと電気的に接続できるようにしている。
【0004】
また、特許文献2には、トレンチキャパシタとリセス(窪み)構造で電流パスを短くし、寄生インダクタンス成分や寄生抵抗成分を低減した構造が開示されている。具体的には、基板裏面側にトレンチキャパシタを設けると共に、基板表面側におけるトレンチキャパシタと対応する部位をリセス構造とすることで、基板表面側からトレンチキャパシタまでの距離を短くし、寄生インダクタンス成分や寄生抵抗成分を低減している。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開2006−19455号公報(図13参照)
【特許文献2】特表2009−515356号公報(図5参照)
【発明の概要】
【発明が解決しようとする課題】
【0006】
しかしながら、特許文献1の半導体装置では、グラウンドプレーンと信号配線との間を確実に絶縁する必要があるが、グラウンドプレーンと信号配線とを確実に絶縁するためには、多層配線などの複雑な構造が必要になり、複雑な工程が必要となる。
【0007】
また、特許文献2の半導体装置では、シリコン基板の表面のうちトレンチキャパシタと対応する部位にトレンチ(リセス構造)を正確に形成しなければならないし、トレンチの先端とGND配線部との間にはシリコン基板が存在するため、電流パスの存在による寄生インダクタンス成分や寄生抵抗成分をゼロに近づけることはできない。
【0008】
本発明は上記点に鑑みて、基板裏面側にグラウンドプレーンと信号配線との絶縁構造を構成しなくても良く、かつ、寄生インダクタンスをゼロに近づけることができる構造の半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【0009】
上記目的を達成するため、請求項1に記載の発明では、表面および裏面を有し、表面から裏面に貫通する貫通孔(3)が形成された基板(1)と、基板(1)の貫通孔(3)内に、中心導体(2c)を中心として誘電体(2b)と外側導体(2a)とが同軸状に配置されたキャパシタ構造部(2)と、基板(1)の表面に形成され、中心導体(2c)を露出させるコンタクトホール(4a)が備えられた絶縁膜(4)と、絶縁膜(4)上に形成され、コンタクトホール(4a)を通じて中心導体(2c)と電気的に接続された上面配線層(5)と、基板(1)の裏面に形成され、外側導体(2a)のみと電気的に接続された下面配線層(6)とを有し、基板(1)の裏面側において、中心導体(2c)の先端と下面配線層(6)との間には誘電体(2b)が介在し、誘電体(2b)と下面配線層(6)とが絶縁分離された配線基板を備えていることを特徴としている。
【0010】
このように、キャパシタ構造部(2)を構成する外側導体(2a)を下面配線層(6)に直接接触させている。このため、中心導体(2c)と外側導体(2a)との間の誘電体(2b)を通じてノイズが流れるようにできる。したがって、キャパシタ構造部(2)と下面配線層(6)との間の寄生インダクタンス成分や寄生抵抗成分をゼロに近づけることが可能となって、キャパシタ構造部(2)でフィルタリングされたノイズをより確実に除去することが可能となる。
【0011】
また、中心導体(2c)については、誘電体(2b)を貫通させない構造としているため、中心導体(2c)との電気的な接続を行うための配線層を基板(1)の裏面側に形成する必要がない。このため、基板(1)の裏面側にはグラウンドプレーンとなる下面配線層(6)のみを形成すれば良く、中心導体(2c)との電気的な接続を行うための配線を備える場合のように多層配線構造などを採用する必要が無くなる。したがって、多層配線構造のような複雑な構造をなくし、複雑な構造を形成するための複雑な工程も行わなくて済むようにできる。
【0012】
例えば、請求項2に記載したように、下面配線層(6)をグラウンドプレーンとすることができる。この場合、請求項3に記載したように、グラウンドプレーンを構成する下面配線層(6)は、基板(1)の裏面全面に形成されるようにすると好ましい。このようにすれば、下面配線層(6)を基板(1)の裏面全面に形成するだけで良いため、パターニング工程等が不要で簡単な製造工程により、下面配線層(6)を形成することができる。
【0013】
請求項4に記載の発明では、基板(1)の裏面において、誘電体(2b)が下面配線層(6)と直接接触していることを特徴としている。
【0014】
このように、誘電体(2b)についても下面配線層(6)に直接接触する構造とすれば、下面配線層(6)とキャパシタ構造部(2)との間に何も存在していない構造となり、これらの間の寄生インダクタンス成分や寄生抵抗成分をほぼゼロにすることが可能となる。したがって、キャパシタ構造部2でフィルタリングされたノイズをより確実に除去することが可能となる。
【0015】
ただし、請求項5に記載したように、基板(1)の裏面において、誘電体(2b)と下面配線層(6)との間には、基板(1)の一部が残された構造とされていても良い。
【0016】
請求項6に記載の発明では、キャパシタ構造部(2)が複数個備えられており、複数個のキャパシタ構造部(2)の中心導体(2c)が上面配線層(5)の構成する同じ信号配線に接続されていることを特徴としている。このようにすれば、よりノイズ除去効果を高めることが可能となる。
【0017】
請求項7に記載の発明では、キャパシタ構造部(2)は、同心円状もしくは同心多角形状によって構成されていることを特徴としている。このように、同心円状に限らず、同心多角形状によってキャパシタ構造部(2)を構成することもできる。また、請求項8に示すように、キャパシタ構造部(2)は、トレンチ形状によって構成されていても良い。
【0018】
以上、請求項1ないし8に記載した配線基板を備えた半導体装置は、例えば以下の製造方法によって製造される。
【0019】
すなわち、請求項9に記載したように、表面および裏面を有する基板(1)を用意する工程と、基板(1)の表面から凹部(10)を形成する工程と、凹部(10)内を含め基板(1)の表面側に第1金属膜(11)を形成する工程と、凹部(10)内を含め第1金属膜(11)の表面に誘電体膜(12)を形成する工程と、凹部(10)内を含め誘電体膜(12)の表面側に第2金属膜(13)を形成する工程と、平坦化処理により、第2金属膜(13)と誘電体膜(12)および第1金属膜(11)のうち基板(1)の表面上に形成されている部分を基板(1)の表面が露出するまで除去することで、第2金属膜(13)によって中心導体(2c)を構成すると共に第1金属膜(11)によって外側導体(2a)を構成し、これら中心導体(2c)と外側導体(2a)の間に誘電体膜(12)にて構成される誘電体(2b)が配置されたキャパシタ構造を形成する工程と、基板(1)の裏面を平坦化処理により所定厚さ薄くし、第2金属膜(13)の先端に誘電体膜(12)を残しつつ、第1金属膜(11)を露出させる工程と、基板(1)の表面側において、中心導体(2c)に電気的に接続される上面配線層(5)を形成する工程と、基板(1)の裏面側において、外側導体(2a)に電気的に接続される下面配線層(6)を形成する工程とを含む製造方法により、請求項1ないし4等に記載した構造の半導体装置を製造することができる。
【0020】
この場合において、請求項10に記載したように、第1金属膜(11)を露出させる工程で、第2金属膜(13)の先端に残された誘電体膜(12)を挟んで第2金属膜(13)の先端の反対側に第1金属膜(11)を残すようにしても良い。
【0021】
また、請求項11に記載したように、表面および裏面を有する基板(1)を用意する工程と、基板(1)の表面から筒状の第1凹部(10)を形成する工程と、凹部(10)内を含め基板(1)の表面側に第1金属膜(11)を形成したのち、平坦化処理により、第1金属膜(11)のうち基板(1)の表面上に形成されている部分を基板(1)の表面が露出するまで除去することで、第1金属膜(11)によって外側導体(2a)を構成する工程と、基板(1)のうち外側導体(2a)内に残っている部分のうち該外側導体(2a)よりも浅い深さ分だけ除去し、第2凹部(20)を形成する工程と、第2凹部(10)内を含め第1金属膜(11)および基板(1)の表面に誘電体膜(12)を形成する工程と、凹部(10)内を含め誘電体膜(12)の表面側に第2金属膜(13)を形成する工程と、平坦化処理により、第2金属膜(13)と誘電体膜(12)のうち基板(1)の表面上に形成されている部分を基板(1)の表面が露出するまで除去することで、第2金属膜(13)によって中心導体(2c)を構成し、該中心導体(2c)と外側導体(2a)の間に誘電体膜(12)にて構成される誘電体(2b)が配置されたキャパシタ構造を形成する工程と、基板(1)の裏面を平坦化処理により所定厚さ薄くし、第2金属膜(13)の先端に誘電体膜(12)を残しつつ、第1金属膜(11)を露出させる工程と、基板(1)の表面側において、中心導体(2c)に電気的に接続される上面配線層(5)を形成する工程と、基板(1)の裏面側において、外側導体(2a)に電気的に接続される下面配線層(6)を形成する工程とを含む製造方法により、請求項1ないし3、5等に記載した構造の半導体装置を製造することができる。
【0022】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【図面の簡単な説明】
【0023】
【図1】本発明の第1実施形態にかかる半導体装置に備えられるキャパシタ構造部を有する配線基板を示した図であり、(a)が上面図、(b)が(a)のA−A’断面図である。
【図2】図1に示すキャパシタ構造部2を備えた配線基板の製造工程を示した断面図である。
【図3】図2に続くキャパシタ構造部2を備えた配線基板の製造工程を示した断面図である。
【図4】図3に続くキャパシタ構造部2を備えた配線基板の製造工程を示した断面図である。
【図5】本発明の第2実施形態にかかる半導体装置に備えられるキャパシタ構造部を有する配線基板を示した断面図である。
【図6】図5に示すキャパシタ構造部2を備えた配線基板の製造工程を示した断面図である。
【図7】図6に続くキャパシタ構造部2を備えた配線基板の製造工程を示した断面図である。
【図8】図7に続くキャパシタ構造部2を備えた配線基板の製造工程を示した断面図である。
【図9】本発明の第3実施形態にかかる半導体装置の断面図である。
【図10】他の実施形態で説明する配線基板の断面図である。
【図11】他の実施形態で説明する配線基板の断面図である。
【発明を実施するための形態】
【0024】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【0025】
(第1実施形態)
本発明の第1実施形態について説明する。図1は、本実施形態にかかる半導体装置に備えられるキャパシタ構造部を有する配線基板を示した図であり、(a)が上面図、(b)が(a)のA−A’断面図である。以下、この図を参照して、本実施形態にかかる半導体装置に備えられる配線基板について説明する。
【0026】
図1(a)、(b)に示すように、シリコン基板1に対してキャパシタ構造部2が形成されている。キャパシタ構造部2は、シリコン基板1の表面から裏面まで貫通する貫通孔3内に形成されている。具体的には、キャパシタ構造部2は、外側導体2aと誘電体2bおよび中心導体2cを有した構成とされている。外側導体2aは、貫通孔3の内壁面に形成されている。
【0027】
本実施形態のキャパシタ構造部2は、シリコン基板1を貫通するように形成した貫通孔3内をすべて埋め尽くすように形成されており、シリコン基板1の表面側からは外側導体2aと誘電体2bおよび中心導体2cが露出し、裏面側からは外側導体2aと誘電体2bが露出した構造となっている。つまり、外側導体2aおよび誘電体2bは、シリコン基板1の表面から裏面にかけてシリコン基板1の厚みと同じ長さ分形成されている。そして、中心導体2cはシリコン基板1の厚みよりも短い長さ分形成され、中心導体2cのうちシリコン基板1の裏面側の先端を覆うように誘電体2bが形成され、中心導体2cの先端がシリコン基板1の裏面側からは露出しない構造とされている。
【0028】
このようなキャパシタ構造部2との電気的な接続を図るべく、シリコン基板1の表面には、絶縁膜4を介して上面配線層5が形成されており、絶縁膜4に形成されたコンタクトホール4aを通じて上面配線層5が中心導体2cと電気的に接続されている。また、シリコン基板1の裏面には、下面配線層6が形成されており、外側導体2aに電気的に接続されていると共に誘電体2bと接触させられている。上面配線層5は、例えば、所望の信号が伝達される信号配線としての役割を果たし、一方向を長手方向として延設され、その先端が信号入力もしくは信号出力が成されるパッド5aとされている。下面配線層6は、グラウンドプレーンを構成し、シリコン基板1の裏面全面に形成されている。したがって、上面配線層5と電気的に接続される中心導体2cは信号電位となり、下面配線層6と電気的に接続される外側導体2aはGND電位となる。そして、中心導体2cの先端と下面配線層6との間には誘電体2bが介在し、中心導体2cは下面配線層6とは絶縁分離されている。
【0029】
このように構成されるキャパシタ構造部2を備えたシリコン基板1により、本実施形態の配線基板が構成されている。このような配線基板は、例えば、上面配線層5のうちパッド5aとは反対側の先端においてLSIの半導体チップが電気的に接続されると共に、パッド5aを通じて外部と電気的に接続される。これにより、配線基板を備えた半導体装置が構成される。
【0030】
このような半導体装置では、信号配線となる上面配線層5を通じて信号入力もしくは信号出力が成される場合において、上面配線層5とグラウンドプレーンを構成する下面配線層6との間にキャパシタ構造部2が備えられた構造となる。このため、信号配線にノイズが重畳された場合に、このノイズがキャパシタ構造部2を通じて下面配線層6に流されるようにできる。これにより、ノイズを除去することが可能となる。
【0031】
そして、このような構造の半導体装置では、キャパシタ構造部2を構成する外側導体2aおよび誘電体2bが下面配線層6に直接接触させられた構造とされている。このため、下面配線層6とキャパシタ構造部2との間に何も存在していない構造となり、これらの間の寄生インダクタンス成分や寄生抵抗成分をゼロに近づけることが可能となって、キャパシタ構造部2でフィルタリングされたノイズをより確実に除去することが可能となる。
【0032】
また、中心導体2cについては、誘電体2bを貫通させない構造としているため、中心導体2cとの電気的な接続を行うための配線層をシリコン基板1の裏面側に形成する必要がない。このため、シリコン基板1の裏面側にはグラウンドプレーンとなる下面配線層6のみを形成すれば良く、中心導体2cとの電気的な接続を行うための配線を備える場合のように多層配線構造などを採用する必要が無くなる。したがって、多層配線構造のような複雑な構造をなくし、複雑な構造を形成するための複雑な工程も行わなくて済むようにできる。
【0033】
続いて、上記のような半導体装置に備えられるキャパシタ構造部2を備えた配線基板の製造方法について説明する。図2〜図4は、図1に示すキャパシタ構造部2を備えた配線基板の製造工程を示した断面図である。以下、これらの図を参照して、配線基板の製造方法について説明する。
【0034】
〔図2(a)に示す工程〕
まず、シリコン基板1を用意する。このときのシリコン基板1は、図1の状態のときよりも厚くなっている。そして、図示しないが、シリコン基板1の表面側にエッチングマスクを配置し、フォトリソグラフィによってエッチングマスクのうちのキャパシタ構造部2と対応する位置を開口させる。その後、エッチングマスクを用いたエッチングにより、シリコン基板1のうちキャパシタ構造部2と対応する位置に円柱状の凹部10を形成する。このときの凹部10は、後に貫通孔3となる部分であるが、このときには貫通孔3よりも若干深くされる。ただし、凹部10が、シリコン基板1を貫通しない程度の深さとされ、凹部10の底面にシリコン基板1が残る状態としている。そして、エッチングマスクを除去する。
【0035】
〔図2(b)に示す工程〕
シリコン基板1の表面側に外側導体2aを形成するための第1金属膜11を成膜する。これにより、凹部10の内壁面にも第1金属膜11が成膜される。
【0036】
〔図2(c)に示す工程〕
シリコン基板1の表面側において、第1金属膜11の表面に誘電体2bを形成するための誘電体膜12を成膜する。これにより、凹部10内における第1金属膜11の表面にも誘電体膜12が成膜される。
【0037】
〔図3(a)に示す工程〕
シリコン基板1の表面側において、誘電体膜12の表面に中心導体2cを形成するための第2金属膜13を成膜する。これにより、凹部10内における誘電体膜12の表面にも第2金属膜13が成膜される。
【0038】
〔図3(b)に示す工程〕
CMP(Chemical Mechanical Polishing)などの平坦化処理により、シリコン基板1の表面上において、第2金属膜13や誘電体膜12および第1金属膜11を除去する。これにより、シリコン基板1の表面が露出させられると共に、凹部10内において外側導体2aと誘電体2bおよび中心導体2cが同心円状に配置されたキャパシタ構造部2が構成され、この構造がシリコン基板1の表面側から露出させられた状態となる。
【0039】
〔図3(c)に示す工程〕
CMPなどの平坦化処理により、今度はシリコン基板1の裏面側からシリコン基板1を全体的に所定厚さ薄くし、シリコン基板1の裏面から外側導体2aおよび誘電体2bを露出させる。これにより、凹部10の底面を構成していたシリコン基板1の一部が除去され、貫通孔3となる。
【0040】
〔図4(a)に示す工程〕
キャパシタ構造部2を含めたシリコン基板1の表面に絶縁膜4を形成する。そして、図示しないが、絶縁膜4の表面側にエッチングマスクを配置し、フォトリソグラフィによってエッチングマスクのうちのコンタクトホール4aと対応する位置を開口させる。その後、エッチングマスクを用いたエッチングにより、絶縁膜4にコンタクトホール4aを形成する。そして、エッチングマスクを除去する。
【0041】
〔図4(b)に示す工程〕
絶縁膜4の表面に配線材料となる金属をCVD、蒸着、スパッタなどによって成膜することで上面配線層5を形成したのち、図示しないが、上面配線層5の表面側にエッチングマスクを配置し、フォトリソグラフィによってエッチングマスクのうちの不要部分と対応する位置を開口させる。その後、エッチングマスクを用いたエッチングにより、上面配線層5を所望形状にパターニングする。そして、エッチングマスクを除去する。
【0042】
〔図4(b)に示す工程〕
シリコン基板1の裏面側に配線材料となる金属をCVD、蒸着、スパッタなどによって成膜することにより下面配線層6を形成する。このとき、下面配線層6をシリコン基板1の裏面全面に形成するだけで良いため、パターニング工程等が不要で簡単な製造工程とすることができる。
【0043】
これにより、図1に示した半導体装置に備えられるキャパシタ構造部2を備えた配線基板が完成する。この後は、図示しないが上面配線層5の一端においてLSIの半導体チップを電気的に接続したり、パッド5aを通じて外部と電気的に接続することで、半導体装置が完成される。
【0044】
以上説明した本実施形態の半導体装置によれば、キャパシタ構造部2を構成する外側導体2aを下面配線層6に直接接触させている。このため、外側導体2aが下面配線層6と直接接続された構造とされていることから、中心導体2cと外側導体2aとの間の誘電体2bを通じてノイズが流れるようにできる。したがって、キャパシタ構造部2と下面配線層6との間の寄生インダクタンス成分や寄生抵抗成分をゼロに近づけることが可能となって、キャパシタ構造部2でフィルタリングされたノイズをより確実に除去することが可能となる。特に、本実施形態では、誘電体2bについても下面配線層6に直接接触する構造としているため、下面配線層6とキャパシタ構造部2との間に何も存在していない構造となり、これらの間の寄生インダクタンス成分や寄生抵抗成分をほぼゼロにすることが可能となる。したがって、キャパシタ構造部2でフィルタリングされたノイズをより確実に除去することが可能となる。
【0045】
また、中心導体2cについては、誘電体2bを貫通させない構造としているため、中心導体2cとの電気的な接続を行うための配線層をシリコン基板1の裏面側に形成する必要がない。このため、シリコン基板1の裏面側にはグラウンドプレーンとなる下面配線層6のみを形成すれば良く、中心導体2cとの電気的な接続を行うための配線を備える場合のように多層配線構造などを採用する必要が無くなる。したがって、多層配線構造のような複雑な構造をなくし、複雑な構造を形成するための複雑な工程も行わなくて済むようにできる。
【0046】
さらに、シリコン基板1を薄くする工程は必要になるものの、シリコン基板1の裏面全面を均等に除去すれば良いため、特許文献2のようなトレンチキャパシタと対応する箇所においてシリコン基板にトレンチ(リセス構造)を正確に形成する必要もない。
【0047】
(第2実施形態)
本発明の第2実施形態について説明する。本実施形態の半導体装置は、第1実施形態に対してキャパシタ構造部2の構成を変更したものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
【0048】
図5は、本実施形態にかかる半導体装置に備えられるキャパシタ構造部を有する配線基板を示した断面図である。この図に示すように、誘電体2bがシリコン基板1の裏面に備えられた下面配線層6と接触しておらず、誘電体2bと下面配線層6の間にシリコン基板1の一部が残った状態となっている。
【0049】
このように、誘電体2b下面配線層6の間にシリコン基板1の一部が残った状態となっていても、外側導体2aが下面配線層6と直接接続された構造とされていることから、中心導体2cと外側導体2aとの間の誘電体2bを通じてノイズが流れるようにできる。このため、ノイズが誘電体2bと下面配線層6の間に残されたシリコン基板1の一部を経路として流れることはほとんどなく、シリコン基板1の一部が残っていても、ほぼ寄生インダクタ成分および寄生抵抗成分をゼロに近づけることができる。
【0050】
このように、誘電体2b下面配線層6の間にシリコン基板1の一部が残った状態となっていても、ほぼ第1実施形態と同様の効果を得ることができる。
【0051】
続いて、上記のような半導体装置に備えられるキャパシタ構造部2を備えた配線基板の製造方法について説明する。図6〜図8は、図5に示すキャパシタ構造部2を備えた配線基板の製造工程を示した断面図である。以下、これらの図を参照して、配線基板の製造方法について説明する。
【0052】
〔図6(a)に示す工程〕
まず、シリコン基板1を用意する。このときのシリコン基板1は、図1の状態のときよりも厚くなっている。そして、図示しないが、シリコン基板1の表面側にエッチングマスクを配置し、フォトリソグラフィによってエッチングマスクのうちの外側導体2aと対応する位置を開口させる。このとき開口させる部分は外側導体2aと同等幅の円形の筒形状とし、それより内側にはエッチングマスクが残るようにしている。その後、エッチングマスクを用いたエッチングにより、シリコン基板1のうち外側導体2aと対応する位置に円筒状の凹部10を形成する。このときの凹部10は、後に貫通孔3となる部分であるが、このときには貫通孔3よりも若干深くされる。ただし、凹部10が、シリコン基板1を貫通しない程度の深さとされ、凹部10の底面にシリコン基板1が残る状態としている。そして、エッチングマスクを除去する。
【0053】
〔図6(b)に示す工程〕
シリコン基板1の表面側に外側導体2aを形成するための第1金属膜11を成膜する。これにより、凹部10の内壁面にも第1金属膜11が成膜される。
【0054】
〔図6(c)に示す工程〕
CMPなどの平坦化処理により、シリコン基板1の表面上において、第1金属膜11を除去する。これにより、シリコン基板1の表面が露出させられると共に、凹部10内において外側導体2aが残される。
【0055】
〔図7(a)に示す工程〕
図示しないが、シリコン基板1の表面側にエッチングマスクを配置し、フォトリソグラフィによってエッチングマスクのうちの誘電体2bおよび中心導体2cと対応する位置を開口させる。その後、エッチングマスクを用いたエッチングにより、シリコン基板1のうち外側導体2a内の残っている部分を外側導体2aよりも浅い深さ分だけ除去し、誘電体2bおよび中心導体2cと対応する位置に円筒状の凹部20を形成する。これにより、外側導体2aよりも浅い凹部20が形成される。そして、エッチングマスクを除去する。
【0056】
〔図7(b)に示す工程〕
シリコン基板1の表面側において、第1金属膜11の表面に誘電体2bを形成するための誘電体膜12を成膜する。これにより、凹部20内における外側導体2aの表面にも誘電体膜12が成膜される。
【0057】
〔図7(c)に示す工程〕
シリコン基板1の表面側において、誘電体膜12の表面に中心導体2cを形成するための第2金属膜13を成膜する。これにより、凹部20内における誘電体膜12の表面にも第2金属膜13が成膜される。
【0058】
〔図8(a)に示す工程〕
CMPなどの平坦化処理により、シリコン基板1の表面上において、第2金属膜13や誘電体膜12を除去する。これにより、シリコン基板1の表面が露出させられると共に、凹部20内において誘電体2bおよび中心導体2cが残される。これにより、外側導体2aや誘電体2bおよび中心導体2cが同心円状に配置されたキャパシタ構造部2が構成され、この構造がシリコン基板1の表面側から露出させられた状態となる。
【0059】
〔図8(b)に示す工程〕
CMPなどの平坦化処理により、今度はシリコン基板1の裏面側からシリコン基板1を薄くし、シリコン基板1の裏面から外側導体2aおよび誘電体2bを露出させる。これにより、凹部10の底面を構成していたシリコン基板1の一部が除去され、貫通孔3となる。
【0060】
〔図8(c)に示す工程〕
第1実施形態で説明した図4(a)〜(c)の工程と同様に、キャパシタ構造部2を含めたシリコン基板1の表面に絶縁膜4を形成したのちパターニングしてコンタクトホール4aを形成し、さらにその上に上面配線層5を成膜したのちこれをパターニングする。そして、シリコン基板1の裏面側に下面配線層6を成膜する。
【0061】
これにより、図4に示した半導体装置に備えられるキャパシタ構造部2を備えた配線基板が完成する。この後は、図示しないが上面配線層5の一端においてLSIの半導体チップを電気的に接続したり、パッド5aを通じて外部と電気的に接続することで、半導体装置が完成される。
【0062】
以上説明したように、誘電体2b下面配線層6の間にシリコン基板1の一部が残った状態となっていても、外側導体2aが下面配線層6と直接接続された構造とされていることから、中心導体2cと外側導体2aとの間の誘電体2bを通じてノイズが流れるようにできる。このため、ノイズが誘電体2bと下面配線層6の間に残されたシリコン基板1の一部を経路として流れることはほとんどなく、シリコン基板1の一部が残っていても、ほぼ寄生インダクタ成分および寄生抵抗成分をゼロに近づけることができる。これにより、ほぼ第1実施形態と同様の効果を得ることができる。
【0063】
(第3実施形態)
本発明の第3実施形態について説明する。本実施形態では、第1、第2実施形態で示した配線基板を備えた半導体装置の一例について説明する。
【0064】
図9は、本実施形態にかかる半導体装置の断面図である。ここでは、第1実施形態で説明した配線基板を備えた半導体装置を例に挙げるが、第2実施形態で説明した配線基板についても同様の構造の半導体装置とすることができる。
【0065】
図9に示すように、シリコン基板1に対してキャパシタ構造部2を形成した配線基板がリードフレーム30上に搭載されている。シリコン基板1の裏面側の下面配線層6は、リードフレーム30におけるGND部31に接合され、GND部31を通じて外部のGNDとの電気的な接続が図れるようにされている。また、シリコン基板1の表面側の上面配線層5は、はんだバンプ32を介してLSIチップ(半導体チップ)33の所望箇所と電気的に接続され、半導体チップ33よりも外側に露出している部位において、ボンディングワイヤ34を介してリードフレーム30における外部端子35と電気的に接続されている。このような接続形態とされた各部が、図示しないモールド樹脂によってモールド化され、外部端子35の一部などがモールド樹脂から露出させられることで、半導体装置が構成されている。
【0066】
このように構成される半導体装置は、外部端子35に対して外部信号配線や外部電源およびGNDが電気的に接続されることで、ボンディングワイヤ34や上面配線層5およびはんだバンプ32を通じてLSIチップ33の所望箇所が外部信号配線や外部電源およびGNDにそれぞれ電気的に接続される。したがって、上面配線層5および外部信号配線を通じる経路で信号入力もしくは信号出力が行われるにあたって、キャパシタ構造部2が接続されていることから、その経路にノイズが乗ったときにそのノイズを確実にGND部31に逃がすことができ、効率的にノイズを除去することが可能となる。
【0067】
(他の実施形態)
上記各実施形態では、基板としてシリコン基板1を用いる場合について説明したが、シリコン基板1以外の基板、例えばガラス基板や金属基板などを用いることができる。なお、シリコン基板1の不純物濃度が高い場合や金属基板を用いる場合において、外側導体2aと基板とを絶縁したい場合には、外側導体2aと基板との間に絶縁膜を配置すれば良い。
【0068】
また、上記第1実施形態では、シリコン基板1の裏面において、外側導体2aを誘電体2bが露出するまで除去するようにしたが、例えば図10に示すように、外側導体2aが誘電体2bの先端、つまり誘電体2bを挟んで中心導体2cの先端と反対側に残る構造とされていても良い。この場合でも、外側導体2aが下面配線層6に直接電気的に接続される構造とされることで、第1実施形態と同様の効果を得ることができる。したがって、上述した図3(c)での平坦化の際に、少なくとも外側導体2aが露出し、かつ、中心導体2cの底部において誘電体2bが残るようにすれば、上記第1実施形態と同様の効果が得られる。
【0069】
また、上記第1〜第3実施形態では、各信号配線に対して1つずつのキャパシタ構造部2が接続される形態について説明した。しかしながら、キャパシタ構造部2を複数個同じ信号配線に接続することもできる。図11は、その一例を示した配線基板の断面図である。この図に示されるように、キャパシタ構造部2をアレイ状に複数個備え、上面配線層5によって構成される同じ信号配線に対して複数個のキャパシタ構造部2を接続するようにしている。このようにすれば、よりノイズ除去効果を高めることが可能となる。
【0070】
さらに、上記第1〜第3実施形態では、同軸状に外側導体2aと誘電体2bおよび中心導体2cが備えられたキャパシタ構造部2として、各部が同心円状に配置される構造について説明した。しかしながら、キャパシタ構造部2の構成の一例を示したにすぎず、同軸状の他の構造、例えば四角形などの同心多角形状やトレンチ形状によってキャパシタ構造部2が構成されていても構わない。
【符号の説明】
【0071】
1 シリコン基板
2 キャパシタ構造部
2a 外側導体
2b 誘電体
2c 中心導体
3 貫通孔
4 絶縁膜
4a コンタクトホール
5 上面配線層
5a パッド
6 下面配線層
10 凹部
11 金属膜
12 誘電体膜
13 金属膜
20 凹部
30 リードフレーム
31 GND部
32 バンプ
33 半導体チップ
34 ボンディングワイヤ
35 外部端子
【特許請求の範囲】
【請求項1】
表面および裏面を有し、前記表面から前記裏面に貫通する貫通孔(3)が形成された基板(1)と、
前記基板(1)の前記貫通孔(3)内に、中心導体(2c)を中心として誘電体(2b)と外側導体(2a)とが同軸状に配置されたキャパシタ構造部(2)と、
前記基板(1)の前記表面に形成され、前記中心導体(2c)を露出させるコンタクトホール(4a)が備えられた絶縁膜(4)と、
前記絶縁膜(4)上に形成され、前記コンタクトホール(4a)を通じて前記中心導体(2c)と電気的に接続された上面配線層(5)と、
前記基板(1)の前記裏面に形成され、前記外側導体(2a)のみと電気的に接続された下面配線層(6)とを有し、
前記基板(1)の前記裏面側において、前記中心導体(2c)の先端と前記下面配線層(6)との間には前記誘電体(2b)が介在し、前記誘電体(2b)と前記下面配線層(6)とが絶縁分離された配線基板を備えていることを特徴とする半導体装置。
【請求項2】
前記下面配線層(6)は、グラウンドプレーンであることを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記グラウンドプレーンを構成する前記下面配線層(6)は、前記基板(1)の前記裏面全面に形成されていることを特徴とする請求項2に記載の半導体装置。
【請求項4】
前記基板(1)の前記裏面において、前記誘電体(2b)が前記下面配線層(6)と直接接触していることを特徴とする請求項1ないし3のいずれか1つに記載の半導体装置。
【請求項5】
前記基板(1)の前記裏面において、前記誘電体(2b)と前記下面配線層(6)との間には、前記基板(1)の一部が残されていることを特徴とする請求項1ないし3のいずれか1つに記載の半導体装置。
【請求項6】
前記キャパシタ構造部(2)が複数個備えられており、複数個の前記キャパシタ構造部(2)の前記中心導体(2c)が前記上面配線層(5)の構成する同じ信号配線に接続されていることを特徴とする請求項1ないし5のいずれか1つに記載の半導体装置。
【請求項7】
前記キャパシタ構造部(2)は、同心円状もしくは同心多角形状によって構成されていることを特徴とする請求項1ないし6のいずれか1つに記載の半導体装置。
【請求項8】
前記キャパシタ構造部(2)は、トレンチ形状によって構成されていることを特徴とする請求項1ないし6のいずれか1つに記載の半導体装置。
【請求項9】
表面および裏面を有する基板(1)を用意する工程と、
前記基板(1)の表面から凹部(10)を形成する工程と、
前記凹部(10)内を含め前記基板(1)の表面側に第1金属膜(11)を形成する工程と、
前記凹部(10)内を含め前記第1金属膜(11)の表面に誘電体膜(12)を形成する工程と、
前記凹部(10)内を含め前記誘電体膜(12)の表面側に第2金属膜(13)を形成する工程と、
平坦化処理により、前記第2金属膜(13)と前記誘電体膜(12)および前記第1金属膜(11)のうち前記基板(1)の表面上に形成されている部分を前記基板(1)の表面が露出するまで除去することで、前記第2金属膜(13)によって中心導体(2c)を構成すると共に前記第1金属膜(11)によって外側導体(2a)を構成し、これら中心導体(2c)と外側導体(2a)の間に前記誘電体膜(12)にて構成される誘電体(2b)が配置されたキャパシタ構造を形成する工程と、
前記基板(1)の裏面を平坦化処理により所定厚さ薄くし、前記第2金属膜(13)の先端に前記誘電体膜(12)を残しつつ、前記第1金属膜(11)を露出させる工程と、
前記基板(1)の表面側において、前記中心導体(2c)に電気的に接続される上面配線層(5)を形成する工程と、
前記基板(1)の裏面側において、前記外側導体(2a)に電気的に接続される下面配線層(6)を形成する工程とを含んでいることを特徴とする半導体装置の製造方法。
【請求項10】
前記第1金属膜(11)を露出させる工程では、前記第2金属膜(13)の先端に残された前記誘電体膜(12)を挟んで前記第2金属膜(13)の先端の反対側に前記第1金属膜(11)を残すことを特徴とする請求項9に記載の半導体装置の製造方法。
【請求項11】
表面および裏面を有する基板(1)を用意する工程と、
前記基板(1)の表面から筒状の第1凹部(10)を形成する工程と、
前記凹部(10)内を含め前記基板(1)の表面側に第1金属膜(11)を形成したのち、平坦化処理により、前記第1金属膜(11)のうち前記基板(1)の表面上に形成されている部分を前記基板(1)の表面が露出するまで除去することで、前記第1金属膜(11)によって外側導体(2a)を構成する工程と、
前記基板(1)のうち前記外側導体(2a)内に残っている部分のうち該外側導体(2a)よりも浅い深さ分だけ除去し、第2凹部(20)を形成する工程と、
前記第2凹部(10)内を含め前記第1金属膜(11)および前記基板(1)の表面に誘電体膜(12)を形成する工程と、
前記凹部(10)内を含め前記誘電体膜(12)の表面側に第2金属膜(13)を形成する工程と、
平坦化処理により、前記第2金属膜(13)と前記誘電体膜(12)のうち前記基板(1)の表面上に形成されている部分を前記基板(1)の表面が露出するまで除去することで、前記第2金属膜(13)によって中心導体(2c)を構成し、該中心導体(2c)と前記外側導体(2a)の間に前記誘電体膜(12)にて構成される誘電体(2b)が配置されたキャパシタ構造を形成する工程と、
前記基板(1)の裏面を平坦化処理により所定厚さ薄くし、前記第2金属膜(13)の先端に前記誘電体膜(12)を残しつつ、前記第1金属膜(11)を露出させる工程と、
前記基板(1)の表面側において、前記中心導体(2c)に電気的に接続される上面配線層(5)を形成する工程と、
前記基板(1)の裏面側において、前記外側導体(2a)に電気的に接続される下面配線層(6)を形成する工程とを含んでいることを特徴とする半導体装置の製造方法。
【請求項1】
表面および裏面を有し、前記表面から前記裏面に貫通する貫通孔(3)が形成された基板(1)と、
前記基板(1)の前記貫通孔(3)内に、中心導体(2c)を中心として誘電体(2b)と外側導体(2a)とが同軸状に配置されたキャパシタ構造部(2)と、
前記基板(1)の前記表面に形成され、前記中心導体(2c)を露出させるコンタクトホール(4a)が備えられた絶縁膜(4)と、
前記絶縁膜(4)上に形成され、前記コンタクトホール(4a)を通じて前記中心導体(2c)と電気的に接続された上面配線層(5)と、
前記基板(1)の前記裏面に形成され、前記外側導体(2a)のみと電気的に接続された下面配線層(6)とを有し、
前記基板(1)の前記裏面側において、前記中心導体(2c)の先端と前記下面配線層(6)との間には前記誘電体(2b)が介在し、前記誘電体(2b)と前記下面配線層(6)とが絶縁分離された配線基板を備えていることを特徴とする半導体装置。
【請求項2】
前記下面配線層(6)は、グラウンドプレーンであることを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記グラウンドプレーンを構成する前記下面配線層(6)は、前記基板(1)の前記裏面全面に形成されていることを特徴とする請求項2に記載の半導体装置。
【請求項4】
前記基板(1)の前記裏面において、前記誘電体(2b)が前記下面配線層(6)と直接接触していることを特徴とする請求項1ないし3のいずれか1つに記載の半導体装置。
【請求項5】
前記基板(1)の前記裏面において、前記誘電体(2b)と前記下面配線層(6)との間には、前記基板(1)の一部が残されていることを特徴とする請求項1ないし3のいずれか1つに記載の半導体装置。
【請求項6】
前記キャパシタ構造部(2)が複数個備えられており、複数個の前記キャパシタ構造部(2)の前記中心導体(2c)が前記上面配線層(5)の構成する同じ信号配線に接続されていることを特徴とする請求項1ないし5のいずれか1つに記載の半導体装置。
【請求項7】
前記キャパシタ構造部(2)は、同心円状もしくは同心多角形状によって構成されていることを特徴とする請求項1ないし6のいずれか1つに記載の半導体装置。
【請求項8】
前記キャパシタ構造部(2)は、トレンチ形状によって構成されていることを特徴とする請求項1ないし6のいずれか1つに記載の半導体装置。
【請求項9】
表面および裏面を有する基板(1)を用意する工程と、
前記基板(1)の表面から凹部(10)を形成する工程と、
前記凹部(10)内を含め前記基板(1)の表面側に第1金属膜(11)を形成する工程と、
前記凹部(10)内を含め前記第1金属膜(11)の表面に誘電体膜(12)を形成する工程と、
前記凹部(10)内を含め前記誘電体膜(12)の表面側に第2金属膜(13)を形成する工程と、
平坦化処理により、前記第2金属膜(13)と前記誘電体膜(12)および前記第1金属膜(11)のうち前記基板(1)の表面上に形成されている部分を前記基板(1)の表面が露出するまで除去することで、前記第2金属膜(13)によって中心導体(2c)を構成すると共に前記第1金属膜(11)によって外側導体(2a)を構成し、これら中心導体(2c)と外側導体(2a)の間に前記誘電体膜(12)にて構成される誘電体(2b)が配置されたキャパシタ構造を形成する工程と、
前記基板(1)の裏面を平坦化処理により所定厚さ薄くし、前記第2金属膜(13)の先端に前記誘電体膜(12)を残しつつ、前記第1金属膜(11)を露出させる工程と、
前記基板(1)の表面側において、前記中心導体(2c)に電気的に接続される上面配線層(5)を形成する工程と、
前記基板(1)の裏面側において、前記外側導体(2a)に電気的に接続される下面配線層(6)を形成する工程とを含んでいることを特徴とする半導体装置の製造方法。
【請求項10】
前記第1金属膜(11)を露出させる工程では、前記第2金属膜(13)の先端に残された前記誘電体膜(12)を挟んで前記第2金属膜(13)の先端の反対側に前記第1金属膜(11)を残すことを特徴とする請求項9に記載の半導体装置の製造方法。
【請求項11】
表面および裏面を有する基板(1)を用意する工程と、
前記基板(1)の表面から筒状の第1凹部(10)を形成する工程と、
前記凹部(10)内を含め前記基板(1)の表面側に第1金属膜(11)を形成したのち、平坦化処理により、前記第1金属膜(11)のうち前記基板(1)の表面上に形成されている部分を前記基板(1)の表面が露出するまで除去することで、前記第1金属膜(11)によって外側導体(2a)を構成する工程と、
前記基板(1)のうち前記外側導体(2a)内に残っている部分のうち該外側導体(2a)よりも浅い深さ分だけ除去し、第2凹部(20)を形成する工程と、
前記第2凹部(10)内を含め前記第1金属膜(11)および前記基板(1)の表面に誘電体膜(12)を形成する工程と、
前記凹部(10)内を含め前記誘電体膜(12)の表面側に第2金属膜(13)を形成する工程と、
平坦化処理により、前記第2金属膜(13)と前記誘電体膜(12)のうち前記基板(1)の表面上に形成されている部分を前記基板(1)の表面が露出するまで除去することで、前記第2金属膜(13)によって中心導体(2c)を構成し、該中心導体(2c)と前記外側導体(2a)の間に前記誘電体膜(12)にて構成される誘電体(2b)が配置されたキャパシタ構造を形成する工程と、
前記基板(1)の裏面を平坦化処理により所定厚さ薄くし、前記第2金属膜(13)の先端に前記誘電体膜(12)を残しつつ、前記第1金属膜(11)を露出させる工程と、
前記基板(1)の表面側において、前記中心導体(2c)に電気的に接続される上面配線層(5)を形成する工程と、
前記基板(1)の裏面側において、前記外側導体(2a)に電気的に接続される下面配線層(6)を形成する工程とを含んでいることを特徴とする半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図2】
【図3】
【図4】
【図5】
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【図9】
【図10】
【図11】
【公開番号】特開2012−204499(P2012−204499A)
【公開日】平成24年10月22日(2012.10.22)
【国際特許分類】
【出願番号】特願2011−66220(P2011−66220)
【出願日】平成23年3月24日(2011.3.24)
【出願人】(000004260)株式会社デンソー (27,639)
【Fターム(参考)】
【公開日】平成24年10月22日(2012.10.22)
【国際特許分類】
【出願日】平成23年3月24日(2011.3.24)
【出願人】(000004260)株式会社デンソー (27,639)
【Fターム(参考)】
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