半導体装置の製造方法
【課題】スペーサーを形成すべき凸部の相互間隔、溝の幅、又は孔の径が小さい場合に、基板保護膜を用いる必要がなく、かつノッチを生じさせずにスペーサーを形成する。
【解決手段】スペーサーを形成する時の異方性エッチングにおいて、「１−（異方性エッチングおける第２スペーサー形成膜５の垂直方向のエッチングレートに対する水平方向のエッチングレートの比）」を異方性度と定義し、「（第１スペーサー形成膜４の膜厚Ｔ１−第２スペーサー形成膜５の膜厚Ｔ２）／（第１スペーサー形成膜４の膜厚Ｔ１）」を第１スペーサー形成膜４の第２スペーサー形成膜５に対する膜厚増分率と定義した時に、第２スペーサー形成膜５の垂直方向のエッチングレートを第１スペーサー形成膜４の垂直方向のエッチングレートより小さく、かつ第１スペーサー形成膜４の垂直方向のエッチングレートに異方性度と膜厚増分率のうち小さい方を乗じた値より大きいエッチング条件にする。
【解決手段】スペーサーを形成する時の異方性エッチングにおいて、「１−（異方性エッチングおける第２スペーサー形成膜５の垂直方向のエッチングレートに対する水平方向のエッチングレートの比）」を異方性度と定義し、「（第１スペーサー形成膜４の膜厚Ｔ１−第２スペーサー形成膜５の膜厚Ｔ２）／（第１スペーサー形成膜４の膜厚Ｔ１）」を第１スペーサー形成膜４の第２スペーサー形成膜５に対する膜厚増分率と定義した時に、第２スペーサー形成膜５の垂直方向のエッチングレートを第１スペーサー形成膜４の垂直方向のエッチングレートより小さく、かつ第１スペーサー形成膜４の垂直方向のエッチングレートに異方性度と膜厚増分率のうち小さい方を乗じた値より大きいエッチング条件にする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、凸部の側壁にスペーサーを形成する工程を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、情報通信機器の発達に伴いＬＳＩに要求される処理能力はますます高いものになっており、ＭＩＳ型電界効果トランジスタの高速化が図られている。この高速化は主として構造の微細化および高密度化によって進められてきた。一方、ＬＳＩを製造する際、段差の側壁にスペーサーと呼ばれる構造をしばしば形成する。スペーサーとは、段差を有する構造に対し、自己整合的に所定の構造を形成する際、その構造体の水平方向の位置を制御するために用いられる。
【０００３】
例えばスペーサーは、ＭＩＳ型電界効果トランジスタのソース・ドレインを、ゲート電極をマスクにしてイオン注入により自己整合的に形成する際に、ソース・ドレインの先端とゲート電極の水平方向の位置調整に用いられる。これは、イオン注入された不純物が、活性化の熱処理の際に、横方向にも広がるためである。
【０００４】
またスペーサーは、ＭＩＳ型電界効果トランジスタのソース・ドレイン上に、金属スパッタと熱処理を組み合わせて、自己整合的に金属シリサイドを形成する際（サリサイドプロセスと呼ばれる）、シリサイドとゲート電極の水平方向の距離を適切に離す場合にも用いられる。
【０００５】
その他スペーサーは、フォトリソグラフィとエッチングを用いて形成した溝やホールの幅を、更に狭くしたい場合に、その内部の側壁に形成することもある。
【０００６】
スペーサーを形成することに関連する文献としては、特許文献１〜８がある。これらのうち特許文献１と特許文献２には、ＭＩＳ型電界効果トランジスタのゲート電極の側壁にスペーサーを形成する際に、基板が削れてしまうということを解決することを目的として、基板保護膜を用いて基板を保護しつつスペーサーを形成する方法が開示されている。特許文献３には、等方性エッチングを用いてスペーサーを形成する方法が開示されている。特許文献４には、ＭＯＮＯＳ構造のメモリゲート電極を、制御ゲート電極の側壁スペーサーとして形成する際に、スペーサーとなる膜の表面にエッチングレートの遅い膜を設けることにより、肩落ちの少ないスペーサー形状を実現する方法が開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００５−１５９３３５号公報
【特許文献２】特開２００５−２７７３１７号公報
【特許文献３】特開平０７−２４５３９７号公報
【特許文献４】特開２００７−１８４３２３号公報
【特許文献５】特開２００２−１７０９４１号公報
【特許文献６】特開２００４−３０３７９９号公報
【特許文献７】特開２００５−１７５３７８号公報
【特許文献８】特開２００６−１００５９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
特許文献１に開示されているように、側壁にスペーサーを形成する際に基板などの下地が削られることは、異方性エッチングを用いた場合に共通する課題である。そこで、特許文献１又は特許文献２に開示されている方法を用いれば、基板が削れることはなくなるが、基板上に保護膜が残る。このような保護膜が残ることが好ましくない場合は保護膜を用いることができない。このような場合としては、例えば、非常に低エネルギーで不純物のイオン注入を行う場合が考えられる。
【０００９】
なお特許文献１、特許文献２には、ウェットエッチングにより、この保護膜のみを選択的に除去する方法も開示されている。しかしこの場合、スペーサーの下にノッチが形成されてしまう。そのため、このようはノッチが形成されることが好ましくない場合は、この方法は用いることができない。このような場合としては、例えば、スペーサーをマスクとして用いる自己整合的なイオン注入工程がある。詳細には、ノッチの部分のマスク性が低下するため、ノッチの下に望まない不純物が注入される懸念がある。
【００１０】
特許文献３に開示されているスペーサーの形成方法では、等方性エッチングを用いているため、スペーサー材と基板とのエッチング選択比を非常に高く設定できる。これは、等方性エッチングの手法として、化学的なエッチング手法を選択できるためである。そのため、基板保護膜を用いることなく、基板が削れることを抑制できるが、狙いのスペーサーの中腹幅に対し、スペーサーとなる膜を厚めに堆積しなくてはならない。そのため、スペーサーを形成すべき凸部の相互間隔、溝の幅、又は孔の径が小さい場合、狭い溝内部の側壁にスペーサーを形成する際、凸部の相互間隔、溝、又は孔の全体がスペーサー材で埋もれてしまい、望むようなスペーサー形状が得られない。
【００１１】
特許文献４に開示されている方法の場合、エッチングの際、スペーサーの側面がエッチングレートの遅い膜で保護されている。特許文献４では、異方性エッチングと基板保護膜とを組み合わせているが、等方性成分を含むエッチングを用いる場合にも適用できることが容易に想像できる。その場合、横方向のエッチングが少ないため、スペーサーとなる膜の堆積膜厚とスペーサー中腹幅の差が小さい。すなわち、より狭い溝の内部でも、側壁にスペーサーを形成することができる。しかしながら、エッチングレートの遅い膜で保護されていないスペーサー下部はノッチ形状になりやすいという課題がある。
【００１２】
このように、スペーサーを形成すべき凸部の相互間隔、溝の幅、又は孔の径が小さい場合に、基板保護膜を用いる必要がなく、かつノッチを生じさせずにスペーサーを形成することは難しかった。
【課題を解決するための手段】
【００１３】
本発明によれば、凸部、溝、若しくは孔を形成する工程と、
前記凸部の側壁上、前記溝の側壁上、若しくは孔の内壁上、及び前記凸部、溝、又は前記孔の周囲に第１スペーサー形成膜を形成する工程と、
前記第１スペーサー形成膜上に第２スペーサー形成膜を形成する工程と、
前記第２スペーサー形成膜及び前記第１スペーサー形成膜に等方性成分を含む異方性エッチングを行うことにより、前記凸部の側壁、前記溝の側壁、又は前記孔の内壁にスペーサーを形成する工程と、
を備え、
前記異方性エッチングにおいて、
１−（前記異方性エッチングおける前記第２スペーサー形成膜の垂直方向のエッチングレートに対する水平方向のエッチングレートの比）を異方性度と定義し、
（前記第１スペーサー形成膜の膜厚−前記第２スペーサー形成膜の膜厚）／（前記第１スペーサー形成膜の膜厚）を前記第１スペーサー形成膜の前記第２スペーサー形成膜に対する膜厚増分率と定義したときに、
前記第２スペーサー形成膜の垂直方向のエッチングレートは、
前記第１スペーサー形成膜の垂直方向のエッチングレートより小さく、
かつ前記第１スペーサー形成膜の垂直方向のエッチングレートに、前記異方性度と前記膜厚増分率のうち小さいほうを乗じた値より大きい半導体装置の製造方法が提供される。
【００１４】
本発明によれば、２種類のエッチングレートを有するスペーサー材を組み合わせるため、スペーサー材の垂直方向の平均的なエッチングレートを、水平方向の平均的なエッチングレートより高めることができる。これは、エッチング条件を変えることなく、エッチングの実質的な異方性を高めることに相当する。
【００１５】
また第２スペーサー形成膜の垂直方向のエッチングレートは、第１スペーサー形成膜の垂直方向のエッチングレートより小さい。このため、第１スペーサー形成膜をエッチングしてスペーサーの形状にするときに、第２スペーサー形成膜は第１スペーサー形成膜のうちスペーサーの裾となる領域を被覆するマスクとして機能するともいえる。一方で、第２スペーサー形成膜のマスク性はそれほど高くないため、第２スペーサー形成膜もゆっくりエッチングされるため、第１スペーサー形成膜により構成される部分にノッチが形成されることが抑制される。
【００１６】
また第２スペーサー形成膜の垂直方向のエッチングレートは、第１スペーサー形成膜の垂直方向のエッチングレートに、異方性度と膜厚増分率のうち小さいほうを乗じた値より大きい。このようにすることで、第１スペーサー形成膜により形成されるスペーサーがノッチ形状になることが抑制できる。なお第２スペーサー形成膜の垂直方向のエッチングレートが、第１スペーサー形成膜の垂直方向のエッチングレートに膜厚増分率を乗じた値以下で、なおかつ第２スペーサー形成膜の垂直方向のエッチングレートが、第１スペーサー形成膜の垂直方向のエッチングレートに異方性度を乗じた値以下の場合は、第１スペーサー形成膜により形成されるスペーサーがノッチ形状になってしまう。
【００１７】
従って、スペーサーを形成するときに、基板保護膜を用いる必要がなく、かつノッチを生じることを抑制できる。
【００１８】
本発明によれば、凸部、溝、又は孔を形成する工程と、
前記凸部の側壁上、前記溝の側壁上、若しくは孔の内壁上、及び前記凸部、溝、又は前記孔の周囲に第１スペーサー形成膜を形成する工程と、
前記第１スペーサー形成膜上に、前記第１スペーサー形成膜より薄い第２スペーサー形成膜を形成する工程と、
前記第２スペーサー形成膜及び前記第１スペーサー形成膜に等方性成分を含む異方性エッチングを行うことにより、前記凸部の側壁、前記溝の側壁、又は前記孔の内壁にスペーサーを形成する工程と、
を備え、
前記異方性エッチングにおいて、
１−（前記異方性エッチングおける前記第２スペーサー形成膜の垂直方向のエッチングレートに対する水平方向のエッチングレートの比）を異方性度と定義したときに、
前記第２スペーサー形成膜の垂直方向のエッチングレートは、
前記第１スペーサー形成膜の垂直方向のエッチングレートより小さく、
かつ前記第１スペーサー形成膜の垂直方向のエッチングレートに前記異方性度を乗じた値より大きい半導体装置の製造方法が提供される。
【発明の効果】
【００１９】
本発明によれば、スペーサーを形成すべき凸部の相互間隔、溝の幅、又は孔の径が小さい場合に、基板保護膜を用いる必要がなく、かつノッチが生じることを抑制できる。
【図面の簡単な説明】
【００２０】
【図１】本発明の第１の実施の形態における半導体装置の製造方法を工程順に示す断面図である。
【図２】本発明の第２の実施の形態における半導体装置の製造方法を工程順に示す断面図である。
【図３】本発明の第３の実施の形態における半導体装置の製造方法を工程順に示す断面図である。
【図４】本発明の膜厚設計方法を示すグラフである。
【図５】本発明の効果を示すグラフである。
【図６】本発明の効果を示すグラフである。
【図７】本発明の効果を計算したグラフである。
【図８】本発明の効果を示す実験で用いた、シリコン窒化膜のエッチングレートを示したグラフである。
【図９】関連技術１に係る実験結果を示した工程手順と断面像である。
【図１０】第１の実施の形態による実験結果を示した工程手順と断面図である。
【図１１】第１の実施の形態による実験結果の効果を示したグラフである。
【図１２】関連技術１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１３】関連技術２に係る半導体装置の製造方法を工程順に示す断面図である。
【図１４】関連技術３に係る半導体装置の製造方法を工程順に示す断面図である。
【発明を実施するための形態】
【００２１】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００２２】
以下、本発明の実施形態を図に基づいて詳細に説明する。本発明の実施形態の優位性を明確にするため、先ず、図１２、図１３、図１４に示した製造方法を用いることで、狭い溝内部に側壁スペーサーを作製した場合の問題点について述べる。なお、溝と表記した場合、柱状物が狭い間隔で並んでいるような構造体をも含むことができる。本実施例では、ＭＩＳ型電界効果トランジスタのゲート電極の側壁スペーサーを例にとって説明する。なお、側壁スペーサーのすそ引き形状が課題になる場合がある。それは、すそ引き幅はばらつきやすく、半導体装置の製造ばらつきを引き起こすからである。これらの課題は、特に、ＬＳＩの構造の高密度化と共に深刻な課題となっている。
【００２３】
（関連技術１）
図１２は、純粋な異方性エッチングで側壁スペーサーを作製する方法を示している。 まず図１２（ａ）に示すように、シリコン基板１上に、ゲート絶縁膜２を介して、ポリシリコンゲート電極３を形成する。ポリシリコンゲート電極３は複数あり、間隔Ｗで並んでいる。次に、全面にシリコン窒化膜１０を厚さＴだけ堆積する。その後図１２（ｂ）に示すように、反応性イオンエッチング（ＲＩＥ）法で、異方性の非常に高い条件でシリコン窒化膜１０をエッチングし、側壁スペーサー１０ａを形成する。
【００２４】
その際、側壁スペーサー１０ａの中腹幅Ｌは、シリコン窒化膜１０の側壁上の膜厚Ｔと等しくなる。従って、シリコン窒化膜１０の膜厚Ｌは、側壁スペーサー１０ａの中腹幅Ｔより厚く堆積する必要は無く、ポリシリコンゲート電極３の間隔Ｗは、２×Ｔ近くまで狭めることが可能である。
【００２５】
しかし、異方性が非常に高いエッチング条件を用いるため、シリコン基板１とのエッチング選択比を十分高くとることができず、図１２（ｂ）に示すように基板削れ１ａを生じる。このような基板削れ１ａは、ＭＩＳ型電界効果トランジスタの寄生抵抗の増加、リーク電流の増加、あるいは電気特性のばらつきを引き起こす。従って、このような課題が深刻となるＭＩＳ型電界効果トランジスタの製造には用いることができない。
【００２６】
基板削れ１ａを防ぐために、特許文献１、特許文献２には、基板保護膜を用いる方法が開示されているが、前述のように、基板保護膜が別の課題を引き起こす場合がある。特に、低エネルギーのイオン注入でシリコン基板１に不純物導入を行う場合、保護膜で不純物が無駄に消費されてしまうという課題がある。
【００２７】
（関連技術２）
図１３は、等方性成分を含むＲＩＥ法で側壁スペーサーを作製する方法を示している。 まず図１３（ａ）に示すように、シリコン基板１上に、ゲート絶縁膜２を介して、ポリシリコンゲート電極３を形成する。ポリシリコンゲート電極３は複数あり、間隔Ｗで並んでいる。次に、全面にシリコン窒化膜１１を厚さＴだけ堆積する。その後図１３（ｂ）に示すように、反応性イオンエッチング（ＲＩＥ）法で、異方性成分と等方性成分からなる条件でシリコン窒化膜１１をエッチングする。エッチングは、シリコン基板１とポリシリコンゲート電極３が露になった時点でストップさせ、側壁スペーサー１１ａが形成される。
【００２８】
その際、等方性成分として、シリコン窒化膜１１とシリコン基板１とのエッチング選択比が非常に高い、化学的なエッチャント成分を選択できる。従って、シリコン基板１に基板の削れはほとんど起こらない。
【００２９】
しかし、等方性成分によるエッチングにより、水平方向にもシリコン窒化膜１１のエッチングが進行し、ｋ×Ｔだけ、シリコン窒化膜１１が水平方向にもエッチングされる。ここで、ｋは、シリコン窒化膜１１の水平方向のエッチングレートの、垂直方向のエッチングレートに対する比で、１未満の値である。この値は、エッチングの等方性の大きさを表すので、本明細書において等方性度と呼ぶことにする。（等方性度）＝１ならば、完全な等方性エッチングである。また、１−ｋは、異方性の大きさを表すので、異方性度と呼ぶことにする。（異方性度）＝１ならば、完全な異方性エッチングである。
【００３０】
すると、側壁スペーサー１１ａの中腹幅Ｌは、
Ｌ＝（１−ｋ）×Ｔ
となる。すなわち、堆積膜厚に異方性度をかけた値となる。これより、中腹幅Ｌのスペーサーを形成するために必要なシリコン窒化膜１１の堆積膜厚Ｔは、
Ｔ＝Ｌ／（１−ｋ）＞Ｌ
となる。従って、ポリシリコンゲート電極３の間隔Ｗは、２×Ｔ＝２×Ｌ／（１−ｋ）より狭めることができない。このことは、狭い間隔で並ぶポリシリコンゲート電極の側壁スペーサー形成には不利である。特に、高密度でＭＩＳ型電界効果トランジスタを配置する集積回路の製造には不向きである。
【００３１】
（関連技術３）
図１４は、側壁スペーサーの材料として、外側にエッチングレートの遅い膜を配置する方法を示している。これは、特許文献４に開示されている方法を応用した方法である。まず図１４（ａ）に示すように、シリコン基板１上に、ゲート絶縁膜２を介して、ポリシリコンゲート電極３を形成する。ポリシリコンゲート電極３は複数あり、間隔Ｗで並んでいる。次に、全面にシリコン窒化膜１２と、その上にシリコン酸化膜１３を堆積する。その後図１４（ｂ）に示すように、異方性成分と等方性成分からなるＲＩＥ法で、シリコン酸化膜１３とシリコン窒化膜１２をエッチングする。その際、シリコン酸化膜１３のエッチングレートは遅く、シリコン窒化膜１２のエッチングレートは速い条件を選択する。
【００３２】
まず、シリコン酸化膜１３がエッチングされ、これによりスペーサー１３ａが形成される。続けて、シリコン窒化膜１２がエッチングされ、スペーサー１２ａが形成される。この際、エッチングの等方性成分により、スペーサー１３ａも水平方向にエッチングされ、スペーサー１３ｂとなる。ただし、エッチングレートが遅いため、エッチングレートの速いシリコン窒化膜１２のエッチングが終了するまでの時間でエッチングされる膜厚は僅かである。
【００３３】
こうして、等方性成分を含むエッチングを用いつつ、横方向のエッチングを減らすことができるので、関連技術３と比較して、より狭い間隔で並ぶポリシリコンゲート電極の側壁スペーサー形成が可能となる。しかも、シリコン基板１の削れは十分減らすことが可能である。
【００３４】
しかし、シリコン酸化膜１３とシリコン窒化膜１２のエッチングレートの差が大きいため、スペーサー１３ｂの下部にノッチ１２ｂが生じてしまう。そのため、このようはノッチが形成されることが好ましくない場合は、この方法は用いることができない。例えば、イオン注入の場合、ノッチの部分のマスク性が低下するため、ノッチの下に望まない不純物が注入される懸念がある。
【００３５】
次に、本発明の実施形態について説明する。本発明の実施形態に係る、半導体装置の狭い溝の側壁にスペーサーを形成する方法とは、溝の側壁および底面に速いエッチングレート（Ｒ１）の膜を膜厚Ｔ１だけ堆積し、その上に遅いエッチングレート（Ｒ２）の膜を膜厚Ｔ２だけ堆積した後、それら２つの膜を、等方性度がｋであるエッチングによりスペーサーに加工する場合において、０＜Ｒ２＜Ｒ１であり、なおかつ、Ｒ２／Ｒ１の値を、１−ｋの値と１−Ｔ２／Ｔ１の値のうち、より小さな値より大きくなるように設定するものである。このような条件範囲のもとでは、等方性成分を含むエッチングを用いつつ、より狭い溝内に側壁スペーサー形成が可能である。しかも、ノッチは無く、シリコン基板の削れは十分減らすことが可能である。
【００３６】
すなわち以下に示す実施形態においては、まず、凸部、溝、又は孔を形成する。次いで、凸部の側壁上、溝の側壁上、若しくは孔の内壁上、及び凸部、溝、又は孔の周囲に第１スペーサー形成膜を形成する。次いで、第１スペーサー形成膜上に第２スペーサー形成膜を形成する。次いで、第２スペーサー形成膜及び第１スペーサー形成膜を異方性エッチングすることにより、凸部の側壁、溝の側壁、又は孔の内壁にスペーサーを形成する。
【００３７】
そして上記した異方性エッチングにおいて、「１−（異方性エッチングおける第２スペーサー形成膜の垂直方向のエッチングレートに対する水平方向のエッチングレートの比）」を異方性度と定義し、「（第１スペーサー形成膜の膜厚−第２スペーサー形成膜の膜厚）／（第１スペーサー形成膜の膜厚）」を第１スペーサー形成膜の第２スペーサー形成膜に対する膜厚増分率と定義したときに、第２スペーサー形成膜の垂直方向のエッチングレートは、第１スペーサー形成膜の垂直方向のエッチングレートより小さく、かつ第１スペーサー形成膜の垂直方向のエッチングレートに、異方性度と膜厚増分率のうち小さいほうを乗じた値より大きい。この条件の必要性は、後述する図４により示されている。
【００３８】
また上記した異方性エッチングにおいて、第２スペーサー形成膜の垂直方向のエッチングレートは、第１スペーサー形成膜の垂直方向のエッチングレートより小さく、かつ第１スペーサー形成膜の垂直方向のエッチングレートに異方性度を乗じた値より大きくてもよい。この条件の必要性は、後述する図４により示されている。
【００３９】
次に、本発明の実施形態を、具体例を用いて更に詳細に説明する。なお以下の例では、ポリシリコンゲート電極３に側壁スペーサーを形成しているが、溝の側壁又は孔の内壁に側壁スペーサーを形成する場合も、以下の例と同様にすることができる。
【００４０】
（実施の形態１）
図１は、本発明の第１の実施の形態を示す図である。本形態では、側壁スペーサー完成後に、エッチングレートの遅いシリコン窒化膜を残すように設定する。これは、側壁スペーサー完成後の後工程で、側壁スペーサーの横方向のエッチングが気になる場合に有効である。例えば、度重なるウェット洗浄工程による側壁スペーサーの後退などがそれにあたる。
【００４１】
まず図１（ａ）に示すように、シリコン基板１上に、ゲート絶縁膜２を介して、ポリシリコンゲート電極３を形成する。ポリシリコンゲート電極３は複数あり、間隔Ｗで並んでいる。次に、全面に、垂直成分及び水平成分のそれぞれでエッチングレートの速いシリコン窒化膜４（第１スペーサー形成膜）を膜厚Ｔ１、その上に、垂直成分及び水平成分のそれぞれでエッチングレートの遅いシリコン窒化膜５（第２スペーサー形成膜）を膜厚Ｔ２だけ堆積する。エッチングレートは、例えば成膜温度を変えることにより変えることができる。例えばシリコン窒化膜４は第１の温度で形成され、シリコン窒化膜５は第１の温度より高い第２の温度で形成される。その際、シリコン窒化膜５のエッチングレートは、シリコン窒化膜４のエッチングレートのｒ倍とする。ｒは１未満の数値である。すなわち、シリコン窒化膜４のエッチングレートをＲ１、シリコン窒化膜５のエッチングレートをＲ２とすると、
Ｒ２／Ｒ１＝ｒ＜１ ...（１）
である。
【００４２】
次に図１（ｂ）に示すように、等方性度がｋである、異方性成分と等方性成分からなるＲＩＥ法で、エッチングレートの遅いシリコン窒化膜５をエッチングし、スペーサー５ａを形成する。この際、等方性成分によるエッチングにより、水平方向にもシリコン窒化膜５のエッチングが進行し、ｋ×Ｔ２だけ、シリコン窒化膜５が水平方向にもエッチングされる。ｋは、本例に示すように２つの膜が少なくとも同じ材料であれば、膜種によらずほぼ同一の値となる。
【００４３】
例として、図８に、本実施例の効果を示す実験として用いた、２種類のシリコン窒化膜（低温成膜ＳｉＮと高温成膜ＳｉＮ）の、垂直方向と水平方向のエッチングレートを示す。いずれのシリコン窒化膜（ＳｉＮ）でも、等方性度ｋの値はほぼ０．３５である。なお、これらのシリコン窒化膜（ＳｉＮ）は、化学気相成長（ＣＶＤ）法を用いて堆積しており、ＣＶＤ温度を変えることにより、エッチングレートを連続的に変化することができた。その他、堆積方法を変えることによっても、シリコン窒化膜のエッチングレートの変化は可能である。
【００４４】
続けて図１（ｃ）に示すように、同じ異方性成分と等方性成分からなるＲＩＥ法で、シリコン窒化膜４を、シリコン基板１の一部とポリシリコンゲート電極３の上面が露出するまでエッチングし、スペーサー４ａを形成する。ここでエッチングは、シリコン窒化膜５及びシリコン窒化膜４に対して連続して行われる。この際、エッチングの等方性成分により、シリコン窒化膜５より下部において、ｋ×Ｔ１だけ、シリコン窒化膜４が水平方向にもエッチングされる。一方、スペーサー５ａも水平方向にエッチングされ、スペーサー５ｂとなる。このエッチング量は、シリコン窒化膜４の水平方向のエッチング量のｒ倍になるから、ｋ×Ｔ１×ｒである。
【００４５】
これらから、完成した側壁スペーサーの形状は以下のようになる。
（中腹部の水平方向のエッチング量）＝（すそ引き量）＝ｋ×ｒ×Ｔ１＋ｋ×Ｔ２...（２）
（シリコン窒化膜５より下の、シリコン窒化膜４の水平方向のエッチング量）＝ｋ×Ｔ１...（３）
（側壁スペーサーの中腹幅）＝（１−ｋ×ｒ）×Ｔ１＋（１−ｋ）×Ｔ２＝Ｌ ...（４）
【００４６】
ただし、側壁スペーサー完成後に、エッチングレートの遅いシリコン窒化膜５を残す必要があることから、
（中腹部の水平方向のエッチング量）＜（シリコン窒化膜５の膜厚）＝Ｔ２...（５）
でなければならず、（５）に（２）を代入することにより、
Ｔ２＞ｋ／（１−ｋ）×ｒ×Ｔ１ ...（６）
となる。
【００４７】
また、ノッチ形状を防ぐため、
（中腹部の水平方向のエッチング量）≧（シリコン窒化膜５より下の、シリコン窒化膜４の水平方向のエッチング量）...（７）
でなければならず、（７）に（２）及び（３）を代入することにより、
Ｔ２≧（１−ｒ）×Ｔ１...（８）
となる。
【００４８】
ここで、（１）、（６）、（８）より、実施例１をなす、ｒ（＝Ｒ２／Ｒ１）、Ｔ２／Ｔ１の値の範囲を図示したのが、図４である。これをもとに、エッチングレートの速いシリコン窒化膜とエッチングレートの遅いシリコン窒化膜の膜厚の和 Ｔ１＋Ｔ２を、Ｔ２／Ｔ１を変数にして示したグラフが図５である。横軸は対数表示になっていることに注意されたい。本実施例は、図５のＡ−Ａ'またはＢ−Ｂ'の範囲で、これは図４のＡ−Ａ'またはＢ−Ｂ'の状態に一致している。
【００４９】
図５によれば、本実施例により、同じ側壁スペーサー中腹幅に対し、側壁スペーサーをシリコン窒化膜単層で形成する場合（Ｔ２／Ｔ１＝０または∞）に比べれば、シリコン窒化膜の総膜厚Ｔ１＋Ｔ２の値を小さくできることがわかる。なお、側壁スペーサーのすそ引きの値も、本実施例により減少できる。
【００５０】
このことより、等方性成分を含むエッチングを用いつつ、より狭い間隔で並ぶポリシリコンゲート電極の側壁スペーサー形成が可能であることがわかる。しかも、ノッチは無く、シリコン基板の削れは十分減らすことが可能である。
【００５１】
図９、図１０、図１１は、本実施例の効果を示すために行った実験結果を示している。エッチングレートの異なるシリコン窒化膜としては、本実験で用いたＲＩＥに対し、図８に示されるエッチングレートを有するシリコン窒化膜を用いた。
【００５２】
まず、図９は、関連技術２に従った、単層のシリコン窒化膜による側壁スペーサーの形成方法と、その断面観察像を示している。なお、実験で用いた構造は、図１で示した実施例と少し異なっているが、側壁スペーサーの形成方法は同じである。図９の断面像によると、関連技術２に従った場合、大きいすそ引きが見られ、堆積したシリコン窒化膜の膜厚は、完成した側壁スペーサーの中腹幅の１．６倍であった。
【００５３】
一方、図１０によると、本実施例を適用した側壁スペーサーは、すそ引きが減少しており、堆積したシリコン窒化膜の総膜厚は、完成した側壁スペーサーの中腹幅の１．４倍に減少している。図１１は、この値をまとめたグラフである。計算値と実験値がやや異なっているものの、概ね傾向は一致しており、本実施例の効果が示されている。
【００５４】
（実施の形態２）
図２は、本発明の第２の実施の形態を示す図である。本形態では、側壁スペーサー完成後に、エッチングレートの遅いシリコン窒化膜は無くなるように設定する。これは、エッチングレートの遅い窒化膜を残したくない場合に有効である。例えば、エッチングレートの遅い窒化膜がストレスや信頼性に影響を及ぼす場合などがそれにあたる。
【００５５】
まず図２（ａ）に示すように、シリコン基板１上に、ゲート絶縁膜２を介して、ポリシリコンゲート電極３を形成する。ポリシリコンゲート電極３は複数あり、間隔Ｗで並んでいる。次に、全面にエッチングレートの速いシリコン窒化膜６を膜厚Ｔ１、その上にエッチングレートの遅いシリコン窒化膜７を膜厚Ｔ２だけ堆積する。その際、シリコン窒化膜７のエッチングレートは、シリコン窒化膜６のエッチングレートのｒ倍とする。ｒは１未満の数値である。すなわち、シリコン窒化膜６のエッチングレートをＲ１、シリコン窒化膜７のエッチングレートをＲ２とすると、
Ｒ２／Ｒ１＝ｒ＜１...（９）
である。
【００５６】
次に図２（ｂ）に示すように、等方性度がｋである、異方性成分と等方性成分からなるＲＩＥ法で、エッチングレートの遅いシリコン窒化膜７をエッチングし、スペーサー７ａを形成する。この際、等方性成分によるエッチングにより、水平方向にもシリコン窒化膜７のエッチングが進行し、ｋ×Ｔ２だけ、シリコン窒化膜７が水平方向にもエッチングされる。ｋは、少なくとも同じ材料であれば、膜種によらずほぼ同一の値となる。この段階で、スペーサー７ａの幅は、（１−ｋ）×Ｔ２である。
【００５７】
続けて図２（ｃ）に示すように、同じ異方性成分と等方性成分からなるＲＩＥ法で、スペーサー７ａが無くなるまでエッチングする。スペーサー７ａの中腹幅は（１−ｋ）×Ｔ２であるから、シリコン窒化膜６は垂直方向に（１−ｋ）×Ｔ２／ｋ／ｒだけエッチングされ、シリコン窒化膜６ａとなる。このシリコン窒化膜６ａの垂直方向の残り膜厚は、Ｔ１−（１−ｋ）／ｋ／ｒ×Ｔ２である。
【００５８】
更に、同じ異方性成分と等方性成分からなるＲＩＥ法で、シリコン窒化膜６ａを、シリコン基板１とポリシリコンゲート電極３が露になるまでエッチングし、スペーサー６ｂを形成する。この際、エッチングの等方性成分により、水平方向にも、シリコン窒化膜６ａのエッチングが進行する。従って、ｋ×Ｔ１−（１−ｋ）／ｒ×Ｔ２だけ、シリコン窒化膜６ａが水平方向にもエッチングされる。一方、シリコン窒化膜７より下部における、シリコン窒化膜６の水平方向のエッチング量は、結局のところ、膜厚Ｔ１のｋ倍になるから、最終的にはｋ×Ｔ１である。
【００５９】
これらから、完成した側壁スペーサーの形状は以下のようになる。
（中腹部の水平方向のエッチング量）＝（すそ引き量）＝ｋ×Ｔ１＋｛１−（１−ｋ）／ｒ｝×Ｔ２...（１０）
（シリコン窒化膜７より下の、シリコン窒化膜６の水平方向のエッチング量）＝ｋ×Ｔ１...（１１）
（側壁スペーサーの中腹幅）＝（１−ｋ）×Ｔ１＋（１−ｋ）／ｒ×Ｔ２＝Ｌ...（１２）
【００６０】
ただし、側壁スペーサー完成後に、エッチングレートの遅いシリコン窒化膜が無くなるから、
（中腹部の水平方向のエッチング量）≧（シリコン窒化膜７の膜厚）＝Ｔ２...（１３）
でなければならず、（１０）、（１３）より、
Ｔ２≦ｋ／（１−ｋ）×ｒ×Ｔ１...（１４）
である。
【００６１】
また、ノッチ形状を防ぐため、
（中腹部の水平方向のエッチング量）≧（シリコン窒化膜７より下の、シリコン窒化膜６の水平方向のエッチング量）...（１５）
でなければならず、（１０）、（１１）、（１５）より、
ｒ≧１−ｋ...（１５）
である。
【００６２】
ここで、（９）、（１４）、（１５）より、実施例２をなす、ｒ（＝Ｒ２／Ｒ１）、Ｔ２／Ｔ１の値の範囲を図示したのが、図４である。
【００６３】
これをもとに、エッチングレートの速いシリコン窒化膜とエッチングレートの遅いシリコン窒化膜の膜厚の和 Ｔ１＋Ｔ２を、Ｔ２／Ｔ１を変数にして示したグラフが図５である。横軸は対数表示になっていることに注意されたい。本実施例は、図５のＡ'−Ａ''の範囲で、これは図４のＡ'−Ａ''の状態に一致している。
【００６４】
図５によれば、本実施例により、同じ側壁スペーサー中腹幅に対し、側壁スペーサーをシリコン窒化膜単層で形成する場合（Ｔ２／Ｔ１＝０または∞）に比べれば、シリコン窒化膜の総膜厚Ｔ１＋Ｔ２の値を小さくできることがわかる。なお、側壁スペーサーのすそ引きの値も、本実施例により減少できる。
【００６５】
このことより、等方性成分を含むエッチングを用いつつ、より狭い間隔で並ぶポリシリコンゲート電極の側壁スペーサー形成が可能であることがわかる。しかも、ノッチは無く、シリコン基板の削れは十分減らすことが可能である。
【００６６】
（実施の形態３）
図３は、本発明の第３の実施の形態を示す図である。本形態では、側壁スペーサー完成後に、エッチングレートの遅いシリコン窒化膜がちょうど無くなるように設定される。これは、第２の実施の形態の特殊な場合である。
【００６７】
まず図３（ａ）に示すように、シリコン基板１上に、ゲート絶縁膜２を介して、ポリシリコンゲート電極３を形成する。ポリシリコンゲート電極３は複数あり、間隔Ｗで並んでいる。次に、全面にエッチングレートの速いシリコン窒化膜８を膜厚Ｔ１、その上にエッチングレートの遅いシリコン窒化膜９を膜厚Ｔ２だけ堆積する。その際、シリコン窒化膜９のエッチングレートは、シリコン窒化膜８のエッチングレートのｒ倍とする。ｒは１未満の数値である。すなわち、シリコン窒化膜８のエッチングレートをＲ１、シリコン窒化膜９のエッチングレートをＲ２とすると、
Ｒ２／Ｒ１＝ｒ＜１...（１６）
である。
【００６８】
次に図３（ｂ）に示すように、等方性度がｋである、異方性成分と等方性成分からなるＲＩＥ法で、エッチングレートの遅いシリコン窒化膜９をエッチングし、スペーサー９ａを形成する。この際、等方性成分によるエッチングにより、水平方向にもシリコン窒化膜９のエッチングが進行し、ｋ×Ｔ２だけ、シリコン窒化膜９が水平方向にもエッチングされる。ｋは、少なくとも同じ材料であれば、膜種によらずほぼ同一の値となる。この段階で、スペーサー９ａの中腹幅は、（１−ｋ）×Ｔ２である。
【００６９】
続けて図３（ｃ）に示すように、同じ異方性成分と等方性成分からなるＲＩＥ法で、シリコン窒化膜８を、シリコン基板１とポリシリコンゲート電極３が露になるまでエッチングし、スペーサー８ａを形成する。この際、エッチングの等方性成分により、シリコン窒化膜９より下部において、ｋ×Ｔ１だけ、シリコン窒化膜８が水平方向にもエッチングされる。一方、スペーサー９ａも水平方向にエッチングされる。このエッチング量は、シリコン窒化膜８の水平方向のエッチング量のｒ倍になるから、ｋ×Ｔ１×ｒである。そしてこの段階で、ちょうど、スペーサー９ａが無くなるようにする。ここで、スペーサー９ａの中腹幅は（１−ｋ）×Ｔ２であるから、
Ｔ２＝ｋ／（１−ｋ）×ｒ×Ｔ１...（１７）
となるように設定する。
【００７０】
これらから、完成した側壁スペーサーの形状は以下のようになる。
（中腹部の水平方向のエッチング量）＝（すそ引き量）＝Ｔ２...（１８）
（シリコン窒化膜９より下の、シリコン窒化膜８の水平方向のエッチング量）＝ｋ×Ｔ１...（１９）
（側壁スペーサーの中腹幅）＝Ｔ１＝Ｌ...（２０）
【００７１】
なお、ノッチ形状を防ぐため、
（中腹部の水平方向のエッチング量）≧（シリコン窒化膜７より下の、シリコン窒化膜６の水平方向のエッチング量）...（２１）
でなければならず、（１８）、（１９）、（２１）より、
Ｔ２≧ｋ×Ｔ１...（２２）
である。
【００７２】
ここで、（１６）、（１７）、（２２）より、実施例３をなす、ｒ（＝Ｒ２／Ｒ１）、Ｔ２／Ｔ１の値の範囲を図示したのが、図４である。
【００７３】
これをもとに、エッチングレートの速いシリコン窒化膜とエッチングレートの遅いシリコン窒化膜の膜厚の和 Ｔ１＋Ｔ２を、Ｔ２／Ｔ１を変数にして示したグラフが図５である。横軸は対数表示になっていることに注意されたい。本実施例は、図５のＡ'に対応しており、これは図４のＡ'の状態に一致している。
【００７４】
図５によれば、本実施例により、同じ側壁スペーサー中腹幅に対し、側壁スペーサーをシリコン窒化膜単層で形成する場合（Ｔ２／Ｔ１＝０または∞）に比べれば、シリコン窒化膜の総膜厚Ｔ１＋Ｔ２の値を小さくできることがわかる。また、同じｒ＝Ｒ２／Ｒ１の値ならば、本実施例のときにもっともＴ１＋Ｔ２の値を小さくできることは重要である。なお、側壁スペーサーのすそ引きの値も、本実施例のときにもっとも小さくできる。
【００７５】
このことより、等方性成分を含むエッチングを用いつつ、より狭い間隔で並ぶポリシリコンゲート電極の側壁スペーサー形成が可能であることがわかる。しかも、ノッチは無く、シリコン基板の削れを十分減らすことが可能である。
【００７６】
（実施例の総括）
最後に、実施例１、実施例２、および実施例３を総括して、本発明の実施条件の範囲、及び最も効果をなす条件について述べる。
【００７７】
まず、ｒ＜１−ｋの場合、エッチングレートの遅いシリコン窒化膜を薄くしすぎると、ノッチ形状になる。図４によれば、ノッチにならない条件とは、「Ｔ２／Ｔ１≧１−ｒ」である。このとき、実施できるのは、実施例１のみである。なお、２つのシリコン窒化膜の膜厚の和Ｔ１＋Ｔ２を最も小さくできるのは、図５（ｂ）より、Ｂ'の状態、すなわち「Ｔ２／Ｔ１＝１−ｒ」の場合である。この場合、すそ引きも最も小さくなる。しかしこの条件は、図４によれば、ノッチ形状にならないぎりぎりの条件のため、膜厚ばらつきに注意する必要がある。
【００７８】
ｒ＜１−ｋの典型としては、エッチングレートの遅いシリコン窒化膜の代わりに、材料を変えて、シリコン酸化膜などにした場合に相当する。この場合は、ｒは０．１以下になる場合があり、概ね、Ｔ２／Ｔ１≧１−ｒ≒１、すなわち、エッチングレートの遅い膜の膜厚を、エッチングレートの速い膜の膜厚より厚く設定しなくてはならない。言い換えると、エッチングの非常に遅くかつ"薄い"膜を外側に配置した場合は、ほぼ必ずノッチ形状になることを意味している。これは、関連技術３に示されている。この点で、本発明が与える数値範囲は、関連技術３とは明らかに異なるものである。
【００７９】
次に、ｒ≧１−ｋの場合、図４によれば、Ｔ１とＴ２をどのように選択してもノッチ形状にならない。これは、比較的、２つのシリコン窒化膜のエッチングレートの差が小さい条件を選択しているためである。従って、膜厚のばらつきによってノッチ形状が発生するような事態を防ぎたい場合は、ｒ≧１−ｋの条件を選択するのが好ましい。この場合は、エッチング終了段階でちょうどエッチングレートの遅いシリコン窒化膜が無くなるよう、膜厚を設定するのが良い。これは、実施例３に相当する。この場合、与えられた２つのシリコン窒化膜、エッチング条件、できあがりの側壁スペーサー中腹幅の値のもとで、最も狭いゲート電極間まで側壁スペーサーを形成でき、なおかつすそ引きは最も小さくできる。
【００８０】
図６は、２つのシリコン窒化膜の膜厚の和Ｔ１＋Ｔ２の最小値、およびすそ引きの値の最小値の、ｒ依存性を示している。これは、図４、図５におけるＡ'またはＢ'の状態のときに実現される。これによれば、ｒが小さいほど、すなわち２つの窒化膜のエッチングレート差が非常に大きいほど、膜厚の和およびすそ引きを減らせることが分かる。図７は、等方性度ｋ＝０．４ の時の計算結果である。これによれば、シリコン窒化膜を単層膜でスペーサーを形成した場合（Ｒ１＝Ｒ２すなわちｒ＝１）の膜厚１．６７×Ｌに比べ、２つのシリコン窒化膜の膜厚の和を１．４×Ｌ以下まで減らせることが分かる。これは、側壁スペーサーを形成できる溝の幅を１６％以上低減できることを意味する。
【００８１】
なお、本実施の形態では、段差を有する構造として、ＭＩＳ型電界効果トランジスタのゲート電極を採用したが、狭い溝内の側壁にスペーサーを形成する場合や、コンタクトホールや配線ビア内部にスペーサーを形成する場合にも適用可能である。また、スペーサーの材料として、シリコン窒化膜を用いたが、シリコン酸化膜や、シリコン酸化膜とシリコン窒化膜の組み合わせでも構わない。
【００８２】
またエッチングの手法として、ＲＩＥを採用したが、完全に等方的なエッチング（ｋ＝１）でも効果はある。また、実際のＲＩＥでは、エッチングの手順として、ブレークスルー・ステップ、メインエッチング・ステップ、オーバーエッチング・ステップなど、複数のステップから構成されることが多いが、どれか一つのステップに本発明が採用されていれば、効果はある。
【００８３】
水平方向のエッチングレートの垂直方向のエッチングレートに対する比ｋが、エッチングレートの速い窒化膜とエッチングレートの遅い窒化膜で等しいことを前提にしているが、これはもちろん、厳密に等しい必要は無く、多少は異なっていても良い。重要なのは、本発明の設計手法であり、他のパラメータの調整でｋ値のずれを吸収できれば構わない。
【００８４】
本発明の実施形態による構造は、実施例１の場合は、透過型電子顕微鏡などによる側壁スペーサーの断面形状観察と、ＥＤＸ（エネルギー分散型Ｘ線分析装置）などによる組成分析を組み合わせることにより、確認可能である。実施例２の場合は、やや難しいが、側壁スペーサーの側面に段差があれば、透過型電子顕微鏡などによる断面形状観察によって確認可能である。
【００８５】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【符号の説明】
【００８６】
１ シリコン基板
２ ゲート酸化膜
３ ポリシリコンゲート電極
４ シリコン窒化膜
４ａ シリコン窒化膜スペーサー
５ シリコン窒化膜
５ａ、３ｂ シリコン窒化膜スペーサー
６ シリコン窒化膜
６ａ シリコン窒化膜
６ｂ シリコン窒化膜スペーサー
７ シリコン窒化膜
７ａ シリコン窒化膜スペーサー
８ シリコン窒化膜
８ａ シリコン窒化膜スペーサー
９ シリコン窒化膜
９ａ シリコン窒化膜スペーサー
１０ シリコン窒化膜
１０ａ シリコン窒化膜スペーサー
１１ シリコン窒化膜
１１ａ 側壁スペーサー
１２ シリコン窒化膜
１２ａ 側壁スペーサー
１２ｂ ノッチ
１３ シリコン酸化膜
１３ａ、１３ｂ シリコン酸化膜スペーサー
【技術分野】
【０００１】
本発明は、凸部の側壁にスペーサーを形成する工程を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、情報通信機器の発達に伴いＬＳＩに要求される処理能力はますます高いものになっており、ＭＩＳ型電界効果トランジスタの高速化が図られている。この高速化は主として構造の微細化および高密度化によって進められてきた。一方、ＬＳＩを製造する際、段差の側壁にスペーサーと呼ばれる構造をしばしば形成する。スペーサーとは、段差を有する構造に対し、自己整合的に所定の構造を形成する際、その構造体の水平方向の位置を制御するために用いられる。
【０００３】
例えばスペーサーは、ＭＩＳ型電界効果トランジスタのソース・ドレインを、ゲート電極をマスクにしてイオン注入により自己整合的に形成する際に、ソース・ドレインの先端とゲート電極の水平方向の位置調整に用いられる。これは、イオン注入された不純物が、活性化の熱処理の際に、横方向にも広がるためである。
【０００４】
またスペーサーは、ＭＩＳ型電界効果トランジスタのソース・ドレイン上に、金属スパッタと熱処理を組み合わせて、自己整合的に金属シリサイドを形成する際（サリサイドプロセスと呼ばれる）、シリサイドとゲート電極の水平方向の距離を適切に離す場合にも用いられる。
【０００５】
その他スペーサーは、フォトリソグラフィとエッチングを用いて形成した溝やホールの幅を、更に狭くしたい場合に、その内部の側壁に形成することもある。
【０００６】
スペーサーを形成することに関連する文献としては、特許文献１〜８がある。これらのうち特許文献１と特許文献２には、ＭＩＳ型電界効果トランジスタのゲート電極の側壁にスペーサーを形成する際に、基板が削れてしまうということを解決することを目的として、基板保護膜を用いて基板を保護しつつスペーサーを形成する方法が開示されている。特許文献３には、等方性エッチングを用いてスペーサーを形成する方法が開示されている。特許文献４には、ＭＯＮＯＳ構造のメモリゲート電極を、制御ゲート電極の側壁スペーサーとして形成する際に、スペーサーとなる膜の表面にエッチングレートの遅い膜を設けることにより、肩落ちの少ないスペーサー形状を実現する方法が開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００５−１５９３３５号公報
【特許文献２】特開２００５−２７７３１７号公報
【特許文献３】特開平０７−２４５３９７号公報
【特許文献４】特開２００７−１８４３２３号公報
【特許文献５】特開２００２−１７０９４１号公報
【特許文献６】特開２００４−３０３７９９号公報
【特許文献７】特開２００５−１７５３７８号公報
【特許文献８】特開２００６−１００５９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
特許文献１に開示されているように、側壁にスペーサーを形成する際に基板などの下地が削られることは、異方性エッチングを用いた場合に共通する課題である。そこで、特許文献１又は特許文献２に開示されている方法を用いれば、基板が削れることはなくなるが、基板上に保護膜が残る。このような保護膜が残ることが好ましくない場合は保護膜を用いることができない。このような場合としては、例えば、非常に低エネルギーで不純物のイオン注入を行う場合が考えられる。
【０００９】
なお特許文献１、特許文献２には、ウェットエッチングにより、この保護膜のみを選択的に除去する方法も開示されている。しかしこの場合、スペーサーの下にノッチが形成されてしまう。そのため、このようはノッチが形成されることが好ましくない場合は、この方法は用いることができない。このような場合としては、例えば、スペーサーをマスクとして用いる自己整合的なイオン注入工程がある。詳細には、ノッチの部分のマスク性が低下するため、ノッチの下に望まない不純物が注入される懸念がある。
【００１０】
特許文献３に開示されているスペーサーの形成方法では、等方性エッチングを用いているため、スペーサー材と基板とのエッチング選択比を非常に高く設定できる。これは、等方性エッチングの手法として、化学的なエッチング手法を選択できるためである。そのため、基板保護膜を用いることなく、基板が削れることを抑制できるが、狙いのスペーサーの中腹幅に対し、スペーサーとなる膜を厚めに堆積しなくてはならない。そのため、スペーサーを形成すべき凸部の相互間隔、溝の幅、又は孔の径が小さい場合、狭い溝内部の側壁にスペーサーを形成する際、凸部の相互間隔、溝、又は孔の全体がスペーサー材で埋もれてしまい、望むようなスペーサー形状が得られない。
【００１１】
特許文献４に開示されている方法の場合、エッチングの際、スペーサーの側面がエッチングレートの遅い膜で保護されている。特許文献４では、異方性エッチングと基板保護膜とを組み合わせているが、等方性成分を含むエッチングを用いる場合にも適用できることが容易に想像できる。その場合、横方向のエッチングが少ないため、スペーサーとなる膜の堆積膜厚とスペーサー中腹幅の差が小さい。すなわち、より狭い溝の内部でも、側壁にスペーサーを形成することができる。しかしながら、エッチングレートの遅い膜で保護されていないスペーサー下部はノッチ形状になりやすいという課題がある。
【００１２】
このように、スペーサーを形成すべき凸部の相互間隔、溝の幅、又は孔の径が小さい場合に、基板保護膜を用いる必要がなく、かつノッチを生じさせずにスペーサーを形成することは難しかった。
【課題を解決するための手段】
【００１３】
本発明によれば、凸部、溝、若しくは孔を形成する工程と、
前記凸部の側壁上、前記溝の側壁上、若しくは孔の内壁上、及び前記凸部、溝、又は前記孔の周囲に第１スペーサー形成膜を形成する工程と、
前記第１スペーサー形成膜上に第２スペーサー形成膜を形成する工程と、
前記第２スペーサー形成膜及び前記第１スペーサー形成膜に等方性成分を含む異方性エッチングを行うことにより、前記凸部の側壁、前記溝の側壁、又は前記孔の内壁にスペーサーを形成する工程と、
を備え、
前記異方性エッチングにおいて、
１−（前記異方性エッチングおける前記第２スペーサー形成膜の垂直方向のエッチングレートに対する水平方向のエッチングレートの比）を異方性度と定義し、
（前記第１スペーサー形成膜の膜厚−前記第２スペーサー形成膜の膜厚）／（前記第１スペーサー形成膜の膜厚）を前記第１スペーサー形成膜の前記第２スペーサー形成膜に対する膜厚増分率と定義したときに、
前記第２スペーサー形成膜の垂直方向のエッチングレートは、
前記第１スペーサー形成膜の垂直方向のエッチングレートより小さく、
かつ前記第１スペーサー形成膜の垂直方向のエッチングレートに、前記異方性度と前記膜厚増分率のうち小さいほうを乗じた値より大きい半導体装置の製造方法が提供される。
【００１４】
本発明によれば、２種類のエッチングレートを有するスペーサー材を組み合わせるため、スペーサー材の垂直方向の平均的なエッチングレートを、水平方向の平均的なエッチングレートより高めることができる。これは、エッチング条件を変えることなく、エッチングの実質的な異方性を高めることに相当する。
【００１５】
また第２スペーサー形成膜の垂直方向のエッチングレートは、第１スペーサー形成膜の垂直方向のエッチングレートより小さい。このため、第１スペーサー形成膜をエッチングしてスペーサーの形状にするときに、第２スペーサー形成膜は第１スペーサー形成膜のうちスペーサーの裾となる領域を被覆するマスクとして機能するともいえる。一方で、第２スペーサー形成膜のマスク性はそれほど高くないため、第２スペーサー形成膜もゆっくりエッチングされるため、第１スペーサー形成膜により構成される部分にノッチが形成されることが抑制される。
【００１６】
また第２スペーサー形成膜の垂直方向のエッチングレートは、第１スペーサー形成膜の垂直方向のエッチングレートに、異方性度と膜厚増分率のうち小さいほうを乗じた値より大きい。このようにすることで、第１スペーサー形成膜により形成されるスペーサーがノッチ形状になることが抑制できる。なお第２スペーサー形成膜の垂直方向のエッチングレートが、第１スペーサー形成膜の垂直方向のエッチングレートに膜厚増分率を乗じた値以下で、なおかつ第２スペーサー形成膜の垂直方向のエッチングレートが、第１スペーサー形成膜の垂直方向のエッチングレートに異方性度を乗じた値以下の場合は、第１スペーサー形成膜により形成されるスペーサーがノッチ形状になってしまう。
【００１７】
従って、スペーサーを形成するときに、基板保護膜を用いる必要がなく、かつノッチを生じることを抑制できる。
【００１８】
本発明によれば、凸部、溝、又は孔を形成する工程と、
前記凸部の側壁上、前記溝の側壁上、若しくは孔の内壁上、及び前記凸部、溝、又は前記孔の周囲に第１スペーサー形成膜を形成する工程と、
前記第１スペーサー形成膜上に、前記第１スペーサー形成膜より薄い第２スペーサー形成膜を形成する工程と、
前記第２スペーサー形成膜及び前記第１スペーサー形成膜に等方性成分を含む異方性エッチングを行うことにより、前記凸部の側壁、前記溝の側壁、又は前記孔の内壁にスペーサーを形成する工程と、
を備え、
前記異方性エッチングにおいて、
１−（前記異方性エッチングおける前記第２スペーサー形成膜の垂直方向のエッチングレートに対する水平方向のエッチングレートの比）を異方性度と定義したときに、
前記第２スペーサー形成膜の垂直方向のエッチングレートは、
前記第１スペーサー形成膜の垂直方向のエッチングレートより小さく、
かつ前記第１スペーサー形成膜の垂直方向のエッチングレートに前記異方性度を乗じた値より大きい半導体装置の製造方法が提供される。
【発明の効果】
【００１９】
本発明によれば、スペーサーを形成すべき凸部の相互間隔、溝の幅、又は孔の径が小さい場合に、基板保護膜を用いる必要がなく、かつノッチが生じることを抑制できる。
【図面の簡単な説明】
【００２０】
【図１】本発明の第１の実施の形態における半導体装置の製造方法を工程順に示す断面図である。
【図２】本発明の第２の実施の形態における半導体装置の製造方法を工程順に示す断面図である。
【図３】本発明の第３の実施の形態における半導体装置の製造方法を工程順に示す断面図である。
【図４】本発明の膜厚設計方法を示すグラフである。
【図５】本発明の効果を示すグラフである。
【図６】本発明の効果を示すグラフである。
【図７】本発明の効果を計算したグラフである。
【図８】本発明の効果を示す実験で用いた、シリコン窒化膜のエッチングレートを示したグラフである。
【図９】関連技術１に係る実験結果を示した工程手順と断面像である。
【図１０】第１の実施の形態による実験結果を示した工程手順と断面図である。
【図１１】第１の実施の形態による実験結果の効果を示したグラフである。
【図１２】関連技術１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１３】関連技術２に係る半導体装置の製造方法を工程順に示す断面図である。
【図１４】関連技術３に係る半導体装置の製造方法を工程順に示す断面図である。
【発明を実施するための形態】
【００２１】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００２２】
以下、本発明の実施形態を図に基づいて詳細に説明する。本発明の実施形態の優位性を明確にするため、先ず、図１２、図１３、図１４に示した製造方法を用いることで、狭い溝内部に側壁スペーサーを作製した場合の問題点について述べる。なお、溝と表記した場合、柱状物が狭い間隔で並んでいるような構造体をも含むことができる。本実施例では、ＭＩＳ型電界効果トランジスタのゲート電極の側壁スペーサーを例にとって説明する。なお、側壁スペーサーのすそ引き形状が課題になる場合がある。それは、すそ引き幅はばらつきやすく、半導体装置の製造ばらつきを引き起こすからである。これらの課題は、特に、ＬＳＩの構造の高密度化と共に深刻な課題となっている。
【００２３】
（関連技術１）
図１２は、純粋な異方性エッチングで側壁スペーサーを作製する方法を示している。 まず図１２（ａ）に示すように、シリコン基板１上に、ゲート絶縁膜２を介して、ポリシリコンゲート電極３を形成する。ポリシリコンゲート電極３は複数あり、間隔Ｗで並んでいる。次に、全面にシリコン窒化膜１０を厚さＴだけ堆積する。その後図１２（ｂ）に示すように、反応性イオンエッチング（ＲＩＥ）法で、異方性の非常に高い条件でシリコン窒化膜１０をエッチングし、側壁スペーサー１０ａを形成する。
【００２４】
その際、側壁スペーサー１０ａの中腹幅Ｌは、シリコン窒化膜１０の側壁上の膜厚Ｔと等しくなる。従って、シリコン窒化膜１０の膜厚Ｌは、側壁スペーサー１０ａの中腹幅Ｔより厚く堆積する必要は無く、ポリシリコンゲート電極３の間隔Ｗは、２×Ｔ近くまで狭めることが可能である。
【００２５】
しかし、異方性が非常に高いエッチング条件を用いるため、シリコン基板１とのエッチング選択比を十分高くとることができず、図１２（ｂ）に示すように基板削れ１ａを生じる。このような基板削れ１ａは、ＭＩＳ型電界効果トランジスタの寄生抵抗の増加、リーク電流の増加、あるいは電気特性のばらつきを引き起こす。従って、このような課題が深刻となるＭＩＳ型電界効果トランジスタの製造には用いることができない。
【００２６】
基板削れ１ａを防ぐために、特許文献１、特許文献２には、基板保護膜を用いる方法が開示されているが、前述のように、基板保護膜が別の課題を引き起こす場合がある。特に、低エネルギーのイオン注入でシリコン基板１に不純物導入を行う場合、保護膜で不純物が無駄に消費されてしまうという課題がある。
【００２７】
（関連技術２）
図１３は、等方性成分を含むＲＩＥ法で側壁スペーサーを作製する方法を示している。 まず図１３（ａ）に示すように、シリコン基板１上に、ゲート絶縁膜２を介して、ポリシリコンゲート電極３を形成する。ポリシリコンゲート電極３は複数あり、間隔Ｗで並んでいる。次に、全面にシリコン窒化膜１１を厚さＴだけ堆積する。その後図１３（ｂ）に示すように、反応性イオンエッチング（ＲＩＥ）法で、異方性成分と等方性成分からなる条件でシリコン窒化膜１１をエッチングする。エッチングは、シリコン基板１とポリシリコンゲート電極３が露になった時点でストップさせ、側壁スペーサー１１ａが形成される。
【００２８】
その際、等方性成分として、シリコン窒化膜１１とシリコン基板１とのエッチング選択比が非常に高い、化学的なエッチャント成分を選択できる。従って、シリコン基板１に基板の削れはほとんど起こらない。
【００２９】
しかし、等方性成分によるエッチングにより、水平方向にもシリコン窒化膜１１のエッチングが進行し、ｋ×Ｔだけ、シリコン窒化膜１１が水平方向にもエッチングされる。ここで、ｋは、シリコン窒化膜１１の水平方向のエッチングレートの、垂直方向のエッチングレートに対する比で、１未満の値である。この値は、エッチングの等方性の大きさを表すので、本明細書において等方性度と呼ぶことにする。（等方性度）＝１ならば、完全な等方性エッチングである。また、１−ｋは、異方性の大きさを表すので、異方性度と呼ぶことにする。（異方性度）＝１ならば、完全な異方性エッチングである。
【００３０】
すると、側壁スペーサー１１ａの中腹幅Ｌは、
Ｌ＝（１−ｋ）×Ｔ
となる。すなわち、堆積膜厚に異方性度をかけた値となる。これより、中腹幅Ｌのスペーサーを形成するために必要なシリコン窒化膜１１の堆積膜厚Ｔは、
Ｔ＝Ｌ／（１−ｋ）＞Ｌ
となる。従って、ポリシリコンゲート電極３の間隔Ｗは、２×Ｔ＝２×Ｌ／（１−ｋ）より狭めることができない。このことは、狭い間隔で並ぶポリシリコンゲート電極の側壁スペーサー形成には不利である。特に、高密度でＭＩＳ型電界効果トランジスタを配置する集積回路の製造には不向きである。
【００３１】
（関連技術３）
図１４は、側壁スペーサーの材料として、外側にエッチングレートの遅い膜を配置する方法を示している。これは、特許文献４に開示されている方法を応用した方法である。まず図１４（ａ）に示すように、シリコン基板１上に、ゲート絶縁膜２を介して、ポリシリコンゲート電極３を形成する。ポリシリコンゲート電極３は複数あり、間隔Ｗで並んでいる。次に、全面にシリコン窒化膜１２と、その上にシリコン酸化膜１３を堆積する。その後図１４（ｂ）に示すように、異方性成分と等方性成分からなるＲＩＥ法で、シリコン酸化膜１３とシリコン窒化膜１２をエッチングする。その際、シリコン酸化膜１３のエッチングレートは遅く、シリコン窒化膜１２のエッチングレートは速い条件を選択する。
【００３２】
まず、シリコン酸化膜１３がエッチングされ、これによりスペーサー１３ａが形成される。続けて、シリコン窒化膜１２がエッチングされ、スペーサー１２ａが形成される。この際、エッチングの等方性成分により、スペーサー１３ａも水平方向にエッチングされ、スペーサー１３ｂとなる。ただし、エッチングレートが遅いため、エッチングレートの速いシリコン窒化膜１２のエッチングが終了するまでの時間でエッチングされる膜厚は僅かである。
【００３３】
こうして、等方性成分を含むエッチングを用いつつ、横方向のエッチングを減らすことができるので、関連技術３と比較して、より狭い間隔で並ぶポリシリコンゲート電極の側壁スペーサー形成が可能となる。しかも、シリコン基板１の削れは十分減らすことが可能である。
【００３４】
しかし、シリコン酸化膜１３とシリコン窒化膜１２のエッチングレートの差が大きいため、スペーサー１３ｂの下部にノッチ１２ｂが生じてしまう。そのため、このようはノッチが形成されることが好ましくない場合は、この方法は用いることができない。例えば、イオン注入の場合、ノッチの部分のマスク性が低下するため、ノッチの下に望まない不純物が注入される懸念がある。
【００３５】
次に、本発明の実施形態について説明する。本発明の実施形態に係る、半導体装置の狭い溝の側壁にスペーサーを形成する方法とは、溝の側壁および底面に速いエッチングレート（Ｒ１）の膜を膜厚Ｔ１だけ堆積し、その上に遅いエッチングレート（Ｒ２）の膜を膜厚Ｔ２だけ堆積した後、それら２つの膜を、等方性度がｋであるエッチングによりスペーサーに加工する場合において、０＜Ｒ２＜Ｒ１であり、なおかつ、Ｒ２／Ｒ１の値を、１−ｋの値と１−Ｔ２／Ｔ１の値のうち、より小さな値より大きくなるように設定するものである。このような条件範囲のもとでは、等方性成分を含むエッチングを用いつつ、より狭い溝内に側壁スペーサー形成が可能である。しかも、ノッチは無く、シリコン基板の削れは十分減らすことが可能である。
【００３６】
すなわち以下に示す実施形態においては、まず、凸部、溝、又は孔を形成する。次いで、凸部の側壁上、溝の側壁上、若しくは孔の内壁上、及び凸部、溝、又は孔の周囲に第１スペーサー形成膜を形成する。次いで、第１スペーサー形成膜上に第２スペーサー形成膜を形成する。次いで、第２スペーサー形成膜及び第１スペーサー形成膜を異方性エッチングすることにより、凸部の側壁、溝の側壁、又は孔の内壁にスペーサーを形成する。
【００３７】
そして上記した異方性エッチングにおいて、「１−（異方性エッチングおける第２スペーサー形成膜の垂直方向のエッチングレートに対する水平方向のエッチングレートの比）」を異方性度と定義し、「（第１スペーサー形成膜の膜厚−第２スペーサー形成膜の膜厚）／（第１スペーサー形成膜の膜厚）」を第１スペーサー形成膜の第２スペーサー形成膜に対する膜厚増分率と定義したときに、第２スペーサー形成膜の垂直方向のエッチングレートは、第１スペーサー形成膜の垂直方向のエッチングレートより小さく、かつ第１スペーサー形成膜の垂直方向のエッチングレートに、異方性度と膜厚増分率のうち小さいほうを乗じた値より大きい。この条件の必要性は、後述する図４により示されている。
【００３８】
また上記した異方性エッチングにおいて、第２スペーサー形成膜の垂直方向のエッチングレートは、第１スペーサー形成膜の垂直方向のエッチングレートより小さく、かつ第１スペーサー形成膜の垂直方向のエッチングレートに異方性度を乗じた値より大きくてもよい。この条件の必要性は、後述する図４により示されている。
【００３９】
次に、本発明の実施形態を、具体例を用いて更に詳細に説明する。なお以下の例では、ポリシリコンゲート電極３に側壁スペーサーを形成しているが、溝の側壁又は孔の内壁に側壁スペーサーを形成する場合も、以下の例と同様にすることができる。
【００４０】
（実施の形態１）
図１は、本発明の第１の実施の形態を示す図である。本形態では、側壁スペーサー完成後に、エッチングレートの遅いシリコン窒化膜を残すように設定する。これは、側壁スペーサー完成後の後工程で、側壁スペーサーの横方向のエッチングが気になる場合に有効である。例えば、度重なるウェット洗浄工程による側壁スペーサーの後退などがそれにあたる。
【００４１】
まず図１（ａ）に示すように、シリコン基板１上に、ゲート絶縁膜２を介して、ポリシリコンゲート電極３を形成する。ポリシリコンゲート電極３は複数あり、間隔Ｗで並んでいる。次に、全面に、垂直成分及び水平成分のそれぞれでエッチングレートの速いシリコン窒化膜４（第１スペーサー形成膜）を膜厚Ｔ１、その上に、垂直成分及び水平成分のそれぞれでエッチングレートの遅いシリコン窒化膜５（第２スペーサー形成膜）を膜厚Ｔ２だけ堆積する。エッチングレートは、例えば成膜温度を変えることにより変えることができる。例えばシリコン窒化膜４は第１の温度で形成され、シリコン窒化膜５は第１の温度より高い第２の温度で形成される。その際、シリコン窒化膜５のエッチングレートは、シリコン窒化膜４のエッチングレートのｒ倍とする。ｒは１未満の数値である。すなわち、シリコン窒化膜４のエッチングレートをＲ１、シリコン窒化膜５のエッチングレートをＲ２とすると、
Ｒ２／Ｒ１＝ｒ＜１ ...（１）
である。
【００４２】
次に図１（ｂ）に示すように、等方性度がｋである、異方性成分と等方性成分からなるＲＩＥ法で、エッチングレートの遅いシリコン窒化膜５をエッチングし、スペーサー５ａを形成する。この際、等方性成分によるエッチングにより、水平方向にもシリコン窒化膜５のエッチングが進行し、ｋ×Ｔ２だけ、シリコン窒化膜５が水平方向にもエッチングされる。ｋは、本例に示すように２つの膜が少なくとも同じ材料であれば、膜種によらずほぼ同一の値となる。
【００４３】
例として、図８に、本実施例の効果を示す実験として用いた、２種類のシリコン窒化膜（低温成膜ＳｉＮと高温成膜ＳｉＮ）の、垂直方向と水平方向のエッチングレートを示す。いずれのシリコン窒化膜（ＳｉＮ）でも、等方性度ｋの値はほぼ０．３５である。なお、これらのシリコン窒化膜（ＳｉＮ）は、化学気相成長（ＣＶＤ）法を用いて堆積しており、ＣＶＤ温度を変えることにより、エッチングレートを連続的に変化することができた。その他、堆積方法を変えることによっても、シリコン窒化膜のエッチングレートの変化は可能である。
【００４４】
続けて図１（ｃ）に示すように、同じ異方性成分と等方性成分からなるＲＩＥ法で、シリコン窒化膜４を、シリコン基板１の一部とポリシリコンゲート電極３の上面が露出するまでエッチングし、スペーサー４ａを形成する。ここでエッチングは、シリコン窒化膜５及びシリコン窒化膜４に対して連続して行われる。この際、エッチングの等方性成分により、シリコン窒化膜５より下部において、ｋ×Ｔ１だけ、シリコン窒化膜４が水平方向にもエッチングされる。一方、スペーサー５ａも水平方向にエッチングされ、スペーサー５ｂとなる。このエッチング量は、シリコン窒化膜４の水平方向のエッチング量のｒ倍になるから、ｋ×Ｔ１×ｒである。
【００４５】
これらから、完成した側壁スペーサーの形状は以下のようになる。
（中腹部の水平方向のエッチング量）＝（すそ引き量）＝ｋ×ｒ×Ｔ１＋ｋ×Ｔ２...（２）
（シリコン窒化膜５より下の、シリコン窒化膜４の水平方向のエッチング量）＝ｋ×Ｔ１...（３）
（側壁スペーサーの中腹幅）＝（１−ｋ×ｒ）×Ｔ１＋（１−ｋ）×Ｔ２＝Ｌ ...（４）
【００４６】
ただし、側壁スペーサー完成後に、エッチングレートの遅いシリコン窒化膜５を残す必要があることから、
（中腹部の水平方向のエッチング量）＜（シリコン窒化膜５の膜厚）＝Ｔ２...（５）
でなければならず、（５）に（２）を代入することにより、
Ｔ２＞ｋ／（１−ｋ）×ｒ×Ｔ１ ...（６）
となる。
【００４７】
また、ノッチ形状を防ぐため、
（中腹部の水平方向のエッチング量）≧（シリコン窒化膜５より下の、シリコン窒化膜４の水平方向のエッチング量）...（７）
でなければならず、（７）に（２）及び（３）を代入することにより、
Ｔ２≧（１−ｒ）×Ｔ１...（８）
となる。
【００４８】
ここで、（１）、（６）、（８）より、実施例１をなす、ｒ（＝Ｒ２／Ｒ１）、Ｔ２／Ｔ１の値の範囲を図示したのが、図４である。これをもとに、エッチングレートの速いシリコン窒化膜とエッチングレートの遅いシリコン窒化膜の膜厚の和 Ｔ１＋Ｔ２を、Ｔ２／Ｔ１を変数にして示したグラフが図５である。横軸は対数表示になっていることに注意されたい。本実施例は、図５のＡ−Ａ'またはＢ−Ｂ'の範囲で、これは図４のＡ−Ａ'またはＢ−Ｂ'の状態に一致している。
【００４９】
図５によれば、本実施例により、同じ側壁スペーサー中腹幅に対し、側壁スペーサーをシリコン窒化膜単層で形成する場合（Ｔ２／Ｔ１＝０または∞）に比べれば、シリコン窒化膜の総膜厚Ｔ１＋Ｔ２の値を小さくできることがわかる。なお、側壁スペーサーのすそ引きの値も、本実施例により減少できる。
【００５０】
このことより、等方性成分を含むエッチングを用いつつ、より狭い間隔で並ぶポリシリコンゲート電極の側壁スペーサー形成が可能であることがわかる。しかも、ノッチは無く、シリコン基板の削れは十分減らすことが可能である。
【００５１】
図９、図１０、図１１は、本実施例の効果を示すために行った実験結果を示している。エッチングレートの異なるシリコン窒化膜としては、本実験で用いたＲＩＥに対し、図８に示されるエッチングレートを有するシリコン窒化膜を用いた。
【００５２】
まず、図９は、関連技術２に従った、単層のシリコン窒化膜による側壁スペーサーの形成方法と、その断面観察像を示している。なお、実験で用いた構造は、図１で示した実施例と少し異なっているが、側壁スペーサーの形成方法は同じである。図９の断面像によると、関連技術２に従った場合、大きいすそ引きが見られ、堆積したシリコン窒化膜の膜厚は、完成した側壁スペーサーの中腹幅の１．６倍であった。
【００５３】
一方、図１０によると、本実施例を適用した側壁スペーサーは、すそ引きが減少しており、堆積したシリコン窒化膜の総膜厚は、完成した側壁スペーサーの中腹幅の１．４倍に減少している。図１１は、この値をまとめたグラフである。計算値と実験値がやや異なっているものの、概ね傾向は一致しており、本実施例の効果が示されている。
【００５４】
（実施の形態２）
図２は、本発明の第２の実施の形態を示す図である。本形態では、側壁スペーサー完成後に、エッチングレートの遅いシリコン窒化膜は無くなるように設定する。これは、エッチングレートの遅い窒化膜を残したくない場合に有効である。例えば、エッチングレートの遅い窒化膜がストレスや信頼性に影響を及ぼす場合などがそれにあたる。
【００５５】
まず図２（ａ）に示すように、シリコン基板１上に、ゲート絶縁膜２を介して、ポリシリコンゲート電極３を形成する。ポリシリコンゲート電極３は複数あり、間隔Ｗで並んでいる。次に、全面にエッチングレートの速いシリコン窒化膜６を膜厚Ｔ１、その上にエッチングレートの遅いシリコン窒化膜７を膜厚Ｔ２だけ堆積する。その際、シリコン窒化膜７のエッチングレートは、シリコン窒化膜６のエッチングレートのｒ倍とする。ｒは１未満の数値である。すなわち、シリコン窒化膜６のエッチングレートをＲ１、シリコン窒化膜７のエッチングレートをＲ２とすると、
Ｒ２／Ｒ１＝ｒ＜１...（９）
である。
【００５６】
次に図２（ｂ）に示すように、等方性度がｋである、異方性成分と等方性成分からなるＲＩＥ法で、エッチングレートの遅いシリコン窒化膜７をエッチングし、スペーサー７ａを形成する。この際、等方性成分によるエッチングにより、水平方向にもシリコン窒化膜７のエッチングが進行し、ｋ×Ｔ２だけ、シリコン窒化膜７が水平方向にもエッチングされる。ｋは、少なくとも同じ材料であれば、膜種によらずほぼ同一の値となる。この段階で、スペーサー７ａの幅は、（１−ｋ）×Ｔ２である。
【００５７】
続けて図２（ｃ）に示すように、同じ異方性成分と等方性成分からなるＲＩＥ法で、スペーサー７ａが無くなるまでエッチングする。スペーサー７ａの中腹幅は（１−ｋ）×Ｔ２であるから、シリコン窒化膜６は垂直方向に（１−ｋ）×Ｔ２／ｋ／ｒだけエッチングされ、シリコン窒化膜６ａとなる。このシリコン窒化膜６ａの垂直方向の残り膜厚は、Ｔ１−（１−ｋ）／ｋ／ｒ×Ｔ２である。
【００５８】
更に、同じ異方性成分と等方性成分からなるＲＩＥ法で、シリコン窒化膜６ａを、シリコン基板１とポリシリコンゲート電極３が露になるまでエッチングし、スペーサー６ｂを形成する。この際、エッチングの等方性成分により、水平方向にも、シリコン窒化膜６ａのエッチングが進行する。従って、ｋ×Ｔ１−（１−ｋ）／ｒ×Ｔ２だけ、シリコン窒化膜６ａが水平方向にもエッチングされる。一方、シリコン窒化膜７より下部における、シリコン窒化膜６の水平方向のエッチング量は、結局のところ、膜厚Ｔ１のｋ倍になるから、最終的にはｋ×Ｔ１である。
【００５９】
これらから、完成した側壁スペーサーの形状は以下のようになる。
（中腹部の水平方向のエッチング量）＝（すそ引き量）＝ｋ×Ｔ１＋｛１−（１−ｋ）／ｒ｝×Ｔ２...（１０）
（シリコン窒化膜７より下の、シリコン窒化膜６の水平方向のエッチング量）＝ｋ×Ｔ１...（１１）
（側壁スペーサーの中腹幅）＝（１−ｋ）×Ｔ１＋（１−ｋ）／ｒ×Ｔ２＝Ｌ...（１２）
【００６０】
ただし、側壁スペーサー完成後に、エッチングレートの遅いシリコン窒化膜が無くなるから、
（中腹部の水平方向のエッチング量）≧（シリコン窒化膜７の膜厚）＝Ｔ２...（１３）
でなければならず、（１０）、（１３）より、
Ｔ２≦ｋ／（１−ｋ）×ｒ×Ｔ１...（１４）
である。
【００６１】
また、ノッチ形状を防ぐため、
（中腹部の水平方向のエッチング量）≧（シリコン窒化膜７より下の、シリコン窒化膜６の水平方向のエッチング量）...（１５）
でなければならず、（１０）、（１１）、（１５）より、
ｒ≧１−ｋ...（１５）
である。
【００６２】
ここで、（９）、（１４）、（１５）より、実施例２をなす、ｒ（＝Ｒ２／Ｒ１）、Ｔ２／Ｔ１の値の範囲を図示したのが、図４である。
【００６３】
これをもとに、エッチングレートの速いシリコン窒化膜とエッチングレートの遅いシリコン窒化膜の膜厚の和 Ｔ１＋Ｔ２を、Ｔ２／Ｔ１を変数にして示したグラフが図５である。横軸は対数表示になっていることに注意されたい。本実施例は、図５のＡ'−Ａ''の範囲で、これは図４のＡ'−Ａ''の状態に一致している。
【００６４】
図５によれば、本実施例により、同じ側壁スペーサー中腹幅に対し、側壁スペーサーをシリコン窒化膜単層で形成する場合（Ｔ２／Ｔ１＝０または∞）に比べれば、シリコン窒化膜の総膜厚Ｔ１＋Ｔ２の値を小さくできることがわかる。なお、側壁スペーサーのすそ引きの値も、本実施例により減少できる。
【００６５】
このことより、等方性成分を含むエッチングを用いつつ、より狭い間隔で並ぶポリシリコンゲート電極の側壁スペーサー形成が可能であることがわかる。しかも、ノッチは無く、シリコン基板の削れは十分減らすことが可能である。
【００６６】
（実施の形態３）
図３は、本発明の第３の実施の形態を示す図である。本形態では、側壁スペーサー完成後に、エッチングレートの遅いシリコン窒化膜がちょうど無くなるように設定される。これは、第２の実施の形態の特殊な場合である。
【００６７】
まず図３（ａ）に示すように、シリコン基板１上に、ゲート絶縁膜２を介して、ポリシリコンゲート電極３を形成する。ポリシリコンゲート電極３は複数あり、間隔Ｗで並んでいる。次に、全面にエッチングレートの速いシリコン窒化膜８を膜厚Ｔ１、その上にエッチングレートの遅いシリコン窒化膜９を膜厚Ｔ２だけ堆積する。その際、シリコン窒化膜９のエッチングレートは、シリコン窒化膜８のエッチングレートのｒ倍とする。ｒは１未満の数値である。すなわち、シリコン窒化膜８のエッチングレートをＲ１、シリコン窒化膜９のエッチングレートをＲ２とすると、
Ｒ２／Ｒ１＝ｒ＜１...（１６）
である。
【００６８】
次に図３（ｂ）に示すように、等方性度がｋである、異方性成分と等方性成分からなるＲＩＥ法で、エッチングレートの遅いシリコン窒化膜９をエッチングし、スペーサー９ａを形成する。この際、等方性成分によるエッチングにより、水平方向にもシリコン窒化膜９のエッチングが進行し、ｋ×Ｔ２だけ、シリコン窒化膜９が水平方向にもエッチングされる。ｋは、少なくとも同じ材料であれば、膜種によらずほぼ同一の値となる。この段階で、スペーサー９ａの中腹幅は、（１−ｋ）×Ｔ２である。
【００６９】
続けて図３（ｃ）に示すように、同じ異方性成分と等方性成分からなるＲＩＥ法で、シリコン窒化膜８を、シリコン基板１とポリシリコンゲート電極３が露になるまでエッチングし、スペーサー８ａを形成する。この際、エッチングの等方性成分により、シリコン窒化膜９より下部において、ｋ×Ｔ１だけ、シリコン窒化膜８が水平方向にもエッチングされる。一方、スペーサー９ａも水平方向にエッチングされる。このエッチング量は、シリコン窒化膜８の水平方向のエッチング量のｒ倍になるから、ｋ×Ｔ１×ｒである。そしてこの段階で、ちょうど、スペーサー９ａが無くなるようにする。ここで、スペーサー９ａの中腹幅は（１−ｋ）×Ｔ２であるから、
Ｔ２＝ｋ／（１−ｋ）×ｒ×Ｔ１...（１７）
となるように設定する。
【００７０】
これらから、完成した側壁スペーサーの形状は以下のようになる。
（中腹部の水平方向のエッチング量）＝（すそ引き量）＝Ｔ２...（１８）
（シリコン窒化膜９より下の、シリコン窒化膜８の水平方向のエッチング量）＝ｋ×Ｔ１...（１９）
（側壁スペーサーの中腹幅）＝Ｔ１＝Ｌ...（２０）
【００７１】
なお、ノッチ形状を防ぐため、
（中腹部の水平方向のエッチング量）≧（シリコン窒化膜７より下の、シリコン窒化膜６の水平方向のエッチング量）...（２１）
でなければならず、（１８）、（１９）、（２１）より、
Ｔ２≧ｋ×Ｔ１...（２２）
である。
【００７２】
ここで、（１６）、（１７）、（２２）より、実施例３をなす、ｒ（＝Ｒ２／Ｒ１）、Ｔ２／Ｔ１の値の範囲を図示したのが、図４である。
【００７３】
これをもとに、エッチングレートの速いシリコン窒化膜とエッチングレートの遅いシリコン窒化膜の膜厚の和 Ｔ１＋Ｔ２を、Ｔ２／Ｔ１を変数にして示したグラフが図５である。横軸は対数表示になっていることに注意されたい。本実施例は、図５のＡ'に対応しており、これは図４のＡ'の状態に一致している。
【００７４】
図５によれば、本実施例により、同じ側壁スペーサー中腹幅に対し、側壁スペーサーをシリコン窒化膜単層で形成する場合（Ｔ２／Ｔ１＝０または∞）に比べれば、シリコン窒化膜の総膜厚Ｔ１＋Ｔ２の値を小さくできることがわかる。また、同じｒ＝Ｒ２／Ｒ１の値ならば、本実施例のときにもっともＴ１＋Ｔ２の値を小さくできることは重要である。なお、側壁スペーサーのすそ引きの値も、本実施例のときにもっとも小さくできる。
【００７５】
このことより、等方性成分を含むエッチングを用いつつ、より狭い間隔で並ぶポリシリコンゲート電極の側壁スペーサー形成が可能であることがわかる。しかも、ノッチは無く、シリコン基板の削れを十分減らすことが可能である。
【００７６】
（実施例の総括）
最後に、実施例１、実施例２、および実施例３を総括して、本発明の実施条件の範囲、及び最も効果をなす条件について述べる。
【００７７】
まず、ｒ＜１−ｋの場合、エッチングレートの遅いシリコン窒化膜を薄くしすぎると、ノッチ形状になる。図４によれば、ノッチにならない条件とは、「Ｔ２／Ｔ１≧１−ｒ」である。このとき、実施できるのは、実施例１のみである。なお、２つのシリコン窒化膜の膜厚の和Ｔ１＋Ｔ２を最も小さくできるのは、図５（ｂ）より、Ｂ'の状態、すなわち「Ｔ２／Ｔ１＝１−ｒ」の場合である。この場合、すそ引きも最も小さくなる。しかしこの条件は、図４によれば、ノッチ形状にならないぎりぎりの条件のため、膜厚ばらつきに注意する必要がある。
【００７８】
ｒ＜１−ｋの典型としては、エッチングレートの遅いシリコン窒化膜の代わりに、材料を変えて、シリコン酸化膜などにした場合に相当する。この場合は、ｒは０．１以下になる場合があり、概ね、Ｔ２／Ｔ１≧１−ｒ≒１、すなわち、エッチングレートの遅い膜の膜厚を、エッチングレートの速い膜の膜厚より厚く設定しなくてはならない。言い換えると、エッチングの非常に遅くかつ"薄い"膜を外側に配置した場合は、ほぼ必ずノッチ形状になることを意味している。これは、関連技術３に示されている。この点で、本発明が与える数値範囲は、関連技術３とは明らかに異なるものである。
【００７９】
次に、ｒ≧１−ｋの場合、図４によれば、Ｔ１とＴ２をどのように選択してもノッチ形状にならない。これは、比較的、２つのシリコン窒化膜のエッチングレートの差が小さい条件を選択しているためである。従って、膜厚のばらつきによってノッチ形状が発生するような事態を防ぎたい場合は、ｒ≧１−ｋの条件を選択するのが好ましい。この場合は、エッチング終了段階でちょうどエッチングレートの遅いシリコン窒化膜が無くなるよう、膜厚を設定するのが良い。これは、実施例３に相当する。この場合、与えられた２つのシリコン窒化膜、エッチング条件、できあがりの側壁スペーサー中腹幅の値のもとで、最も狭いゲート電極間まで側壁スペーサーを形成でき、なおかつすそ引きは最も小さくできる。
【００８０】
図６は、２つのシリコン窒化膜の膜厚の和Ｔ１＋Ｔ２の最小値、およびすそ引きの値の最小値の、ｒ依存性を示している。これは、図４、図５におけるＡ'またはＢ'の状態のときに実現される。これによれば、ｒが小さいほど、すなわち２つの窒化膜のエッチングレート差が非常に大きいほど、膜厚の和およびすそ引きを減らせることが分かる。図７は、等方性度ｋ＝０．４ の時の計算結果である。これによれば、シリコン窒化膜を単層膜でスペーサーを形成した場合（Ｒ１＝Ｒ２すなわちｒ＝１）の膜厚１．６７×Ｌに比べ、２つのシリコン窒化膜の膜厚の和を１．４×Ｌ以下まで減らせることが分かる。これは、側壁スペーサーを形成できる溝の幅を１６％以上低減できることを意味する。
【００８１】
なお、本実施の形態では、段差を有する構造として、ＭＩＳ型電界効果トランジスタのゲート電極を採用したが、狭い溝内の側壁にスペーサーを形成する場合や、コンタクトホールや配線ビア内部にスペーサーを形成する場合にも適用可能である。また、スペーサーの材料として、シリコン窒化膜を用いたが、シリコン酸化膜や、シリコン酸化膜とシリコン窒化膜の組み合わせでも構わない。
【００８２】
またエッチングの手法として、ＲＩＥを採用したが、完全に等方的なエッチング（ｋ＝１）でも効果はある。また、実際のＲＩＥでは、エッチングの手順として、ブレークスルー・ステップ、メインエッチング・ステップ、オーバーエッチング・ステップなど、複数のステップから構成されることが多いが、どれか一つのステップに本発明が採用されていれば、効果はある。
【００８３】
水平方向のエッチングレートの垂直方向のエッチングレートに対する比ｋが、エッチングレートの速い窒化膜とエッチングレートの遅い窒化膜で等しいことを前提にしているが、これはもちろん、厳密に等しい必要は無く、多少は異なっていても良い。重要なのは、本発明の設計手法であり、他のパラメータの調整でｋ値のずれを吸収できれば構わない。
【００８４】
本発明の実施形態による構造は、実施例１の場合は、透過型電子顕微鏡などによる側壁スペーサーの断面形状観察と、ＥＤＸ（エネルギー分散型Ｘ線分析装置）などによる組成分析を組み合わせることにより、確認可能である。実施例２の場合は、やや難しいが、側壁スペーサーの側面に段差があれば、透過型電子顕微鏡などによる断面形状観察によって確認可能である。
【００８５】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【符号の説明】
【００８６】
１ シリコン基板
２ ゲート酸化膜
３ ポリシリコンゲート電極
４ シリコン窒化膜
４ａ シリコン窒化膜スペーサー
５ シリコン窒化膜
５ａ、３ｂ シリコン窒化膜スペーサー
６ シリコン窒化膜
６ａ シリコン窒化膜
６ｂ シリコン窒化膜スペーサー
７ シリコン窒化膜
７ａ シリコン窒化膜スペーサー
８ シリコン窒化膜
８ａ シリコン窒化膜スペーサー
９ シリコン窒化膜
９ａ シリコン窒化膜スペーサー
１０ シリコン窒化膜
１０ａ シリコン窒化膜スペーサー
１１ シリコン窒化膜
１１ａ 側壁スペーサー
１２ シリコン窒化膜
１２ａ 側壁スペーサー
１２ｂ ノッチ
１３ シリコン酸化膜
１３ａ、１３ｂ シリコン酸化膜スペーサー
【特許請求の範囲】
【請求項１】
凸部、溝、又は孔を形成する工程と、
前記凸部の側壁上、前記溝の側壁上、若しくは孔の内壁上、及び前記凸部、溝、又は前記孔の周囲に第１スペーサー形成膜を形成する工程と、
前記第１スペーサー形成膜上に第２スペーサー形成膜を形成する工程と、
前記第２スペーサー形成膜及び前記第１スペーサー形成膜に等方性成分を含む異方性エッチングを行うことにより、前記凸部の側壁、前記溝の側壁、又は前記孔の内壁にスペーサーを形成する工程と、
を備え、
前記異方性エッチングにおいて、
１−（前記異方性エッチングおける前記第２スペーサー形成膜の垂直方向のエッチングレートに対する水平方向のエッチングレートの比）を異方性度と定義し、
（前記第１スペーサー形成膜の膜厚−前記第２スペーサー形成膜の膜厚）／（前記第１スペーサー形成膜の膜厚）を前記第１スペーサー形成膜の前記第２スペーサー形成膜に対する膜厚増分率と定義したときに、
前記第２スペーサー形成膜の垂直方向のエッチングレートは、
前記第１スペーサー形成膜の垂直方向のエッチングレートより小さく、
かつ前記第１スペーサー形成膜の垂直方向のエッチングレートに、前記異方性度と前記膜厚増分率のうち小さいほうを乗じた値より大きい半導体装置の製造方法。
【請求項２】
凸部、溝、又は孔を形成する工程と、
前記凸部の側壁上、前記溝の側壁上、若しくは孔の内壁上、及び前記凸部、溝、又は前記孔の周囲に第１スペーサー形成膜を形成する工程と、
前記第１スペーサー形成膜上に、前記第１スペーサー形成膜より薄い第２スペーサー形成膜を形成する工程と、
前記第２スペーサー形成膜及び前記第１スペーサー形成膜に等方性成分を含む異方性エッチングを行うことにより、前記凸部の側壁、前記溝の側壁、又は前記孔の内壁にスペーサーを形成する工程と、
を備え、
前記異方性エッチングにおいて、
１−（前記異方性エッチングおける前記第２スペーサー形成膜の垂直方向のエッチングレートに対する水平方向のエッチングレートの比）を異方性度と定義したときに、
前記第２スペーサー形成膜の垂直方向のエッチングレートは、
前記第１スペーサー形成膜の垂直方向のエッチングレートより小さく、
かつ前記第１スペーサー形成膜の垂直方向のエッチングレートに前記異方性度を乗じた値より大きい半導体装置の製造方法。
【請求項３】
請求項２に記載の半導体装置の製造方法において、
前記異方性エッチングおける前記第２スペーサー形成膜の垂直方向のエッチングレートに対する水平方向のエッチングレートの比を、前記異方性エッチングにおける等方性度として定義したとき、
前記第２スペーサー形成膜の垂直方向のエッチングレートは、前記第１スペーサー形成膜の垂直方向のエッチングレートに、前記第１スペーサー形成膜に対する前記第２スペーサー形成膜の膜厚の比と、前記異方性度とをそれぞれ乗じた値を、さらに前記等方性度で割った値に等しい半導体装置の製造方法。
【請求項４】
請求項１〜３のいずれか一つに記載の半導体装置の製造方法において、
前記第１スペーサー形成膜と前記第２スペーサー形成膜は、互いに同一の元素により形成される半導体装置の製造方法。
【請求項５】
請求項４に記載の半導体装置の製造方法において、
前記第１スペーサー形成膜と前記第２スペーサー形成膜は、互いに異なる基板温度で成膜される半導体装置の製造方法。
【請求項６】
請求項５に記載の半導体装置の製造方法において、
前記第１スペーサー形成膜は、前記第２スペーサー形成膜より低い基板温度で成膜される半導体装置の製造方法。
【請求項７】
請求項１〜６のいずれか一つに記載の半導体装置の製造方法において、
前記第２スペーサー形成膜及び前記第１スペーサー形成膜に対して連続して前記異方性エッチングが行われる半導体装置の製造方法。
【請求項１】
凸部、溝、又は孔を形成する工程と、
前記凸部の側壁上、前記溝の側壁上、若しくは孔の内壁上、及び前記凸部、溝、又は前記孔の周囲に第１スペーサー形成膜を形成する工程と、
前記第１スペーサー形成膜上に第２スペーサー形成膜を形成する工程と、
前記第２スペーサー形成膜及び前記第１スペーサー形成膜に等方性成分を含む異方性エッチングを行うことにより、前記凸部の側壁、前記溝の側壁、又は前記孔の内壁にスペーサーを形成する工程と、
を備え、
前記異方性エッチングにおいて、
１−（前記異方性エッチングおける前記第２スペーサー形成膜の垂直方向のエッチングレートに対する水平方向のエッチングレートの比）を異方性度と定義し、
（前記第１スペーサー形成膜の膜厚−前記第２スペーサー形成膜の膜厚）／（前記第１スペーサー形成膜の膜厚）を前記第１スペーサー形成膜の前記第２スペーサー形成膜に対する膜厚増分率と定義したときに、
前記第２スペーサー形成膜の垂直方向のエッチングレートは、
前記第１スペーサー形成膜の垂直方向のエッチングレートより小さく、
かつ前記第１スペーサー形成膜の垂直方向のエッチングレートに、前記異方性度と前記膜厚増分率のうち小さいほうを乗じた値より大きい半導体装置の製造方法。
【請求項２】
凸部、溝、又は孔を形成する工程と、
前記凸部の側壁上、前記溝の側壁上、若しくは孔の内壁上、及び前記凸部、溝、又は前記孔の周囲に第１スペーサー形成膜を形成する工程と、
前記第１スペーサー形成膜上に、前記第１スペーサー形成膜より薄い第２スペーサー形成膜を形成する工程と、
前記第２スペーサー形成膜及び前記第１スペーサー形成膜に等方性成分を含む異方性エッチングを行うことにより、前記凸部の側壁、前記溝の側壁、又は前記孔の内壁にスペーサーを形成する工程と、
を備え、
前記異方性エッチングにおいて、
１−（前記異方性エッチングおける前記第２スペーサー形成膜の垂直方向のエッチングレートに対する水平方向のエッチングレートの比）を異方性度と定義したときに、
前記第２スペーサー形成膜の垂直方向のエッチングレートは、
前記第１スペーサー形成膜の垂直方向のエッチングレートより小さく、
かつ前記第１スペーサー形成膜の垂直方向のエッチングレートに前記異方性度を乗じた値より大きい半導体装置の製造方法。
【請求項３】
請求項２に記載の半導体装置の製造方法において、
前記異方性エッチングおける前記第２スペーサー形成膜の垂直方向のエッチングレートに対する水平方向のエッチングレートの比を、前記異方性エッチングにおける等方性度として定義したとき、
前記第２スペーサー形成膜の垂直方向のエッチングレートは、前記第１スペーサー形成膜の垂直方向のエッチングレートに、前記第１スペーサー形成膜に対する前記第２スペーサー形成膜の膜厚の比と、前記異方性度とをそれぞれ乗じた値を、さらに前記等方性度で割った値に等しい半導体装置の製造方法。
【請求項４】
請求項１〜３のいずれか一つに記載の半導体装置の製造方法において、
前記第１スペーサー形成膜と前記第２スペーサー形成膜は、互いに同一の元素により形成される半導体装置の製造方法。
【請求項５】
請求項４に記載の半導体装置の製造方法において、
前記第１スペーサー形成膜と前記第２スペーサー形成膜は、互いに異なる基板温度で成膜される半導体装置の製造方法。
【請求項６】
請求項５に記載の半導体装置の製造方法において、
前記第１スペーサー形成膜は、前記第２スペーサー形成膜より低い基板温度で成膜される半導体装置の製造方法。
【請求項７】
請求項１〜６のいずれか一つに記載の半導体装置の製造方法において、
前記第２スペーサー形成膜及び前記第１スペーサー形成膜に対して連続して前記異方性エッチングが行われる半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２０１１−９６７８８（Ｐ２０１１−９６７８８Ａ）
【公開日】平成２３年５月１２日（２０１１．５．１２）
【国際特許分類】
【出願番号】特願２００９−２４８１２０（Ｐ２００９−２４８１２０）
【出願日】平成２１年１０月２８日（２００９．１０．２８）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２３年５月１２日（２０１１．５．１２）
【国際特許分類】
【出願日】平成２１年１０月２８日（２００９．１０．２８）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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