半導体装置内蔵基板モジュール及びその実装構造、並びに、半導体装置内蔵基板モジュールの製造方法
【課題】半導体チップを内蔵した基板モジュールにおいて、当該半導体チップの上面側と下面側に設けられた配線層や電極を導通する構成を設けた場合であっても、基板モジュールの平面サイズを小型化することができるとともに、良好な回路特性を実現することができる半導体装置内蔵基板モジュール及びその実装構造並びにその製造方法を提供する。
【解決手段】半導体装置内蔵基板モジュール１０は、コア基板１１に設けられた開口部１１ｈに半導体装置２０が埋め込まれ、コア基板１１の上面側及び下面側に積層配線が設けられている。半導体装置２０は、シリコン基板２１の上面に形成された集積回路と、シリコン基板２１の上面側及び下面側に設けられた配線層２５ａ、２５ｂ、外部接続用の柱状電極２６ａ、２６ｂ、第１、第２の封止層２７ａ、２７ｂと、シリコン基板２１の上面側と下面側を導通し、配線層２５ａ、２５ｂに接続された貫通電極２２ｃと、を有している。
【解決手段】半導体装置内蔵基板モジュール１０は、コア基板１１に設けられた開口部１１ｈに半導体装置２０が埋め込まれ、コア基板１１の上面側及び下面側に積層配線が設けられている。半導体装置２０は、シリコン基板２１の上面に形成された集積回路と、シリコン基板２１の上面側及び下面側に設けられた配線層２５ａ、２５ｂ、外部接続用の柱状電極２６ａ、２６ｂ、第１、第２の封止層２７ａ、２７ｂと、シリコン基板２１の上面側と下面側を導通し、配線層２５ａ、２５ｂに接続された貫通電極２２ｃと、を有している。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置内蔵基板モジュール、及び、該半導体装置内蔵基板モジュールの回路基板への実装構造、並びに、該半導体装置内蔵基板モジュールの製造方法に関する。
【背景技術】
【０００２】
近年、携帯電話機や携帯情報端末、デジタルカメラ、マルチメディアプレーヤ等の携帯型の電子機器の普及が著しい。携帯型の電子機器においては、小型化や高機能化に対する市場の要望が高く、このような要望に応えるため電子機器に搭載される半導体装置の高密度実装技術が重要な役割を担っている。
【０００３】
従来、高密度実装技術を適用した半導体装置の例としては、半導体チップを一対のコア基板間に挟み込んだ構成や、コア基板に設けられた開口部に埋め込んだ構成が知られている。このような構成を有する半導体装置においては、半導体チップの上面に設けられた端子が、半導体チップ外の接続パッドや配線層等を介して、半導体装置の上面や下面に設けられた外部接続用の電極に接続された構成を有している。このような半導体装置のうち、前者については、例えば特許文献１に記載されている。また、後者については、後述する実施形態において、比較例として説明する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−１３５７８１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上述したような構成を有する半導体装置においては、半導体チップの上面の端子が、半導体チップ外の所定の配線層や、半導体チップの上面側と下面側の配線層を導通する電気接続部材やスルーホールを介して、半導体装置の上面或いは下面に設けられた外部接続用の電極に接続されている。ここで、半導体チップの上面側と下面側の配線層を導通する電気接続部材やスルーホールは、半導体チップの周辺に設けられているため、半導体装置の平面サイズが大型化するという問題を有していた。また、このような配線構造の場合、半導体チップの端子から半導体装置の上面又は下面に設けられた外部接続用の電極までの配線経路が複雑になるとともに、配線長が長くなる場合がある。そのため、信号遅延等による回路特性の劣化を招くという問題を有していた。
【０００６】
そこで、本発明は、上述した問題点に鑑み、半導体チップを内蔵した基板モジュールにおいて、当該半導体チップの上面側と下面側に設けられた配線層や電極を導通する構成を設けた場合であっても、基板モジュールの平面サイズを小型化することができるとともに、良好な回路特性を実現することができる半導体装置内蔵基板モジュール、及び、該半導体装置内蔵基板モジュールの回路基板への実装構造、並びに、該半導体装置内蔵基板モジュールの製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明に係る半導体装置内蔵基板モジュールは、
上面から下面にかけて貫通する開口部が設けられた絶縁性基板と、
上面及び下面に接続パッドが設けられた半導体基板と、前記上面の接続パッドに接続するように前記半導体基板の上面側に設けられた第１の接続用電極と、前記第１の接続用電極の周側部を覆うように設けられた第１の封止層と、前記下面の接続パッドに接続するように前記半導体基板の下面側に設けられた第２の接続用電極と、前記第２の接続用電極の周側部を覆うように設けられた第２の封止層とを有し、且つ前記絶縁性基板の前記開口部内に埋め込まれた半導体装置と、
前記半導体装置の上面側に、前記半導体基板の前記第１の接続用電極に接続するように設けられた第１の配線層と、
前記半導体装置の下面側に、前記半導体基板の前記第２の接続用電極に接続するように設けられた第２の配線層と、
を備えることを特徴とする。
【０００８】
本発明に係る半導体装置内蔵基板モジュールの実装構造は、
上面から下面にかけて貫通する開口部が設けられた絶縁性基板と、
上面及び下面に接続パッドが設けられた半導体基板と、前記上面の接続パッドに接続するように前記半導体基板の上面側に設けられた第１の接続用電極と、前記第１の接続用電極の周側部を覆うように設けられた第１の封止層と、前記下面の接続パッドに接続するように前記半導体基板の下面側に設けられた第２の接続用電極と、前記第２の接続用電極の周側部を覆うように設けられた第２の封止層とを有し、且つ前記絶縁性基板の前記開口部内に埋め込まれた半導体装置と、
前記半導体装置の上面側に、前記半導体基板の前記第１の接続用電極に接続するように設けられた第１の配線層と、
前記半導体装置の下面側に、前記半導体基板の前記第２の接続用電極に接続するように設けられた第２の配線層と、を備える半導体装置内蔵基板モジュールを、
接続パッドが設けられた回路基板に接合させて実装したことを特徴とする。
【０００９】
本発明に係る半導体装置内蔵基板モジュールの製造方法は、
上面から下面にかけて貫通する開口部が設けられた絶縁性基板を準備する工程と、
上面及び下面に接続パッドが設けられた半導体基板と、前記上面の接続パッドに接続するように前記半導体基板の上面側に設けられた第１の接続用電極と、前記第１の接続用電極の周側部を覆うように設けられた第１の封止層と、前記下面の接続パッドに接続するように前記半導体基板の下面側に設けられた第２の接続用電極と、前記第２の接続用電極の周側部を覆うように設けられた第２の封止層とを有する半導体装置を、前記絶縁性基板の前記開口部内に埋め込む工程と、
前記半導体装置の上面側に、前記半導体基板の前記第１の接続用電極に接続するように第１の配線層を形成し、且つ、前記半導体装置の下面側に、前記半導体基板の前記第２の接続用電極に接続するように第２の配線層を形成する工程と、を含むことを特徴とする。
【発明の効果】
【００１０】
本発明によれば、半導体チップを内蔵した基板モジュールにおいて、当該半導体チップの上面側と下面側に設けられた配線層や電極を導通する構成を設けた場合であっても、基板モジュールの平面サイズを小型化することができるとともに、良好な回路特性を実現することができる半導体装置内蔵基板モジュール、及び、該半導体装置内蔵基板モジュールの回路基板への実装構造、並びに、該半導体装置内蔵基板モジュールの製造方法を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明に係る半導体装置内蔵基板モジュールの一実施形態を示す概略断面図である。
【図２】本発明に係る半導体装置内蔵基板モジュールに適用可能な半導体装置の一実施形態を示す概略平面図である。
【図３】本実施形態に適用可能な半導体装置を示す概略断面図である。
【図４】本実施形態に係る半導体装置内蔵基板モジュールの実装構造の一例を示す概略断面図である。
【図５】本実施形態に係る半導体装置内蔵基板モジュールに積層実装される半導体装置の一例を示す概略断面図である。
【図６】本実施形態に係る半導体装置内蔵基板モジュールの製造方法の一例を示す工程断面図（その１）である。
【図７】本実施形態に係る半導体装置内蔵基板モジュールの製造方法の一例を示す工程断面図（その２）である。
【図８】本実施形態に係る半導体装置内蔵基板モジュールの製造方法の一例を示す工程断面図（その３）である。
【図９】本実施形態に係る半導体装置内蔵基板モジュールの製造方法の一例を示す工程断面図（その４）である。
【図１０】本実施形態に係る半導体装置内蔵基板モジュールの製造方法の一例を示す工程断面図（その５）である。
【図１１】本実施形態に係る半導体装置内蔵基板モジュールの製造方法の一例を示す工程断面図（その６）である。
【図１２】本実施形態に係る半導体装置内蔵基板モジュールの製造方法の一例を示す工程断面図（その７）である。
【図１３】本実施形態に係る半導体装置内蔵基板モジュールの比較例を示す概略断面図である。
【発明を実施するための形態】
【００１２】
以下、本発明に係る半導体装置内蔵基板モジュール及びその実装構造、並びに、半導体装置内蔵基板モジュールの製造方法について、実施形態を示して詳しく説明する。
（半導体装置内蔵基板モジュール）
まず、本発明に係る半導体装置内蔵基板モジュールについて説明する。なお、本実施形態においては、半導体チップ及び該半導体チップに設けられた配線層、柱状電極及び封止層を含めた構成を「半導体装置」と定義する。本実施形態に係る半導体装置の具体的な構成については詳しく後述する。
【００１３】
図１は、本発明に係る半導体装置内蔵基板モジュールの一実施形態を示す概略断面図である。
本実施形態に係る半導体装置内蔵基板モジュール１０は、例えば図１に示すように、コア基板１１に設けられた開口部（キャビティ）１１ｈに、半導体装置２０が埋め込まれ、内蔵された構成を有している。ここで、本実施形態に係る半導体装置内蔵基板モジュール１０に内蔵される半導体装置２０は、いわゆるチップサイズパッケージ（Chip Size Package；ＣＳＰ）の一形態である、ウエハレベルＣＳＰ（又は、ウエハレベルパッケージ；ＷＬＰ）と呼ばれるパッケージ構造を有している。
【００１４】
半導体装置２０については、詳しく後述するが、概略、上面（図１の上面）に集積回路（図示を省略）が形成されたシリコン基板（半導体基板）２１と、当該シリコン基板２１を厚さ方向（図１の上下方向）に貫通し、上面側と下面（図１の下面）側を導通する貫通電極２２ｃと、シリコン基板２１の上面側及び下面側に設けられ、貫通電極２２ｃに接続された配線層２５ａ、２５ｂ及び外部接続用の柱状電極（第１の外部接続用電極、第２の外部接続用電極）２６ａ、２６ｂと、シリコン基板２１の上面側及び下面側を封止する第１の封止層２７ａ、第２の封止層２７ｂと、を有している。この半導体装置２０の厚さ方向の寸法は、コア基板１１の厚さ方向の寸法と略同一になるように設定されている。すなわち、コア基板１１の開口部１１ｈに半導体装置２０を埋め込んだ状態で、コア基板１１の上面と半導体装置２０の上面が略面一となり、また、コア基板１１の下面と半導体装置２０の下面が略面一となるように設定されている。ここで、コア基板１１の開口部１１ｈは、コア基板１１をその厚さ方向に貫通するように、コア基板１１の上面から下面にかけて貫通する貫通孔である。
【００１５】
コア基板１１は、例えばガラス繊維にエポキシ樹脂等を含浸させたシート状の絶縁材料からなるプリプレグと呼ばれる部材（絶縁性基板）が適用される。コア基板１１の上面（図１の上面；第１の面）１１ａ側には、例えばプリプレグからなる絶縁層（第１の絶縁層）１２ａ、１４ａが複数積層されている。各絶縁層１２ａ、１４ａの上面には所定の配線パターンを有する配線層（第１の配線層）１３ａ、１５ａが設けられ、絶縁層１２ａ、１４ａを厚さ方向に貫通するビア（第１のビア）１３ｖａ、１５ｖａにより、当該配線層１３ａ、１５ａと各絶縁層１２ａ、１４ａの下層側の配線層や電極と電気的に接続されている。このように、コア基板１１の上面側に設けられた配線層は、半導体装置２０側から順に、絶縁層１２ａ、配線層１３ａ、絶縁層１４ａ及び配線層１５ａが積層された積層構造を有している。すなわち、図１に示した半導体装置内蔵基板モジュール１０は片面２層のビルドアップ基板構造を有している。
【００１６】
具体的には、図１に示した半導体装置内蔵基板モジュール１０においては、コア基板１１の上面１１ａ側に、２層の絶縁層１２ａ、１４ａが積層されている。第１層目の積層配線は、コア基板１１及び半導体装置２０の上面側に積層された絶縁層１２ａと、当該絶縁層１２ａ上に設けられた配線層１３ａと、絶縁層１２ａを貫通して配線層１３ａと半導体装置２０の第１の封止層２７ａの上面に露出する柱状電極２６ａの端部に電気的に接続されたビア１３ｖａと、を有している。また、第２層目の積層配線は、第１層目の絶縁層１２ａ及び配線層１３ａ上に積層された絶縁層１４ａと、当該絶縁層１４ａ上に設けられた配線層１５ａと、絶縁層１４ａを貫通して配線層１５ａと第１層目の配線層１３ａに電気的に接続されたビア１５ｖａと、を有している。そして、最上層となる第２層目の絶縁層１４ａを被覆するようにソルダーレジスト等の保護絶縁膜１６ａが設けられている。保護絶縁膜１６ａには第２層目の配線層１５ａの上面が露出する開口部１６ｈａが設けられている。当該開口部１６ｈａを介して露出する配線層１５ａには外部接続用の半田ボール１７が接続されている。
【００１７】
また、コア基板の下面（図１の下面；第２の面）１１ｂ側にも、上面側と同様に、例えばプリプレグからなる絶縁層（第２の絶縁層）１２ｂ、１４ｂが複数積層されている。各絶縁層１２ｂ、１４ｂの下面には所定の配線パターンを有する配線層（第２の配線層）１３ｂ、１５ｂが設けられ、絶縁層１２ｂ、１４ｂを厚さ方向に貫通するビア（第２のビア）１３ｖｂ、１５ｖｂにより、当該配線層１３ｂ、１５ｂと絶縁層１２ｂ、１４ｂの上層側の配線層や電極と電気的に接続されている。このように、コア基板１１の下面側に設けられた配線層も、上面側の配線と同様に、半導体装置２０側から順に、絶縁層１２ｂ、配線層１３ｂ、絶縁層１４ｂ及び配線層１５ｂが積層された積層構造を有している。
【００１８】
具体的には、図１に示した半導体装置内蔵基板モジュール１０においては、コア基板１１の下面１１ｂ側に、２層の絶縁層１２ｂ、１４ｂが積層されている。第１層目の積層配線は、コア基板１１及び半導体装置２０の下面側に積層された絶縁層１２ｂと、当該絶縁層１２ｂ上（図面では下面側に相当する）に設けられた配線層１３ｂと、絶縁層１２ｂを貫通して配線層１３ｂと半導体装置２０の第２の封止層２７ｂの下面に露出する柱状電極２６ｂの端部に電気的に接続されたビア１３ｖｂと、を有している。また、第２層目の積層配線は、第１層目の絶縁層１２ｂ及び配線層１３ｂ上（図面では下面側に相当する）に積層された絶縁層１４ｂと、当該絶縁層１４ｂ上（図面では下面側に相当する）に設けられた配線層１５ｂと、絶縁層１４ｂを貫通して配線層１５ｂと第１層目の配線層１３ｂに電気的に接続されたビア１５ｖｂと、を有している。そして、最下層となる第２層目の絶縁層１４ｂを被覆するようにソルダーレジスト等の保護絶縁膜１６ｂが設けられている。保護絶縁膜１６ｂには第２層目の配線層１５ｂの下面が露出する開口部１６ｈｂが設けられている。
【００１９】
なお、図１においては、図示の都合上、半導体装置２０を簡略化して示した。また、図１において、各絶縁層１２ａ、１２ｂ、１４ａ、１４ｂ上に設けられる配線層１３ａ、１３ｂ、１５ａ、１５ｂは、積層構造を構成する上で必要な一部の配線層を示したものであって、これに限定されるものではない。また、積層配線の層数についても、一例を示したに過ぎず、これに限定されるものではなく、例えば積層配線が１層のみであってもよいし、コア基板１１の上面側及び下面側に設けられる積層配線の層数が異なるものであってもよい。ここで、コア基板１１の上面側及び下面側に設けられる積層配線の層数（特に、プリプレグからなる絶縁層の数）を、同数になるように構成した場合には、後述する半導体装置内蔵基板モジュールの製造方法において、次のような利点を有している。すなわち、半導体装置内蔵基板モジュールを個片化するまでの工程において、集合基板状態のコア基板（図６〜図１２参照）１１ｗの上面側と下面側に生じる引っ張り応力を均衡させることができるので、コア基板１１ｗの反りを軽減することができ、製造歩留まりを改善することができる。
【００２０】
次に、本実施形態に係る半導体装置内蔵基板モジュールに適用可能な、ウエハレベルＣＳＰ構造の半導体装置について、図面を参照して詳しく説明する。ここでは、本実施形態に適用可能な、ウエハレベルＣＳＰ構造の半導体装置の基本的な構成について説明する。
【００２１】
図２は、本発明に係る半導体装置内蔵基板モジュールに適用可能な半導体装置の一実施形態を示す概略平面図であり、図３は、本実施形態に適用可能な半導体装置を示す概略断面図である。ここで、図３（ａ）は、図２に示した半導体装置におけるIIIＡ−IIIＡ線（本明細書においては図２中に示したローマ数字の「３」に対応する記号として便宜的に「III」を用いる。）に沿った断面を示す図であり、図３（ｂ）は、図２に示した半導体装置におけるIIIＢ−IIIＢ線に沿った断面を示す図である。
【００２２】
本実施形態に適用可能な半導体装置２０は、例えば図２、図３（ａ）、（ｂ）に示すように、所定の機能を有する集積回路（図示を省略）が上面２１ａ側（図２の紙面手前側、及び、図３（ａ）、（ｂ）の上面側；第１の面）に形成されたシリコン基板（半導体基板）２１を備えている。ここで、集積回路は、周知のトランジスタやダイオード、抵抗、コンデンサ等の各素子と、これらを相互に接続する配線層により形成されている。
【００２３】
図２、図３（ａ）、（ｂ）に示すように、シリコン基板２１の上面２１ａには、集積回路の各素子に接続されたアルミニウム系金属等からなる複数の接続パッド２２ａが設けられている。また、シリコン基板２１の上面２１ａには、集積回路を保護するための絶縁膜として、酸化シリコンや窒化シリコン等からなるパッシベーション膜２３が設けられている。ここで、パッシベーション膜２３は、上述した複数の接続パッド２２ａを被覆するように設けられ、各接続パッド２２ａの上面の一部（例えば中央部）を露出させる複数の開口部２３ｈが設けられている。
【００２４】
パッシベーション膜２３の上面には、ポリイミド系樹脂等からなる絶縁膜２４ａが、シリコン基板２１の上面２１ａに関する法線の方向（図２の紙面手前側、又は、図３（ａ）、（ｂ）の上方側に相当する）から見て、すなわち、シリコン基板２１を上面側から平面視して、パッシベーション膜２３の上面のうち、外周縁を含む領域を枠状に露出させるように矩形状又は正方形状に設けられている。パッシベーション膜２３の開口部２３ｈに対応する部分の絶縁膜２４ａには、開口部２４ｈａが設けられ、各接続パッド２２ａの上面の一部（例えば中央部）が露出されている。すなわち、各接続パッド２２ａの上面は、パッシベーション膜２３に設けられた開口部２３ｈに整合する位置に設けられた絶縁膜２４ａの開口部２４ｈａを介して露出されている。
【００２５】
なお、本実施形態では、図２に示すように、複数の接続パッド２２ａが、シリコン基板２１の上面２１ａの外周縁に沿って、略矩形枠状をなすように配列されている場合を示したが、各接続パッド２２ａの配列はこれに限られるものではない。また、本実施形態では、図２、図３（ａ）、（ｂ）に示すように、絶縁膜２４ａが、シリコン基板２１を上面側（図２の紙面手前側、又は、図３（ａ）、（ｂ）の上側に相当する）から平面視して、パッシベーション膜２３の外周縁部分の上面を枠状に露出させるように、絶縁膜２４ａを矩形状又は正方形状に設けた構成について説明するが、これに限られるものではない。すなわち、パッシベーション膜２３と絶縁膜２４ａの平面形状を異なるように設けた構成に限らず、パッシベーション膜２３と絶縁膜２４ａの平面形状を同一になるように設けて、シリコン基板２１の外周縁部分の上面２１ａを枠状に露出させるように構成したものであってもよい。
【００２６】
また、図２、図３（ａ）、（ｂ）に示すように、絶縁膜２４ａの上面には、複数の配線層２５ａが所定の配線パターンを有して延在するように設けられている。配線層２５ａは、例えば、絶縁膜２４ａの上面に設けられた銅等からなるシード金属層２５−１ａと、シード金属層２５−１ａの上面に設けられた銅等からなる配線金属層２５−２ａとの２層構造を有している。各配線層２５ａの一端部２５ｘは、パッシベーション膜２３及び絶縁膜２４ａに設けられた開口部２３ｈ、２４ｈａを介して各接続パッド２２ａの上面に電気的に接続されている。また、各配線層２５ａの他端部には、ランド２５ｙが形成されている。そして、各配線層２５ａの一端部２５ｘと他端部（ランド２５ｙ）の間は、これらと一体的に形成された引き回し線部２５ｚにより接続されている。
【００２７】
また、図２、図３（ａ）、（ｂ）に示すように、各配線層２５ａのランド２５ｙの上面には、シリコン基板２１の上面２１ａに関する法線の方向に延在する、銅等からなる外部接続用の柱状電極（第１の接続用電極）２６ａが設けられ、ランド２５ｙと柱状電極２６ａが電気的に接続されている。ここで、柱状電極２６ａは、例えば図２に示すように、矩形状のシリコン基板２１の各辺方向（図面上下方向及び左右方向）に等間隔を有するように正方配列されている。
【００２８】
また、図３（ａ）、（ｂ）に示すように、配線層２５ａ及び絶縁膜２４ａが設けられたシリコン基板２１の上面側には、パッシベーション膜２３の上面のうち、絶縁膜２４ａによって被覆されずに露出された領域と、絶縁膜２４ａの上面のうち、配線層２５ａによって被覆されずに露出された領域とを被覆するように、シリカフィラーを含むエポキシ系樹脂等からなる第１の封止層２７ａが設けられている。第１の封止層２７ａの上面は、平坦化されており、上述した柱状電極２６ａの上面（端部）が露出するように略面一となるように設けられている。
【００２９】
また、図３（ａ）、（ｂ）に示すように、シリコン基板２１の下面２１ｂ側（図２の紙面裏手側、及び、図３（ａ）、（ｂ）の下面側）には、シリコン基板２１を下面側（図２の紙面裏手側、又は、図３（ａ）、（ｂ）の下側に相当する）から平面視して、例えば、上面２１ａ側に設けられた複数の接続パッド２２ａと整合する位置に、複数の接続パッド２２ｂが設けられている。ここで、上面２１ａ側の接続パッド２２ａと下面２１ｂ側の接続パッド２２ｂの個数や配列間隔（ピッチ）は、同一になるように設定されているものであってもよいし、各々任意の個数や配列間隔に設定されているものであってもよい。
【００３０】
そして、本実施形態に係る半導体装置２０においては、図２、図３（ａ）、（ｂ）に示すように、シリコン基板２１を厚さ方向（図３（ａ）、（ｂ）の上下方向に相当する）に貫通して、シリコン基板２１の上面２１ａ側の接続パッド２２ａと、下面２１ｂ側の接続パッド２２ｂとを、電気的に接続するアルミニウム系金属等からなる貫通電極２２ｃが設けられている。ここで、貫通電極２２ｃは、例えば、図２、図３（ａ）、（ｂ）に示すように、シリコン基板２１の上面２１ａ側及び下面２１ｂ側に設けられる各接続パッド２２ａ、２２ｂを１対１の関係で接続するように設けられる。なお、図２、図３（ａ）、（ｂ）においては、上面２１ａ側及び下面２１ｂ側に設けられる全ての接続パッド２２ａ、２２ｂを１対１の関係で相互に接続した構成を示したが、任意の配置位置の接続パッド２２ａ、２２ｂのみを貫通電極１２ｃを介して接続するものであってもよい。すなわち、貫通電極２２ｃを介して、相互に接続されていない接続パッド２２ａ、２２ｂが設けられていてもよい。また、貫通電極２２ｃは、図２、図３（ａ）、（ｂ）に示すように、シリコン基板２１を上面側あるいは下面側から平面視して、上面２１ａ側及び下面２１ｂ側に設けられる各接続パッド２２ａ、２２ｂの配置と整合する位置に設けられる。これによれば、シリコン基板２１を上面側あるいは下面側から平面視した場合に、同一の位置又は領域に、上面２１ａ側及び下面２１ｂ側の各接続パッド２２ａ、２２ｂと貫通電極２２ｃを平面的に重なるように設けることができる。したがって、平面視した場合に、貫通電極２２ｃの形成領域を、接続パッド２２ａ、２２ｂの形成領域とは別個に設ける必要がないので、半導体装置（集積回路）のレイアウト設計を制約することがない。
【００３１】
また、図３（ａ）、（ｂ）に示すように、シリコン基板２１の下面２１ｂには、上述した複数の接続パッド２２ｂを被覆するように、ポリイミド系樹脂等からなる絶縁膜２４ｂが設けられている。絶縁膜２４ｂは、シリコン基板２１を下面側から平面視して、シリコン基板２１の外周縁部分の下面２１ｂのうち、外周縁を含む領域を枠状に露出させるように矩形状又は正方形状に設けられている。また、絶縁膜２４ｂには、各接続パッド２２ｂの下面の一部（例えば中央部）を露出させる複数の開口部２４ｈｂが設けられている。
【００３２】
また、図３（ａ）、（ｂ）に示すように、絶縁膜２４ｂの下面には、複数の配線層２５ｂが所定の配線パターンを有して延在するように設けられている。配線層２５ｂは、上述した配線層２５ａと同様に、例えば、絶縁膜２４ｂの下面に設けられた銅等からなるシード金属層２５−１ｂと、シード金属層２５−１ｂの上面に設けられた銅等からなる配線金属層２５−２ｂとの２層構造を有している。各配線層２５ｂの一端部２５ｘは、絶縁膜２４ｂに設けられた開口部２４ｈｂを介して各接続パッド２２ｂの下面に電気的に接続されている。また、各配線層２５ｂの他端部には、ランド２５ｙが形成されている。そして、各配線層２５ｂの一端部２５ｘと他端部（ランド２５ｙ）の間は、これらと一体的に形成された引き回し線部２５ｚにより接続されている。
【００３３】
また、図３（ａ）、（ｂ）に示すように、各配線層２５ｂのランド２５ｙの下面には、シリコン基板２１の下面２１ｂに関する法線の方向に延在する、銅等からなる外部接続用の柱状電極（第２の接続用電極）２６ｂが設けられ、ランド２５ｙと柱状電極２６ｂが電気的に接続されている。ここで、柱状電極２６ｂは、例えば図２に示した柱状電極２６ａと同様に、矩形状のシリコン基板２１の各辺方向（図面上下方向及び左右方向）に等間隔を有するように正方配列されている。
【００３４】
また、図３（ａ）、（ｂ）に示すように、配線層２５ｂ及び絶縁膜２４ｂが設けられたシリコン基板２１の下面側には、シリコン基板２１の下面のうち、絶縁膜２４ｂによって被覆されずに露出された領域と、絶縁膜２４ｂの下面のうち、配線層２５ｂによって被覆されずに露出された領域とを被覆するように、シリカフィラーを含むエポキシ系樹脂等からなる第２の封止層２７ｂが設けられている。第２の封止層２７ｂの下面は、平坦化されており、上述した柱状電極２６ｂの下面（端部）が露出するように略面一となるように設けられている。
【００３５】
なお、図３（ａ）、（ｂ）においては、シリコン基板２１の上面側及び下面側に設けられる全ての柱状電極２６ａ、２６ｂが、シリコン基板２１を上面側あるいは下面側から平面視した場合に、略整合する位置に設けられた構成を示したが柱状電極２６ａ、２６ｂの設置位置はこれに限られるものではない。例えば、後述するように、本実施形態に係る半導体装置２０を内蔵した半導体装置内蔵基板モジュールを回路基板上に実装する場合や、他の半導体装置をパッケージ・オン・パッケージ（ＰＯＰ）構造で積層実装する場合には、少なくとも、実装される回路基板、あるいは、積層される他の半導体装置に設けられた電極との電気的な接続が可能な位置に柱状電極２６ａ、２６ｂが設けられているものであればよい。また、図３（ａ）、（ｂ）においては、シリコン基板２１の上面側及び下面側に設けられる柱状電極２６ａ、２６ｂが同数設けられた構成を示したが、図１に示したように、柱状電極２６ａ、２６ｂが、各々任意の個数設けられているものであってもよい。
【００３６】
このように、本実施形態に適用可能な半導体装置２０においては、シリコン基板２１の上面２１ａ及び下面２１ｂに、貫通電極２２ｃにより相互に接続された接続パッド２２ａ、２２ｂが設けられている。また、シリコン基板２１の上面側及び下面側には、各接続パッド２２ａ、２２ｂに接続された配線層２５ａ、２５ｂ及び外部接続用の柱状電極２６ａ、２６ｂが各々設けられているとともに、当該柱状電極２６ａ、２６ｂの周側部を被覆し、かつ、柱状電極２６ａの上面及び柱状電極２６ｂの下面が露出するように第１の封止層２７ａ、第２の封止層２７ｂが各々設けられている。これにより、シリコン基板２１の上面側及び下面側に設けられた柱状電極２６ａと２６ｂが、配線層２５ａ、接続パッド２２ａ、貫通電極２２ｃ、接続パッド２２ｂ、配線層２５ｂを介して、電気的に接続された構成が得られる。すなわち、シリコン基板２１の上面側及び下面側の柱状電極２６ａ、２６ｂが、集積回路に直接接続された単一の接続パッド２２ａに接続されて、所定の信号や電圧が柱状電極２６ａ、２６ｂを介して、集積回路に共通して入出力される。あるいは、上面側及び下面側の柱状電極２６ａ、２６ｂ間で、所定の信号や電圧がそのまま伝達されるスルー導通路として機能する。
【００３７】
なお、本実施形態に適用される半導体装置２０は、上述したように、シリコン基板２１の上面側及び下面側の柱状電極２６ａ、２６ｂが相互に電気的に接続された構成に加えて、上面側の柱状電極２６ａが、配線層２５ａを介して、接続パッド２２ａにのみ接続された構成が混在するものであってもよいし、下面側の柱状電極２６ｂが、配線層２５ｂ、接続パッド２２ｂ、貫通電極２２ｃを介して、上面側の接続パッド２２ａにのみ接続された構成が混在するものであってもよい。また、シリコン基板２１の上面側の接続パッド２２ａは、集積回路に接続されている場合について説明したが、当該接続パッド２２ａが集積回路に接続されていない構成を有しているものであってもよい。さらに、シリコン基板２１の上面側あるいは下面側に設けられた柱状電極２６ａ、２６ｂは、各々電気的に独立した構成を有するものであってもよいし、例えば配線層２５ａや２５ｂにより特定の柱状電極２６ａ又は２６ｂ（例えば、隣接する位置に設けられた柱状電極２６ａ又は２６ｂ）が相互に電気的に接続された構成を有するものであってもよい。
【００３８】
このように、本実施形態に係る半導体装置内蔵基板モジュール１０においては、コア基板１１に内蔵される半導体装置２０のシリコン基板２１の上面２１ａ側及び下面２１ｂ側に、貫通電極２２ｃにより電気的に接続された配線層２５ａ、２５ｂ及び柱状電極２６ａ、２６ｂが各々設けられている。これにより、半導体装置２０の上面側及び下面側に設けられた柱状電極２６ａと２６ｂが導通した構成が得られる。
【００３９】
したがって、このような半導体装置２０をコア基板１１に設けられた開口部１１ｈ内に埋め込むことにより、当該半導体装置２０を介して、コア基板１１の上面側の配線層１３ａ、１５ａと下面側の配線層１３ｂ、１５ｂを電気的に接続することができる。これにより、半導体装置２０が埋め込まれた開口部１１ｈ周辺のコア基板１１にスルーホールを形成する必要がないので、半導体装置内蔵基板モジュール１０の平面サイズ（換言すると、半導体装置内蔵基板モジュール１０を形成するコア基板１１の寸法）を小型化することができる。また、この場合、コア基板１１の開口部１１ｈ周辺に設けたスルーホールを経由して上面側の配線層１３ａ、１５ａと下面側の配線層１３ｂ、１５ｂを接続する場合に比較して、配線長を短くすることができ、信号遅延等の回路特性の劣化を抑制することができる。なお、本実施形態に係る半導体装置内蔵基板モジュール１０における作用効果については、後述する比較検証において、さらに詳しく説明する。
【００４０】
加えて、本実施形態に係る半導体装置内蔵基板モジュール１０において、コア基板１１に内蔵される半導体装置２０特有の作用効果として、半導体装置２０がＣＳＰ構造を有しているので、半導体装置２０の大きさを個々の半導体チップ（集積回路が形成されたシリコン基板２１に相当する）の外形寸法と略同じ外形寸法に近づけることができる。したがって、柱状電極及び該柱状電極を被覆する封止層が設けられた半導体装置において、該半導体装置の両面側に柱状電極を設けた場合に、その平面サイズがシリコン基板よりも大きくなることを抑制することができる。
【００４１】
また、本実施形態に適用される半導体装置２０においては、シリコン基板２１の上面側及び下面側に、配線層２５ａ、２５ｂに直接接続された柱状電極２６ａ、２６ｂを有し、さらに、当該柱状電極２６ａ、２６ｂの周側部を被覆するとともに、シリコン基板２１の上面側及び下面側を保護する第１の封止層２７ａ、第２の封止層２７ｂを設けた構成を有している。したがって、製造工程や製品出荷後における半導体装置内蔵基板モジュール１０の内部応力や外部応力を緩衝して、集積回路の損傷や断線等の発生等を抑制することができるとともに、回路特性が良好で、かつ、信頼性の高い半導体装置を適用することができる。
【００４２】
また、本実施形態に適用される半導体装置２０においては、シリコン基板２１の上面側及び下面側の双方に柱状電極２６ａ、２６ｂを設けた構成を有している。これにより、シリコン基板２１のいずれかの面側のみに外部接続用の柱状電極を配列する場合に比較して、柱状電極を分散して配置することができるので、電極の配置密度を低減することができるとともに、配線層２５ａ、２５ｂの設計自由度を向上させることができる。したがって、半導体装置２０をコア基板１１へ内蔵した場合に、コア基板１１の上面側及び下面側に設けられる多層配線層（配線層１３ａ、１３ｂ及びビア１３ｖａ、１３ｖｂに相当する）との接続不良や隣接する電極間でのショートの発生を抑制し、信頼性の高い半導体装置を適用することができる。あるいは、シリコン基板２１の両面の任意の位置に柱状電極２６ａ、２６ｂを分散して配置することができるので、配線層２５ａ、２５ｂの配線パターンを高密度化又は高機能化することができる。したがって、本来コア基板１１の上面側及び下面側に設けられる積層配線の配線パターンを簡略化して、配線長を短くしたり、配線層の積層数を削減することができる。又は、配線層の積層数を同一とした場合には、より複雑で高機能な配線パターンを有する積層配線を実現することができる。
【００４３】
さらに、本実施形態に示したようなウエハレベルＣＳＰ構造の半導体装置２０においては、いわゆるベアチップ型の半導体装置に比較して、製品検査を簡単に行うことができるとともに、集積回路が封止層等により保護されているので、外部応力や汚染物等の外的環境の影響を受けにくい。したがって、コア基板１１の開口部１１ｈへの埋め込み前に不良品を適切に除去して、良品の半導体装置のみをコア基板１１に内蔵することができ、製造歩留まりを向上させることができる。
【００４４】
なお、図２、図３に示した半導体装置２０においては、接続パッド２２ａと柱状電極２６ａに接続される配線層２５ａ、及び、接続パッド２２ｂと柱状電極２６ｂに接続される配線層２５ｂとして、シード金属層２５−１ａと配線金属層２５−２ａ、又は、シード金属層２５−１ｂと配線金属層２５−２ｂからなる２層構造の配線を有している場合について説明した。この配線構造は、半導体装置２０の一例を説明するためのものに過ぎず、本発明はこれに限られるものではない。すなわち、半導体装置２０に適用される配線層２５ａ、２５ｂは、例えば、単層の金属層又は導電層からなるものであってもよいし、３層以上の複数層の金属層又は導電層が積層された配線構造を有するものであってもよい。
【００４５】
（半導体装置内蔵基板モジュールの実装構造）
次に、本実施形態に係る半導体装置内蔵基板モジュールを回路基板に実装する際の構造について説明する。
【００４６】
図４は、本実施形態に係る半導体装置内蔵基板モジュールの実装構造の一例を示す概略断面図である。ここでは、図１に示した半導体装置内蔵基板モジュール１０を、上下反転させた状態で回路基板上に実装した場合の実装構造について説明する。また、図５は、本実施形態に係る半導体装置内蔵基板モジュールに積層実装される半導体装置の一例を示す概略断面図である。なお簡便のため、図４では、半導体装置４０を図５よりも簡略化して書いている。
【００４７】
上述した構成を有する半導体装置内蔵基板モジュール１０を適用した実装構造は、例えば図４に示すように、半導体装置内蔵基板モジュール１０の下面側に設けられ、保護絶縁膜１６ａの各開口部１６ｈａに露出する配線層１５ａが、個別の半田ボール１７や半田ペーストを介して、回路基板３０の上面に設けられた各接続パッド３２ｘに接合されている。これにより、半導体装置内蔵基板モジュール１０のコア基板１１に埋め込まれた半導体装置２０に設けられた集積回路（図示を省略）が、接続パッド２２ａ、配線層２５ａ、柱状電極２６ａ、及び、ビア１３ｖａ、配線層１３ａ、ビア１５ｖａ、配線層１５ａ、並びに、半田ボール１７を介して、回路基板３０上面の接続パッド３２ｘに電気的に接続される（図３（ａ）参照）。
【００４８】
なお、図４に示した実装構造に適用される回路基板３０は、フィルム状または平板状の絶縁体３１上に、銅等の金属膜からなる導体箔３２によって所定の配線パターンが形成された構造を有し、この導体箔３２の上面全体を覆うように絶縁膜３３が形成されている。この導体箔３２には、半導体装置内蔵基板モジュール１０等の外部回路と電気的に接続される複数の接続パッド３２ｘが設けられ、絶縁膜３３には、これらの接続パッド３２ｘの上面を露出するように開口部３３ｈが設けられている。
【００４９】
また、本実装構造例においては、例えば図４に示すように、半導体装置内蔵基板モジュール１０の上面側に設けられ、保護絶縁膜１６ｂの各開口部１６ｈｂに露出する配線層１５ｂが、個別の半田ボール４８を介して、他のウエハレベルＣＳＰ構造の半導体装置４０の各柱状電極４６に接合されている。これにより、半導体装置内蔵基板モジュール１０のコア基板１１に埋め込まれた半導体装置２０に設けられた集積回路が、接続パッド２２ａ、貫通電極２２ｃ、接続パッド２２ｂ、配線層２５ｂ、柱状電極２６ｂ、及び、ビア１３ｖｂ、配線層１３ｂ、ビア１５ｖｂ、配線層１５ｂ、並びに、半田ボール４８を介して、他の半導体装置４０に電気的に接続される。
【００５０】
ここで、半導体装置内蔵基板モジュール１０の上面側にＰＯＰ構造で積層実装される半導体装置４０は、図５に示すように、図２、図３に示した半導体装置２０において、シリコン基板の下面側の絶縁層、配線層、柱状電極、封止層、及び、シリコン基板を貫通する貫通電極が設けられていない構成を有している。
【００５１】
すなわち、半導体装置４０は、上面及び下面のうちのいずれか一方の面に接続パッド４２が設けられた半導体基板４１と、当該一方の面の接続パッド４２に接続するように半導体基板４１の一方の面側に設けられた柱状電極（第３の接続用電極）４６と、柱状電極４６の周側部を覆うように設けられた第３の封止層４７と、を有する。具体的には、図５に示すように、半導体基板４１の上面４１ａに、集積回路に接続された複数の接続パッド４２、及び、集積回路を保護するためのパッシベーション膜４３が設けられている。ここで、パッシベーション膜４３には、各接続パッド４２の上面の一部を露出させる複数の開口部４３ｈが設けられている。また、パッシベーション膜４３の上面には絶縁膜４４が設けられ、パッシベーション膜４３の開口部４３ｈに対応する部分に開口部４４ｈが設けられて、各接続パッド４２の上面の一部が露出されている。
【００５２】
また、図５に示すように、絶縁膜４４の上面には、複数の配線層４５が所定の配線パターンを有して延在するように設けられている。なお、配線層４５は、上述した半導体装置２０と同様に、複数の金属層からなる積層構造を有しているものであってもよいし、単層の金属層からなるものであってもよい。各配線層４５の一端部は、開口部４３ｈ、４４ｈを介して各接続パッド４２に電気的に接続され、また、各配線層４５の他端部上には、柱状電極４６が設けられている。また、配線層４５及び絶縁膜４４が設けられた半導体基板４１の上面側には、上面に柱状電極４６の端部が露出するように第３の封止層４７が設けられている。
【００５３】
このような実装構造によれば、上述したように、半導体装置内蔵基板モジュール１０の平面サイズを小型化することができるので、回路基板３０上に占める実装面積の増大を抑制することができ、ひいては、実装構造を高密度化することができる。また、上述したように、半導体装置内蔵基板モジュール１０内に設けられた配線長を、コア基板１１にスルーホールを設けて配線する場合に比較して短くすることができるので、信号遅延等の回路特性の劣化を抑制した実装構造を実現することができる。
【００５４】
（半導体装置内蔵基板モジュールの製造方法）
次に、本実施形態に係る半導体装置内蔵基板モジュールの製造方法について説明する。
図６〜図１２は、本実施形態に係る半導体装置内蔵基板モジュールの製造方法の一例を示す工程断面図である。ここでは、図４に示した実装構造に適用される半導体装置内蔵基板モジュールについて製造方法を説明する。なお、図６（ａ）は、図６（ｂ）に示したコア基板１１ｗにおけるVIＡ−VIＡ線（本明細書においては図６中に示したローマ数字の「６」に対応する記号として便宜的に「VI」を用いる。）に沿った断面を示す図である。また、図６（ｂ）に示した平面図において、コア基板１１ｗの形状を明確にするため、便宜的にハッチングを施して示した。
【００５５】
上述した半導体装置内蔵基板モジュール１０の製造方法は、まず、図６（ａ）に示すように、集合基板状態のコア基板１１ｗを準備する。ここで、図６（ｂ）に示すように、コア基板１１ｗには、複数の基板モジュール形成領域１０ｒが設定され、各基板モジュール形成領域１０ｒに、上面側と下面側を貫通する開口部（キャビティ）１１ｈｗが設けられている。そして、図６（ａ）、（ｃ）に示すように、このコア基板１１ｗの開口部１１ｈｗに、図２、図３に示した構成を有する半導体装置２０を埋め込む。これにより、コア基板１１ｗの各基板モジュール形成領域１０ｒの開口部１１ｈｗに半導体装置２０が埋め込まれた構成が得られる。また、図６（ａ）、（ｃ）において、符号１８で示す領域は、ダイシングストリートである。
【００５６】
ここで、半導体装置２０は、上述したように、シリコン基板２１の上面側及び下面側に配線層２５ａ、２５ｂ及び柱状電極２６ａ、２６ｂが設けられている。そして、半導体装置２０は、シリコン基板２１を貫通する貫通電極２２ｃにより、上面側と下面側の配線層２５ａ、２５ｂ及び柱状電極２６ａ、２６ｂが電気的に接続された構成を有している。また、半導体装置２０は、シリコン基板２１の上面側及び下面側に、柱状電極２６ａ、２６ｂの端部が露出するように、第１の封止層２７ａ、第２の封止層２７ｂが設けられている。
【００５７】
次いで、図７（ａ）に示すように、コア基板１１ｗの開口部１１ｈｗに半導体装置２０を埋め込んだ状態で、コア基板１１ｗの上面１１ｗａ及び半導体装置２０の上面を覆うように、半導体装置２０側から順に、プリプレグからなる絶縁層１２ａ及び銅箔等からなる金属導電層（第１の金属層）１３ｗａを積層し、コア基板１１ｗの下面１１ｗｂ及び半導体装置２０の下面を覆うように、半導体装置２０側から順に、プリプレグからなる絶縁層１２ｂ及び銅箔等からなる金属導電層（第２の金属層）１３ｗｂを積層する。次いで、図７（ｂ）に示すように、絶縁層１２ａ、１２ｂ及び金属導電層１３ｗａ、１３ｗｂを積層したコア基板１１ｗを熱プレスすることにより、各層を接合させるとともに硬化させる。
【００５８】
次いで、図８（ａ）に示すように、例えばレーザビア形成法を用いて、レーザドリル装置でコア基板１１ｗの上面側の金属導電層１３ｗａ及び絶縁層１２ａに穴あけ加工を行い、金属導電層１３ｗａ及び絶縁層１２ａにビア開口部（第１の開口部）１２ｈａを形成する。また、コア基板１１ｗの下面側においても、金属導電層１３ｗｂ及び絶縁層１２ｂに穴あけ加工を行い、金属導電層１３ｗｂ及び絶縁層１２ｂにビア開口部（第２の開口部）１２ｈｂを形成する。ここで、ビア開口部１２ｈａ、１２ｈｂの形成位置は、コア基板１１ｗを上面側又は下面側から平面視して、コア基板１１ｗの開口部１１ｈｗに埋め込まれた半導体装置２０の上面又は下面に露出する柱状電極２６ａ、２６ｂの配置位置と整合するように設定される。これにより、ビア開口部１２ｈａ、１２ｈｂ内に、半導体装置２０の上面又は下面に露出する柱状電極２６ａ、２６ｂの端部が露出する。
【００５９】
次いで、図８（ｂ）に示すように、半導体装置２０の上面及び下面に露出する柱状電極２６ａ、２６ｂをメッキ電流路とした銅の電解メッキを行なうことにより、少なくとも、柱状電極２６ａ、２６ｂが露出する絶縁層１２ａ、１２ｂのビア開口部１２ｈａ、１２ｈｂ内に、銅メッキを成長させて、ビア１３ｖａ、１３ｖｂを形成する。ここで、ビア１３ｖａ、１３ｖｂは、各々、コア基板１１ｗの上面側又は下面側の金属導電層１３ｗａ、１３ｗｂに電気的に接続されるように形成される。また、半導体装置２０の柱状電極２６ａと２６ｂは、シリコン基板２１に設けられた貫通電極２２ｃを介して、電気的に接続されているので、柱状電極２６ａと２６ｂのうち、いずれかを一方をメッキ用の電極に接続することにより、ビア１３ｖａ及び１３ｖｂは、同一の電解メッキ工程において同時に形成される。なお、銅の電解メッキにより形成された部分は、各々、銅箔からなる金属導電層１３ｗａ、１３ｗｂと一体化するように形成されるので、図面においてもそれらの境界は図示していない。
【００６０】
次いで、コア基板１１ｗの上面側に形成された金属導電層１３ｗａを、フォトリソグラフィ法を用いて、露光、現像処理を行うことにより、図８（ｃ）に示すように、絶縁層１２ａ上に所定の配線パターンを有し、かつ、ビア１３ｖａに接続された配線層１３ａを形成する。次いで、コア基板１１ｗの下面側についても同様に、金属導電層１３ｗｂを、フォトリソグラフィ法を用いて、露光、現像処理を行うことにより、図８（ｃ）に示すように、絶縁層１２ｂ上に所定の配線パターンを有し、かつ、ビア１３ｖｂに接続された配線層１３ｂを形成する（第１層目の積層配線形成工程）。
【００６１】
次いで、図９（ａ）に示すように、コア基板１１ｗの上面側の、配線層１３ａが形成された絶縁層１２ａ上に、プリプレグからなる絶縁層１４ａ及び銅箔等からなる金属導電層（第１の金属層）１５ｗａを積層し、また、下面側の配線層１３ａが形成された絶縁層１２ａ上に、プリプレグからなる絶縁層１４ｂ及び銅箔等からなる金属導電層（第２の金属層）１５ｗｂを積層する。そして、絶縁層１４ａ、１４ｂ及び金属導電層１５ｗａ、１５ｗｂを積層したコア基板１１ｗを熱プレスすることにより、各層を接合させるとともに硬化させる。
【００６２】
次いで、上述した第１層目の積層配線形成工程と同様に、図９（ｂ）に示すように、例えばレーザビア形成法を用いて、コア基板１１ｗの上面側の金属導電層１５ｗａ及び絶縁層１４ａに穴あけ加工を行い、金属導電層１５ｗａ及び絶縁層１４ａにビア開口部（第１の開口部）１４ｈａを形成する。また、コア基板１１ｗの下面側においても、金属導電層１５ｗｂ及び絶縁層１４ｂに穴あけ加工を行い、金属導電層１５ｗｂ及び絶縁層１４ｂにビア開口部（第２の開口部）１４ｈｂを形成する。ここで、ビア開口部１４ｈａ、１４ｂの形成位置は、コア基板１１ｗを上面側又は下面側から平面視して、第１層目の積層配線である配線層１３ａ、１３ｂの配線パターン、又は、ビア１３ｖａ、１３ｖｂの形成領域と整合するように設定される。これにより、ビア開口部１４ｈａ、１４ｈｂ内に、第１層目の積層配線である配線層１３ａ、１３ｂ、又は、ビア１３ｖａ、１３ｖｂが露出する。
【００６３】
ここで、上述した第１層目の積層配線形成工程においても行われた、レーザビア形成法を用いた穴あけ加工においては、ビア開口部１２ｈａ、１２ｈｂ、又は、１４ｈａ、１４ｂの形成位置は、下層に形成された柱状電極２６ａ、２６ｂ、又は、ビア１３ｖａ、１３ｖｂの形成領域と整合するように設定することが好ましい。すなわち、レーザビア形成法による穴あけ加工時に、下層に柱状電極２６ａ、２６ｂやビア１３ｖａ、１３ｖｂが形成されていない領域の配線層上に直接穴あけ加工をした場合、配線層を形成する銅箔が焼き切れて消失する場合がある。このような問題を防止するために、配線層を形成する銅箔を厚く形成することも考えられるが、この場合には、集合基板状態のコア基板１１ｗの上面側と下面側に生じる引っ張り応力が大きくなるとともに不均衡になり、コア基板１１ｗに反り等が生じやすくなるという新たな問題が生じる。これに対して、柱状電極２６ａ、２６ｂやビア１３ｖａ、１３ｖｂの形成領域上に穴あけ加工した場合には、上述したような問題の発生を抑制することができる。
【００６４】
次いで、図１０（ａ）に示すように、上述した第１層目の積層配線形成工程において形成された配線層１３ａ、１３ｂ、又は、ビア１３ｖａ、１３ｖｂをメッキ電流路とした銅の電解メッキを行なうことにより、少なくとも、配線層１３ａ、１３ｂ、又は、ビア１３ｖａ、１３ｖｂが露出する絶縁層１４ａ、１４ｂのビア開口部１４ｈａ、１４ｈｂ内に、銅メッキを成長させて、ビア１５ｖａ、１５ｖｂを形成する。ここで、ビア１５ｖａ、１５ｖｂは、各々、絶縁層１４ａ、１４ｂ上に形成された金属導電層１５ｗａ、１５ｗｂに電気的に接続されるように形成される。また、第１層目の積層配線である配線層１３ａ、１３ｂ、及び、ビア１３ｖａ、１３ｖｂは、コア基板１１ｗに埋め込まれた半導体装置２０のシリコン基板２１に設けられた貫通電極２２ｃを介して、電気的に接続されているので、ビア１３ｖａと１３ｖｂのうち、いずれかを一方をメッキ用の電極に接続することにより、ビア１５ｖａ及び１５ｖｂは、同一の電解メッキ工程において同時に形成される。なお、上述の通り、銅の電解メッキにより形成された部分は、各々、銅箔からなる金属導電層１５ｗａ、１５ｗｂと一体化するように形成されるので、図面においてもそれらの境界は図示していない。
【００６５】
次いで、上述した第１層目の積層配線形成工程と同様に、コア基板１１ｗの上面側及び下面側に形成された金属導電層１５ｗａ、１５ｗｂを、それぞれ、フォトリソグラフィ法を用いて、露光、現像処理を行うことにより、図１０（ｂ）に示すように、絶縁層１４ａ、１４ｂ上に所定の配線パターンを有し、かつ、ビア１５ｖａ又は１５ｖｂに接続された配線層１５ａ、１５ｂを形成する（第２層目の積層配線形成工程）。
【００６６】
次いで、
図１１（ａ）に示すように、コア基板１１ｗの上面側の、配線層１５ａ及びビア１５ｖａが形成された絶縁層１４ａ上に、熱硬化性のエポキシ樹脂等からなるソルダーレジストが保護絶縁膜１６ａとして形成される。ここで、保護絶縁膜１６ａには、配線層１５ａ又はビア１５ｖａが露出する開口部１６ｈａが形成されている。また、コア基板１１ｗの下面側にも、配線層１５ｂ及びビア１５ｖｂが形成された絶縁層１４ｂ上に、保護絶縁膜１６ｂが形成される。ここで、保護絶縁膜１６ｂには、配線層１５ｂ又はビア１５ｖｂが露出する開口部１６ｈｂが形成されている。
【００６７】
次いで、図１１（ｂ）に示すように、コア基板１１ｗの上面側の保護絶縁膜１６ａに形成された開口部１６ｈａを介して、配線層１５ａ又はビア１５ｖａに外部接続用の半田ボール１７が接続されるように形成される。なお、ここでは、半田ボール１７を形成する場合について説明したが、ランドグリッドアレイ（Land grid array；ＬＧＡ）型のパッケージに適用されるような、半田印刷による突起状の電極パッドを形成するものであってもよい。
【００６８】
次いで、図１２（ａ）に示すように、コア基板１１ｗの下面側の保護絶縁膜１６ｂに形成された開口部１６ｈｂ内に露出する配線層１５ｂ又はビア１５ｖｂに、半田ボール４８を介して、図５に示したような他の半導体装置４０が接合される。
【００６９】
次いで、図１２（ｂ）に示すように、上面側に半田ボール１７が形成され、下面側に他の半導体装置４０が接合されたコア基板１１ｗを、基板モジュール形成領域１０ｒごとにダイシングストリート１８に沿って切断して個片化することにより、図４に示した実装構造に適用される半導体装置内蔵基板モジュール１０が複数個得られる。
【００７０】
このような半導体装置内蔵基板モジュール１０の製造方法においては、半導体装置を内蔵する基板モジュールの既存の製造方法をほぼそのまま適用することができる。したがって、すでに製造工程や製造条件等が確立された製造技術を用いて、製造コストを抑制しつつ、平面サイズを小型化できるとともに、回路特性が良好で信頼性の高い半導体装置内蔵基板モジュールを実現することができる。
【００７１】
（比較検証）
次に、本実施形態に係る半導体装置内蔵基板モジュールの作用効果について、比較例を示して検証する。
図１３は、本実施形態に係る半導体装置内蔵基板モジュールの比較例を示す概略断面図である。ここで、上述した実施形態と同等の構成については、便宜的に同一又は同等の符号を付して示す。
【００７２】
本実施形態に係る半導体装置内蔵基板モジュールの比較例は、図１３に示すように、コア基板１１に設けられた開口部１１ｈに、図５に示した半導体装置４０と同等の構成を有する半導体装置２０ｐが埋め込まれているものとする。すなわち、半導体装置２０ｐは、シリコン基板２１の上面側にのみ集積回路や配線層２５、柱状電極２６、封止層２７等が設けられた構成を有している。
【００７３】
このような構成を有する半導体装置内蔵基板モジュール１０ｐにおいては、半導体装置２０ｐの上面側にのみ配線層２５や柱状電極２６等が設けられている。そのため、半導体装置２０ｐとコア基板１１の下面側に設けられた配線層１３ｂ、１５ｂとの電気的な接続を得るためには、半導体装置２０ｐが埋め込まれたコア基板１１の開口部１１ｈ周辺に設けられたスルーホール１１ｖ及び配線層１９ａ、１９ｂを介して接続する必要があった。これにより、比較例においては、半導体装置内蔵基板モジュール１０ｐの平面サイズ（換言すると、半導体装置内蔵基板モジュール１０ｐを形成するコア基板１１の寸法）が大型化し、回路基板上への実装した場合の実装面積が増大するという問題を有している。また、コア基板１１の上面側と下面側の積層配線が、開口部１１ｈ周辺のコア基板１１に設けられたスルーホール１１ｖを経由する配線経路により電気的に接続されるため、全体の配線長が長くなり、信号遅延等の回路特性の劣化が生じるという問題を有している。
【００７４】
これに対して、本実施形態に係る半導体装置内蔵基板モジュール１０においては、コア基板１１に内蔵される半導体装置２０が、シリコン基板２１を貫通する貫通電極２２ｃを有し、シリコン基板２１の上面側と下面側の配線層２５ａ、２５ｂ及び柱状電極２６ａ、２６ｂが相互に電気的に接続された構成を有している。そして、このような半導体装置２０をコア基板１１に内蔵することにより、コア基板１１の上面側及び下面側に設けられた配線層１３ａ、１３ｂ及び１５ａ、１５ｂを、半導体装置２０を介して電気的に接続することができるので、比較例（図１３参照）に示したようなスルーホール１１ｖを、半導体装置２０ｐが埋め込まれた開口部１１ｈの周辺領域に設ける必要がない。したがって、本実施形態によれば、半導体装置内蔵基板モジュールの平面サイズ（又は、半導体装置内蔵基板モジュールを形成するコア基板の寸法）を小型化することができるので、回路基板上に占める実装面積の増大を抑制して、実装構造の高密度化を図ることができる。
【００７５】
また、本実施形態によれば、コア基板１１の上面側と下面側の配線層１３ａ、１３ｂ及び１５ａ、１５ｂを、開口部１１ｈを回避してスルーホール１１ｖを経由する配線経路を使用することなく、半導体装置２０を介して直接電気的に接続することができるので、比較例に示した構成よりも配線長を短くすることができ、信号遅延等の回路特性の劣化を抑制することができる。
【００７６】
以上、本発明のいくつかの実施形態について説明したが、本発明は、上述した実施形態に限定されるものではなく、特許請求の範囲に記載された発明とその均等の範囲を含むものである。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
【００７７】
（付記）
請求項１に記載の発明は、
上面から下面にかけて貫通する開口部が設けられた絶縁性基板と、
上面及び下面に接続パッドが設けられた半導体基板と、前記上面の接続パッドに接続するように前記半導体基板の上面側に設けられた第１の接続用電極と、前記第１の接続用電極の周側部を覆うように設けられた第１の封止層と、前記下面の接続パッドに接続するように前記半導体基板の下面側に設けられた第２の接続用電極と、前記第２の接続用電極の周側部を覆うように設けられた第２の封止層とを有し、且つ前記絶縁性基板の前記開口部内に埋め込まれた半導体装置と、
前記半導体装置の上面側に、前記半導体基板の前記第１の接続用電極に接続するように設けられた第１の配線層と、
前記半導体装置の下面側に、前記半導体基板の前記第２の接続用電極に接続するように設けられた第２の配線層と、
を備えることを特徴とする半導体装置内蔵基板モジュールである。
【００７８】
請求項２に記載の発明は、
前記第１の接続用電極及び前記第２の接続用電極は、前記絶縁性基板の前記上面及び前記下面に関する法線の方向に延在する柱状を有していることを特徴とする請求項１に記載の半導体装置内蔵基板モジュールである。
【００７９】
請求項３に記載の発明は、
前記半導体基板の前記上面側には、集積回路が設けられ、
前記第１の接続用電極及び前記第２の接続用電極は、前記集積回路に接続されていることを特徴とする請求項１または２のいずれか一項に記載の半導体装置内蔵基板モジュールである。
【００８０】
請求項４に記載の発明は、
前記第１の配線層及び前記第２の配線層は、それぞれが複数の配線層を含み、且つ前記第１の配線層及び前記第２の配線層の各複数の配線層の間に絶縁層が介在するように設けられた、積層構造を有することを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置内蔵基板モジュールである。
【００８１】
請求項５に記載の発明は、
前記半導体装置は、前記半導体基板内を貫通し、前記半導体基板の前記上面の接続パッドと前記下面の接続パッドとを接続する貫通電極を、さらに有することを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置内蔵基板モジュールである。
【００８２】
請求項６に記載の発明は、
上面から下面にかけて貫通する開口部が設けられた絶縁性基板と、
上面及び下面に接続パッドが設けられた半導体基板と、前記上面の接続パッドに接続するように前記半導体基板の上面側に設けられた第１の接続用電極と、前記第１の接続用電極の周側部を覆うように設けられた第１の封止層と、前記下面の接続パッドに接続するように前記半導体基板の下面側に設けられた第２の接続用電極と、前記第２の接続用電極の周側部を覆うように設けられた第２の封止層とを有し、且つ前記絶縁性基板の前記開口部内に埋め込まれた半導体装置と、
前記半導体装置の上面側に、前記半導体基板の前記第１の接続用電極に接続するように設けられた第１の配線層と、
前記半導体装置の下面側に、前記半導体基板の前記第２の接続用電極に接続するように設けられた第２の配線層と、を備える半導体装置内蔵基板モジュールを、
接続パッドが設けられた回路基板に接合させて実装したことを特徴とする半導体装置内蔵基板モジュールの実装構造である。
【００８３】
請求項７に記載の発明は、
上面及び下面のうちのいずれか一方の面に接続パッドが設けられた半導体基板と、前記一方の面の接続パッドに接続するように前記半導体基板の一方の面側に設けられた第３の接続用電極と、前記第３の接続用電極の周側部を覆うように設けられた第３の封止層と、を有する他の半導体装置の電極に、前記半導体装置内蔵基板モジュールの、前記第１の配線層、又は、前記第２の配線層のいずれか一方の配線層が、接続されていることを特徴とする請求項６に記載の半導体装置内蔵基板モジュールの実装構造である。
【００８４】
請求項８に記載の発明は、
前記一方の配線層が、半田ボールを介して、前記他の半導体装置の前記電極に接続されていることを特徴とする請求項７に記載の半導体装置内蔵基板モジュールの実装構造である。
【００８５】
請求項９に記載の発明は、
前記半導体装置は、前記半導体基板内を貫通し、前記半導体基板の前記上面の接続パッドと前記下面の接続パッドとを接続する貫通電極を、さらに有することを特徴とする請求項６乃至８のいずれか一項に記載の半導体装置内蔵基板モジュールである。
【００８６】
請求項１０に記載の発明は、
上面から下面にかけて貫通する開口部が設けられた絶縁性基板を準備する工程と、
上面及び下面に接続パッドが設けられた半導体基板と、前記上面の接続パッドに接続するように前記半導体基板の上面側に設けられた第１の接続用電極と、前記第１の接続用電極の周側部を覆うように設けられた第１の封止層と、前記下面の接続パッドに接続するように前記半導体基板の下面側に設けられた第２の接続用電極と、前記第２の接続用電極の周側部を覆うように設けられた第２の封止層とを有する半導体装置を、前記絶縁性基板の前記開口部内に埋め込む工程と、
前記半導体装置の上面側に、前記半導体基板の前記第１の接続用電極に接続するように第１の配線層を形成し、且つ、前記半導体装置の下面側に、前記半導体基板の前記第２の接続用電極に接続するように第２の配線層を形成する工程と、を含むことを特徴とする半導体装置内蔵基板モジュールの製造方法である。
【００８７】
請求項１１に記載の発明は、
前記第１及び第２の配線層を形成する工程は、
前記絶縁性基板の上面及び前記半導体装置の上面を覆うように第１の絶縁層及び第１の金属層を前記半導体装置側から順に設ける工程と、
前記半導体装置の前記第１の接続用電極を露出する第１の開口部を設ける工程と、
前記絶縁性基板の下面及び前記半導体装置の下面を覆うように第２の絶縁層及び第２の金属層を前記半導体装置側から順に設ける工程と、
前記半導体装置の前記第２の接続用電極を露出する第２の開口部を設ける工程と、
前記第１の接続用電極及び前記第２の接続用電極をメッキ電流路とした電解メッキを行うことによって、前記第１の接続用電極及び前記第１の金属層に接続された第１のビアを前記半導体装置の上面側に形成し、同時に、前記第２の接続用電極及び前記第２の金属層に接続された第２のビアを前記半導体装置の下面側に形成する工程と、を含むことを特徴とする請求項１０に記載の半導体装置内蔵基板モジュールの製造方法である。
【００８８】
請求項１２に記載の発明は、
前記第１及び第２の配線層を形成する工程の後に、前記絶縁性基板を切断して、前記半導体装置内蔵基板モジュールを個片化することを特徴とする請求項１０または１１に記載の半導体装置内蔵基板モジュールの製造方法である。
【符号の説明】
【００８９】
１０ 半導体装置内蔵基板モジュール
１１ コア基板
１２ａ、１４ａ 絶縁層（第１の絶縁層）
１２ｂ、１４ｂ 絶縁層（第２の絶縁層）
１３ａ、１５ａ 配線層（第１の配線層）
１３ｂ、１５ｂ 配線層（第２の配線層）
１３ｖａ、１５ｖａ ビア（第１のビア）
１３ｖｂ、１５ｖｂ ビア（第２のビア）
１６ａ、１６ｂ 保護絶縁膜
１７ 半田ボール
２０ 半導体装置
２１ シリコン基板
２２ｃ 貫通電極
２５ａ、２５ｂ 配線層
２６ａ、２６ｂ 柱状電極（外部接続用電極）
２７ａ 第１の封止層
２７ｂ 第２の封止層
３０ 回路基板
４０ 半導体装置
【技術分野】
【０００１】
本発明は、半導体装置内蔵基板モジュール、及び、該半導体装置内蔵基板モジュールの回路基板への実装構造、並びに、該半導体装置内蔵基板モジュールの製造方法に関する。
【背景技術】
【０００２】
近年、携帯電話機や携帯情報端末、デジタルカメラ、マルチメディアプレーヤ等の携帯型の電子機器の普及が著しい。携帯型の電子機器においては、小型化や高機能化に対する市場の要望が高く、このような要望に応えるため電子機器に搭載される半導体装置の高密度実装技術が重要な役割を担っている。
【０００３】
従来、高密度実装技術を適用した半導体装置の例としては、半導体チップを一対のコア基板間に挟み込んだ構成や、コア基板に設けられた開口部に埋め込んだ構成が知られている。このような構成を有する半導体装置においては、半導体チップの上面に設けられた端子が、半導体チップ外の接続パッドや配線層等を介して、半導体装置の上面や下面に設けられた外部接続用の電極に接続された構成を有している。このような半導体装置のうち、前者については、例えば特許文献１に記載されている。また、後者については、後述する実施形態において、比較例として説明する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−１３５７８１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上述したような構成を有する半導体装置においては、半導体チップの上面の端子が、半導体チップ外の所定の配線層や、半導体チップの上面側と下面側の配線層を導通する電気接続部材やスルーホールを介して、半導体装置の上面或いは下面に設けられた外部接続用の電極に接続されている。ここで、半導体チップの上面側と下面側の配線層を導通する電気接続部材やスルーホールは、半導体チップの周辺に設けられているため、半導体装置の平面サイズが大型化するという問題を有していた。また、このような配線構造の場合、半導体チップの端子から半導体装置の上面又は下面に設けられた外部接続用の電極までの配線経路が複雑になるとともに、配線長が長くなる場合がある。そのため、信号遅延等による回路特性の劣化を招くという問題を有していた。
【０００６】
そこで、本発明は、上述した問題点に鑑み、半導体チップを内蔵した基板モジュールにおいて、当該半導体チップの上面側と下面側に設けられた配線層や電極を導通する構成を設けた場合であっても、基板モジュールの平面サイズを小型化することができるとともに、良好な回路特性を実現することができる半導体装置内蔵基板モジュール、及び、該半導体装置内蔵基板モジュールの回路基板への実装構造、並びに、該半導体装置内蔵基板モジュールの製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明に係る半導体装置内蔵基板モジュールは、
上面から下面にかけて貫通する開口部が設けられた絶縁性基板と、
上面及び下面に接続パッドが設けられた半導体基板と、前記上面の接続パッドに接続するように前記半導体基板の上面側に設けられた第１の接続用電極と、前記第１の接続用電極の周側部を覆うように設けられた第１の封止層と、前記下面の接続パッドに接続するように前記半導体基板の下面側に設けられた第２の接続用電極と、前記第２の接続用電極の周側部を覆うように設けられた第２の封止層とを有し、且つ前記絶縁性基板の前記開口部内に埋め込まれた半導体装置と、
前記半導体装置の上面側に、前記半導体基板の前記第１の接続用電極に接続するように設けられた第１の配線層と、
前記半導体装置の下面側に、前記半導体基板の前記第２の接続用電極に接続するように設けられた第２の配線層と、
を備えることを特徴とする。
【０００８】
本発明に係る半導体装置内蔵基板モジュールの実装構造は、
上面から下面にかけて貫通する開口部が設けられた絶縁性基板と、
上面及び下面に接続パッドが設けられた半導体基板と、前記上面の接続パッドに接続するように前記半導体基板の上面側に設けられた第１の接続用電極と、前記第１の接続用電極の周側部を覆うように設けられた第１の封止層と、前記下面の接続パッドに接続するように前記半導体基板の下面側に設けられた第２の接続用電極と、前記第２の接続用電極の周側部を覆うように設けられた第２の封止層とを有し、且つ前記絶縁性基板の前記開口部内に埋め込まれた半導体装置と、
前記半導体装置の上面側に、前記半導体基板の前記第１の接続用電極に接続するように設けられた第１の配線層と、
前記半導体装置の下面側に、前記半導体基板の前記第２の接続用電極に接続するように設けられた第２の配線層と、を備える半導体装置内蔵基板モジュールを、
接続パッドが設けられた回路基板に接合させて実装したことを特徴とする。
【０００９】
本発明に係る半導体装置内蔵基板モジュールの製造方法は、
上面から下面にかけて貫通する開口部が設けられた絶縁性基板を準備する工程と、
上面及び下面に接続パッドが設けられた半導体基板と、前記上面の接続パッドに接続するように前記半導体基板の上面側に設けられた第１の接続用電極と、前記第１の接続用電極の周側部を覆うように設けられた第１の封止層と、前記下面の接続パッドに接続するように前記半導体基板の下面側に設けられた第２の接続用電極と、前記第２の接続用電極の周側部を覆うように設けられた第２の封止層とを有する半導体装置を、前記絶縁性基板の前記開口部内に埋め込む工程と、
前記半導体装置の上面側に、前記半導体基板の前記第１の接続用電極に接続するように第１の配線層を形成し、且つ、前記半導体装置の下面側に、前記半導体基板の前記第２の接続用電極に接続するように第２の配線層を形成する工程と、を含むことを特徴とする。
【発明の効果】
【００１０】
本発明によれば、半導体チップを内蔵した基板モジュールにおいて、当該半導体チップの上面側と下面側に設けられた配線層や電極を導通する構成を設けた場合であっても、基板モジュールの平面サイズを小型化することができるとともに、良好な回路特性を実現することができる半導体装置内蔵基板モジュール、及び、該半導体装置内蔵基板モジュールの回路基板への実装構造、並びに、該半導体装置内蔵基板モジュールの製造方法を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明に係る半導体装置内蔵基板モジュールの一実施形態を示す概略断面図である。
【図２】本発明に係る半導体装置内蔵基板モジュールに適用可能な半導体装置の一実施形態を示す概略平面図である。
【図３】本実施形態に適用可能な半導体装置を示す概略断面図である。
【図４】本実施形態に係る半導体装置内蔵基板モジュールの実装構造の一例を示す概略断面図である。
【図５】本実施形態に係る半導体装置内蔵基板モジュールに積層実装される半導体装置の一例を示す概略断面図である。
【図６】本実施形態に係る半導体装置内蔵基板モジュールの製造方法の一例を示す工程断面図（その１）である。
【図７】本実施形態に係る半導体装置内蔵基板モジュールの製造方法の一例を示す工程断面図（その２）である。
【図８】本実施形態に係る半導体装置内蔵基板モジュールの製造方法の一例を示す工程断面図（その３）である。
【図９】本実施形態に係る半導体装置内蔵基板モジュールの製造方法の一例を示す工程断面図（その４）である。
【図１０】本実施形態に係る半導体装置内蔵基板モジュールの製造方法の一例を示す工程断面図（その５）である。
【図１１】本実施形態に係る半導体装置内蔵基板モジュールの製造方法の一例を示す工程断面図（その６）である。
【図１２】本実施形態に係る半導体装置内蔵基板モジュールの製造方法の一例を示す工程断面図（その７）である。
【図１３】本実施形態に係る半導体装置内蔵基板モジュールの比較例を示す概略断面図である。
【発明を実施するための形態】
【００１２】
以下、本発明に係る半導体装置内蔵基板モジュール及びその実装構造、並びに、半導体装置内蔵基板モジュールの製造方法について、実施形態を示して詳しく説明する。
（半導体装置内蔵基板モジュール）
まず、本発明に係る半導体装置内蔵基板モジュールについて説明する。なお、本実施形態においては、半導体チップ及び該半導体チップに設けられた配線層、柱状電極及び封止層を含めた構成を「半導体装置」と定義する。本実施形態に係る半導体装置の具体的な構成については詳しく後述する。
【００１３】
図１は、本発明に係る半導体装置内蔵基板モジュールの一実施形態を示す概略断面図である。
本実施形態に係る半導体装置内蔵基板モジュール１０は、例えば図１に示すように、コア基板１１に設けられた開口部（キャビティ）１１ｈに、半導体装置２０が埋め込まれ、内蔵された構成を有している。ここで、本実施形態に係る半導体装置内蔵基板モジュール１０に内蔵される半導体装置２０は、いわゆるチップサイズパッケージ（Chip Size Package；ＣＳＰ）の一形態である、ウエハレベルＣＳＰ（又は、ウエハレベルパッケージ；ＷＬＰ）と呼ばれるパッケージ構造を有している。
【００１４】
半導体装置２０については、詳しく後述するが、概略、上面（図１の上面）に集積回路（図示を省略）が形成されたシリコン基板（半導体基板）２１と、当該シリコン基板２１を厚さ方向（図１の上下方向）に貫通し、上面側と下面（図１の下面）側を導通する貫通電極２２ｃと、シリコン基板２１の上面側及び下面側に設けられ、貫通電極２２ｃに接続された配線層２５ａ、２５ｂ及び外部接続用の柱状電極（第１の外部接続用電極、第２の外部接続用電極）２６ａ、２６ｂと、シリコン基板２１の上面側及び下面側を封止する第１の封止層２７ａ、第２の封止層２７ｂと、を有している。この半導体装置２０の厚さ方向の寸法は、コア基板１１の厚さ方向の寸法と略同一になるように設定されている。すなわち、コア基板１１の開口部１１ｈに半導体装置２０を埋め込んだ状態で、コア基板１１の上面と半導体装置２０の上面が略面一となり、また、コア基板１１の下面と半導体装置２０の下面が略面一となるように設定されている。ここで、コア基板１１の開口部１１ｈは、コア基板１１をその厚さ方向に貫通するように、コア基板１１の上面から下面にかけて貫通する貫通孔である。
【００１５】
コア基板１１は、例えばガラス繊維にエポキシ樹脂等を含浸させたシート状の絶縁材料からなるプリプレグと呼ばれる部材（絶縁性基板）が適用される。コア基板１１の上面（図１の上面；第１の面）１１ａ側には、例えばプリプレグからなる絶縁層（第１の絶縁層）１２ａ、１４ａが複数積層されている。各絶縁層１２ａ、１４ａの上面には所定の配線パターンを有する配線層（第１の配線層）１３ａ、１５ａが設けられ、絶縁層１２ａ、１４ａを厚さ方向に貫通するビア（第１のビア）１３ｖａ、１５ｖａにより、当該配線層１３ａ、１５ａと各絶縁層１２ａ、１４ａの下層側の配線層や電極と電気的に接続されている。このように、コア基板１１の上面側に設けられた配線層は、半導体装置２０側から順に、絶縁層１２ａ、配線層１３ａ、絶縁層１４ａ及び配線層１５ａが積層された積層構造を有している。すなわち、図１に示した半導体装置内蔵基板モジュール１０は片面２層のビルドアップ基板構造を有している。
【００１６】
具体的には、図１に示した半導体装置内蔵基板モジュール１０においては、コア基板１１の上面１１ａ側に、２層の絶縁層１２ａ、１４ａが積層されている。第１層目の積層配線は、コア基板１１及び半導体装置２０の上面側に積層された絶縁層１２ａと、当該絶縁層１２ａ上に設けられた配線層１３ａと、絶縁層１２ａを貫通して配線層１３ａと半導体装置２０の第１の封止層２７ａの上面に露出する柱状電極２６ａの端部に電気的に接続されたビア１３ｖａと、を有している。また、第２層目の積層配線は、第１層目の絶縁層１２ａ及び配線層１３ａ上に積層された絶縁層１４ａと、当該絶縁層１４ａ上に設けられた配線層１５ａと、絶縁層１４ａを貫通して配線層１５ａと第１層目の配線層１３ａに電気的に接続されたビア１５ｖａと、を有している。そして、最上層となる第２層目の絶縁層１４ａを被覆するようにソルダーレジスト等の保護絶縁膜１６ａが設けられている。保護絶縁膜１６ａには第２層目の配線層１５ａの上面が露出する開口部１６ｈａが設けられている。当該開口部１６ｈａを介して露出する配線層１５ａには外部接続用の半田ボール１７が接続されている。
【００１７】
また、コア基板の下面（図１の下面；第２の面）１１ｂ側にも、上面側と同様に、例えばプリプレグからなる絶縁層（第２の絶縁層）１２ｂ、１４ｂが複数積層されている。各絶縁層１２ｂ、１４ｂの下面には所定の配線パターンを有する配線層（第２の配線層）１３ｂ、１５ｂが設けられ、絶縁層１２ｂ、１４ｂを厚さ方向に貫通するビア（第２のビア）１３ｖｂ、１５ｖｂにより、当該配線層１３ｂ、１５ｂと絶縁層１２ｂ、１４ｂの上層側の配線層や電極と電気的に接続されている。このように、コア基板１１の下面側に設けられた配線層も、上面側の配線と同様に、半導体装置２０側から順に、絶縁層１２ｂ、配線層１３ｂ、絶縁層１４ｂ及び配線層１５ｂが積層された積層構造を有している。
【００１８】
具体的には、図１に示した半導体装置内蔵基板モジュール１０においては、コア基板１１の下面１１ｂ側に、２層の絶縁層１２ｂ、１４ｂが積層されている。第１層目の積層配線は、コア基板１１及び半導体装置２０の下面側に積層された絶縁層１２ｂと、当該絶縁層１２ｂ上（図面では下面側に相当する）に設けられた配線層１３ｂと、絶縁層１２ｂを貫通して配線層１３ｂと半導体装置２０の第２の封止層２７ｂの下面に露出する柱状電極２６ｂの端部に電気的に接続されたビア１３ｖｂと、を有している。また、第２層目の積層配線は、第１層目の絶縁層１２ｂ及び配線層１３ｂ上（図面では下面側に相当する）に積層された絶縁層１４ｂと、当該絶縁層１４ｂ上（図面では下面側に相当する）に設けられた配線層１５ｂと、絶縁層１４ｂを貫通して配線層１５ｂと第１層目の配線層１３ｂに電気的に接続されたビア１５ｖｂと、を有している。そして、最下層となる第２層目の絶縁層１４ｂを被覆するようにソルダーレジスト等の保護絶縁膜１６ｂが設けられている。保護絶縁膜１６ｂには第２層目の配線層１５ｂの下面が露出する開口部１６ｈｂが設けられている。
【００１９】
なお、図１においては、図示の都合上、半導体装置２０を簡略化して示した。また、図１において、各絶縁層１２ａ、１２ｂ、１４ａ、１４ｂ上に設けられる配線層１３ａ、１３ｂ、１５ａ、１５ｂは、積層構造を構成する上で必要な一部の配線層を示したものであって、これに限定されるものではない。また、積層配線の層数についても、一例を示したに過ぎず、これに限定されるものではなく、例えば積層配線が１層のみであってもよいし、コア基板１１の上面側及び下面側に設けられる積層配線の層数が異なるものであってもよい。ここで、コア基板１１の上面側及び下面側に設けられる積層配線の層数（特に、プリプレグからなる絶縁層の数）を、同数になるように構成した場合には、後述する半導体装置内蔵基板モジュールの製造方法において、次のような利点を有している。すなわち、半導体装置内蔵基板モジュールを個片化するまでの工程において、集合基板状態のコア基板（図６〜図１２参照）１１ｗの上面側と下面側に生じる引っ張り応力を均衡させることができるので、コア基板１１ｗの反りを軽減することができ、製造歩留まりを改善することができる。
【００２０】
次に、本実施形態に係る半導体装置内蔵基板モジュールに適用可能な、ウエハレベルＣＳＰ構造の半導体装置について、図面を参照して詳しく説明する。ここでは、本実施形態に適用可能な、ウエハレベルＣＳＰ構造の半導体装置の基本的な構成について説明する。
【００２１】
図２は、本発明に係る半導体装置内蔵基板モジュールに適用可能な半導体装置の一実施形態を示す概略平面図であり、図３は、本実施形態に適用可能な半導体装置を示す概略断面図である。ここで、図３（ａ）は、図２に示した半導体装置におけるIIIＡ−IIIＡ線（本明細書においては図２中に示したローマ数字の「３」に対応する記号として便宜的に「III」を用いる。）に沿った断面を示す図であり、図３（ｂ）は、図２に示した半導体装置におけるIIIＢ−IIIＢ線に沿った断面を示す図である。
【００２２】
本実施形態に適用可能な半導体装置２０は、例えば図２、図３（ａ）、（ｂ）に示すように、所定の機能を有する集積回路（図示を省略）が上面２１ａ側（図２の紙面手前側、及び、図３（ａ）、（ｂ）の上面側；第１の面）に形成されたシリコン基板（半導体基板）２１を備えている。ここで、集積回路は、周知のトランジスタやダイオード、抵抗、コンデンサ等の各素子と、これらを相互に接続する配線層により形成されている。
【００２３】
図２、図３（ａ）、（ｂ）に示すように、シリコン基板２１の上面２１ａには、集積回路の各素子に接続されたアルミニウム系金属等からなる複数の接続パッド２２ａが設けられている。また、シリコン基板２１の上面２１ａには、集積回路を保護するための絶縁膜として、酸化シリコンや窒化シリコン等からなるパッシベーション膜２３が設けられている。ここで、パッシベーション膜２３は、上述した複数の接続パッド２２ａを被覆するように設けられ、各接続パッド２２ａの上面の一部（例えば中央部）を露出させる複数の開口部２３ｈが設けられている。
【００２４】
パッシベーション膜２３の上面には、ポリイミド系樹脂等からなる絶縁膜２４ａが、シリコン基板２１の上面２１ａに関する法線の方向（図２の紙面手前側、又は、図３（ａ）、（ｂ）の上方側に相当する）から見て、すなわち、シリコン基板２１を上面側から平面視して、パッシベーション膜２３の上面のうち、外周縁を含む領域を枠状に露出させるように矩形状又は正方形状に設けられている。パッシベーション膜２３の開口部２３ｈに対応する部分の絶縁膜２４ａには、開口部２４ｈａが設けられ、各接続パッド２２ａの上面の一部（例えば中央部）が露出されている。すなわち、各接続パッド２２ａの上面は、パッシベーション膜２３に設けられた開口部２３ｈに整合する位置に設けられた絶縁膜２４ａの開口部２４ｈａを介して露出されている。
【００２５】
なお、本実施形態では、図２に示すように、複数の接続パッド２２ａが、シリコン基板２１の上面２１ａの外周縁に沿って、略矩形枠状をなすように配列されている場合を示したが、各接続パッド２２ａの配列はこれに限られるものではない。また、本実施形態では、図２、図３（ａ）、（ｂ）に示すように、絶縁膜２４ａが、シリコン基板２１を上面側（図２の紙面手前側、又は、図３（ａ）、（ｂ）の上側に相当する）から平面視して、パッシベーション膜２３の外周縁部分の上面を枠状に露出させるように、絶縁膜２４ａを矩形状又は正方形状に設けた構成について説明するが、これに限られるものではない。すなわち、パッシベーション膜２３と絶縁膜２４ａの平面形状を異なるように設けた構成に限らず、パッシベーション膜２３と絶縁膜２４ａの平面形状を同一になるように設けて、シリコン基板２１の外周縁部分の上面２１ａを枠状に露出させるように構成したものであってもよい。
【００２６】
また、図２、図３（ａ）、（ｂ）に示すように、絶縁膜２４ａの上面には、複数の配線層２５ａが所定の配線パターンを有して延在するように設けられている。配線層２５ａは、例えば、絶縁膜２４ａの上面に設けられた銅等からなるシード金属層２５−１ａと、シード金属層２５−１ａの上面に設けられた銅等からなる配線金属層２５−２ａとの２層構造を有している。各配線層２５ａの一端部２５ｘは、パッシベーション膜２３及び絶縁膜２４ａに設けられた開口部２３ｈ、２４ｈａを介して各接続パッド２２ａの上面に電気的に接続されている。また、各配線層２５ａの他端部には、ランド２５ｙが形成されている。そして、各配線層２５ａの一端部２５ｘと他端部（ランド２５ｙ）の間は、これらと一体的に形成された引き回し線部２５ｚにより接続されている。
【００２７】
また、図２、図３（ａ）、（ｂ）に示すように、各配線層２５ａのランド２５ｙの上面には、シリコン基板２１の上面２１ａに関する法線の方向に延在する、銅等からなる外部接続用の柱状電極（第１の接続用電極）２６ａが設けられ、ランド２５ｙと柱状電極２６ａが電気的に接続されている。ここで、柱状電極２６ａは、例えば図２に示すように、矩形状のシリコン基板２１の各辺方向（図面上下方向及び左右方向）に等間隔を有するように正方配列されている。
【００２８】
また、図３（ａ）、（ｂ）に示すように、配線層２５ａ及び絶縁膜２４ａが設けられたシリコン基板２１の上面側には、パッシベーション膜２３の上面のうち、絶縁膜２４ａによって被覆されずに露出された領域と、絶縁膜２４ａの上面のうち、配線層２５ａによって被覆されずに露出された領域とを被覆するように、シリカフィラーを含むエポキシ系樹脂等からなる第１の封止層２７ａが設けられている。第１の封止層２７ａの上面は、平坦化されており、上述した柱状電極２６ａの上面（端部）が露出するように略面一となるように設けられている。
【００２９】
また、図３（ａ）、（ｂ）に示すように、シリコン基板２１の下面２１ｂ側（図２の紙面裏手側、及び、図３（ａ）、（ｂ）の下面側）には、シリコン基板２１を下面側（図２の紙面裏手側、又は、図３（ａ）、（ｂ）の下側に相当する）から平面視して、例えば、上面２１ａ側に設けられた複数の接続パッド２２ａと整合する位置に、複数の接続パッド２２ｂが設けられている。ここで、上面２１ａ側の接続パッド２２ａと下面２１ｂ側の接続パッド２２ｂの個数や配列間隔（ピッチ）は、同一になるように設定されているものであってもよいし、各々任意の個数や配列間隔に設定されているものであってもよい。
【００３０】
そして、本実施形態に係る半導体装置２０においては、図２、図３（ａ）、（ｂ）に示すように、シリコン基板２１を厚さ方向（図３（ａ）、（ｂ）の上下方向に相当する）に貫通して、シリコン基板２１の上面２１ａ側の接続パッド２２ａと、下面２１ｂ側の接続パッド２２ｂとを、電気的に接続するアルミニウム系金属等からなる貫通電極２２ｃが設けられている。ここで、貫通電極２２ｃは、例えば、図２、図３（ａ）、（ｂ）に示すように、シリコン基板２１の上面２１ａ側及び下面２１ｂ側に設けられる各接続パッド２２ａ、２２ｂを１対１の関係で接続するように設けられる。なお、図２、図３（ａ）、（ｂ）においては、上面２１ａ側及び下面２１ｂ側に設けられる全ての接続パッド２２ａ、２２ｂを１対１の関係で相互に接続した構成を示したが、任意の配置位置の接続パッド２２ａ、２２ｂのみを貫通電極１２ｃを介して接続するものであってもよい。すなわち、貫通電極２２ｃを介して、相互に接続されていない接続パッド２２ａ、２２ｂが設けられていてもよい。また、貫通電極２２ｃは、図２、図３（ａ）、（ｂ）に示すように、シリコン基板２１を上面側あるいは下面側から平面視して、上面２１ａ側及び下面２１ｂ側に設けられる各接続パッド２２ａ、２２ｂの配置と整合する位置に設けられる。これによれば、シリコン基板２１を上面側あるいは下面側から平面視した場合に、同一の位置又は領域に、上面２１ａ側及び下面２１ｂ側の各接続パッド２２ａ、２２ｂと貫通電極２２ｃを平面的に重なるように設けることができる。したがって、平面視した場合に、貫通電極２２ｃの形成領域を、接続パッド２２ａ、２２ｂの形成領域とは別個に設ける必要がないので、半導体装置（集積回路）のレイアウト設計を制約することがない。
【００３１】
また、図３（ａ）、（ｂ）に示すように、シリコン基板２１の下面２１ｂには、上述した複数の接続パッド２２ｂを被覆するように、ポリイミド系樹脂等からなる絶縁膜２４ｂが設けられている。絶縁膜２４ｂは、シリコン基板２１を下面側から平面視して、シリコン基板２１の外周縁部分の下面２１ｂのうち、外周縁を含む領域を枠状に露出させるように矩形状又は正方形状に設けられている。また、絶縁膜２４ｂには、各接続パッド２２ｂの下面の一部（例えば中央部）を露出させる複数の開口部２４ｈｂが設けられている。
【００３２】
また、図３（ａ）、（ｂ）に示すように、絶縁膜２４ｂの下面には、複数の配線層２５ｂが所定の配線パターンを有して延在するように設けられている。配線層２５ｂは、上述した配線層２５ａと同様に、例えば、絶縁膜２４ｂの下面に設けられた銅等からなるシード金属層２５−１ｂと、シード金属層２５−１ｂの上面に設けられた銅等からなる配線金属層２５−２ｂとの２層構造を有している。各配線層２５ｂの一端部２５ｘは、絶縁膜２４ｂに設けられた開口部２４ｈｂを介して各接続パッド２２ｂの下面に電気的に接続されている。また、各配線層２５ｂの他端部には、ランド２５ｙが形成されている。そして、各配線層２５ｂの一端部２５ｘと他端部（ランド２５ｙ）の間は、これらと一体的に形成された引き回し線部２５ｚにより接続されている。
【００３３】
また、図３（ａ）、（ｂ）に示すように、各配線層２５ｂのランド２５ｙの下面には、シリコン基板２１の下面２１ｂに関する法線の方向に延在する、銅等からなる外部接続用の柱状電極（第２の接続用電極）２６ｂが設けられ、ランド２５ｙと柱状電極２６ｂが電気的に接続されている。ここで、柱状電極２６ｂは、例えば図２に示した柱状電極２６ａと同様に、矩形状のシリコン基板２１の各辺方向（図面上下方向及び左右方向）に等間隔を有するように正方配列されている。
【００３４】
また、図３（ａ）、（ｂ）に示すように、配線層２５ｂ及び絶縁膜２４ｂが設けられたシリコン基板２１の下面側には、シリコン基板２１の下面のうち、絶縁膜２４ｂによって被覆されずに露出された領域と、絶縁膜２４ｂの下面のうち、配線層２５ｂによって被覆されずに露出された領域とを被覆するように、シリカフィラーを含むエポキシ系樹脂等からなる第２の封止層２７ｂが設けられている。第２の封止層２７ｂの下面は、平坦化されており、上述した柱状電極２６ｂの下面（端部）が露出するように略面一となるように設けられている。
【００３５】
なお、図３（ａ）、（ｂ）においては、シリコン基板２１の上面側及び下面側に設けられる全ての柱状電極２６ａ、２６ｂが、シリコン基板２１を上面側あるいは下面側から平面視した場合に、略整合する位置に設けられた構成を示したが柱状電極２６ａ、２６ｂの設置位置はこれに限られるものではない。例えば、後述するように、本実施形態に係る半導体装置２０を内蔵した半導体装置内蔵基板モジュールを回路基板上に実装する場合や、他の半導体装置をパッケージ・オン・パッケージ（ＰＯＰ）構造で積層実装する場合には、少なくとも、実装される回路基板、あるいは、積層される他の半導体装置に設けられた電極との電気的な接続が可能な位置に柱状電極２６ａ、２６ｂが設けられているものであればよい。また、図３（ａ）、（ｂ）においては、シリコン基板２１の上面側及び下面側に設けられる柱状電極２６ａ、２６ｂが同数設けられた構成を示したが、図１に示したように、柱状電極２６ａ、２６ｂが、各々任意の個数設けられているものであってもよい。
【００３６】
このように、本実施形態に適用可能な半導体装置２０においては、シリコン基板２１の上面２１ａ及び下面２１ｂに、貫通電極２２ｃにより相互に接続された接続パッド２２ａ、２２ｂが設けられている。また、シリコン基板２１の上面側及び下面側には、各接続パッド２２ａ、２２ｂに接続された配線層２５ａ、２５ｂ及び外部接続用の柱状電極２６ａ、２６ｂが各々設けられているとともに、当該柱状電極２６ａ、２６ｂの周側部を被覆し、かつ、柱状電極２６ａの上面及び柱状電極２６ｂの下面が露出するように第１の封止層２７ａ、第２の封止層２７ｂが各々設けられている。これにより、シリコン基板２１の上面側及び下面側に設けられた柱状電極２６ａと２６ｂが、配線層２５ａ、接続パッド２２ａ、貫通電極２２ｃ、接続パッド２２ｂ、配線層２５ｂを介して、電気的に接続された構成が得られる。すなわち、シリコン基板２１の上面側及び下面側の柱状電極２６ａ、２６ｂが、集積回路に直接接続された単一の接続パッド２２ａに接続されて、所定の信号や電圧が柱状電極２６ａ、２６ｂを介して、集積回路に共通して入出力される。あるいは、上面側及び下面側の柱状電極２６ａ、２６ｂ間で、所定の信号や電圧がそのまま伝達されるスルー導通路として機能する。
【００３７】
なお、本実施形態に適用される半導体装置２０は、上述したように、シリコン基板２１の上面側及び下面側の柱状電極２６ａ、２６ｂが相互に電気的に接続された構成に加えて、上面側の柱状電極２６ａが、配線層２５ａを介して、接続パッド２２ａにのみ接続された構成が混在するものであってもよいし、下面側の柱状電極２６ｂが、配線層２５ｂ、接続パッド２２ｂ、貫通電極２２ｃを介して、上面側の接続パッド２２ａにのみ接続された構成が混在するものであってもよい。また、シリコン基板２１の上面側の接続パッド２２ａは、集積回路に接続されている場合について説明したが、当該接続パッド２２ａが集積回路に接続されていない構成を有しているものであってもよい。さらに、シリコン基板２１の上面側あるいは下面側に設けられた柱状電極２６ａ、２６ｂは、各々電気的に独立した構成を有するものであってもよいし、例えば配線層２５ａや２５ｂにより特定の柱状電極２６ａ又は２６ｂ（例えば、隣接する位置に設けられた柱状電極２６ａ又は２６ｂ）が相互に電気的に接続された構成を有するものであってもよい。
【００３８】
このように、本実施形態に係る半導体装置内蔵基板モジュール１０においては、コア基板１１に内蔵される半導体装置２０のシリコン基板２１の上面２１ａ側及び下面２１ｂ側に、貫通電極２２ｃにより電気的に接続された配線層２５ａ、２５ｂ及び柱状電極２６ａ、２６ｂが各々設けられている。これにより、半導体装置２０の上面側及び下面側に設けられた柱状電極２６ａと２６ｂが導通した構成が得られる。
【００３９】
したがって、このような半導体装置２０をコア基板１１に設けられた開口部１１ｈ内に埋め込むことにより、当該半導体装置２０を介して、コア基板１１の上面側の配線層１３ａ、１５ａと下面側の配線層１３ｂ、１５ｂを電気的に接続することができる。これにより、半導体装置２０が埋め込まれた開口部１１ｈ周辺のコア基板１１にスルーホールを形成する必要がないので、半導体装置内蔵基板モジュール１０の平面サイズ（換言すると、半導体装置内蔵基板モジュール１０を形成するコア基板１１の寸法）を小型化することができる。また、この場合、コア基板１１の開口部１１ｈ周辺に設けたスルーホールを経由して上面側の配線層１３ａ、１５ａと下面側の配線層１３ｂ、１５ｂを接続する場合に比較して、配線長を短くすることができ、信号遅延等の回路特性の劣化を抑制することができる。なお、本実施形態に係る半導体装置内蔵基板モジュール１０における作用効果については、後述する比較検証において、さらに詳しく説明する。
【００４０】
加えて、本実施形態に係る半導体装置内蔵基板モジュール１０において、コア基板１１に内蔵される半導体装置２０特有の作用効果として、半導体装置２０がＣＳＰ構造を有しているので、半導体装置２０の大きさを個々の半導体チップ（集積回路が形成されたシリコン基板２１に相当する）の外形寸法と略同じ外形寸法に近づけることができる。したがって、柱状電極及び該柱状電極を被覆する封止層が設けられた半導体装置において、該半導体装置の両面側に柱状電極を設けた場合に、その平面サイズがシリコン基板よりも大きくなることを抑制することができる。
【００４１】
また、本実施形態に適用される半導体装置２０においては、シリコン基板２１の上面側及び下面側に、配線層２５ａ、２５ｂに直接接続された柱状電極２６ａ、２６ｂを有し、さらに、当該柱状電極２６ａ、２６ｂの周側部を被覆するとともに、シリコン基板２１の上面側及び下面側を保護する第１の封止層２７ａ、第２の封止層２７ｂを設けた構成を有している。したがって、製造工程や製品出荷後における半導体装置内蔵基板モジュール１０の内部応力や外部応力を緩衝して、集積回路の損傷や断線等の発生等を抑制することができるとともに、回路特性が良好で、かつ、信頼性の高い半導体装置を適用することができる。
【００４２】
また、本実施形態に適用される半導体装置２０においては、シリコン基板２１の上面側及び下面側の双方に柱状電極２６ａ、２６ｂを設けた構成を有している。これにより、シリコン基板２１のいずれかの面側のみに外部接続用の柱状電極を配列する場合に比較して、柱状電極を分散して配置することができるので、電極の配置密度を低減することができるとともに、配線層２５ａ、２５ｂの設計自由度を向上させることができる。したがって、半導体装置２０をコア基板１１へ内蔵した場合に、コア基板１１の上面側及び下面側に設けられる多層配線層（配線層１３ａ、１３ｂ及びビア１３ｖａ、１３ｖｂに相当する）との接続不良や隣接する電極間でのショートの発生を抑制し、信頼性の高い半導体装置を適用することができる。あるいは、シリコン基板２１の両面の任意の位置に柱状電極２６ａ、２６ｂを分散して配置することができるので、配線層２５ａ、２５ｂの配線パターンを高密度化又は高機能化することができる。したがって、本来コア基板１１の上面側及び下面側に設けられる積層配線の配線パターンを簡略化して、配線長を短くしたり、配線層の積層数を削減することができる。又は、配線層の積層数を同一とした場合には、より複雑で高機能な配線パターンを有する積層配線を実現することができる。
【００４３】
さらに、本実施形態に示したようなウエハレベルＣＳＰ構造の半導体装置２０においては、いわゆるベアチップ型の半導体装置に比較して、製品検査を簡単に行うことができるとともに、集積回路が封止層等により保護されているので、外部応力や汚染物等の外的環境の影響を受けにくい。したがって、コア基板１１の開口部１１ｈへの埋め込み前に不良品を適切に除去して、良品の半導体装置のみをコア基板１１に内蔵することができ、製造歩留まりを向上させることができる。
【００４４】
なお、図２、図３に示した半導体装置２０においては、接続パッド２２ａと柱状電極２６ａに接続される配線層２５ａ、及び、接続パッド２２ｂと柱状電極２６ｂに接続される配線層２５ｂとして、シード金属層２５−１ａと配線金属層２５−２ａ、又は、シード金属層２５−１ｂと配線金属層２５−２ｂからなる２層構造の配線を有している場合について説明した。この配線構造は、半導体装置２０の一例を説明するためのものに過ぎず、本発明はこれに限られるものではない。すなわち、半導体装置２０に適用される配線層２５ａ、２５ｂは、例えば、単層の金属層又は導電層からなるものであってもよいし、３層以上の複数層の金属層又は導電層が積層された配線構造を有するものであってもよい。
【００４５】
（半導体装置内蔵基板モジュールの実装構造）
次に、本実施形態に係る半導体装置内蔵基板モジュールを回路基板に実装する際の構造について説明する。
【００４６】
図４は、本実施形態に係る半導体装置内蔵基板モジュールの実装構造の一例を示す概略断面図である。ここでは、図１に示した半導体装置内蔵基板モジュール１０を、上下反転させた状態で回路基板上に実装した場合の実装構造について説明する。また、図５は、本実施形態に係る半導体装置内蔵基板モジュールに積層実装される半導体装置の一例を示す概略断面図である。なお簡便のため、図４では、半導体装置４０を図５よりも簡略化して書いている。
【００４７】
上述した構成を有する半導体装置内蔵基板モジュール１０を適用した実装構造は、例えば図４に示すように、半導体装置内蔵基板モジュール１０の下面側に設けられ、保護絶縁膜１６ａの各開口部１６ｈａに露出する配線層１５ａが、個別の半田ボール１７や半田ペーストを介して、回路基板３０の上面に設けられた各接続パッド３２ｘに接合されている。これにより、半導体装置内蔵基板モジュール１０のコア基板１１に埋め込まれた半導体装置２０に設けられた集積回路（図示を省略）が、接続パッド２２ａ、配線層２５ａ、柱状電極２６ａ、及び、ビア１３ｖａ、配線層１３ａ、ビア１５ｖａ、配線層１５ａ、並びに、半田ボール１７を介して、回路基板３０上面の接続パッド３２ｘに電気的に接続される（図３（ａ）参照）。
【００４８】
なお、図４に示した実装構造に適用される回路基板３０は、フィルム状または平板状の絶縁体３１上に、銅等の金属膜からなる導体箔３２によって所定の配線パターンが形成された構造を有し、この導体箔３２の上面全体を覆うように絶縁膜３３が形成されている。この導体箔３２には、半導体装置内蔵基板モジュール１０等の外部回路と電気的に接続される複数の接続パッド３２ｘが設けられ、絶縁膜３３には、これらの接続パッド３２ｘの上面を露出するように開口部３３ｈが設けられている。
【００４９】
また、本実装構造例においては、例えば図４に示すように、半導体装置内蔵基板モジュール１０の上面側に設けられ、保護絶縁膜１６ｂの各開口部１６ｈｂに露出する配線層１５ｂが、個別の半田ボール４８を介して、他のウエハレベルＣＳＰ構造の半導体装置４０の各柱状電極４６に接合されている。これにより、半導体装置内蔵基板モジュール１０のコア基板１１に埋め込まれた半導体装置２０に設けられた集積回路が、接続パッド２２ａ、貫通電極２２ｃ、接続パッド２２ｂ、配線層２５ｂ、柱状電極２６ｂ、及び、ビア１３ｖｂ、配線層１３ｂ、ビア１５ｖｂ、配線層１５ｂ、並びに、半田ボール４８を介して、他の半導体装置４０に電気的に接続される。
【００５０】
ここで、半導体装置内蔵基板モジュール１０の上面側にＰＯＰ構造で積層実装される半導体装置４０は、図５に示すように、図２、図３に示した半導体装置２０において、シリコン基板の下面側の絶縁層、配線層、柱状電極、封止層、及び、シリコン基板を貫通する貫通電極が設けられていない構成を有している。
【００５１】
すなわち、半導体装置４０は、上面及び下面のうちのいずれか一方の面に接続パッド４２が設けられた半導体基板４１と、当該一方の面の接続パッド４２に接続するように半導体基板４１の一方の面側に設けられた柱状電極（第３の接続用電極）４６と、柱状電極４６の周側部を覆うように設けられた第３の封止層４７と、を有する。具体的には、図５に示すように、半導体基板４１の上面４１ａに、集積回路に接続された複数の接続パッド４２、及び、集積回路を保護するためのパッシベーション膜４３が設けられている。ここで、パッシベーション膜４３には、各接続パッド４２の上面の一部を露出させる複数の開口部４３ｈが設けられている。また、パッシベーション膜４３の上面には絶縁膜４４が設けられ、パッシベーション膜４３の開口部４３ｈに対応する部分に開口部４４ｈが設けられて、各接続パッド４２の上面の一部が露出されている。
【００５２】
また、図５に示すように、絶縁膜４４の上面には、複数の配線層４５が所定の配線パターンを有して延在するように設けられている。なお、配線層４５は、上述した半導体装置２０と同様に、複数の金属層からなる積層構造を有しているものであってもよいし、単層の金属層からなるものであってもよい。各配線層４５の一端部は、開口部４３ｈ、４４ｈを介して各接続パッド４２に電気的に接続され、また、各配線層４５の他端部上には、柱状電極４６が設けられている。また、配線層４５及び絶縁膜４４が設けられた半導体基板４１の上面側には、上面に柱状電極４６の端部が露出するように第３の封止層４７が設けられている。
【００５３】
このような実装構造によれば、上述したように、半導体装置内蔵基板モジュール１０の平面サイズを小型化することができるので、回路基板３０上に占める実装面積の増大を抑制することができ、ひいては、実装構造を高密度化することができる。また、上述したように、半導体装置内蔵基板モジュール１０内に設けられた配線長を、コア基板１１にスルーホールを設けて配線する場合に比較して短くすることができるので、信号遅延等の回路特性の劣化を抑制した実装構造を実現することができる。
【００５４】
（半導体装置内蔵基板モジュールの製造方法）
次に、本実施形態に係る半導体装置内蔵基板モジュールの製造方法について説明する。
図６〜図１２は、本実施形態に係る半導体装置内蔵基板モジュールの製造方法の一例を示す工程断面図である。ここでは、図４に示した実装構造に適用される半導体装置内蔵基板モジュールについて製造方法を説明する。なお、図６（ａ）は、図６（ｂ）に示したコア基板１１ｗにおけるVIＡ−VIＡ線（本明細書においては図６中に示したローマ数字の「６」に対応する記号として便宜的に「VI」を用いる。）に沿った断面を示す図である。また、図６（ｂ）に示した平面図において、コア基板１１ｗの形状を明確にするため、便宜的にハッチングを施して示した。
【００５５】
上述した半導体装置内蔵基板モジュール１０の製造方法は、まず、図６（ａ）に示すように、集合基板状態のコア基板１１ｗを準備する。ここで、図６（ｂ）に示すように、コア基板１１ｗには、複数の基板モジュール形成領域１０ｒが設定され、各基板モジュール形成領域１０ｒに、上面側と下面側を貫通する開口部（キャビティ）１１ｈｗが設けられている。そして、図６（ａ）、（ｃ）に示すように、このコア基板１１ｗの開口部１１ｈｗに、図２、図３に示した構成を有する半導体装置２０を埋め込む。これにより、コア基板１１ｗの各基板モジュール形成領域１０ｒの開口部１１ｈｗに半導体装置２０が埋め込まれた構成が得られる。また、図６（ａ）、（ｃ）において、符号１８で示す領域は、ダイシングストリートである。
【００５６】
ここで、半導体装置２０は、上述したように、シリコン基板２１の上面側及び下面側に配線層２５ａ、２５ｂ及び柱状電極２６ａ、２６ｂが設けられている。そして、半導体装置２０は、シリコン基板２１を貫通する貫通電極２２ｃにより、上面側と下面側の配線層２５ａ、２５ｂ及び柱状電極２６ａ、２６ｂが電気的に接続された構成を有している。また、半導体装置２０は、シリコン基板２１の上面側及び下面側に、柱状電極２６ａ、２６ｂの端部が露出するように、第１の封止層２７ａ、第２の封止層２７ｂが設けられている。
【００５７】
次いで、図７（ａ）に示すように、コア基板１１ｗの開口部１１ｈｗに半導体装置２０を埋め込んだ状態で、コア基板１１ｗの上面１１ｗａ及び半導体装置２０の上面を覆うように、半導体装置２０側から順に、プリプレグからなる絶縁層１２ａ及び銅箔等からなる金属導電層（第１の金属層）１３ｗａを積層し、コア基板１１ｗの下面１１ｗｂ及び半導体装置２０の下面を覆うように、半導体装置２０側から順に、プリプレグからなる絶縁層１２ｂ及び銅箔等からなる金属導電層（第２の金属層）１３ｗｂを積層する。次いで、図７（ｂ）に示すように、絶縁層１２ａ、１２ｂ及び金属導電層１３ｗａ、１３ｗｂを積層したコア基板１１ｗを熱プレスすることにより、各層を接合させるとともに硬化させる。
【００５８】
次いで、図８（ａ）に示すように、例えばレーザビア形成法を用いて、レーザドリル装置でコア基板１１ｗの上面側の金属導電層１３ｗａ及び絶縁層１２ａに穴あけ加工を行い、金属導電層１３ｗａ及び絶縁層１２ａにビア開口部（第１の開口部）１２ｈａを形成する。また、コア基板１１ｗの下面側においても、金属導電層１３ｗｂ及び絶縁層１２ｂに穴あけ加工を行い、金属導電層１３ｗｂ及び絶縁層１２ｂにビア開口部（第２の開口部）１２ｈｂを形成する。ここで、ビア開口部１２ｈａ、１２ｈｂの形成位置は、コア基板１１ｗを上面側又は下面側から平面視して、コア基板１１ｗの開口部１１ｈｗに埋め込まれた半導体装置２０の上面又は下面に露出する柱状電極２６ａ、２６ｂの配置位置と整合するように設定される。これにより、ビア開口部１２ｈａ、１２ｈｂ内に、半導体装置２０の上面又は下面に露出する柱状電極２６ａ、２６ｂの端部が露出する。
【００５９】
次いで、図８（ｂ）に示すように、半導体装置２０の上面及び下面に露出する柱状電極２６ａ、２６ｂをメッキ電流路とした銅の電解メッキを行なうことにより、少なくとも、柱状電極２６ａ、２６ｂが露出する絶縁層１２ａ、１２ｂのビア開口部１２ｈａ、１２ｈｂ内に、銅メッキを成長させて、ビア１３ｖａ、１３ｖｂを形成する。ここで、ビア１３ｖａ、１３ｖｂは、各々、コア基板１１ｗの上面側又は下面側の金属導電層１３ｗａ、１３ｗｂに電気的に接続されるように形成される。また、半導体装置２０の柱状電極２６ａと２６ｂは、シリコン基板２１に設けられた貫通電極２２ｃを介して、電気的に接続されているので、柱状電極２６ａと２６ｂのうち、いずれかを一方をメッキ用の電極に接続することにより、ビア１３ｖａ及び１３ｖｂは、同一の電解メッキ工程において同時に形成される。なお、銅の電解メッキにより形成された部分は、各々、銅箔からなる金属導電層１３ｗａ、１３ｗｂと一体化するように形成されるので、図面においてもそれらの境界は図示していない。
【００６０】
次いで、コア基板１１ｗの上面側に形成された金属導電層１３ｗａを、フォトリソグラフィ法を用いて、露光、現像処理を行うことにより、図８（ｃ）に示すように、絶縁層１２ａ上に所定の配線パターンを有し、かつ、ビア１３ｖａに接続された配線層１３ａを形成する。次いで、コア基板１１ｗの下面側についても同様に、金属導電層１３ｗｂを、フォトリソグラフィ法を用いて、露光、現像処理を行うことにより、図８（ｃ）に示すように、絶縁層１２ｂ上に所定の配線パターンを有し、かつ、ビア１３ｖｂに接続された配線層１３ｂを形成する（第１層目の積層配線形成工程）。
【００６１】
次いで、図９（ａ）に示すように、コア基板１１ｗの上面側の、配線層１３ａが形成された絶縁層１２ａ上に、プリプレグからなる絶縁層１４ａ及び銅箔等からなる金属導電層（第１の金属層）１５ｗａを積層し、また、下面側の配線層１３ａが形成された絶縁層１２ａ上に、プリプレグからなる絶縁層１４ｂ及び銅箔等からなる金属導電層（第２の金属層）１５ｗｂを積層する。そして、絶縁層１４ａ、１４ｂ及び金属導電層１５ｗａ、１５ｗｂを積層したコア基板１１ｗを熱プレスすることにより、各層を接合させるとともに硬化させる。
【００６２】
次いで、上述した第１層目の積層配線形成工程と同様に、図９（ｂ）に示すように、例えばレーザビア形成法を用いて、コア基板１１ｗの上面側の金属導電層１５ｗａ及び絶縁層１４ａに穴あけ加工を行い、金属導電層１５ｗａ及び絶縁層１４ａにビア開口部（第１の開口部）１４ｈａを形成する。また、コア基板１１ｗの下面側においても、金属導電層１５ｗｂ及び絶縁層１４ｂに穴あけ加工を行い、金属導電層１５ｗｂ及び絶縁層１４ｂにビア開口部（第２の開口部）１４ｈｂを形成する。ここで、ビア開口部１４ｈａ、１４ｂの形成位置は、コア基板１１ｗを上面側又は下面側から平面視して、第１層目の積層配線である配線層１３ａ、１３ｂの配線パターン、又は、ビア１３ｖａ、１３ｖｂの形成領域と整合するように設定される。これにより、ビア開口部１４ｈａ、１４ｈｂ内に、第１層目の積層配線である配線層１３ａ、１３ｂ、又は、ビア１３ｖａ、１３ｖｂが露出する。
【００６３】
ここで、上述した第１層目の積層配線形成工程においても行われた、レーザビア形成法を用いた穴あけ加工においては、ビア開口部１２ｈａ、１２ｈｂ、又は、１４ｈａ、１４ｂの形成位置は、下層に形成された柱状電極２６ａ、２６ｂ、又は、ビア１３ｖａ、１３ｖｂの形成領域と整合するように設定することが好ましい。すなわち、レーザビア形成法による穴あけ加工時に、下層に柱状電極２６ａ、２６ｂやビア１３ｖａ、１３ｖｂが形成されていない領域の配線層上に直接穴あけ加工をした場合、配線層を形成する銅箔が焼き切れて消失する場合がある。このような問題を防止するために、配線層を形成する銅箔を厚く形成することも考えられるが、この場合には、集合基板状態のコア基板１１ｗの上面側と下面側に生じる引っ張り応力が大きくなるとともに不均衡になり、コア基板１１ｗに反り等が生じやすくなるという新たな問題が生じる。これに対して、柱状電極２６ａ、２６ｂやビア１３ｖａ、１３ｖｂの形成領域上に穴あけ加工した場合には、上述したような問題の発生を抑制することができる。
【００６４】
次いで、図１０（ａ）に示すように、上述した第１層目の積層配線形成工程において形成された配線層１３ａ、１３ｂ、又は、ビア１３ｖａ、１３ｖｂをメッキ電流路とした銅の電解メッキを行なうことにより、少なくとも、配線層１３ａ、１３ｂ、又は、ビア１３ｖａ、１３ｖｂが露出する絶縁層１４ａ、１４ｂのビア開口部１４ｈａ、１４ｈｂ内に、銅メッキを成長させて、ビア１５ｖａ、１５ｖｂを形成する。ここで、ビア１５ｖａ、１５ｖｂは、各々、絶縁層１４ａ、１４ｂ上に形成された金属導電層１５ｗａ、１５ｗｂに電気的に接続されるように形成される。また、第１層目の積層配線である配線層１３ａ、１３ｂ、及び、ビア１３ｖａ、１３ｖｂは、コア基板１１ｗに埋め込まれた半導体装置２０のシリコン基板２１に設けられた貫通電極２２ｃを介して、電気的に接続されているので、ビア１３ｖａと１３ｖｂのうち、いずれかを一方をメッキ用の電極に接続することにより、ビア１５ｖａ及び１５ｖｂは、同一の電解メッキ工程において同時に形成される。なお、上述の通り、銅の電解メッキにより形成された部分は、各々、銅箔からなる金属導電層１５ｗａ、１５ｗｂと一体化するように形成されるので、図面においてもそれらの境界は図示していない。
【００６５】
次いで、上述した第１層目の積層配線形成工程と同様に、コア基板１１ｗの上面側及び下面側に形成された金属導電層１５ｗａ、１５ｗｂを、それぞれ、フォトリソグラフィ法を用いて、露光、現像処理を行うことにより、図１０（ｂ）に示すように、絶縁層１４ａ、１４ｂ上に所定の配線パターンを有し、かつ、ビア１５ｖａ又は１５ｖｂに接続された配線層１５ａ、１５ｂを形成する（第２層目の積層配線形成工程）。
【００６６】
次いで、
図１１（ａ）に示すように、コア基板１１ｗの上面側の、配線層１５ａ及びビア１５ｖａが形成された絶縁層１４ａ上に、熱硬化性のエポキシ樹脂等からなるソルダーレジストが保護絶縁膜１６ａとして形成される。ここで、保護絶縁膜１６ａには、配線層１５ａ又はビア１５ｖａが露出する開口部１６ｈａが形成されている。また、コア基板１１ｗの下面側にも、配線層１５ｂ及びビア１５ｖｂが形成された絶縁層１４ｂ上に、保護絶縁膜１６ｂが形成される。ここで、保護絶縁膜１６ｂには、配線層１５ｂ又はビア１５ｖｂが露出する開口部１６ｈｂが形成されている。
【００６７】
次いで、図１１（ｂ）に示すように、コア基板１１ｗの上面側の保護絶縁膜１６ａに形成された開口部１６ｈａを介して、配線層１５ａ又はビア１５ｖａに外部接続用の半田ボール１７が接続されるように形成される。なお、ここでは、半田ボール１７を形成する場合について説明したが、ランドグリッドアレイ（Land grid array；ＬＧＡ）型のパッケージに適用されるような、半田印刷による突起状の電極パッドを形成するものであってもよい。
【００６８】
次いで、図１２（ａ）に示すように、コア基板１１ｗの下面側の保護絶縁膜１６ｂに形成された開口部１６ｈｂ内に露出する配線層１５ｂ又はビア１５ｖｂに、半田ボール４８を介して、図５に示したような他の半導体装置４０が接合される。
【００６９】
次いで、図１２（ｂ）に示すように、上面側に半田ボール１７が形成され、下面側に他の半導体装置４０が接合されたコア基板１１ｗを、基板モジュール形成領域１０ｒごとにダイシングストリート１８に沿って切断して個片化することにより、図４に示した実装構造に適用される半導体装置内蔵基板モジュール１０が複数個得られる。
【００７０】
このような半導体装置内蔵基板モジュール１０の製造方法においては、半導体装置を内蔵する基板モジュールの既存の製造方法をほぼそのまま適用することができる。したがって、すでに製造工程や製造条件等が確立された製造技術を用いて、製造コストを抑制しつつ、平面サイズを小型化できるとともに、回路特性が良好で信頼性の高い半導体装置内蔵基板モジュールを実現することができる。
【００７１】
（比較検証）
次に、本実施形態に係る半導体装置内蔵基板モジュールの作用効果について、比較例を示して検証する。
図１３は、本実施形態に係る半導体装置内蔵基板モジュールの比較例を示す概略断面図である。ここで、上述した実施形態と同等の構成については、便宜的に同一又は同等の符号を付して示す。
【００７２】
本実施形態に係る半導体装置内蔵基板モジュールの比較例は、図１３に示すように、コア基板１１に設けられた開口部１１ｈに、図５に示した半導体装置４０と同等の構成を有する半導体装置２０ｐが埋め込まれているものとする。すなわち、半導体装置２０ｐは、シリコン基板２１の上面側にのみ集積回路や配線層２５、柱状電極２６、封止層２７等が設けられた構成を有している。
【００７３】
このような構成を有する半導体装置内蔵基板モジュール１０ｐにおいては、半導体装置２０ｐの上面側にのみ配線層２５や柱状電極２６等が設けられている。そのため、半導体装置２０ｐとコア基板１１の下面側に設けられた配線層１３ｂ、１５ｂとの電気的な接続を得るためには、半導体装置２０ｐが埋め込まれたコア基板１１の開口部１１ｈ周辺に設けられたスルーホール１１ｖ及び配線層１９ａ、１９ｂを介して接続する必要があった。これにより、比較例においては、半導体装置内蔵基板モジュール１０ｐの平面サイズ（換言すると、半導体装置内蔵基板モジュール１０ｐを形成するコア基板１１の寸法）が大型化し、回路基板上への実装した場合の実装面積が増大するという問題を有している。また、コア基板１１の上面側と下面側の積層配線が、開口部１１ｈ周辺のコア基板１１に設けられたスルーホール１１ｖを経由する配線経路により電気的に接続されるため、全体の配線長が長くなり、信号遅延等の回路特性の劣化が生じるという問題を有している。
【００７４】
これに対して、本実施形態に係る半導体装置内蔵基板モジュール１０においては、コア基板１１に内蔵される半導体装置２０が、シリコン基板２１を貫通する貫通電極２２ｃを有し、シリコン基板２１の上面側と下面側の配線層２５ａ、２５ｂ及び柱状電極２６ａ、２６ｂが相互に電気的に接続された構成を有している。そして、このような半導体装置２０をコア基板１１に内蔵することにより、コア基板１１の上面側及び下面側に設けられた配線層１３ａ、１３ｂ及び１５ａ、１５ｂを、半導体装置２０を介して電気的に接続することができるので、比較例（図１３参照）に示したようなスルーホール１１ｖを、半導体装置２０ｐが埋め込まれた開口部１１ｈの周辺領域に設ける必要がない。したがって、本実施形態によれば、半導体装置内蔵基板モジュールの平面サイズ（又は、半導体装置内蔵基板モジュールを形成するコア基板の寸法）を小型化することができるので、回路基板上に占める実装面積の増大を抑制して、実装構造の高密度化を図ることができる。
【００７５】
また、本実施形態によれば、コア基板１１の上面側と下面側の配線層１３ａ、１３ｂ及び１５ａ、１５ｂを、開口部１１ｈを回避してスルーホール１１ｖを経由する配線経路を使用することなく、半導体装置２０を介して直接電気的に接続することができるので、比較例に示した構成よりも配線長を短くすることができ、信号遅延等の回路特性の劣化を抑制することができる。
【００７６】
以上、本発明のいくつかの実施形態について説明したが、本発明は、上述した実施形態に限定されるものではなく、特許請求の範囲に記載された発明とその均等の範囲を含むものである。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
【００７７】
（付記）
請求項１に記載の発明は、
上面から下面にかけて貫通する開口部が設けられた絶縁性基板と、
上面及び下面に接続パッドが設けられた半導体基板と、前記上面の接続パッドに接続するように前記半導体基板の上面側に設けられた第１の接続用電極と、前記第１の接続用電極の周側部を覆うように設けられた第１の封止層と、前記下面の接続パッドに接続するように前記半導体基板の下面側に設けられた第２の接続用電極と、前記第２の接続用電極の周側部を覆うように設けられた第２の封止層とを有し、且つ前記絶縁性基板の前記開口部内に埋め込まれた半導体装置と、
前記半導体装置の上面側に、前記半導体基板の前記第１の接続用電極に接続するように設けられた第１の配線層と、
前記半導体装置の下面側に、前記半導体基板の前記第２の接続用電極に接続するように設けられた第２の配線層と、
を備えることを特徴とする半導体装置内蔵基板モジュールである。
【００７８】
請求項２に記載の発明は、
前記第１の接続用電極及び前記第２の接続用電極は、前記絶縁性基板の前記上面及び前記下面に関する法線の方向に延在する柱状を有していることを特徴とする請求項１に記載の半導体装置内蔵基板モジュールである。
【００７９】
請求項３に記載の発明は、
前記半導体基板の前記上面側には、集積回路が設けられ、
前記第１の接続用電極及び前記第２の接続用電極は、前記集積回路に接続されていることを特徴とする請求項１または２のいずれか一項に記載の半導体装置内蔵基板モジュールである。
【００８０】
請求項４に記載の発明は、
前記第１の配線層及び前記第２の配線層は、それぞれが複数の配線層を含み、且つ前記第１の配線層及び前記第２の配線層の各複数の配線層の間に絶縁層が介在するように設けられた、積層構造を有することを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置内蔵基板モジュールである。
【００８１】
請求項５に記載の発明は、
前記半導体装置は、前記半導体基板内を貫通し、前記半導体基板の前記上面の接続パッドと前記下面の接続パッドとを接続する貫通電極を、さらに有することを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置内蔵基板モジュールである。
【００８２】
請求項６に記載の発明は、
上面から下面にかけて貫通する開口部が設けられた絶縁性基板と、
上面及び下面に接続パッドが設けられた半導体基板と、前記上面の接続パッドに接続するように前記半導体基板の上面側に設けられた第１の接続用電極と、前記第１の接続用電極の周側部を覆うように設けられた第１の封止層と、前記下面の接続パッドに接続するように前記半導体基板の下面側に設けられた第２の接続用電極と、前記第２の接続用電極の周側部を覆うように設けられた第２の封止層とを有し、且つ前記絶縁性基板の前記開口部内に埋め込まれた半導体装置と、
前記半導体装置の上面側に、前記半導体基板の前記第１の接続用電極に接続するように設けられた第１の配線層と、
前記半導体装置の下面側に、前記半導体基板の前記第２の接続用電極に接続するように設けられた第２の配線層と、を備える半導体装置内蔵基板モジュールを、
接続パッドが設けられた回路基板に接合させて実装したことを特徴とする半導体装置内蔵基板モジュールの実装構造である。
【００８３】
請求項７に記載の発明は、
上面及び下面のうちのいずれか一方の面に接続パッドが設けられた半導体基板と、前記一方の面の接続パッドに接続するように前記半導体基板の一方の面側に設けられた第３の接続用電極と、前記第３の接続用電極の周側部を覆うように設けられた第３の封止層と、を有する他の半導体装置の電極に、前記半導体装置内蔵基板モジュールの、前記第１の配線層、又は、前記第２の配線層のいずれか一方の配線層が、接続されていることを特徴とする請求項６に記載の半導体装置内蔵基板モジュールの実装構造である。
【００８４】
請求項８に記載の発明は、
前記一方の配線層が、半田ボールを介して、前記他の半導体装置の前記電極に接続されていることを特徴とする請求項７に記載の半導体装置内蔵基板モジュールの実装構造である。
【００８５】
請求項９に記載の発明は、
前記半導体装置は、前記半導体基板内を貫通し、前記半導体基板の前記上面の接続パッドと前記下面の接続パッドとを接続する貫通電極を、さらに有することを特徴とする請求項６乃至８のいずれか一項に記載の半導体装置内蔵基板モジュールである。
【００８６】
請求項１０に記載の発明は、
上面から下面にかけて貫通する開口部が設けられた絶縁性基板を準備する工程と、
上面及び下面に接続パッドが設けられた半導体基板と、前記上面の接続パッドに接続するように前記半導体基板の上面側に設けられた第１の接続用電極と、前記第１の接続用電極の周側部を覆うように設けられた第１の封止層と、前記下面の接続パッドに接続するように前記半導体基板の下面側に設けられた第２の接続用電極と、前記第２の接続用電極の周側部を覆うように設けられた第２の封止層とを有する半導体装置を、前記絶縁性基板の前記開口部内に埋め込む工程と、
前記半導体装置の上面側に、前記半導体基板の前記第１の接続用電極に接続するように第１の配線層を形成し、且つ、前記半導体装置の下面側に、前記半導体基板の前記第２の接続用電極に接続するように第２の配線層を形成する工程と、を含むことを特徴とする半導体装置内蔵基板モジュールの製造方法である。
【００８７】
請求項１１に記載の発明は、
前記第１及び第２の配線層を形成する工程は、
前記絶縁性基板の上面及び前記半導体装置の上面を覆うように第１の絶縁層及び第１の金属層を前記半導体装置側から順に設ける工程と、
前記半導体装置の前記第１の接続用電極を露出する第１の開口部を設ける工程と、
前記絶縁性基板の下面及び前記半導体装置の下面を覆うように第２の絶縁層及び第２の金属層を前記半導体装置側から順に設ける工程と、
前記半導体装置の前記第２の接続用電極を露出する第２の開口部を設ける工程と、
前記第１の接続用電極及び前記第２の接続用電極をメッキ電流路とした電解メッキを行うことによって、前記第１の接続用電極及び前記第１の金属層に接続された第１のビアを前記半導体装置の上面側に形成し、同時に、前記第２の接続用電極及び前記第２の金属層に接続された第２のビアを前記半導体装置の下面側に形成する工程と、を含むことを特徴とする請求項１０に記載の半導体装置内蔵基板モジュールの製造方法である。
【００８８】
請求項１２に記載の発明は、
前記第１及び第２の配線層を形成する工程の後に、前記絶縁性基板を切断して、前記半導体装置内蔵基板モジュールを個片化することを特徴とする請求項１０または１１に記載の半導体装置内蔵基板モジュールの製造方法である。
【符号の説明】
【００８９】
１０ 半導体装置内蔵基板モジュール
１１ コア基板
１２ａ、１４ａ 絶縁層（第１の絶縁層）
１２ｂ、１４ｂ 絶縁層（第２の絶縁層）
１３ａ、１５ａ 配線層（第１の配線層）
１３ｂ、１５ｂ 配線層（第２の配線層）
１３ｖａ、１５ｖａ ビア（第１のビア）
１３ｖｂ、１５ｖｂ ビア（第２のビア）
１６ａ、１６ｂ 保護絶縁膜
１７ 半田ボール
２０ 半導体装置
２１ シリコン基板
２２ｃ 貫通電極
２５ａ、２５ｂ 配線層
２６ａ、２６ｂ 柱状電極（外部接続用電極）
２７ａ 第１の封止層
２７ｂ 第２の封止層
３０ 回路基板
４０ 半導体装置
【特許請求の範囲】
【請求項１】
上面から下面にかけて貫通する開口部が設けられた絶縁性基板と、
上面及び下面に接続パッドが設けられた半導体基板と、前記上面の接続パッドに接続するように前記半導体基板の上面側に設けられた第１の接続用電極と、前記第１の接続用電極の周側部を覆うように設けられた第１の封止層と、前記下面の接続パッドに接続するように前記半導体基板の下面側に設けられた第２の接続用電極と、前記第２の接続用電極の周側部を覆うように設けられた第２の封止層とを有し、且つ前記絶縁性基板の前記開口部内に埋め込まれた半導体装置と、
前記半導体装置の上面側に、前記半導体基板の前記第１の接続用電極に接続するように設けられた第１の配線層と、
前記半導体装置の下面側に、前記半導体基板の前記第２の接続用電極に接続するように設けられた第２の配線層と、
を備えることを特徴とする半導体装置内蔵基板モジュール。
【請求項２】
前記第１の接続用電極及び前記第２の接続用電極は、前記絶縁性基板の前記上面及び前記下面に関する法線の方向に延在する柱状を有していることを特徴とする請求項１に記載の半導体装置内蔵基板モジュール。
【請求項３】
前記半導体基板の前記上面側には、集積回路が設けられ、
前記第１の接続用電極及び前記第２の接続用電極は、前記集積回路に接続されていることを特徴とする請求項１または２のいずれか一項に記載の半導体装置内蔵基板モジュール。
【請求項４】
前記第１の配線層及び前記第２の配線層は、それぞれが複数の配線層を含み、且つ前記第１の配線層及び前記第２の配線層の各複数の配線層の間に絶縁層が介在するように設けられた、積層構造を有することを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置内蔵基板モジュール。
【請求項５】
前記半導体装置は、前記半導体基板内を貫通し、前記半導体基板の前記上面の接続パッドと前記下面の接続パッドとを接続する貫通電極を、さらに有することを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置内蔵基板モジュール。
【請求項６】
上面から下面にかけて貫通する開口部が設けられた絶縁性基板と、
上面及び下面に接続パッドが設けられた半導体基板と、前記上面の接続パッドに接続するように前記半導体基板の上面側に設けられた第１の接続用電極と、前記第１の接続用電極の周側部を覆うように設けられた第１の封止層と、前記下面の接続パッドに接続するように前記半導体基板の下面側に設けられた第２の接続用電極と、前記第２の接続用電極の周側部を覆うように設けられた第２の封止層とを有し、且つ前記絶縁性基板の前記開口部内に埋め込まれた半導体装置と、
前記半導体装置の上面側に、前記半導体基板の前記第１の接続用電極に接続するように設けられた第１の配線層と、
前記半導体装置の下面側に、前記半導体基板の前記第２の接続用電極に接続するように設けられた第２の配線層と、を備える半導体装置内蔵基板モジュールを、
接続パッドが設けられた回路基板に接合させて実装したことを特徴とする半導体装置内蔵基板モジュールの実装構造。
【請求項７】
上面及び下面のうちのいずれか一方の面に接続パッドが設けられた半導体基板と、前記一方の面の接続パッドに接続するように前記半導体基板の一方の面側に設けられた第３の接続用電極と、前記第３の接続用電極の周側部を覆うように設けられた第３の封止層と、を有する他の半導体装置の電極に、前記半導体装置内蔵基板モジュールの、前記第１の配線層、又は、前記第２の配線層のいずれか一方の配線層が、接続されていることを特徴とする請求項６に記載の半導体装置内蔵基板モジュールの実装構造。
【請求項８】
前記一方の配線層が、半田ボールを介して、前記他の半導体装置の前記電極に接続されていることを特徴とする請求項７に記載の半導体装置内蔵基板モジュールの実装構造。
【請求項９】
前記半導体装置は、前記半導体基板内を貫通し、前記半導体基板の前記上面の接続パッドと前記下面の接続パッドとを接続する貫通電極を、さらに有することを特徴とする請求項６乃至８のいずれか一項に記載の半導体装置内蔵基板モジュール。
【請求項１０】
上面から下面にかけて貫通する開口部が設けられた絶縁性基板を準備する工程と、
上面及び下面に接続パッドが設けられた半導体基板と、前記上面の接続パッドに接続するように前記半導体基板の上面側に設けられた第１の接続用電極と、前記第１の接続用電極の周側部を覆うように設けられた第１の封止層と、前記下面の接続パッドに接続するように前記半導体基板の下面側に設けられた第２の接続用電極と、前記第２の接続用電極の周側部を覆うように設けられた第２の封止層とを有する半導体装置を、前記絶縁性基板の前記開口部内に埋め込む工程と、
前記半導体装置の上面側に、前記半導体基板の前記第１の接続用電極に接続するように第１の配線層を形成し、且つ、前記半導体装置の下面側に、前記半導体基板の前記第２の接続用電極に接続するように第２の配線層を形成する工程と、を含むことを特徴とする半導体装置内蔵基板モジュールの製造方法。
【請求項１１】
前記第１及び第２の配線層を形成する工程は、
前記絶縁性基板の上面及び前記半導体装置の上面を覆うように第１の絶縁層及び第１の金属層を前記半導体装置側から順に設ける工程と、
前記半導体装置の前記第１の接続用電極を露出する第１の開口部を設ける工程と、
前記絶縁性基板の下面及び前記半導体装置の下面を覆うように第２の絶縁層及び第２の金属層を前記半導体装置側から順に設ける工程と、
前記半導体装置の前記第２の接続用電極を露出する第２の開口部を設ける工程と、
前記第１の接続用電極及び前記第２の接続用電極をメッキ電流路とした電解メッキを行うことによって、前記第１の接続用電極及び前記第１の金属層に接続された第１のビアを前記半導体装置の上面側に形成し、同時に、前記第２の接続用電極及び前記第２の金属層に接続された第２のビアを前記半導体装置の下面側に形成する工程と、を含むことを特徴とする請求項１０に記載の半導体装置内蔵基板モジュールの製造方法。
【請求項１２】
前記第１及び第２の配線層を形成する工程の後に、前記絶縁性基板を切断して、前記半導体装置内蔵基板モジュールを個片化することを特徴とする請求項１０または１１に記載の半導体装置内蔵基板モジュールの製造方法。
【請求項１】
上面から下面にかけて貫通する開口部が設けられた絶縁性基板と、
上面及び下面に接続パッドが設けられた半導体基板と、前記上面の接続パッドに接続するように前記半導体基板の上面側に設けられた第１の接続用電極と、前記第１の接続用電極の周側部を覆うように設けられた第１の封止層と、前記下面の接続パッドに接続するように前記半導体基板の下面側に設けられた第２の接続用電極と、前記第２の接続用電極の周側部を覆うように設けられた第２の封止層とを有し、且つ前記絶縁性基板の前記開口部内に埋め込まれた半導体装置と、
前記半導体装置の上面側に、前記半導体基板の前記第１の接続用電極に接続するように設けられた第１の配線層と、
前記半導体装置の下面側に、前記半導体基板の前記第２の接続用電極に接続するように設けられた第２の配線層と、
を備えることを特徴とする半導体装置内蔵基板モジュール。
【請求項２】
前記第１の接続用電極及び前記第２の接続用電極は、前記絶縁性基板の前記上面及び前記下面に関する法線の方向に延在する柱状を有していることを特徴とする請求項１に記載の半導体装置内蔵基板モジュール。
【請求項３】
前記半導体基板の前記上面側には、集積回路が設けられ、
前記第１の接続用電極及び前記第２の接続用電極は、前記集積回路に接続されていることを特徴とする請求項１または２のいずれか一項に記載の半導体装置内蔵基板モジュール。
【請求項４】
前記第１の配線層及び前記第２の配線層は、それぞれが複数の配線層を含み、且つ前記第１の配線層及び前記第２の配線層の各複数の配線層の間に絶縁層が介在するように設けられた、積層構造を有することを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置内蔵基板モジュール。
【請求項５】
前記半導体装置は、前記半導体基板内を貫通し、前記半導体基板の前記上面の接続パッドと前記下面の接続パッドとを接続する貫通電極を、さらに有することを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置内蔵基板モジュール。
【請求項６】
上面から下面にかけて貫通する開口部が設けられた絶縁性基板と、
上面及び下面に接続パッドが設けられた半導体基板と、前記上面の接続パッドに接続するように前記半導体基板の上面側に設けられた第１の接続用電極と、前記第１の接続用電極の周側部を覆うように設けられた第１の封止層と、前記下面の接続パッドに接続するように前記半導体基板の下面側に設けられた第２の接続用電極と、前記第２の接続用電極の周側部を覆うように設けられた第２の封止層とを有し、且つ前記絶縁性基板の前記開口部内に埋め込まれた半導体装置と、
前記半導体装置の上面側に、前記半導体基板の前記第１の接続用電極に接続するように設けられた第１の配線層と、
前記半導体装置の下面側に、前記半導体基板の前記第２の接続用電極に接続するように設けられた第２の配線層と、を備える半導体装置内蔵基板モジュールを、
接続パッドが設けられた回路基板に接合させて実装したことを特徴とする半導体装置内蔵基板モジュールの実装構造。
【請求項７】
上面及び下面のうちのいずれか一方の面に接続パッドが設けられた半導体基板と、前記一方の面の接続パッドに接続するように前記半導体基板の一方の面側に設けられた第３の接続用電極と、前記第３の接続用電極の周側部を覆うように設けられた第３の封止層と、を有する他の半導体装置の電極に、前記半導体装置内蔵基板モジュールの、前記第１の配線層、又は、前記第２の配線層のいずれか一方の配線層が、接続されていることを特徴とする請求項６に記載の半導体装置内蔵基板モジュールの実装構造。
【請求項８】
前記一方の配線層が、半田ボールを介して、前記他の半導体装置の前記電極に接続されていることを特徴とする請求項７に記載の半導体装置内蔵基板モジュールの実装構造。
【請求項９】
前記半導体装置は、前記半導体基板内を貫通し、前記半導体基板の前記上面の接続パッドと前記下面の接続パッドとを接続する貫通電極を、さらに有することを特徴とする請求項６乃至８のいずれか一項に記載の半導体装置内蔵基板モジュール。
【請求項１０】
上面から下面にかけて貫通する開口部が設けられた絶縁性基板を準備する工程と、
上面及び下面に接続パッドが設けられた半導体基板と、前記上面の接続パッドに接続するように前記半導体基板の上面側に設けられた第１の接続用電極と、前記第１の接続用電極の周側部を覆うように設けられた第１の封止層と、前記下面の接続パッドに接続するように前記半導体基板の下面側に設けられた第２の接続用電極と、前記第２の接続用電極の周側部を覆うように設けられた第２の封止層とを有する半導体装置を、前記絶縁性基板の前記開口部内に埋め込む工程と、
前記半導体装置の上面側に、前記半導体基板の前記第１の接続用電極に接続するように第１の配線層を形成し、且つ、前記半導体装置の下面側に、前記半導体基板の前記第２の接続用電極に接続するように第２の配線層を形成する工程と、を含むことを特徴とする半導体装置内蔵基板モジュールの製造方法。
【請求項１１】
前記第１及び第２の配線層を形成する工程は、
前記絶縁性基板の上面及び前記半導体装置の上面を覆うように第１の絶縁層及び第１の金属層を前記半導体装置側から順に設ける工程と、
前記半導体装置の前記第１の接続用電極を露出する第１の開口部を設ける工程と、
前記絶縁性基板の下面及び前記半導体装置の下面を覆うように第２の絶縁層及び第２の金属層を前記半導体装置側から順に設ける工程と、
前記半導体装置の前記第２の接続用電極を露出する第２の開口部を設ける工程と、
前記第１の接続用電極及び前記第２の接続用電極をメッキ電流路とした電解メッキを行うことによって、前記第１の接続用電極及び前記第１の金属層に接続された第１のビアを前記半導体装置の上面側に形成し、同時に、前記第２の接続用電極及び前記第２の金属層に接続された第２のビアを前記半導体装置の下面側に形成する工程と、を含むことを特徴とする請求項１０に記載の半導体装置内蔵基板モジュールの製造方法。
【請求項１２】
前記第１及び第２の配線層を形成する工程の後に、前記絶縁性基板を切断して、前記半導体装置内蔵基板モジュールを個片化することを特徴とする請求項１０または１１に記載の半導体装置内蔵基板モジュールの製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２０１２−２０９４３２（Ｐ２０１２−２０９４３２Ａ）
【公開日】平成２４年１０月２５日（２０１２．１０．２５）
【国際特許分類】
【出願番号】特願２０１１−７４１０８（Ｐ２０１１−７４１０８）
【出願日】平成２３年３月３０日（２０１１．３．３０）
【出願人】（３１１０１４３１４）株式会社テラミクロス (42)
【Ｆターム（参考）】
【公開日】平成２４年１０月２５日（２０１２．１０．２５）
【国際特許分類】
【出願日】平成２３年３月３０日（２０１１．３．３０）
【出願人】（３１１０１４３１４）株式会社テラミクロス (42)
【Ｆターム（参考）】
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