可変利得増幅システム
【課題】入力および出力オフセット補正機能を備えたＣＣＤ信号処理チャネルを提供する。
【解決手段】本可変利得増幅回路は、入力信号から不要の相関ノイズ成分を除去する相関二重サンプリング回路１２０２と、相関二重サンプリング回路の下流側に位置する第１プログラマブル利得増幅器１０４と、入力が前記第１プログラマブル利得増幅器の入力に接続され、出力が相関二重サンプリング回路の入力に接続され、入力信号のオフセットおよび相関二重サンプリング回路のオフセットのうちの少なくともいずれか一方のために第１オフセット補正を提供する第１オフセット補正回路５００と、第１プログラマブル利得増幅器の下流側に位置するアナログ／ディジタル変換器１０６と、第１プログラマブル利得増幅器の下流側に位置し、第２オフセット補正を提供する第２オフセット補正回路５０２と、相関二重サンプリング回路の下流側であって、かつ、第１プログラマブル利得増幅器の上流側に位置する画素利得増幅器１２０４を備えている。
【解決手段】本可変利得増幅回路は、入力信号から不要の相関ノイズ成分を除去する相関二重サンプリング回路１２０２と、相関二重サンプリング回路の下流側に位置する第１プログラマブル利得増幅器１０４と、入力が前記第１プログラマブル利得増幅器の入力に接続され、出力が相関二重サンプリング回路の入力に接続され、入力信号のオフセットおよび相関二重サンプリング回路のオフセットのうちの少なくともいずれか一方のために第１オフセット補正を提供する第１オフセット補正回路５００と、第１プログラマブル利得増幅器の下流側に位置するアナログ／ディジタル変換器１０６と、第１プログラマブル利得増幅器の下流側に位置し、第２オフセット補正を提供する第２オフセット補正回路５０２と、相関二重サンプリング回路の下流側であって、かつ、第１プログラマブル利得増幅器の上流側に位置する画素利得増幅器１２０４を備えている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、可変利得増幅器に関する。
【背景技術】
【０００２】
本願は、１９９９年６月１５日に出願した米国予備特許出願番号第６０／１３９，１６５号の出願日に対し、３５Ｕ．Ｓ．Ｃ．§１１９（ｅ）に基づく優先権を主張する。
【０００３】
電荷結合デバイス（ＣＣＤ：ｃｈａｒｇｅ−ｃｏｕｐｌｅｄ ｄｅｖｉｃｅ）は、最近
の撮像技術において、光子を電子に変換するため、即ち、画像処理のために電子部品の使用を可能とするために選択されたセンサである。図１は、ＣＣＤ信号処理チャネルに対する典型的なアナログ・フロント・エンド構築ブロックを示す。ＣＣＤ入力信号１００を、相関二重サンプリング回路（ＣＤＳ：ｃｏｒｒｅｌａｔｅｄｄｏｕｂｌｅ ｓａｍｐｌｉｎｇ）１０２が受け取る。相関二重サンプリング回路１０２の機能は、ＣＣＤ信号１００から画像内容を抽出し、不要の相関ノイズ成分を除去することである。プログラマブル利得増幅器（ＰＧＡ）１０４が、ＣＤＳ１０２の出力を増幅し、その後これをアナログ／ディジタル変換器（ＡＤＣ）１０６によってディジタル・データに変換する。ＰＧＡ１０４の利得は、利得制御回路１１２に利得入力（ｇａｉｎｉｎｐｕｔ）１１０を供給することによってプログラムすることができる。
【０００４】
実際には、回路構築ブロックはオフセットを有し、かかるオフセットは処理チャネルのダイナミック・レンジを減少させる可能性がある。即ち、ＰＧＡの上流側におけるあらゆる信号オフセットが、ＰＧＡによって、ＰＧＡの利得に関連するレベルに増幅され、ＰＧＡ出力およびＡＤＣの有効なダイナミック・レンジを著しく減少させる。かかるオフセットは、ＣＣＤ信号、ＣＤＳ、またはＰＧＡの入力に関係するオフセットに起因する可能性がある。例えば、ＰＧＡにおける５０Ｘの利得を有する１０ｍＶのオフセットに対して、ＰＧＡの出力における、出力に関係するオフセットは０．５Ｖとなる。これは、ＰＧＡ出力およびＡＤＣのダイナミック・レンジを０．５Ｖ減少するが、殆どの集積回路設計用途では、容認できないことである。
【０００５】
この問題に対処するためには、通常オフセット補正を用いる。オフセット補正を行なう１つの方法は、較正間隔（例えば、黒画素期間）中にＰＧＡの出力を積分し、フィードバックによって、蓄積した誤差をＰＧＡの入力から減算することである。フィードバックは、ＣＣＤの黒画素中ＰＧＡの出力がシステムの「ゼロ」基準に等しくなるように、ＰＧＡの入力を調節する。この方式を図２に示す。この図では、ＩＮＴ２００が積分器を示す。
【０００６】
図２の方式に伴う問題の１つとして、ループ（ＰＧＡ１０４およびＩＮＴ２００のループ）の時定数が、ＰＧＡ１０４の利得に依存することがあげられる。フィードバック・ループを安定に保ち、「ゼロ」基準のノイズを低く抑えるためには、ループの帯域幅を低くかつ一定に保持し、ＰＧＡ利得の変動に対して、ループ利得を一定に保持しなければならない。これは、フォワード経路におけるＰＧＡとは逆の利得特性を有する別のＰＧＡをフィードバック経路に挿入することによって行なうことができる。これを、逆ＰＧＡ（ＲＰＧＡ）３００と呼ぶことにし、図３に示す。
【０００７】
ＰＧＡ、ＲＰＧＡおよびループの利得特性を図４に示す。ＰＧＡ利得、ＲＰＧＡ利得およびループ利得を、各々、入力利得に対して示す。ループのダイナミックスに関しては、フィードバック経路におけるＲＰＧＡ３００およびＩＮＴ２００の順序は問題ではない。ＲＰＧＡ３００は、ループのフィードバック経路において、ＩＮＴ２００の前段に来ても構わない。しかしながら、回路レベルの重要性（ｃｏｎｓｅｑｕｅｎｃｅ）があり、そのため図３の実施態様の方が好適な実施形態となる。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
図２および図３の実施形態には２つの欠点（ｌｉｍｉｔａｔｉｏｎ）がある。第１に、ＩＮＴ２００はＰＧＡ１０４の前にあらゆるオフセットを処理するために十分大きな出力範囲を有する必要がある。オフセットの補正がＰＧＡ１０４の出力からオフセットを除去すること、そしてこの補正は、フィードバック・ループ内に同じオフセット（逆極性を有する）を与えるＩＮＴ２００によって行われることに注意しなければならない。これは、低電源（例えば、＜３．０Ｖ）電圧環境においては、問題となる可能性がある。第２に、ＰＧＡ１０４は広い利得制御範囲を有する必要がある。ＣＣＤカメラの用途は、その多くが４０ｄＢ（１００Ｘ）までの利得範囲、および４０ｄＢの最大利得を必要とする。このため、ＰＧＡ１０４は、最大利得において適当な帯域幅を有さなければならず、このため回路の大型化および電力消費増大を招く。図３の回路は、特に、２つのＧＰＡブロックを用いていることから、大型化および電力消費増大に至る可能性が高い。
【課題を解決するための手段】
【０００９】
従来技術の欠点を回避するために、分割オフセット補正を採用したＣＣＤ信号処理チャネルを提供する。二重積分器を用いて、ＣＣＤ入力からディジタル出力へのオフセットを補正する。１つの積分器は、相関二重サンプリング回路に配し、ＣＣＤのオフセットおよびＣＤＳのオフセットを除去する。第２積分器は、ＰＧＡの後段に配置し、ＰＧＡのオフセット、および第１オフセット補正からのあらゆる未補正オフセットを除去する。代替実施形態では、第２積分器は、アナログ／ディジタル変換器（ＡＤＣ）の後段に配し、積分器が完全にディジタル的に動作可能とすることができる。あるいは、ディジタルＰＧＡをチャネル内に用いることも可能である。ＰＧＡに達する前に、ＣＤＳからの信号をＡＤＣによって変換し、ディジタルＰＧＡ（ＤＰＧＡ）を用いてディジタル出力を生成する。代替実施形態では、ＤＰＧＡと組み合わせてアナログＰＧＡを用いる。ＰＧＡの出力にＡＤＣを配し、ディジタルＰＧＡのために入力を与える。この実施形態では、ＰＧＡおよびＤＰＧＡ双方に利得制御が設けられる。
【００１０】
二重ＰＧＡ、二重オフセット補正実施形態では、相関二重サンプリング回路に第１積分器を配置し、ＰＧＡの出力またはアナログ／ディジタル変換器の出力のいずれかに第２積分器を配置する。
【００１１】
一実施形態では、ＣＤＳと組み合わせて画素利得増幅器を用いる。
【図面の簡単な説明】
【００１２】
【図１】従来技術によるＣＣＤ信号処理チャネルのブロック図を示す。
【図２】従来技術によるオフセット補正を備えたＣＣＤ信号処理チャネルのブロック図を示す。
【図３】従来技術によるオフセット補正および一定ループ利得を備えたＣＣＤ信号処理チャネルのブロック図を示す。
【図４】図３に示した従来技術による回路のＰＧＡ、ＲＰＧＡ、およびループ利得特性を示す。
【図５】入力および出力オフセット補正を備えたＣＣＤ信号処理チャネルのブロック図を示す。
【図６】入力および出力オフセット補正を備えたＣＣＤ信号処理チャネルの一実施形態のブロック図を示す。
【図７】ディジタルＰＧＡを用いたＣＣＤ信号処理チャネルのブロック図を示す。
【図８】アナログＰＧＡおよびディジタルＰＧＡを用いたＣＣＤ信号処理チャネルのブロック図を示す。
【図９】図８に示す回路のＰＧＡおよびＤＰＧＡ利得特性を示す。
【図１０】オフセット補正を備えたアナログＰＧＡおよびディジタルＰＧＡを用いた、ＣＣＤ信号処理チャネルのブロック図を示す。
【図１１】オフセット補正を備えたアナログＰＧＡおよびディジタルＰＧＡを用いたＣＣＤ信号処理チャネルの一実施形態のブロック図を示す。
【図１２】オフセット補正を備えたアナログＧＰＡ、ディジタルＰＧＡおよび画素利得増幅器を用いたＣＣＤ信号処理チャネルのブロック図を示す。
【図１３】オフセット補正を備えたアナログＰＧＡ、ディジタルＰＧＡおよび画素利得増幅器を用いたＣＣＤ信号処理チャネルの一実施形態のブロック図を示す。
【図１４】図１３に示す画素利得増幅器の出力レベルを示す。
【発明を実施するための形態】
【００１３】
図５は、ＩＮＴ出力範囲の制約に対処する方式を示す。この方式では、２つのオフセット補正ループを適用する。即ち一方をＰＧＡブロック１０４の入力５００に適用し、他方をＰＧＡブロック１０４の出力５０２に適用する。入力オフセットの補正によって、ＣＣＤのオフセットおよびＣＤＳのオフセットを除去する。出力オフセット補正は、次に、ＰＧＡの入力オフセット、およびＰＧＡの出力と呼ぶ第１オフセット補正からの未補正オフセットを除去する。ＰＧＡの前にオフセット寄与の殆どが除去されるので、出力オフセット・ループが補正しなければならないオフセットは、図２および図３の従来技術の実施態様と比較すると、大幅に少なくなる。これは、回路の簡略化をもたらすので有利である。入力オフセットの補正を行なうには、較正間隔（例えば、黒画素期間）中にＣＤＳ１０２の出力を積分し、フィードバックにおいてＣＤＳ１０２の入力から蓄積誤差を減算する。フィードバックは、ＣＤＳ１０２の出力がＣＣＤの黒画素中の「０」信号レベルに等しくなるように、ＣＤＳ１０２の入力を調節する。出力オフセット補正を行なうには、ＡＤＣの出力を積分し、フィードバックによってＰＧＡ１０４の出力から蓄積誤差を減算する。フィードバックは、ＡＤＣ１０６の出力がＣＣＤの黒画素中におけるシステムの「０」基準に等しくなるように、ＰＧＡ１０４の出力を調節する。
【００１４】
図６は、図５の概念の別の実施形態を示す。この実施形態では、出力オフセット補正は全てディジタルで行われる。補正ループは、ＡＤＣ１０６の出力を積分し、ＡＤＣ１０６の出力から誤差を減算する。図５および図６の実施態様間の相違は、図５では、ＩＮＴ２５０２の入力がＡＤＣ１０６のディジタル出力でなければならないが、ＩＮＴ２ ５０２の出力はアナログ・レベルでなければならないことである。図５の実際の実施態様では、ＩＮＴ２ ５０２を有するフィードバックにおいて、適切な解像度レベルを有するディジタル／アナログ変換器（ＤＡＣ）がなければならない。図６におけるＩＮＴ２６００はディジタル信号のみを扱うので、その実施態様には変換器を追加する必要はない。
【００１５】
図７は、ＰＧＡの利得範囲を大きくすることにより、前述の制約に対処する方式を示す。この方式では、ＰＧＡ段７００をＡＤＣ１０６の後段に移動している。こうすることにより、ＰＧＡの実施態様はディジタル（即ち、ディジタル乗算器）となり、したがって、回路の簡略化が得られる。また、これをディジタル−ＰＧＡあるいは単にＤＰＧＡ７００と呼ぶことにする。ＤＰＧＡ７００の欠点は、ディジタル乗算器に特有の丸め（ｔｒｕｎｃａｔｉｏｎ）に起因するディジタル利得によって生ずる、信号のダイナミック・レンジの損失である。例えば、２Ｘ（即ち、６ｄＢ）のディジタル利得増大には、２Ｘ（即ち、６ｄＢ）のダイナミック・レンジの減少が伴う。この影響を相殺するために、ＤＰＧＡ７００において用いられる利得範囲だけ、ＡＤＣ１０６の解像度を増大させる必要がある。例えば、３６ｄＢ利得範囲を有するアナログＰＧＡと同じダイナミック・レンジを得るためには、同じ利得範囲を有するＤＰＧＡを用いて、ＡＤＣの解像度を６ビット高めなければならない。このように解像度を高めることは、６ビットをＡＤＣに追加することの難しさのために、コスト高を招く案となる可能性がある。
【００１６】
図８は、ＤＰＧＡを用いた別の実施形態を示す。図８の方式では、ＤＰＧＡ７００をアナログＰＧＡ１０４と共に用いて、必要な利得範囲を得ている。ＰＧＡ１０４は、チャネル・ノイズがＡＤＣ１０６によって制限される（またはＰＧＡの利得後のノイズ）、より低い利得範囲を与え、ＤＰＧＡ７００は、チャネル・ノイズが入力ノイズによって制限される（または、ＰＧＡの利得前のノイズ）、より高い利得範囲を与える。
【００１７】
図９は、ＰＧＡ、ＤＰＧＡの利得曲線、および全体的な利得を示す。図示のように、ＰＧＡがカバーする利得範囲は、同じ全利得範囲を有する全アナログ実施態様（図１）と比較すると小さく、したがってＰＧＡの設計の小型化が図れる。同様に、ＤＰＧＡは、全ディジタル実施態様（図７）と比較すると、狭い利得範囲をカバーする。ここでは、ＡＤＣに要求される解像度を低くすることができ、図７のＡＤＣ設計と比較して、更に簡略化が図れる。この混成アナログ−ディジタルＰＧＡを用いた案は、図１および図７と比較して、設計全体の簡略化を図るためには、最も有力である。
【００１８】
図１０および図１１は、図８の実施形態と共に、入力および出力オフセット補正をどのように用いることができるかを示す。図１０は、２つの積分器５００，５０２を備えた、図８の信号処理チャネルを示す。第１積分器５００は、ＣＣＤのオフセットおよびＣＤＳのオフセットを除去する。第２積分器５０２は、ＰＧＡの入力オフセット、およびＰＧＡの出力と呼ぶ第１オフセット補正からの未補正オフセットを除去する。図１１のチャネルは、チャネル内のＡＤＣの後段に第２積分器６００を移動することにより、先に図６について説明したように、全ての補正をディジタル・ドメインで行なう。
【００１９】
図１２および図１３は、画素−利得−増幅器（ＰｘＧＡ）１２０４を用いた２つの実施形態を示す。ＰｘＧＡ１２０４は、サンプル毎に切り替え可能な利得を与える。その概念を図１４に示す。ＰｘＧＡの背後にあるアイデアは、画素に基づいて利得を与え、ＣＣＤセンサが生成する異なる色に対応する異なるサンプルの応答性を等化することである。図１２および図１３は、入力および出力オフセット補正、ならびにＰＧＡ１０４およびＤＰＧＡ７００を含む信号処理チェーンに、ＰｘＧＡブロック１２００をどのように実施することができるかを示す。ＰｘＧＡの発明は、同時に提出した出願において別個に開示されている。この出願は、”Ｐｉｘｅｌ ＧａｉｎＡｍｐｌｉｆｉｅｒ”（画素利得増幅器）
と題し、本願と同じ日付で出願し、１９９９年６月１１日に出願した予備出願番号第６０／１３８，９６０号に対する優先権を主張している。予備出願番号第６０／１３８，９６０号の内容は、その全体がこの言及により本願にも含まれるものとし、対応する通常出願の写しをここに同封する。
【００２０】
本発明は、他の種類の信号処理にも応用可能であり、ＣＣＤ信号の処理に限定される訳ではない。
【００２１】
以上、本発明の少なくとも１つの代表的な実施形態について説明したが、種々の変形、変更および改良も当業者には容易に想起されよう。かかる変形、変更および改良は、本発明の精神の範囲内に該当することを意図するものである。したがって、前述の説明は一例に過ぎず、限定を意図するのではない。本発明は、特許請求の範囲およびその均等物においてのみ限定されることとする。
【技術分野】
【０００１】
本発明は、可変利得増幅器に関する。
【背景技術】
【０００２】
本願は、１９９９年６月１５日に出願した米国予備特許出願番号第６０／１３９，１６５号の出願日に対し、３５Ｕ．Ｓ．Ｃ．§１１９（ｅ）に基づく優先権を主張する。
【０００３】
電荷結合デバイス（ＣＣＤ：ｃｈａｒｇｅ−ｃｏｕｐｌｅｄ ｄｅｖｉｃｅ）は、最近
の撮像技術において、光子を電子に変換するため、即ち、画像処理のために電子部品の使用を可能とするために選択されたセンサである。図１は、ＣＣＤ信号処理チャネルに対する典型的なアナログ・フロント・エンド構築ブロックを示す。ＣＣＤ入力信号１００を、相関二重サンプリング回路（ＣＤＳ：ｃｏｒｒｅｌａｔｅｄｄｏｕｂｌｅ ｓａｍｐｌｉｎｇ）１０２が受け取る。相関二重サンプリング回路１０２の機能は、ＣＣＤ信号１００から画像内容を抽出し、不要の相関ノイズ成分を除去することである。プログラマブル利得増幅器（ＰＧＡ）１０４が、ＣＤＳ１０２の出力を増幅し、その後これをアナログ／ディジタル変換器（ＡＤＣ）１０６によってディジタル・データに変換する。ＰＧＡ１０４の利得は、利得制御回路１１２に利得入力（ｇａｉｎｉｎｐｕｔ）１１０を供給することによってプログラムすることができる。
【０００４】
実際には、回路構築ブロックはオフセットを有し、かかるオフセットは処理チャネルのダイナミック・レンジを減少させる可能性がある。即ち、ＰＧＡの上流側におけるあらゆる信号オフセットが、ＰＧＡによって、ＰＧＡの利得に関連するレベルに増幅され、ＰＧＡ出力およびＡＤＣの有効なダイナミック・レンジを著しく減少させる。かかるオフセットは、ＣＣＤ信号、ＣＤＳ、またはＰＧＡの入力に関係するオフセットに起因する可能性がある。例えば、ＰＧＡにおける５０Ｘの利得を有する１０ｍＶのオフセットに対して、ＰＧＡの出力における、出力に関係するオフセットは０．５Ｖとなる。これは、ＰＧＡ出力およびＡＤＣのダイナミック・レンジを０．５Ｖ減少するが、殆どの集積回路設計用途では、容認できないことである。
【０００５】
この問題に対処するためには、通常オフセット補正を用いる。オフセット補正を行なう１つの方法は、較正間隔（例えば、黒画素期間）中にＰＧＡの出力を積分し、フィードバックによって、蓄積した誤差をＰＧＡの入力から減算することである。フィードバックは、ＣＣＤの黒画素中ＰＧＡの出力がシステムの「ゼロ」基準に等しくなるように、ＰＧＡの入力を調節する。この方式を図２に示す。この図では、ＩＮＴ２００が積分器を示す。
【０００６】
図２の方式に伴う問題の１つとして、ループ（ＰＧＡ１０４およびＩＮＴ２００のループ）の時定数が、ＰＧＡ１０４の利得に依存することがあげられる。フィードバック・ループを安定に保ち、「ゼロ」基準のノイズを低く抑えるためには、ループの帯域幅を低くかつ一定に保持し、ＰＧＡ利得の変動に対して、ループ利得を一定に保持しなければならない。これは、フォワード経路におけるＰＧＡとは逆の利得特性を有する別のＰＧＡをフィードバック経路に挿入することによって行なうことができる。これを、逆ＰＧＡ（ＲＰＧＡ）３００と呼ぶことにし、図３に示す。
【０００７】
ＰＧＡ、ＲＰＧＡおよびループの利得特性を図４に示す。ＰＧＡ利得、ＲＰＧＡ利得およびループ利得を、各々、入力利得に対して示す。ループのダイナミックスに関しては、フィードバック経路におけるＲＰＧＡ３００およびＩＮＴ２００の順序は問題ではない。ＲＰＧＡ３００は、ループのフィードバック経路において、ＩＮＴ２００の前段に来ても構わない。しかしながら、回路レベルの重要性（ｃｏｎｓｅｑｕｅｎｃｅ）があり、そのため図３の実施態様の方が好適な実施形態となる。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
図２および図３の実施形態には２つの欠点（ｌｉｍｉｔａｔｉｏｎ）がある。第１に、ＩＮＴ２００はＰＧＡ１０４の前にあらゆるオフセットを処理するために十分大きな出力範囲を有する必要がある。オフセットの補正がＰＧＡ１０４の出力からオフセットを除去すること、そしてこの補正は、フィードバック・ループ内に同じオフセット（逆極性を有する）を与えるＩＮＴ２００によって行われることに注意しなければならない。これは、低電源（例えば、＜３．０Ｖ）電圧環境においては、問題となる可能性がある。第２に、ＰＧＡ１０４は広い利得制御範囲を有する必要がある。ＣＣＤカメラの用途は、その多くが４０ｄＢ（１００Ｘ）までの利得範囲、および４０ｄＢの最大利得を必要とする。このため、ＰＧＡ１０４は、最大利得において適当な帯域幅を有さなければならず、このため回路の大型化および電力消費増大を招く。図３の回路は、特に、２つのＧＰＡブロックを用いていることから、大型化および電力消費増大に至る可能性が高い。
【課題を解決するための手段】
【０００９】
従来技術の欠点を回避するために、分割オフセット補正を採用したＣＣＤ信号処理チャネルを提供する。二重積分器を用いて、ＣＣＤ入力からディジタル出力へのオフセットを補正する。１つの積分器は、相関二重サンプリング回路に配し、ＣＣＤのオフセットおよびＣＤＳのオフセットを除去する。第２積分器は、ＰＧＡの後段に配置し、ＰＧＡのオフセット、および第１オフセット補正からのあらゆる未補正オフセットを除去する。代替実施形態では、第２積分器は、アナログ／ディジタル変換器（ＡＤＣ）の後段に配し、積分器が完全にディジタル的に動作可能とすることができる。あるいは、ディジタルＰＧＡをチャネル内に用いることも可能である。ＰＧＡに達する前に、ＣＤＳからの信号をＡＤＣによって変換し、ディジタルＰＧＡ（ＤＰＧＡ）を用いてディジタル出力を生成する。代替実施形態では、ＤＰＧＡと組み合わせてアナログＰＧＡを用いる。ＰＧＡの出力にＡＤＣを配し、ディジタルＰＧＡのために入力を与える。この実施形態では、ＰＧＡおよびＤＰＧＡ双方に利得制御が設けられる。
【００１０】
二重ＰＧＡ、二重オフセット補正実施形態では、相関二重サンプリング回路に第１積分器を配置し、ＰＧＡの出力またはアナログ／ディジタル変換器の出力のいずれかに第２積分器を配置する。
【００１１】
一実施形態では、ＣＤＳと組み合わせて画素利得増幅器を用いる。
【図面の簡単な説明】
【００１２】
【図１】従来技術によるＣＣＤ信号処理チャネルのブロック図を示す。
【図２】従来技術によるオフセット補正を備えたＣＣＤ信号処理チャネルのブロック図を示す。
【図３】従来技術によるオフセット補正および一定ループ利得を備えたＣＣＤ信号処理チャネルのブロック図を示す。
【図４】図３に示した従来技術による回路のＰＧＡ、ＲＰＧＡ、およびループ利得特性を示す。
【図５】入力および出力オフセット補正を備えたＣＣＤ信号処理チャネルのブロック図を示す。
【図６】入力および出力オフセット補正を備えたＣＣＤ信号処理チャネルの一実施形態のブロック図を示す。
【図７】ディジタルＰＧＡを用いたＣＣＤ信号処理チャネルのブロック図を示す。
【図８】アナログＰＧＡおよびディジタルＰＧＡを用いたＣＣＤ信号処理チャネルのブロック図を示す。
【図９】図８に示す回路のＰＧＡおよびＤＰＧＡ利得特性を示す。
【図１０】オフセット補正を備えたアナログＰＧＡおよびディジタルＰＧＡを用いた、ＣＣＤ信号処理チャネルのブロック図を示す。
【図１１】オフセット補正を備えたアナログＰＧＡおよびディジタルＰＧＡを用いたＣＣＤ信号処理チャネルの一実施形態のブロック図を示す。
【図１２】オフセット補正を備えたアナログＧＰＡ、ディジタルＰＧＡおよび画素利得増幅器を用いたＣＣＤ信号処理チャネルのブロック図を示す。
【図１３】オフセット補正を備えたアナログＰＧＡ、ディジタルＰＧＡおよび画素利得増幅器を用いたＣＣＤ信号処理チャネルの一実施形態のブロック図を示す。
【図１４】図１３に示す画素利得増幅器の出力レベルを示す。
【発明を実施するための形態】
【００１３】
図５は、ＩＮＴ出力範囲の制約に対処する方式を示す。この方式では、２つのオフセット補正ループを適用する。即ち一方をＰＧＡブロック１０４の入力５００に適用し、他方をＰＧＡブロック１０４の出力５０２に適用する。入力オフセットの補正によって、ＣＣＤのオフセットおよびＣＤＳのオフセットを除去する。出力オフセット補正は、次に、ＰＧＡの入力オフセット、およびＰＧＡの出力と呼ぶ第１オフセット補正からの未補正オフセットを除去する。ＰＧＡの前にオフセット寄与の殆どが除去されるので、出力オフセット・ループが補正しなければならないオフセットは、図２および図３の従来技術の実施態様と比較すると、大幅に少なくなる。これは、回路の簡略化をもたらすので有利である。入力オフセットの補正を行なうには、較正間隔（例えば、黒画素期間）中にＣＤＳ１０２の出力を積分し、フィードバックにおいてＣＤＳ１０２の入力から蓄積誤差を減算する。フィードバックは、ＣＤＳ１０２の出力がＣＣＤの黒画素中の「０」信号レベルに等しくなるように、ＣＤＳ１０２の入力を調節する。出力オフセット補正を行なうには、ＡＤＣの出力を積分し、フィードバックによってＰＧＡ１０４の出力から蓄積誤差を減算する。フィードバックは、ＡＤＣ１０６の出力がＣＣＤの黒画素中におけるシステムの「０」基準に等しくなるように、ＰＧＡ１０４の出力を調節する。
【００１４】
図６は、図５の概念の別の実施形態を示す。この実施形態では、出力オフセット補正は全てディジタルで行われる。補正ループは、ＡＤＣ１０６の出力を積分し、ＡＤＣ１０６の出力から誤差を減算する。図５および図６の実施態様間の相違は、図５では、ＩＮＴ２５０２の入力がＡＤＣ１０６のディジタル出力でなければならないが、ＩＮＴ２ ５０２の出力はアナログ・レベルでなければならないことである。図５の実際の実施態様では、ＩＮＴ２ ５０２を有するフィードバックにおいて、適切な解像度レベルを有するディジタル／アナログ変換器（ＤＡＣ）がなければならない。図６におけるＩＮＴ２６００はディジタル信号のみを扱うので、その実施態様には変換器を追加する必要はない。
【００１５】
図７は、ＰＧＡの利得範囲を大きくすることにより、前述の制約に対処する方式を示す。この方式では、ＰＧＡ段７００をＡＤＣ１０６の後段に移動している。こうすることにより、ＰＧＡの実施態様はディジタル（即ち、ディジタル乗算器）となり、したがって、回路の簡略化が得られる。また、これをディジタル−ＰＧＡあるいは単にＤＰＧＡ７００と呼ぶことにする。ＤＰＧＡ７００の欠点は、ディジタル乗算器に特有の丸め（ｔｒｕｎｃａｔｉｏｎ）に起因するディジタル利得によって生ずる、信号のダイナミック・レンジの損失である。例えば、２Ｘ（即ち、６ｄＢ）のディジタル利得増大には、２Ｘ（即ち、６ｄＢ）のダイナミック・レンジの減少が伴う。この影響を相殺するために、ＤＰＧＡ７００において用いられる利得範囲だけ、ＡＤＣ１０６の解像度を増大させる必要がある。例えば、３６ｄＢ利得範囲を有するアナログＰＧＡと同じダイナミック・レンジを得るためには、同じ利得範囲を有するＤＰＧＡを用いて、ＡＤＣの解像度を６ビット高めなければならない。このように解像度を高めることは、６ビットをＡＤＣに追加することの難しさのために、コスト高を招く案となる可能性がある。
【００１６】
図８は、ＤＰＧＡを用いた別の実施形態を示す。図８の方式では、ＤＰＧＡ７００をアナログＰＧＡ１０４と共に用いて、必要な利得範囲を得ている。ＰＧＡ１０４は、チャネル・ノイズがＡＤＣ１０６によって制限される（またはＰＧＡの利得後のノイズ）、より低い利得範囲を与え、ＤＰＧＡ７００は、チャネル・ノイズが入力ノイズによって制限される（または、ＰＧＡの利得前のノイズ）、より高い利得範囲を与える。
【００１７】
図９は、ＰＧＡ、ＤＰＧＡの利得曲線、および全体的な利得を示す。図示のように、ＰＧＡがカバーする利得範囲は、同じ全利得範囲を有する全アナログ実施態様（図１）と比較すると小さく、したがってＰＧＡの設計の小型化が図れる。同様に、ＤＰＧＡは、全ディジタル実施態様（図７）と比較すると、狭い利得範囲をカバーする。ここでは、ＡＤＣに要求される解像度を低くすることができ、図７のＡＤＣ設計と比較して、更に簡略化が図れる。この混成アナログ−ディジタルＰＧＡを用いた案は、図１および図７と比較して、設計全体の簡略化を図るためには、最も有力である。
【００１８】
図１０および図１１は、図８の実施形態と共に、入力および出力オフセット補正をどのように用いることができるかを示す。図１０は、２つの積分器５００，５０２を備えた、図８の信号処理チャネルを示す。第１積分器５００は、ＣＣＤのオフセットおよびＣＤＳのオフセットを除去する。第２積分器５０２は、ＰＧＡの入力オフセット、およびＰＧＡの出力と呼ぶ第１オフセット補正からの未補正オフセットを除去する。図１１のチャネルは、チャネル内のＡＤＣの後段に第２積分器６００を移動することにより、先に図６について説明したように、全ての補正をディジタル・ドメインで行なう。
【００１９】
図１２および図１３は、画素−利得−増幅器（ＰｘＧＡ）１２０４を用いた２つの実施形態を示す。ＰｘＧＡ１２０４は、サンプル毎に切り替え可能な利得を与える。その概念を図１４に示す。ＰｘＧＡの背後にあるアイデアは、画素に基づいて利得を与え、ＣＣＤセンサが生成する異なる色に対応する異なるサンプルの応答性を等化することである。図１２および図１３は、入力および出力オフセット補正、ならびにＰＧＡ１０４およびＤＰＧＡ７００を含む信号処理チェーンに、ＰｘＧＡブロック１２００をどのように実施することができるかを示す。ＰｘＧＡの発明は、同時に提出した出願において別個に開示されている。この出願は、”Ｐｉｘｅｌ ＧａｉｎＡｍｐｌｉｆｉｅｒ”（画素利得増幅器）
と題し、本願と同じ日付で出願し、１９９９年６月１１日に出願した予備出願番号第６０／１３８，９６０号に対する優先権を主張している。予備出願番号第６０／１３８，９６０号の内容は、その全体がこの言及により本願にも含まれるものとし、対応する通常出願の写しをここに同封する。
【００２０】
本発明は、他の種類の信号処理にも応用可能であり、ＣＣＤ信号の処理に限定される訳ではない。
【００２１】
以上、本発明の少なくとも１つの代表的な実施形態について説明したが、種々の変形、変更および改良も当業者には容易に想起されよう。かかる変形、変更および改良は、本発明の精神の範囲内に該当することを意図するものである。したがって、前述の説明は一例に過ぎず、限定を意図するのではない。本発明は、特許請求の範囲およびその均等物においてのみ限定されることとする。
【特許請求の範囲】
【請求項１】
可変利得増幅回路であって、
入力および出力を有し、入力信号から不要の相関ノイズ成分を除去する相関二重サンプリング回路と、
入力および出力を有し、前記相関二重サンプリング回路の下流側に位置する第１プログラマブル利得増幅器と、
入力が前記第１プログラマブル利得増幅器の入力に接続され、出力が前記相関二重サンプリング回路の入力に接続され、前記入力信号のオフセットおよび前記相関二重サンプリング回路のオフセットのうちの少なくともいずれか一方のために第１オフセット補正を提供する第１オフセット補正回路と、
入力および出力を有し、前記第１プログラマブル利得増幅器の下流側に位置するアナログ／ディジタル変換器と、
前記第１プログラマブル利得増幅器の下流側に位置し、第２オフセット補正を提供する第２オフセット補正回路と、
前記相関二重サンプリング回路の下流側であって、かつ、前記第１プログラマブル利得増幅器の上流側に位置する画素利得増幅器
を備え、
前記相関二重サンプリング回路と前記第１オフセット補正回路とが、フィードバック・ループの少なくとも一部を構成すること、
前記第１プログラマブル利得増幅器は、前記フィードバック・ループの外側にあること、
前記第２オフセット補正回路は、前記アナログ／ディジタル変換器の入力と出力との間に直列接続されたディジタル／アナログ変換器と積分器とを備えていること、
前記画素利得増幅器は前記フィードバック・ループの一部であること、
を特徴とする可変利得増幅器。
【請求項２】
請求項１記載の可変利得増幅回路であって、更に、
前記アナログ／ディジタル変換器の出力に接続され、前記可変利得増幅回路のディジタル・ドメインに位置する第２プログラマブル利得増幅器と、
を備え、
前記第１プログラマブル利得増幅器は、アナログ・ドメインにおいて前記可変利得増幅回路のために動作することを特徴とする可変利得増幅器。
【請求項３】
請求項２記載の可変利得増幅回路であって、更に、前記第１プログラマブル利得増幅器および前記第２プログラマブル利得増幅器に接続されている利得制御回路を備えていることを特徴とする可変利得増幅回路。
【請求項４】
請求項１記載の可変利得増幅回路であって、前記相関二重サンプリング回路が画像センサからの前記入力信号を受信するものであることを特徴とする可変利得増幅回路。
【請求項５】
請求項４記載の可変利得増幅回路であって、前記画像センサが電荷結合デバイスであることを特徴とする可変利得増幅回路。
【請求項６】
請求項１記載の可変利得増幅回路であって、更に、前記第１プログラマブル利得増幅器に接続されている利得制御回路を備えていることを特徴とする可変利得増幅回路。
【請求項７】
請求項６記載の可変利得増幅回路であって、更に、前記利得制御回路に接続され、前記第１プログラマブル利得増幅器の利得のプログラミングのための利得入力を含むことを特徴とする可変利得増幅回路。
【請求項１】
可変利得増幅回路であって、
入力および出力を有し、入力信号から不要の相関ノイズ成分を除去する相関二重サンプリング回路と、
入力および出力を有し、前記相関二重サンプリング回路の下流側に位置する第１プログラマブル利得増幅器と、
入力が前記第１プログラマブル利得増幅器の入力に接続され、出力が前記相関二重サンプリング回路の入力に接続され、前記入力信号のオフセットおよび前記相関二重サンプリング回路のオフセットのうちの少なくともいずれか一方のために第１オフセット補正を提供する第１オフセット補正回路と、
入力および出力を有し、前記第１プログラマブル利得増幅器の下流側に位置するアナログ／ディジタル変換器と、
前記第１プログラマブル利得増幅器の下流側に位置し、第２オフセット補正を提供する第２オフセット補正回路と、
前記相関二重サンプリング回路の下流側であって、かつ、前記第１プログラマブル利得増幅器の上流側に位置する画素利得増幅器
を備え、
前記相関二重サンプリング回路と前記第１オフセット補正回路とが、フィードバック・ループの少なくとも一部を構成すること、
前記第１プログラマブル利得増幅器は、前記フィードバック・ループの外側にあること、
前記第２オフセット補正回路は、前記アナログ／ディジタル変換器の入力と出力との間に直列接続されたディジタル／アナログ変換器と積分器とを備えていること、
前記画素利得増幅器は前記フィードバック・ループの一部であること、
を特徴とする可変利得増幅器。
【請求項２】
請求項１記載の可変利得増幅回路であって、更に、
前記アナログ／ディジタル変換器の出力に接続され、前記可変利得増幅回路のディジタル・ドメインに位置する第２プログラマブル利得増幅器と、
を備え、
前記第１プログラマブル利得増幅器は、アナログ・ドメインにおいて前記可変利得増幅回路のために動作することを特徴とする可変利得増幅器。
【請求項３】
請求項２記載の可変利得増幅回路であって、更に、前記第１プログラマブル利得増幅器および前記第２プログラマブル利得増幅器に接続されている利得制御回路を備えていることを特徴とする可変利得増幅回路。
【請求項４】
請求項１記載の可変利得増幅回路であって、前記相関二重サンプリング回路が画像センサからの前記入力信号を受信するものであることを特徴とする可変利得増幅回路。
【請求項５】
請求項４記載の可変利得増幅回路であって、前記画像センサが電荷結合デバイスであることを特徴とする可変利得増幅回路。
【請求項６】
請求項１記載の可変利得増幅回路であって、更に、前記第１プログラマブル利得増幅器に接続されている利得制御回路を備えていることを特徴とする可変利得増幅回路。
【請求項７】
請求項６記載の可変利得増幅回路であって、更に、前記利得制御回路に接続され、前記第１プログラマブル利得増幅器の利得のプログラミングのための利得入力を含むことを特徴とする可変利得増幅回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２０１３−１１０７６９（Ｐ２０１３−１１０７６９Ａ）
【公開日】平成２５年６月６日（２０１３．６．６）
【国際特許分類】
【出願番号】特願２０１３−４７７７２（Ｐ２０１３−４７７７２）
【出願日】平成２５年３月１１日（２０１３．３．１１）
【分割の表示】特願２０００−１７９７５０（Ｐ２０００−１７９７５０）の分割
【原出願日】平成１２年６月１５日（２０００．６．１５）
【出願人】（５９１２０５１９０）アナログ デバイセス インコーポレーテッド (18)
【氏名又は名称原語表記】ＡＮＡＬＯＧ ＤＥＶＩＣＥＳ，ＩＮＣＯＲＰＯＲＡＴＥＤ
【Ｆターム（参考）】
【公開日】平成２５年６月６日（２０１３．６．６）
【国際特許分類】
【出願日】平成２５年３月１１日（２０１３．３．１１）
【分割の表示】特願２０００−１７９７５０（Ｐ２０００−１７９７５０）の分割
【原出願日】平成１２年６月１５日（２０００．６．１５）
【出願人】（５９１２０５１９０）アナログ デバイセス インコーポレーテッド (18)
【氏名又は名称原語表記】ＡＮＡＬＯＧ ＤＥＶＩＣＥＳ，ＩＮＣＯＲＰＯＲＡＴＥＤ
【Ｆターム（参考）】
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