実装製品、中間製品、およびこれらの製造方法
【課題】接合バンプを用いたフリップチップ実装する製品において、配線基板等に反り等があっても、接続不良をなくし、かつ容易にアラインメントをとることができる、実装製品の製造方法等を提供することを目的とする。
【解決手段】フォトダイオードアレイの電極１１とＲＯＩＣ５０の電極７１とが、接合バンプ７９，９を介在させて接合された実装製品の製造において、ＲＯＩＣの電極７１に接合バンプ７９を形成する工程と、ＲＯＩＣの全体の接合バンプ７９を化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）する工程とを備えることを特徴とする。
【解決手段】フォトダイオードアレイの電極１１とＲＯＩＣ５０の電極７１とが、接合バンプ７９，９を介在させて接合された実装製品の製造において、ＲＯＩＣの電極７１に接合バンプ７９を形成する工程と、ＲＯＩＣの全体の接合バンプ７９を化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）する工程とを備えることを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、接合バンプによって相手側と電極どうしが接合される、実装製品、中間製品、およびこれらの製造方法に関するものである。
【背景技術】
【０００２】
化合物半導体に形成されたフォトダイオードアレイ（ＰＤＡ:Photo-Diode Array）を有する検出装置では、信号読み出し用シリコンＩＣ（ＲＯＩＣ:Read Out IC）の読み出し電極と、当該フォトダイオードアレイの電極とが向き合って、両方の間に介在するバンプによって導通がとられる。このようなハイブリッド構成の検出装置における化合物半導体のエピタキシャル積層体は、機械的力には弱いため、ほとんどの場合上記の接合バンプには、融点が低く柔らかいインジウム（Ｉｎ）が用いられる。しかし、インジウムの接合バンプは、電極上の形成時、および、接合時に、精度よく形状を保つことが難しく、ハイブリッド型検出装置において、画素欠陥（短絡、オープン）を生じる大きな要因となってきた。
【０００３】
上記の問題を解決するため、多くの提案がなされてきた。たとえば、回路基板が、搭載する半導体チップに対して凹状の反りを有する場合、凹部の底に断面が大きい接合バンプを配置し、周縁部（端部）に断面の小さい（細い）接合バンプを配置するフリップチップ実装の構成が提案された（特許文献１）。このようなフリップチップ実装によれば、回路基板の反り、うねり等に起因する接続不良を抑えることができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００１−７１５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記のフリップチップ実装によれば、たとえば凹状に湾曲した回路基板に接合バンプを設けて半導体チップを実装する場合、凹状の底部には大きい断面積の接合バンプを、また端部には小さい断面積の接合バンプを設ける。これによって、端部における接合不良とくに短絡を防止することはできる。しかし、端部における接合バンプの径は小さいため、半導体チップの電極とのアラインメントをとることが難しくなる。
【０００６】
本発明は、接合バンプを用いたフリップチップ実装する製品において、配線基板や半導体チップに反り等があっても、接続不良をなくし、かつ容易にアラインメントをとることができる、実装製品、中間製品、およびこれらの製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の実装製品の製造方法は、電極が配列された半導体チップと、電極ごとに信号を読み出す読み出し回路とを備え、半導体チップの電極と読み出し回路の電極とが、半導体チップの電極上、読み出し回路の電極上、または両方の電極上、に形成された接合バンプ、を介在させて接合された、実装製品を製造する。この製造方法は、半導体チップおよび／または読み出し回路、の電極に接合バンプを形成する工程と、半導体チップまたは読み出し回路の全体の接合バンプを化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）する工程とを備えることを特徴とする。
【０００８】
上記の方法によれば、半導体チップおよび読み出し回路の一方、または両方に反り等があっても、両者の配列された電極同士を、短絡やオープン等の不良なく導電接続することができる。
接合バンプにＣＭＰ処理をしない従来の場合、相手側に対して凹状の反りがあると、凹部中央の底の領域に位置する接合バンプは相手側の接合バンプまたは電極に対する接続においてそれほど大きな問題は生じない。しかし、周縁部に位置する接合バンプは、内側（中央側）へと傾き、しかも接合バンプの長さは全領域でほぼ同じなために凹部周縁部の接合バンプは、内側の接合バンプよりも相手側に向かって突き出ている（背が高い）。このため、圧着によって、周縁部ほど接合バンプはより大きく圧縮されて、より大きく横膨出が生じる（膨らむ）。また内側に傾きやすい。このため、周縁部を主体に隣接する接合バンプ同士で短絡を生じやすい。逆に中央領域では、上記周縁部の短絡をおそれて圧縮のストロークを小さめにすると、オープンを生じやすい。
一方、相手側に凸状に反った半導体チップまたは読み出し回路の場合、上記の逆の状況が生じ、周縁部の接合バンプほど相手側から後退した位置にある。圧着のとき周縁部の接合バンプを相手側と確実に接続させようとすると、中央領域の突き出した接合バンプを大きく圧縮することになり、中央領域の接合バンプの横膨出量が大きくなり、中央領域で隣接する接合バンプ間で短絡が生じやすい。また、これをおそれてストロークを小さめにすると周縁部ではオープンが生じやすい。
なお、読み出し回路は、名称にはこだわらず、半導体チップの電極ごとの信号を読み出して信号処理する装置（中間製品）であれば、何でもよい。
うねりは、凹状および凸状の反りが面全体にわたって交互に分散している状態であり、平面からの逸脱という点では、凹凸が相殺して平均化されるため、反りだけの場合よりも、大きな問題にはなりにくい。しかし、本発明の実装製品の製造方法は、うねりがある、半導体チップおよび読み出し回路に、問題なく適用することができる。また、はっきりと反り等が認められなくても、ＣＭＰ処理を施すことは、接合バンプによる接続不良を無くす上で有効である。
【０００９】
以下に、ＣＭＰによって、なぜ接続不良が解消されるのか、より詳しく具体的に説明する。（Ｅ１）上記ＣＭＰ処理によって、相手側から見て、当該相手側に突き出ている接合バンプはより大きく研磨され、また後退している接合バンプは小さく研磨される。その結果、反った半導体チップまたは読み出し回路において、すべての接合バンプの先端面は単一の平面をなすようにされ、相手側からみて同じ高さとなる。圧着において、同じ高さの接合バンプの圧縮は全体に均一に行われ、とくにどの領域で短絡やオープンが生じやすいということはなくなる。すなわち半導体チップおよび／または読み出し回路に反りがあっても、接合バンプにＣＭＰ処理を行うことで同じ高さになり、実装製品における接続不良は防止される。これは、ＣＭＰ処理の作用効果のうち、とくに反りがある場合に、接合バンプを同じ高さにすることの効果といえる。以上が同じ高さという要因による効果（Ｅ１）である。
【００１０】
次に効果（Ｅ２）について説明する。接合バンプを真空蒸着法やめっき法で形成したままでは、先端は不揃いでばらついており、接続不良を生じやすい。このような接合バンプの高さの不揃いを直して先端が一つの平面を形成するようにＣＭＰ処理を施すことで、接続不良を抑制することができる。とくに、相手側の電極に、直接、ＣＭＰ処理した接合バンプを接続する場合は、接合バンプの先端面は単一の平面を形成するので、相手の電極の表面と、安定した面接触を得ることができる。たとえば、少し傾いても、正しい当たり角度となるように（広い接触面が得られるように）、安定した向きの調整を効かすことができる。相手側の電極上に接合バンプを設けて、その相手側の接合バンプにＣＭＰ処理を施した場合、同様の安定接触効果を得ることができる。これは、反りの有無によらず、すべての接合バンプの先端面を平坦にして、単一の平面にすることで得られる効果（Ｅ２）ということができる。とくに相手側に接合バンプを設けない場合、工程省略をしながら高品質の導電接続を得ることができる。
【００１１】
さらに、効果（Ｅ３）について説明する。アラインメントについて、ＣＭＰ処理によって、周縁部の傾いた接合バンプの先端面は少し大きくなるので、その分、相手側との接続をとりやすい効果を得ることができる。これは、ファインピッチの電極同士のアラインメントにおいて、非常に有益なものであり、効果（Ｅ３）を構成する。
さらに、ＣＭＰ処理とは、直接、関係しないが、すべての接合バンプの断面積を同じにするので、接合バンプの製造を容易に行うことができる。
また、これもＣＭＰ処理と直接の関係はないが、どのような形態の反りにおいても、ＣＭＰ処理の有無によらず、接合バンプの先端部の配列間隔（平面的な位置の配列）は、周縁部と中央領域とで、ほとんど同じになり、ずれは小さいので、相手側の電極とのアラインメントを容易にとることができる。実用レベルで反りが相当大きくても、ずれは小さいという知見に基づいて、すべての接合バンプについて、断面積を同じにしながらＣＭＰ処理をするだけで、読み出し回路と半導体チップとの接続を正確に遂行できるようにした、というのが本発明の骨子である。
【００１２】
本発明の中間製品の製造方法は、実装をする前の、電極が配列された半導体チップ、または読み出しのための電極が配列された読み出し回路、からなる中間製品を製造する。この製造方法は、半導体チップおよび／または読み出し回路、の電極に接合バンプを形成する工程と、接合バンプの先が平面をなすように、該接合バンプに化学機械研磨を施す工程とを備えることを特徴とする。
上記中間製品の製造方法は、既述の実装製品の製造における、接合バンプの形成工程、および化学機械研磨工程と同じである。したがってこの中間製品の製造方法は、実装製品の製造方法と、構成およびその作用効果が共通する。とくにＣＭＰ処理において、上述の（Ｅ１）〜（Ｅ３）の効果を得ることができる。
【００１３】
接合バンプの形成工程およびＣＭＰの工程は、電極に対応する部分に開口部を有する保護層を形成する工程と、保護層の上面、開口部の壁面および電極を被覆するように、シード金属層を形成する工程と、シード金属層上に、前記保護層の開口部に合わせて開口部を持つレジストパターンを形成する工程と、シード金属層を電解めっきの電極に用いて、電解めっきにより開口部のシード金属層を充填するように接合バンプを該開口部に成長させる工程と、レジストパターンを除去する前に、接合バンプを該レジストパターンとともにＣＭＰする工程とを備えることができる。
上記の接合バンプの形成工程によって、高い成膜速度で能率よく接合バンプを設けることができる。また、上記のＣＭＰ工程によれば、接合バンプの倒れなどを防止するために、間にあらためて樹脂を充填することなく、めっきによる接合バンプ形成に用いたレジストパターンをそのまま用いて精度の高いＣＭＰを行うことができる。このため、能率良く高精度のＣＭＰを行うことができる。
【００１４】
本発明の実装製品は、電極が配列された半導体チップと、電極ごとに信号を読み出す読み出し回路とを備え、半導体チップの電極と読み出し回路の電極とが、半導体チップの電極上、もしくは読み出し回路の電極上、または両方の電極上、に形成された接合バンプ、を介在させて接合されている。この実装製品では、半導体チップおよび読み出し回路の少なくとも一方において、相手側に対して凹状または凸状の反りがあり、その反りがある側において、すべての接合バンプが同じ断面積を持ち、かつ、凹状の反りの場合には中央領域の接合バンプは周縁部の接合バンプよりも高さが高く、また、凸状の反りの場合には中央領域の接合バンプは周縁部の接合バンプよりも高さが低いことを特徴とする。なお、うねりがある場合は、凹状の反り、または凸状の反りがあるものとして、本発明の実装製品の対象となる。
【００１５】
これによって、相手側との圧着の際に、接合バンプはすべて同じストローク分の圧縮を受けるので、とくに周縁部または中央領域において短絡やオープン等の接続不良を生じる、という現象を防止することができる。また、反りがあっても、接合バンプの配列間隔は、中央領域と周縁部とで大きく変動せず、むしろほとんど一定である。このため、アラインメントを容易にとることができる。
【００１６】
上記の接合バンプを、インジウム（Ｉｎ）、インジウム合金、スズ（Ｓｎ）、スズ合金、またはインジウムおよびスズを含む合金、とすることができる。これによって、柔らかな接合バンプを得ることができる。そして、それほど高温にしなくても、また常温でも、導電接続が可能である。化合物半導体を主体とする受光素子アレイは、上記のように局部的な圧力により損傷を受けやすいが、この柔らかさの特性のため（主としてＩｎによる）、受光素子アレイの機械的損傷や、熱応力による接合部の剥がれがない、検出装置を構成することができる。また、ＳｎＡｕ、ＳｎＡｇなどＳｎを主成分とする接合バンプによれば、高い強度の接合を容易に得ることができ、また、高温環境下での信頼性を高くすることができる。そして、半導体チップや読み出し回路に損傷等の不都合を生じることなく、電極ごとに導電接続することができる。とくに接合時に生じる損傷等がない実装製品を得ることができる。
【００１７】
半導体チップは、受光素子アレイであり、ＩｎＰ基板と、該ＩｎＰ基板上に形成された、バンドギャップ波長が１．６５μｍ〜３．０μｍの受光層とを有し、該受光層は、（ＧａＡｓＳｂ／ＩｎＧａＡｓ）のタイプ２のＭＱＷ、または、（ＧａＡｓＳｂ／ＩｎＧａＡｓＮ）、（ＧａＡｓＳｂ／ＩｎＧａＡｓＮＰ）、および（ＧａＡｓＳｂ／ＩｎＧａＡｓＮＳｂ）のうちのいずれかのタイプ２のＭＱＷ、であり、かつ、その受光層は、ＩｎＰ基板との格子整合条件、｜Δａ／ａ｜≦０．００２（ただし、ａｉを受光層内の各層の格子定数、ａをＩｎＰ基板の格子定数として、Δａ＝ａｉ−ａ、である）を満たすことができる。これによって、上記の実装製品の製造方法や中間製品の製造方法における作用効果に加えて、近赤外域光を用いた検出装置等において、タイプ２のＭＱＷのバンドにおける間接遷移により、より長波長域の受光をすることが可能になる。
【００１８】
半導体チップは、受光素子アレイであり、ＩｎＰ基板と、該ＩｎＰ基板上に形成された、バンドギャップ波長が１．６５μｍ〜３．０μｍの受光層とを有し、該受光層は、ＩｎＧａＡｓ、ＩｎＧａＡｓＮ、ＩｎＧａＡｓＮＰ、およびＩｎＧａＡｓＮＳｂのうちのいずれかであり、その受光層は、ＩｎＰ基板との格子整合条件、｜Δａ／ａ｜≦０．００２（ただし、ａｉを受光層の格子定数、ａをＩｎＰ基板の格子定数として、Δａ＝ａｉ−ａ、である）を満たすことができる。
これによって、上記の実装製品の製造方法や中間製品の製造方法における作用効果に加えて、近赤外域光を用いた検出装置等において、長波長側の限界波長は少し制限を受けるが、製造が容易な単層の受光層を用いて、実用上、需要が大きい装置を提供することができる。
【発明の効果】
【００１９】
本発明によれば、接合バンプにより接続されているハイブリッド型撮像装置などの検出装置等において、画素不良をなくし、経済性に優れ、かつ受光素子アレイ等の本体にダメージが生じにくい、検出装置等を得ることができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の実施の形態１における実装製品である検出装置を示す概念図である。
【図２】図１の検出装置の端の部分の拡大図である。
【図３】フォトダイオードアレイをＲＯＩＣの側から見た図である。
【図４】一辺が１０ｍｍの正方形の基板における反り量ｄｆと、正常位置からのずれ（平面的なずれ）との関係を示す図である。
【図５】ＲＯＩＣ本体部において、読み出し電極の上に接合バンプを形成した状態を示し、（ａ）は１つの読み出し電極付近の拡大図であり、（ｂ）はＲＯＩＣ全体を示す概念図である。
【図６】ＣＭＰ処理を施したあとのＲＯＩＣを示し、（ａ）は１つの読み出し電極付近の拡大図であり、（ｂ）はＲＯＩＣ全体の概念図である。
【図７】図６のあと、超音波洗浄することによってレジストパターンＭを剥離した状態を示す図である。
【図８】図７のあと、めっき電極として用いたシード金属層を、読み出し電極の単位に分断するエッチングを行ったあとの状態を示す図である。
【図９】本発明の実施の形態２における実装製品である検出装置の端の部分を示す図である。
【発明を実施するための形態】
【００２１】
（実施の形態１）
図１は、本発明の実施の形態１における実装製品である検出装置１００の概念図である。また図２は、実装製品の端の部分の拡大図である。検出装置１００は、フォトダイオードアレイ５０と、読み出し回路（ＲＯＩＣ）を構成するＣＭＯＳ（Complementary Metal Oxide Semiconductor）７０と、からなっている。フォトダイオードアレイ５０およびＲＯＩＣ７０は、中間製品と位置づけられる。本実施の形態では、ＲＯＩＣ７０に相手側に対して凹状の反りがあり、相手側のフォトダイオードアレイ５０のウエハには反りがない場合を採りあげている。ＲＯＩＣ７０には接合バンプ７９が設けられ、そのすべての接合バンプ７９に対してＣＭＰ処理がなされている。またフォトダイオードアレイ５０には接合バンプ９が設けられている。接合バンプ９，７９は接合されている。本実施の形態では、反りがあるＲＯＩＣ７０に設けた接合バンプ７９が、ＣＭＰ処理をされたものである点に特徴がある。容易に分かるように、図１では、ＲＯＩＣ７０の反りを誇張してある。接合バンプ９，７９同士の接続においても、その誇張の影響が出ており、両者は大きな角度差で交差するように表示されているが、事実は、両者の延びる方向はほとんど平行であり、円滑に接続をする（図４参照）。
【００２２】
ＲＯＩＣ７０は、その本体部またはシリコン基板７０ａは相手側に対して凹状に反っており、シリコン基板の端では、図２に示すように端ほど相手側に近づくような勾配が付いている。本体部７０ａの表面は、読み出し電極７１（およびカップ状金属Ｋ）に開口部を有する、２層７４ａ，７４ｂからなる保護膜７４に被覆されている。すべての読み出し電極７１に対して共通の接地電極７２は、外部のアース電位に接続される。接合バンプ７９は、その根本をカップ状金属Ｋに包まれるように形成されており、その根本から相手側に延び出している。この接合バンプ７９の先端部はＣＭＰ処理によって平坦にされたあと、相手側の接合バンプ９と接合されている。接合バンプ７９，９は、ともに、インジウムで形成されているが、インジウム合金、スズ、またはスズ合金で形成してもよい。これら接合バンプ９，７９に用いるインジウム等は、形成の際に、精度よく先端部の形状を揃えることが難しい。このため、接合の際の押し込みストロークに対して、個々の接合バンプに過不足が生じて接続不良を生じやすかった。しかし、ＣＭＰ処理を施すことで、押し込みストロークに対してすべての接合バンプが同一の圧縮代となるので、すべての接合バンプに対して適切な押し込みストロークを設定することができる。この結果、過度の圧縮による短絡、および不足する圧縮によるオープンないし高抵抗の接続、をなくすことができる（上述の効果（Ｅ１））。
【００２３】
フォトダイオードアレイ５０は、ｎ型ＩｎＰ基板１／ｎ型Ｉｎ０．５３Ｇａ０．４７Ａｓバッファ層２／受光層（光吸収層）３／拡散濃度分布調整層１４／ＩｎＰキャップ層４、の積層体に形成されている。各受光素子では、ｐ型不純物の亜鉛（Ｚｎ）が選択拡散されてｐ型領域６が形成され、ｐ型領域６の先端部にｐｎ接合１５が形成されている。
画素Ｐを構成する受光素子の主体をなすｐ型領域６は、隣り合うｐ型領域とは選択拡散されていない領域によって隔てられている。このためメサ構造などを形成することなく簡単な構造で、暗電流の低いフォトダイオードアレイ５０を得ることができる。
受光層３は、波長１μｍ〜３μｍに受光感度を持てば、どのような化合物半導体でもよい。たとえばＩｎＧａＡｓ、ＩｎＧａＡｓＮ、ＩｎＧａＡｓＮＰ、ＩｎＧａＡｓＮＳｂなどのうちのいずれを用いてもよいが、本実施の形態では、タイプ２の多重量子井戸構造（ＭＱＷ：Multi-Quantum Well）の例について示している。図２において、受光層３がタイプ２のＭＱＷの場合には、ｐ型不純物である亜鉛（Ｚｎ）を拡散するとき、ＭＱＷにおけるＺｎ濃度を所定レベル以下に抑制するために、拡散濃度分布調整層１４をＩｎＰキャップ層４の側に設ける。
実装製品であるハイブリッド検出装置１００のＲＯＩＣ７０は、読み出し電極７１を有するＣＭＯＳによって構成される。光が入射される入射面となるＩｎＰ基板１の裏面にはＳｉＯＮ膜の反射防止膜３５が配置されている。また、ｐ型領域６の形成のための選択拡散に用いられたＳｉＮの選択拡散マスクパターン３６は、そのまま残される。さらに、選択拡散マスクパターン３６の開口部またはＩｎＰキャップ層４の表面、および当該選択拡散マスクパターン３６を被覆するポリイミド樹脂等の保護膜４３が設けられている。
フォトダイオードアレイ５０において、各ｐ型領域６は画素Ｐの主部分に対応しており、ｐ側電極１１は画素電極となる。すべての画素電極１１に対するｎ側電極（接地電極）１２は、ＲＯＩＣの接地電極７２と同様に、共通の接地電位に保持される。
【００２４】
１．接合バンプ７９のアラインメント
図３は、フォトダイオードアレイ５０をＲＯＩＣ７０の側から見た図である。たとえば、画素Ｐは３２０×２５６個（約８．２万画素）、ピッチ２５μｍである。
図４は、一辺が１０ｍｍの正方形の基板における反り量ｄｆと、正常位置からのずれ（平面的なずれ）との関係を示す図である。反り量ｄｆは、１０ｍｍ×１０ｍｍの正方形の端（中心から５ｍｍの位置）において、中心（底部）からの高さ位置で表示してある。図４は、反り量ｄｆが相当大きくても、正常位置からのずれは、小さいことを示す。反り量ｄｆが１０μｍ（０．０１ｍｍ）であったとしても、ずれは０．０１３μｍ（０．００００１３ｍｍ）程度である。このずれは、相手側の電極１１または相手側の接合バンプ９からの平面的なずれとみることができる。この程度のずれは、図３に示されるピッチ２５μｍ（０．０２５ｍｍ）で配列される電極１１または画素Ｐに対して非常に小さいずれであり、無視することができる。
ウエハ７０ａの反りの状態をそのままにして、反った状態のウエハの形成した接合バンプ７９に対してＣＭＰ処理を施すことで、端の位置の接合バンプは先端面が斜めになるので、面積が少し大きくなって、相手の電極１１に設けた接合バンプ９とのアラインメントはむしろ有利になる（上述の効果（Ｅ３））。
反り量ｄｆについて、少し補足を加える。図１における中心底部をＯとして、正常で平坦な基板の正方形の辺に平行にｘ軸、ｙ軸をとって、基板の裏面（または表面）に限定して、ｘ−ｙ平面を規定する。このとき、基板の反り量ｄｆを、ｘ＝５ｍｍに対応する当該基板のｚ座標とする。上記の基板は、フォトダイオードアレイ５０およびＲＯＩＣ７０の、どちらでもよいが、図１の場合は、ＲＯＩＣ７０のシリコン基板７０ａである。
【００２５】
２．製造方法−接合バンプの形成方法、およびＣＭＰ処理−
次に、図１および図２に示す実装製品の検出装置１００の製造方法のうち、ＲＯＩＣ７０における接合バンプ７９の形成方法について説明する。
図５は、ＲＯＩＣ７０の本体部７０ａにおいて、読み出し電極７１の上に接合バンプ７９ａを形成した状態を示す図である。（ａ）は１つの読み出し電極７１についての拡大図であり、（ｂ）はＲＯＩＣ７０の全体を示す概念図である。まず、ＲＯＩＣ本体７０ａの表層に露出する電極７１を有するＲＯＩＣ７０を準備する。このＲＯＩＣ７０では、電極７１に対応する部分に開口部７８を有する保護膜７４が、ＲＯＩＣ本体７０ａの表面を被覆する。保護膜７４は、基層７４ａを被覆する厚み１μｍ〜２μｍ程度の樹脂層７４ｂを含んでいる。樹脂層７４ｂには、ポリイミド樹脂、ＢＣＢ（Benzocyclobutene）樹脂等の感光性樹脂を用いることができる。保護膜７４は、フォトリソプロセスにより現像して除いて開口部７８が設けられる。ポリイミドおよびＢＣＢは感光性樹脂であり、感光して現像することで、開口部７８をあけることができる。開口部は、外部に断面が大きくなるようなテーパを付けることが望ましい。
次いで、開口部を含めて保護膜７４を被覆するように、シード金属層７７を形成する（図５（ａ））。シード金属層７７の金属は、Ａｕ，Ｃｕ，Ｎｉ，Ｐｔ，Ｓｎ，Ｔｉ，Ｔｉ／Ｗ，Ｔｉ／Ｐｔ／Ａｕなどで形成するのがよい。シード金属層７７の形成方法は、スパッタリング法、電子ビーム蒸着法などの既存の任意の方法を用いることができる。このシード金属層７７は、個々のカップ状金属に分ける前のシート状のとき、電解めっきの電極として用いることができる。電解めっきの電解液が開口部７８に露出する凹状またはカップ状のシード金属層７７に接しており、その接した部分を電極（アノード）として電気化学反応を生じてインジウム層（めっき層）を生成することになる。
シード金属層７７の上に、保護層７４（７４ａ，７４ｂ）の開口部の真上に同一形状の開口部を持つレジストパターンＭを形成する（図５（ａ）、（ｂ））。ＣＭＰ処理を行わない場合は、レジストパターンＭの厚みは、レジストパターンＭの上面が、接合バンプ７９ａの先端部の位置より高くなるような厚みとするのがよいが、ＣＭＰ処理をする場合は、図５（ａ）に示すように接合バンプ７９ａがレジストパターンＭの厚みを超えて形成されてもよい。レジストパターンＭの厚みはたとえば１０μｍ〜５０μｍとする。次いで、めっき液中にて、シード金属層７７を一方の電極（アノード）として、他方の電極（カソード）にインジウム等を用いて、電解めっきにより、レジストパターンＭから露出する部分、すなわち開口部のシード金属層７７にインジウム等の接合バンプ７９ａを成長させる。接合バンプ７９ａは、開口部７８に露出するシード金属層７７から成長を始め、レジストパターンＭの開口部７８を埋める程度に成長させる。図５（ａ）および（ｂ）では接合バンプ７９ａはレジストパターンＭの開口部７８を少し超えて成長しているが、開口部７８に収まり、開口部７８を超えなくてもよい。このレジストパターンＭの開口部は、接合バンプ７９ａの成長の非常に強力なガイドとなり、接合バンプ７９を高精度で形成することができる。
【００２６】
次いで、上記の接合バンプ７９ａとレジストパターンＭとに対してＣＭＰ処理を行う。図６は、ＣＭＰ処理を施したあとのＲＯＩＣ７０を示し、（ａ）は一つの読み出し電極７１の付近の拡大図であり、（ｂ）はＲＯＩＣ７０全体の概念図である。ＣＭＰ処理は、レジストパターンＭが付いた状態で行うことで、接合バンプ７９の変形や倒壊等を防止することができる。ＣＭＰ処理は、回転動作機構をもつ研磨定盤に研磨液を供給してワークピース（シリコン基板７０ａ）の接合バンプ７９ａの先端部を研磨するように、接合バンプ７９ａの先端部を下向きにしてセットする。定盤のパッドの粗さ、研磨材の材質等を、接合バンプ７９ａの材料に合わせて選択し、かつ研磨量、表面状態等の調整のために定盤の回転速度を調整する。研磨時のワークピースへの加圧を低く抑えて、できる限りシリコン基板７０ａの反りを矯正しないように行う。その際、回転速度、研磨液の供給量等の調整を行う。このＣＭＰ処理によって、ＲＯＩＣ本体７０ａは反っているにもかかわらず、すべての接合バンプ７９の先端面は、同一平面上にのるようになる。
【００２７】
次いで、アセトン中で、１時間程度、超音波洗浄することによって、レジストパターンＭを剥離する（図７）。その後、めっき電極として用いたシード金属層７７を、読み出し電極７１の単位に分断するエッチングを行う（図８）。エッチングは、たとえばシード金属層７７をＡｕで形成した場合はヨウ化カリウムで行うのがよい。
フォトダイオードアレイ５０の接合バンプ９は、どのような方法で形成してもよく、たとえばフォトリソプロセスにおいて真空蒸着法で形成することができる。もちろん、上記のようなめっき法によって形成して、シード金属層の名残のカップ状金属を備えるものであってもよい。本実施の形態では、フォトダイオードアレイ５０のＩｎＰ基板１に反り等はなく、平坦であるとする。
ＲＯＩＣ７０の接合バンプ７９または読み出し電極７１と、フォトダイオードアレイ５０の接合バンプ９または画素電極１１とを、位置合わせして、接合バンプ同士９，７９を、常温で圧着、もしくは熱圧着、または融着する。上述のように、実用レベルで反りが相当あっても、電極同士１１，７１のずれは問題にならない程度に小さい（図４参照）。
【００２８】
３．フォトダイオードアレイ５０について
本実施の形態におけるフォトダイオードアレイ５０について詳しく説明する。図２において、各画素の受光素子Ｐは、ＩｎＰ基板１の上に次の構成のＩＩＩ−Ｖ族半導体積層構造（エピタキシャルウエハ）を有する。
（ＩｎＰ基板１／ｎ型バッファ層２／タイプ２のＩｎＧａＡｓとＧａＡｓＳｂとのＭＱＷの受光層３／拡散濃度分布調整層１４／ＩｎＰキャップ層４）
ＩｎＰキャップ層４からＭＱＷの受光層３にまで届くように位置するｐ型領域６は、ＳｉＮ膜の選択拡散マスクパターン３６の開口部から、ｐ型不純物のＺｎが選択拡散されることで形成される。各画素の周縁部の内側に、平面的に周囲限定されての拡散導入は、上記ＳｉＮ膜の選択拡散マスクパターン３６を用いて拡散することによって実現される。周囲限定されるため、ｐ型領域６は選択拡散されていない領域によって隔てられる。ｎ型バッファ層２を形成する半導体は、ＩｎＰでもＩｎＧａＡｓでもよい。
画素電極のｐ側電極１１は、オーミック接触をとり、かつ所定レベルの強度を備える上で、Ａｕ／Ｚｎ／Ａｕ／Ｔｉ／Ａｕによって形成するのがよい。またＩｎＰ基板１にはＡｕＧｅＮｉ／Ｔｉ／Ａｕの接地電極であるｎ側電極１２が、オーミック接触するように設けられている（図２参照）。
【００２９】
タイプ２のＭＱＷの受光層３には、上記のｐ型領域６の境界フロントに対応する位置にｐｎ接合１５が形成され、上記の接合バンプ９およびｎ側電極１２間に逆バイアス電圧を印加することにより、ｎ型不純物濃度が低い側（ｎ型不純物バックグラウンド）により広く空乏層を生じる。
タイプ２のＭＱＷの受光層３におけるバックグラウンドは、ｎ型不純物濃度（キャリア濃度）で５×１０１５／ｃｍ３程度またはそれ以下である。そして、ｐｎ接合の位置１５は、ＭＱＷの受光層３のバックグラウンド（ｎ型キャリア濃度）と、ｐ型不純物のＺｎの濃度プロファイルとの交点で決まる。受光層３とキャップ層４との間に、拡散濃度分布調整層１４を挿入してもよい。この拡散濃度分布調整層１４はバンドギャップエネルギが比較的低いために不純物濃度が低い厚み部分（受光層側の所定厚み部分）があっても電気抵抗が大きくなりにくいＩｎ０．５３Ｇａ０．４７Ａｓで形成するのがよい。
上記のような拡散濃度分布調整層１４の挿入によって、受光層３内では、所望の不純物濃度を容易に安定して実現することができる。本発明が対象とするフォトダイオードアレイ５０は、近赤外域からその長波長側に受光感度を有することを追求するので、キャップ層４には、受光層３のバンドギャップエネルギより大きいバンドギャップエネルギの材料を用いるのが好ましい。このため、キャップ層４には、通常、受光層よりもバンドギャップエネルギが大きく、格子整合の良い材料であるＩｎＰが用いられる。ＩｎＰとほぼ同じバンドギャップエネルギを有するＩｎＡｌＡｓを用いてもよい。
【００３０】
受光層３は、タイプ２のＭＱＷを用いるのがよい。タイプ１の量子井戸構造では、バンドギャップエネルギの小さい半導体層を、バンドギャップエネルギの大きい半導体層で挟みながら、近赤外域に受光感度を持たせる受光素子の場合、小さいバンドギャップエネルギの半導体層のバンドギャップにより受光感度の波長上限（カットオフ波長）が定まる。すなわち、光による電子または正孔の遷移は、小さいバンドギャップエネルギの半導体層内で行われる（直接遷移）。この場合、カットオフ波長をより長波長域まで拡大する材料は、ＩＩＩ−Ｖ族化合物半導体内で、非常に限定される。これに対して、タイプ２のＭＱＷでは、フェルミエネルギを共通にして異なる２種の半導体層が交互に積層されたとき、第１の半導体の伝導帯と、第２の半導体の価電子帯とのエネルギ差が、受光感度の波長上限（カットオフ波長）を決める。すなわち、光による電子または正孔の遷移は、第２の半導体の価電子帯と、第１の半導体の伝導帯との間で行われる（間接遷移）。このため、第２の半導体の価電子帯のエネルギを、第１の半導体の価電子帯より高くし、かつ第１の半導体の伝導帯のエネルギを、第２の半導体の伝導帯のエネルギより低くすることにより、１つの半導体内の直接遷移による場合よりも、受光感度の長波長化を実現しやすい。
【００３１】
上述のように、選択拡散マスクパターン３６を用いて選択拡散により、受光素子の周縁部より内側に、平面的に周囲限定してｐ型不純物を拡散導入するので、上記のｐｎ接合１５は受光素子の端面に露出しない。図２に示すように、画素Ｐが、複数個、素子分離溝なしに配列されている。上述のように、画素Ｐの内側にｐ型領域６が限定され、隣接する画素Ｐとは選択拡散されていない領域に隔てられることで、確実に区分けされている。この結果、光電流のリークは抑制される。
ＩｎＰ基板１上に、２μｍ厚みのｎ型ＩｎＧａＡｓバッファ層２（またはｎ型ＩｎＰバッファ層２）を成膜する。次いで、（ＩｎＧａＡｓ／ＧａＡｓＳｂ）または（ＩｎＧａＡｓＮ／ＧａＡｓＳｂ）のＭＱＷの受光層３を形成する。ＩｎＰと格子整合するようＩｎＧａＡｓの組成はＩｎ0.53Ｇａ0.47Ａｓとし、ＧａＡｓＳｂの組成はＧａＡｓ0.52Ｓｂ0.48とする。これにより格子整合度（｜Δａ／ａ｜：ただし、ａはＩｎＰ基板の格子定数、Δａ＝ａｉ−ａ（ａｉは各層の格子定数）は、ＩｎＰ基板との間の格子定数差）を０．００２以下とすることができる。
単位量子井戸構造を形成する、ＩｎＧａＡｓ層の厚みは５ｎｍ、またＧａＡｓＳｂ層の厚みは５ｎｍであり、ペア数（単位量子井戸の繰り返し数）は２５０である。次いで、受光層３の上に、Ｚｎ拡散導入の際の拡散濃度分布調整層１４として、厚み１μｍのＩｎ０．５３Ｇａ０．４７Ａｓ層をエピタキシャル成長し、次いで、最後に厚み１μｍのＩｎＰキャップ層４をエピタキシャル成長する。上記の受光層３、拡散濃度分布調整層１４は、ともにＭＢＥ(Molecular Beam Epitaxy)法によってエピタキシャル成長するのがよい。また、ＩｎＰキャップ層４は、ＭＢＥ法でエピタキシャル成長してもよいし、拡散濃度分布調整層１４を成長させた後、ＭＢＥ装置から取り出して、ＭＯＶＰＥ(Metal Organic Vapor Phase Epitaxy)法によってエピタキシャル成長してもよい。
【００３２】
ｎ側電極１２はｎ型ＩｎＰ基板１にオーミック接触している。ＩｎＰ基板１をｎ型導電性にするには、Ｓｉ等のｎ型不純物を所定レベル以上含ませるのがよい。たとえばＳｉなどｎ型ドーパントを１×１０１７／ｃｍ３程度またはそれ以上含むものがよい。
ＩｎＧａＡｓ／ＧａＡｓＳｂのタイプ２のＭＱＷの受光層３、ＩｎＧａＡｓの拡散濃度分布調整層１４、ＩｎＰキャップ層４は、ノンドープが望ましいが、Ｓｉなどｎ型ドーパントを極微量（たとえば２×１０１５／ｃｍ３程度）ドーピングしてもよい。
【００３３】
図２において、ｐｎ接合１５は、次のように、広く解釈されるべきである。受光層３内において、ｐ型不純物元素Ｚｎが選択拡散で導入される側と反対の面側の領域の不純物濃度が、真性半導体とみなせるほど低い不純物領域（ｉ領域と呼ばれる）であり、上記拡散導入されたｐ型領域６と当該ｉ領域との間に形成される接合をも含むものである。すなわち上記のｐｎ接合は、ｐｉ接合などであってもよく、さらに、これらｐｉ接合におけるｐ濃度が非常に低い場合も含むものである。図２においてｐｎ接合１５が拡散濃度分布調整層１４内に表示されているが、上記のように、受光層３ではＺｎ濃度を低くしなければならず、実際はごく低い濃度のＺｎが受光層３にまで届いて、そこで上述のｐｎ接合またはｐｉ接合を形成している。図２のｐｎ接合１５はｐ型不純物濃度が所定レベル以上ある範囲の境界を示している。
【００３４】
上述のように、ＩｎＰキャップ層４の表面に形成したＳｉＮ選択拡散マスクパターン３６を用いて、その開口部からＺｎを選択拡散してＩｎＧａＡｓ／ＧａＡｓＳｂのＭＱＷの受光層３内に届くようにｐ型領域６を形成する。ｐ型領域６のフロント先端部がｐｎ接合１５を形成する。ｐｎ接合１５の近傍におけるＺｎ濃度分布は、傾斜型接合を示すような分布になっている。
【００３５】
上記の製造方法によれば、フォトダイオードアレイ５０は、素子分離用のメサエッチングをすることなくＺｎの選択拡散（受光素子の周縁部の内側になるように平面的に周囲限定した拡散）によって、隣り合う受光素子どうし分離する。すなわち、Ｚｎ選択拡散領域６が１つの画素部Ｐの主要部となるが、Ｚｎが拡散していない領域が、各画素を分離する。このため、メサエッチングに付随する結晶の損傷などを受けることがなく、暗電流を抑制することができる。
【００３６】
不純物の選択拡散によってｐｎ接合１５を形成する場合、拡散が深さ方向だけでなく横方向（深さ直交方向）にも進行するので、素子間隔を一定以上、狭くすることができない懸念があるが、実際にＺｎの選択拡散を行ってみると、最表面にＩｎＰキャップ層４があり、その下にＩｎＧａＡｓ拡散濃度分布調整層１４が配置された構造では、横方向の拡散は、深さ方向と同程度またはそれ以下に収まることが確認された。すなわち、Ｚｎの選択拡散において、Ｚｎは選択拡散マスクパターン３６の開口径よりも横方向に広がるが、その程度は小さく、図２に示すように、選択拡散マスクパターン３６の開口部よりも少し広がるだけである。
【００３７】
（実施の形態２）
図９は、本発明の実施の形態２における実装製品である検出装置１００を示す図である。本実施の形態の検出装置１００では、接合バンプ７９をＲＯＩＣ７０側にのみ設けて、フォトダイオードアレイ５０には設けず、ＲＯＩＣ７０の電極７１上の接合バンプ７９を、直接、フォトダイオードアレイ５０のｐ側電極（画素電極）１１に、圧着により導電接続させる。このために、ＣＭＯＳ７０に形成する接合バンプ７９の高さを大きくする。すなわち、電解めっきによって形成された接合バンプ７９ａおよびＣＭＰ処理を受けた接合バンプ７９の背を高くするようにする。背を高く接合バンプ７９ａを成長させても、レジストパターンＭに厳密にガイドされるので精度よく形成される。また、ＣＭＰ処理によって先端面を全体で同一平面を形成するように揃えられる。
仮に、対向して両側に接合バンプがある場合、圧着の際に、接合バンプ同士が真正面から接触しないで、相互にずれて接触して接合バンプに変形が生じる場合がある。このようなすれ違い変形は、両側の接合バンプの精度が良くても生じる。この結果、隣り合う接合バンプ間の短絡などが生じる。本実施の形態では、高精度の接合バンプ７９が片側にのみ配置され、しかも、接合バンプ７９の先端面を、画素電極１１の表面にほとんど平行にでき、接合バンプ７９の先端面を画素電極１１に安定した姿勢をとりやすく（少し傾きを生じても安定した面接触に戻しやすい）、このような安定した広い面積の接触を保ちながら接続処理を完了させることができる（上述の効果（Ｅ２）に含まれる部分）。
このため、長めの接合バンプ７９で、かつ反り等があっても、接続不良を生じることなく、高品質の実装製品を、安価に製造することができる。
【００３８】
実施の形態１および２において、該当箇所で説明したＣＭＰ処理によって得られる作用効果について、以下にまとめて記す。
（Ｅ１）反った半導体チップまたは読み出し回路において、すべての接合バンプの先端面は単一の平面をなすようにされ、相手側からみて同じ高さとなる。このため、圧着の際に押し込みストロークに対してすべての接合バンプが同一の圧縮代となるので、すべての接合バンプに対して適切な押し込みストロークを設定することができる。この結果、過度の圧縮による短絡、および不足する圧縮によるオープンないし高抵抗の接続、をなくすことができる。
（Ｅ２）接合バンプを真空蒸着法やめっき法で形成したままでは、先端は不揃いでばらついており、接続不良を生じやすい。このような接合バンプの高さの不揃いを直して先端が一つの平面を形成するようにＣＭＰ処理を施すことで、接続不良を抑制することができる。とくに、相手側の電極に、直接、ＣＭＰ処理した接合バンプを接続する場合は、接合バンプの先端面は単一の平面を形成するので、相手の電極の表面と、安定した面接触を得ることができる。たとえば、少し傾いても、正しい当たり角度となるように（広い接触面が得られるように）、安定した向きの調整を効かすことができる。相手側の電極上に接合バンプを設けて、その相手側の接合バンプにＣＭＰ処理を施した場合、同様の安定接触効果を得ることができる。これは、反りの有無によらず、すべての接合バンプの先端面を平坦にして、単一の平面にすることで得られる効果（Ｅ２）ということができる。とくに相手側に接合バンプを設けない場合、工程省略をしながら高品質の導電接続を得ることができる。
もちろん、相手側に接合バンプを設けて、その接合バンプにＣＭＰ処理を行う場合にも、直接、電極に接続する場合と同様に、向きの調整を安定してとることが可能となる。
（Ｅ３）ラインメントについて、ＣＭＰ処理によって、周縁部の傾いた接合バンプの先端面は少し大きくなるので、その分、相手側との接続をとりやすい効果を得ることができる。これは、ファインピッチの電極同士のアラインメントにおいて、非常に有益なものであり、効果（Ｅ３）を構成する。
（Ｅ４−その他−）
（１）ＣＭＰ処理とは、直接、関係しないが、すべての接合バンプの断面積を同じにするので、接合バンプの製造を容易に行うことができる。また、断面積を同じにすることは、アラインメントを安定化することに、間接的に寄与する。
（２）また、これもＣＭＰ処理と直接の関係はないが、どのような形態の反りにおいても、ＣＭＰ処理の有無によらず、接合バンプの先端部の配列間隔（平面的な位置の配列）は、周縁部と中央領域とで、ほとんど同じになり、ずれは小さいので、相手側の電極とのアラインメントを容易にとることができる。実用レベルで反りが相当大きくても、ずれは小さいという知見に基づいて、すべての接合バンプについて、断面積を同じにしながらＣＭＰ処理をするだけで、読み出し回路と半導体チップとの接続を正確に遂行できるようにした、というのが本発明の骨子である。
【００３９】
（他の実施の形態）
１．上記の説明では、ＲＯＩＣに反りがあるとして、ＲＯＩＣの接合バンプに対してＣＭＰを行ったが、フォトダイオードアレイに反りがあって、フォトダイオードアレイの接合バンプに対してＣＭＰを行ってもよい。実装製品としては、（ＲＯＩＣの接合バンプ）および（フォトダイオードアレイの接合バンプ）の少なくとも一方がＣＭＰ処理されていればよい。また、いずれか一方のみにＣＭＰ処理された接合バンプがあり、相手側には接合バンプがなく、直接、電極に接続する構成であってもよい。
２．実装製品について、検出装置について説明を行ったが、本発明の実装製品は検出装置に限定されず、接合バンプを用いて電極同士を導電接続する電子機器であれば、どのようなものでも適用することができる。また、中間製品については、ＲＯＩＣおよびフォトダイオードアレイの例について説明したが、中間製品についても、これらに限定されない。
【００４０】
上記において、本発明の実施の形態および実施例について説明を行ったが、上記に開示された本発明の実施の形態および実施例は、あくまで例示であって、本発明の範囲はこれら発明の実施の形態に限定されない。本発明の範囲は、特許請求の範囲の記載によって示され、さらに特許請求の範囲の記載と均等の意味および範囲内でのすべての変更を含むものである。
【産業上の利用可能性】
【００４１】
本発明によれば、接合バンプを用いて圧着される、ハイブリッド型撮像装置などの検出装置等において、配線基板や半導体チップに反り等があっても、接続不良をなくし、かつ容易にアラインメントをとることができる。このため、よりファインピッチの程度が進むにつれ、その利点を大きく得ることができるようになる。
【符号の説明】
【００４２】
１ ＩｎＰ基板、２ バッファ層、３ 受光層、４ キャップ層、６ ｐ型領域、８ 開口部（凹部）、９ 接合バンプ、１２ ｎ側電極、１４ 拡散濃度分布調整層、１５ ｐｎ接合、３５ 反射防止膜、３６ 選択拡散マスクパターン、４３ パッシベーション膜、５０ 受光素子アレイ（フォトダイオードアレイ）、７０ 読み出し回路（ＲＯＩＣ）、７０ａ 本体部（シリコン基板）、７１ 読み出し電極、７２ 接地電極、７４ 保護膜、７４ａ 保護膜基層、７４ｂ 樹脂層、７７ シード金属層、７８ 開口部、７９ 接合バンプ、１００ 検出装置、Ｋ カップ状金属、Ｍ レジストパターン、Ｐ 画素。
【技術分野】
【０００１】
本発明は、接合バンプによって相手側と電極どうしが接合される、実装製品、中間製品、およびこれらの製造方法に関するものである。
【背景技術】
【０００２】
化合物半導体に形成されたフォトダイオードアレイ（ＰＤＡ:Photo-Diode Array）を有する検出装置では、信号読み出し用シリコンＩＣ（ＲＯＩＣ:Read Out IC）の読み出し電極と、当該フォトダイオードアレイの電極とが向き合って、両方の間に介在するバンプによって導通がとられる。このようなハイブリッド構成の検出装置における化合物半導体のエピタキシャル積層体は、機械的力には弱いため、ほとんどの場合上記の接合バンプには、融点が低く柔らかいインジウム（Ｉｎ）が用いられる。しかし、インジウムの接合バンプは、電極上の形成時、および、接合時に、精度よく形状を保つことが難しく、ハイブリッド型検出装置において、画素欠陥（短絡、オープン）を生じる大きな要因となってきた。
【０００３】
上記の問題を解決するため、多くの提案がなされてきた。たとえば、回路基板が、搭載する半導体チップに対して凹状の反りを有する場合、凹部の底に断面が大きい接合バンプを配置し、周縁部（端部）に断面の小さい（細い）接合バンプを配置するフリップチップ実装の構成が提案された（特許文献１）。このようなフリップチップ実装によれば、回路基板の反り、うねり等に起因する接続不良を抑えることができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００１−７１５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記のフリップチップ実装によれば、たとえば凹状に湾曲した回路基板に接合バンプを設けて半導体チップを実装する場合、凹状の底部には大きい断面積の接合バンプを、また端部には小さい断面積の接合バンプを設ける。これによって、端部における接合不良とくに短絡を防止することはできる。しかし、端部における接合バンプの径は小さいため、半導体チップの電極とのアラインメントをとることが難しくなる。
【０００６】
本発明は、接合バンプを用いたフリップチップ実装する製品において、配線基板や半導体チップに反り等があっても、接続不良をなくし、かつ容易にアラインメントをとることができる、実装製品、中間製品、およびこれらの製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の実装製品の製造方法は、電極が配列された半導体チップと、電極ごとに信号を読み出す読み出し回路とを備え、半導体チップの電極と読み出し回路の電極とが、半導体チップの電極上、読み出し回路の電極上、または両方の電極上、に形成された接合バンプ、を介在させて接合された、実装製品を製造する。この製造方法は、半導体チップおよび／または読み出し回路、の電極に接合バンプを形成する工程と、半導体チップまたは読み出し回路の全体の接合バンプを化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）する工程とを備えることを特徴とする。
【０００８】
上記の方法によれば、半導体チップおよび読み出し回路の一方、または両方に反り等があっても、両者の配列された電極同士を、短絡やオープン等の不良なく導電接続することができる。
接合バンプにＣＭＰ処理をしない従来の場合、相手側に対して凹状の反りがあると、凹部中央の底の領域に位置する接合バンプは相手側の接合バンプまたは電極に対する接続においてそれほど大きな問題は生じない。しかし、周縁部に位置する接合バンプは、内側（中央側）へと傾き、しかも接合バンプの長さは全領域でほぼ同じなために凹部周縁部の接合バンプは、内側の接合バンプよりも相手側に向かって突き出ている（背が高い）。このため、圧着によって、周縁部ほど接合バンプはより大きく圧縮されて、より大きく横膨出が生じる（膨らむ）。また内側に傾きやすい。このため、周縁部を主体に隣接する接合バンプ同士で短絡を生じやすい。逆に中央領域では、上記周縁部の短絡をおそれて圧縮のストロークを小さめにすると、オープンを生じやすい。
一方、相手側に凸状に反った半導体チップまたは読み出し回路の場合、上記の逆の状況が生じ、周縁部の接合バンプほど相手側から後退した位置にある。圧着のとき周縁部の接合バンプを相手側と確実に接続させようとすると、中央領域の突き出した接合バンプを大きく圧縮することになり、中央領域の接合バンプの横膨出量が大きくなり、中央領域で隣接する接合バンプ間で短絡が生じやすい。また、これをおそれてストロークを小さめにすると周縁部ではオープンが生じやすい。
なお、読み出し回路は、名称にはこだわらず、半導体チップの電極ごとの信号を読み出して信号処理する装置（中間製品）であれば、何でもよい。
うねりは、凹状および凸状の反りが面全体にわたって交互に分散している状態であり、平面からの逸脱という点では、凹凸が相殺して平均化されるため、反りだけの場合よりも、大きな問題にはなりにくい。しかし、本発明の実装製品の製造方法は、うねりがある、半導体チップおよび読み出し回路に、問題なく適用することができる。また、はっきりと反り等が認められなくても、ＣＭＰ処理を施すことは、接合バンプによる接続不良を無くす上で有効である。
【０００９】
以下に、ＣＭＰによって、なぜ接続不良が解消されるのか、より詳しく具体的に説明する。（Ｅ１）上記ＣＭＰ処理によって、相手側から見て、当該相手側に突き出ている接合バンプはより大きく研磨され、また後退している接合バンプは小さく研磨される。その結果、反った半導体チップまたは読み出し回路において、すべての接合バンプの先端面は単一の平面をなすようにされ、相手側からみて同じ高さとなる。圧着において、同じ高さの接合バンプの圧縮は全体に均一に行われ、とくにどの領域で短絡やオープンが生じやすいということはなくなる。すなわち半導体チップおよび／または読み出し回路に反りがあっても、接合バンプにＣＭＰ処理を行うことで同じ高さになり、実装製品における接続不良は防止される。これは、ＣＭＰ処理の作用効果のうち、とくに反りがある場合に、接合バンプを同じ高さにすることの効果といえる。以上が同じ高さという要因による効果（Ｅ１）である。
【００１０】
次に効果（Ｅ２）について説明する。接合バンプを真空蒸着法やめっき法で形成したままでは、先端は不揃いでばらついており、接続不良を生じやすい。このような接合バンプの高さの不揃いを直して先端が一つの平面を形成するようにＣＭＰ処理を施すことで、接続不良を抑制することができる。とくに、相手側の電極に、直接、ＣＭＰ処理した接合バンプを接続する場合は、接合バンプの先端面は単一の平面を形成するので、相手の電極の表面と、安定した面接触を得ることができる。たとえば、少し傾いても、正しい当たり角度となるように（広い接触面が得られるように）、安定した向きの調整を効かすことができる。相手側の電極上に接合バンプを設けて、その相手側の接合バンプにＣＭＰ処理を施した場合、同様の安定接触効果を得ることができる。これは、反りの有無によらず、すべての接合バンプの先端面を平坦にして、単一の平面にすることで得られる効果（Ｅ２）ということができる。とくに相手側に接合バンプを設けない場合、工程省略をしながら高品質の導電接続を得ることができる。
【００１１】
さらに、効果（Ｅ３）について説明する。アラインメントについて、ＣＭＰ処理によって、周縁部の傾いた接合バンプの先端面は少し大きくなるので、その分、相手側との接続をとりやすい効果を得ることができる。これは、ファインピッチの電極同士のアラインメントにおいて、非常に有益なものであり、効果（Ｅ３）を構成する。
さらに、ＣＭＰ処理とは、直接、関係しないが、すべての接合バンプの断面積を同じにするので、接合バンプの製造を容易に行うことができる。
また、これもＣＭＰ処理と直接の関係はないが、どのような形態の反りにおいても、ＣＭＰ処理の有無によらず、接合バンプの先端部の配列間隔（平面的な位置の配列）は、周縁部と中央領域とで、ほとんど同じになり、ずれは小さいので、相手側の電極とのアラインメントを容易にとることができる。実用レベルで反りが相当大きくても、ずれは小さいという知見に基づいて、すべての接合バンプについて、断面積を同じにしながらＣＭＰ処理をするだけで、読み出し回路と半導体チップとの接続を正確に遂行できるようにした、というのが本発明の骨子である。
【００１２】
本発明の中間製品の製造方法は、実装をする前の、電極が配列された半導体チップ、または読み出しのための電極が配列された読み出し回路、からなる中間製品を製造する。この製造方法は、半導体チップおよび／または読み出し回路、の電極に接合バンプを形成する工程と、接合バンプの先が平面をなすように、該接合バンプに化学機械研磨を施す工程とを備えることを特徴とする。
上記中間製品の製造方法は、既述の実装製品の製造における、接合バンプの形成工程、および化学機械研磨工程と同じである。したがってこの中間製品の製造方法は、実装製品の製造方法と、構成およびその作用効果が共通する。とくにＣＭＰ処理において、上述の（Ｅ１）〜（Ｅ３）の効果を得ることができる。
【００１３】
接合バンプの形成工程およびＣＭＰの工程は、電極に対応する部分に開口部を有する保護層を形成する工程と、保護層の上面、開口部の壁面および電極を被覆するように、シード金属層を形成する工程と、シード金属層上に、前記保護層の開口部に合わせて開口部を持つレジストパターンを形成する工程と、シード金属層を電解めっきの電極に用いて、電解めっきにより開口部のシード金属層を充填するように接合バンプを該開口部に成長させる工程と、レジストパターンを除去する前に、接合バンプを該レジストパターンとともにＣＭＰする工程とを備えることができる。
上記の接合バンプの形成工程によって、高い成膜速度で能率よく接合バンプを設けることができる。また、上記のＣＭＰ工程によれば、接合バンプの倒れなどを防止するために、間にあらためて樹脂を充填することなく、めっきによる接合バンプ形成に用いたレジストパターンをそのまま用いて精度の高いＣＭＰを行うことができる。このため、能率良く高精度のＣＭＰを行うことができる。
【００１４】
本発明の実装製品は、電極が配列された半導体チップと、電極ごとに信号を読み出す読み出し回路とを備え、半導体チップの電極と読み出し回路の電極とが、半導体チップの電極上、もしくは読み出し回路の電極上、または両方の電極上、に形成された接合バンプ、を介在させて接合されている。この実装製品では、半導体チップおよび読み出し回路の少なくとも一方において、相手側に対して凹状または凸状の反りがあり、その反りがある側において、すべての接合バンプが同じ断面積を持ち、かつ、凹状の反りの場合には中央領域の接合バンプは周縁部の接合バンプよりも高さが高く、また、凸状の反りの場合には中央領域の接合バンプは周縁部の接合バンプよりも高さが低いことを特徴とする。なお、うねりがある場合は、凹状の反り、または凸状の反りがあるものとして、本発明の実装製品の対象となる。
【００１５】
これによって、相手側との圧着の際に、接合バンプはすべて同じストローク分の圧縮を受けるので、とくに周縁部または中央領域において短絡やオープン等の接続不良を生じる、という現象を防止することができる。また、反りがあっても、接合バンプの配列間隔は、中央領域と周縁部とで大きく変動せず、むしろほとんど一定である。このため、アラインメントを容易にとることができる。
【００１６】
上記の接合バンプを、インジウム（Ｉｎ）、インジウム合金、スズ（Ｓｎ）、スズ合金、またはインジウムおよびスズを含む合金、とすることができる。これによって、柔らかな接合バンプを得ることができる。そして、それほど高温にしなくても、また常温でも、導電接続が可能である。化合物半導体を主体とする受光素子アレイは、上記のように局部的な圧力により損傷を受けやすいが、この柔らかさの特性のため（主としてＩｎによる）、受光素子アレイの機械的損傷や、熱応力による接合部の剥がれがない、検出装置を構成することができる。また、ＳｎＡｕ、ＳｎＡｇなどＳｎを主成分とする接合バンプによれば、高い強度の接合を容易に得ることができ、また、高温環境下での信頼性を高くすることができる。そして、半導体チップや読み出し回路に損傷等の不都合を生じることなく、電極ごとに導電接続することができる。とくに接合時に生じる損傷等がない実装製品を得ることができる。
【００１７】
半導体チップは、受光素子アレイであり、ＩｎＰ基板と、該ＩｎＰ基板上に形成された、バンドギャップ波長が１．６５μｍ〜３．０μｍの受光層とを有し、該受光層は、（ＧａＡｓＳｂ／ＩｎＧａＡｓ）のタイプ２のＭＱＷ、または、（ＧａＡｓＳｂ／ＩｎＧａＡｓＮ）、（ＧａＡｓＳｂ／ＩｎＧａＡｓＮＰ）、および（ＧａＡｓＳｂ／ＩｎＧａＡｓＮＳｂ）のうちのいずれかのタイプ２のＭＱＷ、であり、かつ、その受光層は、ＩｎＰ基板との格子整合条件、｜Δａ／ａ｜≦０．００２（ただし、ａｉを受光層内の各層の格子定数、ａをＩｎＰ基板の格子定数として、Δａ＝ａｉ−ａ、である）を満たすことができる。これによって、上記の実装製品の製造方法や中間製品の製造方法における作用効果に加えて、近赤外域光を用いた検出装置等において、タイプ２のＭＱＷのバンドにおける間接遷移により、より長波長域の受光をすることが可能になる。
【００１８】
半導体チップは、受光素子アレイであり、ＩｎＰ基板と、該ＩｎＰ基板上に形成された、バンドギャップ波長が１．６５μｍ〜３．０μｍの受光層とを有し、該受光層は、ＩｎＧａＡｓ、ＩｎＧａＡｓＮ、ＩｎＧａＡｓＮＰ、およびＩｎＧａＡｓＮＳｂのうちのいずれかであり、その受光層は、ＩｎＰ基板との格子整合条件、｜Δａ／ａ｜≦０．００２（ただし、ａｉを受光層の格子定数、ａをＩｎＰ基板の格子定数として、Δａ＝ａｉ−ａ、である）を満たすことができる。
これによって、上記の実装製品の製造方法や中間製品の製造方法における作用効果に加えて、近赤外域光を用いた検出装置等において、長波長側の限界波長は少し制限を受けるが、製造が容易な単層の受光層を用いて、実用上、需要が大きい装置を提供することができる。
【発明の効果】
【００１９】
本発明によれば、接合バンプにより接続されているハイブリッド型撮像装置などの検出装置等において、画素不良をなくし、経済性に優れ、かつ受光素子アレイ等の本体にダメージが生じにくい、検出装置等を得ることができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の実施の形態１における実装製品である検出装置を示す概念図である。
【図２】図１の検出装置の端の部分の拡大図である。
【図３】フォトダイオードアレイをＲＯＩＣの側から見た図である。
【図４】一辺が１０ｍｍの正方形の基板における反り量ｄｆと、正常位置からのずれ（平面的なずれ）との関係を示す図である。
【図５】ＲＯＩＣ本体部において、読み出し電極の上に接合バンプを形成した状態を示し、（ａ）は１つの読み出し電極付近の拡大図であり、（ｂ）はＲＯＩＣ全体を示す概念図である。
【図６】ＣＭＰ処理を施したあとのＲＯＩＣを示し、（ａ）は１つの読み出し電極付近の拡大図であり、（ｂ）はＲＯＩＣ全体の概念図である。
【図７】図６のあと、超音波洗浄することによってレジストパターンＭを剥離した状態を示す図である。
【図８】図７のあと、めっき電極として用いたシード金属層を、読み出し電極の単位に分断するエッチングを行ったあとの状態を示す図である。
【図９】本発明の実施の形態２における実装製品である検出装置の端の部分を示す図である。
【発明を実施するための形態】
【００２１】
（実施の形態１）
図１は、本発明の実施の形態１における実装製品である検出装置１００の概念図である。また図２は、実装製品の端の部分の拡大図である。検出装置１００は、フォトダイオードアレイ５０と、読み出し回路（ＲＯＩＣ）を構成するＣＭＯＳ（Complementary Metal Oxide Semiconductor）７０と、からなっている。フォトダイオードアレイ５０およびＲＯＩＣ７０は、中間製品と位置づけられる。本実施の形態では、ＲＯＩＣ７０に相手側に対して凹状の反りがあり、相手側のフォトダイオードアレイ５０のウエハには反りがない場合を採りあげている。ＲＯＩＣ７０には接合バンプ７９が設けられ、そのすべての接合バンプ７９に対してＣＭＰ処理がなされている。またフォトダイオードアレイ５０には接合バンプ９が設けられている。接合バンプ９，７９は接合されている。本実施の形態では、反りがあるＲＯＩＣ７０に設けた接合バンプ７９が、ＣＭＰ処理をされたものである点に特徴がある。容易に分かるように、図１では、ＲＯＩＣ７０の反りを誇張してある。接合バンプ９，７９同士の接続においても、その誇張の影響が出ており、両者は大きな角度差で交差するように表示されているが、事実は、両者の延びる方向はほとんど平行であり、円滑に接続をする（図４参照）。
【００２２】
ＲＯＩＣ７０は、その本体部またはシリコン基板７０ａは相手側に対して凹状に反っており、シリコン基板の端では、図２に示すように端ほど相手側に近づくような勾配が付いている。本体部７０ａの表面は、読み出し電極７１（およびカップ状金属Ｋ）に開口部を有する、２層７４ａ，７４ｂからなる保護膜７４に被覆されている。すべての読み出し電極７１に対して共通の接地電極７２は、外部のアース電位に接続される。接合バンプ７９は、その根本をカップ状金属Ｋに包まれるように形成されており、その根本から相手側に延び出している。この接合バンプ７９の先端部はＣＭＰ処理によって平坦にされたあと、相手側の接合バンプ９と接合されている。接合バンプ７９，９は、ともに、インジウムで形成されているが、インジウム合金、スズ、またはスズ合金で形成してもよい。これら接合バンプ９，７９に用いるインジウム等は、形成の際に、精度よく先端部の形状を揃えることが難しい。このため、接合の際の押し込みストロークに対して、個々の接合バンプに過不足が生じて接続不良を生じやすかった。しかし、ＣＭＰ処理を施すことで、押し込みストロークに対してすべての接合バンプが同一の圧縮代となるので、すべての接合バンプに対して適切な押し込みストロークを設定することができる。この結果、過度の圧縮による短絡、および不足する圧縮によるオープンないし高抵抗の接続、をなくすことができる（上述の効果（Ｅ１））。
【００２３】
フォトダイオードアレイ５０は、ｎ型ＩｎＰ基板１／ｎ型Ｉｎ０．５３Ｇａ０．４７Ａｓバッファ層２／受光層（光吸収層）３／拡散濃度分布調整層１４／ＩｎＰキャップ層４、の積層体に形成されている。各受光素子では、ｐ型不純物の亜鉛（Ｚｎ）が選択拡散されてｐ型領域６が形成され、ｐ型領域６の先端部にｐｎ接合１５が形成されている。
画素Ｐを構成する受光素子の主体をなすｐ型領域６は、隣り合うｐ型領域とは選択拡散されていない領域によって隔てられている。このためメサ構造などを形成することなく簡単な構造で、暗電流の低いフォトダイオードアレイ５０を得ることができる。
受光層３は、波長１μｍ〜３μｍに受光感度を持てば、どのような化合物半導体でもよい。たとえばＩｎＧａＡｓ、ＩｎＧａＡｓＮ、ＩｎＧａＡｓＮＰ、ＩｎＧａＡｓＮＳｂなどのうちのいずれを用いてもよいが、本実施の形態では、タイプ２の多重量子井戸構造（ＭＱＷ：Multi-Quantum Well）の例について示している。図２において、受光層３がタイプ２のＭＱＷの場合には、ｐ型不純物である亜鉛（Ｚｎ）を拡散するとき、ＭＱＷにおけるＺｎ濃度を所定レベル以下に抑制するために、拡散濃度分布調整層１４をＩｎＰキャップ層４の側に設ける。
実装製品であるハイブリッド検出装置１００のＲＯＩＣ７０は、読み出し電極７１を有するＣＭＯＳによって構成される。光が入射される入射面となるＩｎＰ基板１の裏面にはＳｉＯＮ膜の反射防止膜３５が配置されている。また、ｐ型領域６の形成のための選択拡散に用いられたＳｉＮの選択拡散マスクパターン３６は、そのまま残される。さらに、選択拡散マスクパターン３６の開口部またはＩｎＰキャップ層４の表面、および当該選択拡散マスクパターン３６を被覆するポリイミド樹脂等の保護膜４３が設けられている。
フォトダイオードアレイ５０において、各ｐ型領域６は画素Ｐの主部分に対応しており、ｐ側電極１１は画素電極となる。すべての画素電極１１に対するｎ側電極（接地電極）１２は、ＲＯＩＣの接地電極７２と同様に、共通の接地電位に保持される。
【００２４】
１．接合バンプ７９のアラインメント
図３は、フォトダイオードアレイ５０をＲＯＩＣ７０の側から見た図である。たとえば、画素Ｐは３２０×２５６個（約８．２万画素）、ピッチ２５μｍである。
図４は、一辺が１０ｍｍの正方形の基板における反り量ｄｆと、正常位置からのずれ（平面的なずれ）との関係を示す図である。反り量ｄｆは、１０ｍｍ×１０ｍｍの正方形の端（中心から５ｍｍの位置）において、中心（底部）からの高さ位置で表示してある。図４は、反り量ｄｆが相当大きくても、正常位置からのずれは、小さいことを示す。反り量ｄｆが１０μｍ（０．０１ｍｍ）であったとしても、ずれは０．０１３μｍ（０．００００１３ｍｍ）程度である。このずれは、相手側の電極１１または相手側の接合バンプ９からの平面的なずれとみることができる。この程度のずれは、図３に示されるピッチ２５μｍ（０．０２５ｍｍ）で配列される電極１１または画素Ｐに対して非常に小さいずれであり、無視することができる。
ウエハ７０ａの反りの状態をそのままにして、反った状態のウエハの形成した接合バンプ７９に対してＣＭＰ処理を施すことで、端の位置の接合バンプは先端面が斜めになるので、面積が少し大きくなって、相手の電極１１に設けた接合バンプ９とのアラインメントはむしろ有利になる（上述の効果（Ｅ３））。
反り量ｄｆについて、少し補足を加える。図１における中心底部をＯとして、正常で平坦な基板の正方形の辺に平行にｘ軸、ｙ軸をとって、基板の裏面（または表面）に限定して、ｘ−ｙ平面を規定する。このとき、基板の反り量ｄｆを、ｘ＝５ｍｍに対応する当該基板のｚ座標とする。上記の基板は、フォトダイオードアレイ５０およびＲＯＩＣ７０の、どちらでもよいが、図１の場合は、ＲＯＩＣ７０のシリコン基板７０ａである。
【００２５】
２．製造方法−接合バンプの形成方法、およびＣＭＰ処理−
次に、図１および図２に示す実装製品の検出装置１００の製造方法のうち、ＲＯＩＣ７０における接合バンプ７９の形成方法について説明する。
図５は、ＲＯＩＣ７０の本体部７０ａにおいて、読み出し電極７１の上に接合バンプ７９ａを形成した状態を示す図である。（ａ）は１つの読み出し電極７１についての拡大図であり、（ｂ）はＲＯＩＣ７０の全体を示す概念図である。まず、ＲＯＩＣ本体７０ａの表層に露出する電極７１を有するＲＯＩＣ７０を準備する。このＲＯＩＣ７０では、電極７１に対応する部分に開口部７８を有する保護膜７４が、ＲＯＩＣ本体７０ａの表面を被覆する。保護膜７４は、基層７４ａを被覆する厚み１μｍ〜２μｍ程度の樹脂層７４ｂを含んでいる。樹脂層７４ｂには、ポリイミド樹脂、ＢＣＢ（Benzocyclobutene）樹脂等の感光性樹脂を用いることができる。保護膜７４は、フォトリソプロセスにより現像して除いて開口部７８が設けられる。ポリイミドおよびＢＣＢは感光性樹脂であり、感光して現像することで、開口部７８をあけることができる。開口部は、外部に断面が大きくなるようなテーパを付けることが望ましい。
次いで、開口部を含めて保護膜７４を被覆するように、シード金属層７７を形成する（図５（ａ））。シード金属層７７の金属は、Ａｕ，Ｃｕ，Ｎｉ，Ｐｔ，Ｓｎ，Ｔｉ，Ｔｉ／Ｗ，Ｔｉ／Ｐｔ／Ａｕなどで形成するのがよい。シード金属層７７の形成方法は、スパッタリング法、電子ビーム蒸着法などの既存の任意の方法を用いることができる。このシード金属層７７は、個々のカップ状金属に分ける前のシート状のとき、電解めっきの電極として用いることができる。電解めっきの電解液が開口部７８に露出する凹状またはカップ状のシード金属層７７に接しており、その接した部分を電極（アノード）として電気化学反応を生じてインジウム層（めっき層）を生成することになる。
シード金属層７７の上に、保護層７４（７４ａ，７４ｂ）の開口部の真上に同一形状の開口部を持つレジストパターンＭを形成する（図５（ａ）、（ｂ））。ＣＭＰ処理を行わない場合は、レジストパターンＭの厚みは、レジストパターンＭの上面が、接合バンプ７９ａの先端部の位置より高くなるような厚みとするのがよいが、ＣＭＰ処理をする場合は、図５（ａ）に示すように接合バンプ７９ａがレジストパターンＭの厚みを超えて形成されてもよい。レジストパターンＭの厚みはたとえば１０μｍ〜５０μｍとする。次いで、めっき液中にて、シード金属層７７を一方の電極（アノード）として、他方の電極（カソード）にインジウム等を用いて、電解めっきにより、レジストパターンＭから露出する部分、すなわち開口部のシード金属層７７にインジウム等の接合バンプ７９ａを成長させる。接合バンプ７９ａは、開口部７８に露出するシード金属層７７から成長を始め、レジストパターンＭの開口部７８を埋める程度に成長させる。図５（ａ）および（ｂ）では接合バンプ７９ａはレジストパターンＭの開口部７８を少し超えて成長しているが、開口部７８に収まり、開口部７８を超えなくてもよい。このレジストパターンＭの開口部は、接合バンプ７９ａの成長の非常に強力なガイドとなり、接合バンプ７９を高精度で形成することができる。
【００２６】
次いで、上記の接合バンプ７９ａとレジストパターンＭとに対してＣＭＰ処理を行う。図６は、ＣＭＰ処理を施したあとのＲＯＩＣ７０を示し、（ａ）は一つの読み出し電極７１の付近の拡大図であり、（ｂ）はＲＯＩＣ７０全体の概念図である。ＣＭＰ処理は、レジストパターンＭが付いた状態で行うことで、接合バンプ７９の変形や倒壊等を防止することができる。ＣＭＰ処理は、回転動作機構をもつ研磨定盤に研磨液を供給してワークピース（シリコン基板７０ａ）の接合バンプ７９ａの先端部を研磨するように、接合バンプ７９ａの先端部を下向きにしてセットする。定盤のパッドの粗さ、研磨材の材質等を、接合バンプ７９ａの材料に合わせて選択し、かつ研磨量、表面状態等の調整のために定盤の回転速度を調整する。研磨時のワークピースへの加圧を低く抑えて、できる限りシリコン基板７０ａの反りを矯正しないように行う。その際、回転速度、研磨液の供給量等の調整を行う。このＣＭＰ処理によって、ＲＯＩＣ本体７０ａは反っているにもかかわらず、すべての接合バンプ７９の先端面は、同一平面上にのるようになる。
【００２７】
次いで、アセトン中で、１時間程度、超音波洗浄することによって、レジストパターンＭを剥離する（図７）。その後、めっき電極として用いたシード金属層７７を、読み出し電極７１の単位に分断するエッチングを行う（図８）。エッチングは、たとえばシード金属層７７をＡｕで形成した場合はヨウ化カリウムで行うのがよい。
フォトダイオードアレイ５０の接合バンプ９は、どのような方法で形成してもよく、たとえばフォトリソプロセスにおいて真空蒸着法で形成することができる。もちろん、上記のようなめっき法によって形成して、シード金属層の名残のカップ状金属を備えるものであってもよい。本実施の形態では、フォトダイオードアレイ５０のＩｎＰ基板１に反り等はなく、平坦であるとする。
ＲＯＩＣ７０の接合バンプ７９または読み出し電極７１と、フォトダイオードアレイ５０の接合バンプ９または画素電極１１とを、位置合わせして、接合バンプ同士９，７９を、常温で圧着、もしくは熱圧着、または融着する。上述のように、実用レベルで反りが相当あっても、電極同士１１，７１のずれは問題にならない程度に小さい（図４参照）。
【００２８】
３．フォトダイオードアレイ５０について
本実施の形態におけるフォトダイオードアレイ５０について詳しく説明する。図２において、各画素の受光素子Ｐは、ＩｎＰ基板１の上に次の構成のＩＩＩ−Ｖ族半導体積層構造（エピタキシャルウエハ）を有する。
（ＩｎＰ基板１／ｎ型バッファ層２／タイプ２のＩｎＧａＡｓとＧａＡｓＳｂとのＭＱＷの受光層３／拡散濃度分布調整層１４／ＩｎＰキャップ層４）
ＩｎＰキャップ層４からＭＱＷの受光層３にまで届くように位置するｐ型領域６は、ＳｉＮ膜の選択拡散マスクパターン３６の開口部から、ｐ型不純物のＺｎが選択拡散されることで形成される。各画素の周縁部の内側に、平面的に周囲限定されての拡散導入は、上記ＳｉＮ膜の選択拡散マスクパターン３６を用いて拡散することによって実現される。周囲限定されるため、ｐ型領域６は選択拡散されていない領域によって隔てられる。ｎ型バッファ層２を形成する半導体は、ＩｎＰでもＩｎＧａＡｓでもよい。
画素電極のｐ側電極１１は、オーミック接触をとり、かつ所定レベルの強度を備える上で、Ａｕ／Ｚｎ／Ａｕ／Ｔｉ／Ａｕによって形成するのがよい。またＩｎＰ基板１にはＡｕＧｅＮｉ／Ｔｉ／Ａｕの接地電極であるｎ側電極１２が、オーミック接触するように設けられている（図２参照）。
【００２９】
タイプ２のＭＱＷの受光層３には、上記のｐ型領域６の境界フロントに対応する位置にｐｎ接合１５が形成され、上記の接合バンプ９およびｎ側電極１２間に逆バイアス電圧を印加することにより、ｎ型不純物濃度が低い側（ｎ型不純物バックグラウンド）により広く空乏層を生じる。
タイプ２のＭＱＷの受光層３におけるバックグラウンドは、ｎ型不純物濃度（キャリア濃度）で５×１０１５／ｃｍ３程度またはそれ以下である。そして、ｐｎ接合の位置１５は、ＭＱＷの受光層３のバックグラウンド（ｎ型キャリア濃度）と、ｐ型不純物のＺｎの濃度プロファイルとの交点で決まる。受光層３とキャップ層４との間に、拡散濃度分布調整層１４を挿入してもよい。この拡散濃度分布調整層１４はバンドギャップエネルギが比較的低いために不純物濃度が低い厚み部分（受光層側の所定厚み部分）があっても電気抵抗が大きくなりにくいＩｎ０．５３Ｇａ０．４７Ａｓで形成するのがよい。
上記のような拡散濃度分布調整層１４の挿入によって、受光層３内では、所望の不純物濃度を容易に安定して実現することができる。本発明が対象とするフォトダイオードアレイ５０は、近赤外域からその長波長側に受光感度を有することを追求するので、キャップ層４には、受光層３のバンドギャップエネルギより大きいバンドギャップエネルギの材料を用いるのが好ましい。このため、キャップ層４には、通常、受光層よりもバンドギャップエネルギが大きく、格子整合の良い材料であるＩｎＰが用いられる。ＩｎＰとほぼ同じバンドギャップエネルギを有するＩｎＡｌＡｓを用いてもよい。
【００３０】
受光層３は、タイプ２のＭＱＷを用いるのがよい。タイプ１の量子井戸構造では、バンドギャップエネルギの小さい半導体層を、バンドギャップエネルギの大きい半導体層で挟みながら、近赤外域に受光感度を持たせる受光素子の場合、小さいバンドギャップエネルギの半導体層のバンドギャップにより受光感度の波長上限（カットオフ波長）が定まる。すなわち、光による電子または正孔の遷移は、小さいバンドギャップエネルギの半導体層内で行われる（直接遷移）。この場合、カットオフ波長をより長波長域まで拡大する材料は、ＩＩＩ−Ｖ族化合物半導体内で、非常に限定される。これに対して、タイプ２のＭＱＷでは、フェルミエネルギを共通にして異なる２種の半導体層が交互に積層されたとき、第１の半導体の伝導帯と、第２の半導体の価電子帯とのエネルギ差が、受光感度の波長上限（カットオフ波長）を決める。すなわち、光による電子または正孔の遷移は、第２の半導体の価電子帯と、第１の半導体の伝導帯との間で行われる（間接遷移）。このため、第２の半導体の価電子帯のエネルギを、第１の半導体の価電子帯より高くし、かつ第１の半導体の伝導帯のエネルギを、第２の半導体の伝導帯のエネルギより低くすることにより、１つの半導体内の直接遷移による場合よりも、受光感度の長波長化を実現しやすい。
【００３１】
上述のように、選択拡散マスクパターン３６を用いて選択拡散により、受光素子の周縁部より内側に、平面的に周囲限定してｐ型不純物を拡散導入するので、上記のｐｎ接合１５は受光素子の端面に露出しない。図２に示すように、画素Ｐが、複数個、素子分離溝なしに配列されている。上述のように、画素Ｐの内側にｐ型領域６が限定され、隣接する画素Ｐとは選択拡散されていない領域に隔てられることで、確実に区分けされている。この結果、光電流のリークは抑制される。
ＩｎＰ基板１上に、２μｍ厚みのｎ型ＩｎＧａＡｓバッファ層２（またはｎ型ＩｎＰバッファ層２）を成膜する。次いで、（ＩｎＧａＡｓ／ＧａＡｓＳｂ）または（ＩｎＧａＡｓＮ／ＧａＡｓＳｂ）のＭＱＷの受光層３を形成する。ＩｎＰと格子整合するようＩｎＧａＡｓの組成はＩｎ0.53Ｇａ0.47Ａｓとし、ＧａＡｓＳｂの組成はＧａＡｓ0.52Ｓｂ0.48とする。これにより格子整合度（｜Δａ／ａ｜：ただし、ａはＩｎＰ基板の格子定数、Δａ＝ａｉ−ａ（ａｉは各層の格子定数）は、ＩｎＰ基板との間の格子定数差）を０．００２以下とすることができる。
単位量子井戸構造を形成する、ＩｎＧａＡｓ層の厚みは５ｎｍ、またＧａＡｓＳｂ層の厚みは５ｎｍであり、ペア数（単位量子井戸の繰り返し数）は２５０である。次いで、受光層３の上に、Ｚｎ拡散導入の際の拡散濃度分布調整層１４として、厚み１μｍのＩｎ０．５３Ｇａ０．４７Ａｓ層をエピタキシャル成長し、次いで、最後に厚み１μｍのＩｎＰキャップ層４をエピタキシャル成長する。上記の受光層３、拡散濃度分布調整層１４は、ともにＭＢＥ(Molecular Beam Epitaxy)法によってエピタキシャル成長するのがよい。また、ＩｎＰキャップ層４は、ＭＢＥ法でエピタキシャル成長してもよいし、拡散濃度分布調整層１４を成長させた後、ＭＢＥ装置から取り出して、ＭＯＶＰＥ(Metal Organic Vapor Phase Epitaxy)法によってエピタキシャル成長してもよい。
【００３２】
ｎ側電極１２はｎ型ＩｎＰ基板１にオーミック接触している。ＩｎＰ基板１をｎ型導電性にするには、Ｓｉ等のｎ型不純物を所定レベル以上含ませるのがよい。たとえばＳｉなどｎ型ドーパントを１×１０１７／ｃｍ３程度またはそれ以上含むものがよい。
ＩｎＧａＡｓ／ＧａＡｓＳｂのタイプ２のＭＱＷの受光層３、ＩｎＧａＡｓの拡散濃度分布調整層１４、ＩｎＰキャップ層４は、ノンドープが望ましいが、Ｓｉなどｎ型ドーパントを極微量（たとえば２×１０１５／ｃｍ３程度）ドーピングしてもよい。
【００３３】
図２において、ｐｎ接合１５は、次のように、広く解釈されるべきである。受光層３内において、ｐ型不純物元素Ｚｎが選択拡散で導入される側と反対の面側の領域の不純物濃度が、真性半導体とみなせるほど低い不純物領域（ｉ領域と呼ばれる）であり、上記拡散導入されたｐ型領域６と当該ｉ領域との間に形成される接合をも含むものである。すなわち上記のｐｎ接合は、ｐｉ接合などであってもよく、さらに、これらｐｉ接合におけるｐ濃度が非常に低い場合も含むものである。図２においてｐｎ接合１５が拡散濃度分布調整層１４内に表示されているが、上記のように、受光層３ではＺｎ濃度を低くしなければならず、実際はごく低い濃度のＺｎが受光層３にまで届いて、そこで上述のｐｎ接合またはｐｉ接合を形成している。図２のｐｎ接合１５はｐ型不純物濃度が所定レベル以上ある範囲の境界を示している。
【００３４】
上述のように、ＩｎＰキャップ層４の表面に形成したＳｉＮ選択拡散マスクパターン３６を用いて、その開口部からＺｎを選択拡散してＩｎＧａＡｓ／ＧａＡｓＳｂのＭＱＷの受光層３内に届くようにｐ型領域６を形成する。ｐ型領域６のフロント先端部がｐｎ接合１５を形成する。ｐｎ接合１５の近傍におけるＺｎ濃度分布は、傾斜型接合を示すような分布になっている。
【００３５】
上記の製造方法によれば、フォトダイオードアレイ５０は、素子分離用のメサエッチングをすることなくＺｎの選択拡散（受光素子の周縁部の内側になるように平面的に周囲限定した拡散）によって、隣り合う受光素子どうし分離する。すなわち、Ｚｎ選択拡散領域６が１つの画素部Ｐの主要部となるが、Ｚｎが拡散していない領域が、各画素を分離する。このため、メサエッチングに付随する結晶の損傷などを受けることがなく、暗電流を抑制することができる。
【００３６】
不純物の選択拡散によってｐｎ接合１５を形成する場合、拡散が深さ方向だけでなく横方向（深さ直交方向）にも進行するので、素子間隔を一定以上、狭くすることができない懸念があるが、実際にＺｎの選択拡散を行ってみると、最表面にＩｎＰキャップ層４があり、その下にＩｎＧａＡｓ拡散濃度分布調整層１４が配置された構造では、横方向の拡散は、深さ方向と同程度またはそれ以下に収まることが確認された。すなわち、Ｚｎの選択拡散において、Ｚｎは選択拡散マスクパターン３６の開口径よりも横方向に広がるが、その程度は小さく、図２に示すように、選択拡散マスクパターン３６の開口部よりも少し広がるだけである。
【００３７】
（実施の形態２）
図９は、本発明の実施の形態２における実装製品である検出装置１００を示す図である。本実施の形態の検出装置１００では、接合バンプ７９をＲＯＩＣ７０側にのみ設けて、フォトダイオードアレイ５０には設けず、ＲＯＩＣ７０の電極７１上の接合バンプ７９を、直接、フォトダイオードアレイ５０のｐ側電極（画素電極）１１に、圧着により導電接続させる。このために、ＣＭＯＳ７０に形成する接合バンプ７９の高さを大きくする。すなわち、電解めっきによって形成された接合バンプ７９ａおよびＣＭＰ処理を受けた接合バンプ７９の背を高くするようにする。背を高く接合バンプ７９ａを成長させても、レジストパターンＭに厳密にガイドされるので精度よく形成される。また、ＣＭＰ処理によって先端面を全体で同一平面を形成するように揃えられる。
仮に、対向して両側に接合バンプがある場合、圧着の際に、接合バンプ同士が真正面から接触しないで、相互にずれて接触して接合バンプに変形が生じる場合がある。このようなすれ違い変形は、両側の接合バンプの精度が良くても生じる。この結果、隣り合う接合バンプ間の短絡などが生じる。本実施の形態では、高精度の接合バンプ７９が片側にのみ配置され、しかも、接合バンプ７９の先端面を、画素電極１１の表面にほとんど平行にでき、接合バンプ７９の先端面を画素電極１１に安定した姿勢をとりやすく（少し傾きを生じても安定した面接触に戻しやすい）、このような安定した広い面積の接触を保ちながら接続処理を完了させることができる（上述の効果（Ｅ２）に含まれる部分）。
このため、長めの接合バンプ７９で、かつ反り等があっても、接続不良を生じることなく、高品質の実装製品を、安価に製造することができる。
【００３８】
実施の形態１および２において、該当箇所で説明したＣＭＰ処理によって得られる作用効果について、以下にまとめて記す。
（Ｅ１）反った半導体チップまたは読み出し回路において、すべての接合バンプの先端面は単一の平面をなすようにされ、相手側からみて同じ高さとなる。このため、圧着の際に押し込みストロークに対してすべての接合バンプが同一の圧縮代となるので、すべての接合バンプに対して適切な押し込みストロークを設定することができる。この結果、過度の圧縮による短絡、および不足する圧縮によるオープンないし高抵抗の接続、をなくすことができる。
（Ｅ２）接合バンプを真空蒸着法やめっき法で形成したままでは、先端は不揃いでばらついており、接続不良を生じやすい。このような接合バンプの高さの不揃いを直して先端が一つの平面を形成するようにＣＭＰ処理を施すことで、接続不良を抑制することができる。とくに、相手側の電極に、直接、ＣＭＰ処理した接合バンプを接続する場合は、接合バンプの先端面は単一の平面を形成するので、相手の電極の表面と、安定した面接触を得ることができる。たとえば、少し傾いても、正しい当たり角度となるように（広い接触面が得られるように）、安定した向きの調整を効かすことができる。相手側の電極上に接合バンプを設けて、その相手側の接合バンプにＣＭＰ処理を施した場合、同様の安定接触効果を得ることができる。これは、反りの有無によらず、すべての接合バンプの先端面を平坦にして、単一の平面にすることで得られる効果（Ｅ２）ということができる。とくに相手側に接合バンプを設けない場合、工程省略をしながら高品質の導電接続を得ることができる。
もちろん、相手側に接合バンプを設けて、その接合バンプにＣＭＰ処理を行う場合にも、直接、電極に接続する場合と同様に、向きの調整を安定してとることが可能となる。
（Ｅ３）ラインメントについて、ＣＭＰ処理によって、周縁部の傾いた接合バンプの先端面は少し大きくなるので、その分、相手側との接続をとりやすい効果を得ることができる。これは、ファインピッチの電極同士のアラインメントにおいて、非常に有益なものであり、効果（Ｅ３）を構成する。
（Ｅ４−その他−）
（１）ＣＭＰ処理とは、直接、関係しないが、すべての接合バンプの断面積を同じにするので、接合バンプの製造を容易に行うことができる。また、断面積を同じにすることは、アラインメントを安定化することに、間接的に寄与する。
（２）また、これもＣＭＰ処理と直接の関係はないが、どのような形態の反りにおいても、ＣＭＰ処理の有無によらず、接合バンプの先端部の配列間隔（平面的な位置の配列）は、周縁部と中央領域とで、ほとんど同じになり、ずれは小さいので、相手側の電極とのアラインメントを容易にとることができる。実用レベルで反りが相当大きくても、ずれは小さいという知見に基づいて、すべての接合バンプについて、断面積を同じにしながらＣＭＰ処理をするだけで、読み出し回路と半導体チップとの接続を正確に遂行できるようにした、というのが本発明の骨子である。
【００３９】
（他の実施の形態）
１．上記の説明では、ＲＯＩＣに反りがあるとして、ＲＯＩＣの接合バンプに対してＣＭＰを行ったが、フォトダイオードアレイに反りがあって、フォトダイオードアレイの接合バンプに対してＣＭＰを行ってもよい。実装製品としては、（ＲＯＩＣの接合バンプ）および（フォトダイオードアレイの接合バンプ）の少なくとも一方がＣＭＰ処理されていればよい。また、いずれか一方のみにＣＭＰ処理された接合バンプがあり、相手側には接合バンプがなく、直接、電極に接続する構成であってもよい。
２．実装製品について、検出装置について説明を行ったが、本発明の実装製品は検出装置に限定されず、接合バンプを用いて電極同士を導電接続する電子機器であれば、どのようなものでも適用することができる。また、中間製品については、ＲＯＩＣおよびフォトダイオードアレイの例について説明したが、中間製品についても、これらに限定されない。
【００４０】
上記において、本発明の実施の形態および実施例について説明を行ったが、上記に開示された本発明の実施の形態および実施例は、あくまで例示であって、本発明の範囲はこれら発明の実施の形態に限定されない。本発明の範囲は、特許請求の範囲の記載によって示され、さらに特許請求の範囲の記載と均等の意味および範囲内でのすべての変更を含むものである。
【産業上の利用可能性】
【００４１】
本発明によれば、接合バンプを用いて圧着される、ハイブリッド型撮像装置などの検出装置等において、配線基板や半導体チップに反り等があっても、接続不良をなくし、かつ容易にアラインメントをとることができる。このため、よりファインピッチの程度が進むにつれ、その利点を大きく得ることができるようになる。
【符号の説明】
【００４２】
１ ＩｎＰ基板、２ バッファ層、３ 受光層、４ キャップ層、６ ｐ型領域、８ 開口部（凹部）、９ 接合バンプ、１２ ｎ側電極、１４ 拡散濃度分布調整層、１５ ｐｎ接合、３５ 反射防止膜、３６ 選択拡散マスクパターン、４３ パッシベーション膜、５０ 受光素子アレイ（フォトダイオードアレイ）、７０ 読み出し回路（ＲＯＩＣ）、７０ａ 本体部（シリコン基板）、７１ 読み出し電極、７２ 接地電極、７４ 保護膜、７４ａ 保護膜基層、７４ｂ 樹脂層、７７ シード金属層、７８ 開口部、７９ 接合バンプ、１００ 検出装置、Ｋ カップ状金属、Ｍ レジストパターン、Ｐ 画素。
【特許請求の範囲】
【請求項１】
電極が配列された半導体チップと、前記電極ごとに信号を読み出す読み出し回路とを備え、前記半導体チップの電極と読み出し回路の電極とが、前記半導体チップの電極上、もしくは前記読み出し回路の電極上、または前記両方の電極上、に形成された接合バンプ、を介在させて接合された、実装製品の製造方法であって、
前記半導体チップおよび／または読み出し回路、の電極に接合バンプを形成する工程と、
前記半導体チップまたは読み出し回路の全体の接合バンプを化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）する工程とを備えることを特徴とする、実装製品の製造方法。
【請求項２】
実装をする前の、電極が配列された半導体チップ、または読み出しのための電極が配列された読み出し回路、からなる中間製品の製造方法であって、
前記半導体チップおよび／または読み出し回路、の電極に接合バンプを形成する工程と、
前記接合バンプの先が平面をなすように、該接合バンプに化学機械研磨を施す工程とを備えることを特徴とする、中間製品の製造方法。
【請求項３】
前記接合バンプの形成工程および化学機械研磨の工程は、前記電極に対応する部分に開口部を有する保護層を形成する工程と、前記保護層の上面、開口部の壁面および前記電極を被覆するように、シード金属層を形成する工程と、前記シード金属層上に、前記保護層の開口部に合わせて開口部を持つレジストパターンを形成する工程と、前記シード金属層を電解めっきの電極に用いて、電解めっきにより前記開口部のシード金属層を充填するように接合バンプを該開口部に成長させる工程と、前記レジストパターンを除去する前に、前記接合バンプを該レジストパターンとともに化学機械研磨する工程とを備えることを特徴とする、請求項１に記載の実装製品の製造方法または請求項２に記載の中間製品の製造方法。
【請求項４】
電極が配列された半導体チップと、前記電極ごとに信号を読み出す読み出し回路とを備え、前記半導体チップの電極と読み出し回路の電極とが、前記半導体チップの電極上、前記読み出し回路の電極上、または前記両方の電極上、に形成された接合バンプ、を介在させて接合された、実装製品であって、
前記半導体チップおよび前記読み出し回路の少なくとも一方において、相手側に対して凹状または凸状の反りがあり、
前記反りがある側において、すべての接合バンプが同じ断面積を持ち、かつ、前記凹状の反りの場合には中央領域の接合バンプは周縁部の接合バンプよりも高さが高く、また、前記凸状の反りの場合には前記中央領域の接合バンプは前記周縁部の接合バンプよりも高さが低いことを特徴とする、実装製品。
【請求項５】
前記接合バンプを、インジウム（Ｉｎ）、インジウム合金、スズ（Ｓｎ）、スズ合金、またはインジウムおよびスズを含む合金、とすることを特徴とする、請求項１もしくは３に記載の実装製品の製造方法、請求項２もしくは３に記載の中間製品の製造方法、または請求項４に記載の実装製品。
【請求項６】
前記半導体チップは、受光素子アレイであり、ＩｎＰ基板と、該ＩｎＰ基板上に形成された、バンドギャップ波長が１．６５μｍ〜３．０μｍの受光層とを有し、該受光層は、（ＧａＡｓＳｂ／ＩｎＧａＡｓ）のタイプ２のＭＱＷ、または、（ＧａＡｓＳｂ／ＩｎＧａＡｓＮ）、（ＧａＡｓＳｂ／ＩｎＧａＡｓＮＰ）、および（ＧａＡｓＳｂ／ＩｎＧａＡｓＮＳｂ）のうちのいずれかのタイプ２のＭＱＷ、であり、かつ、その受光層は、ＩｎＰ基板との格子整合条件、｜Δａ／ａ｜≦０．００２（ただし、ａｉを受光層内の各層の格子定数、ａをＩｎＰ基板の格子定数として、Δａ＝ａｉ−ａ、である）を満たすことを特徴とする、請求項１、３もしくは５に記載の実装製品の製造方法、請求項２、３もしくは５に記載の中間製品の製造方法、または、請求項４もしくは５に記載の実装製品。
【請求項７】
前記半導体チップは、受光素子アレイであり、ＩｎＰ基板と、該ＩｎＰ基板上に形成された、バンドギャップ波長が１．６５μｍ〜３．０μｍの受光層とを有し、該受光層は、ＩｎＧａＡｓ、ＩｎＧａＡｓＮ、ＩｎＧａＡｓＮＰ、およびＩｎＧａＡｓＮＳｂのうちのいずれかであり、その受光層は、ＩｎＰ基板との格子整合条件、｜Δａ／ａ｜≦０．００２（ただし、ａｉを受光層の格子定数、ａをＩｎＰ基板の格子定数として、Δａ＝ａｉ−ａ、である）を満たすことを特徴とする、請求項１、３、５もしくは６に記載の実装製品の製造方法、請求項２、３、５もしくは６に記載の中間製品の製造方法、または、請求項４、５もしくは６に記載の実装製品。
【請求項１】
電極が配列された半導体チップと、前記電極ごとに信号を読み出す読み出し回路とを備え、前記半導体チップの電極と読み出し回路の電極とが、前記半導体チップの電極上、もしくは前記読み出し回路の電極上、または前記両方の電極上、に形成された接合バンプ、を介在させて接合された、実装製品の製造方法であって、
前記半導体チップおよび／または読み出し回路、の電極に接合バンプを形成する工程と、
前記半導体チップまたは読み出し回路の全体の接合バンプを化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）する工程とを備えることを特徴とする、実装製品の製造方法。
【請求項２】
実装をする前の、電極が配列された半導体チップ、または読み出しのための電極が配列された読み出し回路、からなる中間製品の製造方法であって、
前記半導体チップおよび／または読み出し回路、の電極に接合バンプを形成する工程と、
前記接合バンプの先が平面をなすように、該接合バンプに化学機械研磨を施す工程とを備えることを特徴とする、中間製品の製造方法。
【請求項３】
前記接合バンプの形成工程および化学機械研磨の工程は、前記電極に対応する部分に開口部を有する保護層を形成する工程と、前記保護層の上面、開口部の壁面および前記電極を被覆するように、シード金属層を形成する工程と、前記シード金属層上に、前記保護層の開口部に合わせて開口部を持つレジストパターンを形成する工程と、前記シード金属層を電解めっきの電極に用いて、電解めっきにより前記開口部のシード金属層を充填するように接合バンプを該開口部に成長させる工程と、前記レジストパターンを除去する前に、前記接合バンプを該レジストパターンとともに化学機械研磨する工程とを備えることを特徴とする、請求項１に記載の実装製品の製造方法または請求項２に記載の中間製品の製造方法。
【請求項４】
電極が配列された半導体チップと、前記電極ごとに信号を読み出す読み出し回路とを備え、前記半導体チップの電極と読み出し回路の電極とが、前記半導体チップの電極上、前記読み出し回路の電極上、または前記両方の電極上、に形成された接合バンプ、を介在させて接合された、実装製品であって、
前記半導体チップおよび前記読み出し回路の少なくとも一方において、相手側に対して凹状または凸状の反りがあり、
前記反りがある側において、すべての接合バンプが同じ断面積を持ち、かつ、前記凹状の反りの場合には中央領域の接合バンプは周縁部の接合バンプよりも高さが高く、また、前記凸状の反りの場合には前記中央領域の接合バンプは前記周縁部の接合バンプよりも高さが低いことを特徴とする、実装製品。
【請求項５】
前記接合バンプを、インジウム（Ｉｎ）、インジウム合金、スズ（Ｓｎ）、スズ合金、またはインジウムおよびスズを含む合金、とすることを特徴とする、請求項１もしくは３に記載の実装製品の製造方法、請求項２もしくは３に記載の中間製品の製造方法、または請求項４に記載の実装製品。
【請求項６】
前記半導体チップは、受光素子アレイであり、ＩｎＰ基板と、該ＩｎＰ基板上に形成された、バンドギャップ波長が１．６５μｍ〜３．０μｍの受光層とを有し、該受光層は、（ＧａＡｓＳｂ／ＩｎＧａＡｓ）のタイプ２のＭＱＷ、または、（ＧａＡｓＳｂ／ＩｎＧａＡｓＮ）、（ＧａＡｓＳｂ／ＩｎＧａＡｓＮＰ）、および（ＧａＡｓＳｂ／ＩｎＧａＡｓＮＳｂ）のうちのいずれかのタイプ２のＭＱＷ、であり、かつ、その受光層は、ＩｎＰ基板との格子整合条件、｜Δａ／ａ｜≦０．００２（ただし、ａｉを受光層内の各層の格子定数、ａをＩｎＰ基板の格子定数として、Δａ＝ａｉ−ａ、である）を満たすことを特徴とする、請求項１、３もしくは５に記載の実装製品の製造方法、請求項２、３もしくは５に記載の中間製品の製造方法、または、請求項４もしくは５に記載の実装製品。
【請求項７】
前記半導体チップは、受光素子アレイであり、ＩｎＰ基板と、該ＩｎＰ基板上に形成された、バンドギャップ波長が１．６５μｍ〜３．０μｍの受光層とを有し、該受光層は、ＩｎＧａＡｓ、ＩｎＧａＡｓＮ、ＩｎＧａＡｓＮＰ、およびＩｎＧａＡｓＮＳｂのうちのいずれかであり、その受光層は、ＩｎＰ基板との格子整合条件、｜Δａ／ａ｜≦０．００２（ただし、ａｉを受光層の格子定数、ａをＩｎＰ基板の格子定数として、Δａ＝ａｉ−ａ、である）を満たすことを特徴とする、請求項１、３、５もしくは６に記載の実装製品の製造方法、請求項２、３、５もしくは６に記載の中間製品の製造方法、または、請求項４、５もしくは６に記載の実装製品。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１１−１５９８３１（Ｐ２０１１−１５９８３１Ａ）
【公開日】平成２３年８月１８日（２０１１．８．１８）
【国際特許分類】
【出願番号】特願２０１０−２０６７３（Ｐ２０１０−２０６７３）
【出願日】平成２２年２月１日（２０１０．２．１）
【出願人】（０００００２１３０）住友電気工業株式会社 (12,747)
【Ｆターム（参考）】
【公開日】平成２３年８月１８日（２０１１．８．１８）
【国際特許分類】
【出願日】平成２２年２月１日（２０１０．２．１）
【出願人】（０００００２１３０）住友電気工業株式会社 (12,747)
【Ｆターム（参考）】
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