差動増幅回路
【課題】基本波周波数のゲイン変化を生じさせることなく、２次高調波のみを抑圧および低減した回路面積の小さい差動増幅回路の実現。
【解決手段】差動対をなし、差動信号S,ZSが入力される２個のＭＯＳトランジスタTr1,Tr2と、２個のＭＯＳトランジスタTr1,Tr2のドレイン間に直列に接続された２個の容量素子C1,C2と、２個の容量素子C1,C2の接続ノードとバイアス電源端子GND間に接続されたインダクタンス素子L1と、を有する差動増幅回路。
【解決手段】差動対をなし、差動信号S,ZSが入力される２個のＭＯＳトランジスタTr1,Tr2と、２個のＭＯＳトランジスタTr1,Tr2のドレイン間に直列に接続された２個の容量素子C1,C2と、２個の容量素子C1,C2の接続ノードとバイアス電源端子GND間に接続されたインダクタンス素子L1と、を有する差動増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動増幅回路に関する。
【背景技術】
【０００２】
半導体装置では、差動信号を増幅する増幅回路が広く利用されている。このような増幅回路は、差動対をなす同一の特性の２個のＭＯＳトランジスタを有し、２個のＭＯＳトランジスタのドレインと電源端子の一方の間にそれぞれ同一の負荷を接続し、ソースを間接または直接に電源端子の他方に接続する。これにより、対称性を有する差動対が形成される。差動信号を２個のＭＯＳトランジスタのゲートに印加し、２個のＭＯＳトランジスタのドレインから差動出力が得られる。さらに、２個のＭＯＳトランジスタのソースを接続し、その接続ノードと電源端子の他方との間に共通負荷を接続したものが広く利用されている。このような共通負荷を接続した増幅回路が差動増幅回路と呼ばれる場合が一般的であるが、ここでは、共通負荷を接続しないが、対称性を有し、差動信号が入力される増幅回路も含めて差動増幅回路と称する。
【０００３】
差動増幅回路の２次高調波は、差動出力の各出力端子に同相で発生する。したがってその位相が完全に同相であれば、シングルエンド出力に変換することにより２次高調波は出力されない。しかしながら実際には、差動対を構成するトランジスタや負荷はプロセスばらつきなどによりその対称性が完全に保たれないため、各差動出力の２次高調波位相が完全な同相ではなくなり、２次高調波出力が発生および増大するという問題があった。
【０００４】
このような問題を解決するため、差動対を構成するＭＯＳトランジスタや負荷のプロセスばらつきにより完全同相からずれてしまった２次高調波位相を、完全同相に近づけるための位相補正用の容量切り替え機能を有する増幅回路が提案されている。この増幅回路によれば、各差動出力での容量値を個別に切り替えることで各差動出力の２次高調波位相を補正して、２次高調波を低減させることが可能となる。しかしながらこの調整によって、差動出力での振幅のアンバランスが発生してしまうため、差動出力の振幅アンバランスによる新たな２次高調波を発生させてしてしまうという問題があった。さらにこの回路では、容量値調整によって目的の基本波周波数の差動間インピーダンスまでもが変化してしまうため、差動増幅回路としての基本波周波数のゲインが変化してしまい、調整値毎にゲインが異なるという問題も発生する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−０９４５７０号公報
【特許文献２】特開２０１０−０６８１６５号公報
【特許文献３】特開２００５−１６００２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
実施形態によれば、基本波周波数のゲイン変化を生じさせることなく、２次高調波のみを抑圧および低減した回路面積の小さい差動増幅回路が実現される。
【課題を解決するための手段】
【０００７】
本発明の第１の観点によれば、差動対をなし、差動信号が入力される２個のＭＯＳトランジスタと、２個のＭＯＳトランジスタのドレイン間に直列に接続された２個の容量素子と、２個の容量素子の接続ノードとバイアス電源端子間に接続されたインダクタンス素子と、を有する差動増幅回路が提供される。
【０００８】
また、本発明の第２の観点によれば、差動対をなし、差動信号が入力される２個のＭＯＳトランジスタと、２個のＭＯＳトランジスタのドレイン間に直列に接続された２個のインダクタンス素子と、２個のインダクタンス素子の接続ノードとバイアス電源端子間に接続された容量素子と、を有する差動増幅回路が提供される。
【発明の効果】
【０００９】
実施形態によれば、基本波周波数のゲイン変化を生じさせることなく、２次高調波のみを抑圧および低減した差動増幅回路が、小さな回路面積で実現される。
【図面の簡単な説明】
【００１０】
【図１】図１は、一般的な差動増幅回路に、インダクタと容量によって構成される直列共振回路を設けた差動増幅回路の構成例を示す図であり、（Ａ）は共通負荷を設けない例を、（Ｂ）は共通負荷を設けた例を示す。
【図２】図２は、第１実施形態の差動増幅回路の構成を示す図である。
【図３】図３は、第１実施形態の差動増幅回路の動作を説明する図であり、（Ａ）が差動インピーダンスに対して動作する回路構成を、（Ｂ）が同相インピーダンスに対して動作する回路構成を模式的に示す図である。
【図４】図４は、第２実施形態の差動増幅回路の構成を示す図である。
【図５】図５は、第２実施形態の差動増幅回路の動作を説明する図であり、（Ａ）が差動インピーダンスに対して動作する回路構成を、（Ｂ）が同相インピーダンスに対して動作する回路構成を模式的に示す図であり、図３に対応する図である。
【図６】図６は、第３実施形態の差動増幅回路の構成を示す図である。
【図７】図７は、第３実施形態の差動増幅回路において、インダクタンス値が可変のインダクタンス部の構成例をより詳細に示す図である。
【図８】図８は、第３実施形態の差動増幅回路において、インダクタンス値が可変のインダクタンス部の別の構成例を示す図である。
【図９】図９は、第４実施形態の差動増幅回路の構成を示す図である。
【図１０】図１０は、第５実施形態の差動増幅回路の回路構成を示す図である。
【図１１】図１１は、第６実施形態の差動増幅回路の回路構成を示す図である。
【図１２】図１２は、第７実施形態の差動増幅回路の回路構成を示す図である。
【図１３】図１３は、第８実施形態の差動増幅回路の回路構成を示す図である。
【図１４】図１４は、第１実施形態の差動増幅回路に共通付加を設けた例を示す。
【図１５】図１５は、第１実施形態の差動増幅回路に対応し、ＮＭＯＳトランジスタの代わりに、ＰＭＯＳトランジスタを使用した差動増幅回路の構成を示す。
【図１６】図１６は、図１の（Ａ）に示した差動増幅回路および図２に示した第１実施形態の差動増幅回路の特性シミュレーションの結果を示す。
【発明を実施するための形態】
【００１１】
差動増幅回路において、２次高調波出力の発生および増大を抑圧するため、２次高調波周波数に対するインピーダンスを下げることで、２次高調波の発生そのものを抑圧することが考えられる。まず２次高調波の発生を抑圧するようにした差動増幅回路について説明する。
【００１２】
図１は、一般的な差動増幅回路に、インダクタと容量によって構成される直列共振回路を設けた差動増幅回路の構成例を示す図であり、（Ａ）は共通負荷を設けない例を、（Ｂ）は共通負荷を設けた例を示す。
【００１３】
図１の（Ａ）に示すように、高電位側電源端子Ｖｄｄと低電位側電源端子ＧＮＤの間に、直列に接続した負荷１１とＮＭＯＳトランジスタＴｒ１の列と、直列に接続した負荷１２とＮＭＯＳトランジスタＴｒ２の列と、を並列に設ける。負荷１１と負荷１２は同一の特性になるように作られ、ＮＭＯＳトランジスタＴｒ１とＮＭＯＳトランジスタＴｒ２は同一の特性になるように作られており、２つの対称な列は差動対を形成する。ＮＭＯＳトランジスタＴｒ１とＮＭＯＳトランジスタＴｒ２のゲートには、差動入力信号ＳとＸＳが入力される。２つの列は対称であるから、負荷１１とＮＭＯＳトランジスタＴｒ１との接続ノードＸＱおよび負荷１２とＮＭＯＳトランジスタＴｒ２との接続ノードＱからは、差動出力信号が得られる。言い換えれば、ＮＭＯＳトランジスタＴｒ１とＮＭＯＳトランジスタＴｒ２のドレインから差動出力が得られる。負荷１１および１２は、インダクタンス素子または抵抗などで形成される。なお、後述するように、ＮＭＯＳトランジスタの代わりにＰＭＯＳトランジスタを使用した差動増幅回路もあるが、以下の説明では、ＮＭＯＳトランジスタを使用した例を説明する。
【００１４】
図１の（Ａ）の差動増幅回路では、２次高調波周波数に対して共振するインダクタと容量によって構成される直列共振回路１３および１４が、ＮＭＯＳトランジスタＴｒ１およびＴｒ２のドレイン端子に、それぞれ接続される。直列共振回路１３および１４は、ドレイン端子とグランドの間に直列に接続したインダクタンス素子Ｌ０および容量素子Ｃ０を、それぞれ有する。この差動回路では、2次高調波周波数f2に対して、
ｆ２＝１／（２π（ＬＣ）1/2）
となるように、Ｌ０のインダクタンス値およびＣ０の容量値をＬ０＝ＬＳ、Ｃ０＝ＣＳとしておけば、直列共振回路１３および１４により、2次高調波周波数に対する接続ノードＱ、およびＸＱのインピーダンスが低下し、2次高調波の発生そのものが抑圧される。
【００１５】
図１の（Ｂ）は、図１の（Ａ）の差動増幅回路で、ＮＭＯＳトランジスタＴｒ１およびＴｒ２のソース端子を接続し、その接続ノードを共通負荷１５を介してＧＮＤに接続したことが異なり、他の部分は図１の（Ａ）の場合と同じである。共通負荷１５は、定電流源として作用する。
【００１６】
実際の回路構成では、図１の（Ｂ）の構成が使用される場合が多いが、以下の説明では、図示を簡単にするために、図１の（Ａ）の共通負荷を設けない場合を例として説明するが、実施例で説明する構成は、共通負荷を使用する場合にも有効である。
【００１７】
図１の（Ａ）および（Ｂ）に示した差動増幅回路は、２次高調波そのものを抑圧するため効果的ではあるが、差動対を形成するＮＭＯＳトランジスタＴｒ１およびＴｒ２のドレイン端子に、直列共振回路１３および１４を形成するインダクタンス素子Ｌ０と容量素子Ｃ０を２個ずつ必要とするため、回路面積が大きくなってしまうという問題がある。
以下に説明する実施形態の差動増幅回路では、基本波周波数に対する差動インピーダンス変えて基本波周波数のゲイン変化を生じさせることなく、２次高調波のみを抑圧する、回路面積の小さい差動増幅回路が提供される。
【００１８】
図２は、第１実施形態の差動増幅回路の構成を示す図である。
図２に示すように、第１実施形態の差動増幅回路は、高電位側電源端子Ｖｄｄと低電位側電源端子ＧＮＤの間に、直列に接続した負荷１１とＮＭＯＳトランジスタＴｒ１の列と、直列に接続した負荷１２とＮＭＯＳトランジスタＴｒ２の列と、を並列に設ける。負荷１１と負荷１２は同一の特性になるように作られ、ＮＭＯＳトランジスタＴｒ１とＮＭＯＳトランジスタＴｒ２は同一の特性になるように作られており、２つの対称な列は差動対を形成する。ＮＭＯＳトランジスタＴｒ１とＮＭＯＳトランジスタＴｒ２のゲートには、差動入力信号ＳとＸＳが入力され、ＮＭＯＳトランジスタＴｒ１とＮＭＯＳトランジスタＴｒ２のドレインＱおよびＸＱから差動出力が得られる。負荷１１および１２は、インダクタンス素子または抵抗などで形成される。以上の構成は、図１の（Ａ）と同じである。
【００１９】
第１実施形態の差動増幅回路は、ＮＭＯＳトランジスタＴｒ１とＮＭＯＳトランジスタＴｒ２のドレインＱおよびＸＱの間に直列に接続された２個の容量素子Ｃ１およびＣ２と、Ｃ１とＣ２の接続ノードとＧＮＤ間に接続されたインダクタンス素子Ｌ１と、を有する。
【００２０】
図３は、第１実施形態の差動増幅回路の動作を説明する図であり、（Ａ）が差動インピーダンスに対して動作する回路構成を、（Ｂ）が同相インピーダンスに対して動作する回路構成を模式的に示す図である。
【００２１】
図３の（Ａ）に示すように、第１実施形態の差動増幅回路では、基本波周波数f1の角周波数をω1とした場合、その基本波周波数の差動ゲインを決める差動増幅器の出力における差動インピーダンスＺｏｄｉｆは、次の式で表される。ここで、負荷１１および１２のインピーダンスをそれぞれＺで表し、容量素子Ｃ１およびＣ２の容量値をＣで表し、インダクタンス素子Ｌ１のインダクタンス値をＬで表す。
【００２２】
Ｚｏｄｉｆ＝２Ｚ／（１＋ｊω１Ｃ）
【００２３】
一方、図３の（Ｂ）に示すように、第１実施形態の差動増幅回路では、２次高調波周波数f2の角周波数ω2とした場合、その2次高調波周波数に対する同相ゲインを決める同相インピーダンスＺｏｃｏｍは、次の式で表される。
【００２４】
Ｚｏｃｏｍ＝（Ｚ（２ω22ＬＣ−１））／（２ｊ（２ω22ＬＣ−１）＋２ω２Ｃ）
【００２５】
ここで、角周波数ω２に対して、
（２ω22ＬＣ−１）＝０
となるように容量値Ｃとインダクタ値Ｌを決めれば、２次高調波周波数に対する同相インピーダンスＺｏｃｏｍがゼロとなり、同相の２次高調波周波数に対するゲインはゼロとなり、２次高調波は発生しないことになる。この構成での容量値Ｃとインダクタ値Ｌは、図１の容量素子Ｃ０の容量値ＣＳおよびインダクタ素子Ｌ０のインダクタンス値ＬＳに対して、Ｃ＝ＣＳとするならば、Ｌ＝ＬＳ／２となるため、ＬＳは図１で必要とした総インダクタ値の１／４のインダクタ値となる。これにより、回路規模縮小が図れる。なお、容量素子については、同じ容量値の２個の容量素子を設けるので、図１の場合と同じである。
【００２６】
図４は、第２実施形態の差動増幅回路の構成を示す図である。
第２実施形態の差動増幅回路は、図２の第１実施形態の差動増幅回路に類似の回路構成を有し、２個の容量素子Ｃ１およびＣ２を２個のインダクタンス素子Ｌ１１およびＬ１２で、１個のインダクタンス素子Ｌ１を１個の容量素子Ｃ１１で置き換えたことが異なる。
【００２７】
言い換えれば、第２実施形態の差動増幅回路は、差動対を形成するＮＭＯＳトランジスタＴｒ１およびＴｒ２のドレイン端子間に２個のインダクタ素子Ｌ１１およびＬ１２を直列に接続し、その接続ノードとＧＮＤの間に容量素子Ｃ１１を接続した回路構成を有する。
【００２８】
図５は、第２実施形態の差動増幅回路の動作を説明する図であり、（Ａ）が差動インピーダンスに対して動作する回路構成を、（Ｂ）が同相インピーダンスに対して動作する回路構成を模式的に示す図であり、図３に対応する図である。
【００２９】
図５の（Ａ）に示すように、第２実施形態の差動増幅回路では、基本波周波数f1の角周波数をω1とした場合、その基本波周波数の差動ゲインを決める差動増幅器の出力における差動インピーダンスＺｏｄｉｆは、次の式で表される。ここで、負荷１１および１２のインピーダンスをそれぞれＺで表し、容量素子Ｃ１１の容量値をＣで表し、インダクタンス素子Ｌ１１およびＬ１２のインダクタンス値をＬで表す。
【００３０】
Ｚｏｄｉｆ＝（ｊ２Ｚω１Ｌ）／（Ｚ＋ｊω１Ｌ）
【００３１】
一方、図３の（Ｂ）に示すように、第２実施形態の差動増幅回路では、２次高調波周波数f2の角周波数ω2とした場合、その2次高調波周波数に対する同相ゲインを決める同相インピーダンスＺｏｃｏｍは、次の式で表される。
【００３２】
Ｚｏｃｏｍ＝（Ｚ（１−２ω22ＬＣ））／（２（１−２ω22ＬＣ）＋ｊω２ＣＺ）
【００３３】
ここでも、
Ｚ（１−２ω22ＬＣ）＝０
となるように容量値Ｃとインダクタ値Ｌを決めれば、２次高調波周波数に対する同相インピーダンスＺｏｃｏｍがゼロとなり、同相の２次高調波周波数に対するゲインはゼロとなり、２次高調波は発生しないことになる。この構成での容量値Ｃとインダクタ値Ｌは、図１の容量素子Ｃ０の容量値ＣＳおよびインダクタ素子Ｌ０のインダクタンス値ＬＳに対して、Ｌ＝ＬＳとするならば、Ｃ＝ＣＳ／２となるため、図１のＣ０が必要とした総容量値の１／４の容量値となる。これにより、回路規模縮小が図れる。なお、インダクタンス素子については、同じインダクタンス値の２個のインダクタンス素子を設けるので、図１の場合と同じである。
【００３４】
図６は、第３実施形態の差動増幅回路の構成を示す図である。
第３実施形態の差動増幅回路は、図２の第１実施形態の差動増幅回路において、インダクタンス素子Ｌ１の代わりに、インダクタンス値が可変のインダクタンス部を設けたことが異なり、他の部分は同じである。インダクタンス部は、Ｃ１とＣ２の接続ノードとＧＮＤの間に直列に接続された、インダクタンス素子Ｌ２１とＮＭＯＳトランジスタＴｒ１１の列と、Ｌ２２とＴｒ１２の列と、Ｌ２３とＴｒ１３の列と、を有する。３個のＮＭＯＳトランジスタＴｒ１１からＴｒ１３を含むスイッチ部２１には、選択信号が入力される。Ｔｒ１１からＴｒ１３のうち導通（オン）状態にするトランジスタを選択することにより、Ｃ１とＣ２の接続ノードとＧＮＤの間に接続するインダクタンス素子を選択できる。その場合のインダクタンス値は、接続されたインダクタンス素子のインダクタンス値の合成値である。
なお、第３実施形態では、３個のＮＭＯＳトランジスタによる可変インダクタンス構成となっているが、１個または複数のＮ個のＮＭＯＳトランジスタで構成し、異なる可変インダクタンスの分解能、可変幅を持たせることもできる。
【００３５】
図７は、第３実施形態の差動増幅回路において、インダクタンス値が可変のインダクタンス部の構成例をより詳細に示す図である。
図７に示すように、インダクタンス素子Ｌ２１、Ｌ２２、Ｌ２３のコイルの巻き数を、Ｌ２１、Ｌ２２、Ｌ２３の順に大きくし、インダクタンス値が１：２：４の順に大きくなるようにする。例えば、スイッチ部２１に含まれるＴｒ１１からＴｒ１３をオンさせた時に得られる最大インダクタンス値は、Ｔｒ１１のみをオンし他のトランジスタをオフした場合の最小インダクタンス値の７倍である。Ｔｒ１１からＴｒ１３でオンするトランジスタを選択することにより、最小インダクタンス値から最大インダクタンス値まで、変化させることが可能である。
【００３６】
図８は、第３実施形態の差動増幅回路において、インダクタンス値が可変のインダクタンス部の別の構成例を示す図である。
図８に示すように、大きな巻き数のコイルを有するインダクタンス素子Ｌ４を設け、コイルの途中の３箇所を、スイッチ部２３に含まれるＮＭＯＳトランジスタＴｒ３１、Ｔｒ３２およびＴｒ３３を介してＧＮＤに接続する。例えば、Ｔｒ３１をオンするとＬ４の巻き数は３巻きであり、Ｔｒ３１をオフしてＴｒ３２をオンするとＬ４の巻き数は５巻きであり、Ｔｒ３１およびＴｒ３２をオフしてＴｒ３３をオンするとＬ４の巻き数は７巻きであり、Ｔｒ３１からＴｒ３３をすべてオフするとＬ４の巻き数は９巻きである。巻き数に応じてインダクタンス値が変化するので、Ｔｒ３１からＴｒ３３でオンするトランジスタを選択することにより、インダクタンス値を変化させることが可能である。
【００３７】
第３実施形態の差動増幅回路では、２次高調波周波数に対する同相インピーダンスを決める容量およびインダクタンスのプロセスばらつきを補正することが可能になり、目的の２次高調波周波数に対してインピーダンスがゼロとなるように調整するが可能である。また、素子のプロセスばらつきの調整を目的として可変インダクタンス値を変化させても、上記のように、基本周波数f1のゲインを決める差動インピーダンス
Ｚｏｄｉｆ＝２Ｚ／（１＋ｊω１Ｃ）
で表されるので、可変インダクタ値には依存しない。したがって、基本波周波数に対するゲインに変化は発生せず、同相インピーダンスのみが調整可能であるという利点がある。
【００３８】
図９は、第４実施形態の差動増幅回路の構成を示す図である。
第４実施形態の差動増幅回路は、図４の第２実施形態の差動増幅回路において、容量素子Ｃ１１の代わりに、容量値が可変の容量部を設けたことが異なり、他の部分は同じである。容量部は、Ｌ１１とＬ１２の接続ノードとＧＮＤの間に直列に接続された、容量素子Ｃ２１とＮＭＯＳトランジスタＴｒ４１の列と、Ｃ２２とＴｒ４２の列と、Ｃ２３とＴｒ４３の列と、を有する。３個のＮＭＯＳトランジスタＴｒ４１からＴｒ４３を含むスイッチ部２４には、選択信号が入力される。Ｔｒ４１からＴｒ４３のうち導通（オン）状態にするトランジスタを選択することにより、Ｌ１１とＬ１２の接続ノードとＧＮＤの間に接続する容量素子を選択できる。その場合の容量値は、接続された容量素子の容量値の合計である。
なお、第４実施形態でにおいても、３個のＮＭＯＳトランジスタによる可変容量構成となっているが、１個または複数のＮ個のＮＭＯＳトランジスタで構成し、異なる可変容量の分解能、可変幅を持たせることもできる。
【００３９】
第４実施形態の差動増幅回路では、第３実施形態と同様に、２次高調波周波数に対する同相インピーダンスを決める容量およびインダクタンスのプロセスばらつきを補正することが可能になり、目的の２次高調波周波数に対してインピーダンスがゼロとなるように調整することが可能である。また、素子のプロセスばらつきの調整を目的として可変容量値を変化させても、第２実施形態で説明したように基本周波数ω１のゲインを決める差動インピーダンス
Ｚｏｄｉｆ＝（ｊ２Ｚω１Ｌ）／（Ｚ＋ｊω１Ｌ）
である。そのため、可変容量値には依存せず、基本波周波数に対するゲインに変化は発生せず、同相インピーダンスのみが調整可能である。
【００４０】
以上、第１から第４実施形態の差動増幅回路では、差動対を形成する２個のトランジスタのドレイン端子ＱとＸＱの間に接続された２個の容量素子またはインダクタンス素子の接続ノードは、ＧＮＤに接続された、すなわち接地された。しかし、この接続ノードを高電位側電源端子Ｖｄｄに接続することも可能である。次に説明する第５から第８実施形態は、第１から第４実施形態に対応し、接続ノードを高電位側電源端子Ｖｄｄに接続したことが異なる。
【００４１】
図１０は、第５実施形態の差動増幅回路の回路構成を示す図である。第５実施形態の差動増幅回路は、第１実施形態の差動増幅回路に対応し、接続ノードを高電位側電源端子Ｖｄｄに接続したことが異なり、他の部分は同じであるので、これ以上の説明は省略する。
【００４２】
図１１は、第６実施形態の差動増幅回路の回路構成を示す図である。第６実施形態の差動増幅回路は、第２実施形態の差動増幅回路に対応し、接続ノードを高電位側電源端子Ｖｄｄに接続したことが異なり、他の部分は同じであるので、これ以上の説明は省略する。
【００４３】
図１２は、第７実施形態の差動増幅回路の回路構成を示す図である。第７実施形態の差動増幅回路は、第３実施形態の差動増幅回路に対応し、インダクタンス値が可変のインダクタンス部を高電位側電源端子Ｖｄｄに接続したことが異なり、他の部分は同じである。第７実施形態では、スイッチ部３１のトランジスタとして、ＰＭＯＳトランジスタＴｒ５１、Ｔｒ５２およびＴｒ５３を使用する。これ以上の説明は省略する。
【００４４】
図１３は、第８実施形態の差動増幅回路の回路構成を示す図であり、第４実施形態の差動増幅回路に対応し、容量値が可変の容量部を高電位側電源端子Ｖｄｄに接続したことが異なり、他の部分は同じである。第８実施形態では、スイッチ部３２のトランジスタとして、ＰＭＯＳトランジスタＴｒ６１、Ｔｒ６２およびＴｒ６３を使用する。これ以上の説明は省略する。
【００４５】
以上説明したように、実施形態の差動増幅回路は、少ない素子数で２次高調波に寄与する同相インピーダンスだけを下げることができるため、２次高調波のみを抑圧できる。さらにプロセスに起因する素子ばらつきを調整するための対接地のインダクタンス素子、または容量素子を可変調整しても、基本波周波数に対する差動インピーダンスは変化しない。そのため、２次高調波に対する同相インピーダンスのみを変化させることができるため、基本波周波数のゲインの変化がない。
【００４６】
上記の第１から第８実施形態の説明では、図１の（Ａ）に示した共通負荷を設けない場合の例を示したが、第１から第８実施形態の構成は、図１の（Ｂ）に示した共通負荷を使用する場合にも有効である。
【００４７】
図１４は、第１実施形態の差動増幅回路に共通付加１５を設けた例を示す。説明は省略する。第２から第８実施形態の差動増幅回路に共通付加１５を設けることも可能である。図１４の共通負荷を有する構成は、他の実施形態でも有効である。
【００４８】
さらに、第１から第８実施形態の説明では、差動対を形成するＭＯＳトランジスタとしてＮＭＯＳトランジスタを使用した例を示したが、ＰＭＯＳトランジスタを使用することも可能である。
【００４９】
図１５は、第１実施形態の差動増幅回路に対応し、ＮＭＯＳトランジスタの代わりに、ＰＭＯＳトランジスタを使用した差動増幅回路の構成を示す。説明は省略する。第２から第８実施形態の差動増幅回路で、ＮＭＯＳトランジスタの代わりに、ＰＭＯＳトランジスタを使用することができる。なお、図１２および図１３に示したスイッチ部３１および３２のＰＭＯＳトランジスタは、逆にＮＭＯＳトランジスタで実現する。他の実施形態でも、ＮＭＯＳトランジスタの代わりにＰＭＯＳトランジスタを使用した構成に変形可能である。
【００５０】
ここで、図１の（Ａ）に示した差動増幅回路および図２に示した第１実施形態の差動増幅回路の特性シミュレーションを行った。シミュレーションは、基本周波数ｆ＝８３５ＭＨｚ、２次高調波周波数ｆ２＝１６７０ＭＨｚとして行った。図１の（Ａ）に示した差動増幅回路では、容量素子Ｃ０の容量値ＣＳおよびインダクタ素子Ｌ０のインダクタンス値ＬＳであり、ｆ２＝１／（２π（ＬＳ＊ＣＳ）1/2）から、ＣＳ＝１ｐＦ、ＬＳ＝０．９９２ｎＨとした。また、第１実施形態の差動増幅回路では、容量素子Ｃ１およびＣ２の容量値Ｃおよびインダクタ素子Ｌ１のインダクタンス値Ｌであり、ｆ２＝１／（２π（Ｌ＊２Ｃ）1/2）から、ＣＳ＝１ｐＦ、ＬＳ＝４．５４６ｎＨとした。したがって、総インダクタンス値は、図１の（Ａ）の場合の１／４である。
【００５１】
図１６は、上記のシミュレーションの結果を示し、横軸が入力レベルＰｉｎ［ｄＢｍ］であり、縦軸が出力レベル比［ｄＢ］であり、丸印が図１の（Ａ）の場合を、三角印が第１実施形態の場合を示す。入力レベルに比例して出力レベル比が増加するが、図１の（Ａ）の場合と１実施形態の場合でほぼ同じ値を示す。したがって、１実施形態の差動増幅回路は、図１の（Ａ）に示した差動増幅回路よりも少ない素子数および小さな回路面積であるのにもかかわらず、同程度の特性が得られることが分かる。
【００５２】
以上説明したように、実施形態の差動増幅回路は、２次高調波に寄与する同相インピーダンスだけを下げることができるため、２次高調波のみを抑圧できる。さらに、プロセスに起因する素子ばらつきを調整するための対接地のインダクタンス素子、または容量素子を可変調整しても、基本波周波数に対する差動インピーダンスは変化しない。そのため、２次高調波に対する同相インピーダンスのみを変化させることができるため、基本波周波数のゲインの変化がない。
【００５３】
以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものであり、特に記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。
【符号の説明】
【００５４】
１１、１２ 負荷
１５ 共通負荷
Ｔｒ１、Ｔｒ２ ＮＭＯＳトランジスタ
Ｃ１、Ｃ２ 容量素子
Ｌ１ インダクタンス素子
【技術分野】
【０００１】
本発明は、差動増幅回路に関する。
【背景技術】
【０００２】
半導体装置では、差動信号を増幅する増幅回路が広く利用されている。このような増幅回路は、差動対をなす同一の特性の２個のＭＯＳトランジスタを有し、２個のＭＯＳトランジスタのドレインと電源端子の一方の間にそれぞれ同一の負荷を接続し、ソースを間接または直接に電源端子の他方に接続する。これにより、対称性を有する差動対が形成される。差動信号を２個のＭＯＳトランジスタのゲートに印加し、２個のＭＯＳトランジスタのドレインから差動出力が得られる。さらに、２個のＭＯＳトランジスタのソースを接続し、その接続ノードと電源端子の他方との間に共通負荷を接続したものが広く利用されている。このような共通負荷を接続した増幅回路が差動増幅回路と呼ばれる場合が一般的であるが、ここでは、共通負荷を接続しないが、対称性を有し、差動信号が入力される増幅回路も含めて差動増幅回路と称する。
【０００３】
差動増幅回路の２次高調波は、差動出力の各出力端子に同相で発生する。したがってその位相が完全に同相であれば、シングルエンド出力に変換することにより２次高調波は出力されない。しかしながら実際には、差動対を構成するトランジスタや負荷はプロセスばらつきなどによりその対称性が完全に保たれないため、各差動出力の２次高調波位相が完全な同相ではなくなり、２次高調波出力が発生および増大するという問題があった。
【０００４】
このような問題を解決するため、差動対を構成するＭＯＳトランジスタや負荷のプロセスばらつきにより完全同相からずれてしまった２次高調波位相を、完全同相に近づけるための位相補正用の容量切り替え機能を有する増幅回路が提案されている。この増幅回路によれば、各差動出力での容量値を個別に切り替えることで各差動出力の２次高調波位相を補正して、２次高調波を低減させることが可能となる。しかしながらこの調整によって、差動出力での振幅のアンバランスが発生してしまうため、差動出力の振幅アンバランスによる新たな２次高調波を発生させてしてしまうという問題があった。さらにこの回路では、容量値調整によって目的の基本波周波数の差動間インピーダンスまでもが変化してしまうため、差動増幅回路としての基本波周波数のゲインが変化してしまい、調整値毎にゲインが異なるという問題も発生する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−０９４５７０号公報
【特許文献２】特開２０１０−０６８１６５号公報
【特許文献３】特開２００５−１６００２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
実施形態によれば、基本波周波数のゲイン変化を生じさせることなく、２次高調波のみを抑圧および低減した回路面積の小さい差動増幅回路が実現される。
【課題を解決するための手段】
【０００７】
本発明の第１の観点によれば、差動対をなし、差動信号が入力される２個のＭＯＳトランジスタと、２個のＭＯＳトランジスタのドレイン間に直列に接続された２個の容量素子と、２個の容量素子の接続ノードとバイアス電源端子間に接続されたインダクタンス素子と、を有する差動増幅回路が提供される。
【０００８】
また、本発明の第２の観点によれば、差動対をなし、差動信号が入力される２個のＭＯＳトランジスタと、２個のＭＯＳトランジスタのドレイン間に直列に接続された２個のインダクタンス素子と、２個のインダクタンス素子の接続ノードとバイアス電源端子間に接続された容量素子と、を有する差動増幅回路が提供される。
【発明の効果】
【０００９】
実施形態によれば、基本波周波数のゲイン変化を生じさせることなく、２次高調波のみを抑圧および低減した差動増幅回路が、小さな回路面積で実現される。
【図面の簡単な説明】
【００１０】
【図１】図１は、一般的な差動増幅回路に、インダクタと容量によって構成される直列共振回路を設けた差動増幅回路の構成例を示す図であり、（Ａ）は共通負荷を設けない例を、（Ｂ）は共通負荷を設けた例を示す。
【図２】図２は、第１実施形態の差動増幅回路の構成を示す図である。
【図３】図３は、第１実施形態の差動増幅回路の動作を説明する図であり、（Ａ）が差動インピーダンスに対して動作する回路構成を、（Ｂ）が同相インピーダンスに対して動作する回路構成を模式的に示す図である。
【図４】図４は、第２実施形態の差動増幅回路の構成を示す図である。
【図５】図５は、第２実施形態の差動増幅回路の動作を説明する図であり、（Ａ）が差動インピーダンスに対して動作する回路構成を、（Ｂ）が同相インピーダンスに対して動作する回路構成を模式的に示す図であり、図３に対応する図である。
【図６】図６は、第３実施形態の差動増幅回路の構成を示す図である。
【図７】図７は、第３実施形態の差動増幅回路において、インダクタンス値が可変のインダクタンス部の構成例をより詳細に示す図である。
【図８】図８は、第３実施形態の差動増幅回路において、インダクタンス値が可変のインダクタンス部の別の構成例を示す図である。
【図９】図９は、第４実施形態の差動増幅回路の構成を示す図である。
【図１０】図１０は、第５実施形態の差動増幅回路の回路構成を示す図である。
【図１１】図１１は、第６実施形態の差動増幅回路の回路構成を示す図である。
【図１２】図１２は、第７実施形態の差動増幅回路の回路構成を示す図である。
【図１３】図１３は、第８実施形態の差動増幅回路の回路構成を示す図である。
【図１４】図１４は、第１実施形態の差動増幅回路に共通付加を設けた例を示す。
【図１５】図１５は、第１実施形態の差動増幅回路に対応し、ＮＭＯＳトランジスタの代わりに、ＰＭＯＳトランジスタを使用した差動増幅回路の構成を示す。
【図１６】図１６は、図１の（Ａ）に示した差動増幅回路および図２に示した第１実施形態の差動増幅回路の特性シミュレーションの結果を示す。
【発明を実施するための形態】
【００１１】
差動増幅回路において、２次高調波出力の発生および増大を抑圧するため、２次高調波周波数に対するインピーダンスを下げることで、２次高調波の発生そのものを抑圧することが考えられる。まず２次高調波の発生を抑圧するようにした差動増幅回路について説明する。
【００１２】
図１は、一般的な差動増幅回路に、インダクタと容量によって構成される直列共振回路を設けた差動増幅回路の構成例を示す図であり、（Ａ）は共通負荷を設けない例を、（Ｂ）は共通負荷を設けた例を示す。
【００１３】
図１の（Ａ）に示すように、高電位側電源端子Ｖｄｄと低電位側電源端子ＧＮＤの間に、直列に接続した負荷１１とＮＭＯＳトランジスタＴｒ１の列と、直列に接続した負荷１２とＮＭＯＳトランジスタＴｒ２の列と、を並列に設ける。負荷１１と負荷１２は同一の特性になるように作られ、ＮＭＯＳトランジスタＴｒ１とＮＭＯＳトランジスタＴｒ２は同一の特性になるように作られており、２つの対称な列は差動対を形成する。ＮＭＯＳトランジスタＴｒ１とＮＭＯＳトランジスタＴｒ２のゲートには、差動入力信号ＳとＸＳが入力される。２つの列は対称であるから、負荷１１とＮＭＯＳトランジスタＴｒ１との接続ノードＸＱおよび負荷１２とＮＭＯＳトランジスタＴｒ２との接続ノードＱからは、差動出力信号が得られる。言い換えれば、ＮＭＯＳトランジスタＴｒ１とＮＭＯＳトランジスタＴｒ２のドレインから差動出力が得られる。負荷１１および１２は、インダクタンス素子または抵抗などで形成される。なお、後述するように、ＮＭＯＳトランジスタの代わりにＰＭＯＳトランジスタを使用した差動増幅回路もあるが、以下の説明では、ＮＭＯＳトランジスタを使用した例を説明する。
【００１４】
図１の（Ａ）の差動増幅回路では、２次高調波周波数に対して共振するインダクタと容量によって構成される直列共振回路１３および１４が、ＮＭＯＳトランジスタＴｒ１およびＴｒ２のドレイン端子に、それぞれ接続される。直列共振回路１３および１４は、ドレイン端子とグランドの間に直列に接続したインダクタンス素子Ｌ０および容量素子Ｃ０を、それぞれ有する。この差動回路では、2次高調波周波数f2に対して、
ｆ２＝１／（２π（ＬＣ）1/2）
となるように、Ｌ０のインダクタンス値およびＣ０の容量値をＬ０＝ＬＳ、Ｃ０＝ＣＳとしておけば、直列共振回路１３および１４により、2次高調波周波数に対する接続ノードＱ、およびＸＱのインピーダンスが低下し、2次高調波の発生そのものが抑圧される。
【００１５】
図１の（Ｂ）は、図１の（Ａ）の差動増幅回路で、ＮＭＯＳトランジスタＴｒ１およびＴｒ２のソース端子を接続し、その接続ノードを共通負荷１５を介してＧＮＤに接続したことが異なり、他の部分は図１の（Ａ）の場合と同じである。共通負荷１５は、定電流源として作用する。
【００１６】
実際の回路構成では、図１の（Ｂ）の構成が使用される場合が多いが、以下の説明では、図示を簡単にするために、図１の（Ａ）の共通負荷を設けない場合を例として説明するが、実施例で説明する構成は、共通負荷を使用する場合にも有効である。
【００１７】
図１の（Ａ）および（Ｂ）に示した差動増幅回路は、２次高調波そのものを抑圧するため効果的ではあるが、差動対を形成するＮＭＯＳトランジスタＴｒ１およびＴｒ２のドレイン端子に、直列共振回路１３および１４を形成するインダクタンス素子Ｌ０と容量素子Ｃ０を２個ずつ必要とするため、回路面積が大きくなってしまうという問題がある。
以下に説明する実施形態の差動増幅回路では、基本波周波数に対する差動インピーダンス変えて基本波周波数のゲイン変化を生じさせることなく、２次高調波のみを抑圧する、回路面積の小さい差動増幅回路が提供される。
【００１８】
図２は、第１実施形態の差動増幅回路の構成を示す図である。
図２に示すように、第１実施形態の差動増幅回路は、高電位側電源端子Ｖｄｄと低電位側電源端子ＧＮＤの間に、直列に接続した負荷１１とＮＭＯＳトランジスタＴｒ１の列と、直列に接続した負荷１２とＮＭＯＳトランジスタＴｒ２の列と、を並列に設ける。負荷１１と負荷１２は同一の特性になるように作られ、ＮＭＯＳトランジスタＴｒ１とＮＭＯＳトランジスタＴｒ２は同一の特性になるように作られており、２つの対称な列は差動対を形成する。ＮＭＯＳトランジスタＴｒ１とＮＭＯＳトランジスタＴｒ２のゲートには、差動入力信号ＳとＸＳが入力され、ＮＭＯＳトランジスタＴｒ１とＮＭＯＳトランジスタＴｒ２のドレインＱおよびＸＱから差動出力が得られる。負荷１１および１２は、インダクタンス素子または抵抗などで形成される。以上の構成は、図１の（Ａ）と同じである。
【００１９】
第１実施形態の差動増幅回路は、ＮＭＯＳトランジスタＴｒ１とＮＭＯＳトランジスタＴｒ２のドレインＱおよびＸＱの間に直列に接続された２個の容量素子Ｃ１およびＣ２と、Ｃ１とＣ２の接続ノードとＧＮＤ間に接続されたインダクタンス素子Ｌ１と、を有する。
【００２０】
図３は、第１実施形態の差動増幅回路の動作を説明する図であり、（Ａ）が差動インピーダンスに対して動作する回路構成を、（Ｂ）が同相インピーダンスに対して動作する回路構成を模式的に示す図である。
【００２１】
図３の（Ａ）に示すように、第１実施形態の差動増幅回路では、基本波周波数f1の角周波数をω1とした場合、その基本波周波数の差動ゲインを決める差動増幅器の出力における差動インピーダンスＺｏｄｉｆは、次の式で表される。ここで、負荷１１および１２のインピーダンスをそれぞれＺで表し、容量素子Ｃ１およびＣ２の容量値をＣで表し、インダクタンス素子Ｌ１のインダクタンス値をＬで表す。
【００２２】
Ｚｏｄｉｆ＝２Ｚ／（１＋ｊω１Ｃ）
【００２３】
一方、図３の（Ｂ）に示すように、第１実施形態の差動増幅回路では、２次高調波周波数f2の角周波数ω2とした場合、その2次高調波周波数に対する同相ゲインを決める同相インピーダンスＺｏｃｏｍは、次の式で表される。
【００２４】
Ｚｏｃｏｍ＝（Ｚ（２ω22ＬＣ−１））／（２ｊ（２ω22ＬＣ−１）＋２ω２Ｃ）
【００２５】
ここで、角周波数ω２に対して、
（２ω22ＬＣ−１）＝０
となるように容量値Ｃとインダクタ値Ｌを決めれば、２次高調波周波数に対する同相インピーダンスＺｏｃｏｍがゼロとなり、同相の２次高調波周波数に対するゲインはゼロとなり、２次高調波は発生しないことになる。この構成での容量値Ｃとインダクタ値Ｌは、図１の容量素子Ｃ０の容量値ＣＳおよびインダクタ素子Ｌ０のインダクタンス値ＬＳに対して、Ｃ＝ＣＳとするならば、Ｌ＝ＬＳ／２となるため、ＬＳは図１で必要とした総インダクタ値の１／４のインダクタ値となる。これにより、回路規模縮小が図れる。なお、容量素子については、同じ容量値の２個の容量素子を設けるので、図１の場合と同じである。
【００２６】
図４は、第２実施形態の差動増幅回路の構成を示す図である。
第２実施形態の差動増幅回路は、図２の第１実施形態の差動増幅回路に類似の回路構成を有し、２個の容量素子Ｃ１およびＣ２を２個のインダクタンス素子Ｌ１１およびＬ１２で、１個のインダクタンス素子Ｌ１を１個の容量素子Ｃ１１で置き換えたことが異なる。
【００２７】
言い換えれば、第２実施形態の差動増幅回路は、差動対を形成するＮＭＯＳトランジスタＴｒ１およびＴｒ２のドレイン端子間に２個のインダクタ素子Ｌ１１およびＬ１２を直列に接続し、その接続ノードとＧＮＤの間に容量素子Ｃ１１を接続した回路構成を有する。
【００２８】
図５は、第２実施形態の差動増幅回路の動作を説明する図であり、（Ａ）が差動インピーダンスに対して動作する回路構成を、（Ｂ）が同相インピーダンスに対して動作する回路構成を模式的に示す図であり、図３に対応する図である。
【００２９】
図５の（Ａ）に示すように、第２実施形態の差動増幅回路では、基本波周波数f1の角周波数をω1とした場合、その基本波周波数の差動ゲインを決める差動増幅器の出力における差動インピーダンスＺｏｄｉｆは、次の式で表される。ここで、負荷１１および１２のインピーダンスをそれぞれＺで表し、容量素子Ｃ１１の容量値をＣで表し、インダクタンス素子Ｌ１１およびＬ１２のインダクタンス値をＬで表す。
【００３０】
Ｚｏｄｉｆ＝（ｊ２Ｚω１Ｌ）／（Ｚ＋ｊω１Ｌ）
【００３１】
一方、図３の（Ｂ）に示すように、第２実施形態の差動増幅回路では、２次高調波周波数f2の角周波数ω2とした場合、その2次高調波周波数に対する同相ゲインを決める同相インピーダンスＺｏｃｏｍは、次の式で表される。
【００３２】
Ｚｏｃｏｍ＝（Ｚ（１−２ω22ＬＣ））／（２（１−２ω22ＬＣ）＋ｊω２ＣＺ）
【００３３】
ここでも、
Ｚ（１−２ω22ＬＣ）＝０
となるように容量値Ｃとインダクタ値Ｌを決めれば、２次高調波周波数に対する同相インピーダンスＺｏｃｏｍがゼロとなり、同相の２次高調波周波数に対するゲインはゼロとなり、２次高調波は発生しないことになる。この構成での容量値Ｃとインダクタ値Ｌは、図１の容量素子Ｃ０の容量値ＣＳおよびインダクタ素子Ｌ０のインダクタンス値ＬＳに対して、Ｌ＝ＬＳとするならば、Ｃ＝ＣＳ／２となるため、図１のＣ０が必要とした総容量値の１／４の容量値となる。これにより、回路規模縮小が図れる。なお、インダクタンス素子については、同じインダクタンス値の２個のインダクタンス素子を設けるので、図１の場合と同じである。
【００３４】
図６は、第３実施形態の差動増幅回路の構成を示す図である。
第３実施形態の差動増幅回路は、図２の第１実施形態の差動増幅回路において、インダクタンス素子Ｌ１の代わりに、インダクタンス値が可変のインダクタンス部を設けたことが異なり、他の部分は同じである。インダクタンス部は、Ｃ１とＣ２の接続ノードとＧＮＤの間に直列に接続された、インダクタンス素子Ｌ２１とＮＭＯＳトランジスタＴｒ１１の列と、Ｌ２２とＴｒ１２の列と、Ｌ２３とＴｒ１３の列と、を有する。３個のＮＭＯＳトランジスタＴｒ１１からＴｒ１３を含むスイッチ部２１には、選択信号が入力される。Ｔｒ１１からＴｒ１３のうち導通（オン）状態にするトランジスタを選択することにより、Ｃ１とＣ２の接続ノードとＧＮＤの間に接続するインダクタンス素子を選択できる。その場合のインダクタンス値は、接続されたインダクタンス素子のインダクタンス値の合成値である。
なお、第３実施形態では、３個のＮＭＯＳトランジスタによる可変インダクタンス構成となっているが、１個または複数のＮ個のＮＭＯＳトランジスタで構成し、異なる可変インダクタンスの分解能、可変幅を持たせることもできる。
【００３５】
図７は、第３実施形態の差動増幅回路において、インダクタンス値が可変のインダクタンス部の構成例をより詳細に示す図である。
図７に示すように、インダクタンス素子Ｌ２１、Ｌ２２、Ｌ２３のコイルの巻き数を、Ｌ２１、Ｌ２２、Ｌ２３の順に大きくし、インダクタンス値が１：２：４の順に大きくなるようにする。例えば、スイッチ部２１に含まれるＴｒ１１からＴｒ１３をオンさせた時に得られる最大インダクタンス値は、Ｔｒ１１のみをオンし他のトランジスタをオフした場合の最小インダクタンス値の７倍である。Ｔｒ１１からＴｒ１３でオンするトランジスタを選択することにより、最小インダクタンス値から最大インダクタンス値まで、変化させることが可能である。
【００３６】
図８は、第３実施形態の差動増幅回路において、インダクタンス値が可変のインダクタンス部の別の構成例を示す図である。
図８に示すように、大きな巻き数のコイルを有するインダクタンス素子Ｌ４を設け、コイルの途中の３箇所を、スイッチ部２３に含まれるＮＭＯＳトランジスタＴｒ３１、Ｔｒ３２およびＴｒ３３を介してＧＮＤに接続する。例えば、Ｔｒ３１をオンするとＬ４の巻き数は３巻きであり、Ｔｒ３１をオフしてＴｒ３２をオンするとＬ４の巻き数は５巻きであり、Ｔｒ３１およびＴｒ３２をオフしてＴｒ３３をオンするとＬ４の巻き数は７巻きであり、Ｔｒ３１からＴｒ３３をすべてオフするとＬ４の巻き数は９巻きである。巻き数に応じてインダクタンス値が変化するので、Ｔｒ３１からＴｒ３３でオンするトランジスタを選択することにより、インダクタンス値を変化させることが可能である。
【００３７】
第３実施形態の差動増幅回路では、２次高調波周波数に対する同相インピーダンスを決める容量およびインダクタンスのプロセスばらつきを補正することが可能になり、目的の２次高調波周波数に対してインピーダンスがゼロとなるように調整するが可能である。また、素子のプロセスばらつきの調整を目的として可変インダクタンス値を変化させても、上記のように、基本周波数f1のゲインを決める差動インピーダンス
Ｚｏｄｉｆ＝２Ｚ／（１＋ｊω１Ｃ）
で表されるので、可変インダクタ値には依存しない。したがって、基本波周波数に対するゲインに変化は発生せず、同相インピーダンスのみが調整可能であるという利点がある。
【００３８】
図９は、第４実施形態の差動増幅回路の構成を示す図である。
第４実施形態の差動増幅回路は、図４の第２実施形態の差動増幅回路において、容量素子Ｃ１１の代わりに、容量値が可変の容量部を設けたことが異なり、他の部分は同じである。容量部は、Ｌ１１とＬ１２の接続ノードとＧＮＤの間に直列に接続された、容量素子Ｃ２１とＮＭＯＳトランジスタＴｒ４１の列と、Ｃ２２とＴｒ４２の列と、Ｃ２３とＴｒ４３の列と、を有する。３個のＮＭＯＳトランジスタＴｒ４１からＴｒ４３を含むスイッチ部２４には、選択信号が入力される。Ｔｒ４１からＴｒ４３のうち導通（オン）状態にするトランジスタを選択することにより、Ｌ１１とＬ１２の接続ノードとＧＮＤの間に接続する容量素子を選択できる。その場合の容量値は、接続された容量素子の容量値の合計である。
なお、第４実施形態でにおいても、３個のＮＭＯＳトランジスタによる可変容量構成となっているが、１個または複数のＮ個のＮＭＯＳトランジスタで構成し、異なる可変容量の分解能、可変幅を持たせることもできる。
【００３９】
第４実施形態の差動増幅回路では、第３実施形態と同様に、２次高調波周波数に対する同相インピーダンスを決める容量およびインダクタンスのプロセスばらつきを補正することが可能になり、目的の２次高調波周波数に対してインピーダンスがゼロとなるように調整することが可能である。また、素子のプロセスばらつきの調整を目的として可変容量値を変化させても、第２実施形態で説明したように基本周波数ω１のゲインを決める差動インピーダンス
Ｚｏｄｉｆ＝（ｊ２Ｚω１Ｌ）／（Ｚ＋ｊω１Ｌ）
である。そのため、可変容量値には依存せず、基本波周波数に対するゲインに変化は発生せず、同相インピーダンスのみが調整可能である。
【００４０】
以上、第１から第４実施形態の差動増幅回路では、差動対を形成する２個のトランジスタのドレイン端子ＱとＸＱの間に接続された２個の容量素子またはインダクタンス素子の接続ノードは、ＧＮＤに接続された、すなわち接地された。しかし、この接続ノードを高電位側電源端子Ｖｄｄに接続することも可能である。次に説明する第５から第８実施形態は、第１から第４実施形態に対応し、接続ノードを高電位側電源端子Ｖｄｄに接続したことが異なる。
【００４１】
図１０は、第５実施形態の差動増幅回路の回路構成を示す図である。第５実施形態の差動増幅回路は、第１実施形態の差動増幅回路に対応し、接続ノードを高電位側電源端子Ｖｄｄに接続したことが異なり、他の部分は同じであるので、これ以上の説明は省略する。
【００４２】
図１１は、第６実施形態の差動増幅回路の回路構成を示す図である。第６実施形態の差動増幅回路は、第２実施形態の差動増幅回路に対応し、接続ノードを高電位側電源端子Ｖｄｄに接続したことが異なり、他の部分は同じであるので、これ以上の説明は省略する。
【００４３】
図１２は、第７実施形態の差動増幅回路の回路構成を示す図である。第７実施形態の差動増幅回路は、第３実施形態の差動増幅回路に対応し、インダクタンス値が可変のインダクタンス部を高電位側電源端子Ｖｄｄに接続したことが異なり、他の部分は同じである。第７実施形態では、スイッチ部３１のトランジスタとして、ＰＭＯＳトランジスタＴｒ５１、Ｔｒ５２およびＴｒ５３を使用する。これ以上の説明は省略する。
【００４４】
図１３は、第８実施形態の差動増幅回路の回路構成を示す図であり、第４実施形態の差動増幅回路に対応し、容量値が可変の容量部を高電位側電源端子Ｖｄｄに接続したことが異なり、他の部分は同じである。第８実施形態では、スイッチ部３２のトランジスタとして、ＰＭＯＳトランジスタＴｒ６１、Ｔｒ６２およびＴｒ６３を使用する。これ以上の説明は省略する。
【００４５】
以上説明したように、実施形態の差動増幅回路は、少ない素子数で２次高調波に寄与する同相インピーダンスだけを下げることができるため、２次高調波のみを抑圧できる。さらにプロセスに起因する素子ばらつきを調整するための対接地のインダクタンス素子、または容量素子を可変調整しても、基本波周波数に対する差動インピーダンスは変化しない。そのため、２次高調波に対する同相インピーダンスのみを変化させることができるため、基本波周波数のゲインの変化がない。
【００４６】
上記の第１から第８実施形態の説明では、図１の（Ａ）に示した共通負荷を設けない場合の例を示したが、第１から第８実施形態の構成は、図１の（Ｂ）に示した共通負荷を使用する場合にも有効である。
【００４７】
図１４は、第１実施形態の差動増幅回路に共通付加１５を設けた例を示す。説明は省略する。第２から第８実施形態の差動増幅回路に共通付加１５を設けることも可能である。図１４の共通負荷を有する構成は、他の実施形態でも有効である。
【００４８】
さらに、第１から第８実施形態の説明では、差動対を形成するＭＯＳトランジスタとしてＮＭＯＳトランジスタを使用した例を示したが、ＰＭＯＳトランジスタを使用することも可能である。
【００４９】
図１５は、第１実施形態の差動増幅回路に対応し、ＮＭＯＳトランジスタの代わりに、ＰＭＯＳトランジスタを使用した差動増幅回路の構成を示す。説明は省略する。第２から第８実施形態の差動増幅回路で、ＮＭＯＳトランジスタの代わりに、ＰＭＯＳトランジスタを使用することができる。なお、図１２および図１３に示したスイッチ部３１および３２のＰＭＯＳトランジスタは、逆にＮＭＯＳトランジスタで実現する。他の実施形態でも、ＮＭＯＳトランジスタの代わりにＰＭＯＳトランジスタを使用した構成に変形可能である。
【００５０】
ここで、図１の（Ａ）に示した差動増幅回路および図２に示した第１実施形態の差動増幅回路の特性シミュレーションを行った。シミュレーションは、基本周波数ｆ＝８３５ＭＨｚ、２次高調波周波数ｆ２＝１６７０ＭＨｚとして行った。図１の（Ａ）に示した差動増幅回路では、容量素子Ｃ０の容量値ＣＳおよびインダクタ素子Ｌ０のインダクタンス値ＬＳであり、ｆ２＝１／（２π（ＬＳ＊ＣＳ）1/2）から、ＣＳ＝１ｐＦ、ＬＳ＝０．９９２ｎＨとした。また、第１実施形態の差動増幅回路では、容量素子Ｃ１およびＣ２の容量値Ｃおよびインダクタ素子Ｌ１のインダクタンス値Ｌであり、ｆ２＝１／（２π（Ｌ＊２Ｃ）1/2）から、ＣＳ＝１ｐＦ、ＬＳ＝４．５４６ｎＨとした。したがって、総インダクタンス値は、図１の（Ａ）の場合の１／４である。
【００５１】
図１６は、上記のシミュレーションの結果を示し、横軸が入力レベルＰｉｎ［ｄＢｍ］であり、縦軸が出力レベル比［ｄＢ］であり、丸印が図１の（Ａ）の場合を、三角印が第１実施形態の場合を示す。入力レベルに比例して出力レベル比が増加するが、図１の（Ａ）の場合と１実施形態の場合でほぼ同じ値を示す。したがって、１実施形態の差動増幅回路は、図１の（Ａ）に示した差動増幅回路よりも少ない素子数および小さな回路面積であるのにもかかわらず、同程度の特性が得られることが分かる。
【００５２】
以上説明したように、実施形態の差動増幅回路は、２次高調波に寄与する同相インピーダンスだけを下げることができるため、２次高調波のみを抑圧できる。さらに、プロセスに起因する素子ばらつきを調整するための対接地のインダクタンス素子、または容量素子を可変調整しても、基本波周波数に対する差動インピーダンスは変化しない。そのため、２次高調波に対する同相インピーダンスのみを変化させることができるため、基本波周波数のゲインの変化がない。
【００５３】
以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものであり、特に記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。
【符号の説明】
【００５４】
１１、１２ 負荷
１５ 共通負荷
Ｔｒ１、Ｔｒ２ ＮＭＯＳトランジスタ
Ｃ１、Ｃ２ 容量素子
Ｌ１ インダクタンス素子
【特許請求の範囲】
【請求項１】
差動対をなし、差動信号が入力される２個のＭＯＳトランジスタと、
前記２個のＭＯＳトランジスタのドレイン間に直列に接続された２個の容量素子と、
前記２個の容量素子の接続ノードとバイアス電源端子間に接続されたインダクタンス素子と、を備えることを特徴とする差動増幅回路。
【請求項２】
前記インダクタンス素子は、インダクタンス値が可変である請求項１記載の差動増幅回路。
【請求項３】
差動対をなし、差動信号が入力される２個のＭＯＳトランジスタと、
前記２個のＭＯＳトランジスタのドレイン間に直列に接続された２個のインダクタンス素子と、
前記２個のインダクタンス素子の接続ノードとバイアス電源端子間に接続された容量素子と、を備えることを特徴とする差動増幅回路。
【請求項４】
前記容量素子は、容量値が可変である請求項３記載の差動増幅回路。
【請求項５】
前記２個のＭＯＳトランジスタのドレインと高電位側電源端子および低電位側電源端子の一方との間にそれぞれ接続された２個の負荷素子をさらに備える請求項１から４のいずれか１項記載の差動増幅回路。
【請求項６】
前記２個のＭＯＳトランジスタのソースは接続され、
前記２個のＭＯＳトランジスタのソースの接続ノードと高電位側電源端子および低電位側電源端子の他方との間に接続された共通負荷をさらに備える請求項５記載の差動増幅回路。
【請求項７】
前記バイアス電源端子は、低電位側電源端子である請求項１から６のいずれか１項記載の差動増幅回路。
【請求項８】
前記バイアス電源端子は、高電位側電源端子である請求項１から６のいずれか１項記載の差動増幅回路。
【請求項９】
前記２個のＭＯＳトランジスタは、ＮＭＯＳトランジスタである請求項１から６のいずれか１項記載の差動増幅回路。
【請求項１０】
前記２個のＭＯＳトランジスタは、ＰＭＯＳトランジスタである請求項１から６のいずれか１項記載の差動増幅回路。
【請求項１】
差動対をなし、差動信号が入力される２個のＭＯＳトランジスタと、
前記２個のＭＯＳトランジスタのドレイン間に直列に接続された２個の容量素子と、
前記２個の容量素子の接続ノードとバイアス電源端子間に接続されたインダクタンス素子と、を備えることを特徴とする差動増幅回路。
【請求項２】
前記インダクタンス素子は、インダクタンス値が可変である請求項１記載の差動増幅回路。
【請求項３】
差動対をなし、差動信号が入力される２個のＭＯＳトランジスタと、
前記２個のＭＯＳトランジスタのドレイン間に直列に接続された２個のインダクタンス素子と、
前記２個のインダクタンス素子の接続ノードとバイアス電源端子間に接続された容量素子と、を備えることを特徴とする差動増幅回路。
【請求項４】
前記容量素子は、容量値が可変である請求項３記載の差動増幅回路。
【請求項５】
前記２個のＭＯＳトランジスタのドレインと高電位側電源端子および低電位側電源端子の一方との間にそれぞれ接続された２個の負荷素子をさらに備える請求項１から４のいずれか１項記載の差動増幅回路。
【請求項６】
前記２個のＭＯＳトランジスタのソースは接続され、
前記２個のＭＯＳトランジスタのソースの接続ノードと高電位側電源端子および低電位側電源端子の他方との間に接続された共通負荷をさらに備える請求項５記載の差動増幅回路。
【請求項７】
前記バイアス電源端子は、低電位側電源端子である請求項１から６のいずれか１項記載の差動増幅回路。
【請求項８】
前記バイアス電源端子は、高電位側電源端子である請求項１から６のいずれか１項記載の差動増幅回路。
【請求項９】
前記２個のＭＯＳトランジスタは、ＮＭＯＳトランジスタである請求項１から６のいずれか１項記載の差動増幅回路。
【請求項１０】
前記２個のＭＯＳトランジスタは、ＰＭＯＳトランジスタである請求項１から６のいずれか１項記載の差動増幅回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【公開番号】特開２０１２−２２７５６８（Ｐ２０１２−２２７５６８Ａ）
【公開日】平成２４年１１月１５日（２０１２．１１．１５）
【国際特許分類】
【出願番号】特願２０１１−９０４５４（Ｐ２０１１−９０４５４）
【出願日】平成２３年４月１４日（２０１１．４．１４）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成２４年１１月１５日（２０１２．１１．１５）
【国際特許分類】
【出願日】平成２３年４月１４日（２０１１．４．１４）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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