強誘電体メモリの駆動方法および強誘電体メモリ
【課題】強誘電体メモリの駆動方法であって信頼性が高い新規な駆動方法を提供する。
【解決手段】本発明の方法は、半導体１１と、半導体１１上に積層された絶縁膜１２、電極１３、強誘電体膜１４および電極１５とを含む強誘電体メモリの駆動方法である。この駆動方法は、強誘電体膜１４を第１分極状態にする第１書き込み電圧、または、第２分極状態にする第２書き込み電圧による書き込みステップと、第２の電極１５に、電圧Ｒ1ボルトと電圧Ｒ2ボルトのパルスを印加する読み出しステップとを含む。｜Ｒ1｜＞｜Ｒ2｜、Ｒ1・Ｒ2＜０である。第２分極状態は、第１分極状態よりも分極の大きさが小さい。第１書き込み電圧は電圧Ｗ11ボルトのパルスを含み、電圧第２書き込み電圧は、電圧Ｗ21ボルトのパルスと電圧Ｗ22ボルトのパルスとを含む。強誘電体キャパシタの抗電圧をＶcボルトとすると、｜Ｗ21｜＞｜Ｗ22｜、Ｗ21・Ｗ22＜０、｜Ｗ21｜≧｜Ｗ11｜＞｜Ｖc｜である。
【解決手段】本発明の方法は、半導体１１と、半導体１１上に積層された絶縁膜１２、電極１３、強誘電体膜１４および電極１５とを含む強誘電体メモリの駆動方法である。この駆動方法は、強誘電体膜１４を第１分極状態にする第１書き込み電圧、または、第２分極状態にする第２書き込み電圧による書き込みステップと、第２の電極１５に、電圧Ｒ1ボルトと電圧Ｒ2ボルトのパルスを印加する読み出しステップとを含む。｜Ｒ1｜＞｜Ｒ2｜、Ｒ1・Ｒ2＜０である。第２分極状態は、第１分極状態よりも分極の大きさが小さい。第１書き込み電圧は電圧Ｗ11ボルトのパルスを含み、電圧第２書き込み電圧は、電圧Ｗ21ボルトのパルスと電圧Ｗ22ボルトのパルスとを含む。強誘電体キャパシタの抗電圧をＶcボルトとすると、｜Ｗ21｜＞｜Ｗ22｜、Ｗ21・Ｗ22＜０、｜Ｗ21｜≧｜Ｗ11｜＞｜Ｖc｜である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体メモリの駆動方法および強誘電体メモリに関する。
【背景技術】
【０００２】
強誘電体薄膜をゲート絶縁膜に用いたＦＥＴ型強誘電体メモリは、不揮発性で且つ非破壊読み出しが可能であり、高速性および集積度がＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）程度である。そのため、ＦＥＴ型強誘電体メモリは、究極のメモリと呼ばれ研究されてきた。
【０００３】
ＦＥＴ型強誘電体メモリにおいて、シリコン上に強誘電体膜を直接積層すると、両者が反応してしまう場合がある。そのため、従来から、シリコンと強誘電体膜との間に、熱的・化学的に安定な常誘電体であるバッファ層を挿入した構造が提案されてきた。バッファ層は、それにかかる電圧を低くするために、酸化シリコンよりも誘電率が高い材料で形成される。
【０００４】
しかし、バッファ層を含む従来のＦＥＴ型強誘電体メモリは、（１）メモリ保持時間が数日程度と短い、（２）ＤＲＡＭ型の強誘電体メモリに比べてかなり高い動作電圧が必要になる、（３）バッファ層とシリコンとの界面特性が悪く、メモリ動作が不安定になる、といった問題を有する。そのため、その実用化はかなり難しいと考えられている。
【０００５】
このような問題を解決するため、本願の発明者は、新規な構造を有する強誘電体メモリを提案した（特許文献１）。この強誘電体メモリは、強誘電体キャパシタと、ＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｉｌｉｃｏｎ）型のＦＥＴとを備える構成として、模式的に考えることが可能である。この強誘電体メモリでは、強誘電体キャパシタのみに書き込み電圧が印加される。
【０００６】
このメモリにおいて、”１”および”０”のメモリ状態は、強誘電体膜の正の残留分極および負の残留分極に対応している。以下の説明では、強誘電体膜の正の残留分極の状態を「状態Ｐｒ+」と呼び、強誘電体膜の負の残留分極の状態を「状態Ｐｒ-」と呼ぶ場合がある。
【特許文献１】特開２００２−２５１８７７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、発明者らが検討した結果、従来の駆動方法でデータの書き込みおよび読み出しを行うと、状態Ｐｒ-においてメモリ状態が劣化することが明らかとなった。従来の方法における状態Ｐｒ+の書き込み電圧ＶW+、状態Ｐｒ-の書き込み電圧ＶW-、および読み出し電圧ＶRの一例を、それぞれ、図１７（ａ）、（ｂ）および（ｃ）に示す。また、状態Ｐｒ-におけるメモリ状態の劣化の様子を、図１８に示す。図１８は、強誘電体キャパシタの容量Ｃfと、ＦＥＴの入力容量ＣSに蓄積される電荷の状態を示す。
【０００８】
まず、書き込み電圧ＶW-の印加によって状態Ｐｒ-の書き込みが行われると、図１８（ａ）に示すように、強誘電体キャパシタ（Ｃf）にだけ電荷Ｑfが蓄積・保持される。次に、読み出し電圧ＶR（ＶR＞０）を印加することによって、読み出しが行なわれる。このとき、ＦＥＴ（ＣS）には、読み出し電圧ＶRの印加によって電荷ΔＱが誘起され、強誘電体キャパシタ（Ｃf）の電荷の絶対値は｜（Ｑf−ΔＱ）｜に減少する（図１８（ｂ））。しかし、図１８（ｃ）に示すように、ＶR→０となる読み出し直後では、ＦＥＴ（ＣS）の電荷ΔＱが、強誘電体キャパシタ（Ｃf）に対して瞬時に負バイアス（−ΔＱ／Ｃs）を印加したように作用する。その結果、強誘電体キャパシタ（Ｃf）に再び電荷が蓄積される。当初、この動作によって、読み出し後に再び図１８（ａ）の電荷状態に戻ることが期待された。しかし実際には、読み出し後、図１８（ｄ）に示すように、強誘電体キャパシタ（Ｃf）の蓄積電荷が初期状態に戻らないために、ＦＥＴ（ＣS）にはΔＱ’の電荷が残る。そのΔＱ’は、Ｃｓの漏れ電流によりしばらくすると無くなる。その結果、読み出し回数が増加するに従って、強誘電体キャパシタ（Ｃf）の蓄積電荷が徐々に減り、記録されたデータが劣化してしまうという問題があった。このように、従来の駆動方法では、記録されたデータの劣化が大きく、非破壊読み出しができないという問題があった。なお、読み出し電圧ＶRは正であるため、状態Ｐｒ+では、読み出し後も保持電荷は充分に維持される。
【０００９】
このような状況において、本発明は、強誘電体メモリの駆動方法であって信頼性が高い新規な駆動方法、およびその駆動方法で駆動される強誘電体メモリを提供することを目的の１つとする。
【課題を解決するための手段】
【００１０】
上記目的を達成するために検討した結果、発明者らは、特別な書き込み電圧および／または読み出し電圧を印加することによって、書き込み状態の劣化を抑制できることを見出した。本発明は、この新規な知見に基づく発明である。
【００１１】
すなわち、強誘電体メモリを駆動するための本発明の第１の駆動方法は、半導体と、前記半導体に接続されたソース電極およびドレイン電極と、前記半導体上に形成された絶縁膜と、前記半導体のチャネルを制御できる強誘電体キャパシタとを含む強誘電体メモリの駆動方法である。前記強誘電体キャパシタは、積層された第１の電極、強誘電体膜および第２の電極を含み、前記第１の電極は、前記絶縁膜上に積層されているか、または、前記絶縁膜上に積層されたゲート電極に接続されている。前記駆動方法は、前記強誘電体膜を第１の分極状態にする第１の書き込み電圧、または、前記強誘電体膜を第２の分極状態にする第２の書き込み電圧を、前記第１の電極と前記第２の電極との間に印加することによって書き込みを行うステップと、前記第２の電極に、電圧Ｒ1ボルトのパルスとそれに続く電圧Ｒ2ボルトのパルスとを含む読み出し電圧パルスを印加することによって読み出しを行うステップとを含む。前記電圧Ｒ1およびＲ2が、｜Ｒ1｜＞｜Ｒ2｜、およびＲ1・Ｒ2＜０の関係を満たす。前記第２の分極状態は、前記第１の分極状態よりも無電界下における分極の大きさが小さい状態である。前記第１の書き込み電圧は、電圧Ｗ11ボルトのパルスを含み、前記第２の書き込み電圧は、電圧Ｗ21ボルトの第１のパルスＰ21とそれに続く電圧Ｗ22ボルトの第２のパルスＰ22とを含む。前記強誘電体キャパシタの抗電圧Ｖcボルトと前記電圧Ｗ11、Ｗ21およびＷ22とが、｜Ｗ21｜＞｜Ｗ22｜、Ｗ21・Ｗ22＜０、および｜Ｗ21｜≧｜Ｗ11｜＞｜Ｖc｜の関係を満たす。
【００１２】
また、本発明の第１の強誘電体メモリは、半導体と、前記半導体に接続されたソース電極およびドレイン電極と、前記半導体上に形成された絶縁膜と、前記半導体のチャネルを制御できる強誘電体キャパシタとを含む強誘電体メモリである。前記強誘電体キャパシタは、積層された第１の電極、強誘電体膜および第２の電極を含み、前記第１の電極は、前記絶縁膜上に積層されているか、または、前記絶縁膜上に積層されたゲート電極に接続されている。本発明の第１の強誘電体メモリは、上記本発明の第１の駆動方法で駆動される。
【００１３】
また、本発明の第２の強誘電体メモリは、複数のメモリセルと、前記複数のメモリセルのそれぞれに接続されるワード線ならびに第１および第２のビット線とを含む強誘電体メモリである。前記メモリセルは、半導体と、前記半導体に接続されたソース電極およびドレイン電極と、前記半導体上に形成された絶縁膜と、前記半導体のチャネルを制御できる強誘電体キャパシタと、書き込み用トランジスタとを含む。前記強誘電体キャパシタは、積層された第１の電極、強誘電体膜および第２の電極を含み、前記第１の電極は、前記絶縁膜上に直接積層されているか、または、前記絶縁膜上に積層されたゲート電極に接続されている。前記第２の電極は、前記ワード線に接続され、前記ソース電極およびドレイン電極のうちの一方が、前記第２のビット線に接続されている。前記書き込み用トランジスタのゲート電極は前記第１のビット線に接続されている。前記書き込み用トランジスタのソース電極およびドレイン電極は、その内の一方が前記第１の電極に接続され、残りのもう一方が前記第２のビット線に接続されている。
【００１４】
また、強誘電体メモリを駆動するための本発明の第２の駆動方法は、上記本発明の第２の強誘電体メモリの駆動方法である。この駆動方法は、前記強誘電体膜を第１の分極状態にする第１の書き込み電圧、または、前記強誘電体膜を第２の分極状態にする第２の書き込み電圧を、前記第１の電極と前記第２の電極との間に印加することによって書き込みを行うステップと、前記第２の電極に、電圧Ｒ1ボルトのパルスとそれに続く電圧Ｒ2ボルトのパルスとを含む読み出し電圧パルスを印加することによって読み出しを行うステップとを含む。前記電圧Ｒ1およびＲ2が、｜Ｒ1｜＞｜Ｒ2｜、およびＲ1・Ｒ2＜０の関係を満たす。前記第２の分極状態は、前記第１の分極状態よりも無電界下における分極の大きさが小さい状態である。前記第１の書き込み電圧は、電圧Ｗ11ボルトの第１のパルスＰ11とそれに続く電圧Ｗ12ボルトの第２のパルスＰ12とを含む第１書き込み電圧パルスを前記第２の電極に印加すると共に、前記第１のパルスＰ11が印加されているときだけ前記書き込み用トランジスタをオン状態にすることによって、前記第１の電極と前記第２の電極との間に印加される。前記第２の書き込み電圧は、電圧Ｗ21ボルトの第１のパルスＰ21とそれに続く電圧Ｗ22ボルトの第２のパルスＰ22とを含む第２書き込み電圧パルスを第２の電極に印加すると共に、前記第１および第２のパルスＰ21およびＰ22が印加されているときに前記書き込み用トランジスタをオン状態にすることによって、第１の電極と第２の電極との間に印加される。前記強誘電体キャパシタの抗電圧Ｖcボルトと、前記電圧Ｗ11、Ｗ12、Ｗ21およびＷ22とが、｜Ｗ11｜＞｜Ｗ12｜、Ｗ11・Ｗ12＜０、｜Ｗ21｜＞｜Ｗ22｜、Ｗ21・Ｗ22＜０、および｜Ｗ21｜≧｜Ｗ11｜＞｜Ｖc｜の関係を満たす。
【発明の効果】
【００１５】
本発明の強誘電体メモリおよびその駆動方法（動作方法）によれば、既に書き込まれた状態の劣化を抑制できる。すなわち、本発明によれば、強誘電体メモリにおいて、メモリ状態をほとんど劣化させることなくデータの読み出し及び再書き込みを行うことができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施形態について説明する。なお、本発明は、以下の実施形態および実施例に限定されない。以下の説明では、特定の数値や特定の材料を例示する場合があるが、本発明の効果が得られる限り、他の数値や他の材料を適用してもよい。
【００１７】
［強誘電体メモリを駆動する第１の方法］
本発明の第１の方法で駆動される強誘電体メモリは、半導体と、半導体に接続されたソース電極およびドレイン電極と、半導体上に形成された絶縁膜（ゲート絶縁膜）と、半導体のチャネルを制御できる強誘電体キャパシタとを含む。その強誘電体キャパシタは、積層された第１の電極、強誘電体膜および第２の電極を含む。強誘電体キャパシタの第１の電極は、ゲート絶縁膜上に積層されているか、または、ゲート絶縁膜上に積層されたゲート電極に接続されている。電界効果トランジスタのオン／オフ、すなわち半導体のチャネルの制御は、強誘電体キャパシタの第２の電極の電位と強誘電体膜の分極状態とを制御することによって行うことができる。強誘電体キャパシタの第１の電極、強誘電体膜および第２の電極がゲート絶縁膜上に順に積層されている場合、強誘電体キャパシタはゲート電極として機能する。
【００１８】
第１の駆動方法は、書き込みステップと読み出しステップとを含む。書き込みステップでは、強誘電体膜を第１の分極状態にする第１の書き込み電圧、または、強誘電体膜を第２の分極状態にする第２の書き込み電圧を、第１の電極と第２の電極との間に印加することによって書き込みが行われる。
【００１９】
読み出しステップでは、第２の電極に、電圧Ｒ1ボルトのパルスとそれに続く電圧Ｒ2ボルトのパルスとを含む読み出し電圧パルスを印加することによって読み出しが行われる。読み出し電圧パルスの電圧Ｒ1およびＲ2は、｜Ｒ1｜＞｜Ｒ2｜、Ｒ1・Ｒ2＜０を満たす。強誘電体キャパシタの抗電圧Ｖcボルトと電圧Ｒ1とは、通常、｜Ｒ1｜＞｜Ｖc｜の関係を満たす。
【００２０】
第２の分極状態は、第１の分極状態よりも無電界下における分極の大きさ（分極の絶対値）が小さい状態である。第１の書き込み電圧は、電圧Ｗ11ボルトのパルスを含む。第２の書き込み電圧は、電圧Ｗ21ボルトのパルスとそれに続く電圧Ｗ22ボルトのパルスとを含む。強誘電体キャパシタの抗電圧Ｖcボルトと電圧Ｗ11、Ｗ21およびＷ22とは、｜Ｗ21｜＞｜Ｗ22｜、Ｗ21・Ｗ22＜０、および｜Ｗ21｜≧｜Ｗ11｜＞｜Ｖc｜の関係を満たす。
【００２１】
本発明の好ましい一例では、第２の分極状態の無電界下における分極（μＣ／ｃｍ2）の絶対値は、第１の分極状態の無電界下における分極（μＣ／ｃｍ2）の絶対値の０倍〜０．４倍の範囲にあってもよい。
【００２２】
［第１の駆動方法で駆動される強誘電体メモリの一例］
第１の強誘電体メモリの構成の一例を、図１（ａ）に模式的に示す。図１（ａ）の強誘電体メモリ素子１０は、半導体（半導体基板）１１と、半導体１１上に順に積層された絶縁膜１２、第１の電極１３、強誘電体膜１４および第２の電極１５と、半導体１１に接続されたソース電極１６およびドレイン電極１７とを含む。また、半導体１１上には、素子を分離するための絶縁膜１８が形成されている。第１の電極１３、強誘電体膜１４および第２の電極１５は、少なくともソース電極１６とドレイン電極１７との間の領域に形成されるが、より広い範囲に形成されてもよい。
【００２３】
第１の電極１３と強誘電体膜１４と第２の電極１５とは、強誘電体キャパシタとして機能する。また、その強誘電体キャパシタと、半導体１１、絶縁膜１２、ソース電極１６およびドレイン電極１７は、電界効果トランジスタ（図１の例ではＭＩＳ−ＦＥＴ）として機能する。ソース電極１６とドレイン電極１７との間に電圧を印加したときにそれらの電極間を流れる電流量は、第２の電極１５の電位および強誘電体膜１４の分極状態によって変化する。このとき、ソース電極１６とドレイン電極１７との間の領域にある半導体１１は、チャネル領域として機能する。
なお、本発明の効果が得られる限り、第１の電極１３と強誘電体膜１４と第２の電極１５とを含む強誘電体キャパシタは、絶縁膜１２から離して形成されてもよい。その場合、絶縁膜１２上にはゲート電極が形成され、そのゲート電極と第１の電極１３とが接続される。このような構成においても、ソース電極１６とドレイン電極１７との間に電圧を印加したときにそれらの電極間を流れる電流量は、第２の電極１５の電位および強誘電体膜１４の分極状態によって変化する。したがって、この場合のメモリ素子も、メモリ素子１０と同様の機能を有する。
【００２４】
上記各部分の材料には、一般的な材料を用いることができる。たとえば、半導体１１には、シリコン基板を用い、絶縁膜１２には酸化シリコン膜を用い、強誘電体膜１４にはＰＺＴ膜（チタン酸ジルコン酸鉛）を用い、電極には金属電極を用いることができる。なお、本発明の効果が得られる限り、他の材料を用いてもよい。また、上記構成以外の部分については、公知の技術および構成を適用してもよい。
【００２５】
強誘電体メモリ素子１０は、模式的に、図１（ｂ）に示す回路として表すことが可能である。すなわち、強誘電体メモリ素子１０は、電界効果トランジスタ（ＦＥＴ）２０と、強誘電体キャパシタ３０とによって構成されていると考えることが可能である。
【００２６】
図２に、強誘電体キャパシタ３０の分極−電圧特性（Ｐ−Ｖ特性）の一例を示す。この特性の傾き（微少の分極変化分／微少の電圧変化分）が、強誘電体の単位面積当たりの容量Ｃf（以後、これを単に「容量Ｃf」と呼ぶ）となる。図２に示すように、Ｖ＞０の電圧印加では、正の残留分極の状態Ｐｒ+からの強誘電体の容量Ｃfよりも、負の残留分極の状態Ｐｒ-からの強誘電体の容量Ｃfの方が大きい。強誘電体メモリでは、強誘電体の残留分極の状態の相違による容量の相違が利用できるようにデータを書き込みし、そのデータを読み出す。すなわち、強誘電体の異なる分極状態が、異なる論理値（”０”または”１”）を表す。
【００２７】
図３に電圧の印加方法を示す。書き込み電圧ＶWは、端子３１（第１の電極１３）を例えばアースに接続した状態で、強誘電体キャパシタ３０の第１の電極１３と第２の電極１５とに印加される。一方、読み出し電圧ＶRは、端子３１（第１の電極１３）をフローティングにした状態で、強誘電体キャパシタ３０の第２の電極１５に印加される。
【００２８】
図２に示すように、状態Ｐｒ+から正の飽和分極へ移行するときのＣfと、状態Ｐｒ-から正の飽和分極へ移行するときのＣfとは、大きく異なる。一方、読み出し電圧ＶRが印加されたときにＦＥＴ２０のゲートに印加される電圧Ｖtは、Ｖt＝ＶRＣf／（ＣS＋Ｃf）と表される（ＣSはＦＥＴの入力容量）。このように、ＶtはＣfに依存することから、読み出し電圧の閾値は強誘電体キャパシタ３０の状態に応じて異なる。その結果、メモリ動作が可能となる。書き込まれているデータが”０”であるか”１”であるかの判定は、ドレイン電流ＩD、または図３の抵抗ＲDの一端における出力電圧Ｖ0に基づいて行うことができる。
【００２９】
［第１の駆動方法］
本発明の第１の駆動方法（書き込み・読み出し方法）は、強誘電体膜１４を第１の分極状態にする第１の書き込み電圧、または、強誘電体膜１４を第２の分極状態（第１の分極状態とは異なる分極状態）にする第２の書き込み電圧を、第１の電極１３と第２の電極１５との間に印加することによって書き込みを行うステップと、第２の電極１５に読み出し電圧を印加することによって読み出しを行うステップとを含む。
【００３０】
図１８に示した従来の課題を解決するために発明者らが検討した結果、特定の書き込み電圧および／または特定の読み出し電圧を用いることによって、データの劣化を抑制できることを見出した。以下、書き込み方法および読み出し方法について説明する。なお、書き込み電圧および読み出し電圧に関する以下の説明では、アース電位に比べて高い電位を与える電圧を正の電圧とする。
【００３１】
［書き込み方法］
データの書き込みは、強誘電体キャパシタ３０の第１の電極１３と第２の電極１５との間に書き込み電圧を印加することによって行われる。このとき、例えば図３の端子３１（第１の電極１３）をアースに接続することによって、強誘電体キャパシタ３０のみに電圧が印加される。
【００３２】
書き込み電圧には、強誘電体膜１４を第１の分極状態にする第１の書き込み電圧と、強誘電体膜１４を第２の分極状態にする第２の書き込み電圧の２種類がある。以下では、第１の分極状態が正の分極状態Ｐｒ+であり、第２の分極状態が、正の分極状態Ｐｒ+よりも無電界下における分極の大きさ（分極の絶対値）が小さい分極状態である場合について説明する。
【００３３】
本発明の駆動方法では、第２の分極状態の無電界下における分極（μＣ／ｃｍ2）の絶対値は、第１の分極状態の無電界下における分極（μＣ／ｃｍ2）の絶対値の０倍〜０．４倍（たとえば０倍〜０．２倍）の範囲にあることが好ましい。
【００３４】
第１の駆動方法では、強誘電体膜を正の分極状態Ｐｒ+にするために、第１の書き込み電圧が加えられる。第１の書き込み電圧は、電圧Ｗ11ボルトのパルスを含む。第１の書き込み電圧には、従来と同じく、一般的な正の電圧パルスを用いることができる。電圧Ｗ11ボルトは、強誘電体キャパシタの抗電圧Ｖcボルトよりも大きい。
【００３５】
また、第１の駆動方法では、強誘電体膜を分極が小さい分極状態Ｐｒ0にするために、書き込み電圧ＶW0が印加される。ここで、分極状態Ｐｒ0とは、無電界下において分極の大きさ（分極の絶対値）が小さい状態、すなわち、Ｐ−Ｖ座標の原点近傍にある分極状態を意味する。Ｐ−Ｖ座標の原点にある強誘電体膜に正の電圧を印加すると、図４の点線に示す初期曲線に従って分極状態が変化する。
【００３６】
図１８に示したように、状態Ｐｒ-の読み出し時に大きなΔＱ’が残留するのは、読み出し電圧の印加によって減少した分極を復活させることができるような大きい負バイアスが、読み出し直後に強誘電体膜に印加されないためであった。このことから、読み出し電圧の印加による分極の減少が状態Ｐｒ-よりも少ない状態Ｐｒ0を用いることによって、ΔＱ’を小さくできると考えられる。図４に示すように、状態Ｐｒ0（この例では図４の原点）では、読み出し電圧の印加によって分極状態が原点から状態Ａ’に移動し、読み出し終了時には状態Ｂ’に移動する。原点と状態Ｂ’との分極差が、図４の状態Ｐｒ0におけるΔＱ’となる。一方、状態Ｐｒ-では、読み出し電圧の印加によって分極状態が状態Ｓから状態Ａに移動し、読み出し終了時には状態Ｂに移動する。状態Ｓと状態Ｂとの分極差が状態Ｐｒ-におけるΔＱ’となる。図４に示すように、状態Ｐｒ0を用いることによって、ΔＱ’の大きさを小さくできると考えられる。
【００３７】
この状態Ｐｒ0を得るための書き込み電圧ＶW0には、電圧Ｗ21ボルトの第１のパルスＰ21とそれに続く電圧Ｗ22ボルトの第２のパルスＰ22とを含むパルス列を用いる。ここで、電圧Ｗ21およびＷ22は、｜Ｗ21｜＞｜Ｗ22｜、およびＷ21・Ｗ22＜０の関係を満たす。すなわち、電圧Ｗ21および電圧Ｗ22は共にゼロではなく、符号が逆である。また、電圧Ｗ21ボルトの第１のパルスＰ21は、書き込む前の強誘電体キャパシタの状態がＰｒ+であれＰｒ0であれ、書き込む前の状態に関係なくその状態をリセットするために、｜Ｗ21｜≧｜Ｗ11｜の関係を満たす。電圧Ｗ22の絶対値は、強誘電体キャパシタの抗電圧Ｖcの絶対値より大きくてもよいし、同じでもよいし、小さくてもよい。一例では、電圧Ｗ22の絶対値は、抗電圧Ｖcの絶対値より大きい。
【００３８】
なお、「電圧Ｘボルトのパルス」とは、絶対値が最大となる部分での電圧がＸボルトであるパルスを意味する（以下、同様である）。
【００３９】
電圧Ｗ21およびＷ22の大きさ、ならびにパルスＰ21およびＰ22のパルス幅は、強誘電体膜の材料や厚さに応じて設定される。一例では、パルスＰ21およびＰ22のパルス幅は、それぞれ独立に、０．００１マイクロ秒〜１００マイクロ秒（たとえば０．００１マイクロ秒〜１マイクロ秒）の範囲にある。また、一例では、電圧Ｗ21は０．３ボルト〜５ボルト（たとえば０．５ボルト〜３ボルト）の範囲にあり、電圧Ｗ22は−０．０１ボルト〜−４ボルト（たとえば−０．１ボルト〜−２．５ボルト）の範囲にある。通常、電圧Ｗ22の絶対値は、電圧Ｗ21の絶対値の０．００２倍〜０．８倍（たとえば０．４倍〜０．７５倍）の範囲にある。
【００４０】
書き込み電圧ＶW0の一例を、図５（ａ）に示す。図５（ａ）の一例は、Ｗ21＞０の例である。
【００４１】
第１および第２のパルスＰ21およびＰ22は、たとえば矩形パルスである。ただし、本発明の効果が得られる限り、パルスＰ21およびＰ22は、他の形状のパルス、たとえば三角波状のパルスであってもよい。また、本発明の効果が得られる限り、書き込み電圧のパルス列は、パルスＰ21およびＰ22に加えて、さらに他のパルスを含んでもよい。また、パルスＰ21およびＰ22は通常連続して印加されるが、本発明の効果が得られる限り、それらのパルスは非連続であってもよい。
【００４２】
電圧Ｗ21ボルトの第１のパルスＰ21が印加されると、状態Ｐｒ+または状態Ｐｒ0にある強誘電体膜は、もしＷ21＝Ｗ11ならば、いずれも状態Ｐｒ+にリセットされ、また｜Ｗ21｜＞｜Ｗ11｜ならば、いずれも新たなメモリ状態にリセットされる。電圧Ｗ22ボルトの第２のパルスＰ22は、第１のパルスＰ21によって実現されたリセット状態を状態Ｐｒ0にするためのパルスである。なお、Ｗ21＜０の第１のパルスを用いることによって、例えば、第１のパルスで強誘電体キャパシタを状態Ｐｒ-にし、第２のパルスＰ22によって状態Ｐｒ-から状態Ｐｒ0にすることも可能である。
【００４３】
状態Ｐｒ0からの強誘電体キャパシタの容量Ｃfは、状態Ｐｒ-ほどではないが状態Ｐｒ+からのものよりも明らかに大きい。そのため、状態Ｐｒ+と状態Ｐｒ0とを、それぞれ異なる論理値に対応させ、メモリ動作をさせることも可能である。
【００４４】
［読み出し方法］
データの読み出しは、第２の電極１５に読み出し電圧を印加することによって行われる。すなわち、読み出し電圧は、ソース電極１６および／またはドレイン電極１７と、第２の電極１５との間に印加される。読み出し電圧を印加する際は、第１の電極１３をフローティング状態にする。
【００４５】
読み出し電圧は、電圧Ｒ1ボルトの第１のパルスとそれに続く電圧Ｒ2ボルトの第２のパルスとを含む。電圧Ｒ1およびＲ2は、｜Ｒ1｜＞｜Ｒ2｜、Ｒ1・Ｒ2＜０を満たす。すなわち、電圧Ｒ1および電圧Ｒ2は共にゼロではなく、符号が逆であり、電圧Ｒ1の絶対値は電圧Ｒ2の絶対値よりも大きい。また、強誘電体キャパシタの抗電圧Ｖcボルトと電圧Ｒ1とは、通常、｜Ｒ1｜＞｜Ｖc｜の関係を満たす。本発明の効果が得られる限り、電圧Ｒ2の絶対値は、抗電圧Ｖcの絶対値より大きくてもよいし、同じでもよいし、小さくてもよい。一例では、電圧Ｒ2の絶対値は、抗電圧Ｖcの絶対値より大きい。
【００４６】
電圧Ｒ1およびＲ2の大きさ、ならびに第１および第２のパルスのパルス幅は、強誘電体膜の材料や厚さに応じて設定される。一例では、第１および第２のパルス幅は、それぞれ独立に、０．００１マイクロ秒〜１００マイクロ秒（たとえば０．００１マイクロ秒〜１マイクロ秒）の範囲にある。また、一例では、電圧Ｒ1は０．３ボルト〜５ボルト（たとえば０．５ボルト〜３ボルト）の範囲にあり、電圧Ｒ2は−０．０１ボルト〜−４ボルト（たとえば−０．１ボルト〜−２．５ボルト）の範囲にある。通常、電圧Ｒ2の絶対値は、電圧Ｒ1の絶対値の０．００２倍〜０．８倍（たとえば０．４倍〜０．７５倍）の範囲にある。
【００４７】
読み出し電圧ＶRの一例を、図５（ｂ）に示す。図５（ｂ）の一例は、Ｒ1＞０の例である。
【００４８】
第１および第２のパルスは、たとえば矩形パルスである。ただし、本発明の効果が得られる限り、第１および第２のパルスは、他の形状のパルス、たとえば三角波状のパルスであってもよい。また、本発明の効果が得られる限り、読み出し電圧のパルス列は、第１および第２のパルスに加えて、さらに他のパルスを含んでもよい。
【００４９】
従来の駆動方法における読み出し電圧（図１７（ｃ）参照）では、強誘電体キャパシタに加えられた電荷ΔＱが完全に消去されず、電荷ΔＱ’が残ってしまう。これに対し、本発明の読み出し方法では、電圧Ｒ1ボルトの第１のパルスの直後に（連続して）、第１のパルスとは符号が逆の電圧Ｒ2ボルトの第２のパルスを印加する。これによって、残留する電荷ΔＱ’を低減し、読み出しによるメモリ状態の劣化を抑制できる。
【００５０】
［メモリセルの一例］
メモリセルが集積されたメモリ装置を構成するメモリセルの一例を、図６に示す。なお、図６に示すメモリセルは一例であり、本発明はこの例に限定されない。
【００５１】
図６のメモリセルは、強誘電体メモリ素子１０と、書き込み用（スイッチング用）トランジスタ６０（たとえばＭＩＳ−ＦＥＴ）とを含む。なお、図６のＥ点は、ＦＥＴ２０のオン・オフによって電流Ｉに充分に差がでるような電位に保持されればよく、必ずしもアースに接続される必要はない。
【００５２】
書き込みの際は、第１のビット線Ｂi1の電圧を制御してトランジスタ６０をオンにし、ワード線ＷＬおよび第２のビット線Ｂi2を介して強誘電体キャパシタ３０に書き込み電圧を印加する。書き込み終了後の保持状態においては、第１のビット線Ｂi1の電圧を制御してトランジスタ６０をオフにする。一方、読み出しの際には、ワード線ＷＬを介して読み出し電圧ＶRを印加するとともに、第２のビット線Ｂi2に所定の電圧を印加する。読み出し電圧ＶRの印加によって流れる電流Ｉの大きさは、強誘電体キャパシタ３０の分極状態に応じて異なる。したがって、電流Ｉの大きさから、記録されている論理値（”０”または”１”）を読み取ることができる。
【００５３】
［実施例］
以下、実施例によって本発明の第１の駆動方法を詳細に説明する。
【００５４】
［評価方法］
評価は、図７に示す回路を用いて行った。ＦＥＴ２０には、市販のＭＯＳ−ＦＥＴを用いた。評価に用いた強誘電体キャパシタ３０の構造を、図７に示す。
【００５５】
図７の強誘電体キャパシタ３０は、以下の方法で形成した。まず、表面に厚さ１０ｎｍの熱酸化膜７１ａ（ＳｉＯ2膜）が形成されているＳｉ基板７１を用意した。その熱酸化膜７１ａ上に、第１の電極７２として、ＲｕＯ2膜７２ａ（厚さ６０ｎｍ）と、Ｐｔ膜７２ｂ（厚さ７００ｎｍ）とを積層した。次に、多結晶のＰｂ（Ｚｒ，Ｔｉ）Ｏ3からなる多結晶ＰＺＴ膜７３（厚さ２００ｎｍ）を形成した。次に、多結晶ＰＺＴ膜７３の上に、第２の電極７４としてＲｕＯ2膜（厚さ）を形成した。これらの膜は、スパッタ法によって形成した。このようにして強誘電体キャパシタ３０を形成した。そして、第１の電極７２のＰｔ膜７２ｂを、端子７５を介してＦＥＴ２０のゲート電極に接続した。
【００５６】
このようにして形成された回路を用いて測定を行った。なお、ドレイン電圧ＶDを２Ｖ、ドレイン抵抗ＲDを１ｋΩとした。また、書き込み（Ｗｒｉｔｉｎｇ）は、端子７５をアースに接続した状態で強誘電体キャパシタ３０のみに電圧ＶWを印加することによって行った。読み出し（Ｒｅａｄｉｎｇ）は、強誘電体キャパシタの第２の電極７４とアースとの間に、電圧ＶRを印加することによって行った。出力電圧ＶOは，ＦＥＴ２０のドレイン端にオシロスコープを接続して観測した。
【００５７】
読み出し特性の評価の手順を図８に示す。メモリに書き込みをした後、第１回目の読み出しを行なう。次に、強誘電体キャパシタの第２の電極７４とＦＥＴ２０のドレイン電極とをアースに接続し、且つ端子７５（図７参照）をフローティングにした状態を１分間保つ（保持状態）。その後、第２回目の読み出しを行なう。次に、メモリを再度、保持状態にする。このような読み出しと保持のサイクルを１０回繰り返し、各読み出し時の出力電圧ＶOをオシロスコープで観測した。
【００５８】
［例１］
例１では、従来の書き込み・読み出し法によってデータの書き込みおよび読み出しを行った。例１において、状態Ｐｒ+および状態Ｐｒ-の書き込みには、それぞれ、図９（ａ）に示す４Ｖの２パルス、および図９（ｂ）に示す−４Ｖの２パルスを印加した。また、読み出しには、図９（ｃ）に示す３．５Ｖの２パルスを印加した。なお、例１では、書き込み電圧および読み出し電圧を、同じパルスを連続した２パルスの電圧としているが、単一のパルスであってもよい（以下の例においても同様である）。
【００５９】
状態Ｐｒ+において読み出し電圧を印加した際の出力電圧ＶOの変化を図９（ｄ）に示し、状態Ｐｒ-において読み出し電圧を印加した際の出力電圧ＶOの変化を図９（ｅ）に示す。状態Ｐｒ+における出力電圧ＶOは、読み出しを１０回行った後も、１回目の読み出しと同じく２Ｖで一定であり、ＭＯＳＦＥＴのＯＦＦ状態が安定に維持された。このことから、状態Ｐｒ+のメモリ状態（強誘電体キャパシタの分極状態）が、劣化することなく保持されていることが分かる。
【００６０】
一方、状態Ｐｒ-における出力電圧ＶOは、何れの読み出しにおいてもＭＯＳＦＥＴがＯＮ状態ではあったが、読み出し回数が増えるにつれて、出力電圧ＶOの変化が小さくなった。このことから、読み出しによって、メモリ状態（強誘電体キャパシタの分極状態）が劣化していることがわかる。
【００６１】
［例２］
例２では、新規な書き込み方法を用いてデータの書き込みを行った。ただし、読み出しは、従来の方法と同じ方法で行った。例２では、強誘電体キャパシタを状態Ｐｒ+または状態Ｐｒ0とすることによって、書き込みを行った。状態Ｐｒ+の書き込みには、例１と同様に図９（ａ）に示す４Ｖの２パルスを用いた。一方、状態Ｐｒ0の書き込みには、図１０（ａ）に示す、４Ｖのパルスとそれに続く−２．５Ｖのパルスからなるパルス列を用いた。読み出しでは、例１と同様に、図１０（ｂ）に示す３．５Ｖの２パルスを印加した。
【００６２】
状態Ｐｒ0において読み出し電圧を印加した際の出力電圧ＶOの変化を、図１０（ｃ）に示す。例２においても、読み出し回数が増えるにつれて出力電圧の変化が小さくなった。このことから、従来の方法を用いた例１と同様に、例２においても、メモリ状態が劣化していることがわかる。しかし、例１に比べ、例２では、読み出しを繰り返すことによる出力電圧の変化の減少がゆるやかである。これは、状態Ｐｒ0を利用することによって、電荷ΔＱ’が減少したためであると考えられる。
【００６３】
［例３］
例３では、データの書き込み・読み込みの両方に新規な方法を用いた。例３では、強誘電体キャパシタを状態Ｐｒ+または状態Ｐｒ0とすることによって、書き込みを行った。状態Ｐｒ+の書き込みには、例１と同様に図１１（ａ）に示す４Ｖの２パルスを用いた。一方、状態Ｐｒ0の書き込みには、図１１（ｂ）に示す、４Ｖのパルスとそれに続く−２．６Ｖのパルスからなるパルス列を用いた。読み出しは、図１１（ｃ）に示す、３．５Ｖのパルスとそれに続く−２．１Ｖのパルスからなるパルス列を２つ連続して印加することによって行った。なお、読み出し時に印加するパルス列は１つであってもよい。
【００６４】
状態Ｐｒ+において読み出し電圧を印加した際の出力電圧ＶOの変化を図１１（ｄ）に示し、状態Ｐｒ0において読み出し電圧を印加した際の出力電圧ＶOの変化を図１１（ｅ）に示す。状態Ｐｒ+における出力電圧ＶOは、読み出しを１０回行った後も、１回目の読み出しと同じく約２Ｖでほぼ一定であり、ＭＯＳＦＥＴのＯＦＦ状態が安定に維持された。このことから、状態Ｐｒ+においては、メモリ状態（強誘電体キャパシタの分極状態）が劣化することなく保持されていることが分かる。
【００６５】
また、状態Ｐｒ0における出力電圧ＶOは、読み出し回数が増えてもほとんど変化がなかった。このことから、状態Ｐｒ0のメモリ状態（強誘電体キャパシタの分極状態）が、劣化することなく保持されていることが分かる。このように、本発明の駆動方法を用いることによって、ほぼ非破壊の読み出しが可能である。
【００６６】
次に、状態Ｐｒ+および状態Ｐｒ0において読み出しを行った後に、メモリ状態が読み出し前の状態に戻るかどうかを検証した。読み出しによるメモリ状態の劣化がなければ、非破壊読出しを何回も繰り返し続けることができる。具体的には、図７に示す回路において、端子７５にオシロスコープを接続し、読み出し電圧ＶRと、読み出し電圧ＶRの印加によって誘電体キャパシタに蓄積された電荷量Ｑfとの関係を評価した。なお、強誘電体キャパシタに蓄積されている蓄積電荷Ｑfそのものは、原理的にオシロスコープでは簡単に観測できないので、読み出しによるその変化を測定した。つまり、オシロスコープで観測できるのは、読み出し前の蓄積電荷量から変化した電荷量ＱfOであるので、読み出し後もＱfOがゼロであればメモリ状態は劣化していないといえる。
【００６７】
読み出し電圧は、本来は矩形パルスであるが、オシロスコープで読みやすいように、図１２に示す三角波に類似のパルスを読み出し電圧に用いた。但し、最大電圧および最小電圧は、図１１の結果を踏まえて、それぞれ３．５Ｖおよび−２．１Ｖとした。
【００６８】
状態Ｐｒ+における結果を図１３（ａ）に示し、状態Ｐｒ0における結果を図１３（ｂ）に示す。いずれの場合も、読み出し電圧ＶRの印加によって、幅の小さいヒステリシスを描いており、電圧ＶRの印加後（読み出し後）も、電荷量ＱfOはゼロであった。このことから、本発明の方法によれば非破壊読み出しを繰り返し行えることが裏付けられた。
【００６９】
図１３（ａ）および（ｂ）に示すように、ＶR−ＱfOのヒステリシスループで囲まれる面積は小さい。一般に、この面積は、１サイクルごとに消費されるエネルギー、すなわち、１サイクルごとに強誘電体膜内で熱として消費されるエネルギーを示している。この消費エネルギーが大きいと、強誘電体膜の劣化がより早く進行する。図２に示すように、ヒステリシスループの幅が広い状態を用いてデータの書き込み・読み出しを行う場合、強誘電体膜内におけるエネルギー損失が大きく、強誘電体膜の劣化が大きいと推測される。このことが、強誘電体メモリで実用上問題となっている疲労現象などを助長している可能性は充分にある。それに対して、本発明の方法では、書き込み・読出し共に強誘電体膜内のエネルギー消費量を小さくできるが、特に読み出しではそれを極端に小さくすることが可能であるので、強誘電体膜の寿命が延び、且つメモリ動作に必要な消費電力も少なくなると考えられる。
なお、上記本発明の読み出し方法および書き込み方法は、いずれか一方のみを用いても効果が得られるが、両方を用いることによってより高い効果が得られる（第２の駆動方法においても同様である）。
【００７０】
［本発明の第２の強誘電体メモリ］
本発明の第２の強誘電体メモリは、複数のメモリセルと、複数のメモリセルのそれぞれに接続されるワード線ならびに第１および第２のビット線とを含む。本発明の強誘電体メモリの一例では、複数のメモリセルは、行方向および列方向にマトリックス状に配置される。そして、ワード線は、行ごとに配置され、第１および第２のビット線は列ごとに配置される。
【００７１】
メモリセルは、半導体と、半導体に接続されたソース電極およびドレイン電極と、半導体上に形成された絶縁膜（ゲート絶縁膜）と、半導体のチャネルを制御できる強誘電体キャパシタと、書き込み用トランジスタとを含む。強誘電体キャパシタは、積層された第１の電極、強誘電体膜および第２の電極を含む。強誘電体キャパシタの第１の電極は、ゲート絶縁膜上に直接積層されているか、または、ゲート絶縁膜上に積層されたゲート電極に接続されている。このメモリセルは、別の観点では、第１の電極、強誘電体膜および第２の電極を含む強誘電体キャパシタと、その強誘電体キャパシタがゲート電極として機能する電界効果トランジスタと、書き込み用トランジスタとを備える。強誘電体キャパシタおよび電界効果トランジスタについては、第１の駆動方法で説明したものと同じであるため、重複する説明を省略する。
【００７２】
強誘電体キャパシタの第２の電極は、ワード線に接続される。強誘電体キャパシタで制御される電界効果トランジスタのソース電極およびドレイン電極のうちの一方は、第２のビット線に接続されている。書き込み用トランジスタのゲート電極は、第１のビット線に接続されている。書き込み用トランジスタのソース電極およびドレイン電極は、その内の一方が強誘電体キャパシタの第１の電極に接続され、残りのもう一方が第２のビット線に接続されている。書き込み用トランジスタには、ＭＩＳ−ＦＥＴなどの電界効果トランジスタを用いることができる。
【００７３】
上記メモリセルの一例は、図６に示したメモリセルである。したがって、上述した事項と重複する説明は省略する。本発明の第２の強誘電体メモリの駆動方法（本発明の第２の駆動方法）において、第１の分極状態および第２の分極状態を書き込む原理、ならびに読み出しの原理については、第１の駆動方法と同じである。第２の駆動方法では、ワード線およびビット線に印加する電圧パルスを工夫することによって、特定のメモリセルに書き込みを行う際に、書き込みを行わない他のメモリセルの強誘電体膜の分極状態の劣化をより少なくしている。
【００７４】
第２の駆動方法で駆動される強誘電体メモリについて、一例の構成を図１４に示す。なお、図１４では、２行×２列の部分のみを示すが、実際には、より多数のメモリセルがマトリクス状に配置される。図１４では、ｉ番目の行でｊ番目の列にあるメモリセルを、Ｃijで示す。
【００７５】
各メモリセルは、ＦＥＴ２０と、強誘電体キャパシタ３０と、書き込み用トランジスタ６０とを含む回路として模式的に表される。ｉ番目の行には、ワード線ＷＬiが配置されている。また、ｊ番目の列には、第１のビット線Ｂj1と第２のビット線Ｂj2とが配置されている。
【００７６】
書き込み用トランジスタ６０のゲート電極は、第１のビット線Ｂj1に接続されている。書き込み用トランジスタ６０のソース電極およびドレイン電極は、いずれか一方が第２のビット線Ｂj2に接続され、他方が強誘電体キャパシタ３０の第１の電極（ＦＥＴ２０側の電極）に接続されている。ＦＥＴ２０のソース電極およびドレイン電極は、いずれか一方が第２のビット線Ｂj2に接続され、他方がアースに接続されている。なお、図１４でアース電位としている箇所の電位は、読み出し時に強誘電体膜の分極状態に応じた電流がソース−ドレイン間を流れる電位であればよく、必ずしもアース電位である必要はない。また、本発明の効果が得られる限り、ワード線およびビット線の通常時の電位は、アース電位でなくてもよい。
【００７７】
［第１の駆動方法の一例の課題］
図１４のメモリセルＣ11に対して、上述した第１の駆動方法で説明した電圧パルスの一例を用いて書き込みおよび読み出しを行う場合について説明する。メモリセルＣ11の読み出しおよび書き込みの際に印加する読み出し電圧および書き込み電圧を、図１５（ａ）〜（ｃ）に示す。
【００７８】
図１５（ａ）に示すように、読み出しは、第２のビット線Ｂ12に電圧ＶDを印加した状態で、ワード線ＷＬ1に読み出し電圧を印加することによって行われる。読み出し電圧は、電圧Ｒ1ボルトのパルスと、それに続く電圧Ｒ2ボルトのパルスとによって構成される。読み出しの際には、書き込み用トランジスタ６０はオフの状態にある。
【００７９】
分極状態Ｐｒ+の書き込みは、図１５（ｂ）に示すように、第１のビット線Ｂ11の電位を高レベルにして書き込み用トランジスタ６０をオン状態にするとともに、ワード線ＷＬ1に第１の書き込み電圧を印加することによって行われる。分極状態Ｐｒ0の書き込みは、図１５（ｃ）に示すように、第１のビット線Ｂ11の電位を高レベルにして書き込み用トランジスタ６０をオン状態にするとともに、ワード線ＷＬ1に第２の書き込み電圧を印加することによって行われる。
【００８０】
ワード線ＷＬ1以外のワード線の電位は、アース電位である。また、第１のビット線の電位は、メモリセルＣ11の書き込み用トランジスタ６０をオンにするとき以外は、アース電位である。また、第２のビット線の電位は、メモリセルＣ11を読み出すとき以外はアース電位である。
【００８１】
メモリセルＣ11に対して読み出しおよび書き込みを行う場合、それによってメモリセルＣ11以外のメモリセルのメモリ状態が変化することをできるだけ抑制する必要がある。読み出し電圧の印加によるメモリ状態の劣化は、メモリセルＣ11に加えて、読み出しが選択されていないメモリセルに対しても少ないことは、上述した通りである。
【００８２】
メモリセルＣ11に対して書き込みを行う場合でも、メモリセルＣ11と異なる行に存在するメモリセルＣmj（ｍは１以外の数）の強誘電体キャパシタＣfのメモリ状態は変化しない。これは、メモリセルＣmjに接続されるワード線ＷＬmおよび第２のビット線Ｂj2の電位がアース電位であるためである。
【００８３】
一方、メモリセルＣ11に対して書き込みを行う場合、メモリセルＣ11と同じ行に存在するメモリセルＣ1n（ｎは１以外の数）の強誘電体キャパシタＣfには、何らかの電圧が印加される。これは、書き込み用トランジスタ６０はオフ状態であるが、ワード線ＷＬ1に印加された電圧が、アース電位にあるＦＥＴ２０のソース電極またはドレイン電極と、強誘電体キャパシタＣfの第２の電極との間に印加されるためである。そのため、書き込みがされるメモリセルＣ11と同じ行にあるメモリセルＣ1nは、ディスターブを受ける場合がある。それらを、以下の表１にまとめる。
【００８４】
【表１】
【００８５】
表１に示すように、メモリセルＣ1nが分極状態Ｐｒ0である場合にワード線ＷＬ1にＰｒ0の書き込み電圧が印加されても、メモリセルＣ1nの分極状態は変わらない。しかし、メモリセルＣ1nが分極状態Ｐｒ0である場合にワード線ＷＬ1にＰｒ+の書き込み電圧が印加されると、ランダムな分極状態に近い分極状態Ｐｒ0が、正電圧の印加によって徐々に分極状態Ｐｒ+に近づいて劣化していく。仮にメモリセルＣ1nの強誘電体キャパシタＣfに印加される電圧が強誘電体キャパシタＣfの抗電圧未満であったとしても、メモリセルＣ1nの分極状態は徐々に遷移し、ランダムに近い初期の状態とは異なる正の残留分極の状態となる。そのため、メモリ状態を明確に見分けることが難しくなる。
【００８６】
メモリセルＣ1nが分極状態Ｐｒ+である場合にワード線ＷＬ1にＰｒ0の書き込み電圧が印加される場合、メモリセルＣ1nの書き込み用トランジスタ６０はオフであり、また、Ｐｒ0の書き込み電圧パルスは読み出し電圧パルスと同形である。そのため、この場合には非破壊読出し動作と同じ動作が行われるため、メモリセルＣ1nにおけるディスターブは実質的に問題とならない。
【００８７】
［本発明の第２の駆動方法］
上述したように、第１の駆動方法で説明した書き込み電圧をワード線に印加することによって書き込みを行う場合には、書き込みが行われるメモリセル以外のメモリセルのメモリ状態が劣化する場合がある。そのような劣化を避けるために、第２の駆動方法では、ワード線およびビット線に印加する電圧に工夫を加えている。
【００８８】
本発明の第２の駆動方法は、本発明の第２の強誘電体メモリを駆動する方法である。この駆動方法は、書き込みを行うステップと、読み出しを行うステップとを含む。
【００８９】
書き込みを行うステップでは、強誘電体膜を第１の分極状態にする第１の書き込み電圧、または、強誘電体膜を第２の分極状態にする第２の書き込み電圧を、強誘電体キャパシタの２つの電極間（第１の電極と第２の電極との間）に印加することによって書き込みを行う。
【００９０】
また、読み出しを行うステップでは、強誘電体キャパシタの第２の電極に、電圧Ｒ1ボルトのパルスとそれに続く電圧Ｒ2ボルトのパルスとを含む読み出し電圧パルスを印加することによって読み出しを行う。そして、電圧Ｒ1およびＲ2は、｜Ｒ1｜＞｜Ｒ2｜、およびＲ1・Ｒ2＜０の関係を満たす。強誘電体キャパシタの抗電圧Ｖcボルトと電圧Ｒ1とは、通常、｜Ｒ1｜＞｜Ｖc｜の関係を満たす。本発明の効果が得られる限り、電圧Ｒ2の絶対値は、抗電圧Ｖcの絶対値より大きくてもよいし、同じでもよいし、小さくてもよい。一例では、電圧Ｒ2の絶対値は、抗電圧Ｖcの絶対値より大きい。読み出し電圧の各パルスの長さおよび大きさの一例は、第１の駆動方法で説明した一例と同じである。
【００９１】
第２の分極状態（Ｐｒ0）は、第１の分極状態（Ｐｒ+またはＰｒ-）よりも無電界下における分極の大きさが小さい状態である。第１の分極状態および第２の分極状態については、第１の駆動方法で説明したため、重複する説明を省略する。
【００９２】
第１の書き込み電圧は、電圧Ｗ11ボルトの第１のパルスＰ11とそれに続く電圧Ｗ12ボルトの第２のパルスＰ12とを含む第１書き込み電圧パルスを第２の電極に印加すると共に、第１のパルスＰ11が印加されているときだけ書き込み用トランジスタをオン状態にすることによって、強誘電体キャパシタの２つの電極間（第１の電極と第２の電極との間）に印加される。
【００９３】
第２の書き込み電圧は、電圧Ｗ21ボルトの第１のパルスＰ21とそれに続く電圧Ｗ22ボルトの第２のパルスＰ22とを含む第２書き込み電圧パルスを第２の電極に印加すると共に、第１および第２のパルスＰ21およびＰ22が印加されているときに書き込み用トランジスタをオン状態にすることによって、強誘電体キャパシタの２つの電極間（第１の電極と第２の電極との間）に印加される。そして、強誘電体キャパシタの抗電圧Ｖcボルトと、電圧Ｗ11、Ｗ12、Ｗ21およびＷ22とは、｜Ｗ11｜＞｜Ｗ12｜、Ｗ11・Ｗ12＜０、｜Ｗ21｜＞｜Ｗ22｜、Ｗ21・Ｗ22＜０、および｜Ｗ21｜≧｜Ｗ11｜＞｜Ｖc｜の関係を満たす。電圧Ｗ12の絶対値は、抗電圧Ｖcの絶対値より大きくてもよいし、同じでもよいし、小さくてもよい。一例では、電圧Ｗ12の絶対値は、抗電圧Ｖcの絶対値より大きい。電圧Ｗ22の絶対値は、抗電圧Ｖcの絶対値より大きくてもよいし、同じでもよいし、小さくてもよい。一例では、電圧Ｗ22の絶対値は、抗電圧Ｖcの絶対値より大きい。第２の書き込み電圧の各パルスの長さおよび大きさの一例は、第１の駆動方法で説明した一例と同じである。
【００９４】
電圧Ｗ11およびＷ12の大きさ、および第１および第２のパルスＰ11およびＰ12のパルス幅は、強誘電体膜の材料や厚さに応じて設定される。一例では、第１および第２のパルスＰ11およびＰ12のパルス幅は、それぞれ独立に、０．００１マイクロ秒〜１００マイクロ秒（たとえば０．００１マイクロ秒〜１マイクロ秒）の範囲にある。また、一例では、電圧Ｗ11は０．３ボルト〜５ボルト（たとえば０．５ボルト〜３ボルト）の範囲にあり、電圧Ｗ12は−０．０１ボルト〜−４ボルト（たとえば−０．１ボルト〜−２．５ボルト）の範囲にある。通常、電圧Ｗ12の絶対値は、電圧Ｗ11の絶対値の０．００２倍〜０．８倍（たとえば０．４倍〜０．７５倍）の範囲にある。
【００９５】
第２の駆動方法では、第１書き込み電圧パルス、第２書き込み電圧パルスおよび読み出し電圧パルスから選ばれる２つ以上の電圧パルスが同じ電圧パルスであってもよい。たとえば、第１書き込み電圧パルスと第２書き込み電圧パルスとが同じ電圧パルスであってもよい。また、読み出し電圧パルスと第１書き込み電圧パルスとが同じ電圧パルスであってもよい。さらに、読み出し電圧パルスと第１書き込み電圧パルスと第２書き込み電圧パルスとが同じ電圧パルスであってもよい。これらのパルスを同じにすることによって、回路全体の構成を簡略化できる。
【００９６】
［第２の駆動方法の一例］
以下に、図１４のメモリセルＣ11に、第２の駆動方法で読み出しおよび書き込みを行う場合の一例について説明する。この一例では、読み出しは、図１６（ａ）に示すように、第１の駆動方法の一例で説明したのと同じ方法で行われる。第２の駆動方法によってメモリセルＣ11の強誘電体キャパシタＣfを分極状態Ｐｒ+にする場合のワード線ＷＬ1および第１のビット線Ｂ11の電位を図１６（ｂ）に示す。
【００９７】
メモリセルＣ11の強誘電体キャパシタＣfを分極状態Ｐｒ+にする場合、第１のビット線Ｂ11には、書き込み用トランジスタ６０をオン状態にするための電圧ＶBボルトが印加される。ワード線ＷＬ1には、電圧Ｗ11ボルトの第１のパルスＰ11と、電圧Ｗ12ボルトの第２のパルスＰ12とからなる第１書き込み電圧パルスが印加される。この第１書き込み電圧パルスは、読み出し電圧パルスと同形である。電圧Ｗ11ボルトの第１のパルスＰ11は、書き込み用トランジスタ６０がオン状態となっている時間よりも時間ｔlagだけ長く印加される。電圧Ｗ12ボルトの第２のパルスＰ12は、書き込み用トランジスタ６０がオフ状態となってから印加される。そのため、強誘電体キャパシタＣfの２つの電極間に印加されるのは、第１のパルスＰ11の電圧Ｗ11ボルトと、ＣfとＦＥＴ２０の入力容量ＣSとで決まる第２のパルスＰ12の電圧Ｗ12ボルトによる分圧、Ｗ12Ｃs／（Ｃs＋Ｃf）ボルトである。この電圧Ｗ12ボルトの分圧Ｗ12Ｃs／（Ｃs＋Ｃf）ボルトは、Ｗ12ボルトより低く、読み出し時の電圧Ｒ2ボルトのパルスを印加したときのＣfにかかる分圧Ｒ2Ｃs／（Ｃs＋Ｃf）ボルトに近いため、メモリ状態は劣化しにくい。そのため、強誘電体キャパシタＣfの２つの電極間に印加される電圧パルスは、実質的に第１の駆動方法と同じであると考えられる。その結果、強誘電体キャパシタＣfは分極状態Ｐｒ+とされる。なお、ｔlagは回路応答の遅れを考慮した時間であり、本発明の効果が得られる限り時間ｔlagがなくてもよい。
【００９８】
第２の駆動方法において、メモリセルＣ11の強誘電体キャパシタＣfを分極状態Ｐｒ0にする場合のワード線ＷＬ1および第１のビット線Ｂ11の電位を図１６（ｃ）に示す。強誘電体キャパシタＣfを分極状態Ｐｒ0にする場合、第１のビット線Ｂ11には、書き込み用トランジスタ６０をオン状態にするための電圧ＶBボルトが印加される。ワード線ＷＬ1には、電圧Ｗ21ボルトの第１のパルスＰ21と、電圧Ｗ22ボルトの第２のパルスＰ22とからなる第２書き込み電圧パルスが印加される。第１のパルスＰ21および第２のパルスＰ22は、書き込み用トランジスタ６０がオン状態になっているときに印加される。このように、分極状態Ｐｒ0にする書き込み方法は、第１の駆動方法と同じである。
【００９９】
この一例では、第１書き込み電圧パルスと第２書き込み電圧パルスと読み出し電圧のパルス列とは、同形のパルス列であり、電圧Ｗ11と電圧Ｗ21と電圧Ｒ1とは等しく、電圧Ｗ12と電圧Ｗ22とは等しく、電圧Ｗ12あるいは電圧Ｗ22と電圧Ｒ2とは近い。したがって、メモリセルＣ11に分極状態Ｐｒ+を書き込む際に、メモリセルＣ11以外の第１行目のメモリセルＣ1nには、非破壊読み出し動作を行う読み出し電圧パルスとほぼ同形のパルスが印加される。そのため、読み出し動作を行ったときと同様に、メモリセルＣ1nの分極状態はほとんど変化しない。
【０１００】
このように、第２の駆動方法によれば、メモリセルＣ11に分極状態Ｐｒ+を書き込む際に生じる他のメモリセルのメモリ状態の劣化を抑制できる。また、読み出しおよび分極状態Ｐｒ0の書き込みによるメモリ状態の劣化が少ないことは、上述した通りである。
【０１０１】
なお、以上の説明では、読み出しの際に状態Ｐｒ+と状態Ｐｒ0との間の容量の相違が出るようにデータの書き込みを行う例について説明したが、状態Ｐｒ-と状態Ｐｒ0との間の容量の相違が出るようにデータの書き込みを行ってもよい。
【産業上の利用可能性】
【０１０２】
本発明は、強誘電体メモリおよびその駆動方法に利用できる。
【図面の簡単な説明】
【０１０３】
【図１】（ａ）本発明の第１の強誘電体メモリの構造を示す断面図、および（ｂ）それを模式的に示す回路図である。
【図２】強誘電体膜の分極−電圧特性の一例を示す図である。
【図３】本発明の強誘電体メモリにおける電圧印加方法の一例を示す模式図である。
【図４】強誘電体キャパシタについて、状態Ｐｒ-および状態Ｐｒ0における分極−電圧特性を示す図である。
【図５】（ａ）本発明の第１の駆動方法において、強誘電体膜を状態Ｐｒ0とするための書き込み電圧の一例を示す図、および（ｂ）本発明の第１の駆動方法における読み出し電圧の一例を示す図である。
【図６】メモリ装置を構成するメモリセルの一例を示す図である。
【図７】実施例で用いた評価回路の構成を模式的に示す図である。
【図８】実施例における評価方法を示す図である。
【図９】従来の書き込み・読み出し方法と、その結果を示す図である。
【図１０】本発明の書き込み方法と、その結果を示す図である。
【図１１】本発明の書き込み・読み出し方法と、その結果を示す図である。
【図１２】実施例において評価に用いた読み出し電圧を示す図である。
【図１３】図１２の読み出し電圧ＶRの印加時における誘電体キャパシタに蓄積された電荷量の変化分ＱfOを示す図である。
【図１４】本発明の第２の駆動方法で駆動される強誘電体メモリの一例を示す回路図である。
【図１５】本発明の第１の駆動方法によって読み出しおよび書き込みを行う場合の電圧パルス一例を示す図である。
【図１６】本発明の第２の駆動方法によって読み出しおよび書き込みを行う場合の電圧パルスの一例を示す図である。
【図１７】従来の駆動方法における書き込み電圧および読み出し電圧の例を示す図である。
【図１８】従来の駆動方法における課題を説明する図である。
【符号の説明】
【０１０４】
１０ メモリ素子
１１ 半導体（半導体基板）
１２ 絶縁膜
１３ 第１の電極
１４ 強誘電体膜
１５ 第２の電極
１６ ソース電極
１７ ドレイン電極
１８ 絶縁膜
２０ 電界効果トランジスタ（ＦＥＴ）
３０ 強誘電体キャパシタ
６０ 書き込み用トランジスタ
【技術分野】
【０００１】
本発明は、強誘電体メモリの駆動方法および強誘電体メモリに関する。
【背景技術】
【０００２】
強誘電体薄膜をゲート絶縁膜に用いたＦＥＴ型強誘電体メモリは、不揮発性で且つ非破壊読み出しが可能であり、高速性および集積度がＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）程度である。そのため、ＦＥＴ型強誘電体メモリは、究極のメモリと呼ばれ研究されてきた。
【０００３】
ＦＥＴ型強誘電体メモリにおいて、シリコン上に強誘電体膜を直接積層すると、両者が反応してしまう場合がある。そのため、従来から、シリコンと強誘電体膜との間に、熱的・化学的に安定な常誘電体であるバッファ層を挿入した構造が提案されてきた。バッファ層は、それにかかる電圧を低くするために、酸化シリコンよりも誘電率が高い材料で形成される。
【０００４】
しかし、バッファ層を含む従来のＦＥＴ型強誘電体メモリは、（１）メモリ保持時間が数日程度と短い、（２）ＤＲＡＭ型の強誘電体メモリに比べてかなり高い動作電圧が必要になる、（３）バッファ層とシリコンとの界面特性が悪く、メモリ動作が不安定になる、といった問題を有する。そのため、その実用化はかなり難しいと考えられている。
【０００５】
このような問題を解決するため、本願の発明者は、新規な構造を有する強誘電体メモリを提案した（特許文献１）。この強誘電体メモリは、強誘電体キャパシタと、ＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｉｌｉｃｏｎ）型のＦＥＴとを備える構成として、模式的に考えることが可能である。この強誘電体メモリでは、強誘電体キャパシタのみに書き込み電圧が印加される。
【０００６】
このメモリにおいて、”１”および”０”のメモリ状態は、強誘電体膜の正の残留分極および負の残留分極に対応している。以下の説明では、強誘電体膜の正の残留分極の状態を「状態Ｐｒ+」と呼び、強誘電体膜の負の残留分極の状態を「状態Ｐｒ-」と呼ぶ場合がある。
【特許文献１】特開２００２−２５１８７７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、発明者らが検討した結果、従来の駆動方法でデータの書き込みおよび読み出しを行うと、状態Ｐｒ-においてメモリ状態が劣化することが明らかとなった。従来の方法における状態Ｐｒ+の書き込み電圧ＶW+、状態Ｐｒ-の書き込み電圧ＶW-、および読み出し電圧ＶRの一例を、それぞれ、図１７（ａ）、（ｂ）および（ｃ）に示す。また、状態Ｐｒ-におけるメモリ状態の劣化の様子を、図１８に示す。図１８は、強誘電体キャパシタの容量Ｃfと、ＦＥＴの入力容量ＣSに蓄積される電荷の状態を示す。
【０００８】
まず、書き込み電圧ＶW-の印加によって状態Ｐｒ-の書き込みが行われると、図１８（ａ）に示すように、強誘電体キャパシタ（Ｃf）にだけ電荷Ｑfが蓄積・保持される。次に、読み出し電圧ＶR（ＶR＞０）を印加することによって、読み出しが行なわれる。このとき、ＦＥＴ（ＣS）には、読み出し電圧ＶRの印加によって電荷ΔＱが誘起され、強誘電体キャパシタ（Ｃf）の電荷の絶対値は｜（Ｑf−ΔＱ）｜に減少する（図１８（ｂ））。しかし、図１８（ｃ）に示すように、ＶR→０となる読み出し直後では、ＦＥＴ（ＣS）の電荷ΔＱが、強誘電体キャパシタ（Ｃf）に対して瞬時に負バイアス（−ΔＱ／Ｃs）を印加したように作用する。その結果、強誘電体キャパシタ（Ｃf）に再び電荷が蓄積される。当初、この動作によって、読み出し後に再び図１８（ａ）の電荷状態に戻ることが期待された。しかし実際には、読み出し後、図１８（ｄ）に示すように、強誘電体キャパシタ（Ｃf）の蓄積電荷が初期状態に戻らないために、ＦＥＴ（ＣS）にはΔＱ’の電荷が残る。そのΔＱ’は、Ｃｓの漏れ電流によりしばらくすると無くなる。その結果、読み出し回数が増加するに従って、強誘電体キャパシタ（Ｃf）の蓄積電荷が徐々に減り、記録されたデータが劣化してしまうという問題があった。このように、従来の駆動方法では、記録されたデータの劣化が大きく、非破壊読み出しができないという問題があった。なお、読み出し電圧ＶRは正であるため、状態Ｐｒ+では、読み出し後も保持電荷は充分に維持される。
【０００９】
このような状況において、本発明は、強誘電体メモリの駆動方法であって信頼性が高い新規な駆動方法、およびその駆動方法で駆動される強誘電体メモリを提供することを目的の１つとする。
【課題を解決するための手段】
【００１０】
上記目的を達成するために検討した結果、発明者らは、特別な書き込み電圧および／または読み出し電圧を印加することによって、書き込み状態の劣化を抑制できることを見出した。本発明は、この新規な知見に基づく発明である。
【００１１】
すなわち、強誘電体メモリを駆動するための本発明の第１の駆動方法は、半導体と、前記半導体に接続されたソース電極およびドレイン電極と、前記半導体上に形成された絶縁膜と、前記半導体のチャネルを制御できる強誘電体キャパシタとを含む強誘電体メモリの駆動方法である。前記強誘電体キャパシタは、積層された第１の電極、強誘電体膜および第２の電極を含み、前記第１の電極は、前記絶縁膜上に積層されているか、または、前記絶縁膜上に積層されたゲート電極に接続されている。前記駆動方法は、前記強誘電体膜を第１の分極状態にする第１の書き込み電圧、または、前記強誘電体膜を第２の分極状態にする第２の書き込み電圧を、前記第１の電極と前記第２の電極との間に印加することによって書き込みを行うステップと、前記第２の電極に、電圧Ｒ1ボルトのパルスとそれに続く電圧Ｒ2ボルトのパルスとを含む読み出し電圧パルスを印加することによって読み出しを行うステップとを含む。前記電圧Ｒ1およびＲ2が、｜Ｒ1｜＞｜Ｒ2｜、およびＲ1・Ｒ2＜０の関係を満たす。前記第２の分極状態は、前記第１の分極状態よりも無電界下における分極の大きさが小さい状態である。前記第１の書き込み電圧は、電圧Ｗ11ボルトのパルスを含み、前記第２の書き込み電圧は、電圧Ｗ21ボルトの第１のパルスＰ21とそれに続く電圧Ｗ22ボルトの第２のパルスＰ22とを含む。前記強誘電体キャパシタの抗電圧Ｖcボルトと前記電圧Ｗ11、Ｗ21およびＷ22とが、｜Ｗ21｜＞｜Ｗ22｜、Ｗ21・Ｗ22＜０、および｜Ｗ21｜≧｜Ｗ11｜＞｜Ｖc｜の関係を満たす。
【００１２】
また、本発明の第１の強誘電体メモリは、半導体と、前記半導体に接続されたソース電極およびドレイン電極と、前記半導体上に形成された絶縁膜と、前記半導体のチャネルを制御できる強誘電体キャパシタとを含む強誘電体メモリである。前記強誘電体キャパシタは、積層された第１の電極、強誘電体膜および第２の電極を含み、前記第１の電極は、前記絶縁膜上に積層されているか、または、前記絶縁膜上に積層されたゲート電極に接続されている。本発明の第１の強誘電体メモリは、上記本発明の第１の駆動方法で駆動される。
【００１３】
また、本発明の第２の強誘電体メモリは、複数のメモリセルと、前記複数のメモリセルのそれぞれに接続されるワード線ならびに第１および第２のビット線とを含む強誘電体メモリである。前記メモリセルは、半導体と、前記半導体に接続されたソース電極およびドレイン電極と、前記半導体上に形成された絶縁膜と、前記半導体のチャネルを制御できる強誘電体キャパシタと、書き込み用トランジスタとを含む。前記強誘電体キャパシタは、積層された第１の電極、強誘電体膜および第２の電極を含み、前記第１の電極は、前記絶縁膜上に直接積層されているか、または、前記絶縁膜上に積層されたゲート電極に接続されている。前記第２の電極は、前記ワード線に接続され、前記ソース電極およびドレイン電極のうちの一方が、前記第２のビット線に接続されている。前記書き込み用トランジスタのゲート電極は前記第１のビット線に接続されている。前記書き込み用トランジスタのソース電極およびドレイン電極は、その内の一方が前記第１の電極に接続され、残りのもう一方が前記第２のビット線に接続されている。
【００１４】
また、強誘電体メモリを駆動するための本発明の第２の駆動方法は、上記本発明の第２の強誘電体メモリの駆動方法である。この駆動方法は、前記強誘電体膜を第１の分極状態にする第１の書き込み電圧、または、前記強誘電体膜を第２の分極状態にする第２の書き込み電圧を、前記第１の電極と前記第２の電極との間に印加することによって書き込みを行うステップと、前記第２の電極に、電圧Ｒ1ボルトのパルスとそれに続く電圧Ｒ2ボルトのパルスとを含む読み出し電圧パルスを印加することによって読み出しを行うステップとを含む。前記電圧Ｒ1およびＲ2が、｜Ｒ1｜＞｜Ｒ2｜、およびＲ1・Ｒ2＜０の関係を満たす。前記第２の分極状態は、前記第１の分極状態よりも無電界下における分極の大きさが小さい状態である。前記第１の書き込み電圧は、電圧Ｗ11ボルトの第１のパルスＰ11とそれに続く電圧Ｗ12ボルトの第２のパルスＰ12とを含む第１書き込み電圧パルスを前記第２の電極に印加すると共に、前記第１のパルスＰ11が印加されているときだけ前記書き込み用トランジスタをオン状態にすることによって、前記第１の電極と前記第２の電極との間に印加される。前記第２の書き込み電圧は、電圧Ｗ21ボルトの第１のパルスＰ21とそれに続く電圧Ｗ22ボルトの第２のパルスＰ22とを含む第２書き込み電圧パルスを第２の電極に印加すると共に、前記第１および第２のパルスＰ21およびＰ22が印加されているときに前記書き込み用トランジスタをオン状態にすることによって、第１の電極と第２の電極との間に印加される。前記強誘電体キャパシタの抗電圧Ｖcボルトと、前記電圧Ｗ11、Ｗ12、Ｗ21およびＷ22とが、｜Ｗ11｜＞｜Ｗ12｜、Ｗ11・Ｗ12＜０、｜Ｗ21｜＞｜Ｗ22｜、Ｗ21・Ｗ22＜０、および｜Ｗ21｜≧｜Ｗ11｜＞｜Ｖc｜の関係を満たす。
【発明の効果】
【００１５】
本発明の強誘電体メモリおよびその駆動方法（動作方法）によれば、既に書き込まれた状態の劣化を抑制できる。すなわち、本発明によれば、強誘電体メモリにおいて、メモリ状態をほとんど劣化させることなくデータの読み出し及び再書き込みを行うことができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施形態について説明する。なお、本発明は、以下の実施形態および実施例に限定されない。以下の説明では、特定の数値や特定の材料を例示する場合があるが、本発明の効果が得られる限り、他の数値や他の材料を適用してもよい。
【００１７】
［強誘電体メモリを駆動する第１の方法］
本発明の第１の方法で駆動される強誘電体メモリは、半導体と、半導体に接続されたソース電極およびドレイン電極と、半導体上に形成された絶縁膜（ゲート絶縁膜）と、半導体のチャネルを制御できる強誘電体キャパシタとを含む。その強誘電体キャパシタは、積層された第１の電極、強誘電体膜および第２の電極を含む。強誘電体キャパシタの第１の電極は、ゲート絶縁膜上に積層されているか、または、ゲート絶縁膜上に積層されたゲート電極に接続されている。電界効果トランジスタのオン／オフ、すなわち半導体のチャネルの制御は、強誘電体キャパシタの第２の電極の電位と強誘電体膜の分極状態とを制御することによって行うことができる。強誘電体キャパシタの第１の電極、強誘電体膜および第２の電極がゲート絶縁膜上に順に積層されている場合、強誘電体キャパシタはゲート電極として機能する。
【００１８】
第１の駆動方法は、書き込みステップと読み出しステップとを含む。書き込みステップでは、強誘電体膜を第１の分極状態にする第１の書き込み電圧、または、強誘電体膜を第２の分極状態にする第２の書き込み電圧を、第１の電極と第２の電極との間に印加することによって書き込みが行われる。
【００１９】
読み出しステップでは、第２の電極に、電圧Ｒ1ボルトのパルスとそれに続く電圧Ｒ2ボルトのパルスとを含む読み出し電圧パルスを印加することによって読み出しが行われる。読み出し電圧パルスの電圧Ｒ1およびＲ2は、｜Ｒ1｜＞｜Ｒ2｜、Ｒ1・Ｒ2＜０を満たす。強誘電体キャパシタの抗電圧Ｖcボルトと電圧Ｒ1とは、通常、｜Ｒ1｜＞｜Ｖc｜の関係を満たす。
【００２０】
第２の分極状態は、第１の分極状態よりも無電界下における分極の大きさ（分極の絶対値）が小さい状態である。第１の書き込み電圧は、電圧Ｗ11ボルトのパルスを含む。第２の書き込み電圧は、電圧Ｗ21ボルトのパルスとそれに続く電圧Ｗ22ボルトのパルスとを含む。強誘電体キャパシタの抗電圧Ｖcボルトと電圧Ｗ11、Ｗ21およびＷ22とは、｜Ｗ21｜＞｜Ｗ22｜、Ｗ21・Ｗ22＜０、および｜Ｗ21｜≧｜Ｗ11｜＞｜Ｖc｜の関係を満たす。
【００２１】
本発明の好ましい一例では、第２の分極状態の無電界下における分極（μＣ／ｃｍ2）の絶対値は、第１の分極状態の無電界下における分極（μＣ／ｃｍ2）の絶対値の０倍〜０．４倍の範囲にあってもよい。
【００２２】
［第１の駆動方法で駆動される強誘電体メモリの一例］
第１の強誘電体メモリの構成の一例を、図１（ａ）に模式的に示す。図１（ａ）の強誘電体メモリ素子１０は、半導体（半導体基板）１１と、半導体１１上に順に積層された絶縁膜１２、第１の電極１３、強誘電体膜１４および第２の電極１５と、半導体１１に接続されたソース電極１６およびドレイン電極１７とを含む。また、半導体１１上には、素子を分離するための絶縁膜１８が形成されている。第１の電極１３、強誘電体膜１４および第２の電極１５は、少なくともソース電極１６とドレイン電極１７との間の領域に形成されるが、より広い範囲に形成されてもよい。
【００２３】
第１の電極１３と強誘電体膜１４と第２の電極１５とは、強誘電体キャパシタとして機能する。また、その強誘電体キャパシタと、半導体１１、絶縁膜１２、ソース電極１６およびドレイン電極１７は、電界効果トランジスタ（図１の例ではＭＩＳ−ＦＥＴ）として機能する。ソース電極１６とドレイン電極１７との間に電圧を印加したときにそれらの電極間を流れる電流量は、第２の電極１５の電位および強誘電体膜１４の分極状態によって変化する。このとき、ソース電極１６とドレイン電極１７との間の領域にある半導体１１は、チャネル領域として機能する。
なお、本発明の効果が得られる限り、第１の電極１３と強誘電体膜１４と第２の電極１５とを含む強誘電体キャパシタは、絶縁膜１２から離して形成されてもよい。その場合、絶縁膜１２上にはゲート電極が形成され、そのゲート電極と第１の電極１３とが接続される。このような構成においても、ソース電極１６とドレイン電極１７との間に電圧を印加したときにそれらの電極間を流れる電流量は、第２の電極１５の電位および強誘電体膜１４の分極状態によって変化する。したがって、この場合のメモリ素子も、メモリ素子１０と同様の機能を有する。
【００２４】
上記各部分の材料には、一般的な材料を用いることができる。たとえば、半導体１１には、シリコン基板を用い、絶縁膜１２には酸化シリコン膜を用い、強誘電体膜１４にはＰＺＴ膜（チタン酸ジルコン酸鉛）を用い、電極には金属電極を用いることができる。なお、本発明の効果が得られる限り、他の材料を用いてもよい。また、上記構成以外の部分については、公知の技術および構成を適用してもよい。
【００２５】
強誘電体メモリ素子１０は、模式的に、図１（ｂ）に示す回路として表すことが可能である。すなわち、強誘電体メモリ素子１０は、電界効果トランジスタ（ＦＥＴ）２０と、強誘電体キャパシタ３０とによって構成されていると考えることが可能である。
【００２６】
図２に、強誘電体キャパシタ３０の分極−電圧特性（Ｐ−Ｖ特性）の一例を示す。この特性の傾き（微少の分極変化分／微少の電圧変化分）が、強誘電体の単位面積当たりの容量Ｃf（以後、これを単に「容量Ｃf」と呼ぶ）となる。図２に示すように、Ｖ＞０の電圧印加では、正の残留分極の状態Ｐｒ+からの強誘電体の容量Ｃfよりも、負の残留分極の状態Ｐｒ-からの強誘電体の容量Ｃfの方が大きい。強誘電体メモリでは、強誘電体の残留分極の状態の相違による容量の相違が利用できるようにデータを書き込みし、そのデータを読み出す。すなわち、強誘電体の異なる分極状態が、異なる論理値（”０”または”１”）を表す。
【００２７】
図３に電圧の印加方法を示す。書き込み電圧ＶWは、端子３１（第１の電極１３）を例えばアースに接続した状態で、強誘電体キャパシタ３０の第１の電極１３と第２の電極１５とに印加される。一方、読み出し電圧ＶRは、端子３１（第１の電極１３）をフローティングにした状態で、強誘電体キャパシタ３０の第２の電極１５に印加される。
【００２８】
図２に示すように、状態Ｐｒ+から正の飽和分極へ移行するときのＣfと、状態Ｐｒ-から正の飽和分極へ移行するときのＣfとは、大きく異なる。一方、読み出し電圧ＶRが印加されたときにＦＥＴ２０のゲートに印加される電圧Ｖtは、Ｖt＝ＶRＣf／（ＣS＋Ｃf）と表される（ＣSはＦＥＴの入力容量）。このように、ＶtはＣfに依存することから、読み出し電圧の閾値は強誘電体キャパシタ３０の状態に応じて異なる。その結果、メモリ動作が可能となる。書き込まれているデータが”０”であるか”１”であるかの判定は、ドレイン電流ＩD、または図３の抵抗ＲDの一端における出力電圧Ｖ0に基づいて行うことができる。
【００２９】
［第１の駆動方法］
本発明の第１の駆動方法（書き込み・読み出し方法）は、強誘電体膜１４を第１の分極状態にする第１の書き込み電圧、または、強誘電体膜１４を第２の分極状態（第１の分極状態とは異なる分極状態）にする第２の書き込み電圧を、第１の電極１３と第２の電極１５との間に印加することによって書き込みを行うステップと、第２の電極１５に読み出し電圧を印加することによって読み出しを行うステップとを含む。
【００３０】
図１８に示した従来の課題を解決するために発明者らが検討した結果、特定の書き込み電圧および／または特定の読み出し電圧を用いることによって、データの劣化を抑制できることを見出した。以下、書き込み方法および読み出し方法について説明する。なお、書き込み電圧および読み出し電圧に関する以下の説明では、アース電位に比べて高い電位を与える電圧を正の電圧とする。
【００３１】
［書き込み方法］
データの書き込みは、強誘電体キャパシタ３０の第１の電極１３と第２の電極１５との間に書き込み電圧を印加することによって行われる。このとき、例えば図３の端子３１（第１の電極１３）をアースに接続することによって、強誘電体キャパシタ３０のみに電圧が印加される。
【００３２】
書き込み電圧には、強誘電体膜１４を第１の分極状態にする第１の書き込み電圧と、強誘電体膜１４を第２の分極状態にする第２の書き込み電圧の２種類がある。以下では、第１の分極状態が正の分極状態Ｐｒ+であり、第２の分極状態が、正の分極状態Ｐｒ+よりも無電界下における分極の大きさ（分極の絶対値）が小さい分極状態である場合について説明する。
【００３３】
本発明の駆動方法では、第２の分極状態の無電界下における分極（μＣ／ｃｍ2）の絶対値は、第１の分極状態の無電界下における分極（μＣ／ｃｍ2）の絶対値の０倍〜０．４倍（たとえば０倍〜０．２倍）の範囲にあることが好ましい。
【００３４】
第１の駆動方法では、強誘電体膜を正の分極状態Ｐｒ+にするために、第１の書き込み電圧が加えられる。第１の書き込み電圧は、電圧Ｗ11ボルトのパルスを含む。第１の書き込み電圧には、従来と同じく、一般的な正の電圧パルスを用いることができる。電圧Ｗ11ボルトは、強誘電体キャパシタの抗電圧Ｖcボルトよりも大きい。
【００３５】
また、第１の駆動方法では、強誘電体膜を分極が小さい分極状態Ｐｒ0にするために、書き込み電圧ＶW0が印加される。ここで、分極状態Ｐｒ0とは、無電界下において分極の大きさ（分極の絶対値）が小さい状態、すなわち、Ｐ−Ｖ座標の原点近傍にある分極状態を意味する。Ｐ−Ｖ座標の原点にある強誘電体膜に正の電圧を印加すると、図４の点線に示す初期曲線に従って分極状態が変化する。
【００３６】
図１８に示したように、状態Ｐｒ-の読み出し時に大きなΔＱ’が残留するのは、読み出し電圧の印加によって減少した分極を復活させることができるような大きい負バイアスが、読み出し直後に強誘電体膜に印加されないためであった。このことから、読み出し電圧の印加による分極の減少が状態Ｐｒ-よりも少ない状態Ｐｒ0を用いることによって、ΔＱ’を小さくできると考えられる。図４に示すように、状態Ｐｒ0（この例では図４の原点）では、読み出し電圧の印加によって分極状態が原点から状態Ａ’に移動し、読み出し終了時には状態Ｂ’に移動する。原点と状態Ｂ’との分極差が、図４の状態Ｐｒ0におけるΔＱ’となる。一方、状態Ｐｒ-では、読み出し電圧の印加によって分極状態が状態Ｓから状態Ａに移動し、読み出し終了時には状態Ｂに移動する。状態Ｓと状態Ｂとの分極差が状態Ｐｒ-におけるΔＱ’となる。図４に示すように、状態Ｐｒ0を用いることによって、ΔＱ’の大きさを小さくできると考えられる。
【００３７】
この状態Ｐｒ0を得るための書き込み電圧ＶW0には、電圧Ｗ21ボルトの第１のパルスＰ21とそれに続く電圧Ｗ22ボルトの第２のパルスＰ22とを含むパルス列を用いる。ここで、電圧Ｗ21およびＷ22は、｜Ｗ21｜＞｜Ｗ22｜、およびＷ21・Ｗ22＜０の関係を満たす。すなわち、電圧Ｗ21および電圧Ｗ22は共にゼロではなく、符号が逆である。また、電圧Ｗ21ボルトの第１のパルスＰ21は、書き込む前の強誘電体キャパシタの状態がＰｒ+であれＰｒ0であれ、書き込む前の状態に関係なくその状態をリセットするために、｜Ｗ21｜≧｜Ｗ11｜の関係を満たす。電圧Ｗ22の絶対値は、強誘電体キャパシタの抗電圧Ｖcの絶対値より大きくてもよいし、同じでもよいし、小さくてもよい。一例では、電圧Ｗ22の絶対値は、抗電圧Ｖcの絶対値より大きい。
【００３８】
なお、「電圧Ｘボルトのパルス」とは、絶対値が最大となる部分での電圧がＸボルトであるパルスを意味する（以下、同様である）。
【００３９】
電圧Ｗ21およびＷ22の大きさ、ならびにパルスＰ21およびＰ22のパルス幅は、強誘電体膜の材料や厚さに応じて設定される。一例では、パルスＰ21およびＰ22のパルス幅は、それぞれ独立に、０．００１マイクロ秒〜１００マイクロ秒（たとえば０．００１マイクロ秒〜１マイクロ秒）の範囲にある。また、一例では、電圧Ｗ21は０．３ボルト〜５ボルト（たとえば０．５ボルト〜３ボルト）の範囲にあり、電圧Ｗ22は−０．０１ボルト〜−４ボルト（たとえば−０．１ボルト〜−２．５ボルト）の範囲にある。通常、電圧Ｗ22の絶対値は、電圧Ｗ21の絶対値の０．００２倍〜０．８倍（たとえば０．４倍〜０．７５倍）の範囲にある。
【００４０】
書き込み電圧ＶW0の一例を、図５（ａ）に示す。図５（ａ）の一例は、Ｗ21＞０の例である。
【００４１】
第１および第２のパルスＰ21およびＰ22は、たとえば矩形パルスである。ただし、本発明の効果が得られる限り、パルスＰ21およびＰ22は、他の形状のパルス、たとえば三角波状のパルスであってもよい。また、本発明の効果が得られる限り、書き込み電圧のパルス列は、パルスＰ21およびＰ22に加えて、さらに他のパルスを含んでもよい。また、パルスＰ21およびＰ22は通常連続して印加されるが、本発明の効果が得られる限り、それらのパルスは非連続であってもよい。
【００４２】
電圧Ｗ21ボルトの第１のパルスＰ21が印加されると、状態Ｐｒ+または状態Ｐｒ0にある強誘電体膜は、もしＷ21＝Ｗ11ならば、いずれも状態Ｐｒ+にリセットされ、また｜Ｗ21｜＞｜Ｗ11｜ならば、いずれも新たなメモリ状態にリセットされる。電圧Ｗ22ボルトの第２のパルスＰ22は、第１のパルスＰ21によって実現されたリセット状態を状態Ｐｒ0にするためのパルスである。なお、Ｗ21＜０の第１のパルスを用いることによって、例えば、第１のパルスで強誘電体キャパシタを状態Ｐｒ-にし、第２のパルスＰ22によって状態Ｐｒ-から状態Ｐｒ0にすることも可能である。
【００４３】
状態Ｐｒ0からの強誘電体キャパシタの容量Ｃfは、状態Ｐｒ-ほどではないが状態Ｐｒ+からのものよりも明らかに大きい。そのため、状態Ｐｒ+と状態Ｐｒ0とを、それぞれ異なる論理値に対応させ、メモリ動作をさせることも可能である。
【００４４】
［読み出し方法］
データの読み出しは、第２の電極１５に読み出し電圧を印加することによって行われる。すなわち、読み出し電圧は、ソース電極１６および／またはドレイン電極１７と、第２の電極１５との間に印加される。読み出し電圧を印加する際は、第１の電極１３をフローティング状態にする。
【００４５】
読み出し電圧は、電圧Ｒ1ボルトの第１のパルスとそれに続く電圧Ｒ2ボルトの第２のパルスとを含む。電圧Ｒ1およびＲ2は、｜Ｒ1｜＞｜Ｒ2｜、Ｒ1・Ｒ2＜０を満たす。すなわち、電圧Ｒ1および電圧Ｒ2は共にゼロではなく、符号が逆であり、電圧Ｒ1の絶対値は電圧Ｒ2の絶対値よりも大きい。また、強誘電体キャパシタの抗電圧Ｖcボルトと電圧Ｒ1とは、通常、｜Ｒ1｜＞｜Ｖc｜の関係を満たす。本発明の効果が得られる限り、電圧Ｒ2の絶対値は、抗電圧Ｖcの絶対値より大きくてもよいし、同じでもよいし、小さくてもよい。一例では、電圧Ｒ2の絶対値は、抗電圧Ｖcの絶対値より大きい。
【００４６】
電圧Ｒ1およびＲ2の大きさ、ならびに第１および第２のパルスのパルス幅は、強誘電体膜の材料や厚さに応じて設定される。一例では、第１および第２のパルス幅は、それぞれ独立に、０．００１マイクロ秒〜１００マイクロ秒（たとえば０．００１マイクロ秒〜１マイクロ秒）の範囲にある。また、一例では、電圧Ｒ1は０．３ボルト〜５ボルト（たとえば０．５ボルト〜３ボルト）の範囲にあり、電圧Ｒ2は−０．０１ボルト〜−４ボルト（たとえば−０．１ボルト〜−２．５ボルト）の範囲にある。通常、電圧Ｒ2の絶対値は、電圧Ｒ1の絶対値の０．００２倍〜０．８倍（たとえば０．４倍〜０．７５倍）の範囲にある。
【００４７】
読み出し電圧ＶRの一例を、図５（ｂ）に示す。図５（ｂ）の一例は、Ｒ1＞０の例である。
【００４８】
第１および第２のパルスは、たとえば矩形パルスである。ただし、本発明の効果が得られる限り、第１および第２のパルスは、他の形状のパルス、たとえば三角波状のパルスであってもよい。また、本発明の効果が得られる限り、読み出し電圧のパルス列は、第１および第２のパルスに加えて、さらに他のパルスを含んでもよい。
【００４９】
従来の駆動方法における読み出し電圧（図１７（ｃ）参照）では、強誘電体キャパシタに加えられた電荷ΔＱが完全に消去されず、電荷ΔＱ’が残ってしまう。これに対し、本発明の読み出し方法では、電圧Ｒ1ボルトの第１のパルスの直後に（連続して）、第１のパルスとは符号が逆の電圧Ｒ2ボルトの第２のパルスを印加する。これによって、残留する電荷ΔＱ’を低減し、読み出しによるメモリ状態の劣化を抑制できる。
【００５０】
［メモリセルの一例］
メモリセルが集積されたメモリ装置を構成するメモリセルの一例を、図６に示す。なお、図６に示すメモリセルは一例であり、本発明はこの例に限定されない。
【００５１】
図６のメモリセルは、強誘電体メモリ素子１０と、書き込み用（スイッチング用）トランジスタ６０（たとえばＭＩＳ−ＦＥＴ）とを含む。なお、図６のＥ点は、ＦＥＴ２０のオン・オフによって電流Ｉに充分に差がでるような電位に保持されればよく、必ずしもアースに接続される必要はない。
【００５２】
書き込みの際は、第１のビット線Ｂi1の電圧を制御してトランジスタ６０をオンにし、ワード線ＷＬおよび第２のビット線Ｂi2を介して強誘電体キャパシタ３０に書き込み電圧を印加する。書き込み終了後の保持状態においては、第１のビット線Ｂi1の電圧を制御してトランジスタ６０をオフにする。一方、読み出しの際には、ワード線ＷＬを介して読み出し電圧ＶRを印加するとともに、第２のビット線Ｂi2に所定の電圧を印加する。読み出し電圧ＶRの印加によって流れる電流Ｉの大きさは、強誘電体キャパシタ３０の分極状態に応じて異なる。したがって、電流Ｉの大きさから、記録されている論理値（”０”または”１”）を読み取ることができる。
【００５３】
［実施例］
以下、実施例によって本発明の第１の駆動方法を詳細に説明する。
【００５４】
［評価方法］
評価は、図７に示す回路を用いて行った。ＦＥＴ２０には、市販のＭＯＳ−ＦＥＴを用いた。評価に用いた強誘電体キャパシタ３０の構造を、図７に示す。
【００５５】
図７の強誘電体キャパシタ３０は、以下の方法で形成した。まず、表面に厚さ１０ｎｍの熱酸化膜７１ａ（ＳｉＯ2膜）が形成されているＳｉ基板７１を用意した。その熱酸化膜７１ａ上に、第１の電極７２として、ＲｕＯ2膜７２ａ（厚さ６０ｎｍ）と、Ｐｔ膜７２ｂ（厚さ７００ｎｍ）とを積層した。次に、多結晶のＰｂ（Ｚｒ，Ｔｉ）Ｏ3からなる多結晶ＰＺＴ膜７３（厚さ２００ｎｍ）を形成した。次に、多結晶ＰＺＴ膜７３の上に、第２の電極７４としてＲｕＯ2膜（厚さ）を形成した。これらの膜は、スパッタ法によって形成した。このようにして強誘電体キャパシタ３０を形成した。そして、第１の電極７２のＰｔ膜７２ｂを、端子７５を介してＦＥＴ２０のゲート電極に接続した。
【００５６】
このようにして形成された回路を用いて測定を行った。なお、ドレイン電圧ＶDを２Ｖ、ドレイン抵抗ＲDを１ｋΩとした。また、書き込み（Ｗｒｉｔｉｎｇ）は、端子７５をアースに接続した状態で強誘電体キャパシタ３０のみに電圧ＶWを印加することによって行った。読み出し（Ｒｅａｄｉｎｇ）は、強誘電体キャパシタの第２の電極７４とアースとの間に、電圧ＶRを印加することによって行った。出力電圧ＶOは，ＦＥＴ２０のドレイン端にオシロスコープを接続して観測した。
【００５７】
読み出し特性の評価の手順を図８に示す。メモリに書き込みをした後、第１回目の読み出しを行なう。次に、強誘電体キャパシタの第２の電極７４とＦＥＴ２０のドレイン電極とをアースに接続し、且つ端子７５（図７参照）をフローティングにした状態を１分間保つ（保持状態）。その後、第２回目の読み出しを行なう。次に、メモリを再度、保持状態にする。このような読み出しと保持のサイクルを１０回繰り返し、各読み出し時の出力電圧ＶOをオシロスコープで観測した。
【００５８】
［例１］
例１では、従来の書き込み・読み出し法によってデータの書き込みおよび読み出しを行った。例１において、状態Ｐｒ+および状態Ｐｒ-の書き込みには、それぞれ、図９（ａ）に示す４Ｖの２パルス、および図９（ｂ）に示す−４Ｖの２パルスを印加した。また、読み出しには、図９（ｃ）に示す３．５Ｖの２パルスを印加した。なお、例１では、書き込み電圧および読み出し電圧を、同じパルスを連続した２パルスの電圧としているが、単一のパルスであってもよい（以下の例においても同様である）。
【００５９】
状態Ｐｒ+において読み出し電圧を印加した際の出力電圧ＶOの変化を図９（ｄ）に示し、状態Ｐｒ-において読み出し電圧を印加した際の出力電圧ＶOの変化を図９（ｅ）に示す。状態Ｐｒ+における出力電圧ＶOは、読み出しを１０回行った後も、１回目の読み出しと同じく２Ｖで一定であり、ＭＯＳＦＥＴのＯＦＦ状態が安定に維持された。このことから、状態Ｐｒ+のメモリ状態（強誘電体キャパシタの分極状態）が、劣化することなく保持されていることが分かる。
【００６０】
一方、状態Ｐｒ-における出力電圧ＶOは、何れの読み出しにおいてもＭＯＳＦＥＴがＯＮ状態ではあったが、読み出し回数が増えるにつれて、出力電圧ＶOの変化が小さくなった。このことから、読み出しによって、メモリ状態（強誘電体キャパシタの分極状態）が劣化していることがわかる。
【００６１】
［例２］
例２では、新規な書き込み方法を用いてデータの書き込みを行った。ただし、読み出しは、従来の方法と同じ方法で行った。例２では、強誘電体キャパシタを状態Ｐｒ+または状態Ｐｒ0とすることによって、書き込みを行った。状態Ｐｒ+の書き込みには、例１と同様に図９（ａ）に示す４Ｖの２パルスを用いた。一方、状態Ｐｒ0の書き込みには、図１０（ａ）に示す、４Ｖのパルスとそれに続く−２．５Ｖのパルスからなるパルス列を用いた。読み出しでは、例１と同様に、図１０（ｂ）に示す３．５Ｖの２パルスを印加した。
【００６２】
状態Ｐｒ0において読み出し電圧を印加した際の出力電圧ＶOの変化を、図１０（ｃ）に示す。例２においても、読み出し回数が増えるにつれて出力電圧の変化が小さくなった。このことから、従来の方法を用いた例１と同様に、例２においても、メモリ状態が劣化していることがわかる。しかし、例１に比べ、例２では、読み出しを繰り返すことによる出力電圧の変化の減少がゆるやかである。これは、状態Ｐｒ0を利用することによって、電荷ΔＱ’が減少したためであると考えられる。
【００６３】
［例３］
例３では、データの書き込み・読み込みの両方に新規な方法を用いた。例３では、強誘電体キャパシタを状態Ｐｒ+または状態Ｐｒ0とすることによって、書き込みを行った。状態Ｐｒ+の書き込みには、例１と同様に図１１（ａ）に示す４Ｖの２パルスを用いた。一方、状態Ｐｒ0の書き込みには、図１１（ｂ）に示す、４Ｖのパルスとそれに続く−２．６Ｖのパルスからなるパルス列を用いた。読み出しは、図１１（ｃ）に示す、３．５Ｖのパルスとそれに続く−２．１Ｖのパルスからなるパルス列を２つ連続して印加することによって行った。なお、読み出し時に印加するパルス列は１つであってもよい。
【００６４】
状態Ｐｒ+において読み出し電圧を印加した際の出力電圧ＶOの変化を図１１（ｄ）に示し、状態Ｐｒ0において読み出し電圧を印加した際の出力電圧ＶOの変化を図１１（ｅ）に示す。状態Ｐｒ+における出力電圧ＶOは、読み出しを１０回行った後も、１回目の読み出しと同じく約２Ｖでほぼ一定であり、ＭＯＳＦＥＴのＯＦＦ状態が安定に維持された。このことから、状態Ｐｒ+においては、メモリ状態（強誘電体キャパシタの分極状態）が劣化することなく保持されていることが分かる。
【００６５】
また、状態Ｐｒ0における出力電圧ＶOは、読み出し回数が増えてもほとんど変化がなかった。このことから、状態Ｐｒ0のメモリ状態（強誘電体キャパシタの分極状態）が、劣化することなく保持されていることが分かる。このように、本発明の駆動方法を用いることによって、ほぼ非破壊の読み出しが可能である。
【００６６】
次に、状態Ｐｒ+および状態Ｐｒ0において読み出しを行った後に、メモリ状態が読み出し前の状態に戻るかどうかを検証した。読み出しによるメモリ状態の劣化がなければ、非破壊読出しを何回も繰り返し続けることができる。具体的には、図７に示す回路において、端子７５にオシロスコープを接続し、読み出し電圧ＶRと、読み出し電圧ＶRの印加によって誘電体キャパシタに蓄積された電荷量Ｑfとの関係を評価した。なお、強誘電体キャパシタに蓄積されている蓄積電荷Ｑfそのものは、原理的にオシロスコープでは簡単に観測できないので、読み出しによるその変化を測定した。つまり、オシロスコープで観測できるのは、読み出し前の蓄積電荷量から変化した電荷量ＱfOであるので、読み出し後もＱfOがゼロであればメモリ状態は劣化していないといえる。
【００６７】
読み出し電圧は、本来は矩形パルスであるが、オシロスコープで読みやすいように、図１２に示す三角波に類似のパルスを読み出し電圧に用いた。但し、最大電圧および最小電圧は、図１１の結果を踏まえて、それぞれ３．５Ｖおよび−２．１Ｖとした。
【００６８】
状態Ｐｒ+における結果を図１３（ａ）に示し、状態Ｐｒ0における結果を図１３（ｂ）に示す。いずれの場合も、読み出し電圧ＶRの印加によって、幅の小さいヒステリシスを描いており、電圧ＶRの印加後（読み出し後）も、電荷量ＱfOはゼロであった。このことから、本発明の方法によれば非破壊読み出しを繰り返し行えることが裏付けられた。
【００６９】
図１３（ａ）および（ｂ）に示すように、ＶR−ＱfOのヒステリシスループで囲まれる面積は小さい。一般に、この面積は、１サイクルごとに消費されるエネルギー、すなわち、１サイクルごとに強誘電体膜内で熱として消費されるエネルギーを示している。この消費エネルギーが大きいと、強誘電体膜の劣化がより早く進行する。図２に示すように、ヒステリシスループの幅が広い状態を用いてデータの書き込み・読み出しを行う場合、強誘電体膜内におけるエネルギー損失が大きく、強誘電体膜の劣化が大きいと推測される。このことが、強誘電体メモリで実用上問題となっている疲労現象などを助長している可能性は充分にある。それに対して、本発明の方法では、書き込み・読出し共に強誘電体膜内のエネルギー消費量を小さくできるが、特に読み出しではそれを極端に小さくすることが可能であるので、強誘電体膜の寿命が延び、且つメモリ動作に必要な消費電力も少なくなると考えられる。
なお、上記本発明の読み出し方法および書き込み方法は、いずれか一方のみを用いても効果が得られるが、両方を用いることによってより高い効果が得られる（第２の駆動方法においても同様である）。
【００７０】
［本発明の第２の強誘電体メモリ］
本発明の第２の強誘電体メモリは、複数のメモリセルと、複数のメモリセルのそれぞれに接続されるワード線ならびに第１および第２のビット線とを含む。本発明の強誘電体メモリの一例では、複数のメモリセルは、行方向および列方向にマトリックス状に配置される。そして、ワード線は、行ごとに配置され、第１および第２のビット線は列ごとに配置される。
【００７１】
メモリセルは、半導体と、半導体に接続されたソース電極およびドレイン電極と、半導体上に形成された絶縁膜（ゲート絶縁膜）と、半導体のチャネルを制御できる強誘電体キャパシタと、書き込み用トランジスタとを含む。強誘電体キャパシタは、積層された第１の電極、強誘電体膜および第２の電極を含む。強誘電体キャパシタの第１の電極は、ゲート絶縁膜上に直接積層されているか、または、ゲート絶縁膜上に積層されたゲート電極に接続されている。このメモリセルは、別の観点では、第１の電極、強誘電体膜および第２の電極を含む強誘電体キャパシタと、その強誘電体キャパシタがゲート電極として機能する電界効果トランジスタと、書き込み用トランジスタとを備える。強誘電体キャパシタおよび電界効果トランジスタについては、第１の駆動方法で説明したものと同じであるため、重複する説明を省略する。
【００７２】
強誘電体キャパシタの第２の電極は、ワード線に接続される。強誘電体キャパシタで制御される電界効果トランジスタのソース電極およびドレイン電極のうちの一方は、第２のビット線に接続されている。書き込み用トランジスタのゲート電極は、第１のビット線に接続されている。書き込み用トランジスタのソース電極およびドレイン電極は、その内の一方が強誘電体キャパシタの第１の電極に接続され、残りのもう一方が第２のビット線に接続されている。書き込み用トランジスタには、ＭＩＳ−ＦＥＴなどの電界効果トランジスタを用いることができる。
【００７３】
上記メモリセルの一例は、図６に示したメモリセルである。したがって、上述した事項と重複する説明は省略する。本発明の第２の強誘電体メモリの駆動方法（本発明の第２の駆動方法）において、第１の分極状態および第２の分極状態を書き込む原理、ならびに読み出しの原理については、第１の駆動方法と同じである。第２の駆動方法では、ワード線およびビット線に印加する電圧パルスを工夫することによって、特定のメモリセルに書き込みを行う際に、書き込みを行わない他のメモリセルの強誘電体膜の分極状態の劣化をより少なくしている。
【００７４】
第２の駆動方法で駆動される強誘電体メモリについて、一例の構成を図１４に示す。なお、図１４では、２行×２列の部分のみを示すが、実際には、より多数のメモリセルがマトリクス状に配置される。図１４では、ｉ番目の行でｊ番目の列にあるメモリセルを、Ｃijで示す。
【００７５】
各メモリセルは、ＦＥＴ２０と、強誘電体キャパシタ３０と、書き込み用トランジスタ６０とを含む回路として模式的に表される。ｉ番目の行には、ワード線ＷＬiが配置されている。また、ｊ番目の列には、第１のビット線Ｂj1と第２のビット線Ｂj2とが配置されている。
【００７６】
書き込み用トランジスタ６０のゲート電極は、第１のビット線Ｂj1に接続されている。書き込み用トランジスタ６０のソース電極およびドレイン電極は、いずれか一方が第２のビット線Ｂj2に接続され、他方が強誘電体キャパシタ３０の第１の電極（ＦＥＴ２０側の電極）に接続されている。ＦＥＴ２０のソース電極およびドレイン電極は、いずれか一方が第２のビット線Ｂj2に接続され、他方がアースに接続されている。なお、図１４でアース電位としている箇所の電位は、読み出し時に強誘電体膜の分極状態に応じた電流がソース−ドレイン間を流れる電位であればよく、必ずしもアース電位である必要はない。また、本発明の効果が得られる限り、ワード線およびビット線の通常時の電位は、アース電位でなくてもよい。
【００７７】
［第１の駆動方法の一例の課題］
図１４のメモリセルＣ11に対して、上述した第１の駆動方法で説明した電圧パルスの一例を用いて書き込みおよび読み出しを行う場合について説明する。メモリセルＣ11の読み出しおよび書き込みの際に印加する読み出し電圧および書き込み電圧を、図１５（ａ）〜（ｃ）に示す。
【００７８】
図１５（ａ）に示すように、読み出しは、第２のビット線Ｂ12に電圧ＶDを印加した状態で、ワード線ＷＬ1に読み出し電圧を印加することによって行われる。読み出し電圧は、電圧Ｒ1ボルトのパルスと、それに続く電圧Ｒ2ボルトのパルスとによって構成される。読み出しの際には、書き込み用トランジスタ６０はオフの状態にある。
【００７９】
分極状態Ｐｒ+の書き込みは、図１５（ｂ）に示すように、第１のビット線Ｂ11の電位を高レベルにして書き込み用トランジスタ６０をオン状態にするとともに、ワード線ＷＬ1に第１の書き込み電圧を印加することによって行われる。分極状態Ｐｒ0の書き込みは、図１５（ｃ）に示すように、第１のビット線Ｂ11の電位を高レベルにして書き込み用トランジスタ６０をオン状態にするとともに、ワード線ＷＬ1に第２の書き込み電圧を印加することによって行われる。
【００８０】
ワード線ＷＬ1以外のワード線の電位は、アース電位である。また、第１のビット線の電位は、メモリセルＣ11の書き込み用トランジスタ６０をオンにするとき以外は、アース電位である。また、第２のビット線の電位は、メモリセルＣ11を読み出すとき以外はアース電位である。
【００８１】
メモリセルＣ11に対して読み出しおよび書き込みを行う場合、それによってメモリセルＣ11以外のメモリセルのメモリ状態が変化することをできるだけ抑制する必要がある。読み出し電圧の印加によるメモリ状態の劣化は、メモリセルＣ11に加えて、読み出しが選択されていないメモリセルに対しても少ないことは、上述した通りである。
【００８２】
メモリセルＣ11に対して書き込みを行う場合でも、メモリセルＣ11と異なる行に存在するメモリセルＣmj（ｍは１以外の数）の強誘電体キャパシタＣfのメモリ状態は変化しない。これは、メモリセルＣmjに接続されるワード線ＷＬmおよび第２のビット線Ｂj2の電位がアース電位であるためである。
【００８３】
一方、メモリセルＣ11に対して書き込みを行う場合、メモリセルＣ11と同じ行に存在するメモリセルＣ1n（ｎは１以外の数）の強誘電体キャパシタＣfには、何らかの電圧が印加される。これは、書き込み用トランジスタ６０はオフ状態であるが、ワード線ＷＬ1に印加された電圧が、アース電位にあるＦＥＴ２０のソース電極またはドレイン電極と、強誘電体キャパシタＣfの第２の電極との間に印加されるためである。そのため、書き込みがされるメモリセルＣ11と同じ行にあるメモリセルＣ1nは、ディスターブを受ける場合がある。それらを、以下の表１にまとめる。
【００８４】
【表１】
【００８５】
表１に示すように、メモリセルＣ1nが分極状態Ｐｒ0である場合にワード線ＷＬ1にＰｒ0の書き込み電圧が印加されても、メモリセルＣ1nの分極状態は変わらない。しかし、メモリセルＣ1nが分極状態Ｐｒ0である場合にワード線ＷＬ1にＰｒ+の書き込み電圧が印加されると、ランダムな分極状態に近い分極状態Ｐｒ0が、正電圧の印加によって徐々に分極状態Ｐｒ+に近づいて劣化していく。仮にメモリセルＣ1nの強誘電体キャパシタＣfに印加される電圧が強誘電体キャパシタＣfの抗電圧未満であったとしても、メモリセルＣ1nの分極状態は徐々に遷移し、ランダムに近い初期の状態とは異なる正の残留分極の状態となる。そのため、メモリ状態を明確に見分けることが難しくなる。
【００８６】
メモリセルＣ1nが分極状態Ｐｒ+である場合にワード線ＷＬ1にＰｒ0の書き込み電圧が印加される場合、メモリセルＣ1nの書き込み用トランジスタ６０はオフであり、また、Ｐｒ0の書き込み電圧パルスは読み出し電圧パルスと同形である。そのため、この場合には非破壊読出し動作と同じ動作が行われるため、メモリセルＣ1nにおけるディスターブは実質的に問題とならない。
【００８７】
［本発明の第２の駆動方法］
上述したように、第１の駆動方法で説明した書き込み電圧をワード線に印加することによって書き込みを行う場合には、書き込みが行われるメモリセル以外のメモリセルのメモリ状態が劣化する場合がある。そのような劣化を避けるために、第２の駆動方法では、ワード線およびビット線に印加する電圧に工夫を加えている。
【００８８】
本発明の第２の駆動方法は、本発明の第２の強誘電体メモリを駆動する方法である。この駆動方法は、書き込みを行うステップと、読み出しを行うステップとを含む。
【００８９】
書き込みを行うステップでは、強誘電体膜を第１の分極状態にする第１の書き込み電圧、または、強誘電体膜を第２の分極状態にする第２の書き込み電圧を、強誘電体キャパシタの２つの電極間（第１の電極と第２の電極との間）に印加することによって書き込みを行う。
【００９０】
また、読み出しを行うステップでは、強誘電体キャパシタの第２の電極に、電圧Ｒ1ボルトのパルスとそれに続く電圧Ｒ2ボルトのパルスとを含む読み出し電圧パルスを印加することによって読み出しを行う。そして、電圧Ｒ1およびＲ2は、｜Ｒ1｜＞｜Ｒ2｜、およびＲ1・Ｒ2＜０の関係を満たす。強誘電体キャパシタの抗電圧Ｖcボルトと電圧Ｒ1とは、通常、｜Ｒ1｜＞｜Ｖc｜の関係を満たす。本発明の効果が得られる限り、電圧Ｒ2の絶対値は、抗電圧Ｖcの絶対値より大きくてもよいし、同じでもよいし、小さくてもよい。一例では、電圧Ｒ2の絶対値は、抗電圧Ｖcの絶対値より大きい。読み出し電圧の各パルスの長さおよび大きさの一例は、第１の駆動方法で説明した一例と同じである。
【００９１】
第２の分極状態（Ｐｒ0）は、第１の分極状態（Ｐｒ+またはＰｒ-）よりも無電界下における分極の大きさが小さい状態である。第１の分極状態および第２の分極状態については、第１の駆動方法で説明したため、重複する説明を省略する。
【００９２】
第１の書き込み電圧は、電圧Ｗ11ボルトの第１のパルスＰ11とそれに続く電圧Ｗ12ボルトの第２のパルスＰ12とを含む第１書き込み電圧パルスを第２の電極に印加すると共に、第１のパルスＰ11が印加されているときだけ書き込み用トランジスタをオン状態にすることによって、強誘電体キャパシタの２つの電極間（第１の電極と第２の電極との間）に印加される。
【００９３】
第２の書き込み電圧は、電圧Ｗ21ボルトの第１のパルスＰ21とそれに続く電圧Ｗ22ボルトの第２のパルスＰ22とを含む第２書き込み電圧パルスを第２の電極に印加すると共に、第１および第２のパルスＰ21およびＰ22が印加されているときに書き込み用トランジスタをオン状態にすることによって、強誘電体キャパシタの２つの電極間（第１の電極と第２の電極との間）に印加される。そして、強誘電体キャパシタの抗電圧Ｖcボルトと、電圧Ｗ11、Ｗ12、Ｗ21およびＷ22とは、｜Ｗ11｜＞｜Ｗ12｜、Ｗ11・Ｗ12＜０、｜Ｗ21｜＞｜Ｗ22｜、Ｗ21・Ｗ22＜０、および｜Ｗ21｜≧｜Ｗ11｜＞｜Ｖc｜の関係を満たす。電圧Ｗ12の絶対値は、抗電圧Ｖcの絶対値より大きくてもよいし、同じでもよいし、小さくてもよい。一例では、電圧Ｗ12の絶対値は、抗電圧Ｖcの絶対値より大きい。電圧Ｗ22の絶対値は、抗電圧Ｖcの絶対値より大きくてもよいし、同じでもよいし、小さくてもよい。一例では、電圧Ｗ22の絶対値は、抗電圧Ｖcの絶対値より大きい。第２の書き込み電圧の各パルスの長さおよび大きさの一例は、第１の駆動方法で説明した一例と同じである。
【００９４】
電圧Ｗ11およびＷ12の大きさ、および第１および第２のパルスＰ11およびＰ12のパルス幅は、強誘電体膜の材料や厚さに応じて設定される。一例では、第１および第２のパルスＰ11およびＰ12のパルス幅は、それぞれ独立に、０．００１マイクロ秒〜１００マイクロ秒（たとえば０．００１マイクロ秒〜１マイクロ秒）の範囲にある。また、一例では、電圧Ｗ11は０．３ボルト〜５ボルト（たとえば０．５ボルト〜３ボルト）の範囲にあり、電圧Ｗ12は−０．０１ボルト〜−４ボルト（たとえば−０．１ボルト〜−２．５ボルト）の範囲にある。通常、電圧Ｗ12の絶対値は、電圧Ｗ11の絶対値の０．００２倍〜０．８倍（たとえば０．４倍〜０．７５倍）の範囲にある。
【００９５】
第２の駆動方法では、第１書き込み電圧パルス、第２書き込み電圧パルスおよび読み出し電圧パルスから選ばれる２つ以上の電圧パルスが同じ電圧パルスであってもよい。たとえば、第１書き込み電圧パルスと第２書き込み電圧パルスとが同じ電圧パルスであってもよい。また、読み出し電圧パルスと第１書き込み電圧パルスとが同じ電圧パルスであってもよい。さらに、読み出し電圧パルスと第１書き込み電圧パルスと第２書き込み電圧パルスとが同じ電圧パルスであってもよい。これらのパルスを同じにすることによって、回路全体の構成を簡略化できる。
【００９６】
［第２の駆動方法の一例］
以下に、図１４のメモリセルＣ11に、第２の駆動方法で読み出しおよび書き込みを行う場合の一例について説明する。この一例では、読み出しは、図１６（ａ）に示すように、第１の駆動方法の一例で説明したのと同じ方法で行われる。第２の駆動方法によってメモリセルＣ11の強誘電体キャパシタＣfを分極状態Ｐｒ+にする場合のワード線ＷＬ1および第１のビット線Ｂ11の電位を図１６（ｂ）に示す。
【００９７】
メモリセルＣ11の強誘電体キャパシタＣfを分極状態Ｐｒ+にする場合、第１のビット線Ｂ11には、書き込み用トランジスタ６０をオン状態にするための電圧ＶBボルトが印加される。ワード線ＷＬ1には、電圧Ｗ11ボルトの第１のパルスＰ11と、電圧Ｗ12ボルトの第２のパルスＰ12とからなる第１書き込み電圧パルスが印加される。この第１書き込み電圧パルスは、読み出し電圧パルスと同形である。電圧Ｗ11ボルトの第１のパルスＰ11は、書き込み用トランジスタ６０がオン状態となっている時間よりも時間ｔlagだけ長く印加される。電圧Ｗ12ボルトの第２のパルスＰ12は、書き込み用トランジスタ６０がオフ状態となってから印加される。そのため、強誘電体キャパシタＣfの２つの電極間に印加されるのは、第１のパルスＰ11の電圧Ｗ11ボルトと、ＣfとＦＥＴ２０の入力容量ＣSとで決まる第２のパルスＰ12の電圧Ｗ12ボルトによる分圧、Ｗ12Ｃs／（Ｃs＋Ｃf）ボルトである。この電圧Ｗ12ボルトの分圧Ｗ12Ｃs／（Ｃs＋Ｃf）ボルトは、Ｗ12ボルトより低く、読み出し時の電圧Ｒ2ボルトのパルスを印加したときのＣfにかかる分圧Ｒ2Ｃs／（Ｃs＋Ｃf）ボルトに近いため、メモリ状態は劣化しにくい。そのため、強誘電体キャパシタＣfの２つの電極間に印加される電圧パルスは、実質的に第１の駆動方法と同じであると考えられる。その結果、強誘電体キャパシタＣfは分極状態Ｐｒ+とされる。なお、ｔlagは回路応答の遅れを考慮した時間であり、本発明の効果が得られる限り時間ｔlagがなくてもよい。
【００９８】
第２の駆動方法において、メモリセルＣ11の強誘電体キャパシタＣfを分極状態Ｐｒ0にする場合のワード線ＷＬ1および第１のビット線Ｂ11の電位を図１６（ｃ）に示す。強誘電体キャパシタＣfを分極状態Ｐｒ0にする場合、第１のビット線Ｂ11には、書き込み用トランジスタ６０をオン状態にするための電圧ＶBボルトが印加される。ワード線ＷＬ1には、電圧Ｗ21ボルトの第１のパルスＰ21と、電圧Ｗ22ボルトの第２のパルスＰ22とからなる第２書き込み電圧パルスが印加される。第１のパルスＰ21および第２のパルスＰ22は、書き込み用トランジスタ６０がオン状態になっているときに印加される。このように、分極状態Ｐｒ0にする書き込み方法は、第１の駆動方法と同じである。
【００９９】
この一例では、第１書き込み電圧パルスと第２書き込み電圧パルスと読み出し電圧のパルス列とは、同形のパルス列であり、電圧Ｗ11と電圧Ｗ21と電圧Ｒ1とは等しく、電圧Ｗ12と電圧Ｗ22とは等しく、電圧Ｗ12あるいは電圧Ｗ22と電圧Ｒ2とは近い。したがって、メモリセルＣ11に分極状態Ｐｒ+を書き込む際に、メモリセルＣ11以外の第１行目のメモリセルＣ1nには、非破壊読み出し動作を行う読み出し電圧パルスとほぼ同形のパルスが印加される。そのため、読み出し動作を行ったときと同様に、メモリセルＣ1nの分極状態はほとんど変化しない。
【０１００】
このように、第２の駆動方法によれば、メモリセルＣ11に分極状態Ｐｒ+を書き込む際に生じる他のメモリセルのメモリ状態の劣化を抑制できる。また、読み出しおよび分極状態Ｐｒ0の書き込みによるメモリ状態の劣化が少ないことは、上述した通りである。
【０１０１】
なお、以上の説明では、読み出しの際に状態Ｐｒ+と状態Ｐｒ0との間の容量の相違が出るようにデータの書き込みを行う例について説明したが、状態Ｐｒ-と状態Ｐｒ0との間の容量の相違が出るようにデータの書き込みを行ってもよい。
【産業上の利用可能性】
【０１０２】
本発明は、強誘電体メモリおよびその駆動方法に利用できる。
【図面の簡単な説明】
【０１０３】
【図１】（ａ）本発明の第１の強誘電体メモリの構造を示す断面図、および（ｂ）それを模式的に示す回路図である。
【図２】強誘電体膜の分極−電圧特性の一例を示す図である。
【図３】本発明の強誘電体メモリにおける電圧印加方法の一例を示す模式図である。
【図４】強誘電体キャパシタについて、状態Ｐｒ-および状態Ｐｒ0における分極−電圧特性を示す図である。
【図５】（ａ）本発明の第１の駆動方法において、強誘電体膜を状態Ｐｒ0とするための書き込み電圧の一例を示す図、および（ｂ）本発明の第１の駆動方法における読み出し電圧の一例を示す図である。
【図６】メモリ装置を構成するメモリセルの一例を示す図である。
【図７】実施例で用いた評価回路の構成を模式的に示す図である。
【図８】実施例における評価方法を示す図である。
【図９】従来の書き込み・読み出し方法と、その結果を示す図である。
【図１０】本発明の書き込み方法と、その結果を示す図である。
【図１１】本発明の書き込み・読み出し方法と、その結果を示す図である。
【図１２】実施例において評価に用いた読み出し電圧を示す図である。
【図１３】図１２の読み出し電圧ＶRの印加時における誘電体キャパシタに蓄積された電荷量の変化分ＱfOを示す図である。
【図１４】本発明の第２の駆動方法で駆動される強誘電体メモリの一例を示す回路図である。
【図１５】本発明の第１の駆動方法によって読み出しおよび書き込みを行う場合の電圧パルス一例を示す図である。
【図１６】本発明の第２の駆動方法によって読み出しおよび書き込みを行う場合の電圧パルスの一例を示す図である。
【図１７】従来の駆動方法における書き込み電圧および読み出し電圧の例を示す図である。
【図１８】従来の駆動方法における課題を説明する図である。
【符号の説明】
【０１０４】
１０ メモリ素子
１１ 半導体（半導体基板）
１２ 絶縁膜
１３ 第１の電極
１４ 強誘電体膜
１５ 第２の電極
１６ ソース電極
１７ ドレイン電極
１８ 絶縁膜
２０ 電界効果トランジスタ（ＦＥＴ）
３０ 強誘電体キャパシタ
６０ 書き込み用トランジスタ
【特許請求の範囲】
【請求項１】
半導体と、前記半導体に接続されたソース電極およびドレイン電極と、前記半導体上に形成された絶縁膜と、前記半導体のチャネルを制御できる強誘電体キャパシタとを含む強誘電体メモリの駆動方法であって、
前記強誘電体キャパシタは、積層された第１の電極、強誘電体膜および第２の電極を含み、
前記第１の電極は、前記絶縁膜上に積層されているか、または、前記絶縁膜上に積層されたゲート電極に接続されており、
前記駆動方法は、前記強誘電体膜を第１の分極状態にする第１の書き込み電圧、または、前記強誘電体膜を第２の分極状態にする第２の書き込み電圧を、前記第１の電極と前記第２の電極との間に印加することによって書き込みを行うステップと、前記第２の電極に、電圧Ｒ1ボルトのパルスとそれに続く電圧Ｒ2ボルトのパルスとを含む読み出し電圧パルスを印加することによって読み出しを行うステップとを含み、
前記電圧Ｒ1およびＲ2が、｜Ｒ1｜＞｜Ｒ2｜、およびＲ1・Ｒ2＜０の関係を満たし、
前記第２の分極状態は、前記第１の分極状態よりも無電界下における分極の大きさが小さい状態であり、
前記第１の書き込み電圧は、電圧Ｗ11ボルトのパルスを含み、
前記第２の書き込み電圧は、電圧Ｗ21ボルトの第１のパルスＰ21とそれに続く電圧Ｗ22ボルトの第２のパルスＰ22とを含み、
前記強誘電体キャパシタの抗電圧Ｖcボルトと前記電圧Ｗ11、Ｗ21およびＷ22とが、｜Ｗ21｜＞｜Ｗ22｜、Ｗ21・Ｗ22＜０、および｜Ｗ21｜≧｜Ｗ11｜＞｜Ｖc｜の関係を満たす、強誘電体メモリの駆動方法。
【請求項２】
前記第２の分極状態の無電界下における分極（μＣ／ｃｍ2）の絶対値は、前記第１の分極状態の無電界下における分極（μＣ／ｃｍ2）の絶対値の０倍〜０．４倍の範囲にある請求項１に記載の、強誘電体メモリの駆動方法。
【請求項３】
半導体と、前記半導体に接続されたソース電極およびドレイン電極と、前記半導体上に形成された絶縁膜と、前記半導体のチャネルを制御できる強誘電体キャパシタとを含む強誘電体メモリであって、
前記強誘電体キャパシタは、積層された第１の電極、強誘電体膜および第２の電極を含み、
前記第１の電極は、前記絶縁膜上に積層されているか、または、前記絶縁膜上に積層されたゲート電極に接続されており、
請求項１または２に記載の駆動方法で駆動される強誘電体メモリ。
【請求項４】
複数のメモリセルと、前記複数のメモリセルのそれぞれに接続されるワード線ならびに第１および第２のビット線とを含む強誘電体メモリであって、
前記メモリセルは、半導体と、前記半導体に接続されたソース電極およびドレイン電極と、前記半導体上に形成された絶縁膜と、前記半導体のチャネルを制御できる強誘電体キャパシタと、書き込み用トランジスタとを含み、
前記強誘電体キャパシタは、積層された第１の電極、強誘電体膜および第２の電極を含み、
前記第１の電極は、前記絶縁膜上に直接積層されているか、または、前記絶縁膜上に積層されたゲート電極に接続されており、
前記第２の電極は、前記ワード線に接続され、
前記ソース電極およびドレイン電極のうちの一方が、前記第２のビット線に接続され、
前記書き込み用トランジスタのゲート電極は前記第１のビット線に接続され、
前記書き込み用トランジスタのソース電極およびドレイン電極は、その内の一方が前記第１の電極に接続され、残りのもう一方が前記第２のビット線に接続されている、強誘電体メモリ。
【請求項５】
請求項４に記載の強誘電体メモリの駆動方法であって、
前記強誘電体膜を第１の分極状態にする第１の書き込み電圧、または、前記強誘電体膜を第２の分極状態にする第２の書き込み電圧を、前記第１の電極と前記第２の電極との間に印加することによって書き込みを行うステップと、
前記第２の電極に、電圧Ｒ1ボルトのパルスとそれに続く電圧Ｒ2ボルトのパルスとを含む読み出し電圧パルスを印加することによって読み出しを行うステップとを含み、
前記電圧Ｒ1およびＲ2が、｜Ｒ1｜＞｜Ｒ2｜、およびＲ1・Ｒ2＜０の関係を満たし、
前記第２の分極状態は、前記第１の分極状態よりも無電界下における分極の大きさが小さい状態であり、
前記第１の書き込み電圧は、電圧Ｗ11ボルトの第１のパルスＰ11とそれに続く電圧Ｗ12ボルトの第２のパルスＰ12とを含む第１書き込み電圧パルスを前記第２の電極に印加すると共に、前記第１のパルスＰ11が印加されているときだけ前記書き込み用トランジスタをオン状態にすることによって、前記第１の電極と前記第２の電極との間に印加され、
前記第２の書き込み電圧は、電圧Ｗ21ボルトの第１のパルスＰ21とそれに続く電圧Ｗ22ボルトの第２のパルスＰ22とを含む第２書き込み電圧パルスを第２の電極に印加すると共に、前記第１および第２のパルスＰ21およびＰ22が印加されているときに前記書き込み用トランジスタをオン状態にすることによって、第１の電極と第２の電極との間に印加され、
前記強誘電体キャパシタの抗電圧Ｖcボルトと、前記電圧Ｗ11、Ｗ12、Ｗ21およびＷ22とが、｜Ｗ11｜＞｜Ｗ12｜、Ｗ11・Ｗ12＜０、｜Ｗ21｜＞｜Ｗ22｜、Ｗ21・Ｗ22＜０、および｜Ｗ21｜≧｜Ｗ11｜＞｜Ｖc｜の関係を満たす、強誘電体メモリの駆動方法。
【請求項６】
前記第１書き込み電圧パルスと前記第２書き込み電圧パルスとが同じ電圧パルスである請求項５に記載の強誘電体メモリの駆動方法。
【請求項７】
前記読み出し電圧パルスと前記第１書き込み電圧パルスとが同じ電圧パルスである請求項５に記載の強誘電体メモリの駆動方法。
【請求項８】
前記読み出し電圧パルスと前記第１書き込み電圧パルスと前記第２書き込み電圧パルスとが同じ電圧パルスである請求項５に記載の強誘電体メモリの駆動方法。
【請求項１】
半導体と、前記半導体に接続されたソース電極およびドレイン電極と、前記半導体上に形成された絶縁膜と、前記半導体のチャネルを制御できる強誘電体キャパシタとを含む強誘電体メモリの駆動方法であって、
前記強誘電体キャパシタは、積層された第１の電極、強誘電体膜および第２の電極を含み、
前記第１の電極は、前記絶縁膜上に積層されているか、または、前記絶縁膜上に積層されたゲート電極に接続されており、
前記駆動方法は、前記強誘電体膜を第１の分極状態にする第１の書き込み電圧、または、前記強誘電体膜を第２の分極状態にする第２の書き込み電圧を、前記第１の電極と前記第２の電極との間に印加することによって書き込みを行うステップと、前記第２の電極に、電圧Ｒ1ボルトのパルスとそれに続く電圧Ｒ2ボルトのパルスとを含む読み出し電圧パルスを印加することによって読み出しを行うステップとを含み、
前記電圧Ｒ1およびＲ2が、｜Ｒ1｜＞｜Ｒ2｜、およびＲ1・Ｒ2＜０の関係を満たし、
前記第２の分極状態は、前記第１の分極状態よりも無電界下における分極の大きさが小さい状態であり、
前記第１の書き込み電圧は、電圧Ｗ11ボルトのパルスを含み、
前記第２の書き込み電圧は、電圧Ｗ21ボルトの第１のパルスＰ21とそれに続く電圧Ｗ22ボルトの第２のパルスＰ22とを含み、
前記強誘電体キャパシタの抗電圧Ｖcボルトと前記電圧Ｗ11、Ｗ21およびＷ22とが、｜Ｗ21｜＞｜Ｗ22｜、Ｗ21・Ｗ22＜０、および｜Ｗ21｜≧｜Ｗ11｜＞｜Ｖc｜の関係を満たす、強誘電体メモリの駆動方法。
【請求項２】
前記第２の分極状態の無電界下における分極（μＣ／ｃｍ2）の絶対値は、前記第１の分極状態の無電界下における分極（μＣ／ｃｍ2）の絶対値の０倍〜０．４倍の範囲にある請求項１に記載の、強誘電体メモリの駆動方法。
【請求項３】
半導体と、前記半導体に接続されたソース電極およびドレイン電極と、前記半導体上に形成された絶縁膜と、前記半導体のチャネルを制御できる強誘電体キャパシタとを含む強誘電体メモリであって、
前記強誘電体キャパシタは、積層された第１の電極、強誘電体膜および第２の電極を含み、
前記第１の電極は、前記絶縁膜上に積層されているか、または、前記絶縁膜上に積層されたゲート電極に接続されており、
請求項１または２に記載の駆動方法で駆動される強誘電体メモリ。
【請求項４】
複数のメモリセルと、前記複数のメモリセルのそれぞれに接続されるワード線ならびに第１および第２のビット線とを含む強誘電体メモリであって、
前記メモリセルは、半導体と、前記半導体に接続されたソース電極およびドレイン電極と、前記半導体上に形成された絶縁膜と、前記半導体のチャネルを制御できる強誘電体キャパシタと、書き込み用トランジスタとを含み、
前記強誘電体キャパシタは、積層された第１の電極、強誘電体膜および第２の電極を含み、
前記第１の電極は、前記絶縁膜上に直接積層されているか、または、前記絶縁膜上に積層されたゲート電極に接続されており、
前記第２の電極は、前記ワード線に接続され、
前記ソース電極およびドレイン電極のうちの一方が、前記第２のビット線に接続され、
前記書き込み用トランジスタのゲート電極は前記第１のビット線に接続され、
前記書き込み用トランジスタのソース電極およびドレイン電極は、その内の一方が前記第１の電極に接続され、残りのもう一方が前記第２のビット線に接続されている、強誘電体メモリ。
【請求項５】
請求項４に記載の強誘電体メモリの駆動方法であって、
前記強誘電体膜を第１の分極状態にする第１の書き込み電圧、または、前記強誘電体膜を第２の分極状態にする第２の書き込み電圧を、前記第１の電極と前記第２の電極との間に印加することによって書き込みを行うステップと、
前記第２の電極に、電圧Ｒ1ボルトのパルスとそれに続く電圧Ｒ2ボルトのパルスとを含む読み出し電圧パルスを印加することによって読み出しを行うステップとを含み、
前記電圧Ｒ1およびＲ2が、｜Ｒ1｜＞｜Ｒ2｜、およびＲ1・Ｒ2＜０の関係を満たし、
前記第２の分極状態は、前記第１の分極状態よりも無電界下における分極の大きさが小さい状態であり、
前記第１の書き込み電圧は、電圧Ｗ11ボルトの第１のパルスＰ11とそれに続く電圧Ｗ12ボルトの第２のパルスＰ12とを含む第１書き込み電圧パルスを前記第２の電極に印加すると共に、前記第１のパルスＰ11が印加されているときだけ前記書き込み用トランジスタをオン状態にすることによって、前記第１の電極と前記第２の電極との間に印加され、
前記第２の書き込み電圧は、電圧Ｗ21ボルトの第１のパルスＰ21とそれに続く電圧Ｗ22ボルトの第２のパルスＰ22とを含む第２書き込み電圧パルスを第２の電極に印加すると共に、前記第１および第２のパルスＰ21およびＰ22が印加されているときに前記書き込み用トランジスタをオン状態にすることによって、第１の電極と第２の電極との間に印加され、
前記強誘電体キャパシタの抗電圧Ｖcボルトと、前記電圧Ｗ11、Ｗ12、Ｗ21およびＷ22とが、｜Ｗ11｜＞｜Ｗ12｜、Ｗ11・Ｗ12＜０、｜Ｗ21｜＞｜Ｗ22｜、Ｗ21・Ｗ22＜０、および｜Ｗ21｜≧｜Ｗ11｜＞｜Ｖc｜の関係を満たす、強誘電体メモリの駆動方法。
【請求項６】
前記第１書き込み電圧パルスと前記第２書き込み電圧パルスとが同じ電圧パルスである請求項５に記載の強誘電体メモリの駆動方法。
【請求項７】
前記読み出し電圧パルスと前記第１書き込み電圧パルスとが同じ電圧パルスである請求項５に記載の強誘電体メモリの駆動方法。
【請求項８】
前記読み出し電圧パルスと前記第１書き込み電圧パルスと前記第２書き込み電圧パルスとが同じ電圧パルスである請求項５に記載の強誘電体メモリの駆動方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【公開番号】特開２００８−２０４５９６（Ｐ２００８−２０４５９６Ａ）
【公開日】平成２０年９月４日（２００８．９．４）
【国際特許分類】
【出願番号】特願２００８−２５３１（Ｐ２００８−２５３１）
【出願日】平成２０年１月９日（２００８．１．９）
【出願人】（３０４０２４４３０）国立大学法人北陸先端科学技術大学院大学 (169)
【Ｆターム（参考）】
【公開日】平成２０年９月４日（２００８．９．４）
【国際特許分類】
【出願日】平成２０年１月９日（２００８．１．９）
【出願人】（３０４０２４４３０）国立大学法人北陸先端科学技術大学院大学 (169)
【Ｆターム（参考）】
[ Back to top ]