成膜装置
【課題】本発明の目的は、装置の大幅な改造を必要とせずに、所望の物理量を高精度かつ均一に有する薄膜の製造を可能にする薄膜の膜厚制御装置を提供することである。
【解決手段】成膜装置において、成膜中の薄膜の物理量を測定する物理量測定素子と、前記薄膜の物理量と所望の物理量とを比較する比較部と、前記比較部の比較結果に基づいて成膜条件及び／または成膜時間を制御する制御部とを備えることを特徴とする。これにより、所望の物理量を有する薄膜の製造において、所望の物理量を膜内に均一に有する薄膜の製造を可能とすることができる。
【解決手段】成膜装置において、成膜中の薄膜の物理量を測定する物理量測定素子と、前記薄膜の物理量と所望の物理量とを比較する比較部と、前記比較部の比較結果に基づいて成膜条件及び／または成膜時間を制御する制御部とを備えることを特徴とする。これにより、所望の物理量を有する薄膜の製造において、所望の物理量を膜内に均一に有する薄膜の製造を可能とすることができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜の成膜装置に係わり、特に薄膜の膜質および膜厚の制御を行う成膜装置に関する。
【背景技術】
【０００２】
従来の薄膜抵抗体の作成技術としては、ＴａやＮｉＣｒといった金属材料を、スパッタ及び蒸着等により薄膜を形成し、膜厚とともに変化するシート抵抗が所望の抵抗となるように膜厚を制御し、抵抗体を作成する技術が一般に知られている。この従来薄膜抵抗体の作成技術においては、例えばＴａを任意のＮ2雰囲気下でスパッタリングする事により、ＴａをスパッタターゲットとしてＴａＮを成膜する反応性スパッタリングを行い、または、ＮｉＣｒを使用して抵抗体を作成する場合には、Ｎｉ及びＣｒの元素比率を変化させる手法を取る等、所望の抵抗及びその他の物性を得るために元素構成に改良を加えることが多い。この様に抵抗体作成において、成膜の膜厚、構成元素の制御を行うことは、重要であるといえる。
【０００３】
ＮｉＣｒ抵抗体をスパッタ法で作成する場合、一般的には予め所望の合金比率で作成されたＮｉＣｒをターゲットとして成膜を行うことになる。しかし、同一のターゲットを使用して成膜を重ねると、Ｎｉ、Ｃｒのそれぞれのスパッタリングレートの差により、成膜されたＮｉＣｒの合金比率が変化してしまう。結果として同じ膜厚のＮｉＣｒ抵抗体であっても、スパッタリングターゲット取り付け直後に成膜したものとその後数回成膜した後に成膜したものとでは、抵抗値が変化してしまう現象がおきていた。これはスパッタ法のみならず、蒸着においても、また、どのような合金及び化合物を使用しても、発生する現象であり、この現象が、安定に所望の抵抗値を有する抵抗体を作成することを困難にしている。
【０００４】
この問題に対し、成膜バッチ間の抵抗値の差を軽減する技術として特許文献１に開示された技術が知られている。特許文献１に開示された技術は、スパッタ法において、直前のバッチで成膜された抵抗体の抵抗値を、成膜チャンバに隣接した抵抗測定ステージ上で迅速に読み取り、成膜条件にフィードバックし、成膜条件を制御するものである。これにより、スループットも落とすことなく、製造される抵抗体の抵抗値を安定に保つことができる。
【０００５】
しかしながら、特許文献１に開示された技術では、成膜条件にフィードバックされる情報は、１バッチ前の成膜における情報であり、現在成膜中の薄膜に関する情報になり得ない。よって例えば、成膜中に成膜レートが大きく変動した場合、その成膜バッチで作製される薄膜の膜厚は目的膜厚とは異なるものとなり、抵抗値、電気特性も目的のものとは異なるものとなる。
【０００６】
この問題に対し、成膜中の薄膜の抵抗値をモニターする技術として、特許文献２に開示された技術がある。特許文献２に開示された技術は、成膜されるサンプル上に電極を設置し、成膜中における電極間の抵抗値を経時的に読み取ることにより、目的の抵抗値に達するまで成膜し、目的の抵抗値に達した時点で成膜を終了するものである。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平５−９７１９号公報
【特許文献２】特開平６−８０４９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、特許文献２に開示された技術では、薄膜の抵抗値は、目的の抵抗値を有するものが得られるが、成膜条件の制御が行われていないため、成膜される薄膜の物性分布は、例えば成膜レート変動など、成膜状況の影響を受けたものとなり、薄膜中のいずれの深さ位置においても均一な膜質を有する薄膜を形成することは難しい。このような膜質が均一でない薄膜が起こす悪影響としては、ＣＭＯＳプロセスにおけるゲート電極形成プロセスが挙げられる。ゲート電極にＡｌを使用する場合、まずウエハ全面にＡｌをスパッタリングで成膜する。その後にゲート電極として残したい部分をレジストで保護し、ウエハ全面をドライエッチングすることによりゲート電極として使用される部分以外のＡｌを除去する工程を行う。このゲートプロセスにおいて、始めにスパッタリングで形成されるＡｌ薄膜に、上述した様な膜質が均一ではないＡｌ薄膜が形成されると、その後のドライエッチング時に膜質に応じたサイドエッチングが発生する。その結果、目的のゲート形状とは異なるゲート電極形状となり、トランジスタ性能の悪化、バラつきの増大などを引き起こすことになる。
【０００９】
また、特許文献２に開示された技術を実施する場合には、成膜サンプルの抵抗を測定するため、サンプルに配線を行う必要があり、このためサンプルに成膜する際に、サンプルを自転または公転させることができないため、薄膜の膜厚の面内バラつきは、大きいものとなる。また、サンプルに抵抗値測定用のパターンを必要とするため、歩留まりが低下するという問題も生ずる。
【００１０】
本発明は、上述した従来技術の問題点を解決するためになされたものであり、その目的は、装置の大幅な改造を必要とせずに、所望の物理量を高精度かつ均一に有する薄膜の製造を可能にする薄膜の膜厚制御装置を提供することである。
【課題を解決するための手段】
【００１１】
本発明は、上記課題を解決するために鋭意研究を重ねた結果、成膜装置の構成を特性の公正にする事で目的を達成できることを見出し、この知見に基づいて本発明をなすに至った。すなわち、成膜チャンバ内に成膜サンプルとは別に薄膜が成膜され、成膜中薄膜の物理量を読み取る物理量測定素子と、その物理量と所望の物理量とを比較する比較部と、比較結果に基づいて成膜条件及び／または成膜時間を制御する制御部とを設けることを特徴とする。
【００１２】
また、物理量は、成膜中の薄膜の抵抗値、成膜中の薄膜の電子移動度、又は成膜中の薄膜の電気容量であってもよい。また、物理量測定素子は、絶縁性基板上に２つ以上の電極を有するものとしてもよく、また、成膜中の薄膜は、２種類以上の元素からなる膜であるものとしてもよい。
【発明の効果】
【００１３】
本発明によれば、所望の物理量を有する薄膜の製造において、所望の物理量を膜内に均一に有する薄膜の製造を可能にする。
【図面の簡単な説明】
【００１４】
【図１】本発明による成膜装置における、成膜条件の制御を行う成膜フローを示すフローチャートである。
【図２】本発明による成膜装置の一例として、ＥＢ蒸着機の構成と配置を示す図である。
【図３】本発明における物理量測定素子の構造の詳細を示す図である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施の形態について、ＥＢ蒸着機を使用したＮｉＣｒ（８０：２０）薄膜成膜を例に取り、図１、図２、図３を使用して説明する。
【００１６】
図１は、本発明による成膜装置における、成膜条件の制御を行う成膜フローを示すフローチャートである。
ステップＳ１０１において、成膜レートと目標膜厚の設定を行う。ここでは、例として、成膜レートを成膜レート下限Ｒ０と成膜レート上限Ｒ１の間に設定し、膜厚をｙ０まで成膜を行う場合を示す。この設定内容を使用して、以降のステップにおいて比較、制御を行う。次に、ステップＳ１０２において、ＥＢ電源のエミッションを開始し、成膜が開始される。次に、ステップＳ１０３において、物理量測定素子による抵抗測定を行う。ここでは抵抗値の変化から薄膜膜厚ｙと膜厚変化量を算出し、経過時間との関係から成膜レートＲを算出する。
【００１７】
ステップＳ１０４において、算出した膜厚ｙと、ステップＳ１０１において設定した設定膜厚ｙ０とを比較し、膜厚ｙが設定膜厚ｙ０に達していれば、ステップＳ１０７に進み、ＥＢ蒸着は終了する。また、ステップＳ１０４において、膜厚ｙが設定膜厚ｙ０に達していない場合は、ステップＳ１０５、ステップＳ１０６に進み、成膜レートＲの比較を行う。
【００１８】
ステップＳ１０５において、成膜レートＲがステップＳ１０１において設定した成膜レート下限Ｒ０に達していない場合、ステップＳ１０８に進み、ＥＢ電源のＰＯＷＥＲを上げて成膜レートＲが上昇される。また、ステップＳ１０５において、成膜レートＲが成膜レート下限Ｒ０に達している場合には、ステップＳ１０６に進む。
【００１９】
ステップＳ１０６において、成膜レートＲが成膜レート上限Ｒ１以下である場合には、ＥＢ電源のＰＯＷＥＲは適量と判断され、ステップＳ１０９に進み、ＥＢ電源のＰＯＷＥＲは維持したままとなる。また、ステップＳ１０６において、成膜レートＲが成膜レート上限Ｒ１より高い場合には、ステップ１１０に進み、ＥＢ電源のＰＯＷＥＲは下げられ成膜レートＲが低下される。ステップＳ１０８乃至ステップＳ１１０に続いて、ステップＳ１１１に進み、ステップＳ１１１において一定時間成膜を行い、再びステップ１０３に進む。
【００２０】
以上のように、ＥＢ電源のＰＯＷＥＲ制御を行いながら、成膜を行うことにより、ステップＳ１０１で設定した成膜レートを維持しつつ、目的の膜厚まで成膜を行うことができ、膜質が均一な成膜を行う事が可能となる。より厳密な制御を行う場合には、Ｒ０、Ｒ１の幅を狭くし、ステップ１１１の成膜時間及びサイクル時間を短縮し、物理量測定素子に、高分解能の測定器を使用すればよい。また、成膜装置は、ＥＢ蒸着機だけではなく、ＭＢＥ、ＰＣＶＤ、ＣＶＤ、ＭＯＣＶＤ、スパッタを使用してもよい。
【００２１】
図２は、本発明による成膜装置の一例として、ＥＢ蒸着機２００の構成と配置を示す図である。
成膜条件としては、成膜チャンバ２０１の真空度は、１×１０-7Ｔｏｒｒとし、サンプル２０４は、ＧａＡｓ基板を使用した。サンプル２０４は、サンプル２０４と蒸着源２０２との距離を一定にするため、プラネタリホルダ２０８にセットした。このプラネタリホルダ２０８は公転を行う。蒸着源２０２は、ＮｉＣｒ（８０：２０）φ３０ｍｍ、厚み３ｍｍのタブレットを使用し、タングステン製のハースに充填した。
【００２２】
図２において、ＥＢ蒸着機２００は、物理量測定素子２０５を備える。物理量測定素子２０５は、ホルダ２０８上に配置する場合には、公転による配線のねじれを起こさない公転軸直下に設置する。この際、配線ケーブル２０６が接続される面を蒸着源２０２がある面とは反対に配置するように配置する。また、物理量測定素子２０５をホルダ２０８上ではなく、例えばチャンバ２０１内壁上に設置する場合には、物理量測定素子２０５は、蒸着源２０２からの距離が蒸着源２０２とサンプル２０４との間の距離と同じとなり、かつその距離で蒸着源２０２を中心に球を描いた時に、物理量測定素子２０５の面がその球の法線に向き、かつ配線を接続する面が蒸着源２０２とは反対側となるように配置する。
【００２３】
このように、設置した物理量測定素子２０５は、チャンバ２０１外部の物理量計測器２０７に接続され、物理量測定器２０７によって成膜された膜の電気特性を測定する。このとき、物理量測定器２０７は、薄膜の抵抗を測定する機器だけでなく、例えば電子移動度や電気容量などの他の電気特性を測定する機器であってもよい。また、物理量測定器２０７の分解能が高いほど、成膜制御性が高くなるため、分解能が高い物理量測定器を使用することが望ましい。
【００２４】
図３は、本発明における物理量測定素子の構造の詳細を示す図である。図３ａは、物理量測定素子の上面図を示す。
図３ａにおいて、物理量測定素子の構造として具体的には３ｃｍ×５ｃｍ、厚み３ｍｍのガラス板３０１の両端５ｍｍの部分に金を蒸着し電極３０２としたものを使用する。ただしこの寸法、材質には決まりはなく、絶縁性平板上に電極を備えたものなら何でも良い。
【００２５】
図３ｂは、配線ケーブル３０３により物理量測定素子と物理量計測器とを接続した場合の側面図を示す。図３ｂにおいて、物理量測定素子は、背面の電極部３０２において測定器に接続する為の配線ケーブル３０３と接続する。
【００２６】
図３ｃは、配線ケーブル３０３で物理量測定素子と物理量計測器とを接続する別の形態の側面図を示す。図３ｃにおいて、物理量測定素子の電極は、コネクタ形状３０６とし、さらにチャンバ内壁３０４に、物理量計測器と電気的に接続されたソケット部３０５を設ける。物理量測定素子の電極コネクタ３０６をチャンバ内壁のソケット部３０５に装着できる構造とすることにより、物理量測定素子を再現性良く設置でき、取り外しが容易で使い勝手が良い形状とすることができる。
【００２７】
図３ｄは、成膜を行い、物理量測定素子に薄膜が成膜された様子を示す側面図である。物理量測定素子は、使い捨てとし、成膜バッチごとに新たなものを調製することが望ましいが、例えば、ＰＣＶＤで成膜する場合に、使用した物理量測定素子について、その物理量測定素子に成膜された薄膜３０７を同じＰＣＶＤでプラズマエッチングし、薄膜３０７を剥離する構成とすることもできる。この場合には、物理量測定素子は、成膜バッチごとに取り替える必要がなくなる。また、この場合、成膜装置と薄膜を除去する装置は、必ずしも同一とする必要はなく、別の装置とすることも可能である。
【００２８】
また、物理量測定素子の電極数、配置については、４端子等の多端子構造に改良することができる。この場合には、４端子測定等の、より精度の高い成膜制御を行うことができる。さらに、電極に磁場を発生させる機構を物理量測定素子近傍に備えることにより、ホール測定、ファン・デア・ポー測定を行うことができ、これにより確認できる測定パラメータを使用して成膜制御を行う事も可能である。
【符号の説明】
【００２９】
２０１ 成膜チャンバ
２０２ 蒸着ハース
２０３ 飛行金属粒子
２０４ ＧａＡｓウエハ
２０５ 物理量測定素子
２０６ 配線ケーブル
２０７ 物理量計測器
３０１ ガラス板
３０２ 金電極
３０３ 配線ケーブル
３０４ チャンバ内壁
３０５ ソケット
３０６ コネクタ
３０７ 成膜された薄膜
【技術分野】
【０００１】
本発明は、薄膜の成膜装置に係わり、特に薄膜の膜質および膜厚の制御を行う成膜装置に関する。
【背景技術】
【０００２】
従来の薄膜抵抗体の作成技術としては、ＴａやＮｉＣｒといった金属材料を、スパッタ及び蒸着等により薄膜を形成し、膜厚とともに変化するシート抵抗が所望の抵抗となるように膜厚を制御し、抵抗体を作成する技術が一般に知られている。この従来薄膜抵抗体の作成技術においては、例えばＴａを任意のＮ2雰囲気下でスパッタリングする事により、ＴａをスパッタターゲットとしてＴａＮを成膜する反応性スパッタリングを行い、または、ＮｉＣｒを使用して抵抗体を作成する場合には、Ｎｉ及びＣｒの元素比率を変化させる手法を取る等、所望の抵抗及びその他の物性を得るために元素構成に改良を加えることが多い。この様に抵抗体作成において、成膜の膜厚、構成元素の制御を行うことは、重要であるといえる。
【０００３】
ＮｉＣｒ抵抗体をスパッタ法で作成する場合、一般的には予め所望の合金比率で作成されたＮｉＣｒをターゲットとして成膜を行うことになる。しかし、同一のターゲットを使用して成膜を重ねると、Ｎｉ、Ｃｒのそれぞれのスパッタリングレートの差により、成膜されたＮｉＣｒの合金比率が変化してしまう。結果として同じ膜厚のＮｉＣｒ抵抗体であっても、スパッタリングターゲット取り付け直後に成膜したものとその後数回成膜した後に成膜したものとでは、抵抗値が変化してしまう現象がおきていた。これはスパッタ法のみならず、蒸着においても、また、どのような合金及び化合物を使用しても、発生する現象であり、この現象が、安定に所望の抵抗値を有する抵抗体を作成することを困難にしている。
【０００４】
この問題に対し、成膜バッチ間の抵抗値の差を軽減する技術として特許文献１に開示された技術が知られている。特許文献１に開示された技術は、スパッタ法において、直前のバッチで成膜された抵抗体の抵抗値を、成膜チャンバに隣接した抵抗測定ステージ上で迅速に読み取り、成膜条件にフィードバックし、成膜条件を制御するものである。これにより、スループットも落とすことなく、製造される抵抗体の抵抗値を安定に保つことができる。
【０００５】
しかしながら、特許文献１に開示された技術では、成膜条件にフィードバックされる情報は、１バッチ前の成膜における情報であり、現在成膜中の薄膜に関する情報になり得ない。よって例えば、成膜中に成膜レートが大きく変動した場合、その成膜バッチで作製される薄膜の膜厚は目的膜厚とは異なるものとなり、抵抗値、電気特性も目的のものとは異なるものとなる。
【０００６】
この問題に対し、成膜中の薄膜の抵抗値をモニターする技術として、特許文献２に開示された技術がある。特許文献２に開示された技術は、成膜されるサンプル上に電極を設置し、成膜中における電極間の抵抗値を経時的に読み取ることにより、目的の抵抗値に達するまで成膜し、目的の抵抗値に達した時点で成膜を終了するものである。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平５−９７１９号公報
【特許文献２】特開平６−８０４９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、特許文献２に開示された技術では、薄膜の抵抗値は、目的の抵抗値を有するものが得られるが、成膜条件の制御が行われていないため、成膜される薄膜の物性分布は、例えば成膜レート変動など、成膜状況の影響を受けたものとなり、薄膜中のいずれの深さ位置においても均一な膜質を有する薄膜を形成することは難しい。このような膜質が均一でない薄膜が起こす悪影響としては、ＣＭＯＳプロセスにおけるゲート電極形成プロセスが挙げられる。ゲート電極にＡｌを使用する場合、まずウエハ全面にＡｌをスパッタリングで成膜する。その後にゲート電極として残したい部分をレジストで保護し、ウエハ全面をドライエッチングすることによりゲート電極として使用される部分以外のＡｌを除去する工程を行う。このゲートプロセスにおいて、始めにスパッタリングで形成されるＡｌ薄膜に、上述した様な膜質が均一ではないＡｌ薄膜が形成されると、その後のドライエッチング時に膜質に応じたサイドエッチングが発生する。その結果、目的のゲート形状とは異なるゲート電極形状となり、トランジスタ性能の悪化、バラつきの増大などを引き起こすことになる。
【０００９】
また、特許文献２に開示された技術を実施する場合には、成膜サンプルの抵抗を測定するため、サンプルに配線を行う必要があり、このためサンプルに成膜する際に、サンプルを自転または公転させることができないため、薄膜の膜厚の面内バラつきは、大きいものとなる。また、サンプルに抵抗値測定用のパターンを必要とするため、歩留まりが低下するという問題も生ずる。
【００１０】
本発明は、上述した従来技術の問題点を解決するためになされたものであり、その目的は、装置の大幅な改造を必要とせずに、所望の物理量を高精度かつ均一に有する薄膜の製造を可能にする薄膜の膜厚制御装置を提供することである。
【課題を解決するための手段】
【００１１】
本発明は、上記課題を解決するために鋭意研究を重ねた結果、成膜装置の構成を特性の公正にする事で目的を達成できることを見出し、この知見に基づいて本発明をなすに至った。すなわち、成膜チャンバ内に成膜サンプルとは別に薄膜が成膜され、成膜中薄膜の物理量を読み取る物理量測定素子と、その物理量と所望の物理量とを比較する比較部と、比較結果に基づいて成膜条件及び／または成膜時間を制御する制御部とを設けることを特徴とする。
【００１２】
また、物理量は、成膜中の薄膜の抵抗値、成膜中の薄膜の電子移動度、又は成膜中の薄膜の電気容量であってもよい。また、物理量測定素子は、絶縁性基板上に２つ以上の電極を有するものとしてもよく、また、成膜中の薄膜は、２種類以上の元素からなる膜であるものとしてもよい。
【発明の効果】
【００１３】
本発明によれば、所望の物理量を有する薄膜の製造において、所望の物理量を膜内に均一に有する薄膜の製造を可能にする。
【図面の簡単な説明】
【００１４】
【図１】本発明による成膜装置における、成膜条件の制御を行う成膜フローを示すフローチャートである。
【図２】本発明による成膜装置の一例として、ＥＢ蒸着機の構成と配置を示す図である。
【図３】本発明における物理量測定素子の構造の詳細を示す図である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施の形態について、ＥＢ蒸着機を使用したＮｉＣｒ（８０：２０）薄膜成膜を例に取り、図１、図２、図３を使用して説明する。
【００１６】
図１は、本発明による成膜装置における、成膜条件の制御を行う成膜フローを示すフローチャートである。
ステップＳ１０１において、成膜レートと目標膜厚の設定を行う。ここでは、例として、成膜レートを成膜レート下限Ｒ０と成膜レート上限Ｒ１の間に設定し、膜厚をｙ０まで成膜を行う場合を示す。この設定内容を使用して、以降のステップにおいて比較、制御を行う。次に、ステップＳ１０２において、ＥＢ電源のエミッションを開始し、成膜が開始される。次に、ステップＳ１０３において、物理量測定素子による抵抗測定を行う。ここでは抵抗値の変化から薄膜膜厚ｙと膜厚変化量を算出し、経過時間との関係から成膜レートＲを算出する。
【００１７】
ステップＳ１０４において、算出した膜厚ｙと、ステップＳ１０１において設定した設定膜厚ｙ０とを比較し、膜厚ｙが設定膜厚ｙ０に達していれば、ステップＳ１０７に進み、ＥＢ蒸着は終了する。また、ステップＳ１０４において、膜厚ｙが設定膜厚ｙ０に達していない場合は、ステップＳ１０５、ステップＳ１０６に進み、成膜レートＲの比較を行う。
【００１８】
ステップＳ１０５において、成膜レートＲがステップＳ１０１において設定した成膜レート下限Ｒ０に達していない場合、ステップＳ１０８に進み、ＥＢ電源のＰＯＷＥＲを上げて成膜レートＲが上昇される。また、ステップＳ１０５において、成膜レートＲが成膜レート下限Ｒ０に達している場合には、ステップＳ１０６に進む。
【００１９】
ステップＳ１０６において、成膜レートＲが成膜レート上限Ｒ１以下である場合には、ＥＢ電源のＰＯＷＥＲは適量と判断され、ステップＳ１０９に進み、ＥＢ電源のＰＯＷＥＲは維持したままとなる。また、ステップＳ１０６において、成膜レートＲが成膜レート上限Ｒ１より高い場合には、ステップ１１０に進み、ＥＢ電源のＰＯＷＥＲは下げられ成膜レートＲが低下される。ステップＳ１０８乃至ステップＳ１１０に続いて、ステップＳ１１１に進み、ステップＳ１１１において一定時間成膜を行い、再びステップ１０３に進む。
【００２０】
以上のように、ＥＢ電源のＰＯＷＥＲ制御を行いながら、成膜を行うことにより、ステップＳ１０１で設定した成膜レートを維持しつつ、目的の膜厚まで成膜を行うことができ、膜質が均一な成膜を行う事が可能となる。より厳密な制御を行う場合には、Ｒ０、Ｒ１の幅を狭くし、ステップ１１１の成膜時間及びサイクル時間を短縮し、物理量測定素子に、高分解能の測定器を使用すればよい。また、成膜装置は、ＥＢ蒸着機だけではなく、ＭＢＥ、ＰＣＶＤ、ＣＶＤ、ＭＯＣＶＤ、スパッタを使用してもよい。
【００２１】
図２は、本発明による成膜装置の一例として、ＥＢ蒸着機２００の構成と配置を示す図である。
成膜条件としては、成膜チャンバ２０１の真空度は、１×１０-7Ｔｏｒｒとし、サンプル２０４は、ＧａＡｓ基板を使用した。サンプル２０４は、サンプル２０４と蒸着源２０２との距離を一定にするため、プラネタリホルダ２０８にセットした。このプラネタリホルダ２０８は公転を行う。蒸着源２０２は、ＮｉＣｒ（８０：２０）φ３０ｍｍ、厚み３ｍｍのタブレットを使用し、タングステン製のハースに充填した。
【００２２】
図２において、ＥＢ蒸着機２００は、物理量測定素子２０５を備える。物理量測定素子２０５は、ホルダ２０８上に配置する場合には、公転による配線のねじれを起こさない公転軸直下に設置する。この際、配線ケーブル２０６が接続される面を蒸着源２０２がある面とは反対に配置するように配置する。また、物理量測定素子２０５をホルダ２０８上ではなく、例えばチャンバ２０１内壁上に設置する場合には、物理量測定素子２０５は、蒸着源２０２からの距離が蒸着源２０２とサンプル２０４との間の距離と同じとなり、かつその距離で蒸着源２０２を中心に球を描いた時に、物理量測定素子２０５の面がその球の法線に向き、かつ配線を接続する面が蒸着源２０２とは反対側となるように配置する。
【００２３】
このように、設置した物理量測定素子２０５は、チャンバ２０１外部の物理量計測器２０７に接続され、物理量測定器２０７によって成膜された膜の電気特性を測定する。このとき、物理量測定器２０７は、薄膜の抵抗を測定する機器だけでなく、例えば電子移動度や電気容量などの他の電気特性を測定する機器であってもよい。また、物理量測定器２０７の分解能が高いほど、成膜制御性が高くなるため、分解能が高い物理量測定器を使用することが望ましい。
【００２４】
図３は、本発明における物理量測定素子の構造の詳細を示す図である。図３ａは、物理量測定素子の上面図を示す。
図３ａにおいて、物理量測定素子の構造として具体的には３ｃｍ×５ｃｍ、厚み３ｍｍのガラス板３０１の両端５ｍｍの部分に金を蒸着し電極３０２としたものを使用する。ただしこの寸法、材質には決まりはなく、絶縁性平板上に電極を備えたものなら何でも良い。
【００２５】
図３ｂは、配線ケーブル３０３により物理量測定素子と物理量計測器とを接続した場合の側面図を示す。図３ｂにおいて、物理量測定素子は、背面の電極部３０２において測定器に接続する為の配線ケーブル３０３と接続する。
【００２６】
図３ｃは、配線ケーブル３０３で物理量測定素子と物理量計測器とを接続する別の形態の側面図を示す。図３ｃにおいて、物理量測定素子の電極は、コネクタ形状３０６とし、さらにチャンバ内壁３０４に、物理量計測器と電気的に接続されたソケット部３０５を設ける。物理量測定素子の電極コネクタ３０６をチャンバ内壁のソケット部３０５に装着できる構造とすることにより、物理量測定素子を再現性良く設置でき、取り外しが容易で使い勝手が良い形状とすることができる。
【００２７】
図３ｄは、成膜を行い、物理量測定素子に薄膜が成膜された様子を示す側面図である。物理量測定素子は、使い捨てとし、成膜バッチごとに新たなものを調製することが望ましいが、例えば、ＰＣＶＤで成膜する場合に、使用した物理量測定素子について、その物理量測定素子に成膜された薄膜３０７を同じＰＣＶＤでプラズマエッチングし、薄膜３０７を剥離する構成とすることもできる。この場合には、物理量測定素子は、成膜バッチごとに取り替える必要がなくなる。また、この場合、成膜装置と薄膜を除去する装置は、必ずしも同一とする必要はなく、別の装置とすることも可能である。
【００２８】
また、物理量測定素子の電極数、配置については、４端子等の多端子構造に改良することができる。この場合には、４端子測定等の、より精度の高い成膜制御を行うことができる。さらに、電極に磁場を発生させる機構を物理量測定素子近傍に備えることにより、ホール測定、ファン・デア・ポー測定を行うことができ、これにより確認できる測定パラメータを使用して成膜制御を行う事も可能である。
【符号の説明】
【００２９】
２０１ 成膜チャンバ
２０２ 蒸着ハース
２０３ 飛行金属粒子
２０４ ＧａＡｓウエハ
２０５ 物理量測定素子
２０６ 配線ケーブル
２０７ 物理量計測器
３０１ ガラス板
３０２ 金電極
３０３ 配線ケーブル
３０４ チャンバ内壁
３０５ ソケット
３０６ コネクタ
３０７ 成膜された薄膜
【特許請求の範囲】
【請求項１】
成膜中の薄膜の物理量を測定する物理量測定素子と、
前記薄膜の物理量と所望の物理量とを比較する比較部と、
前記比較部の比較結果に基づいて成膜条件及び／または成膜時間を制御する制御部と
を備えることを特徴とした成膜装置。
【請求項２】
前記物理量は、成膜中の薄膜の抵抗値であることを特徴とする請求項１に記載の成膜装置。
【請求項３】
前記物理量は、成膜中の薄膜の電子移動度であることを特徴とする請求項１に記載の成膜装置。
【請求項４】
前記物理量は、成膜中の薄膜の電気容量であることを特徴とする請求項１に記載の成膜装置。
【請求項５】
前記物理量測定素子は、絶縁性基板上に２つ以上の電極を有することを特徴とする請求項１乃至４のいずれか１項に記載の成膜装置。
【請求項６】
前記成膜中の薄膜は、２種類以上の元素からなる膜であることを特徴とする請求項１乃至５のいずれか１項に記載の成膜装置。
【請求項１】
成膜中の薄膜の物理量を測定する物理量測定素子と、
前記薄膜の物理量と所望の物理量とを比較する比較部と、
前記比較部の比較結果に基づいて成膜条件及び／または成膜時間を制御する制御部と
を備えることを特徴とした成膜装置。
【請求項２】
前記物理量は、成膜中の薄膜の抵抗値であることを特徴とする請求項１に記載の成膜装置。
【請求項３】
前記物理量は、成膜中の薄膜の電子移動度であることを特徴とする請求項１に記載の成膜装置。
【請求項４】
前記物理量は、成膜中の薄膜の電気容量であることを特徴とする請求項１に記載の成膜装置。
【請求項５】
前記物理量測定素子は、絶縁性基板上に２つ以上の電極を有することを特徴とする請求項１乃至４のいずれか１項に記載の成膜装置。
【請求項６】
前記成膜中の薄膜は、２種類以上の元素からなる膜であることを特徴とする請求項１乃至５のいずれか１項に記載の成膜装置。
【図１】
【図２】
【図３】
【図２】
【図３】
【公開番号】特開２０１０−２３６０４０（Ｐ２０１０−２３６０４０Ａ）
【公開日】平成２２年１０月２１日（２０１０．１０．２１）
【国際特許分類】
【出願番号】特願２００９−８６３４１（Ｐ２００９−８６３４１）
【出願日】平成２１年３月３１日（２００９．３．３１）
【出願人】（３０３０４６２７７）旭化成エレクトロニクス株式会社 (840)
【Ｆターム（参考）】
【公開日】平成２２年１０月２１日（２０１０．１０．２１）
【国際特許分類】
【出願日】平成２１年３月３１日（２００９．３．３１）
【出願人】（３０３０４６２７７）旭化成エレクトロニクス株式会社 (840)
【Ｆターム（参考）】
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