抵抗変化型不揮発性記憶素子の書き込み方法および抵抗変化型不揮発性記憶装置
【課題】書き込み動作の安定性および信頼性を向上した抵抗変化型不揮発性記憶素子の書き込み方法を提供する。
【解決手段】抵抗変化素子を含むメモリセルに対して電圧パルスを印加することにより、抵抗変化素子を、印加される電圧パルスの極性によって第１の抵抗状態と第２の抵抗状態とを可逆的に変化させる書き込み方法であって、抵抗変化素子を第２の抵抗状態から第１の抵抗状態に変化せしめる時に、抵抗変化素子に対して、第２の電圧パルス（ＶＬ）よりも電圧の絶対値が小さく、かつ、第１の電圧パルス（ＶＨ）と極性が異なる第１の抵抗化プレ電圧パルス（ＶＬｐｒ）を印加する第１ステップと、その後、第１の電圧パルス（ＶＨ）を印加する第２ステップとを含む第１の抵抗状態化ステップを含む。
【解決手段】抵抗変化素子を含むメモリセルに対して電圧パルスを印加することにより、抵抗変化素子を、印加される電圧パルスの極性によって第１の抵抗状態と第２の抵抗状態とを可逆的に変化させる書き込み方法であって、抵抗変化素子を第２の抵抗状態から第１の抵抗状態に変化せしめる時に、抵抗変化素子に対して、第２の電圧パルス（ＶＬ）よりも電圧の絶対値が小さく、かつ、第１の電圧パルス（ＶＨ）と極性が異なる第１の抵抗化プレ電圧パルス（ＶＬｐｒ）を印加する第１ステップと、その後、第１の電圧パルス（ＶＨ）を印加する第２ステップとを含む第１の抵抗状態化ステップを含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗変化型不揮発性記憶素子の書き込み方法および抵抗変化型不揮発性記憶装置に関し、特に、電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化型不揮発性記憶素子の抵抗変化を安定的に持続させるための書き込み方法および抵抗変化型不揮発性記憶装置に関する。
【背景技術】
【０００２】
不揮発性記憶装置は、携帯電話機やデジタルカメラなどの携帯機器に広く搭載され、急速に利用が拡大している。近年、音声データや画像データが取り扱われる機会が増加し、これまで以上に大容量で、且つ高速に動作する不揮発性記憶装置が強く要望され始めている。また、携帯機器用途の不揮発性記憶装置の分野では、低消費電力への要求もさらに強まっている。
【０００３】
現在の不揮発性記憶装置の主流はフラッシュメモリである。フラッシュメモリは、フローティングゲートに蓄積する電荷を制御してデータの記憶を行う。フラッシュメモリはフローティングゲートに高電界で電荷を蓄積する構造を有するため、小型化に限界があり、さらなる大容量化のために必要な微細加工が困難であるという課題が指摘されている。さらにフラッシュメモリでは、書き換えのために必ず所定のブロックを一括消去する必要がある。かかる特性により、フラッシュメモリの書き換えには非常に長い時間を要し、ランダムアクセスや高速化にも限界がある。
【０００４】
これらの問題を解決する次世代の不揮発性記憶装置として、電気抵抗の変化によって情報を記録する抵抗変化型素子を用いたものがある。現在提案されている抵抗変化型素子を利用した不揮発性半導体装置（「不揮発性メモリ」ともいう）としては、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ ＲＡＭ）や、ＰＣＲＡＭ（Ｐｈａｓｅ−Ｃｈａｎｇｅ ＲＡＭ）や、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ ＲＡＭ）などが提案されている（例えば、特許文献１〜３参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−１８５７５６号公報
【特許文献２】米国特許第５２８７３１７号明細書
【特許文献３】特開２００４−２３４７０７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、例えばバイポーラ型のＲｅＲＡＭを用いた従来の抵抗変化型素子を用いた不揮発性記憶装置においては、ベリファイ動作と、それにともなう追加書き込みを行なったときに、書き込みにおける不具合が発生する。
【０００７】
そこで、本発明は上述の事情を鑑みてなされたもので、書き込み動作の安定性および信頼性を向上した抵抗変化型不揮発性記憶素子の書き込み方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明の一形態に係る抵抗変化型不揮発性記憶素子の書き込み方法は、抵抗変化型不揮発性記憶素子を含むメモリセルに対して電圧パルスを印加することにより、前記抵抗変化型不揮発性記憶素子を、印加される電圧パルスの極性によって第１の抵抗状態と第２の抵抗状態とを可逆的に変化させる書き込み方法であって、前記抵抗変化型不揮発性記憶素子は、第１電極と、第２電極と、前記第１電極および前記第２電極に挟まれた抵抗変化層とを有し、前記抵抗変化層は、前記第１電極に接する酸素不足型の第１の遷移金属酸化物層と、前記第２電極に接し、前記第１の遷移金属酸化物層よりも小さい酸素不足度をもつ第２の遷移金属酸化物層とを含み、前記抵抗変化型不揮発性記憶素子は、前記第１電極および前記第２電極の一方を基準として前記第１電極および前記第２電極の他方に対して正の電位を持つ第１の閾値電圧以上の電圧パルスである第１の電圧パルスが印加されると前記第１の抵抗状態に遷移し、前記第１電極および前記第２電極の前記他方を基準として前記第１電極および前記第２電極の前記一方に対して正の電位をもつ第２の閾値電圧以上の電圧パルスである第２の電圧パルスが印加されると第２の抵抗状態に遷移する特性を有し、前記書き込み方法は、前記抵抗変化型不揮発性記憶素子を前記第２の抵抗状態から前記第１の抵抗状態に変化せしめる時に、前記抵抗変化型不揮発性記憶素子に対して、電圧の絶対値が前記第２の閾値電圧近傍であり、かつ、前記第１の電圧パルスと極性が異なる第１の抵抗化プレ電圧パルスを印加する第１ステップと、当該第１ステップの後、前記第１の電圧パルスを印加する第２ステップとを含む第１の抵抗状態化ステップを含む。
【発明の効果】
【０００９】
本発明によれば、書き込み動作の安定性および信頼性を向上した抵抗変化型不揮発性記憶素子の書き込み方法を実現することができる。
【図面の簡単な説明】
【００１０】
【図１】図１は、本発明における抵抗変化素子を用いた１Ｔ１Ｒ型メモリセルの構成を示す模式図である。
【図２Ａ】図２Ａは、高抵抗（ＨＲ）化電圧パルス（１パルス）の印加と低抵抗（ＬＲ）化電圧パルス（１パルス）の印加とを交互に実施する場合におけるパルス波形の模式図である。
【図２Ｂ】図２Ｂは、図２Ａに示す高抵抗化電圧パルスと低抵抗化電圧パルスとを交互に印加した場合における書き換え開始初期の書き換え特性図である。
【図２Ｃ】図２Ｃは、図２Ａに示す高抵抗化電圧パルスと低抵抗化電圧パルスとを交互に印加した場合における書き換え１０万回後の書き換え特性図である。
【図３】図３は、図２Ａに示す高抵抗（ＨＲ）化電圧パルスと低抵抗（ＬＲ）化電圧パルスとを繰返し交互に印加した場合における書き換え電圧の動作点を示す図である。
【図４Ａ】図４Ａは、高抵抗（ＨＲ）化電圧パルス（１パルス）の印加と低抵抗（ＬＲ）化電圧パルス（１パルス）の印加とを交互に実施する場合における他のパルス波形の模式図である。
【図４Ｂ】図４Ｂは、図４Ａに示す高抵抗化電圧パルスと低抵抗化電圧パルスとを交互に印加した場合における書き換え開始初期の書き換え特性図である。
【図４Ｃ】図４Ｃは、図４Ａに示す高抵抗化電圧パルスと低抵抗化電圧パルスとを交互に印加した場合における書き換え１０万回後の書き換え特性図である。
【図５Ａ】図５Ａは、本発明における高抵抗（ＨＲ）化電圧パルスを連続印加する場合の抵抗値測定フローを示す図である。
【図５Ｂ】図５Ｂは、図５Ａに示す測定フローに基づき測定した抵抗変化特性図である。
【図６Ａ】図６Ａは、本発明における低抵抗（ＬＲ）化電圧パルス連続を印加する場合のセル電流測定フローを示す図である。
【図６Ｂ】図６Ｂは、図６Ａに示す測定フローに基づき測定したセル電流変化特性図である。
【図７Ａ】図７Ａは、本発明における高抵抗化電圧パルスセット印加を連続して実施する場合の抵抗値測定フローを示す図である。
【図７Ｂ】図７Ｂは、図７Ａに示す抵抗値測定フローに基づき測定した抵抗変化特性図である。
【図８Ａ】図８Ａは、本発明における低抵抗化電圧パルスセット印加を連続して実施する場合のセル電流測定フローを示す図である。
【図８Ｂ】図８Ｂは、図８Ａに示すセル電流測定フローに基づき測定したセル電流変化特性図である。
【図９】図９は、本発明におけるＨＲセル電流のプレ電圧パルスに対する依存性を示す特性図である。
【図１０】図１０は、本発明におけるＬＲセル電流のプレ電圧パルスに対する依存性を示す特性図である。
【図１１】図１１は、本発明のメモリセルのパルスＶＩ特性を示す図である。
【図１２】図１２は、本発明のプレ電圧パルス印加によるＬＲ化書き込み時の推定メカニズムを説明するための図である。
【図１３Ａ】図１３Ａは、実施の形態１における高抵抗（ＨＲ）化電圧パルスセット印加と低抵抗（ＬＲ）化電圧パルスセット印加とを交互に実施する場合におけるパルス波形の模式図である。
【図１３Ｂ】図１３Ｂは、図１３Ａに示す高抵抗化電圧パルスセット印加と低抵抗化電圧パルスセット印加とを交互に実施した場合における書き換え開始初期の書き換え特性図である。
【図１３Ｃ】図１３Ｃは、図１３Ａに示す高抵抗化電圧パルスセット印加と低抵抗化電圧パルスセット印加とを交互に実施した場合における書き換え１０万回後の書き換え特性図である。
【図１４】図１４は、図１３Ａに示した高抵抗（ＨＲ）化電圧パルスセットと低抵抗（ＬＲ）化電圧パルスセットを繰返し交互に印加した場合における、書き換え電圧の動作点を説明するための図である。
【図１５Ａ】図１５Ａは、実施の形態２における高抵抗（ＨＲ）化電圧パルスセット印加を連続Ｍ回と低抵抗（ＬＲ）化電圧パルスセット印加を連続Ｎ回とを交互に実施する場合におけるパルス波形の模式図である。
【図１５Ｂ】図１５Ｂは、図１５Ａに示す高抵抗化電圧パルスセットの連続印加と低抵抗化電圧パルスセットの連続印加とを交互に実施した場合における書き換え開始初期の書き換え特性図である。
【図１５Ｃ】図１５Ｃは、図１５Ａに示す高抵抗化電圧パルスセットの連続印加と低抵抗化電圧パルスセットの連続印加とを交互に実施した場合における書き換え１０万回後の書き換え特性図である。
【図１６】図１６は、本発明における書き換えを行うために必要となる部分の回路構成の等価回路の一例である。
【図１７】図１７は、本発明におけるベリファイ書き込みの動作フローを説明するための図である。
【図１８】図１８は、本発明における具体的なアレイ構造のメモリセルを有する不揮発性記憶装置の一構成を示すブロック図である。
【図１９】図１９は、従来技術における特許文献１のメモリセルにおいて、書き込み動作を行うときの電圧パルスの印加状態を示す図である。
【図２０】図２０は、従来技術における特許文献１のメモリセルにおいて、消去動作を行うときの電圧パルスの印加状態を示す図である。
【図２１】図２１は、従来技術における特許文献１のメモリセルにおいて、読み出し動作を行うときの電圧パルスの印加状態を示す図である。
【図２２】図２２は、従来技術における特許文献２および３で示される従来のベリファイ動作のフローチャートである。
【図２３】図２３は、従来技術における特許文献２および３で示される従来のベリファイ動作の流れを示すタイミングチャートである。
【発明を実施するための形態】
【００１１】
（本発明の一態様を得るに至った経緯）
本発明者は、「背景技術」の欄において記載した従来の不揮発性記憶装置に関し、以下の問題が生じることを見出した。以下、その問題について説明する。
【００１２】
特許文献１は、ペロブスカイト構造の酸化物を用いたバイポーラ型のＲｅＲＡＭ素子の制御方法の一例を開示している。ここで、バイポーラ型とは極性の異なる電圧パルスによって、一方の極性の電圧パルスでＲｅＲＡＭ素子が高抵抗状態に変化し、他方の極性の電圧パルスで低抵抗の状態に変化するものをいう。ＲｅＲＡＭ素子とは電気的な刺激により少なくとも低抵抗状態（「ＬＲ状態」または単に「ＬＲ」ともいう）と、低抵抗状態より抵抗値の高い高抵抗状態（「ＨＲ状態」または単に「ＨＲ」ともいう）間を可逆的に変化可能な素子のことをいい。低抵抗状態または高抵抗状態に応じて情報を記憶する不揮発性半導体装置をさす。
【００１３】
以下、このＲｅＲＡＭ素子の制御方法について図を参照しつつ説明する。
【００１４】
図１９〜図２１は、特許文献１に開示されたメモリセル７０９の構成とその制御方法を示す図である。メモリセル７０９は、抵抗変化型素子７０１と、選択トランジスタ７０２とを備えている。抵抗変化型素子７０１の一方の端子と選択トランジスタ７０２の一方の主端子（ドレインまたはソース）とは互いに電気的に接続されている。選択トランジスタ７０２の他方の主端子（ソースまたはドレイン）は、ソース線７０６によりソース線端子７０３と電気的に接続されている。抵抗変化型素子７０１の他方の端子はビット線７０８によりビット線端子７０５と電気的に接続されている。選択トランジスタ７０２のゲートはワード線７０７によりワード線端子７０４と電気的に接続されている。データを書き込む場合（“１”を書き込む場合（ここで、データ“１”はＲｅＲＡＭ素子のＨＲ状態に割り当てられる））、消去する場合（“０”を書き込む場合（ここで、データ“０”はＲｅＲＡＭ素子のＬＲ状態に割り当てられる））、および読み出す場合のいずれにおいても、選択されたメモリセルのワード線端子７０４には高レベルのオン電圧が印加され、選択トランジスタ７０２が導通状態にされる。
【００１５】
図１９は、特許文献１のメモリセル７０９において、書き込み動作を行うときの電圧パルスの印加状態を示す図である。ソース線７０６は０Ｖに設定（接地）され、ビット線７０８に所定の書き込み電圧振幅の正極性の書き込みパルスが印加され、抵抗変化型素子７０１に所望のデータが書き込まれる。多値情報が抵抗変化型素子７０１へ書き込まれる場合は、書き込みパルスの電圧振幅が書き込むデータの値に応じたレベルに設定される。例えば４値データが１つの抵抗変化型素子７０１に書き込まれる場合には、書き込みデータのそれぞれの値に対応して決定される所定の４つの電圧振幅の内の１つが選択されて書き込み動作が行われる。また、書き込みパルス幅は、素子に応じた適切な幅が選択される。すなわち、所定の抵抗状態へと変化させるためには、その抵抗状態に対応する１つ電圧振幅レベルおよびパルス幅が存在する。
【００１６】
図２０は、特許文献１のメモリセル７０９において、消去動作を行うときの電圧パルスの印加状態を示す図である。ビット線７０８は０Ｖに設定（接地）され、ソース線７０６に所定の消去電圧振幅の正極性の消去パルスが印加される。消去パルスが印加されることにより、抵抗変化型素子７０１の電気抵抗は最小の値となる。特許文献１には、複数のビット線７０８が０Ｖに設定された状態で、特定のソース線７０６に消去パルスが印加されると、その複数のビット線７０８とソース線７０６に接続する複数のメモリセルが同時に一括消去されることが開示されている。
【００１７】
図２１は、特許文献１のメモリセル７０９において、読み出し動作を行うときの電圧パルスの印加状態を示す図である。抵抗変化型素子７０１に記憶されたデータを読み出す場合は、ソース線７０６が０Ｖに設定（接地）され、選択したビット線７０８へ所定の読み出し電圧が読み出し回路を経由して印加される。読み出し電圧が印加されると、比較判定回路でビット線７０８のレベルが読み出し用のリファレンスレベルと比較され、記憶データが読み出される。
【００１８】
また、特許文献２や特許文献３では、電気的に消去または書き込みが可能な一般的な半導体メモリやＲｅＲＡＭの抵抗変化型メモリにおいて、書き込みデータの信頼性を向上させるために書き込まれた電気的状態が所望な閾値に対して満足するかどうかを検証するベリファイ（ｖｅｒｉｆｙ）動作について提案されている。すなわち、データ書き込みの場合、図２２に示すように、プログラムコマンド（例えば、「書き込み」）を入力（Ｓ７５１）後、アドレスとデータを入力し、アドレス・データラッチする（Ｓ７５２）ことにより、選択メモリセルへのプログラムパルス印加が開始され、メモリセルにデータが書込まれる（Ｓ７５３）。プログラムパルス印加停止後、プログラムベリファイコマンドを入力することによりプログラムベリファイモードとなり（Ｓ７５４）、書き込みを行ったメモリセルからのデータ読み出しが開始される（Ｓ５５）。読み出しを行い、読み出されたデータと、最初に入力された期待値データとの比較を行い（Ｓ７５６）、一致している場合は（Ｓ７５６でＹｅｓ）、プログラムの正常終了し、読み出しモードとなり（Ｓ７５７）、プログラムを終了する。一方、データが一致していない場合は（Ｓ７５６でＮｏ）、再度、プログラムパルスの印加が行われ、追加書き込みがなされる（Ｓ７５１〜Ｓ７５３）。この一連の動作は、すべてのデータが一致するまで繰り返し行われる。ただし、実用的には無限ループとならないために繰り返し上限回数は設定される場合が多い。図２３は、プログラムパルス印加後、ベリファイ動作を実行する一連の動作を行なって、期待値データと書込まれたデータとが３度目で一致したため、プログラムを終了したことを示すタイミングチャートである。すなわち、このようなベリファイ動作によれば、不揮発性半導体装置に書き込まれた物理的な特性が所望のレベルを満足し、元のディジタル情報に復元するために判別する閾値に対して十分な余裕を確保せしめ、更なるデータ信頼性の向上を確保できる。
【００１９】
しかしながら、例えばバイポーラ型のＲｅＲＡＭを用いた従来の抵抗変化型素子を用いた不揮発性記憶装置においては、ベリファイ動作と、それにともなう追加書き込みを行なったときに、書き込みにおける不具合が発生する。以下、発生する不具合について説明する。
【００２０】
例えば、ＲｅＲＡＭを用いた不揮発性記憶装置における動作の安定性や信頼性を向上すべく、ＲｅＲＡＭの書き込み動作の後に、ベリファイ動作により書き込んだ抵抗レベルを確認し、所望の抵抗値を満たしていなければ追加書き込みを行なうとする。しかしながら、書き込み動作を実行した直後に実行されるベリファイ動作のときには所望の抵抗値を満足しているものの、その後の短い時間経過で徐々に抵抗値が変化して、ベリファイに用いる閾値の抵抗値を満足できないレベルまで変化してしまう書き込み不具合が発生する。
【００２１】
一般に、メモリセルに書き込まれた物理量は、長時間放置や高温放置、さらには書きかえ回数による材料組成の劣化等により変動する場合が多い。このような変動に対して要求される信頼性の仕様に基づき、書き込み当初の物理量が所定の条件を満たすように書き込むことが求められる。すなわち、書き込まれた物理量と決められた閾値とを比較して元のデジタルデータに復号する際に、書き込まれた物理量と閾値との間に適切なマージンが確保できるように書き込む。このようなマージンを確保するためにベリファイ動作が実行される。しかしながら、ベリファイ動作を行なって予定のレベルを満足したと判断した直後に、書き込んだ物理量が閾値に近づくように急激に変化したのでは、前述のマージンが確保できず、要求される信頼性を保証できない。このことは不揮発性メモリにとって致命的な問題といえる。このＲｅＲＡＭは数十ｎｓの短時間で書き込みが実行できるといった高速性に優れ、かつ正常な書き込みができれば高温環境下でも長期間のデータ保持が可能といった信頼性に優れた利点があり、従来の半導体メモリに取って代わる次世代の半導体メモリとして高いポテンシャルをもっている。しかし、前述のようなベリファイ動作を行なっても書き込み不具合を見出せないようなビットが稀であっても、そのようなビットが発生すると装置全体としてＲｅＲＡＭの優れた性能を活かすことができない。
【００２２】
このような問題に対して、発明者らは特異な書き込みステップにより書き込み不具合が発生するビット数を大幅に改善できることを見出した。
【００２３】
上述したように、書き込みにおける不具合現象の最大の問題点は、書き込み条件が不十分なために書き込んだ抵抗値がベリファイ動作を実行した後に変動し、ベリファイの閾値レベルを割り込むビットが発生することにある。このような不具合ビットはメモリセルアレイ中にランダムに発生し、メモリセルにデータを書き込んだ直後に実行されるベリファイでは、正常に書き込まれたか否かを識別できず、前記不具合を見逃してしまう。本来、長期保存や高温保存さらに多量の書き換えサイクルといった劣化要因に対して、不揮発性半導体装置が要求されるデータ信頼性を確保するために、ベリファイによって所定のマージンを設ける。しかし前述の不具合が発生すると、ベリファイによって必要なマージンが確保できず、データ読み出し時に要求される信頼性を保証することができなくなる。
【００２４】
そこで、本発明者は、上述の事情を鑑みて、書き込み動作の安定性および信頼性を向上した抵抗変化型不揮発性記憶素子の書き込み方法を想到するに至った。具体的には、書き換え回数の増加による動作ウィンドウ減少量を抑制し、抵抗変化動作を安定的に持続可能とする抵抗変化型不揮発性記憶素子の書き込み方法を想到するに至った。
【００２５】
上記目的を達成するために、本発明の一形態に係る抵抗変化型不揮発性記憶素子の書き込み方法は、抵抗変化型不揮発性記憶素子を含むメモリセルに対して電圧パルスを印加することにより、前記抵抗変化型不揮発性記憶素子を、印加される電圧パルスの極性によって第１の抵抗状態と第２の抵抗状態とを可逆的に変化させる書き込み方法であって、前記抵抗変化型不揮発性記憶素子は、第１電極と、第２電極と、前記第１電極および前記第２電極に挟まれた抵抗変化層とを有し、前記抵抗変化層は、前記第１電極に接する酸素不足型の第１の遷移金属酸化物層と、前記第２電極に接し、前記第１の遷移金属酸化物層よりも小さい酸素不足度をもつ第２の遷移金属酸化物層とを含み、前記抵抗変化型不揮発性記憶素子は、前記第１電極および前記第２電極の一方を基準として前記第１電極および前記第２電極の他方に対して正の電位を持つ第１の閾値電圧以上の電圧パルスである第１の電圧パルスが印加されると前記第１の抵抗状態に遷移し、前記第１電極および前記第２電極の前記他方を基準として前記第１電極および前記第２電極の前記一方に対して正の電位をもつ第２の閾値電圧以上の電圧パルスである第２の電圧パルスが印加されると第２の抵抗状態に遷移する特性を有し、前記書き込み方法は、前記抵抗変化型不揮発性記憶素子を前記第２の抵抗状態から前記第１の抵抗状態に変化せしめる時に、前記抵抗変化型不揮発性記憶素子に対して、電圧の絶対値が前記第２の閾値電圧近傍であり、かつ、前記第１の電圧パルスと極性が異なる第１の抵抗化プレ電圧パルスを印加する第１ステップと、当該第１ステップの後、前記第１の電圧パルスを印加する第２ステップとを含む第１の抵抗状態化ステップを含む。
【００２６】
これにより、高抵抗化電圧パルスや低抵抗化電圧パルスとそれぞれ極性が異なる適正プレ電圧パルスを事前に印加することにより、高抵抗化能力および低抵抗化能力が向上可能となり、その結果、書き換え回数が増加しても適切な動作ウィンドウ確保が可能となり、不揮発性記憶装置の信頼性を向上可能となる。それにより、エンデュランス（書き換え数増）による動作ウィンドウ減少量を抑制し、抵抗変化動作を安定的に持続可能とする抵抗変化型不揮発性記憶素子の書き込み方法を実現することができる。
【００２７】
ここで、前記書き込み方法では、前記第１ステップと前記第２ステップとを繰り返すことにより、前記抵抗変化型不揮発性記憶素子を前記第２の抵抗状態から前記第１の抵抗状態に変化せしめるとしてもよい。
【００２８】
また、前記第１の抵抗状態は高抵抗状態であり、前記第２の抵抗状態は前記高抵抗状態の抵抗より抵抗が低い低抵抗状態であるとしてもよく、前記第１の抵抗状態は低抵抗状態であり、前記第２の抵抗状態は前記低抵抗状態の抵抗より抵抗が高い高抵抗状態であるとしてもよい。
【００２９】
また、前記書き込み方法は、さらに、前記第１の抵抗状態化ステップにより前記抵抗変化型不揮発性記憶素子を前記第１の抵抗状態に変化させる第１の抵抗状態化書き込みが完了したか否かを判定する第１の抵抗状態化判定ステップを含み、前記第１の抵抗状態化判定ステップは、前記第１の抵抗状態化ステップの後に実施され、前記第１の抵抗状態化ステップと前記第１の抵抗状態化判定ステップとは、前記抵抗変化型不揮発性記憶素子の抵抗状態が所定の前記第１の抵抗状態に達するまで、繰り返されるとしてもよい。
【００３０】
これにより、ＨＲ化能力かＬＲ化能力のいずれか弱い方の抵抗変化電圧パルスセットの連続印加回数をより多く設定することにより、書き込み電圧を上げなくてもＨＲ化能力とＬＲ化能力のバランスが適正化され、その結果、書き換え回数が増加しても適切な動作ウィンドウ確保が可能となり、不揮発性記憶装置の信頼性が大幅に向上可能となると共に、低電圧動作も可能となる。
【００３１】
また、前記書き込み方法は、さらに、前記抵抗変化型不揮発性記憶素子を前記第１の抵抗状態から前記第２の抵抗状態に変化せしめる時に、前記抵抗変化型不揮発性記憶素子に対して、電圧の絶対値が前記第１の閾値電圧近傍であり、かつ、前記第２の電圧パルスと極性が異なる第２の抵抗化プレ電圧パルスを印加する第３ステップと、当該第３ステップの後、前記第２の電圧パルスを印加する第４ステップとを含む第２の抵抗状態化ステップを含むとしてもよい。
【００３２】
ここで、前記書き込み方法では、前記第３ステップと前記第４ステップとを繰り返すことにより、前記抵抗変化型不揮発性記憶素子を前記第１の抵抗状態から前記第２の抵抗状態に変化せしめるとしてもよい。
【００３３】
また、前記書き込み方法は、さらに、前記第１の抵抗状態化ステップにおいて前記第１の電圧パルスが印加されることによって前記抵抗変化型不揮発性記憶素子を前記第１の抵抗状態に変化させる第１の抵抗状態化書き込みが完了したか否かを判定する第１の抵抗状態化判定ステップと、前記第２の抵抗状態化ステップにおいて前記第２の電圧パルスが印加されることによって前記抵抗変化型不揮発性記憶素子を前記第２の抵抗状態に変化させる第２の抵抗状態化書き込みが完了したか否かを判定する第２の抵抗状態化判定ステップと、を含み、前記第１の抵抗状態化判定ステップは、前記第１の抵抗状態化ステップの後に実施され、前記第２の抵抗状態化判定ステップは、前記第２の抵抗状態化ステップの後に実施され、前記第１の抵抗状態化ステップと前記第１の抵抗状態化判定ステップとは、前記抵抗変化型不揮発性記憶素子の抵抗状態が所定の前記第１の抵抗状態に達するまで、繰り返され、前記第２の抵抗状態化ステップと前記第２の抵抗状態化判定ステップとは、前記抵抗変化型不揮発性記憶素子の抵抗状態が所定の前記第２の抵抗状態に達するまで、繰り返されるとしてもよい。
【００３４】
また、前記第１の遷移金属酸化物層及び前記第２の遷移金属酸化物層を構成する遷移金属は、タンタル、ハフニウム、及びジルコニウムのうちのいずれかで構成されるとしてもよい。
【００３５】
また、前記第１の遷移金属酸化物層を構成する第１の遷移金属と前記第２の遷移金属酸化物層を構成する第２の遷移金属は互いに異なり、前記第２の遷移金属の標準電極電位は、前記第２の遷移金属の標準電極電位より低いとしてもよい。
【００３６】
また、前記第１の遷移金属酸化物層は、ＴａＯｘ（０．８≦ｘ≦１．９）で表される組成を有する層であり、前記第２の遷移金属酸化物層は、ＴａＯｙ（ただし、ｘ＜ｙ）で表される組成を有する層であるとしてもよい。
【００３７】
また、上記目的を達成するために、本発明の一形態に係る抵抗変化型不揮発性記憶装置は、抵抗変化型不揮発性記憶素子を含むメモリセルと、前記メモリセルに対して電圧パルスを印加することにより、前記抵抗変化型不揮発性記憶素子を、印加される電圧パルスの極性によって第１の抵抗状態と第２の抵抗状態とを可逆的に変化させる書き込みを行う書き込み制御部とを備え、前記抵抗変化型不揮発性記憶素子は、第１電極と、第２電極と、前記第１電極および前記第２電極に挟まれた抵抗変化層とを有し、前記抵抗変化層は、前記第１電極と接する酸素不足型の第１の遷移金属酸化物層と、前記第２電極に接し、前記第１の遷移金属酸化物層よりも小さい酸素不足度をもつ第２の遷移金属酸化物層とを含み、前記抵抗変化型不揮発性記憶素子は、前記第１電極および前記第２電極のいずれか一方を基準として前記第１電極および前記第２電極の他方に対して正の電位を持つ第１の閾値電圧以上の電圧パルスである第１の電圧パルスが印加されると前記第１の抵抗状態に遷移し、前記第１電極および前記第２電極の前記他方を基準として前記第１電極および前記第２電極の前記一方に対して正の電位をもつ第２の閾値電圧以上の電圧パルスである第２の電圧パルスが印加されると第２の抵抗状態に遷移する特性を有し、前記書き込み制御部は、前記抵抗変化型不揮発性記憶素子を前記第２の抵抗状態から前記第１の抵抗状態に変化せしめる時に、前記抵抗変化型不揮発性記憶素子に対して、電圧の絶対値が前記第２の閾値電圧近傍であり、かつ、前記第１の電圧パルスと極性が異なる第１の抵抗化プレ電圧パルスを印加する第１ステップと、その後、前記第１の電圧パルスを印加する第２ステップとを含む第１の抵抗状態化ステップの処理を実行する。
【００３８】
ここで、前記メモリセルでは、抵抗変化型不揮発性記憶装置であって、抵抗変化型不揮発性記憶素子とスイッチ素子とが直列に接続されているとしてもよい。
【００３９】
本発明によれば、書き込み動作の安定性および信頼性を向上した抵抗変化型不揮発性記憶素子の書き込み方法を実現することができる。つまり、書き換え回数の増加による動作ウィンドウ減少量を抑制し、抵抗変化動作を安定的に持続可能とする抵抗変化型不揮発性記憶素子の書き込み方法を実現することができる。
【００４０】
より具体的には、本発明の抵抗変化型不揮発性記憶素子の書き込み方法によると、高抵抗化電圧パルスや低抵抗化電圧パルスとそれぞれ極性が異なる適正プレ電圧パルスを、高抵抗化電圧パルスあるいは低抵抗化電圧パルスの印加前に印加することにより、高抵抗化能力および低抵抗化能力が向上可能となり、その結果、書き換え回数が増加しても適切な動作ウィンドウの確保が可能となり、不揮発性記憶装置の信頼性を向上可能となる。さらに、高抵抗化（ＨＲ化）能力か低抵抗化（ＬＲ化）能力のいずれか弱い方の抵抗変化電圧パルスセットの連続印加回数をより多く設定することにより、書き込み電圧を上げなくてもＨＲ化能力とＬＲ化能力のバランスが適正化され、その結果、書き換え回数が増加しても適切な動作ウィンドウ確保が可能となり、不揮発性記憶装置の信頼性が大幅に向上可能となると共に、低電圧動作も可能となる。
【００４１】
なお、このような抵抗変化型不揮発性記憶素子の書き込み方法および抵抗変化型不揮発性記憶装置は、このような抵抗変化型不揮発性記憶素子の機能の一部または全てを有する半導体集積回路（ＬＳＩ）として応用することができる。
【００４２】
以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。なお、以下で説明する実施の形態は、いずれも本発明の好ましい一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、本発明を限定する主旨ではない。以下の実施の形態における構成要素のうち、本発明の最上位概念を示す独立請求項に記載されていない構成要素については、より好ましい形態を構成する構成要素として説明される。
【００４３】
抵抗変化型不揮発性記憶装置の１つとして、遷移金属の一つであるタンタル（Ｔａ）を用い、その酸素不足型の酸化物（酸化タンタル）の抵抗変化層で構成された抵抗変化素子とスイッチ素子とでメモリセルを構成した抵抗変化型不揮発性記憶装置について以下説明する。ここで、酸素不足型の酸化物とは、酸素含有量が化学量論的組成に対し不足している酸化物をいう。また、以下では、抵抗変化素子を用いた抵抗変化型不揮発性記憶装置として、互いに直交するように配置されたビット線とワード線との交点近傍の位置に、ＭＯＳトランジスタと抵抗変化素子とを直列に接続した、いわゆる１Ｔ１Ｒ型と呼ばれるメモリセルをマトリックス状にアレイ配置した不揮発性記憶装置を例に挙げて説明する。また、１Ｔ１Ｒ型メモリセルでは、２端子の抵抗変化素子の一端はビット線またはソース線に接続され、他の一端はトランジスタのドレインまたはソースに接続される。トランジスタのゲートはワード線に接続される。トランジスタの他の一端は抵抗変化素子の一端が接続されていないソース線またはビット線に接続される。ソース線は、ビット線またはワード線と平行に配置される。なお、メモリセルの構成は、１Ｔ１Ｒ型の構成に限らない。例えば、別のメモリセル構成として、互いに直交するように配置されたビット線とワード線との交点の位置に、ダイオードと抵抗変化素子を直列に接続した、いわゆる１Ｄ１Ｒ型と呼ばれるクロスポイントメモリセルでもよい。
【００４４】
（実施の形態１）
図１は、本発明における抵抗変化素子を用いた１Ｔ１Ｒ型メモリセルの構成（１ビット分の構成）を示す模式図である。この１Ｔ１Ｒ型メモリセルは、抵抗変化型不揮発性記憶素子とスイッチ素子とが直列に接続されたメモリセルであって、具体的には、図１に示されるように、抵抗変化素子１００とトランジスタ１０４とで構成されている。トランジスタ１０４は通常、ＮＭＯＳトランジスタを用いるが、ＰＭＯＳトランジスタを用いてもよい。
【００４５】
抵抗変化素子１００は、本発明における抵抗変化型不揮発性記憶素子であって、第１電極（下部電極１０）と、第２電極（上部電極１３）と、第１電極および第２電極に挟まれた抵抗変化層１１とを有し、抵抗変化層１１は、第１電極（下部電極１０）と接する酸素不足型の第１の遷移金属酸化物層１１１と、第２電極（上部電極１３）に接し、第１の遷移金属酸化物層１１１よりも小さい酸素不足度をもつ第２の遷移金属酸化物層１１２とで構成されている。ここで、酸素不足度とは、それぞれの遷移金属において、その化学量論的組成の酸化物を構成する酸素の量に対し、不足している酸素の割合をいう。例えば、遷移金属がタンタル（Ｔａ）の場合、化学量論的な酸化物の組成はＴａ２Ｏ５であるので、ＴａＯ２．５と表現できる。ＴａＯ２．５の酸素不足度は０％である。例えばＴａＯ１．５の組成の酸素不足型のタンタル酸化物の酸素不足度は、酸素不足度＝（２．５−１．５）／２．５＝４０％となる。
【００４６】
具体的には、図１に示すように、抵抗変化素子１００は、第１電極（下部電極１０）と、酸素不足型のタンタル酸化物で構成される低抵抗な第１の遷移金属酸化物層１１１（ＴａＯｘ、０＜ｘ＜２．５）および高抵抗な第２の遷移金属酸化物層１１２（ＴａＯｙ、ｘ＜ｙ）を積層した抵抗変化層１１と、第２電極（上部電極１３）とが積層して形成されている。すなわち、本実施形態においては、第１の遷移金属酸化物層１１１は酸素不足型の第１のタンタル酸化物層で構成され、第２の遷移金属酸化物層１１２は第２のタンタル酸化物層で構成されている。より好ましくは、抵抗変化層１１は酸素不足型のタンタル酸化物で構成される第１の遷移金属酸化物層１１１（ＴａＯｘ、０．８≦ｘ≦１．９）および高抵抗な第２の遷移金属酸化物層１１２（ＴａＯｙ、ｘ＜ｙ）を積層して構成されている。第２の遷移金属酸化物層１１２の膜厚は、１〜８ｎｍが好ましい。また、抵抗変化素子１００では、下部電極１０から下部電極端子１０５が引き出され、上部電極１３から上部電極端子１０２が引き出されている。
【００４７】
一方、選択トランジスタ（つまり、スイッチ素子の一例）であるＮＭＯＳトランジスタ１０４は、ゲート端子１０３を備える。抵抗変化素子１００の下部電極端子１０５とＮＭＯＳトランジスタ１０４のソースまたはドレイン（Ｎ＋拡散）領域が直列に接続されている。抵抗変化素子１００と接続されていない他方のドレインまたはソース（Ｎ＋拡散）領域は、下部電極端子１０１として引き出され、基板端子は、接地電位に接続されている。
【００４８】
また、抵抗変化素子１００において、第２のタンタル酸化物層（第２の遷移金属酸化物層１１２）は、ＮＭＯＳトランジスタ１０４と反対側の上部電極端子１０２側に配置されている。
【００４９】
遷移金属酸化物層すなわち抵抗変化層１１を構成する金属は、タンタル以外の遷移金属を用いてもよい。遷移金属としては、タンタル（Ｔａ）、チタン（Ｔｉ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、タングステン（Ｗ）等を用いることができる。遷移金属は複数の酸化状態をとることができるため、異なる抵抗状態を酸化還元反応により実現することが可能である。例えば、ハフニウム酸化物を用いる場合、第１の遷移金属酸化物層１１１である第１のハフニウム酸化物層の組成をＨｆＯｘとした場合にｘが０．９以上１．６以下であり、且つ、第２の遷移金属酸化物層１１２である第２のハフニウム酸化物層の組成をＨｆＯｙとした場合にｙがｘの値よりも大である場合に、抵抗変化層１１の抵抗値を安定して高速に変化させることが確認できている。この場合、第２の遷移金属酸化物層１１２である第２のハフニウム酸化物層の膜厚は、３ｎｍ以上４ｎｍ以下が好ましい。また、ジルコニウム酸化物を用いる場合、第１の遷移金属酸化物層１１１である第１のジルコニウム酸化物層の組成をＺｒＯｘとした場合にｘが０．９以上１．４以下であり、且つ、第２の遷移金属酸化物層１１２である第２のジルコニウム酸化物層の組成をＺｒＯｙとした場合にｙがｘの値よりも大である場合に、抵抗変化層１１の抵抗値を安定して高速に変化させることが確認できている。この場合、第２の遷移金属酸化物層１１２である第２のジルコニウム酸化物層の膜厚は、１ｎｍ以上５ｎｍ以下が好ましい。
【００５０】
さらに、第１の遷移金属酸化物層１１１を構成する第１の遷移金属と、第２の遷移金属酸化物層１１２を構成する第２の遷移金属とは、異なる材料を用いてもよい。この場合、第２の遷移金属酸化物層１１２は、第１の遷移金属酸化物層１１１よりも酸素不足度が小さい、つまり抵抗が高い材料である方が好ましい。このような構成とすることにより、抵抗変化時に第１の電極（下部電極１０）及び第２の電極（上部電極１３）間に印加された電圧は、第２の遷移金属酸化物層１１２により多くの電圧が分配され、第２の遷移金属酸化物層１１２中で発生する酸化還元反応をより起こしやすくすることができる。また、第１の遷移金属と第２の遷移金属とが互いに異なる材料を用いる場合、第２の遷移金属の標準電極電位は、第１の遷移金属の標準電極電位より小さい方が好ましい。抵抗変化現象は、抵抗が高い第２の遷移金属酸化物層１１２中に形成された微小な導電パス（フィラメント）中で酸化還元反応が起こってその抵抗値が変化し、発生すると考えられるからである。例えば、第１の遷移金属酸化物層１１１に、酸素不足型のタンタル酸化物を用い、第２の遷移金属酸化物層１１２にＴｉＯ２を用いることにより、安定した抵抗変化動作が得られる。チタン（標準電極電位＝−１．６３ｅＶ）はタンタル（標準電極電位＝−０．６ｅＶ）より標準電極電位が低い材料である。標準電極電位は、その値が大きいほど酸化しにくい特性を表す。第２の遷移金属酸化物層１１２に第１の遷移金属酸化物層１１１より標準電極電位が小さい金属の酸化物を配置することにより、第２の遷移金属酸化物層１１２中でより酸化還元反応が発生しやすくなる。
【００５１】
ここで、上部電極１３の材料としては、例えば、Ｐｔ（白金）、Ｉｒ（イリジウム）、Ｐｄ（パラジウム）、Ａｇ（銀）、Ｎｉ（ニッケル）、Ｗ（タングステン）、Ｃｕ（銅）などが使用される。特に、第１の遷移金属酸化物層よりも小さい酸素不足度をもつ第２の遷移金属酸化物層と接する上部電極１３の材料として、標準電極電位が高いＰｔ、Ｉｒを電極に用いた場合が、良好な抵抗変化動作が得られ、望ましい。なぜなら、一般に標準電極電位は、酸化され易さの一つの指標であり、この値が大きければ酸化されにくく、小さければ酸化されやすい事を意味するからである。つまり、抵抗変化層１１の構成元素であるＴａよりも標準電極電位が高い電極材料と抵抗変化層の界面付近で抵抗変化が起こりやすく、逆に標準電極電位がＴａよりも低い電極材料では、抵抗変化が起こりにくい。電極材料と抵抗変化層を構成する金属の標準電極電位の差が大きいほど抵抗変化が起こりやすく、差が小さくなるにつれて、抵抗変化が起こりにくくなるからである。
【００５２】
また、図１に示すメモリセルでは、上部電極端子１０２を基準として下部電極端子１０１に所定電圧（例えば、第１の（低抵抗化）閾値電圧）以上の振幅の電圧（低抵抗化電圧パルス）が印加された場合、上部電極１３の界面近傍で還元が起こり、抵抗変化素子１００は低抵抗状態に遷移し、一方、下部電極端子１０１を基準として上部電極端子１０２に別の所定電圧（例えば、第２の（高抵抗化）閾値電圧）以上の振幅の電圧（高抵抗化電圧パルス）が印加された場合、上部電極１３の界面近傍で酸化が起こり、抵抗変化素子１００は高抵抗状態に遷移する。以降では、低抵抗化電圧パルスの印加方向を負電圧方向と定義し、高抵抗化電圧パルスの印加方向を正電圧方向と定義する。
【００５３】
換言すると、この抵抗変化素子１００は、第１電極（下部電極１０）および第２電極（上部電極１３）のいずれか一方を基準として第１電極（下部電極１０）および第２電極（上部電極１３）の他方に対して正の電位を持つ第１の閾値電圧以上の電圧パルスである第１の電圧パルスが印加されると第１の抵抗状態に遷移し、第１電極および第２電極の前記他方を基準として第１電極および第２電極の前記一方に対して正の電位をもつ第２の閾値電圧以上の電圧パルスである第２の電圧パルスが印加されると第２の抵抗状態に遷移する特性を有する。ここで、第１電極と第２電極はそれぞれ、抵抗変化素子１００の上部電極１３および下部電極１０のいずれか一方およびいずれか他方に相当する。また、第１の遷移金属酸化物層１１１は、例えば第１のタンタル酸化物層であり、第２の遷移金属酸化物層１１２は、第２のタンタル酸化物層に対応する。
【００５４】
次に、以上のように構成された本発明の抵抗変化型不揮発性記憶素子の書き込み方法について説明する。
【００５５】
まず、図２Ａ〜図６Ｂを用いて、図１に示す１Ｔ１Ｒ型メモリセルについて、従来の書き込み方法で書き込みを行った際の書き換え耐性（エンデュランス）特性を示し、その課題を説明する。
【００５６】
ここで、上部電極１３は、Ｉｒ（イリジウム）で構成され、下部電極１０はＴａＮ（窒化タンタル）で構成されているとする。また、抵抗変化層１１は第１のタンタル酸化物層（ＴａＯｘ、０＜ｘ＜２．５）および第２のタンタル酸化物層（ＴａＯｙ、ｘ＜ｙ）で構成されるとする。
【００５７】
また、従来の書き込み方法で書き込みを行った際の書き換え耐性（エンデュランス）特性を示すために、次に示すような抵抗変化素子１００を実験に用いた。すなわち、抵抗変化層１１の面積は、０．２５μｍ２（＝０．５μｍ×０．５μｍ）である。また、下部電極１０に接する第１のタンタル酸化物層は、ＴａＯ１．５４、膜厚は３０ｎｍであり、上部電極１３に接する第２のタンタル酸化物層はＴａＯ２．４７、膜厚は６ｎｍである。また、スイッチ素子であるＮＭＯＳトランジスタのゲート幅Ｗは０．４４μｍ、ゲート長Ｌは０．１８μｍ、およびゲート絶縁膜の膜厚Ｔｏｘは３．５ｎｍである。
【００５８】
なお、第２のタンタル酸化物層（ＴａＯ２．４７）は、上部電極１３を製造する工程の前に、スパッタリングにより成膜された第１のタンタル酸化物層（ＴａＯ１．５４）の上にスパッタリングにより成膜される。この第２のタンタル酸化物層（ＴａＯ２．４７）は、第１のタンタル酸化物層（ＴａＯ１．５４）と比べて酸素不足度が小さい、つまり、抵抗値が非常に高い（＞１ＭΩ）構造であり、抵抗変化動作するためには最初に一定の初期ブレイク電圧を所定時間印加することにより第２のタンタル酸化物層中に導電パスを形成することが必要である。抵抗変化素子の抵抗変化現象は、この導電パスが高抵抗化したり低抵抗化したりして発現すると考えられる。
【００５９】
図２Ａは、図１の端子１０１と端子１０２との間に、高抵抗化電圧パルス（ＶＨ）の印加と低抵抗化電圧パルス（ＶＬ）の印加とを交互に実施する場合におけるパルス波形の模式図である。図２Ｂは、図２Ａに示す高抵抗化電圧パルスと低抵抗化電圧パルスとを交互に印加した場合における書き換え開始初期の書き換え特性図である。図２Ｃは、図２Ａに示す高抵抗化電圧パルスと低抵抗化電圧パルスとを交互に印加した場合における書き換え１０万回後の書き換え特性図である。
【００６０】
つまり、図２Ａは、図１に示す抵抗変化素子を用いた１Ｔ１Ｒ型メモリセルに対して適用される、従来の書き込み方法を示している。そして、図２Ｂおよび図２Ｃは、図２Ａに従来の書き込み方法、すなわち、端子１０１を基準に端子１０２に高抵抗化電圧パルス２０（図２ＡでＶＨ）と低抵抗化電圧パルス２１（図２ＡでＶＬ）を繰返し交互に印加した場合における、書き換え初期状態と１０万回書き換え後状態での書き換え特性の一例を示している。ここで、｜ＶＬ｜＞｜ＶＨ｜である。これは、図１において、高抵抗化時には、端子１０１に対し端子１０２に正の電圧が印加され、ＮＭＯＳのトランジスタ１０４のオン抵抗は低い状態である。一方、低抵抗化時には、端子１０１に対して端子１０２に負の電圧が印加され、ＮＭＯＳのトランジスタ１０４はソースフォロア接続となり、そのオン抵抗は高い状態となるためである。つまり、実際に抵抗変化層１１に印加される電圧の絶対値は高抵抗化時の方が低抵抗化時より高くなる。また、図２Ｂおよび図２Ｃにおいて、縦軸は、図１に示すメモリセルにおいて、ゲート端子１０３に、トランジスタをオンさせるのに十分なゲート電圧ＶＧが印加され、上部電極端子１０２に抵抗変化しないような読み出し電圧を印加（このとき、下部電極端子１０１には、接地電位を印加）された時の高抵抗（ＨＲ）状態と低抵抗（ＬＲ）状態とにおけるセル電流［Ａ．Ｕ．］を示している。ここで、図２Ｂと図２Ｃの縦軸は同一レンジで表記してある。横軸は、書き換え回数を示している。
【００６１】
図２Ｂおよび図２Ｃは、図２Ａに示すように、高抵抗（ＨＲ）化電圧パルス２０として、ＶＨの電圧を所定のパルス幅（例えば、１０ｎｓ以上１００μｓ以下）印加し、低抵抗（ＬＲ）化電圧パルス２１として、ＶＬの電圧を所定のパルス幅印加した場合の書き換え特性を示している（この時、ゲート端子１０３にはトランジスタをオンさせるのに十分なゲート電圧ＶＧ’が印加されている）。
【００６２】
図２Ｂに示すように、書き換え開始初期では、高抵抗（ＨＲ）状態と低抵抗（ＬＲ）状態とのセル電流は、それぞれ比較的安定している。その後、図２Ｃに示すように、上記の書き換えを１０万回繰り返す。すると、高抵抗（ＨＲ）状態のセル電流は、比較的安定した状態を維持している。一方、低抵抗（ＬＲ）状態のセル電流は、高抵抗方向にシフトすると共に不安定になり、結果的に動作ウィンドウ（高抵抗（ＨＲ）状態のセル電流と低抵抗（ＬＲ）状態のセル電流の差）が大きく減少してしまい、読み出しエラーが発生する可能性がある。
【００６３】
このように書き換え回数と共に低抵抗状態のセル電流が高抵抗方向にシフトしていくのは、高抵抗化電圧ＶＨと低抵抗化電圧ＶＬとの書き換え電圧バランスが悪く、最適な高抵抗化電圧に対し、図２Ａの高抵抗化電圧ＶＨの方が若干大きくなってしまっている（高抵抗化しすぎている）ため、低抵抗化電圧ＶＬを印加しても十分低抵抗化できていないと考えられる。
【００６４】
図３は、図２Ａに示した高抵抗（ＨＲ）化電圧パルス２０と低抵抗（ＬＲ）化電圧パルス２１とを繰返し交互に印加した場合における、書き換え電圧の動作点を示す図である。
【００６５】
図３において、横軸は、ＬＲ化電圧ＶＬの絶対値［Ｖ］を示し、縦軸は、ＨＲ化電圧ＶＨの絶対値［Ｖ］を示している。図３では、高抵抗（ＨＲ）化電圧パルス２０と低抵抗（ＬＲ）化電圧パルス２１とを繰返し交互に印加した場合における動作点を点Ａと示している。
【００６６】
このように、高抵抗（ＨＲ）化電圧パルス２０と低抵抗（ＬＲ）化電圧パルス２１とをそれぞれ１パルスで印加する場合には、高抵抗化電圧と低抵抗化電圧とのバランス制御が１点（点Ａ）になるので、書き換え初期には、ＨＲ状態とＬＲ状態のバランスが取れていたものの（図２Ｂ）、書き換え回数が増すにつれて、ＨＲ化能力とＬＲ化能力との大小関係（ここでは、ＨＲ化能力＞ＬＲ化能力）により、ＨＲ状態からＬＲ状態にしようとしても、十分にＬＲ状態にすることができない状態になると考えられる（図２Ｃ）。
【００６７】
続いて、高抵抗化電圧ＶＨをＶＨ１（｜ＶＨ｜＞｜ＶＨ１｜）に下げた場合における書き換え耐性（エンデュランス）特性について説明する。
【００６８】
図４Ａは、高抵抗化電圧パルス（ＶＨ１）の印加と低抵抗化電圧パルス（ＶＬ）の印加とを交互に実施する場合におけるパルス波形の模式図である。図４Ｂは、図４Ａに示す高抵抗化電圧パルスと低抵抗化電圧パルスとを交互に印加した場合における書き換え開始初期の書き換え特性図である。図４Ｃは、図４Ａに示す高抵抗化電圧パルスと低抵抗化電圧パルスとを交互に印加した場合における書き換え１０万回後の書き換え特性図である。
【００６９】
つまり、図４Ａは、図１に示す抵抗変化素子を用いた１Ｔ１Ｒ型メモリセルに対して、高抵抗化電圧をＶＨ１（＜ＶＨ）、低抵抗化電圧をＶＬとした場合の従来の書き込み方法を示している。そして、図４Ｂおよび図４Ｃは、図４Ａに従来の書き込み方法すなわち図４Ａに示す高抵抗化電圧パルス２２（図４ＡでＶＨ１）と低抵抗化電圧パルス２１（図４ＡでＶＬ）とを繰返し交互に印加した場合における、書き換え初期状態と１０万回書き換え後状態での書き換え特性の一例を示している。ここで、図４Ｂおよび図４Ｃにおいて、縦軸と横軸とは、図２Ｂおよび図２Ｃと同様であるため、説明を省略する。
【００７０】
図４Ｂおよび図４Ｃは、図４Ａに示すように、高抵抗化電圧パルス２２として、ＶＨ１の電圧を所定のパルス幅印加し、低抵抗化電圧パルス２１として、ＶＬの電圧を所定のパルス幅印加した場合の書き換え特性を示している（この時、ゲート端子１０３にはトランジスタをオンさせるのに十分なゲート電圧ＶＧ’が印加されている。）。
【００７１】
図４Ｂに示すように、書き換え開始初期では、高抵抗（ＨＲ）状態と低抵抗（ＬＲ）状態とのセル電流は、それぞれ比較的安定している。その後、図４Ｃに示すように、上記の書き換えを１０万回繰り返すと、高抵抗（ＨＲ）状態のセル電流は、低抵抗状態の方向にシフトすると共に非常に不安定になり、結果的に動作ウィンドウが消滅（高抵抗状態のセル電流と低抵抗状態のセル電流が交差）してしまっている。
【００７２】
このように書き換え回数と共に高抵抗状態のセル電流が低抵抗方向にシフトしていくのは、高抵抗化電圧（ＶＨ１）と低抵抗化電圧（ＶＬ）との書き換え電圧のバランスが悪く、最適な低抵抗化電圧に対し、図４Ａの低抵抗化電圧ＶＬの方が若干その絶対値が大きくなってしまっている（低抵抗化しすぎている）ため、高抵抗化電圧ＶＨ１を印加しても十分高抵抗化できていないと考えられる。
【００７３】
上述したように、高抵抗（ＨＲ）化電圧パルスと低抵抗（ＬＲ）化電圧パルスをそれぞれ１パルスで印加する場合には、例えば、図３に示すように、高抵抗化電圧と低抵抗化電圧とのバランス制御が１点になる。そのため、書き換え初期には、ＨＲ状態とＬＲ状態とのバランスを比較的良好であっても、書き換え回数が増すにつれて、ＨＲ化能力とＬＲ化能力の微妙な大小関係で、ＬＲ状態かＨＲ状態のいずれか一方の状態が強くなり、他方の状態にしようとしても十分に他方の状態にすることができなくなる。そのため、全使用回数において一義的に高抵抗化電圧ＶＨと低抵抗化電圧ＶＬとの適正な組み合わせを見出すのは、非常に困難である。
【００７４】
換言すると、上述した抵抗変化素子１００を用いたメモリセルに対して、高抵抗化電圧パルス（１回）と低抵抗化電圧パルス（１回）を交互に印加すると、書き換え初期は、比較的安定的に抵抗変化動作をする。しかし、書き換え回数を増やしていくと、高抵抗化電圧ＶＨと低抵抗化電圧ＶＬとのバランスに応じて、低抵抗状態の抵抗値ＲＬが増加していったり、逆に、高抵抗状態の抵抗値ＲＨが減少していったりしてしまう。このように、従来の書き込み方法で書き込みを行った場合、書き換え回数が増加すると動作ウィンドウは小さくなってしまうという課題がある。
【００７５】
本願の発明者は、このような事情を鑑みて、抵抗変化型不揮発性記憶素子の新たな書き込み方法の検討を行った。それは、高抵抗化時に複数のパルス印加を行い、高抵抗化する度に、より高抵抗化方向にシフトさせ、同様に、低抵抗化時にも複数のパルス印加を行い、低抵抗化する度に、より低抵抗化方向にシフトさせる等の新たな書き込み方法である。この新たな書き込み方法を行うことにより、書き換え回数が増加しても動作ウィンドウが劣化しにくくエンデュランス（書き換え）耐性が向上可能となる。このことを以下説明する。
【００７６】
まず、いくつかの書き込み方法についての基礎データを説明する。
【００７７】
（１）高抵抗化電圧パルスを連続印加する場合
図５Ａは、低抵抗（ＬＲ）状態にある抵抗変化素子に対し、本発明における高抵抗（ＨＲ）化電圧パルスを連続印加する場合の抵抗値測定フローを示す図である。図５Ｂは、図５Ａに示す測定フローに基づき測定した抵抗変化特性図である。図５Ｂにおいて、横軸は、ＨＲ化電圧パルス印加回数であり、縦軸は、図１に示すメモリセルの抵抗値である。
【００７８】
図５Ａに示す測定フローでは、まず、図１に示す抵抗変化素子を用いた１Ｔ１Ｒ型メモリセルについて、ゲート端子１０３にトランジスタをオンさせるのに十分なゲート電圧ＶＧ’を印加し、低抵抗状態のメモリセルに高抵抗（ＨＲ）化電圧パルス（振幅はＶＨで所定のパルス幅を有する）を１回印加する（以下、高抵抗化電圧パルス印加という）。次に、トランジスタのゲート端子１０３にゲート電圧ＶＧ（＜ＶＧ’）を印加し、上部電極端子１０２に読み出し電圧を印加（このとき、下部電極端子１０１には、接地電位を印加）した時の高抵抗（ＨＲ）状態のセル電流から抵抗値を算出する（以下、抵抗値測定という）。以降、高抵抗化電圧パルス印加と抵抗値測定とを繰返し、トータル５０回の高抵抗化電圧パルス印加と抵抗値測定とを実施する。
【００７９】
図５Ｂから分かるように、同じ高抵抗化電圧パルスを複数回累積的に印加しても、図１に示すメモリセルではＨＲ化度が単調増加又は単調減少しない特性が明らかである。一方、例えば、フラッシュメモリのような不揮発性メモリセルでは、書き込みや消去パルスのいずれかの電圧パルスを連続印加すると、セルトランジスタのしきい値電圧は、単調増加、又は単調減少する特性を示す。
【００８０】
（２）低抵抗化電圧パルスを連続印加する場合
図６Ａは、本発明における低抵抗（ＬＲ）化電圧パルス連続を印加する場合のセル電流測定フローを示す図である。図６Ｂは、図６Ａに示す測定フローに基づき測定した抵抗変化特性図である。図６Ｂにおいて、横軸は、ＬＲ化電圧パルス印加回数であり、縦軸は、図１に示すメモリセルのセル電流である。
【００８１】
図６Ａに示す測定フローでは、まず、図１に示す抵抗変化素子を用いた１Ｔ１Ｒ型メモリセルについて、ゲート端子１０３にトランジスタをオンさせるのに十分なゲート電圧ＶＧ’を印加し、低抵抗状態のメモリセルに低抵抗（ＬＲ）化電圧パルス（振幅はＶＬで所定のパルス幅を有する）を１回印加する（以下、低抵抗化電圧パルス印加という）。次に、ゲート端子１０３にトランジスタをオンさせるのに十分なゲート電圧ＶＧが印加され、上部電極端子１０２に読み出し電圧を印加（このとき、下部電極端子１０１には、接地電位を印加）した時の低抵抗（ＬＲ）状態のセル電流を測定する（以下、セル電流測定という）。以降、低抵抗化電圧パルス印加とセル電流測定とを繰返し、トータル５０回の低抵抗化パルス印加とセル電流測定とを実施する。
【００８２】
図６Ｂから分かるように、同じ低抵抗化電圧パルスを複数回累積的に印加しても、図１に示すメモリセルでは、高抵抗化電圧パルス連続印加の場合と同様に、ＬＲ化時のセル電流の値は単調増加又は単調減少しない特性を示す。
【００８３】
（３）本発明の実施の形態１に係る高抵抗化電圧パルスセットを印加する高抵抗化動作を複数回繰り返す場合
図７Ａは、本発明の実施の形態１に係る高抵抗化電圧パルスセット印加（高抵抗化パルスＶＨの前に低抵抗化方向の極性のプレ電圧パルスＶＬｐｒを印加）を連続して実施する場合の抵抗値測定フローを示す図である。図７Ｂは、図７Ａに示す抵抗値測定フローに基づき測定したセル電流変化特性図である。図７Ｂにおいて、横軸は、高抵抗化電圧パルスセット２３の印加回数であり、縦軸は、図１に示すメモリセルの抵抗値である。
【００８４】
図７Ａに示す抵抗値測定フローでは、まず、図１に示す抵抗変化素子を用いた１Ｔ１Ｒ型メモリセルについて、ゲート端子１０３にトランジスタをオンさせるのに十分なゲート電圧ＶＧ’を印加し、低抵抗状態のメモリセルに低抵抗化方向の極性でかつ低抵抗化閾値電圧より振幅が小さい高抵抗化プレ電圧パルスＶＬｐｒを印加し、その後、所定のパルス幅（例えば１００ｎｓ）の高抵抗（ＨＲ）化電圧パルスＶＨを印加する（以下、高抵抗化電圧パルスセット２３を印加という）。次に、ゲート端子１０３にトランジスタをオンさせるのに十分なゲート電圧ＶＧが印加され、上部電極端子１０２に読み出し電圧を印加（このとき、下部電極端子１０１には、接地電位を印加）した時の高抵抗（ＨＲ）状態のセル電流から抵抗値を算出する（抵抗値測定という）。以降、高抵抗化電圧パルスセット２３の印加と抵抗値測定とを繰返し、トータル５０回の高抵抗化電圧パルスセット印加と抵抗値測定とを実施する。
【００８５】
図７Ｂから分かるように、高抵抗化電圧パルスとは逆極性でかつ低抵抗化閾値電圧より振幅が小さい高抵抗化プレ電圧パルスＶＬｐｒ（高抵抗化弱反転電圧パルスともいう）を印加し、その後、高抵抗化電圧パルスＶＨを印加する高抵抗化電圧パルスセット２３を繰り返すことにより、図１に示すメモリセルのセル抵抗値は、高抵抗化電圧パルスセット２３の印加回数と共に単調増加し、その後、約３０回でセル抵抗値が飽和傾向になる。このように、発明者は、本発明に係る新たな書き込み方法を行うことにより、従来知られていなかった新たな高抵抗化特性を見出した。
【００８６】
（４）本発明の実施の形態１に係る低抵抗化電圧パルスセットを印加する低抵抗化動作を複数回繰り返す場合
図８Ａは、本発明の実施の形態１に係る低抵抗化電圧パルスセット印加（低抵抗化パルスＶＬの前に高抵抗化方向の極性のプレ電圧パルスＶＨｐｒを印加）を連続して実施する場合のセル電流測定フローを示す図である。図８Ｂは、図８Ａに示すセル電流測定フローに基づき測定したセル電流変化特性図である。図８Ｂにおいて、横軸は、低抵抗化電圧パルスセット２４の印加回数であり、縦軸は、図１に示したメモリセルのセル電流である。
【００８７】
図８Ａに示す電流測定フローでは、まず、図１に示す抵抗変化素子を用いた１Ｔ１Ｒ型メモリセルについて、ゲート端子１０３にトランジスタをオンさせるのに十分なゲート電圧ＶＧ’を印加し、高抵抗状態のメモリセルに高抵抗化方向の極性でかつ高抵抗化閾値電圧より振幅が小さいプレ電圧パルスＶＨｐｒを印加し、その後、所定のパルス幅（例えば１００ｎｓ）の低抵抗（ＬＲ）化電圧パルスＶＬを印加する（以下、低抵抗化電圧パルスセット２４を印加という）。次に、ゲート端子１０３にトランジスタをオンさせるのに十分なゲート電圧ＶＧが印加され、上部電極端子１０２に読み出し電圧を印加（このとき、下部電極端子１０１には、接地電位を印加）した時の低抵抗（ＬＲ）状態のセル電流を測定する（セル電流測定）。以降、低抵抗化電圧パルスセット２４の印加とセル電流測定とを繰返し、トータル５０回のＬＲ化電圧パルスセット印加とセル電流測定とを実施する。
【００８８】
図８Ｂから分かるように、低抵抗化電圧パルスとは逆極性でかつ高抵抗化閾値電圧より振幅が小さい低抵抗化プレ電圧パルスＶＨｐｒ（低抵抗化弱反転電圧パルスともいう）を印加し、その後低抵抗化電圧パルスＶＬを印加する低抵抗化電圧パルスセット２４を繰り返すことにより、図１に示すメモリセルのセル電流は、低抵抗化電圧パルスセット２４の印加回数と共に単調増加（セル抵抗は単調減少）する。このように、発明者は、新たな書き込み方法を行うことにより、従来知られていなかった新たな低抵抗化特性を見出した。
【００８９】
つまり、図５Ａおよび図６Ａに示すように同極性の高抵抗化電圧パルスおよび低抵抗化電圧パルスを連続印加しても、高抵抗化度および低抵抗化度は向上しない。それに対して、図７Ａおよび図８Ａに示すように、高抵抗化プレ電圧パルス又は低抵抗化プレ電圧パルス（高抵抗化弱反転電圧パルス又は低抵抗化弱反転電圧パルス）を、それぞれ通常の高抵抗化電圧パルス又は低抵抗化電圧パルスの前に加えた電圧パルスセットを複数回繰り返すことにより、高抵抗化時の抵抗値はより増加し、低抵抗化時の抵抗値はより減少することを発明者は見出した。
【００９０】
次に、高抵抗化電圧パルスセット２３を連続して印加する場合における高抵抗状態のセル電流の収束性の、高抵抗化プレ電圧パルス振幅依存性と、低抵抗化電圧パルスセット２４を連続して印加する場合における低抵抗状態のセル電流の収束性の、低抵抗化プレ電圧パルス振幅依存性とについて、調べた結果を説明する。
【００９１】
図９は、本発明におけるＨＲセル電流の高抵抗化プレ電圧パルスの極性及び振幅に対する依存性を示す特性図である。具体的には、図９は、高抵抗化電圧ＶＨにおけるＨＲセル電流値の高抵抗化プレ電圧パルスＶＬｐｒの振幅及び極性依存性を示している。また、図９では、図７Ａに示した測定フローにおいて、高抵抗化プレ電圧パルスＶＬｐｒの振幅及び極性をパラメータ（−ＶＬｐｒ３〜＋ＶＬｐｒ２）に、５０回抵抗測定したときの、５０回中最後の２０回のセル電流値（ＨＲセル電流値）の中央値（メディアン）を縦軸に、高抵抗化プレ電圧パルスＶＬｐｒの値を横軸に取っている。
【００９２】
図９から分かるように、破線で囲われた領域のＨＲセル電流値は極小値を示しており（つまりＨＲ状態の抵抗値は極大値）、この破線で囲われた領域より高抵抗化プレ電圧パルスがより正側又はより負側の領域では、ＨＲセル電流値はいずれも増加している。ここで、破線で囲われた領域にある高抵抗化プレ電圧パルスＶＬｐｒ、すなわちＨＲセル電流値のメディアンが極小値を示す高抵抗化プレ電圧パルスＶＬｐｒを高抵抗化ディスターブ電圧と呼ぶ。
【００９３】
このように、高抵抗化プレ電圧パルスＶＬｐｒが高抵抗化ディスターブ電圧であるとき、ＨＲセル電流値のメディアンが極小値を示すため、高抵抗化ディスターブ電圧は最適な高抵抗化プレ電圧値ＶＬｐｒであることがわかる。つまり、ＨＲ化能力を上げるためには、高抵抗化ディスターブ電圧に対応する高抵抗化プレ電圧パルスＶＬｐｒを印加すること、具体的にはＨＲ化パルス電圧ＶＨとは逆極性でかつ低抵抗化閾値電圧より絶対値が小さい電圧（図９では−ＶＬｐｒ１近傍）を印加することが効果的であることがわかる。なお、図９からわかるように、最適な高抵抗化プレ電圧パルス値はある範囲を有しており、この最適な高抵抗化プレ電圧パルスの範囲にある高抵抗化ディスターブ電圧を以下では、ＨＲ化時適正プレ電圧パルスと定義する。
【００９４】
図１０は、本発明におけるＬＲセル電流の低抵抗化プレ電圧パルスの極性及び振幅に対する依存性を示す特性図である。具体的には、図１０は、低抵抗化電圧ＶＬにおけるＬＲセル電流値の低抵抗化プレ電圧パルスＶＨｐｒの振幅及び極性依存性を示している。また、図１０では、図８Ａに示した測定フローにおいて、低抵抗化プレ電圧パルスＶＨｐｒの振幅及び極性をパラメータ（−ＶＨｐｒ３〜＋ＶＨｐｒ２）に５０回セル電流を測定し、５０回中最後の２０回のＬＲセル電流値の中央値（メディアン）を縦軸に、低抵抗化プレ電圧パルスＶＨｐｒの値を横軸に取っている。
【００９５】
図１０から分かるように、破線で囲われた領域にあるＬＲセル電流値は極大値を示しており（つまりＬＲ状態の抵抗値は極小値）、この破線で囲われた領域より低抵抗化プレ電圧パルスがより正側又はより負側の領域では、ＬＲセル電流値はいずれも減少している。ここで、破線で囲われた領域にある低抵抗化プレ電圧パルスＶＨｐｒ、すなわちＬＲセル電流値のメディアンが極小値を示す低抵抗化プレ電圧パルスＶＨｐｒを低抵抗化ディスターブ電圧と呼ぶ。
【００９６】
このように、低抵抗化プレ電圧パルスＶＨｐｒが低抵抗化ディスターブ電圧であるとき、ＬＲセル電流値のメディアンが極大値を示すため、低抵抗化ディスターブ電圧は最適な低抵抗化プレ電圧値ＶＨｐｒであることがわかる。つまり、ＬＲ化能力を上げるためには、低抵抗化ディスターブ電圧に対応する低抵抗化プレ電圧パルスＶＨｐｒを印加すること、具体的にはＬＲ化パルス電圧ＶＬとは逆極性でかつ高抵抗化閾値電圧より絶対値が小さい電圧（図１０では＋ＶＨｐｒ１近傍）を印加することが効果的であることがわかる。なお、図１０からわかるように、最適な低抵抗化プレ電圧パルス値はある範囲を有しており、この最適な低抵抗化プレ電圧パルス範囲にある低抵抗化ディスターブ電圧を以下では、ＬＲ化時適正プレ電圧パルスと定義する。
【００９７】
このように、高抵抗化電圧ＶＨや低抵抗化電圧ＶＬの絶対値を大きくせずに、適切な高抵抗化プレ電圧パルスＶＬｐｒ（高抵抗化ディスターブ電圧）又は低抵抗化プレ電圧パルスＶＨｐｒ（低抵抗化ディスターブ電圧）を高抵抗化電圧パルスＶＨ又は低抵抗化電圧パルスＶＬの前にそれぞれ印加することにより、高抵抗化パルスのＨＲ化能力及び低抵抗化パルスのＬＲ化能力をより高くできる。それにより、動作ウィンドウ（ＨＲセル電流とＬＲセル電流の差）の拡大に繋がり、信頼性を向上できるという効果を奏する。
【００９８】
次に、図１に示すメモリセルにおけるパルスＶＩ特性と、ＨＲ化時及びＬＲ化時適正プレ電圧パルスとの関係について説明する。
【００９９】
図１１は、本発明に係るメモリセルのパルスＶＩ特性図である。
【０１００】
図１１では、図１に示すメモリセルにおいて、ゲート端子１０３にトランジスタをオンさせるのに十分なゲート電圧ＶＧ’を印加しつつ、パルス電圧Ｖｐ（横軸）を印加し、パルス電圧Ｖｐを印加する毎に、ゲート端子１０３にトランジスタをオンさせるのに十分なゲート電圧ＶＧを印加し、上部電極端子１０２に読み出し電圧を印加（このとき、下部電極端子１０１には、接地電位を印加）した時のセル電流（縦軸）を測定している。また、図１１では、パルス電圧Ｖｐは、０Ｖ→−ＶＰ１０→＋ＶＰ１１→０Ｖ（各パルス電圧の増減の絶対値は、０．１Ｖ）の順に印加することで、ヒステリシスループの１周分の測定を行っている。
【０１０１】
図１１から、Ｃ点でＬＲ化し始め、Ｂ点で、ＨＲ化し始めていることがわかる。
【０１０２】
ここで、図１１には、ＬＲ化時適正プレ電圧パルス（低抵抗化ディスターブ電圧）を破線丸Ｂ’で示し、ＨＲ化時適正プレ電圧パルス（高抵抗化ディスターブ電圧）を破線丸Ｃ’で示している。ＨＲ化時適正プレ電圧パルス（高抵抗化ディスターブ電圧）は、ＬＲ化閾値電圧よりも小さく、高抵抗化電圧パルスの印加前に印加することにより、抵抗変化素子をより高抵抗化させ、一方、ＬＲ化時適正プレ電圧パルス（低抵抗化ディスターブ電圧）は、ＨＲ化閾値電圧よりも小さく、低抵抗化電圧パルスの印加前に印加することにより、抵抗変化素子をより低抵抗化させる。つまり、ＨＲ化時適正プレ電圧パルスは、ＨＲ状態からＬＲ状態への遷移が生じない程度の弱電圧であり、ＬＲ化時適正プレ電圧パルスは、ＬＲ状態からＨＲ状態への遷移が生じない程度の弱電圧である。換言すると、これら高抵抗化及び低抵抗化ディスターブ電圧は、それぞれ図１に示すメモリセルのＨＲ化及びＬＲ化を開始する開始電圧近傍の値である。さらに具体的には、これら高抵抗化及び低抵抗化ディスターブ電圧は、それぞれ図１に示すメモリセルの抵抗状態を反転させるまでに至らない電圧であって、かつこのメモリセルの抵抗変化を引き起こす電圧（開始電圧）に近いほど効果的である。
【０１０３】
［高抵抗化及び低抵抗化プレ電圧パルス印加書き込みの推定メカニズム］
次に、高抵抗化及び低抵抗化プレ電圧パルスを印加することによる書き込み特性改善の推定メカニズムついて説明する。
【０１０４】
図１２（ａ）〜（ｃ）は、低抵抗化プレ電圧パルス印加によるＬＲ化書き込み時の推定メカニズムを説明するための図である。図１２（ａ）〜（ｃ）において、図１と同じ構成要素については、同じ符号を用い、説明を省略する。
【０１０５】
図１２（ａ）は、高抵抗（ＨＲ）状態の抵抗変化素子１００を表している。具体的には、第２の遷移金属酸化物層１１２中の導電パス２０２において、上部電極１３の界面近傍が第１の高抵抗状態に酸化され、第１の界面高抵抗層膜２００が形成されている。また、第１の遷移金属酸化物層１１１と第２の遷移金属酸化物層１１２との界面近傍には、第１の高抵抗状態よりも抵抗値が低い第２の高抵抗状態に酸化され、第２の界面高抵抗層膜２０１が形成されている。ここで、第２の界面高抵抗層膜２０１が抵抗変化する閾値電圧は、第１の界面高抵抗層膜２００が抵抗変化する閾値電圧より低いと考えられる。
【０１０６】
図１２（ｂ）は、抵抗変化素子１００に低抵抗化プレ電圧パルスＶＨｐｒが印加された場合における第２の界面高抵抗層膜２０１の状態変化を表している。具体的には、抵抗変化層を高抵抗化する方向の低抵抗化プレ電圧パルスを抵抗変化素子に印加することにより、第１の界面高抵抗層膜２００は変化しないが、第２の界面高抵抗層膜２０１中の酸素イオンＯ２−が上部電極１３方向に引き寄せられ、拡散する。その結果、第２の界面高抵抗層膜２０１の膜中の酸素イオンＯ２−密度が図１２（ａ）の第２の界面高抵抗層膜２０１のＨＲ状態よりも減少し、第２の界面高抵抗層膜２０１の膜厚は厚くなるが抵抗変化素子１００の抵抗値は若干低下する。
【０１０７】
次に、図１２（ｃ）では、低抵抗化電圧ＶＬが印加された場合における第１の界面高抵抗層膜２００の状態変化を表している。具体的には、低抵抗化電圧ＶＬの印加により、第１の界面高抵抗層膜２００中の酸素イオンＯ２−が第１のタンタル酸化物層（第１の遷移金属酸化物層１１１）中に引き寄せられ、拡散する。この時、第２の界面高抵抗層膜２０１の酸素拡散のバリア機能は、事前に低抵抗化プレ電圧パルスの印加により第２の界面高抵抗層膜２０１の膜中の酸素イオンＯ２−が少なくなっているため、弱いと考えられる。その結果、第１の界面高抵抗層膜２００の膜中の酸素イオンＯ２−が速やかに第１の遷移金属酸化物層１１１中に拡散し、抵抗変化素子１００の抵抗値は、従来の低抵抗化動作時よりも低下すると考えられる。
【０１０８】
以上から、上述した低抵抗化プレ電圧パルスの印加と低抵抗化電圧パルスの印加とを繰り返すと、徐々に第２の界面高抵抗層膜２０１と第１の界面高抵抗層膜２００の抵抗値が減少するので、図８Ｂに示すように低抵抗化電圧パルスセット印加回数が増加するにつれて、ＬＲ状態セル電流が増加すると推定される。
【０１０９】
一方、高抵抗化プレ電圧パルス印加によるＨＲ化書き込みについては、ＬＲ化書き込みと逆方向（酸化方向）の動きで、ほぼ同様のメカニズムであると考えられる。つまり、ＬＲ状態においても第２の界面高抵抗層膜２０１が存在し、高抵抗化時の酸素イオンＯ２−の拡散を阻害し、第１の界面高抵抗層膜２００の十分な形成を妨げると考えられる。この場合は、第２の界面高抵抗層膜２０１の膜中の酸素イオンＯ２−を事前に高抵抗化プレ電圧パルスの印加により第１の遷移金属酸化物層１１１中に拡散させて第２の界面高抵抗層膜２０１の膜中の酸素イオンＯ２−を減少させてその酸素拡散バリアとしての機能を低減し、高抵抗化時の第１の界面高抵抗層膜２００の速やかな形成を促進していると考えられる。
【０１１０】
［実施の形態１における抵抗変化型不揮発性記憶素子の書き込み方法］
次に、図１に示す抵抗変化素子１００を用いた１Ｔ１Ｒ型メモリセルから構成される不揮発性記憶装置に対して、抵抗変化素子１００を高抵抗化および低抵抗化する書き込み方法を説明する。
【０１１１】
図１３Ａは、実施の形態１における高抵抗（ＨＲ）化電圧パルスセット印加と低抵抗（ＬＲ）化電圧パルスセット印加とを交互に実施する場合におけるパルス波形の模式図である。図１３Ｂは、図１３Ａに示す高抵抗化電圧パルスセット印加と低抵抗化電圧パルスセット印加とを交互に実施した場合における書き換え開始初期の書き換え特性図である。図１３Ｃは、図１３Ａに示す高抵抗化電圧パルスセット印加と低抵抗化電圧パルスセット印加とを交互に実施した場合における書き換え１０万回後の書き換え特性図である。図１３Ｂおよび図１３Ｃにおいて、縦軸および横軸は、図２Ｂと同様であるため説明を省略する。
【０１１２】
以下では、高抵抗化動作および低抵抗化動作として、図１に示したメモリセルに、図７Ａに示した高抵抗化電圧パルスセット２３、および図８Ａに示した低抵抗化電圧パルスセット２４をそれぞれ印加するものとする。すなわち、図１に示す抵抗変化素子を用いた１Ｔ１Ｒ型メモリセルについて、図１３Ａに示す高抵抗化電圧パルスセット２３と低抵抗化電圧パルスセット２４とを繰返し交互に印加する。
【０１１３】
ここで、高抵抗化電圧パルスセット２３または低抵抗化電圧パルスセット２４の書き込み方法は、以下のように換言できる。すなわち、この書き込み方法は、抵抗変化素子１００を第１の抵抗状態から第２の抵抗状態に抵抗変化させる時、抵抗変化素子１００に対して、第１の閾値電圧よりも絶対値が大きい第１の極性の第１の電圧パルスを印加し、第２の抵抗状態から第１の抵抗状態に変化せしめる時に、抵抗変化素子１００に対して、第２の閾値電圧よりも絶対値が大きく、かつ第１の極性とは異なる第２の極性の第２の電圧パルスを印加する。つまり、抵抗変化素子１００において、抵抗変化素子１００を第１の抵抗状態から第２の抵抗状態に抵抗変化させる時、抵抗変化素子１００に対して、第２の閾値電圧よりも電圧の絶対値が小さく、かつ、第１の電圧パルスと極性が異なる第１の抵抗化プレ電圧パルスを印加する第１ステップと、その後、第１の電圧パルスを印加する第２ステップとを含む第１の抵抗状態化ステップを含む。また、抵抗変化素子１００を第２の抵抗状態から第１の抵抗状態に抵抗変化させる時、抵抗変化素子１００に対して、第１の閾値電圧よりも電圧の絶対値が小さく、かつ、第２の電圧パルスと極性が異なる第２の抵抗化プレ電圧パルスを印加する第３ステップと、その後、第２の電圧パルスを印加する第４ステップとを含む第２の抵抗状態化ステップを含む。ここで、第１の抵抗化プレ電圧パルスと第１の電圧パルスのセットは、図１３Ａにおける高抵抗化電圧パルスセット２３または低抵抗化電圧パルスセット２４のいずれか一方に相当する。また、第２の抵抗化プレ電圧パルスと第２の電圧パルスのセットは、図１３Ａにおける高抵抗化電圧パルスセット２３または低抵抗化電圧パルスセット２４のいずれか他方に相当する。
【０１１４】
また、高抵抗化電圧パルスセット２３と低抵抗化電圧パルスセット２４とを繰返し交互に印加する書き込み方法は、以下のように換言できる。すなわち、この書き込み方法は、抵抗変化素子１００を第１の抵抗状態から第２の抵抗状態に変化せしめる時に、抵抗変化素子１００に対して、第２の閾値電圧よりも電圧の絶対値が小さく、かつ、第１の電圧パルスと極性が異なる第１の抵抗化プレ電圧パルスを印加する第１ステップと、その後、第１の電圧パルスを印加する第２ステップとを含む第１の抵抗状態変化ステップを含む。さらに、抵抗変化素子１００を前記第２の抵抗状態から前記第１の抵抗状態に変化せしめる時に、抵抗変化素子１００に対して、前記第１の閾値電圧よりも電圧の絶対値が小さく、かつ、前記第２の電圧パルスと極性が異なる第２の抵抗化プレ電圧パルスを印加する第３ステップと、その後、前記第２の電圧パルスを印加する第４ステップとを含む第２の抵抗状態変化ステップを含む。
【０１１５】
そして、図１３Ｂおよび図１３Ｃには、高抵抗化電圧パルスセット２３と低抵抗化電圧パルスセット２４とを繰返し交互に印加する書き込み方法における、書き換え初期状態と１０万回書き換え後状態での書き換え特性の一例が示されている。具体的には、図１３Ｂおよび図１３Ｃは、図１３Ａに示すように、高抵抗化電圧パルスセット２３として、低抵抗状態のメモリセルに高抵抗化プレ電圧パルスＶＬｐｒを印加し、その後、所定のパルス幅の高抵抗（ＨＲ）化電圧パルスＶＨを印加する。次に、低抵抗化電圧パルスセット２４として、高抵抗状態のメモリセルに低抵抗化プレ電圧パルスＶＨｐｒを印加し、その後、低抵抗（ＬＲ）化パルスＶＬを印加する（この時、ゲート端子１０３にはトランジスタを十分にオンするゲート電圧ＶＧ’が印加されている）。このような書き込み（印加）を行った場合における書き換え特性を示している。
【０１１６】
図１３Ｂに示すように、書き換え開始初期では、高抵抗（ＨＲ）状態と低抵抗（ＬＲ）状態とのセル電流は、それぞれ安定している。その後、図１３Ｃに示すように、書き換えを１０万回繰り返しても、高抵抗（ＨＲ）状態のセル電流は、安定した状態を維持している。また、低抵抗（ＬＲ）状態のセル電流における高抵抗方向へのシフト量は、図２Ｃに示す従来の書き込み方法と比較して、大きく改善されている。
【０１１７】
このように、図１３Ａに示す書き込み方法によれば、高抵抗化電圧パルス及び低抵抗化電圧パルスとそれぞれ極性が異なる高抵抗化適正プレ電圧パルス（高抵抗化ディスターブ電圧）及び低抵抗化適正プレ電圧パルス（低抵抗化ディスターブ電圧）を事前にそれぞれ印加することにより、高抵抗化能力及び低抵抗化能力が向上可能となる。その結果、書き換え回数が増加しても適切な動作ウィンドウの確保が可能となり、不揮発性記憶装置の信頼性を向上可能となる。
【０１１８】
図１４は、図１３Ａに示す高抵抗化電圧パルスセット２３と低抵抗化電圧パルスセット２４とを繰返し交互に印加した場合における、書き換え電圧の動作点を説明するための図である。
【０１１９】
図１４において、横軸は、不揮発性記憶装置（メモリセル）に印加される負電圧の絶対値をしており、縦軸は、不揮発性記憶装置（メモリセル）に印加される正電圧の絶対値を示している。図１４では、点Ｂは、高抵抗化電圧パルスセット２３として、先ず高抵抗化プレ電圧パルスＶＬｐｒを印加し、その後、高抵抗（ＨＲ）化電圧ＶＨを印加するＨＲ化時の動作点を示している。ここで、点Ｂは、横軸の値が高抵抗化プレ電圧パルスＶＬｐｒの値を、縦軸の値が高抵抗（ＨＲ）化電圧ＶＨの値を示す動作点である。また、点Ｃは、低抵抗化電圧パルスセット２４として、先ず低抵抗化プレ電圧パルスＶＨｐｒを印加し、その後、低抵抗（ＬＲ）化電圧ＶＬを印加するＬＲ化時の動作点を示している。ここで、点Ｃは、縦軸の値が低抵抗化プレ電圧パルスＶＨｐｒの値を、横軸の値が低抵抗（ＬＲ）化電圧ＶＬの値を示す動作点である。
【０１２０】
図１４から分かるように、図３に示した従来の１パルス印加のみの書き換えでは動作点が１つ（点Ａ）だったのに対して、図１４では動作点が点Ｂと点Ｃとの２つになっている。それにより、ＨＲ化動作とＬＲ化動作とで独立にバランス調整が可能となるので、書き換え電圧の選択自由度が高くなっている。
【０１２１】
以上、実施の形態１によれば、高抵抗化電圧パルス及び低抵抗化電圧パルスに対し、それぞれ高抵抗化電圧パルス及び低抵抗化電圧パルスと極性が異なる高抵抗化適正プレ電圧パルス及び低抵抗化適正プレ電圧パルスをそれぞれ事前に印加することにより、高抵抗化能力および低抵抗化能力が向上可能となり、その結果、書き換え回数が増加しても適切な動作ウィンドウ確保が可能となり、不揮発性記憶装置の信頼性を向上できる。それにより、エンデュランス（書き換え耐性）特性劣化による動作ウィンドウ減少量を抑制し、抵抗変化動作を安定的に持続可能とする抵抗変化型不揮発性記憶素子の書き込み方法を実現することができる。
【０１２２】
なお、本実施の形態では、プレ電圧パルス印加を伴う書き込みは、高抵抗化動作を行う場合と低抵抗化動作を行う場合との両方に適用したが、いずれか一方にのみ適用するとしても良い。
【０１２３】
（実施の形態２）
次に、実施の形態１の書き込み方法とは異なる方法を、実施の形態２として説明する。
【０１２４】
［実施の形態２における抵抗変化型不揮発性記憶素子の書き込み方法］
以下、本発明の実施の形態として、図１に示した抵抗変化素子１００を用いた１Ｔ１Ｒ型メモリセルから構成される不揮発性記憶装置に対して、抵抗変化素子１００を高抵抗化および低抵抗化する他の書き込み方法を説明する。
【０１２５】
図１５Ａは、実施の形態２における高抵抗（ＨＲ）化電圧パルスセット印加を連続Ｍ回と、低抵抗（ＬＲ）化電圧パルスセット印加を連続Ｎ回とを交互に実施する場合におけるパルス波形の模式図である。図１５Ｂは、図１５Ａに示す高抵抗化電圧パルスセットの連続印加と低抵抗化電圧パルスセットの連続印加とを交互に実施した場合における書き換え開始初期の書き換え特性図である。図１５Ｃは、図１５Ａに示す高抵抗化電圧パルスセットの連続印加と低抵抗化電圧パルスセットの連続印加とを交互に実施した場合における書き換え１０万回後の書き換え特性図である。なお図１５Ｂおよび図１５Ｃにおいて、縦軸および横軸は、図２Ｂと同様であるため説明を省略する。
【０１２６】
本実施の形態では、高抵抗化および低抵抗化動作には、図１に示すメモリセルに対して、図１５Ａに示すように、高抵抗化電圧パルスセット２３を連続Ｍ（１以上の整数）回印加し、その後、低抵抗化電圧パルスセット２４を連続Ｎ（１以上の整数）回印加する。
【０１２７】
ここで、高抵抗化電圧パルスセット連続印加回数Ｍと低抵抗化電圧パルスセット連続印加回数Ｎの大小関係は、書き換え回数を増やした時のＨＲ状態とＬＲ状態のバランスを取るために設定する。例えば、ＨＲ状態がＬＲ方向へシフトしていく量よりもＬＲ状態がＨＲ方向へシフトしていく量の方が大きい場合、ＬＲ化能力を高めるために、低抵抗化電圧パルスセット連続印加回数Ｎを高抵抗化電圧パルスセット連続印加回数Ｍよりも大きく設定する。逆に、ＬＲ状態がＨＲ方向へシフトしていく量よりもＨＲ状態がＬＲ方向へシフトしていく量の方が大きい場合、ＨＲ化能力を高めるために、高抵抗化電圧パルスセット連続印加回数Ｍを低抵抗化電圧パルスセット連続印加回数Ｎよりも大きく設定する。
【０１２８】
なお、ＨＲ状態がＬＲ方向へシフトしていく量とＬＲ状態がＨＲ方向へシフトしていく量とが同程度の場合、低抵抗化電圧パルスセット連続印加回数Ｎと高抵抗化電圧パルスセット連続印加回数Ｍを同等に設定すればよい。
【０１２９】
そして、図１３Ｂおよび図１３Ｃには、図１に示した抵抗変化素子１００を用いた１Ｔ１Ｒ型メモリセルについて、図１５Ａに示す高抵抗化電圧パルスセット２３の連続Ｍ回印加と低抵抗化電圧パルスセット２４の連続Ｎ回印加とを交互に繰返した場合における、書き換え初期状態と１０万回書き換え後状態とでの書き換え特性の一例が示されている。具体的には、図１５Ｂおよび図１５Ｃは、図１５Ａに示すように、まず、低抵抗状態のメモリセルに高抵抗化プレ電圧パルスＶＬｐｒを印加し、その後、高抵抗（ＨＲ）化電圧パルスＶＨを印加する高抵抗化電圧パルスセット２３を連続Ｍ回印加する。次に、高抵抗化したメモリセルに低抵抗化プレ電圧パルスＶＨｐｒを印加し、その後、低抵抗（ＬＲ）化パルスＶＬを印加する抵抗化電圧パルスセット２４を連続Ｎ回印加する（この時、ゲート端子１０３にはトランジスタをオンさせるのに十分なゲート電圧ＶＧ’が印加されている）。このような書き込み（印加）を行った場合の書き換え特性を示している。
【０１３０】
図１５Ｂに示すように、書き換え開始初期では、高抵抗（ＨＲ）状態と低抵抗（ＬＲ）状態とのセル電流は、それぞれ比較的安定している。その後、図１５Ｃに示すように、書き換えを１０万回繰り返しても、高抵抗（ＨＲ）状態のセル電流は、比較的安定した状態を維持している。また、低抵抗（ＬＲ）状態のセル電流における高抵抗方向へのシフト量は非常に小さく、図２Ｃに示す従来の書き込み方法と比較して、劇的に改善されている。
【０１３１】
このように、図１５Ａに示す書き込み方法によれば、ＨＲ化能力かＬＲ化能力のいずれか弱い方の抵抗変化電圧パルスセットの連続印加回数をより多く設定することにより、ＨＲ化能力とＬＲ化能力のバランスを適正化することができる。その結果、書き換え回数が増加しても適切な動作ウィンドウ確保が可能となり、不揮発性記憶装置の信頼性が大幅に向上可能となる。
【０１３２】
以上、実施の形態２によれば、高抵抗化電圧パルスや低抵抗化電圧パルスとそれぞれ極性が異なる適正プレ電圧パルスを事前に印加することにより、高抵抗化能力および低抵抗化能力が向上でき、その結果、書き換え回数が増加しても適切な動作ウィンドウ確保が可能となり、不揮発性記憶装置の信頼性を向上できる。それにより、エンデュランス（書き換え耐性）特性劣化による動作ウィンドウ減少量を抑制し、抵抗変化動作を安定的に持続可能とする抵抗変化型不揮発性記憶素子の書き込み方法を実現することができる。
【０１３３】
なお、本実施の形態では、プレ電圧パルス印加を伴う書き込みは、高抵抗化動作を行う場合と低抵抗化動作を行う場合との両方に適用したが、実施の形態１と同様にいずれかにのみ適用するとしても良い。
【０１３４】
また、低抵抗化電圧パルスセットの連続印加回数Ｎ、又は、高抵抗化電圧パルスセットの連続印加回数Ｍが２以上の時には、最初の高抵抗化プレ電圧パルスＶＬｐｒ又は最初の低抵抗化プレ電圧パルスＶＨｐｒの印加を省略しても、ほぼ同様の効果を奏することができる。これは、図７Ｂおよび図８Ｂで説明した抵抗変化型不揮発性記憶素子の新たな書き込み方法に相当することになるからある。
【０１３５】
（実施の形態３）
次に、実施の形態３として、書き換えを行うために必要となる部分の回路構成の等価回路について説明する。
【０１３６】
［実施の形態３における抵抗変化型不揮発性記憶素子の書き込み方法］
図１６は、本発明における書き換えを行うために必要となる部分の回路構成の等価回路の一例である。
【０１３７】
図１６に示すように、選択セルＭ１１の抵抗変化素子１００に対して、ビット線ＢＬとＮＭＯＳトランジスタ１０４とが接続されている。ＮＭＯＳトランジスタ１０４のゲートには、選択ワード線ＷＬを介してワード線ドライバ回路ＷＬＤが接続され、ＮＭＯＳトランジスタ１０４のソースには、選択ソース線ＳＬを介して、ソース線ドライバ回路ＳＬＤが接続されている。また、ビット線ＢＬはスイッチ２０３と接続され、書き込み信号に応じて、ビット線ＢＬと、書き込みドライバ回路ＷＤ又は書き込み判定回路２０４と接続する。
【０１３８】
このワード線ドライバ回路ＷＬＤは、選択ワード線ＷＬに対して、所定の電圧を印加できる。また、ソース線ドライバ回路ＳＬＤは、選択ソース線ＳＬに対して、所定の電圧を印加できる。また、書き込みドライバ回路ＷＤは、スイッチ２０３を介して、選択ビット線ＢＬに対して、所定の電圧を印加できる。また、書き込み判定回路２０４は、抵抗変化素子１００に流れる選択セル電流を、選択ビット線ＢＬおよびスイッチ２０３を介して検知し、ＬＲ化書き込み、又は、ＨＲ化書き込みが完了したかどうかを判定する。換言すると、書き込み判定回路２０４は、第１の抵抗状態化ステップにより抵抗変化素子１００を第１の抵抗状態に変化させる第１の抵抗状態化書き込みが完了したか否かを判定する。ここで、第１の抵抗状態化書き込みは、ＬＲ化書き込み、又は、ＨＲ化書き込みに対応し、第１の抵抗状態化ステップは、高抵抗化電圧パルスセット２３または低抵抗化電圧パルスセット２４に対応する。
【０１３９】
次に、図１６に示す等価回路の動作について、説明する。
【０１４０】
図１７は、本発明におけるベリファイ書き込みの動作フローを説明するための図である。具体的には、図１７は、図１６に示す等価回路のＨＲ化およびＬＲ化書き込みベリファイの動作フロー説明図である。
【０１４１】
図１７におけるＨＲ化動作について、先ず説明する。
【０１４２】
先ず、初めに高抵抗化プレ電圧パルスＶＬｐｒを印加するために、選択ワード線ＷＬを活性化（ＶＧ’を印加）し、選択ビット線ＢＬを接地電位に固定し、選択ソース線ＳＬにＶＬｐｒ（＞０Ｖ）を印加する。引き続き、高抵抗化パルス電圧ＶＨを印加するために、選択ワード線ＷＬを活性化（ＶＧ’を印加）し、選択ソース線ＳＬを接地電位に固定し、選択ビット線ＢＬにＶＨを印加する。その後、書き込み信号により選択ビット線ＢＬと接続された書き込み判定回路２０４により、ＨＲセル電流を測定し、ＨＲセル電流が所定のＨＲセル電流レベルよりも少なくなりＨＲ化書き込みが完了したかどうかを判定する（ＨＲ化ベリファイＳ１）。ここで、もし、ＨＲ化ベリファイＳ１の判定がフェイルした場合、再度、高抵抗化電圧パルスセット２３が選択セルＭ１１に印加され、ＨＲ化ベリファイＳ１の判定が行われる。この動作は、以降、ＨＲ化ベリファイＳ１の判定でパスとなるまで繰り返される。
【０１４３】
続いて、図１７におけるＬＲ化動作について、説明する。
【０１４４】
先ず、初めに低抵抗化プレ電圧パルスＶＨｐｒを印加するために、選択ワード線ＷＬを活性化（ＶＧ’を印加）し、選択ソース線ＳＬを接地電位に固定し、選択ビット線ＢＬにＶＨｐｒを印加する。引き続き、低抵抗化パルス電圧ＶＬを印加するために、選択ワード線ＷＬを活性化（ＶＧ’を印加）し、選択ビット線ＢＬを接地電位に固定し、選択ソース線ＳＬにＶＬ（＞０Ｖ）を印加する。その後、書き込み信号により選択ビット線ＢＬと接続された書き込み判定回路２０４により、ＬＲセル電流を測定し、ＬＲセル電流が所定のＬＲセル電流レベル（例えば、選択ビット線電圧が０．４Ｖで４０μＡ）よりも多くなりＬＲ化書き込みが完了したかどうかを判定する（ＬＲ化ベリファイＳ２）。ここで、もし、ＬＲ化ベリファイＳ２の判定がフェイルした場合、再度、低抵抗化電圧パルスセット２４が選択セルＭ１１に印加され、ＬＲ化ベリファイＳ２の判定が行われる。この動作は、以降、ＬＲ化ベリファイＳ２の判定でパスとなるまで繰り返される。
【０１４５】
以上のように、本実施の形態の書き込み方法は、第１の抵抗状態化（例えば高抵抗化）ステップにおいて第１の（例えば高抵抗化）電圧パルスが印加されることによって、抵抗変化素子１００を第１の抵抗状態（例えば高抵抗状態）に変化させる第１の抵抗状態化書き込みが完了したか否かを判定する第１の抵抗状態化判定ステップと、第２の抵抗状態化（例えば低抵抗化）ステップにおいて第２の（例えば低抵抗化）電圧パルスが印加されることによって、抵抗変化素子１００を第２の抵抗状態（例えば低抵抗状態）に変化させる第２の抵抗状態化書き込みが完了したか否かを判定する第２の抵抗状態化判定ステップと、を含む。第１の抵抗状態化判定ステップは、前記第１の抵抗状態化ステップの後に実施され、第２の抵抗状態化判定ステップは、前記第２の抵抗状態化ステップの後に実施される。第１の抵抗状態化ステップと前記第１の抵抗状態化判定ステップとは、抵抗変化素子１００の抵抗状態が所定の第１の抵抗状態に達するまで、繰り返され、第２の抵抗状態化ステップと第２の抵抗状態化判定ステップとは、抵抗変化素子１００の抵抗状態が所定の前記第２の抵抗状態に達するまで、繰り返される。ここで、第１の抵抗状態化書き込みおよび第２の抵抗状態化書き込みは、それぞれＬＲ化書き込みおよびＨＲ化書き込みに一方および他方に対応し、第１の抵抗状態化ステップおよび第２の抵抗状態化ステップは、高抵抗化電圧パルスセット２３および低抵抗化電圧パルスセット２４のいずれか一方およびいずれか他方にそれぞれ対応する。
【０１４６】
以上のように、本実施の形態における書き込み方法によれば、書き換え回数が増加して、動作ウィンドウが減少してきたとしても、ベリファイの判定でパスするまで、強制的に、高抵抗化電圧パルスセット、又は、低抵抗化電圧パルスセットが複数回印加されるようになる。それにより、高抵抗化度、又は、低抵抗化度が適宜向上できるので、バランス調整して適切な動作ウィンドウ確保が可能となり、不揮発性記憶装置の信頼性を向上できる。
【０１４７】
さらに、このようなベリファイ書き込み方法を取ることにより、高抵抗化電圧パルスセット、又は、低抵抗化電圧パルスセットを複数回固定的に連続印加する必要がなくなり、書き込み時間の短縮および消費電流低減も合わせて可能となる。
【０１４８】
なお、このようなベリファイ書き込み方法は、上述したように高抵抗化動作を行う場合と低抵抗化動作を行う場合との両方に適用する場合に限らない。高抵抗化動作を行う場合と低抵抗化動作を行う場合のいずれかにのみ適用するとしても良い。すなわち、この場合の書き込み方法は、第１の抵抗状態化ステップにより抵抗変化素子１００を前記第１の抵抗状態に変化させる第１の抵抗状態化書き込みが完了したか否かを判定する第１の抵抗状態化判定ステップを含み、前記第１の抵抗状態化判定ステップは、前記第１の抵抗状態化ステップの後に実施され、前記第１の抵抗状態化ステップと前記第１の抵抗状態化判定ステップとは、抵抗変化素子１００の抵抗状態が所定の前記第１の抵抗状態に達するまで、繰り返される。ここで、第１の抵抗状態化書き込みは、ＬＲ化書き込み、又は、ＨＲ化書き込みのいずれかに対応し、第１の抵抗状態化ステップは、高抵抗化電圧パルスセット２３または低抵抗化電圧パルスセット２４のいずれかに対応する。
【０１４９】
なお、本実施の形態では、図１６に示すように、等価回路（記憶装置）の構成として、スイッチ素子である１つのＮＭＯＳトランジスタ１０４に１つの抵抗変化素子１００を接続した、いわゆる１Ｔ１Ｒ型メモリセルを例に挙げて説明したが、本発明は、この１Ｔ１Ｒ型メモリセルに限定されるものではない。例えば、スイッチ素子として、双方向ダイオードを用いてもよい。
【０１５０】
（実施の形態４）
実施の形態３では、説明を簡単にするためメモリセルを１つ構成した等価回路を例示した。しかし、実際には複数のメモリセルをアレイ状に配置した不揮発性記憶装置として本発明は実現され得る。本実施の形態では、その具体例について説明する。
【０１５１】
図１８は、具体的なアレイ構造のメモリセルを有する不揮発性記憶装置の一構成を示すブロック図である。
【０１５２】
図１８に示すように、本実施の形態に係る不揮発性記憶装置３２０は、半導体基板（図示されず）上に、メモリ本体部３０１を備えている。このメモリ本体部３０１は、メモリセルアレイ３０２と、行選択回路・ドライバ３０３と、列選択回路３０４と、情報の書き込みを行うための書き込み回路３２５と、選択メモリセルの抵抗値を検出し、データ「１」または「０」と判定するセンスアンプ３２６とを具備している。また、不揮発性記憶装置３２０は、メモリセルにデータを書き込むために必要な複数の電源を生成する書き込み用電源３３０と、外部から入力されるアドレス信号を受け取るアドレス入力回路３０９と、外部から入力されるコントロール信号に基づいて、メモリ本体部３０１の動作を制御する制御回路３１０と、入出力データの入出力処理を行うデータ入出力回路３０７とをさらに備えている。
【０１５３】
メモリセルアレイ３０２は、半導体基板の上に形成され、半導体基板表面に概略平行な第１平面内において第１方向に互いに平行に延びるように形成された複数の第１配線（図１８の例では、ワード線ＷＬ０、ＷＬ１、ＷＬ２、…。以下、説明の便宜上「ワード線ＷＬ０、ＷＬ１、ＷＬ２、…」という。）および第１平面と平行な第２平面内において第２方向に互いに平行に延びるようにかつ第１配線と立体交差するように形成された複数の第２配線（図１８の例では、ビット線ＢＬ０、ＢＬ１、ＢＬ２、…。以下、説明の便宜上「ビット線ＢＬ０、ＢＬ１、ＢＬ２、…」という。）と、これらのワード線ＷＬ０、ＷＬ１、ＷＬ２、…およびビット線ＢＬ０、ＢＬ１、ＢＬ２、…の立体交差点のそれぞれに設けられたメモリセルＭ１１、Ｍ１２、Ｍ１３、Ｍ２１、Ｍ２２、Ｍ２３、Ｍ３１、Ｍ３２、Ｍ３３（以下、「メモリセルＭ１１、Ｍ１２、…」と表す）とを備える。それぞれのメモリセルＭ１１、Ｍ１２、…は図１に示すメモリセルに相当し、抵抗変化素子１００を備える。ワード線ＷＬ０、ＷＬ１、ＷＬ２、…はそれぞれのメモリセルＭ１１、Ｍ１２、…に含まれる選択トランジスタ（ＮＭＯＳトランジスタ１０４、以下、単に「トランジスタ」ともいう）Ｎ１１、Ｎ１２、Ｎ１３、Ｎ２１、Ｎ２２、Ｎ２３、Ｎ３１、Ｎ３２、Ｎ３３、…（以下、「トランジスタＮ１１、Ｎ１２、…」と表す）のゲートに接続され、ビット線ＢＬ０、ＢＬ１、ＢＬ２、…は、それぞれのメモリセルＭ１１、Ｍ１２、…が備える抵抗変化素子Ｒ１１、Ｒ１２、Ｒ１３、Ｒ２１、Ｒ２２、Ｒ２３、Ｒ３１、Ｒ３２、Ｒ３３（以下、「抵抗変化素子Ｒ１１、Ｒ１２、…」と表す）の一端に接続されている。
【０１５４】
抵抗変化素子Ｒ１１、Ｒ１２、…（抵抗変化素子１００）は、メモリセルＭ１１、Ｍ１２、…内で不揮発性記憶素子として動作する。メモリセルＭ１１、Ｍ１２、…は、１つのトランジスタと１つの抵抗変化素子１００から構成されていることから、１Ｔ１Ｒ型メモリセルと呼ぶ。また、メモリセルアレイ３０２は、ワード線ＷＬ０、ＷＬ１、ＷＬ２、…に平行して配列されている複数のソース線ＳＬ０、ＳＬ１、ＳＬ２、…を備えている。ソース線ＳＬ０、ＳＬ１、ＳＬ２、…は、それぞれのメモリセルＭ１１、Ｍ１２、…が備えるトランジスタＮ１１、Ｎ１２、…の他端に接続されている。
【０１５５】
ここで、メモリセルＭ１１、Ｍ１２、…に含まれる不揮発性記憶素子は、前述したように酸素不足型のタンタル酸化物を含む抵抗変化層を有している。より具体的には、図１に示した抵抗変化素子１００の下部電極１０と、上部電極１３と、抵抗変化層１１とを具備している。
【０１５６】
また、図１８のメモリセルアレイ３０２におけるトランジスタＮ１１、Ｎ１２、Ｎ１３、…はｎチャンネルのＭＯＳトランジスタを用いた例で示してある。これらのトランジスタＮ１１、Ｎ１２、Ｎ１３、…のドレインは抵抗変化素子Ｒ１１、Ｒ１２、…を介してビット線ＢＬ０に、トランジスタＮ２１、Ｎ２２、Ｎ２３、…のドレインは抵抗変化型素子を介してビット線ＢＬ１に、トランジスタＮ３１、Ｎ３２、Ｎ３３、…のドレインは抵抗変化型素子を介してビット線ＢＬ２に、それぞれ接続されている。
【０１５７】
また、トランジスタＮ１１、Ｎ２１、Ｎ３１、…のゲートはワード線ＷＬ０に、トランジスタＮ１２、Ｎ２２、Ｎ３２、…のゲートはワード線ＷＬ１に、トランジスタＮ１３、Ｎ２３、Ｎ３３、…のゲートはワード線ＷＬ２に、それぞれ接続されている。
【０１５８】
さらに、トランジスタＮ１１、Ｎ２１、Ｎ３１、…と、トランジスタＮ１２、Ｎ２２、Ｎ３２、…とのソースはソース線ＳＬ０に、トランジスタＮ１３、Ｎ２３、Ｎ３３、…のソースはソース線ＳＬ２に、それぞれ接続されている。なお、前述したドレインとソースの関係は、説明上便宜的に定義しただけで印加方向によって入れ代わることはいうまでもない。
【０１５９】
アドレス入力回路３０９は、制御回路３１０による制御の下で、外部回路（図示せず）からアドレス信号を受け取り、このアドレス信号に基づいて行アドレス信号を行選択回路・ドライバ３０３へ出力するとともに、列アドレス信号を列選択回路３０４へ出力する。ここで、アドレス信号は、複数のメモリセルＭ１１、Ｍ１２、…のうちの選択される特定のメモリセルのアドレスを示す信号である。また、行アドレス信号は、アドレス信号に示されたアドレスのうちの行のアドレスを示す信号であり、列アドレス信号は、アドレス信号に示されたアドレスのうちの列のアドレスを示す信号である。なお、行選択回路・ドライバ３０３および列選択回路３０４は、メモリセルアレイ３０２から、書き込み又は読み出しの対象となる、少なくとも一つのメモリセルを選択する選択回路を構成している。
【０１６０】
制御回路３１０は、情報の書き込みサイクルにおいては、データ入出力回路３０７に入力された入力データに応じて、書き込み用電圧の印加を指示する書き込み信号を書き込み回路３２５へ出力する。他方、情報の読み出しサイクルにおいて、制御回路３１０は、読み出し動作を指示する読み出し信号をセンスアンプ３２６と列選択回路３０４へ出力する。
【０１６１】
行選択回路・ドライバ３０３は、アドレス入力回路３０９から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、複数のワード線ＷＬ０、ＷＬ１、ＷＬ２、…のうちの何れかを選択し、その選択されたワード線に対して、所定の電圧を印加する。
【０１６２】
また、列選択回路３０４は、アドレス入力回路３０９から出力された列アドレス信号を受け取り、この列アドレス信号に応じて、複数のビット線ＢＬ０、ＢＬ１、ＢＬ２、…のうちの何れかを選択し、その選択されたビット線に対して、書き込み用電圧または読み出し用電圧を印加する。
【０１６３】
書き込み用電源３３０は、ＬＲ化用電源と、低抵抗化（ＬＲ化用）プレ電圧パルス電源と、ＨＲ化用電源と、高抵抗化（ＨＲ化用）プレ電源パルス電源とで構成される。
【０１６４】
ＨＲ化用電源と、ＨＲ化用プレ電源パルス電源は、高抵抗化電圧パルスセット２３に含まれる高抵抗化プレ電源パルスと、高抵抗化（ＨＲ）電圧パルスとを発生させる。同様に、ＬＲ化用電源と、ＬＲ化用プレ電圧パルス電源は、低抵抗化電圧パルスセット２４に含まれる低抵抗化プレ電源パルスと、低抵抗化（ＨＲ）電圧パルスとを発生させる。
【０１６５】
書き込み回路３２５は、制御回路３１０から出力された書き込み指令に従って、全てのビット線に所定の電位を与えたり、列選択回路３０４を介して選択されたビット線に対して書き込み用電圧のパルスを印加したりする。
【０１６６】
また、センスアンプ３２６は、前述した読み出しサイクルを選択したメモリセルに対する読み出しをおこなう読み出し回路の一例であり、印加した読み出し電圧が放電する時間差でもって、データ「１」または「０」と判定する。その結果得られた出力データは、データ入出力回路３０７を介して、外部回路へ出力される。
【０１６７】
なお、上記の構成例では、ソース線（プレート線）はワード線と平行に配置されているが、ビット線と平行に配置してもよい。また、ソース線は、接続されるトランジスタに共通の電位を与える構成としているが、行選択回路／ドライバと同様の構成のソース線選択回路／ドライバを有し、選択されたソース線と非選択のソース線を異なる電圧（極性も含む）で駆動する構成としてもよい。
【０１６８】
また、上記では、１Ｔ１Ｒ型メモリセルアレイを用いて説明したが、メモリセルが抵抗変化素子とダイオードで構成されるクロスポイント型メモリセルアレイにおいても、同様の書き込み方法が有効である。
【０１６９】
以上、本発明によれば、エンデュランス（書き換え耐性）特性劣化による動作ウィンドウ減少量を抑制し、抵抗変化動作を安定的に持続可能とする抵抗変化型不揮発性記憶素子の書き込み方法を実現することができる。具体的には、本発明の抵抗変化型不揮発性記憶素子の書き込み方法によれば、高抵抗化電圧パルスや低抵抗化電圧パルスとそれぞれ極性が異なる適正プレ電圧パルスを事前に印加することにより、高抵抗化能力および低抵抗化能力が向上でき、その結果、書き換え回数が増加しても適切な動作ウィンドウ確保が可能となり、不揮発性記憶装置の信頼性を向上できる。さらに、ＨＲ化能力かＬＲ化能力のいずれか弱い方の抵抗変化電圧パルスセットの連続印加回数をより多く設定することにより、書き込み電圧を上げなくてもＨＲ化能力とＬＲ化能力のバランスが適正化され、その結果、書き換え回数が増加しても適切な動作ウィンドウ確保が可能となり、不揮発性記憶装置の信頼性が大幅に向上できる共に、低電圧動作も可能となる。
【０１７０】
なお、上記実施の形態では、高抵抗化電圧パルス及び低抵抗化電圧パルスに対し、高抵抗化適正プレ電圧パルス及び低抵抗化適正プレ電圧パルスをそれぞれ事前に１回印加する場合の例を説明したが、それに限らない。高抵抗化電圧パルス及び低抵抗化電圧パルスに対し、高抵抗化適正プレ電圧パルス及び低抵抗化適正プレ電圧パルスをそれぞれ事前に複数回印加するとしてもよい。また、高抵抗化適正プレ電圧パルス及び低抵抗化適正プレ電圧パルスを印加する時間（パルス幅）も固定されるのではなく適宜変更されるとしてもよい。
【０１７１】
以上、本発明の抵抗変化型不揮発性記憶素子の書き込み方法、その書き込み装置および記憶装置について、実施の形態に基づいて説明したが、本発明は、この実施の形態に限定されるものではない。本発明の主旨を逸脱しない範囲で、当業者が思いつく各種変形を施したり、実施の形態における構成要素を任意に組み合わせたりして実現される抵抗変化型不揮発性記憶素子の書き込み方法も、本発明に含まれる。
【産業上の利用可能性】
【０１７２】
本発明は、抵抗変化型不揮発性記憶素子の書き込み方法として、特に、電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化素子とトランジスタ等のスイッチ素子とで構成されたメモリセルを有する抵抗変化型不揮発性記憶装置において、実用的な電圧範囲で書き込みが行え、かつ、不揮発性記憶装置の書き換え可能回数を向上できる。そのため、本発明は、携帯電話やノートパソコン等の電子機器に使用される、高信頼性メモリを実現する抵抗変化型不揮発性記憶素子の書き込み方法として有用である。
【符号の説明】
【０１７３】
１０ 下部電極
１１ 抵抗変化層
１３ 上部電極
２０ 高抵抗（ＨＲ）化電圧パルス
２１ 低抵抗（ＬＲ）化電圧パルス
２２ 高抵抗（ＨＲ）化電圧パルス
２３ 高抵抗化電圧パルスセット
２４ 低抵抗化電圧パルスセット
１００ 抵抗変化素子
１０１、１０５ 下部電極端子
１０２ 上部電極端子
１０３ ゲート端子
１０４ ＮＭＯＳトランジスタ
１１１ 第１の遷移金属酸化物層
１１２ 第２の遷移金属酸化物層
２００ 第１の界面高抵抗層膜
２０１ 第２の界面高抵抗層膜
２０２ 導電パス
２０３ スイッチ
２０４ 書き込み判定回路
３０１ メモリ本体部
３０２ メモリセルアレイ
３０３ 行選択回路・ドライバ
３０４ 列選択回路
３０７ データ入出力回路
３０９ アドレス入力回路
３１０ 制御回路
３２０ 不揮発性記憶装置
３２５ 書き込み回路
３２６ センスアンプ
３３０ 書き込み用電源
７０１ 抵抗変化型素子
７０２ 選択トランジスタ
７０３ ソース線端子
７０４ ワード線端子
７０５ ビット線端子
７０６ ソース線
７０７ ワード線
７０８ ビット線
７０９ メモリセル
【技術分野】
【０００１】
本発明は、抵抗変化型不揮発性記憶素子の書き込み方法および抵抗変化型不揮発性記憶装置に関し、特に、電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化型不揮発性記憶素子の抵抗変化を安定的に持続させるための書き込み方法および抵抗変化型不揮発性記憶装置に関する。
【背景技術】
【０００２】
不揮発性記憶装置は、携帯電話機やデジタルカメラなどの携帯機器に広く搭載され、急速に利用が拡大している。近年、音声データや画像データが取り扱われる機会が増加し、これまで以上に大容量で、且つ高速に動作する不揮発性記憶装置が強く要望され始めている。また、携帯機器用途の不揮発性記憶装置の分野では、低消費電力への要求もさらに強まっている。
【０００３】
現在の不揮発性記憶装置の主流はフラッシュメモリである。フラッシュメモリは、フローティングゲートに蓄積する電荷を制御してデータの記憶を行う。フラッシュメモリはフローティングゲートに高電界で電荷を蓄積する構造を有するため、小型化に限界があり、さらなる大容量化のために必要な微細加工が困難であるという課題が指摘されている。さらにフラッシュメモリでは、書き換えのために必ず所定のブロックを一括消去する必要がある。かかる特性により、フラッシュメモリの書き換えには非常に長い時間を要し、ランダムアクセスや高速化にも限界がある。
【０００４】
これらの問題を解決する次世代の不揮発性記憶装置として、電気抵抗の変化によって情報を記録する抵抗変化型素子を用いたものがある。現在提案されている抵抗変化型素子を利用した不揮発性半導体装置（「不揮発性メモリ」ともいう）としては、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ ＲＡＭ）や、ＰＣＲＡＭ（Ｐｈａｓｅ−Ｃｈａｎｇｅ ＲＡＭ）や、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ ＲＡＭ）などが提案されている（例えば、特許文献１〜３参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−１８５７５６号公報
【特許文献２】米国特許第５２８７３１７号明細書
【特許文献３】特開２００４−２３４７０７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、例えばバイポーラ型のＲｅＲＡＭを用いた従来の抵抗変化型素子を用いた不揮発性記憶装置においては、ベリファイ動作と、それにともなう追加書き込みを行なったときに、書き込みにおける不具合が発生する。
【０００７】
そこで、本発明は上述の事情を鑑みてなされたもので、書き込み動作の安定性および信頼性を向上した抵抗変化型不揮発性記憶素子の書き込み方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明の一形態に係る抵抗変化型不揮発性記憶素子の書き込み方法は、抵抗変化型不揮発性記憶素子を含むメモリセルに対して電圧パルスを印加することにより、前記抵抗変化型不揮発性記憶素子を、印加される電圧パルスの極性によって第１の抵抗状態と第２の抵抗状態とを可逆的に変化させる書き込み方法であって、前記抵抗変化型不揮発性記憶素子は、第１電極と、第２電極と、前記第１電極および前記第２電極に挟まれた抵抗変化層とを有し、前記抵抗変化層は、前記第１電極に接する酸素不足型の第１の遷移金属酸化物層と、前記第２電極に接し、前記第１の遷移金属酸化物層よりも小さい酸素不足度をもつ第２の遷移金属酸化物層とを含み、前記抵抗変化型不揮発性記憶素子は、前記第１電極および前記第２電極の一方を基準として前記第１電極および前記第２電極の他方に対して正の電位を持つ第１の閾値電圧以上の電圧パルスである第１の電圧パルスが印加されると前記第１の抵抗状態に遷移し、前記第１電極および前記第２電極の前記他方を基準として前記第１電極および前記第２電極の前記一方に対して正の電位をもつ第２の閾値電圧以上の電圧パルスである第２の電圧パルスが印加されると第２の抵抗状態に遷移する特性を有し、前記書き込み方法は、前記抵抗変化型不揮発性記憶素子を前記第２の抵抗状態から前記第１の抵抗状態に変化せしめる時に、前記抵抗変化型不揮発性記憶素子に対して、電圧の絶対値が前記第２の閾値電圧近傍であり、かつ、前記第１の電圧パルスと極性が異なる第１の抵抗化プレ電圧パルスを印加する第１ステップと、当該第１ステップの後、前記第１の電圧パルスを印加する第２ステップとを含む第１の抵抗状態化ステップを含む。
【発明の効果】
【０００９】
本発明によれば、書き込み動作の安定性および信頼性を向上した抵抗変化型不揮発性記憶素子の書き込み方法を実現することができる。
【図面の簡単な説明】
【００１０】
【図１】図１は、本発明における抵抗変化素子を用いた１Ｔ１Ｒ型メモリセルの構成を示す模式図である。
【図２Ａ】図２Ａは、高抵抗（ＨＲ）化電圧パルス（１パルス）の印加と低抵抗（ＬＲ）化電圧パルス（１パルス）の印加とを交互に実施する場合におけるパルス波形の模式図である。
【図２Ｂ】図２Ｂは、図２Ａに示す高抵抗化電圧パルスと低抵抗化電圧パルスとを交互に印加した場合における書き換え開始初期の書き換え特性図である。
【図２Ｃ】図２Ｃは、図２Ａに示す高抵抗化電圧パルスと低抵抗化電圧パルスとを交互に印加した場合における書き換え１０万回後の書き換え特性図である。
【図３】図３は、図２Ａに示す高抵抗（ＨＲ）化電圧パルスと低抵抗（ＬＲ）化電圧パルスとを繰返し交互に印加した場合における書き換え電圧の動作点を示す図である。
【図４Ａ】図４Ａは、高抵抗（ＨＲ）化電圧パルス（１パルス）の印加と低抵抗（ＬＲ）化電圧パルス（１パルス）の印加とを交互に実施する場合における他のパルス波形の模式図である。
【図４Ｂ】図４Ｂは、図４Ａに示す高抵抗化電圧パルスと低抵抗化電圧パルスとを交互に印加した場合における書き換え開始初期の書き換え特性図である。
【図４Ｃ】図４Ｃは、図４Ａに示す高抵抗化電圧パルスと低抵抗化電圧パルスとを交互に印加した場合における書き換え１０万回後の書き換え特性図である。
【図５Ａ】図５Ａは、本発明における高抵抗（ＨＲ）化電圧パルスを連続印加する場合の抵抗値測定フローを示す図である。
【図５Ｂ】図５Ｂは、図５Ａに示す測定フローに基づき測定した抵抗変化特性図である。
【図６Ａ】図６Ａは、本発明における低抵抗（ＬＲ）化電圧パルス連続を印加する場合のセル電流測定フローを示す図である。
【図６Ｂ】図６Ｂは、図６Ａに示す測定フローに基づき測定したセル電流変化特性図である。
【図７Ａ】図７Ａは、本発明における高抵抗化電圧パルスセット印加を連続して実施する場合の抵抗値測定フローを示す図である。
【図７Ｂ】図７Ｂは、図７Ａに示す抵抗値測定フローに基づき測定した抵抗変化特性図である。
【図８Ａ】図８Ａは、本発明における低抵抗化電圧パルスセット印加を連続して実施する場合のセル電流測定フローを示す図である。
【図８Ｂ】図８Ｂは、図８Ａに示すセル電流測定フローに基づき測定したセル電流変化特性図である。
【図９】図９は、本発明におけるＨＲセル電流のプレ電圧パルスに対する依存性を示す特性図である。
【図１０】図１０は、本発明におけるＬＲセル電流のプレ電圧パルスに対する依存性を示す特性図である。
【図１１】図１１は、本発明のメモリセルのパルスＶＩ特性を示す図である。
【図１２】図１２は、本発明のプレ電圧パルス印加によるＬＲ化書き込み時の推定メカニズムを説明するための図である。
【図１３Ａ】図１３Ａは、実施の形態１における高抵抗（ＨＲ）化電圧パルスセット印加と低抵抗（ＬＲ）化電圧パルスセット印加とを交互に実施する場合におけるパルス波形の模式図である。
【図１３Ｂ】図１３Ｂは、図１３Ａに示す高抵抗化電圧パルスセット印加と低抵抗化電圧パルスセット印加とを交互に実施した場合における書き換え開始初期の書き換え特性図である。
【図１３Ｃ】図１３Ｃは、図１３Ａに示す高抵抗化電圧パルスセット印加と低抵抗化電圧パルスセット印加とを交互に実施した場合における書き換え１０万回後の書き換え特性図である。
【図１４】図１４は、図１３Ａに示した高抵抗（ＨＲ）化電圧パルスセットと低抵抗（ＬＲ）化電圧パルスセットを繰返し交互に印加した場合における、書き換え電圧の動作点を説明するための図である。
【図１５Ａ】図１５Ａは、実施の形態２における高抵抗（ＨＲ）化電圧パルスセット印加を連続Ｍ回と低抵抗（ＬＲ）化電圧パルスセット印加を連続Ｎ回とを交互に実施する場合におけるパルス波形の模式図である。
【図１５Ｂ】図１５Ｂは、図１５Ａに示す高抵抗化電圧パルスセットの連続印加と低抵抗化電圧パルスセットの連続印加とを交互に実施した場合における書き換え開始初期の書き換え特性図である。
【図１５Ｃ】図１５Ｃは、図１５Ａに示す高抵抗化電圧パルスセットの連続印加と低抵抗化電圧パルスセットの連続印加とを交互に実施した場合における書き換え１０万回後の書き換え特性図である。
【図１６】図１６は、本発明における書き換えを行うために必要となる部分の回路構成の等価回路の一例である。
【図１７】図１７は、本発明におけるベリファイ書き込みの動作フローを説明するための図である。
【図１８】図１８は、本発明における具体的なアレイ構造のメモリセルを有する不揮発性記憶装置の一構成を示すブロック図である。
【図１９】図１９は、従来技術における特許文献１のメモリセルにおいて、書き込み動作を行うときの電圧パルスの印加状態を示す図である。
【図２０】図２０は、従来技術における特許文献１のメモリセルにおいて、消去動作を行うときの電圧パルスの印加状態を示す図である。
【図２１】図２１は、従来技術における特許文献１のメモリセルにおいて、読み出し動作を行うときの電圧パルスの印加状態を示す図である。
【図２２】図２２は、従来技術における特許文献２および３で示される従来のベリファイ動作のフローチャートである。
【図２３】図２３は、従来技術における特許文献２および３で示される従来のベリファイ動作の流れを示すタイミングチャートである。
【発明を実施するための形態】
【００１１】
（本発明の一態様を得るに至った経緯）
本発明者は、「背景技術」の欄において記載した従来の不揮発性記憶装置に関し、以下の問題が生じることを見出した。以下、その問題について説明する。
【００１２】
特許文献１は、ペロブスカイト構造の酸化物を用いたバイポーラ型のＲｅＲＡＭ素子の制御方法の一例を開示している。ここで、バイポーラ型とは極性の異なる電圧パルスによって、一方の極性の電圧パルスでＲｅＲＡＭ素子が高抵抗状態に変化し、他方の極性の電圧パルスで低抵抗の状態に変化するものをいう。ＲｅＲＡＭ素子とは電気的な刺激により少なくとも低抵抗状態（「ＬＲ状態」または単に「ＬＲ」ともいう）と、低抵抗状態より抵抗値の高い高抵抗状態（「ＨＲ状態」または単に「ＨＲ」ともいう）間を可逆的に変化可能な素子のことをいい。低抵抗状態または高抵抗状態に応じて情報を記憶する不揮発性半導体装置をさす。
【００１３】
以下、このＲｅＲＡＭ素子の制御方法について図を参照しつつ説明する。
【００１４】
図１９〜図２１は、特許文献１に開示されたメモリセル７０９の構成とその制御方法を示す図である。メモリセル７０９は、抵抗変化型素子７０１と、選択トランジスタ７０２とを備えている。抵抗変化型素子７０１の一方の端子と選択トランジスタ７０２の一方の主端子（ドレインまたはソース）とは互いに電気的に接続されている。選択トランジスタ７０２の他方の主端子（ソースまたはドレイン）は、ソース線７０６によりソース線端子７０３と電気的に接続されている。抵抗変化型素子７０１の他方の端子はビット線７０８によりビット線端子７０５と電気的に接続されている。選択トランジスタ７０２のゲートはワード線７０７によりワード線端子７０４と電気的に接続されている。データを書き込む場合（“１”を書き込む場合（ここで、データ“１”はＲｅＲＡＭ素子のＨＲ状態に割り当てられる））、消去する場合（“０”を書き込む場合（ここで、データ“０”はＲｅＲＡＭ素子のＬＲ状態に割り当てられる））、および読み出す場合のいずれにおいても、選択されたメモリセルのワード線端子７０４には高レベルのオン電圧が印加され、選択トランジスタ７０２が導通状態にされる。
【００１５】
図１９は、特許文献１のメモリセル７０９において、書き込み動作を行うときの電圧パルスの印加状態を示す図である。ソース線７０６は０Ｖに設定（接地）され、ビット線７０８に所定の書き込み電圧振幅の正極性の書き込みパルスが印加され、抵抗変化型素子７０１に所望のデータが書き込まれる。多値情報が抵抗変化型素子７０１へ書き込まれる場合は、書き込みパルスの電圧振幅が書き込むデータの値に応じたレベルに設定される。例えば４値データが１つの抵抗変化型素子７０１に書き込まれる場合には、書き込みデータのそれぞれの値に対応して決定される所定の４つの電圧振幅の内の１つが選択されて書き込み動作が行われる。また、書き込みパルス幅は、素子に応じた適切な幅が選択される。すなわち、所定の抵抗状態へと変化させるためには、その抵抗状態に対応する１つ電圧振幅レベルおよびパルス幅が存在する。
【００１６】
図２０は、特許文献１のメモリセル７０９において、消去動作を行うときの電圧パルスの印加状態を示す図である。ビット線７０８は０Ｖに設定（接地）され、ソース線７０６に所定の消去電圧振幅の正極性の消去パルスが印加される。消去パルスが印加されることにより、抵抗変化型素子７０１の電気抵抗は最小の値となる。特許文献１には、複数のビット線７０８が０Ｖに設定された状態で、特定のソース線７０６に消去パルスが印加されると、その複数のビット線７０８とソース線７０６に接続する複数のメモリセルが同時に一括消去されることが開示されている。
【００１７】
図２１は、特許文献１のメモリセル７０９において、読み出し動作を行うときの電圧パルスの印加状態を示す図である。抵抗変化型素子７０１に記憶されたデータを読み出す場合は、ソース線７０６が０Ｖに設定（接地）され、選択したビット線７０８へ所定の読み出し電圧が読み出し回路を経由して印加される。読み出し電圧が印加されると、比較判定回路でビット線７０８のレベルが読み出し用のリファレンスレベルと比較され、記憶データが読み出される。
【００１８】
また、特許文献２や特許文献３では、電気的に消去または書き込みが可能な一般的な半導体メモリやＲｅＲＡＭの抵抗変化型メモリにおいて、書き込みデータの信頼性を向上させるために書き込まれた電気的状態が所望な閾値に対して満足するかどうかを検証するベリファイ（ｖｅｒｉｆｙ）動作について提案されている。すなわち、データ書き込みの場合、図２２に示すように、プログラムコマンド（例えば、「書き込み」）を入力（Ｓ７５１）後、アドレスとデータを入力し、アドレス・データラッチする（Ｓ７５２）ことにより、選択メモリセルへのプログラムパルス印加が開始され、メモリセルにデータが書込まれる（Ｓ７５３）。プログラムパルス印加停止後、プログラムベリファイコマンドを入力することによりプログラムベリファイモードとなり（Ｓ７５４）、書き込みを行ったメモリセルからのデータ読み出しが開始される（Ｓ５５）。読み出しを行い、読み出されたデータと、最初に入力された期待値データとの比較を行い（Ｓ７５６）、一致している場合は（Ｓ７５６でＹｅｓ）、プログラムの正常終了し、読み出しモードとなり（Ｓ７５７）、プログラムを終了する。一方、データが一致していない場合は（Ｓ７５６でＮｏ）、再度、プログラムパルスの印加が行われ、追加書き込みがなされる（Ｓ７５１〜Ｓ７５３）。この一連の動作は、すべてのデータが一致するまで繰り返し行われる。ただし、実用的には無限ループとならないために繰り返し上限回数は設定される場合が多い。図２３は、プログラムパルス印加後、ベリファイ動作を実行する一連の動作を行なって、期待値データと書込まれたデータとが３度目で一致したため、プログラムを終了したことを示すタイミングチャートである。すなわち、このようなベリファイ動作によれば、不揮発性半導体装置に書き込まれた物理的な特性が所望のレベルを満足し、元のディジタル情報に復元するために判別する閾値に対して十分な余裕を確保せしめ、更なるデータ信頼性の向上を確保できる。
【００１９】
しかしながら、例えばバイポーラ型のＲｅＲＡＭを用いた従来の抵抗変化型素子を用いた不揮発性記憶装置においては、ベリファイ動作と、それにともなう追加書き込みを行なったときに、書き込みにおける不具合が発生する。以下、発生する不具合について説明する。
【００２０】
例えば、ＲｅＲＡＭを用いた不揮発性記憶装置における動作の安定性や信頼性を向上すべく、ＲｅＲＡＭの書き込み動作の後に、ベリファイ動作により書き込んだ抵抗レベルを確認し、所望の抵抗値を満たしていなければ追加書き込みを行なうとする。しかしながら、書き込み動作を実行した直後に実行されるベリファイ動作のときには所望の抵抗値を満足しているものの、その後の短い時間経過で徐々に抵抗値が変化して、ベリファイに用いる閾値の抵抗値を満足できないレベルまで変化してしまう書き込み不具合が発生する。
【００２１】
一般に、メモリセルに書き込まれた物理量は、長時間放置や高温放置、さらには書きかえ回数による材料組成の劣化等により変動する場合が多い。このような変動に対して要求される信頼性の仕様に基づき、書き込み当初の物理量が所定の条件を満たすように書き込むことが求められる。すなわち、書き込まれた物理量と決められた閾値とを比較して元のデジタルデータに復号する際に、書き込まれた物理量と閾値との間に適切なマージンが確保できるように書き込む。このようなマージンを確保するためにベリファイ動作が実行される。しかしながら、ベリファイ動作を行なって予定のレベルを満足したと判断した直後に、書き込んだ物理量が閾値に近づくように急激に変化したのでは、前述のマージンが確保できず、要求される信頼性を保証できない。このことは不揮発性メモリにとって致命的な問題といえる。このＲｅＲＡＭは数十ｎｓの短時間で書き込みが実行できるといった高速性に優れ、かつ正常な書き込みができれば高温環境下でも長期間のデータ保持が可能といった信頼性に優れた利点があり、従来の半導体メモリに取って代わる次世代の半導体メモリとして高いポテンシャルをもっている。しかし、前述のようなベリファイ動作を行なっても書き込み不具合を見出せないようなビットが稀であっても、そのようなビットが発生すると装置全体としてＲｅＲＡＭの優れた性能を活かすことができない。
【００２２】
このような問題に対して、発明者らは特異な書き込みステップにより書き込み不具合が発生するビット数を大幅に改善できることを見出した。
【００２３】
上述したように、書き込みにおける不具合現象の最大の問題点は、書き込み条件が不十分なために書き込んだ抵抗値がベリファイ動作を実行した後に変動し、ベリファイの閾値レベルを割り込むビットが発生することにある。このような不具合ビットはメモリセルアレイ中にランダムに発生し、メモリセルにデータを書き込んだ直後に実行されるベリファイでは、正常に書き込まれたか否かを識別できず、前記不具合を見逃してしまう。本来、長期保存や高温保存さらに多量の書き換えサイクルといった劣化要因に対して、不揮発性半導体装置が要求されるデータ信頼性を確保するために、ベリファイによって所定のマージンを設ける。しかし前述の不具合が発生すると、ベリファイによって必要なマージンが確保できず、データ読み出し時に要求される信頼性を保証することができなくなる。
【００２４】
そこで、本発明者は、上述の事情を鑑みて、書き込み動作の安定性および信頼性を向上した抵抗変化型不揮発性記憶素子の書き込み方法を想到するに至った。具体的には、書き換え回数の増加による動作ウィンドウ減少量を抑制し、抵抗変化動作を安定的に持続可能とする抵抗変化型不揮発性記憶素子の書き込み方法を想到するに至った。
【００２５】
上記目的を達成するために、本発明の一形態に係る抵抗変化型不揮発性記憶素子の書き込み方法は、抵抗変化型不揮発性記憶素子を含むメモリセルに対して電圧パルスを印加することにより、前記抵抗変化型不揮発性記憶素子を、印加される電圧パルスの極性によって第１の抵抗状態と第２の抵抗状態とを可逆的に変化させる書き込み方法であって、前記抵抗変化型不揮発性記憶素子は、第１電極と、第２電極と、前記第１電極および前記第２電極に挟まれた抵抗変化層とを有し、前記抵抗変化層は、前記第１電極に接する酸素不足型の第１の遷移金属酸化物層と、前記第２電極に接し、前記第１の遷移金属酸化物層よりも小さい酸素不足度をもつ第２の遷移金属酸化物層とを含み、前記抵抗変化型不揮発性記憶素子は、前記第１電極および前記第２電極の一方を基準として前記第１電極および前記第２電極の他方に対して正の電位を持つ第１の閾値電圧以上の電圧パルスである第１の電圧パルスが印加されると前記第１の抵抗状態に遷移し、前記第１電極および前記第２電極の前記他方を基準として前記第１電極および前記第２電極の前記一方に対して正の電位をもつ第２の閾値電圧以上の電圧パルスである第２の電圧パルスが印加されると第２の抵抗状態に遷移する特性を有し、前記書き込み方法は、前記抵抗変化型不揮発性記憶素子を前記第２の抵抗状態から前記第１の抵抗状態に変化せしめる時に、前記抵抗変化型不揮発性記憶素子に対して、電圧の絶対値が前記第２の閾値電圧近傍であり、かつ、前記第１の電圧パルスと極性が異なる第１の抵抗化プレ電圧パルスを印加する第１ステップと、当該第１ステップの後、前記第１の電圧パルスを印加する第２ステップとを含む第１の抵抗状態化ステップを含む。
【００２６】
これにより、高抵抗化電圧パルスや低抵抗化電圧パルスとそれぞれ極性が異なる適正プレ電圧パルスを事前に印加することにより、高抵抗化能力および低抵抗化能力が向上可能となり、その結果、書き換え回数が増加しても適切な動作ウィンドウ確保が可能となり、不揮発性記憶装置の信頼性を向上可能となる。それにより、エンデュランス（書き換え数増）による動作ウィンドウ減少量を抑制し、抵抗変化動作を安定的に持続可能とする抵抗変化型不揮発性記憶素子の書き込み方法を実現することができる。
【００２７】
ここで、前記書き込み方法では、前記第１ステップと前記第２ステップとを繰り返すことにより、前記抵抗変化型不揮発性記憶素子を前記第２の抵抗状態から前記第１の抵抗状態に変化せしめるとしてもよい。
【００２８】
また、前記第１の抵抗状態は高抵抗状態であり、前記第２の抵抗状態は前記高抵抗状態の抵抗より抵抗が低い低抵抗状態であるとしてもよく、前記第１の抵抗状態は低抵抗状態であり、前記第２の抵抗状態は前記低抵抗状態の抵抗より抵抗が高い高抵抗状態であるとしてもよい。
【００２９】
また、前記書き込み方法は、さらに、前記第１の抵抗状態化ステップにより前記抵抗変化型不揮発性記憶素子を前記第１の抵抗状態に変化させる第１の抵抗状態化書き込みが完了したか否かを判定する第１の抵抗状態化判定ステップを含み、前記第１の抵抗状態化判定ステップは、前記第１の抵抗状態化ステップの後に実施され、前記第１の抵抗状態化ステップと前記第１の抵抗状態化判定ステップとは、前記抵抗変化型不揮発性記憶素子の抵抗状態が所定の前記第１の抵抗状態に達するまで、繰り返されるとしてもよい。
【００３０】
これにより、ＨＲ化能力かＬＲ化能力のいずれか弱い方の抵抗変化電圧パルスセットの連続印加回数をより多く設定することにより、書き込み電圧を上げなくてもＨＲ化能力とＬＲ化能力のバランスが適正化され、その結果、書き換え回数が増加しても適切な動作ウィンドウ確保が可能となり、不揮発性記憶装置の信頼性が大幅に向上可能となると共に、低電圧動作も可能となる。
【００３１】
また、前記書き込み方法は、さらに、前記抵抗変化型不揮発性記憶素子を前記第１の抵抗状態から前記第２の抵抗状態に変化せしめる時に、前記抵抗変化型不揮発性記憶素子に対して、電圧の絶対値が前記第１の閾値電圧近傍であり、かつ、前記第２の電圧パルスと極性が異なる第２の抵抗化プレ電圧パルスを印加する第３ステップと、当該第３ステップの後、前記第２の電圧パルスを印加する第４ステップとを含む第２の抵抗状態化ステップを含むとしてもよい。
【００３２】
ここで、前記書き込み方法では、前記第３ステップと前記第４ステップとを繰り返すことにより、前記抵抗変化型不揮発性記憶素子を前記第１の抵抗状態から前記第２の抵抗状態に変化せしめるとしてもよい。
【００３３】
また、前記書き込み方法は、さらに、前記第１の抵抗状態化ステップにおいて前記第１の電圧パルスが印加されることによって前記抵抗変化型不揮発性記憶素子を前記第１の抵抗状態に変化させる第１の抵抗状態化書き込みが完了したか否かを判定する第１の抵抗状態化判定ステップと、前記第２の抵抗状態化ステップにおいて前記第２の電圧パルスが印加されることによって前記抵抗変化型不揮発性記憶素子を前記第２の抵抗状態に変化させる第２の抵抗状態化書き込みが完了したか否かを判定する第２の抵抗状態化判定ステップと、を含み、前記第１の抵抗状態化判定ステップは、前記第１の抵抗状態化ステップの後に実施され、前記第２の抵抗状態化判定ステップは、前記第２の抵抗状態化ステップの後に実施され、前記第１の抵抗状態化ステップと前記第１の抵抗状態化判定ステップとは、前記抵抗変化型不揮発性記憶素子の抵抗状態が所定の前記第１の抵抗状態に達するまで、繰り返され、前記第２の抵抗状態化ステップと前記第２の抵抗状態化判定ステップとは、前記抵抗変化型不揮発性記憶素子の抵抗状態が所定の前記第２の抵抗状態に達するまで、繰り返されるとしてもよい。
【００３４】
また、前記第１の遷移金属酸化物層及び前記第２の遷移金属酸化物層を構成する遷移金属は、タンタル、ハフニウム、及びジルコニウムのうちのいずれかで構成されるとしてもよい。
【００３５】
また、前記第１の遷移金属酸化物層を構成する第１の遷移金属と前記第２の遷移金属酸化物層を構成する第２の遷移金属は互いに異なり、前記第２の遷移金属の標準電極電位は、前記第２の遷移金属の標準電極電位より低いとしてもよい。
【００３６】
また、前記第１の遷移金属酸化物層は、ＴａＯｘ（０．８≦ｘ≦１．９）で表される組成を有する層であり、前記第２の遷移金属酸化物層は、ＴａＯｙ（ただし、ｘ＜ｙ）で表される組成を有する層であるとしてもよい。
【００３７】
また、上記目的を達成するために、本発明の一形態に係る抵抗変化型不揮発性記憶装置は、抵抗変化型不揮発性記憶素子を含むメモリセルと、前記メモリセルに対して電圧パルスを印加することにより、前記抵抗変化型不揮発性記憶素子を、印加される電圧パルスの極性によって第１の抵抗状態と第２の抵抗状態とを可逆的に変化させる書き込みを行う書き込み制御部とを備え、前記抵抗変化型不揮発性記憶素子は、第１電極と、第２電極と、前記第１電極および前記第２電極に挟まれた抵抗変化層とを有し、前記抵抗変化層は、前記第１電極と接する酸素不足型の第１の遷移金属酸化物層と、前記第２電極に接し、前記第１の遷移金属酸化物層よりも小さい酸素不足度をもつ第２の遷移金属酸化物層とを含み、前記抵抗変化型不揮発性記憶素子は、前記第１電極および前記第２電極のいずれか一方を基準として前記第１電極および前記第２電極の他方に対して正の電位を持つ第１の閾値電圧以上の電圧パルスである第１の電圧パルスが印加されると前記第１の抵抗状態に遷移し、前記第１電極および前記第２電極の前記他方を基準として前記第１電極および前記第２電極の前記一方に対して正の電位をもつ第２の閾値電圧以上の電圧パルスである第２の電圧パルスが印加されると第２の抵抗状態に遷移する特性を有し、前記書き込み制御部は、前記抵抗変化型不揮発性記憶素子を前記第２の抵抗状態から前記第１の抵抗状態に変化せしめる時に、前記抵抗変化型不揮発性記憶素子に対して、電圧の絶対値が前記第２の閾値電圧近傍であり、かつ、前記第１の電圧パルスと極性が異なる第１の抵抗化プレ電圧パルスを印加する第１ステップと、その後、前記第１の電圧パルスを印加する第２ステップとを含む第１の抵抗状態化ステップの処理を実行する。
【００３８】
ここで、前記メモリセルでは、抵抗変化型不揮発性記憶装置であって、抵抗変化型不揮発性記憶素子とスイッチ素子とが直列に接続されているとしてもよい。
【００３９】
本発明によれば、書き込み動作の安定性および信頼性を向上した抵抗変化型不揮発性記憶素子の書き込み方法を実現することができる。つまり、書き換え回数の増加による動作ウィンドウ減少量を抑制し、抵抗変化動作を安定的に持続可能とする抵抗変化型不揮発性記憶素子の書き込み方法を実現することができる。
【００４０】
より具体的には、本発明の抵抗変化型不揮発性記憶素子の書き込み方法によると、高抵抗化電圧パルスや低抵抗化電圧パルスとそれぞれ極性が異なる適正プレ電圧パルスを、高抵抗化電圧パルスあるいは低抵抗化電圧パルスの印加前に印加することにより、高抵抗化能力および低抵抗化能力が向上可能となり、その結果、書き換え回数が増加しても適切な動作ウィンドウの確保が可能となり、不揮発性記憶装置の信頼性を向上可能となる。さらに、高抵抗化（ＨＲ化）能力か低抵抗化（ＬＲ化）能力のいずれか弱い方の抵抗変化電圧パルスセットの連続印加回数をより多く設定することにより、書き込み電圧を上げなくてもＨＲ化能力とＬＲ化能力のバランスが適正化され、その結果、書き換え回数が増加しても適切な動作ウィンドウ確保が可能となり、不揮発性記憶装置の信頼性が大幅に向上可能となると共に、低電圧動作も可能となる。
【００４１】
なお、このような抵抗変化型不揮発性記憶素子の書き込み方法および抵抗変化型不揮発性記憶装置は、このような抵抗変化型不揮発性記憶素子の機能の一部または全てを有する半導体集積回路（ＬＳＩ）として応用することができる。
【００４２】
以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。なお、以下で説明する実施の形態は、いずれも本発明の好ましい一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、本発明を限定する主旨ではない。以下の実施の形態における構成要素のうち、本発明の最上位概念を示す独立請求項に記載されていない構成要素については、より好ましい形態を構成する構成要素として説明される。
【００４３】
抵抗変化型不揮発性記憶装置の１つとして、遷移金属の一つであるタンタル（Ｔａ）を用い、その酸素不足型の酸化物（酸化タンタル）の抵抗変化層で構成された抵抗変化素子とスイッチ素子とでメモリセルを構成した抵抗変化型不揮発性記憶装置について以下説明する。ここで、酸素不足型の酸化物とは、酸素含有量が化学量論的組成に対し不足している酸化物をいう。また、以下では、抵抗変化素子を用いた抵抗変化型不揮発性記憶装置として、互いに直交するように配置されたビット線とワード線との交点近傍の位置に、ＭＯＳトランジスタと抵抗変化素子とを直列に接続した、いわゆる１Ｔ１Ｒ型と呼ばれるメモリセルをマトリックス状にアレイ配置した不揮発性記憶装置を例に挙げて説明する。また、１Ｔ１Ｒ型メモリセルでは、２端子の抵抗変化素子の一端はビット線またはソース線に接続され、他の一端はトランジスタのドレインまたはソースに接続される。トランジスタのゲートはワード線に接続される。トランジスタの他の一端は抵抗変化素子の一端が接続されていないソース線またはビット線に接続される。ソース線は、ビット線またはワード線と平行に配置される。なお、メモリセルの構成は、１Ｔ１Ｒ型の構成に限らない。例えば、別のメモリセル構成として、互いに直交するように配置されたビット線とワード線との交点の位置に、ダイオードと抵抗変化素子を直列に接続した、いわゆる１Ｄ１Ｒ型と呼ばれるクロスポイントメモリセルでもよい。
【００４４】
（実施の形態１）
図１は、本発明における抵抗変化素子を用いた１Ｔ１Ｒ型メモリセルの構成（１ビット分の構成）を示す模式図である。この１Ｔ１Ｒ型メモリセルは、抵抗変化型不揮発性記憶素子とスイッチ素子とが直列に接続されたメモリセルであって、具体的には、図１に示されるように、抵抗変化素子１００とトランジスタ１０４とで構成されている。トランジスタ１０４は通常、ＮＭＯＳトランジスタを用いるが、ＰＭＯＳトランジスタを用いてもよい。
【００４５】
抵抗変化素子１００は、本発明における抵抗変化型不揮発性記憶素子であって、第１電極（下部電極１０）と、第２電極（上部電極１３）と、第１電極および第２電極に挟まれた抵抗変化層１１とを有し、抵抗変化層１１は、第１電極（下部電極１０）と接する酸素不足型の第１の遷移金属酸化物層１１１と、第２電極（上部電極１３）に接し、第１の遷移金属酸化物層１１１よりも小さい酸素不足度をもつ第２の遷移金属酸化物層１１２とで構成されている。ここで、酸素不足度とは、それぞれの遷移金属において、その化学量論的組成の酸化物を構成する酸素の量に対し、不足している酸素の割合をいう。例えば、遷移金属がタンタル（Ｔａ）の場合、化学量論的な酸化物の組成はＴａ２Ｏ５であるので、ＴａＯ２．５と表現できる。ＴａＯ２．５の酸素不足度は０％である。例えばＴａＯ１．５の組成の酸素不足型のタンタル酸化物の酸素不足度は、酸素不足度＝（２．５−１．５）／２．５＝４０％となる。
【００４６】
具体的には、図１に示すように、抵抗変化素子１００は、第１電極（下部電極１０）と、酸素不足型のタンタル酸化物で構成される低抵抗な第１の遷移金属酸化物層１１１（ＴａＯｘ、０＜ｘ＜２．５）および高抵抗な第２の遷移金属酸化物層１１２（ＴａＯｙ、ｘ＜ｙ）を積層した抵抗変化層１１と、第２電極（上部電極１３）とが積層して形成されている。すなわち、本実施形態においては、第１の遷移金属酸化物層１１１は酸素不足型の第１のタンタル酸化物層で構成され、第２の遷移金属酸化物層１１２は第２のタンタル酸化物層で構成されている。より好ましくは、抵抗変化層１１は酸素不足型のタンタル酸化物で構成される第１の遷移金属酸化物層１１１（ＴａＯｘ、０．８≦ｘ≦１．９）および高抵抗な第２の遷移金属酸化物層１１２（ＴａＯｙ、ｘ＜ｙ）を積層して構成されている。第２の遷移金属酸化物層１１２の膜厚は、１〜８ｎｍが好ましい。また、抵抗変化素子１００では、下部電極１０から下部電極端子１０５が引き出され、上部電極１３から上部電極端子１０２が引き出されている。
【００４７】
一方、選択トランジスタ（つまり、スイッチ素子の一例）であるＮＭＯＳトランジスタ１０４は、ゲート端子１０３を備える。抵抗変化素子１００の下部電極端子１０５とＮＭＯＳトランジスタ１０４のソースまたはドレイン（Ｎ＋拡散）領域が直列に接続されている。抵抗変化素子１００と接続されていない他方のドレインまたはソース（Ｎ＋拡散）領域は、下部電極端子１０１として引き出され、基板端子は、接地電位に接続されている。
【００４８】
また、抵抗変化素子１００において、第２のタンタル酸化物層（第２の遷移金属酸化物層１１２）は、ＮＭＯＳトランジスタ１０４と反対側の上部電極端子１０２側に配置されている。
【００４９】
遷移金属酸化物層すなわち抵抗変化層１１を構成する金属は、タンタル以外の遷移金属を用いてもよい。遷移金属としては、タンタル（Ｔａ）、チタン（Ｔｉ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、タングステン（Ｗ）等を用いることができる。遷移金属は複数の酸化状態をとることができるため、異なる抵抗状態を酸化還元反応により実現することが可能である。例えば、ハフニウム酸化物を用いる場合、第１の遷移金属酸化物層１１１である第１のハフニウム酸化物層の組成をＨｆＯｘとした場合にｘが０．９以上１．６以下であり、且つ、第２の遷移金属酸化物層１１２である第２のハフニウム酸化物層の組成をＨｆＯｙとした場合にｙがｘの値よりも大である場合に、抵抗変化層１１の抵抗値を安定して高速に変化させることが確認できている。この場合、第２の遷移金属酸化物層１１２である第２のハフニウム酸化物層の膜厚は、３ｎｍ以上４ｎｍ以下が好ましい。また、ジルコニウム酸化物を用いる場合、第１の遷移金属酸化物層１１１である第１のジルコニウム酸化物層の組成をＺｒＯｘとした場合にｘが０．９以上１．４以下であり、且つ、第２の遷移金属酸化物層１１２である第２のジルコニウム酸化物層の組成をＺｒＯｙとした場合にｙがｘの値よりも大である場合に、抵抗変化層１１の抵抗値を安定して高速に変化させることが確認できている。この場合、第２の遷移金属酸化物層１１２である第２のジルコニウム酸化物層の膜厚は、１ｎｍ以上５ｎｍ以下が好ましい。
【００５０】
さらに、第１の遷移金属酸化物層１１１を構成する第１の遷移金属と、第２の遷移金属酸化物層１１２を構成する第２の遷移金属とは、異なる材料を用いてもよい。この場合、第２の遷移金属酸化物層１１２は、第１の遷移金属酸化物層１１１よりも酸素不足度が小さい、つまり抵抗が高い材料である方が好ましい。このような構成とすることにより、抵抗変化時に第１の電極（下部電極１０）及び第２の電極（上部電極１３）間に印加された電圧は、第２の遷移金属酸化物層１１２により多くの電圧が分配され、第２の遷移金属酸化物層１１２中で発生する酸化還元反応をより起こしやすくすることができる。また、第１の遷移金属と第２の遷移金属とが互いに異なる材料を用いる場合、第２の遷移金属の標準電極電位は、第１の遷移金属の標準電極電位より小さい方が好ましい。抵抗変化現象は、抵抗が高い第２の遷移金属酸化物層１１２中に形成された微小な導電パス（フィラメント）中で酸化還元反応が起こってその抵抗値が変化し、発生すると考えられるからである。例えば、第１の遷移金属酸化物層１１１に、酸素不足型のタンタル酸化物を用い、第２の遷移金属酸化物層１１２にＴｉＯ２を用いることにより、安定した抵抗変化動作が得られる。チタン（標準電極電位＝−１．６３ｅＶ）はタンタル（標準電極電位＝−０．６ｅＶ）より標準電極電位が低い材料である。標準電極電位は、その値が大きいほど酸化しにくい特性を表す。第２の遷移金属酸化物層１１２に第１の遷移金属酸化物層１１１より標準電極電位が小さい金属の酸化物を配置することにより、第２の遷移金属酸化物層１１２中でより酸化還元反応が発生しやすくなる。
【００５１】
ここで、上部電極１３の材料としては、例えば、Ｐｔ（白金）、Ｉｒ（イリジウム）、Ｐｄ（パラジウム）、Ａｇ（銀）、Ｎｉ（ニッケル）、Ｗ（タングステン）、Ｃｕ（銅）などが使用される。特に、第１の遷移金属酸化物層よりも小さい酸素不足度をもつ第２の遷移金属酸化物層と接する上部電極１３の材料として、標準電極電位が高いＰｔ、Ｉｒを電極に用いた場合が、良好な抵抗変化動作が得られ、望ましい。なぜなら、一般に標準電極電位は、酸化され易さの一つの指標であり、この値が大きければ酸化されにくく、小さければ酸化されやすい事を意味するからである。つまり、抵抗変化層１１の構成元素であるＴａよりも標準電極電位が高い電極材料と抵抗変化層の界面付近で抵抗変化が起こりやすく、逆に標準電極電位がＴａよりも低い電極材料では、抵抗変化が起こりにくい。電極材料と抵抗変化層を構成する金属の標準電極電位の差が大きいほど抵抗変化が起こりやすく、差が小さくなるにつれて、抵抗変化が起こりにくくなるからである。
【００５２】
また、図１に示すメモリセルでは、上部電極端子１０２を基準として下部電極端子１０１に所定電圧（例えば、第１の（低抵抗化）閾値電圧）以上の振幅の電圧（低抵抗化電圧パルス）が印加された場合、上部電極１３の界面近傍で還元が起こり、抵抗変化素子１００は低抵抗状態に遷移し、一方、下部電極端子１０１を基準として上部電極端子１０２に別の所定電圧（例えば、第２の（高抵抗化）閾値電圧）以上の振幅の電圧（高抵抗化電圧パルス）が印加された場合、上部電極１３の界面近傍で酸化が起こり、抵抗変化素子１００は高抵抗状態に遷移する。以降では、低抵抗化電圧パルスの印加方向を負電圧方向と定義し、高抵抗化電圧パルスの印加方向を正電圧方向と定義する。
【００５３】
換言すると、この抵抗変化素子１００は、第１電極（下部電極１０）および第２電極（上部電極１３）のいずれか一方を基準として第１電極（下部電極１０）および第２電極（上部電極１３）の他方に対して正の電位を持つ第１の閾値電圧以上の電圧パルスである第１の電圧パルスが印加されると第１の抵抗状態に遷移し、第１電極および第２電極の前記他方を基準として第１電極および第２電極の前記一方に対して正の電位をもつ第２の閾値電圧以上の電圧パルスである第２の電圧パルスが印加されると第２の抵抗状態に遷移する特性を有する。ここで、第１電極と第２電極はそれぞれ、抵抗変化素子１００の上部電極１３および下部電極１０のいずれか一方およびいずれか他方に相当する。また、第１の遷移金属酸化物層１１１は、例えば第１のタンタル酸化物層であり、第２の遷移金属酸化物層１１２は、第２のタンタル酸化物層に対応する。
【００５４】
次に、以上のように構成された本発明の抵抗変化型不揮発性記憶素子の書き込み方法について説明する。
【００５５】
まず、図２Ａ〜図６Ｂを用いて、図１に示す１Ｔ１Ｒ型メモリセルについて、従来の書き込み方法で書き込みを行った際の書き換え耐性（エンデュランス）特性を示し、その課題を説明する。
【００５６】
ここで、上部電極１３は、Ｉｒ（イリジウム）で構成され、下部電極１０はＴａＮ（窒化タンタル）で構成されているとする。また、抵抗変化層１１は第１のタンタル酸化物層（ＴａＯｘ、０＜ｘ＜２．５）および第２のタンタル酸化物層（ＴａＯｙ、ｘ＜ｙ）で構成されるとする。
【００５７】
また、従来の書き込み方法で書き込みを行った際の書き換え耐性（エンデュランス）特性を示すために、次に示すような抵抗変化素子１００を実験に用いた。すなわち、抵抗変化層１１の面積は、０．２５μｍ２（＝０．５μｍ×０．５μｍ）である。また、下部電極１０に接する第１のタンタル酸化物層は、ＴａＯ１．５４、膜厚は３０ｎｍであり、上部電極１３に接する第２のタンタル酸化物層はＴａＯ２．４７、膜厚は６ｎｍである。また、スイッチ素子であるＮＭＯＳトランジスタのゲート幅Ｗは０．４４μｍ、ゲート長Ｌは０．１８μｍ、およびゲート絶縁膜の膜厚Ｔｏｘは３．５ｎｍである。
【００５８】
なお、第２のタンタル酸化物層（ＴａＯ２．４７）は、上部電極１３を製造する工程の前に、スパッタリングにより成膜された第１のタンタル酸化物層（ＴａＯ１．５４）の上にスパッタリングにより成膜される。この第２のタンタル酸化物層（ＴａＯ２．４７）は、第１のタンタル酸化物層（ＴａＯ１．５４）と比べて酸素不足度が小さい、つまり、抵抗値が非常に高い（＞１ＭΩ）構造であり、抵抗変化動作するためには最初に一定の初期ブレイク電圧を所定時間印加することにより第２のタンタル酸化物層中に導電パスを形成することが必要である。抵抗変化素子の抵抗変化現象は、この導電パスが高抵抗化したり低抵抗化したりして発現すると考えられる。
【００５９】
図２Ａは、図１の端子１０１と端子１０２との間に、高抵抗化電圧パルス（ＶＨ）の印加と低抵抗化電圧パルス（ＶＬ）の印加とを交互に実施する場合におけるパルス波形の模式図である。図２Ｂは、図２Ａに示す高抵抗化電圧パルスと低抵抗化電圧パルスとを交互に印加した場合における書き換え開始初期の書き換え特性図である。図２Ｃは、図２Ａに示す高抵抗化電圧パルスと低抵抗化電圧パルスとを交互に印加した場合における書き換え１０万回後の書き換え特性図である。
【００６０】
つまり、図２Ａは、図１に示す抵抗変化素子を用いた１Ｔ１Ｒ型メモリセルに対して適用される、従来の書き込み方法を示している。そして、図２Ｂおよび図２Ｃは、図２Ａに従来の書き込み方法、すなわち、端子１０１を基準に端子１０２に高抵抗化電圧パルス２０（図２ＡでＶＨ）と低抵抗化電圧パルス２１（図２ＡでＶＬ）を繰返し交互に印加した場合における、書き換え初期状態と１０万回書き換え後状態での書き換え特性の一例を示している。ここで、｜ＶＬ｜＞｜ＶＨ｜である。これは、図１において、高抵抗化時には、端子１０１に対し端子１０２に正の電圧が印加され、ＮＭＯＳのトランジスタ１０４のオン抵抗は低い状態である。一方、低抵抗化時には、端子１０１に対して端子１０２に負の電圧が印加され、ＮＭＯＳのトランジスタ１０４はソースフォロア接続となり、そのオン抵抗は高い状態となるためである。つまり、実際に抵抗変化層１１に印加される電圧の絶対値は高抵抗化時の方が低抵抗化時より高くなる。また、図２Ｂおよび図２Ｃにおいて、縦軸は、図１に示すメモリセルにおいて、ゲート端子１０３に、トランジスタをオンさせるのに十分なゲート電圧ＶＧが印加され、上部電極端子１０２に抵抗変化しないような読み出し電圧を印加（このとき、下部電極端子１０１には、接地電位を印加）された時の高抵抗（ＨＲ）状態と低抵抗（ＬＲ）状態とにおけるセル電流［Ａ．Ｕ．］を示している。ここで、図２Ｂと図２Ｃの縦軸は同一レンジで表記してある。横軸は、書き換え回数を示している。
【００６１】
図２Ｂおよび図２Ｃは、図２Ａに示すように、高抵抗（ＨＲ）化電圧パルス２０として、ＶＨの電圧を所定のパルス幅（例えば、１０ｎｓ以上１００μｓ以下）印加し、低抵抗（ＬＲ）化電圧パルス２１として、ＶＬの電圧を所定のパルス幅印加した場合の書き換え特性を示している（この時、ゲート端子１０３にはトランジスタをオンさせるのに十分なゲート電圧ＶＧ’が印加されている）。
【００６２】
図２Ｂに示すように、書き換え開始初期では、高抵抗（ＨＲ）状態と低抵抗（ＬＲ）状態とのセル電流は、それぞれ比較的安定している。その後、図２Ｃに示すように、上記の書き換えを１０万回繰り返す。すると、高抵抗（ＨＲ）状態のセル電流は、比較的安定した状態を維持している。一方、低抵抗（ＬＲ）状態のセル電流は、高抵抗方向にシフトすると共に不安定になり、結果的に動作ウィンドウ（高抵抗（ＨＲ）状態のセル電流と低抵抗（ＬＲ）状態のセル電流の差）が大きく減少してしまい、読み出しエラーが発生する可能性がある。
【００６３】
このように書き換え回数と共に低抵抗状態のセル電流が高抵抗方向にシフトしていくのは、高抵抗化電圧ＶＨと低抵抗化電圧ＶＬとの書き換え電圧バランスが悪く、最適な高抵抗化電圧に対し、図２Ａの高抵抗化電圧ＶＨの方が若干大きくなってしまっている（高抵抗化しすぎている）ため、低抵抗化電圧ＶＬを印加しても十分低抵抗化できていないと考えられる。
【００６４】
図３は、図２Ａに示した高抵抗（ＨＲ）化電圧パルス２０と低抵抗（ＬＲ）化電圧パルス２１とを繰返し交互に印加した場合における、書き換え電圧の動作点を示す図である。
【００６５】
図３において、横軸は、ＬＲ化電圧ＶＬの絶対値［Ｖ］を示し、縦軸は、ＨＲ化電圧ＶＨの絶対値［Ｖ］を示している。図３では、高抵抗（ＨＲ）化電圧パルス２０と低抵抗（ＬＲ）化電圧パルス２１とを繰返し交互に印加した場合における動作点を点Ａと示している。
【００６６】
このように、高抵抗（ＨＲ）化電圧パルス２０と低抵抗（ＬＲ）化電圧パルス２１とをそれぞれ１パルスで印加する場合には、高抵抗化電圧と低抵抗化電圧とのバランス制御が１点（点Ａ）になるので、書き換え初期には、ＨＲ状態とＬＲ状態のバランスが取れていたものの（図２Ｂ）、書き換え回数が増すにつれて、ＨＲ化能力とＬＲ化能力との大小関係（ここでは、ＨＲ化能力＞ＬＲ化能力）により、ＨＲ状態からＬＲ状態にしようとしても、十分にＬＲ状態にすることができない状態になると考えられる（図２Ｃ）。
【００６７】
続いて、高抵抗化電圧ＶＨをＶＨ１（｜ＶＨ｜＞｜ＶＨ１｜）に下げた場合における書き換え耐性（エンデュランス）特性について説明する。
【００６８】
図４Ａは、高抵抗化電圧パルス（ＶＨ１）の印加と低抵抗化電圧パルス（ＶＬ）の印加とを交互に実施する場合におけるパルス波形の模式図である。図４Ｂは、図４Ａに示す高抵抗化電圧パルスと低抵抗化電圧パルスとを交互に印加した場合における書き換え開始初期の書き換え特性図である。図４Ｃは、図４Ａに示す高抵抗化電圧パルスと低抵抗化電圧パルスとを交互に印加した場合における書き換え１０万回後の書き換え特性図である。
【００６９】
つまり、図４Ａは、図１に示す抵抗変化素子を用いた１Ｔ１Ｒ型メモリセルに対して、高抵抗化電圧をＶＨ１（＜ＶＨ）、低抵抗化電圧をＶＬとした場合の従来の書き込み方法を示している。そして、図４Ｂおよび図４Ｃは、図４Ａに従来の書き込み方法すなわち図４Ａに示す高抵抗化電圧パルス２２（図４ＡでＶＨ１）と低抵抗化電圧パルス２１（図４ＡでＶＬ）とを繰返し交互に印加した場合における、書き換え初期状態と１０万回書き換え後状態での書き換え特性の一例を示している。ここで、図４Ｂおよび図４Ｃにおいて、縦軸と横軸とは、図２Ｂおよび図２Ｃと同様であるため、説明を省略する。
【００７０】
図４Ｂおよび図４Ｃは、図４Ａに示すように、高抵抗化電圧パルス２２として、ＶＨ１の電圧を所定のパルス幅印加し、低抵抗化電圧パルス２１として、ＶＬの電圧を所定のパルス幅印加した場合の書き換え特性を示している（この時、ゲート端子１０３にはトランジスタをオンさせるのに十分なゲート電圧ＶＧ’が印加されている。）。
【００７１】
図４Ｂに示すように、書き換え開始初期では、高抵抗（ＨＲ）状態と低抵抗（ＬＲ）状態とのセル電流は、それぞれ比較的安定している。その後、図４Ｃに示すように、上記の書き換えを１０万回繰り返すと、高抵抗（ＨＲ）状態のセル電流は、低抵抗状態の方向にシフトすると共に非常に不安定になり、結果的に動作ウィンドウが消滅（高抵抗状態のセル電流と低抵抗状態のセル電流が交差）してしまっている。
【００７２】
このように書き換え回数と共に高抵抗状態のセル電流が低抵抗方向にシフトしていくのは、高抵抗化電圧（ＶＨ１）と低抵抗化電圧（ＶＬ）との書き換え電圧のバランスが悪く、最適な低抵抗化電圧に対し、図４Ａの低抵抗化電圧ＶＬの方が若干その絶対値が大きくなってしまっている（低抵抗化しすぎている）ため、高抵抗化電圧ＶＨ１を印加しても十分高抵抗化できていないと考えられる。
【００７３】
上述したように、高抵抗（ＨＲ）化電圧パルスと低抵抗（ＬＲ）化電圧パルスをそれぞれ１パルスで印加する場合には、例えば、図３に示すように、高抵抗化電圧と低抵抗化電圧とのバランス制御が１点になる。そのため、書き換え初期には、ＨＲ状態とＬＲ状態とのバランスを比較的良好であっても、書き換え回数が増すにつれて、ＨＲ化能力とＬＲ化能力の微妙な大小関係で、ＬＲ状態かＨＲ状態のいずれか一方の状態が強くなり、他方の状態にしようとしても十分に他方の状態にすることができなくなる。そのため、全使用回数において一義的に高抵抗化電圧ＶＨと低抵抗化電圧ＶＬとの適正な組み合わせを見出すのは、非常に困難である。
【００７４】
換言すると、上述した抵抗変化素子１００を用いたメモリセルに対して、高抵抗化電圧パルス（１回）と低抵抗化電圧パルス（１回）を交互に印加すると、書き換え初期は、比較的安定的に抵抗変化動作をする。しかし、書き換え回数を増やしていくと、高抵抗化電圧ＶＨと低抵抗化電圧ＶＬとのバランスに応じて、低抵抗状態の抵抗値ＲＬが増加していったり、逆に、高抵抗状態の抵抗値ＲＨが減少していったりしてしまう。このように、従来の書き込み方法で書き込みを行った場合、書き換え回数が増加すると動作ウィンドウは小さくなってしまうという課題がある。
【００７５】
本願の発明者は、このような事情を鑑みて、抵抗変化型不揮発性記憶素子の新たな書き込み方法の検討を行った。それは、高抵抗化時に複数のパルス印加を行い、高抵抗化する度に、より高抵抗化方向にシフトさせ、同様に、低抵抗化時にも複数のパルス印加を行い、低抵抗化する度に、より低抵抗化方向にシフトさせる等の新たな書き込み方法である。この新たな書き込み方法を行うことにより、書き換え回数が増加しても動作ウィンドウが劣化しにくくエンデュランス（書き換え）耐性が向上可能となる。このことを以下説明する。
【００７６】
まず、いくつかの書き込み方法についての基礎データを説明する。
【００７７】
（１）高抵抗化電圧パルスを連続印加する場合
図５Ａは、低抵抗（ＬＲ）状態にある抵抗変化素子に対し、本発明における高抵抗（ＨＲ）化電圧パルスを連続印加する場合の抵抗値測定フローを示す図である。図５Ｂは、図５Ａに示す測定フローに基づき測定した抵抗変化特性図である。図５Ｂにおいて、横軸は、ＨＲ化電圧パルス印加回数であり、縦軸は、図１に示すメモリセルの抵抗値である。
【００７８】
図５Ａに示す測定フローでは、まず、図１に示す抵抗変化素子を用いた１Ｔ１Ｒ型メモリセルについて、ゲート端子１０３にトランジスタをオンさせるのに十分なゲート電圧ＶＧ’を印加し、低抵抗状態のメモリセルに高抵抗（ＨＲ）化電圧パルス（振幅はＶＨで所定のパルス幅を有する）を１回印加する（以下、高抵抗化電圧パルス印加という）。次に、トランジスタのゲート端子１０３にゲート電圧ＶＧ（＜ＶＧ’）を印加し、上部電極端子１０２に読み出し電圧を印加（このとき、下部電極端子１０１には、接地電位を印加）した時の高抵抗（ＨＲ）状態のセル電流から抵抗値を算出する（以下、抵抗値測定という）。以降、高抵抗化電圧パルス印加と抵抗値測定とを繰返し、トータル５０回の高抵抗化電圧パルス印加と抵抗値測定とを実施する。
【００７９】
図５Ｂから分かるように、同じ高抵抗化電圧パルスを複数回累積的に印加しても、図１に示すメモリセルではＨＲ化度が単調増加又は単調減少しない特性が明らかである。一方、例えば、フラッシュメモリのような不揮発性メモリセルでは、書き込みや消去パルスのいずれかの電圧パルスを連続印加すると、セルトランジスタのしきい値電圧は、単調増加、又は単調減少する特性を示す。
【００８０】
（２）低抵抗化電圧パルスを連続印加する場合
図６Ａは、本発明における低抵抗（ＬＲ）化電圧パルス連続を印加する場合のセル電流測定フローを示す図である。図６Ｂは、図６Ａに示す測定フローに基づき測定した抵抗変化特性図である。図６Ｂにおいて、横軸は、ＬＲ化電圧パルス印加回数であり、縦軸は、図１に示すメモリセルのセル電流である。
【００８１】
図６Ａに示す測定フローでは、まず、図１に示す抵抗変化素子を用いた１Ｔ１Ｒ型メモリセルについて、ゲート端子１０３にトランジスタをオンさせるのに十分なゲート電圧ＶＧ’を印加し、低抵抗状態のメモリセルに低抵抗（ＬＲ）化電圧パルス（振幅はＶＬで所定のパルス幅を有する）を１回印加する（以下、低抵抗化電圧パルス印加という）。次に、ゲート端子１０３にトランジスタをオンさせるのに十分なゲート電圧ＶＧが印加され、上部電極端子１０２に読み出し電圧を印加（このとき、下部電極端子１０１には、接地電位を印加）した時の低抵抗（ＬＲ）状態のセル電流を測定する（以下、セル電流測定という）。以降、低抵抗化電圧パルス印加とセル電流測定とを繰返し、トータル５０回の低抵抗化パルス印加とセル電流測定とを実施する。
【００８２】
図６Ｂから分かるように、同じ低抵抗化電圧パルスを複数回累積的に印加しても、図１に示すメモリセルでは、高抵抗化電圧パルス連続印加の場合と同様に、ＬＲ化時のセル電流の値は単調増加又は単調減少しない特性を示す。
【００８３】
（３）本発明の実施の形態１に係る高抵抗化電圧パルスセットを印加する高抵抗化動作を複数回繰り返す場合
図７Ａは、本発明の実施の形態１に係る高抵抗化電圧パルスセット印加（高抵抗化パルスＶＨの前に低抵抗化方向の極性のプレ電圧パルスＶＬｐｒを印加）を連続して実施する場合の抵抗値測定フローを示す図である。図７Ｂは、図７Ａに示す抵抗値測定フローに基づき測定したセル電流変化特性図である。図７Ｂにおいて、横軸は、高抵抗化電圧パルスセット２３の印加回数であり、縦軸は、図１に示すメモリセルの抵抗値である。
【００８４】
図７Ａに示す抵抗値測定フローでは、まず、図１に示す抵抗変化素子を用いた１Ｔ１Ｒ型メモリセルについて、ゲート端子１０３にトランジスタをオンさせるのに十分なゲート電圧ＶＧ’を印加し、低抵抗状態のメモリセルに低抵抗化方向の極性でかつ低抵抗化閾値電圧より振幅が小さい高抵抗化プレ電圧パルスＶＬｐｒを印加し、その後、所定のパルス幅（例えば１００ｎｓ）の高抵抗（ＨＲ）化電圧パルスＶＨを印加する（以下、高抵抗化電圧パルスセット２３を印加という）。次に、ゲート端子１０３にトランジスタをオンさせるのに十分なゲート電圧ＶＧが印加され、上部電極端子１０２に読み出し電圧を印加（このとき、下部電極端子１０１には、接地電位を印加）した時の高抵抗（ＨＲ）状態のセル電流から抵抗値を算出する（抵抗値測定という）。以降、高抵抗化電圧パルスセット２３の印加と抵抗値測定とを繰返し、トータル５０回の高抵抗化電圧パルスセット印加と抵抗値測定とを実施する。
【００８５】
図７Ｂから分かるように、高抵抗化電圧パルスとは逆極性でかつ低抵抗化閾値電圧より振幅が小さい高抵抗化プレ電圧パルスＶＬｐｒ（高抵抗化弱反転電圧パルスともいう）を印加し、その後、高抵抗化電圧パルスＶＨを印加する高抵抗化電圧パルスセット２３を繰り返すことにより、図１に示すメモリセルのセル抵抗値は、高抵抗化電圧パルスセット２３の印加回数と共に単調増加し、その後、約３０回でセル抵抗値が飽和傾向になる。このように、発明者は、本発明に係る新たな書き込み方法を行うことにより、従来知られていなかった新たな高抵抗化特性を見出した。
【００８６】
（４）本発明の実施の形態１に係る低抵抗化電圧パルスセットを印加する低抵抗化動作を複数回繰り返す場合
図８Ａは、本発明の実施の形態１に係る低抵抗化電圧パルスセット印加（低抵抗化パルスＶＬの前に高抵抗化方向の極性のプレ電圧パルスＶＨｐｒを印加）を連続して実施する場合のセル電流測定フローを示す図である。図８Ｂは、図８Ａに示すセル電流測定フローに基づき測定したセル電流変化特性図である。図８Ｂにおいて、横軸は、低抵抗化電圧パルスセット２４の印加回数であり、縦軸は、図１に示したメモリセルのセル電流である。
【００８７】
図８Ａに示す電流測定フローでは、まず、図１に示す抵抗変化素子を用いた１Ｔ１Ｒ型メモリセルについて、ゲート端子１０３にトランジスタをオンさせるのに十分なゲート電圧ＶＧ’を印加し、高抵抗状態のメモリセルに高抵抗化方向の極性でかつ高抵抗化閾値電圧より振幅が小さいプレ電圧パルスＶＨｐｒを印加し、その後、所定のパルス幅（例えば１００ｎｓ）の低抵抗（ＬＲ）化電圧パルスＶＬを印加する（以下、低抵抗化電圧パルスセット２４を印加という）。次に、ゲート端子１０３にトランジスタをオンさせるのに十分なゲート電圧ＶＧが印加され、上部電極端子１０２に読み出し電圧を印加（このとき、下部電極端子１０１には、接地電位を印加）した時の低抵抗（ＬＲ）状態のセル電流を測定する（セル電流測定）。以降、低抵抗化電圧パルスセット２４の印加とセル電流測定とを繰返し、トータル５０回のＬＲ化電圧パルスセット印加とセル電流測定とを実施する。
【００８８】
図８Ｂから分かるように、低抵抗化電圧パルスとは逆極性でかつ高抵抗化閾値電圧より振幅が小さい低抵抗化プレ電圧パルスＶＨｐｒ（低抵抗化弱反転電圧パルスともいう）を印加し、その後低抵抗化電圧パルスＶＬを印加する低抵抗化電圧パルスセット２４を繰り返すことにより、図１に示すメモリセルのセル電流は、低抵抗化電圧パルスセット２４の印加回数と共に単調増加（セル抵抗は単調減少）する。このように、発明者は、新たな書き込み方法を行うことにより、従来知られていなかった新たな低抵抗化特性を見出した。
【００８９】
つまり、図５Ａおよび図６Ａに示すように同極性の高抵抗化電圧パルスおよび低抵抗化電圧パルスを連続印加しても、高抵抗化度および低抵抗化度は向上しない。それに対して、図７Ａおよび図８Ａに示すように、高抵抗化プレ電圧パルス又は低抵抗化プレ電圧パルス（高抵抗化弱反転電圧パルス又は低抵抗化弱反転電圧パルス）を、それぞれ通常の高抵抗化電圧パルス又は低抵抗化電圧パルスの前に加えた電圧パルスセットを複数回繰り返すことにより、高抵抗化時の抵抗値はより増加し、低抵抗化時の抵抗値はより減少することを発明者は見出した。
【００９０】
次に、高抵抗化電圧パルスセット２３を連続して印加する場合における高抵抗状態のセル電流の収束性の、高抵抗化プレ電圧パルス振幅依存性と、低抵抗化電圧パルスセット２４を連続して印加する場合における低抵抗状態のセル電流の収束性の、低抵抗化プレ電圧パルス振幅依存性とについて、調べた結果を説明する。
【００９１】
図９は、本発明におけるＨＲセル電流の高抵抗化プレ電圧パルスの極性及び振幅に対する依存性を示す特性図である。具体的には、図９は、高抵抗化電圧ＶＨにおけるＨＲセル電流値の高抵抗化プレ電圧パルスＶＬｐｒの振幅及び極性依存性を示している。また、図９では、図７Ａに示した測定フローにおいて、高抵抗化プレ電圧パルスＶＬｐｒの振幅及び極性をパラメータ（−ＶＬｐｒ３〜＋ＶＬｐｒ２）に、５０回抵抗測定したときの、５０回中最後の２０回のセル電流値（ＨＲセル電流値）の中央値（メディアン）を縦軸に、高抵抗化プレ電圧パルスＶＬｐｒの値を横軸に取っている。
【００９２】
図９から分かるように、破線で囲われた領域のＨＲセル電流値は極小値を示しており（つまりＨＲ状態の抵抗値は極大値）、この破線で囲われた領域より高抵抗化プレ電圧パルスがより正側又はより負側の領域では、ＨＲセル電流値はいずれも増加している。ここで、破線で囲われた領域にある高抵抗化プレ電圧パルスＶＬｐｒ、すなわちＨＲセル電流値のメディアンが極小値を示す高抵抗化プレ電圧パルスＶＬｐｒを高抵抗化ディスターブ電圧と呼ぶ。
【００９３】
このように、高抵抗化プレ電圧パルスＶＬｐｒが高抵抗化ディスターブ電圧であるとき、ＨＲセル電流値のメディアンが極小値を示すため、高抵抗化ディスターブ電圧は最適な高抵抗化プレ電圧値ＶＬｐｒであることがわかる。つまり、ＨＲ化能力を上げるためには、高抵抗化ディスターブ電圧に対応する高抵抗化プレ電圧パルスＶＬｐｒを印加すること、具体的にはＨＲ化パルス電圧ＶＨとは逆極性でかつ低抵抗化閾値電圧より絶対値が小さい電圧（図９では−ＶＬｐｒ１近傍）を印加することが効果的であることがわかる。なお、図９からわかるように、最適な高抵抗化プレ電圧パルス値はある範囲を有しており、この最適な高抵抗化プレ電圧パルスの範囲にある高抵抗化ディスターブ電圧を以下では、ＨＲ化時適正プレ電圧パルスと定義する。
【００９４】
図１０は、本発明におけるＬＲセル電流の低抵抗化プレ電圧パルスの極性及び振幅に対する依存性を示す特性図である。具体的には、図１０は、低抵抗化電圧ＶＬにおけるＬＲセル電流値の低抵抗化プレ電圧パルスＶＨｐｒの振幅及び極性依存性を示している。また、図１０では、図８Ａに示した測定フローにおいて、低抵抗化プレ電圧パルスＶＨｐｒの振幅及び極性をパラメータ（−ＶＨｐｒ３〜＋ＶＨｐｒ２）に５０回セル電流を測定し、５０回中最後の２０回のＬＲセル電流値の中央値（メディアン）を縦軸に、低抵抗化プレ電圧パルスＶＨｐｒの値を横軸に取っている。
【００９５】
図１０から分かるように、破線で囲われた領域にあるＬＲセル電流値は極大値を示しており（つまりＬＲ状態の抵抗値は極小値）、この破線で囲われた領域より低抵抗化プレ電圧パルスがより正側又はより負側の領域では、ＬＲセル電流値はいずれも減少している。ここで、破線で囲われた領域にある低抵抗化プレ電圧パルスＶＨｐｒ、すなわちＬＲセル電流値のメディアンが極小値を示す低抵抗化プレ電圧パルスＶＨｐｒを低抵抗化ディスターブ電圧と呼ぶ。
【００９６】
このように、低抵抗化プレ電圧パルスＶＨｐｒが低抵抗化ディスターブ電圧であるとき、ＬＲセル電流値のメディアンが極大値を示すため、低抵抗化ディスターブ電圧は最適な低抵抗化プレ電圧値ＶＨｐｒであることがわかる。つまり、ＬＲ化能力を上げるためには、低抵抗化ディスターブ電圧に対応する低抵抗化プレ電圧パルスＶＨｐｒを印加すること、具体的にはＬＲ化パルス電圧ＶＬとは逆極性でかつ高抵抗化閾値電圧より絶対値が小さい電圧（図１０では＋ＶＨｐｒ１近傍）を印加することが効果的であることがわかる。なお、図１０からわかるように、最適な低抵抗化プレ電圧パルス値はある範囲を有しており、この最適な低抵抗化プレ電圧パルス範囲にある低抵抗化ディスターブ電圧を以下では、ＬＲ化時適正プレ電圧パルスと定義する。
【００９７】
このように、高抵抗化電圧ＶＨや低抵抗化電圧ＶＬの絶対値を大きくせずに、適切な高抵抗化プレ電圧パルスＶＬｐｒ（高抵抗化ディスターブ電圧）又は低抵抗化プレ電圧パルスＶＨｐｒ（低抵抗化ディスターブ電圧）を高抵抗化電圧パルスＶＨ又は低抵抗化電圧パルスＶＬの前にそれぞれ印加することにより、高抵抗化パルスのＨＲ化能力及び低抵抗化パルスのＬＲ化能力をより高くできる。それにより、動作ウィンドウ（ＨＲセル電流とＬＲセル電流の差）の拡大に繋がり、信頼性を向上できるという効果を奏する。
【００９８】
次に、図１に示すメモリセルにおけるパルスＶＩ特性と、ＨＲ化時及びＬＲ化時適正プレ電圧パルスとの関係について説明する。
【００９９】
図１１は、本発明に係るメモリセルのパルスＶＩ特性図である。
【０１００】
図１１では、図１に示すメモリセルにおいて、ゲート端子１０３にトランジスタをオンさせるのに十分なゲート電圧ＶＧ’を印加しつつ、パルス電圧Ｖｐ（横軸）を印加し、パルス電圧Ｖｐを印加する毎に、ゲート端子１０３にトランジスタをオンさせるのに十分なゲート電圧ＶＧを印加し、上部電極端子１０２に読み出し電圧を印加（このとき、下部電極端子１０１には、接地電位を印加）した時のセル電流（縦軸）を測定している。また、図１１では、パルス電圧Ｖｐは、０Ｖ→−ＶＰ１０→＋ＶＰ１１→０Ｖ（各パルス電圧の増減の絶対値は、０．１Ｖ）の順に印加することで、ヒステリシスループの１周分の測定を行っている。
【０１０１】
図１１から、Ｃ点でＬＲ化し始め、Ｂ点で、ＨＲ化し始めていることがわかる。
【０１０２】
ここで、図１１には、ＬＲ化時適正プレ電圧パルス（低抵抗化ディスターブ電圧）を破線丸Ｂ’で示し、ＨＲ化時適正プレ電圧パルス（高抵抗化ディスターブ電圧）を破線丸Ｃ’で示している。ＨＲ化時適正プレ電圧パルス（高抵抗化ディスターブ電圧）は、ＬＲ化閾値電圧よりも小さく、高抵抗化電圧パルスの印加前に印加することにより、抵抗変化素子をより高抵抗化させ、一方、ＬＲ化時適正プレ電圧パルス（低抵抗化ディスターブ電圧）は、ＨＲ化閾値電圧よりも小さく、低抵抗化電圧パルスの印加前に印加することにより、抵抗変化素子をより低抵抗化させる。つまり、ＨＲ化時適正プレ電圧パルスは、ＨＲ状態からＬＲ状態への遷移が生じない程度の弱電圧であり、ＬＲ化時適正プレ電圧パルスは、ＬＲ状態からＨＲ状態への遷移が生じない程度の弱電圧である。換言すると、これら高抵抗化及び低抵抗化ディスターブ電圧は、それぞれ図１に示すメモリセルのＨＲ化及びＬＲ化を開始する開始電圧近傍の値である。さらに具体的には、これら高抵抗化及び低抵抗化ディスターブ電圧は、それぞれ図１に示すメモリセルの抵抗状態を反転させるまでに至らない電圧であって、かつこのメモリセルの抵抗変化を引き起こす電圧（開始電圧）に近いほど効果的である。
【０１０３】
［高抵抗化及び低抵抗化プレ電圧パルス印加書き込みの推定メカニズム］
次に、高抵抗化及び低抵抗化プレ電圧パルスを印加することによる書き込み特性改善の推定メカニズムついて説明する。
【０１０４】
図１２（ａ）〜（ｃ）は、低抵抗化プレ電圧パルス印加によるＬＲ化書き込み時の推定メカニズムを説明するための図である。図１２（ａ）〜（ｃ）において、図１と同じ構成要素については、同じ符号を用い、説明を省略する。
【０１０５】
図１２（ａ）は、高抵抗（ＨＲ）状態の抵抗変化素子１００を表している。具体的には、第２の遷移金属酸化物層１１２中の導電パス２０２において、上部電極１３の界面近傍が第１の高抵抗状態に酸化され、第１の界面高抵抗層膜２００が形成されている。また、第１の遷移金属酸化物層１１１と第２の遷移金属酸化物層１１２との界面近傍には、第１の高抵抗状態よりも抵抗値が低い第２の高抵抗状態に酸化され、第２の界面高抵抗層膜２０１が形成されている。ここで、第２の界面高抵抗層膜２０１が抵抗変化する閾値電圧は、第１の界面高抵抗層膜２００が抵抗変化する閾値電圧より低いと考えられる。
【０１０６】
図１２（ｂ）は、抵抗変化素子１００に低抵抗化プレ電圧パルスＶＨｐｒが印加された場合における第２の界面高抵抗層膜２０１の状態変化を表している。具体的には、抵抗変化層を高抵抗化する方向の低抵抗化プレ電圧パルスを抵抗変化素子に印加することにより、第１の界面高抵抗層膜２００は変化しないが、第２の界面高抵抗層膜２０１中の酸素イオンＯ２−が上部電極１３方向に引き寄せられ、拡散する。その結果、第２の界面高抵抗層膜２０１の膜中の酸素イオンＯ２−密度が図１２（ａ）の第２の界面高抵抗層膜２０１のＨＲ状態よりも減少し、第２の界面高抵抗層膜２０１の膜厚は厚くなるが抵抗変化素子１００の抵抗値は若干低下する。
【０１０７】
次に、図１２（ｃ）では、低抵抗化電圧ＶＬが印加された場合における第１の界面高抵抗層膜２００の状態変化を表している。具体的には、低抵抗化電圧ＶＬの印加により、第１の界面高抵抗層膜２００中の酸素イオンＯ２−が第１のタンタル酸化物層（第１の遷移金属酸化物層１１１）中に引き寄せられ、拡散する。この時、第２の界面高抵抗層膜２０１の酸素拡散のバリア機能は、事前に低抵抗化プレ電圧パルスの印加により第２の界面高抵抗層膜２０１の膜中の酸素イオンＯ２−が少なくなっているため、弱いと考えられる。その結果、第１の界面高抵抗層膜２００の膜中の酸素イオンＯ２−が速やかに第１の遷移金属酸化物層１１１中に拡散し、抵抗変化素子１００の抵抗値は、従来の低抵抗化動作時よりも低下すると考えられる。
【０１０８】
以上から、上述した低抵抗化プレ電圧パルスの印加と低抵抗化電圧パルスの印加とを繰り返すと、徐々に第２の界面高抵抗層膜２０１と第１の界面高抵抗層膜２００の抵抗値が減少するので、図８Ｂに示すように低抵抗化電圧パルスセット印加回数が増加するにつれて、ＬＲ状態セル電流が増加すると推定される。
【０１０９】
一方、高抵抗化プレ電圧パルス印加によるＨＲ化書き込みについては、ＬＲ化書き込みと逆方向（酸化方向）の動きで、ほぼ同様のメカニズムであると考えられる。つまり、ＬＲ状態においても第２の界面高抵抗層膜２０１が存在し、高抵抗化時の酸素イオンＯ２−の拡散を阻害し、第１の界面高抵抗層膜２００の十分な形成を妨げると考えられる。この場合は、第２の界面高抵抗層膜２０１の膜中の酸素イオンＯ２−を事前に高抵抗化プレ電圧パルスの印加により第１の遷移金属酸化物層１１１中に拡散させて第２の界面高抵抗層膜２０１の膜中の酸素イオンＯ２−を減少させてその酸素拡散バリアとしての機能を低減し、高抵抗化時の第１の界面高抵抗層膜２００の速やかな形成を促進していると考えられる。
【０１１０】
［実施の形態１における抵抗変化型不揮発性記憶素子の書き込み方法］
次に、図１に示す抵抗変化素子１００を用いた１Ｔ１Ｒ型メモリセルから構成される不揮発性記憶装置に対して、抵抗変化素子１００を高抵抗化および低抵抗化する書き込み方法を説明する。
【０１１１】
図１３Ａは、実施の形態１における高抵抗（ＨＲ）化電圧パルスセット印加と低抵抗（ＬＲ）化電圧パルスセット印加とを交互に実施する場合におけるパルス波形の模式図である。図１３Ｂは、図１３Ａに示す高抵抗化電圧パルスセット印加と低抵抗化電圧パルスセット印加とを交互に実施した場合における書き換え開始初期の書き換え特性図である。図１３Ｃは、図１３Ａに示す高抵抗化電圧パルスセット印加と低抵抗化電圧パルスセット印加とを交互に実施した場合における書き換え１０万回後の書き換え特性図である。図１３Ｂおよび図１３Ｃにおいて、縦軸および横軸は、図２Ｂと同様であるため説明を省略する。
【０１１２】
以下では、高抵抗化動作および低抵抗化動作として、図１に示したメモリセルに、図７Ａに示した高抵抗化電圧パルスセット２３、および図８Ａに示した低抵抗化電圧パルスセット２４をそれぞれ印加するものとする。すなわち、図１に示す抵抗変化素子を用いた１Ｔ１Ｒ型メモリセルについて、図１３Ａに示す高抵抗化電圧パルスセット２３と低抵抗化電圧パルスセット２４とを繰返し交互に印加する。
【０１１３】
ここで、高抵抗化電圧パルスセット２３または低抵抗化電圧パルスセット２４の書き込み方法は、以下のように換言できる。すなわち、この書き込み方法は、抵抗変化素子１００を第１の抵抗状態から第２の抵抗状態に抵抗変化させる時、抵抗変化素子１００に対して、第１の閾値電圧よりも絶対値が大きい第１の極性の第１の電圧パルスを印加し、第２の抵抗状態から第１の抵抗状態に変化せしめる時に、抵抗変化素子１００に対して、第２の閾値電圧よりも絶対値が大きく、かつ第１の極性とは異なる第２の極性の第２の電圧パルスを印加する。つまり、抵抗変化素子１００において、抵抗変化素子１００を第１の抵抗状態から第２の抵抗状態に抵抗変化させる時、抵抗変化素子１００に対して、第２の閾値電圧よりも電圧の絶対値が小さく、かつ、第１の電圧パルスと極性が異なる第１の抵抗化プレ電圧パルスを印加する第１ステップと、その後、第１の電圧パルスを印加する第２ステップとを含む第１の抵抗状態化ステップを含む。また、抵抗変化素子１００を第２の抵抗状態から第１の抵抗状態に抵抗変化させる時、抵抗変化素子１００に対して、第１の閾値電圧よりも電圧の絶対値が小さく、かつ、第２の電圧パルスと極性が異なる第２の抵抗化プレ電圧パルスを印加する第３ステップと、その後、第２の電圧パルスを印加する第４ステップとを含む第２の抵抗状態化ステップを含む。ここで、第１の抵抗化プレ電圧パルスと第１の電圧パルスのセットは、図１３Ａにおける高抵抗化電圧パルスセット２３または低抵抗化電圧パルスセット２４のいずれか一方に相当する。また、第２の抵抗化プレ電圧パルスと第２の電圧パルスのセットは、図１３Ａにおける高抵抗化電圧パルスセット２３または低抵抗化電圧パルスセット２４のいずれか他方に相当する。
【０１１４】
また、高抵抗化電圧パルスセット２３と低抵抗化電圧パルスセット２４とを繰返し交互に印加する書き込み方法は、以下のように換言できる。すなわち、この書き込み方法は、抵抗変化素子１００を第１の抵抗状態から第２の抵抗状態に変化せしめる時に、抵抗変化素子１００に対して、第２の閾値電圧よりも電圧の絶対値が小さく、かつ、第１の電圧パルスと極性が異なる第１の抵抗化プレ電圧パルスを印加する第１ステップと、その後、第１の電圧パルスを印加する第２ステップとを含む第１の抵抗状態変化ステップを含む。さらに、抵抗変化素子１００を前記第２の抵抗状態から前記第１の抵抗状態に変化せしめる時に、抵抗変化素子１００に対して、前記第１の閾値電圧よりも電圧の絶対値が小さく、かつ、前記第２の電圧パルスと極性が異なる第２の抵抗化プレ電圧パルスを印加する第３ステップと、その後、前記第２の電圧パルスを印加する第４ステップとを含む第２の抵抗状態変化ステップを含む。
【０１１５】
そして、図１３Ｂおよび図１３Ｃには、高抵抗化電圧パルスセット２３と低抵抗化電圧パルスセット２４とを繰返し交互に印加する書き込み方法における、書き換え初期状態と１０万回書き換え後状態での書き換え特性の一例が示されている。具体的には、図１３Ｂおよび図１３Ｃは、図１３Ａに示すように、高抵抗化電圧パルスセット２３として、低抵抗状態のメモリセルに高抵抗化プレ電圧パルスＶＬｐｒを印加し、その後、所定のパルス幅の高抵抗（ＨＲ）化電圧パルスＶＨを印加する。次に、低抵抗化電圧パルスセット２４として、高抵抗状態のメモリセルに低抵抗化プレ電圧パルスＶＨｐｒを印加し、その後、低抵抗（ＬＲ）化パルスＶＬを印加する（この時、ゲート端子１０３にはトランジスタを十分にオンするゲート電圧ＶＧ’が印加されている）。このような書き込み（印加）を行った場合における書き換え特性を示している。
【０１１６】
図１３Ｂに示すように、書き換え開始初期では、高抵抗（ＨＲ）状態と低抵抗（ＬＲ）状態とのセル電流は、それぞれ安定している。その後、図１３Ｃに示すように、書き換えを１０万回繰り返しても、高抵抗（ＨＲ）状態のセル電流は、安定した状態を維持している。また、低抵抗（ＬＲ）状態のセル電流における高抵抗方向へのシフト量は、図２Ｃに示す従来の書き込み方法と比較して、大きく改善されている。
【０１１７】
このように、図１３Ａに示す書き込み方法によれば、高抵抗化電圧パルス及び低抵抗化電圧パルスとそれぞれ極性が異なる高抵抗化適正プレ電圧パルス（高抵抗化ディスターブ電圧）及び低抵抗化適正プレ電圧パルス（低抵抗化ディスターブ電圧）を事前にそれぞれ印加することにより、高抵抗化能力及び低抵抗化能力が向上可能となる。その結果、書き換え回数が増加しても適切な動作ウィンドウの確保が可能となり、不揮発性記憶装置の信頼性を向上可能となる。
【０１１８】
図１４は、図１３Ａに示す高抵抗化電圧パルスセット２３と低抵抗化電圧パルスセット２４とを繰返し交互に印加した場合における、書き換え電圧の動作点を説明するための図である。
【０１１９】
図１４において、横軸は、不揮発性記憶装置（メモリセル）に印加される負電圧の絶対値をしており、縦軸は、不揮発性記憶装置（メモリセル）に印加される正電圧の絶対値を示している。図１４では、点Ｂは、高抵抗化電圧パルスセット２３として、先ず高抵抗化プレ電圧パルスＶＬｐｒを印加し、その後、高抵抗（ＨＲ）化電圧ＶＨを印加するＨＲ化時の動作点を示している。ここで、点Ｂは、横軸の値が高抵抗化プレ電圧パルスＶＬｐｒの値を、縦軸の値が高抵抗（ＨＲ）化電圧ＶＨの値を示す動作点である。また、点Ｃは、低抵抗化電圧パルスセット２４として、先ず低抵抗化プレ電圧パルスＶＨｐｒを印加し、その後、低抵抗（ＬＲ）化電圧ＶＬを印加するＬＲ化時の動作点を示している。ここで、点Ｃは、縦軸の値が低抵抗化プレ電圧パルスＶＨｐｒの値を、横軸の値が低抵抗（ＬＲ）化電圧ＶＬの値を示す動作点である。
【０１２０】
図１４から分かるように、図３に示した従来の１パルス印加のみの書き換えでは動作点が１つ（点Ａ）だったのに対して、図１４では動作点が点Ｂと点Ｃとの２つになっている。それにより、ＨＲ化動作とＬＲ化動作とで独立にバランス調整が可能となるので、書き換え電圧の選択自由度が高くなっている。
【０１２１】
以上、実施の形態１によれば、高抵抗化電圧パルス及び低抵抗化電圧パルスに対し、それぞれ高抵抗化電圧パルス及び低抵抗化電圧パルスと極性が異なる高抵抗化適正プレ電圧パルス及び低抵抗化適正プレ電圧パルスをそれぞれ事前に印加することにより、高抵抗化能力および低抵抗化能力が向上可能となり、その結果、書き換え回数が増加しても適切な動作ウィンドウ確保が可能となり、不揮発性記憶装置の信頼性を向上できる。それにより、エンデュランス（書き換え耐性）特性劣化による動作ウィンドウ減少量を抑制し、抵抗変化動作を安定的に持続可能とする抵抗変化型不揮発性記憶素子の書き込み方法を実現することができる。
【０１２２】
なお、本実施の形態では、プレ電圧パルス印加を伴う書き込みは、高抵抗化動作を行う場合と低抵抗化動作を行う場合との両方に適用したが、いずれか一方にのみ適用するとしても良い。
【０１２３】
（実施の形態２）
次に、実施の形態１の書き込み方法とは異なる方法を、実施の形態２として説明する。
【０１２４】
［実施の形態２における抵抗変化型不揮発性記憶素子の書き込み方法］
以下、本発明の実施の形態として、図１に示した抵抗変化素子１００を用いた１Ｔ１Ｒ型メモリセルから構成される不揮発性記憶装置に対して、抵抗変化素子１００を高抵抗化および低抵抗化する他の書き込み方法を説明する。
【０１２５】
図１５Ａは、実施の形態２における高抵抗（ＨＲ）化電圧パルスセット印加を連続Ｍ回と、低抵抗（ＬＲ）化電圧パルスセット印加を連続Ｎ回とを交互に実施する場合におけるパルス波形の模式図である。図１５Ｂは、図１５Ａに示す高抵抗化電圧パルスセットの連続印加と低抵抗化電圧パルスセットの連続印加とを交互に実施した場合における書き換え開始初期の書き換え特性図である。図１５Ｃは、図１５Ａに示す高抵抗化電圧パルスセットの連続印加と低抵抗化電圧パルスセットの連続印加とを交互に実施した場合における書き換え１０万回後の書き換え特性図である。なお図１５Ｂおよび図１５Ｃにおいて、縦軸および横軸は、図２Ｂと同様であるため説明を省略する。
【０１２６】
本実施の形態では、高抵抗化および低抵抗化動作には、図１に示すメモリセルに対して、図１５Ａに示すように、高抵抗化電圧パルスセット２３を連続Ｍ（１以上の整数）回印加し、その後、低抵抗化電圧パルスセット２４を連続Ｎ（１以上の整数）回印加する。
【０１２７】
ここで、高抵抗化電圧パルスセット連続印加回数Ｍと低抵抗化電圧パルスセット連続印加回数Ｎの大小関係は、書き換え回数を増やした時のＨＲ状態とＬＲ状態のバランスを取るために設定する。例えば、ＨＲ状態がＬＲ方向へシフトしていく量よりもＬＲ状態がＨＲ方向へシフトしていく量の方が大きい場合、ＬＲ化能力を高めるために、低抵抗化電圧パルスセット連続印加回数Ｎを高抵抗化電圧パルスセット連続印加回数Ｍよりも大きく設定する。逆に、ＬＲ状態がＨＲ方向へシフトしていく量よりもＨＲ状態がＬＲ方向へシフトしていく量の方が大きい場合、ＨＲ化能力を高めるために、高抵抗化電圧パルスセット連続印加回数Ｍを低抵抗化電圧パルスセット連続印加回数Ｎよりも大きく設定する。
【０１２８】
なお、ＨＲ状態がＬＲ方向へシフトしていく量とＬＲ状態がＨＲ方向へシフトしていく量とが同程度の場合、低抵抗化電圧パルスセット連続印加回数Ｎと高抵抗化電圧パルスセット連続印加回数Ｍを同等に設定すればよい。
【０１２９】
そして、図１３Ｂおよび図１３Ｃには、図１に示した抵抗変化素子１００を用いた１Ｔ１Ｒ型メモリセルについて、図１５Ａに示す高抵抗化電圧パルスセット２３の連続Ｍ回印加と低抵抗化電圧パルスセット２４の連続Ｎ回印加とを交互に繰返した場合における、書き換え初期状態と１０万回書き換え後状態とでの書き換え特性の一例が示されている。具体的には、図１５Ｂおよび図１５Ｃは、図１５Ａに示すように、まず、低抵抗状態のメモリセルに高抵抗化プレ電圧パルスＶＬｐｒを印加し、その後、高抵抗（ＨＲ）化電圧パルスＶＨを印加する高抵抗化電圧パルスセット２３を連続Ｍ回印加する。次に、高抵抗化したメモリセルに低抵抗化プレ電圧パルスＶＨｐｒを印加し、その後、低抵抗（ＬＲ）化パルスＶＬを印加する抵抗化電圧パルスセット２４を連続Ｎ回印加する（この時、ゲート端子１０３にはトランジスタをオンさせるのに十分なゲート電圧ＶＧ’が印加されている）。このような書き込み（印加）を行った場合の書き換え特性を示している。
【０１３０】
図１５Ｂに示すように、書き換え開始初期では、高抵抗（ＨＲ）状態と低抵抗（ＬＲ）状態とのセル電流は、それぞれ比較的安定している。その後、図１５Ｃに示すように、書き換えを１０万回繰り返しても、高抵抗（ＨＲ）状態のセル電流は、比較的安定した状態を維持している。また、低抵抗（ＬＲ）状態のセル電流における高抵抗方向へのシフト量は非常に小さく、図２Ｃに示す従来の書き込み方法と比較して、劇的に改善されている。
【０１３１】
このように、図１５Ａに示す書き込み方法によれば、ＨＲ化能力かＬＲ化能力のいずれか弱い方の抵抗変化電圧パルスセットの連続印加回数をより多く設定することにより、ＨＲ化能力とＬＲ化能力のバランスを適正化することができる。その結果、書き換え回数が増加しても適切な動作ウィンドウ確保が可能となり、不揮発性記憶装置の信頼性が大幅に向上可能となる。
【０１３２】
以上、実施の形態２によれば、高抵抗化電圧パルスや低抵抗化電圧パルスとそれぞれ極性が異なる適正プレ電圧パルスを事前に印加することにより、高抵抗化能力および低抵抗化能力が向上でき、その結果、書き換え回数が増加しても適切な動作ウィンドウ確保が可能となり、不揮発性記憶装置の信頼性を向上できる。それにより、エンデュランス（書き換え耐性）特性劣化による動作ウィンドウ減少量を抑制し、抵抗変化動作を安定的に持続可能とする抵抗変化型不揮発性記憶素子の書き込み方法を実現することができる。
【０１３３】
なお、本実施の形態では、プレ電圧パルス印加を伴う書き込みは、高抵抗化動作を行う場合と低抵抗化動作を行う場合との両方に適用したが、実施の形態１と同様にいずれかにのみ適用するとしても良い。
【０１３４】
また、低抵抗化電圧パルスセットの連続印加回数Ｎ、又は、高抵抗化電圧パルスセットの連続印加回数Ｍが２以上の時には、最初の高抵抗化プレ電圧パルスＶＬｐｒ又は最初の低抵抗化プレ電圧パルスＶＨｐｒの印加を省略しても、ほぼ同様の効果を奏することができる。これは、図７Ｂおよび図８Ｂで説明した抵抗変化型不揮発性記憶素子の新たな書き込み方法に相当することになるからある。
【０１３５】
（実施の形態３）
次に、実施の形態３として、書き換えを行うために必要となる部分の回路構成の等価回路について説明する。
【０１３６】
［実施の形態３における抵抗変化型不揮発性記憶素子の書き込み方法］
図１６は、本発明における書き換えを行うために必要となる部分の回路構成の等価回路の一例である。
【０１３７】
図１６に示すように、選択セルＭ１１の抵抗変化素子１００に対して、ビット線ＢＬとＮＭＯＳトランジスタ１０４とが接続されている。ＮＭＯＳトランジスタ１０４のゲートには、選択ワード線ＷＬを介してワード線ドライバ回路ＷＬＤが接続され、ＮＭＯＳトランジスタ１０４のソースには、選択ソース線ＳＬを介して、ソース線ドライバ回路ＳＬＤが接続されている。また、ビット線ＢＬはスイッチ２０３と接続され、書き込み信号に応じて、ビット線ＢＬと、書き込みドライバ回路ＷＤ又は書き込み判定回路２０４と接続する。
【０１３８】
このワード線ドライバ回路ＷＬＤは、選択ワード線ＷＬに対して、所定の電圧を印加できる。また、ソース線ドライバ回路ＳＬＤは、選択ソース線ＳＬに対して、所定の電圧を印加できる。また、書き込みドライバ回路ＷＤは、スイッチ２０３を介して、選択ビット線ＢＬに対して、所定の電圧を印加できる。また、書き込み判定回路２０４は、抵抗変化素子１００に流れる選択セル電流を、選択ビット線ＢＬおよびスイッチ２０３を介して検知し、ＬＲ化書き込み、又は、ＨＲ化書き込みが完了したかどうかを判定する。換言すると、書き込み判定回路２０４は、第１の抵抗状態化ステップにより抵抗変化素子１００を第１の抵抗状態に変化させる第１の抵抗状態化書き込みが完了したか否かを判定する。ここで、第１の抵抗状態化書き込みは、ＬＲ化書き込み、又は、ＨＲ化書き込みに対応し、第１の抵抗状態化ステップは、高抵抗化電圧パルスセット２３または低抵抗化電圧パルスセット２４に対応する。
【０１３９】
次に、図１６に示す等価回路の動作について、説明する。
【０１４０】
図１７は、本発明におけるベリファイ書き込みの動作フローを説明するための図である。具体的には、図１７は、図１６に示す等価回路のＨＲ化およびＬＲ化書き込みベリファイの動作フロー説明図である。
【０１４１】
図１７におけるＨＲ化動作について、先ず説明する。
【０１４２】
先ず、初めに高抵抗化プレ電圧パルスＶＬｐｒを印加するために、選択ワード線ＷＬを活性化（ＶＧ’を印加）し、選択ビット線ＢＬを接地電位に固定し、選択ソース線ＳＬにＶＬｐｒ（＞０Ｖ）を印加する。引き続き、高抵抗化パルス電圧ＶＨを印加するために、選択ワード線ＷＬを活性化（ＶＧ’を印加）し、選択ソース線ＳＬを接地電位に固定し、選択ビット線ＢＬにＶＨを印加する。その後、書き込み信号により選択ビット線ＢＬと接続された書き込み判定回路２０４により、ＨＲセル電流を測定し、ＨＲセル電流が所定のＨＲセル電流レベルよりも少なくなりＨＲ化書き込みが完了したかどうかを判定する（ＨＲ化ベリファイＳ１）。ここで、もし、ＨＲ化ベリファイＳ１の判定がフェイルした場合、再度、高抵抗化電圧パルスセット２３が選択セルＭ１１に印加され、ＨＲ化ベリファイＳ１の判定が行われる。この動作は、以降、ＨＲ化ベリファイＳ１の判定でパスとなるまで繰り返される。
【０１４３】
続いて、図１７におけるＬＲ化動作について、説明する。
【０１４４】
先ず、初めに低抵抗化プレ電圧パルスＶＨｐｒを印加するために、選択ワード線ＷＬを活性化（ＶＧ’を印加）し、選択ソース線ＳＬを接地電位に固定し、選択ビット線ＢＬにＶＨｐｒを印加する。引き続き、低抵抗化パルス電圧ＶＬを印加するために、選択ワード線ＷＬを活性化（ＶＧ’を印加）し、選択ビット線ＢＬを接地電位に固定し、選択ソース線ＳＬにＶＬ（＞０Ｖ）を印加する。その後、書き込み信号により選択ビット線ＢＬと接続された書き込み判定回路２０４により、ＬＲセル電流を測定し、ＬＲセル電流が所定のＬＲセル電流レベル（例えば、選択ビット線電圧が０．４Ｖで４０μＡ）よりも多くなりＬＲ化書き込みが完了したかどうかを判定する（ＬＲ化ベリファイＳ２）。ここで、もし、ＬＲ化ベリファイＳ２の判定がフェイルした場合、再度、低抵抗化電圧パルスセット２４が選択セルＭ１１に印加され、ＬＲ化ベリファイＳ２の判定が行われる。この動作は、以降、ＬＲ化ベリファイＳ２の判定でパスとなるまで繰り返される。
【０１４５】
以上のように、本実施の形態の書き込み方法は、第１の抵抗状態化（例えば高抵抗化）ステップにおいて第１の（例えば高抵抗化）電圧パルスが印加されることによって、抵抗変化素子１００を第１の抵抗状態（例えば高抵抗状態）に変化させる第１の抵抗状態化書き込みが完了したか否かを判定する第１の抵抗状態化判定ステップと、第２の抵抗状態化（例えば低抵抗化）ステップにおいて第２の（例えば低抵抗化）電圧パルスが印加されることによって、抵抗変化素子１００を第２の抵抗状態（例えば低抵抗状態）に変化させる第２の抵抗状態化書き込みが完了したか否かを判定する第２の抵抗状態化判定ステップと、を含む。第１の抵抗状態化判定ステップは、前記第１の抵抗状態化ステップの後に実施され、第２の抵抗状態化判定ステップは、前記第２の抵抗状態化ステップの後に実施される。第１の抵抗状態化ステップと前記第１の抵抗状態化判定ステップとは、抵抗変化素子１００の抵抗状態が所定の第１の抵抗状態に達するまで、繰り返され、第２の抵抗状態化ステップと第２の抵抗状態化判定ステップとは、抵抗変化素子１００の抵抗状態が所定の前記第２の抵抗状態に達するまで、繰り返される。ここで、第１の抵抗状態化書き込みおよび第２の抵抗状態化書き込みは、それぞれＬＲ化書き込みおよびＨＲ化書き込みに一方および他方に対応し、第１の抵抗状態化ステップおよび第２の抵抗状態化ステップは、高抵抗化電圧パルスセット２３および低抵抗化電圧パルスセット２４のいずれか一方およびいずれか他方にそれぞれ対応する。
【０１４６】
以上のように、本実施の形態における書き込み方法によれば、書き換え回数が増加して、動作ウィンドウが減少してきたとしても、ベリファイの判定でパスするまで、強制的に、高抵抗化電圧パルスセット、又は、低抵抗化電圧パルスセットが複数回印加されるようになる。それにより、高抵抗化度、又は、低抵抗化度が適宜向上できるので、バランス調整して適切な動作ウィンドウ確保が可能となり、不揮発性記憶装置の信頼性を向上できる。
【０１４７】
さらに、このようなベリファイ書き込み方法を取ることにより、高抵抗化電圧パルスセット、又は、低抵抗化電圧パルスセットを複数回固定的に連続印加する必要がなくなり、書き込み時間の短縮および消費電流低減も合わせて可能となる。
【０１４８】
なお、このようなベリファイ書き込み方法は、上述したように高抵抗化動作を行う場合と低抵抗化動作を行う場合との両方に適用する場合に限らない。高抵抗化動作を行う場合と低抵抗化動作を行う場合のいずれかにのみ適用するとしても良い。すなわち、この場合の書き込み方法は、第１の抵抗状態化ステップにより抵抗変化素子１００を前記第１の抵抗状態に変化させる第１の抵抗状態化書き込みが完了したか否かを判定する第１の抵抗状態化判定ステップを含み、前記第１の抵抗状態化判定ステップは、前記第１の抵抗状態化ステップの後に実施され、前記第１の抵抗状態化ステップと前記第１の抵抗状態化判定ステップとは、抵抗変化素子１００の抵抗状態が所定の前記第１の抵抗状態に達するまで、繰り返される。ここで、第１の抵抗状態化書き込みは、ＬＲ化書き込み、又は、ＨＲ化書き込みのいずれかに対応し、第１の抵抗状態化ステップは、高抵抗化電圧パルスセット２３または低抵抗化電圧パルスセット２４のいずれかに対応する。
【０１４９】
なお、本実施の形態では、図１６に示すように、等価回路（記憶装置）の構成として、スイッチ素子である１つのＮＭＯＳトランジスタ１０４に１つの抵抗変化素子１００を接続した、いわゆる１Ｔ１Ｒ型メモリセルを例に挙げて説明したが、本発明は、この１Ｔ１Ｒ型メモリセルに限定されるものではない。例えば、スイッチ素子として、双方向ダイオードを用いてもよい。
【０１５０】
（実施の形態４）
実施の形態３では、説明を簡単にするためメモリセルを１つ構成した等価回路を例示した。しかし、実際には複数のメモリセルをアレイ状に配置した不揮発性記憶装置として本発明は実現され得る。本実施の形態では、その具体例について説明する。
【０１５１】
図１８は、具体的なアレイ構造のメモリセルを有する不揮発性記憶装置の一構成を示すブロック図である。
【０１５２】
図１８に示すように、本実施の形態に係る不揮発性記憶装置３２０は、半導体基板（図示されず）上に、メモリ本体部３０１を備えている。このメモリ本体部３０１は、メモリセルアレイ３０２と、行選択回路・ドライバ３０３と、列選択回路３０４と、情報の書き込みを行うための書き込み回路３２５と、選択メモリセルの抵抗値を検出し、データ「１」または「０」と判定するセンスアンプ３２６とを具備している。また、不揮発性記憶装置３２０は、メモリセルにデータを書き込むために必要な複数の電源を生成する書き込み用電源３３０と、外部から入力されるアドレス信号を受け取るアドレス入力回路３０９と、外部から入力されるコントロール信号に基づいて、メモリ本体部３０１の動作を制御する制御回路３１０と、入出力データの入出力処理を行うデータ入出力回路３０７とをさらに備えている。
【０１５３】
メモリセルアレイ３０２は、半導体基板の上に形成され、半導体基板表面に概略平行な第１平面内において第１方向に互いに平行に延びるように形成された複数の第１配線（図１８の例では、ワード線ＷＬ０、ＷＬ１、ＷＬ２、…。以下、説明の便宜上「ワード線ＷＬ０、ＷＬ１、ＷＬ２、…」という。）および第１平面と平行な第２平面内において第２方向に互いに平行に延びるようにかつ第１配線と立体交差するように形成された複数の第２配線（図１８の例では、ビット線ＢＬ０、ＢＬ１、ＢＬ２、…。以下、説明の便宜上「ビット線ＢＬ０、ＢＬ１、ＢＬ２、…」という。）と、これらのワード線ＷＬ０、ＷＬ１、ＷＬ２、…およびビット線ＢＬ０、ＢＬ１、ＢＬ２、…の立体交差点のそれぞれに設けられたメモリセルＭ１１、Ｍ１２、Ｍ１３、Ｍ２１、Ｍ２２、Ｍ２３、Ｍ３１、Ｍ３２、Ｍ３３（以下、「メモリセルＭ１１、Ｍ１２、…」と表す）とを備える。それぞれのメモリセルＭ１１、Ｍ１２、…は図１に示すメモリセルに相当し、抵抗変化素子１００を備える。ワード線ＷＬ０、ＷＬ１、ＷＬ２、…はそれぞれのメモリセルＭ１１、Ｍ１２、…に含まれる選択トランジスタ（ＮＭＯＳトランジスタ１０４、以下、単に「トランジスタ」ともいう）Ｎ１１、Ｎ１２、Ｎ１３、Ｎ２１、Ｎ２２、Ｎ２３、Ｎ３１、Ｎ３２、Ｎ３３、…（以下、「トランジスタＮ１１、Ｎ１２、…」と表す）のゲートに接続され、ビット線ＢＬ０、ＢＬ１、ＢＬ２、…は、それぞれのメモリセルＭ１１、Ｍ１２、…が備える抵抗変化素子Ｒ１１、Ｒ１２、Ｒ１３、Ｒ２１、Ｒ２２、Ｒ２３、Ｒ３１、Ｒ３２、Ｒ３３（以下、「抵抗変化素子Ｒ１１、Ｒ１２、…」と表す）の一端に接続されている。
【０１５４】
抵抗変化素子Ｒ１１、Ｒ１２、…（抵抗変化素子１００）は、メモリセルＭ１１、Ｍ１２、…内で不揮発性記憶素子として動作する。メモリセルＭ１１、Ｍ１２、…は、１つのトランジスタと１つの抵抗変化素子１００から構成されていることから、１Ｔ１Ｒ型メモリセルと呼ぶ。また、メモリセルアレイ３０２は、ワード線ＷＬ０、ＷＬ１、ＷＬ２、…に平行して配列されている複数のソース線ＳＬ０、ＳＬ１、ＳＬ２、…を備えている。ソース線ＳＬ０、ＳＬ１、ＳＬ２、…は、それぞれのメモリセルＭ１１、Ｍ１２、…が備えるトランジスタＮ１１、Ｎ１２、…の他端に接続されている。
【０１５５】
ここで、メモリセルＭ１１、Ｍ１２、…に含まれる不揮発性記憶素子は、前述したように酸素不足型のタンタル酸化物を含む抵抗変化層を有している。より具体的には、図１に示した抵抗変化素子１００の下部電極１０と、上部電極１３と、抵抗変化層１１とを具備している。
【０１５６】
また、図１８のメモリセルアレイ３０２におけるトランジスタＮ１１、Ｎ１２、Ｎ１３、…はｎチャンネルのＭＯＳトランジスタを用いた例で示してある。これらのトランジスタＮ１１、Ｎ１２、Ｎ１３、…のドレインは抵抗変化素子Ｒ１１、Ｒ１２、…を介してビット線ＢＬ０に、トランジスタＮ２１、Ｎ２２、Ｎ２３、…のドレインは抵抗変化型素子を介してビット線ＢＬ１に、トランジスタＮ３１、Ｎ３２、Ｎ３３、…のドレインは抵抗変化型素子を介してビット線ＢＬ２に、それぞれ接続されている。
【０１５７】
また、トランジスタＮ１１、Ｎ２１、Ｎ３１、…のゲートはワード線ＷＬ０に、トランジスタＮ１２、Ｎ２２、Ｎ３２、…のゲートはワード線ＷＬ１に、トランジスタＮ１３、Ｎ２３、Ｎ３３、…のゲートはワード線ＷＬ２に、それぞれ接続されている。
【０１５８】
さらに、トランジスタＮ１１、Ｎ２１、Ｎ３１、…と、トランジスタＮ１２、Ｎ２２、Ｎ３２、…とのソースはソース線ＳＬ０に、トランジスタＮ１３、Ｎ２３、Ｎ３３、…のソースはソース線ＳＬ２に、それぞれ接続されている。なお、前述したドレインとソースの関係は、説明上便宜的に定義しただけで印加方向によって入れ代わることはいうまでもない。
【０１５９】
アドレス入力回路３０９は、制御回路３１０による制御の下で、外部回路（図示せず）からアドレス信号を受け取り、このアドレス信号に基づいて行アドレス信号を行選択回路・ドライバ３０３へ出力するとともに、列アドレス信号を列選択回路３０４へ出力する。ここで、アドレス信号は、複数のメモリセルＭ１１、Ｍ１２、…のうちの選択される特定のメモリセルのアドレスを示す信号である。また、行アドレス信号は、アドレス信号に示されたアドレスのうちの行のアドレスを示す信号であり、列アドレス信号は、アドレス信号に示されたアドレスのうちの列のアドレスを示す信号である。なお、行選択回路・ドライバ３０３および列選択回路３０４は、メモリセルアレイ３０２から、書き込み又は読み出しの対象となる、少なくとも一つのメモリセルを選択する選択回路を構成している。
【０１６０】
制御回路３１０は、情報の書き込みサイクルにおいては、データ入出力回路３０７に入力された入力データに応じて、書き込み用電圧の印加を指示する書き込み信号を書き込み回路３２５へ出力する。他方、情報の読み出しサイクルにおいて、制御回路３１０は、読み出し動作を指示する読み出し信号をセンスアンプ３２６と列選択回路３０４へ出力する。
【０１６１】
行選択回路・ドライバ３０３は、アドレス入力回路３０９から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、複数のワード線ＷＬ０、ＷＬ１、ＷＬ２、…のうちの何れかを選択し、その選択されたワード線に対して、所定の電圧を印加する。
【０１６２】
また、列選択回路３０４は、アドレス入力回路３０９から出力された列アドレス信号を受け取り、この列アドレス信号に応じて、複数のビット線ＢＬ０、ＢＬ１、ＢＬ２、…のうちの何れかを選択し、その選択されたビット線に対して、書き込み用電圧または読み出し用電圧を印加する。
【０１６３】
書き込み用電源３３０は、ＬＲ化用電源と、低抵抗化（ＬＲ化用）プレ電圧パルス電源と、ＨＲ化用電源と、高抵抗化（ＨＲ化用）プレ電源パルス電源とで構成される。
【０１６４】
ＨＲ化用電源と、ＨＲ化用プレ電源パルス電源は、高抵抗化電圧パルスセット２３に含まれる高抵抗化プレ電源パルスと、高抵抗化（ＨＲ）電圧パルスとを発生させる。同様に、ＬＲ化用電源と、ＬＲ化用プレ電圧パルス電源は、低抵抗化電圧パルスセット２４に含まれる低抵抗化プレ電源パルスと、低抵抗化（ＨＲ）電圧パルスとを発生させる。
【０１６５】
書き込み回路３２５は、制御回路３１０から出力された書き込み指令に従って、全てのビット線に所定の電位を与えたり、列選択回路３０４を介して選択されたビット線に対して書き込み用電圧のパルスを印加したりする。
【０１６６】
また、センスアンプ３２６は、前述した読み出しサイクルを選択したメモリセルに対する読み出しをおこなう読み出し回路の一例であり、印加した読み出し電圧が放電する時間差でもって、データ「１」または「０」と判定する。その結果得られた出力データは、データ入出力回路３０７を介して、外部回路へ出力される。
【０１６７】
なお、上記の構成例では、ソース線（プレート線）はワード線と平行に配置されているが、ビット線と平行に配置してもよい。また、ソース線は、接続されるトランジスタに共通の電位を与える構成としているが、行選択回路／ドライバと同様の構成のソース線選択回路／ドライバを有し、選択されたソース線と非選択のソース線を異なる電圧（極性も含む）で駆動する構成としてもよい。
【０１６８】
また、上記では、１Ｔ１Ｒ型メモリセルアレイを用いて説明したが、メモリセルが抵抗変化素子とダイオードで構成されるクロスポイント型メモリセルアレイにおいても、同様の書き込み方法が有効である。
【０１６９】
以上、本発明によれば、エンデュランス（書き換え耐性）特性劣化による動作ウィンドウ減少量を抑制し、抵抗変化動作を安定的に持続可能とする抵抗変化型不揮発性記憶素子の書き込み方法を実現することができる。具体的には、本発明の抵抗変化型不揮発性記憶素子の書き込み方法によれば、高抵抗化電圧パルスや低抵抗化電圧パルスとそれぞれ極性が異なる適正プレ電圧パルスを事前に印加することにより、高抵抗化能力および低抵抗化能力が向上でき、その結果、書き換え回数が増加しても適切な動作ウィンドウ確保が可能となり、不揮発性記憶装置の信頼性を向上できる。さらに、ＨＲ化能力かＬＲ化能力のいずれか弱い方の抵抗変化電圧パルスセットの連続印加回数をより多く設定することにより、書き込み電圧を上げなくてもＨＲ化能力とＬＲ化能力のバランスが適正化され、その結果、書き換え回数が増加しても適切な動作ウィンドウ確保が可能となり、不揮発性記憶装置の信頼性が大幅に向上できる共に、低電圧動作も可能となる。
【０１７０】
なお、上記実施の形態では、高抵抗化電圧パルス及び低抵抗化電圧パルスに対し、高抵抗化適正プレ電圧パルス及び低抵抗化適正プレ電圧パルスをそれぞれ事前に１回印加する場合の例を説明したが、それに限らない。高抵抗化電圧パルス及び低抵抗化電圧パルスに対し、高抵抗化適正プレ電圧パルス及び低抵抗化適正プレ電圧パルスをそれぞれ事前に複数回印加するとしてもよい。また、高抵抗化適正プレ電圧パルス及び低抵抗化適正プレ電圧パルスを印加する時間（パルス幅）も固定されるのではなく適宜変更されるとしてもよい。
【０１７１】
以上、本発明の抵抗変化型不揮発性記憶素子の書き込み方法、その書き込み装置および記憶装置について、実施の形態に基づいて説明したが、本発明は、この実施の形態に限定されるものではない。本発明の主旨を逸脱しない範囲で、当業者が思いつく各種変形を施したり、実施の形態における構成要素を任意に組み合わせたりして実現される抵抗変化型不揮発性記憶素子の書き込み方法も、本発明に含まれる。
【産業上の利用可能性】
【０１７２】
本発明は、抵抗変化型不揮発性記憶素子の書き込み方法として、特に、電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化素子とトランジスタ等のスイッチ素子とで構成されたメモリセルを有する抵抗変化型不揮発性記憶装置において、実用的な電圧範囲で書き込みが行え、かつ、不揮発性記憶装置の書き換え可能回数を向上できる。そのため、本発明は、携帯電話やノートパソコン等の電子機器に使用される、高信頼性メモリを実現する抵抗変化型不揮発性記憶素子の書き込み方法として有用である。
【符号の説明】
【０１７３】
１０ 下部電極
１１ 抵抗変化層
１３ 上部電極
２０ 高抵抗（ＨＲ）化電圧パルス
２１ 低抵抗（ＬＲ）化電圧パルス
２２ 高抵抗（ＨＲ）化電圧パルス
２３ 高抵抗化電圧パルスセット
２４ 低抵抗化電圧パルスセット
１００ 抵抗変化素子
１０１、１０５ 下部電極端子
１０２ 上部電極端子
１０３ ゲート端子
１０４ ＮＭＯＳトランジスタ
１１１ 第１の遷移金属酸化物層
１１２ 第２の遷移金属酸化物層
２００ 第１の界面高抵抗層膜
２０１ 第２の界面高抵抗層膜
２０２ 導電パス
２０３ スイッチ
２０４ 書き込み判定回路
３０１ メモリ本体部
３０２ メモリセルアレイ
３０３ 行選択回路・ドライバ
３０４ 列選択回路
３０７ データ入出力回路
３０９ アドレス入力回路
３１０ 制御回路
３２０ 不揮発性記憶装置
３２５ 書き込み回路
３２６ センスアンプ
３３０ 書き込み用電源
７０１ 抵抗変化型素子
７０２ 選択トランジスタ
７０３ ソース線端子
７０４ ワード線端子
７０５ ビット線端子
７０６ ソース線
７０７ ワード線
７０８ ビット線
７０９ メモリセル
【特許請求の範囲】
【請求項１】
抵抗変化型不揮発性記憶素子を含むメモリセルに対して電圧パルスを印加することにより、前記抵抗変化型不揮発性記憶素子を、印加される電圧パルスの極性によって第１の抵抗状態と第２の抵抗状態とを可逆的に変化させる書き込み方法であって、
前記抵抗変化型不揮発性記憶素子は、第１電極と、第２電極と、前記第１電極および前記第２電極に挟まれた抵抗変化層とを有し、
前記抵抗変化層は、前記第１電極に接する酸素不足型の第１の遷移金属酸化物層と、前記第２電極に接し、前記第１の遷移金属酸化物層よりも小さい酸素不足度をもつ第２の遷移金属酸化物層とを含み、
前記抵抗変化型不揮発性記憶素子は、
前記第１電極および前記第２電極の一方を基準として前記第１電極および前記第２電極の他方に対して正の電位を持つ第１の閾値電圧以上の電圧パルスである第１の電圧パルスが印加されると前記第１の抵抗状態に遷移し、前記第１電極および前記第２電極の前記他方を基準として前記第１電極および前記第２電極の前記一方に対して正の電位をもつ第２の閾値電圧以上の電圧パルスである第２の電圧パルスが印加されると第２の抵抗状態に遷移する特性を有し、
前記書き込み方法は、
前記抵抗変化型不揮発性記憶素子を前記第２の抵抗状態から前記第１の抵抗状態に変化せしめる時に、前記抵抗変化型不揮発性記憶素子に対して、電圧の絶対値が前記第２の閾値電圧近傍であり、かつ、前記第１の電圧パルスと極性が異なる第１の抵抗化プレ電圧パルスを印加する第１ステップと、当該第１ステップの後、前記第１の電圧パルスを印加する第２ステップとを含む第１の抵抗状態化ステップを含む
抵抗変化型不揮発性記憶素子の書き込み方法。
【請求項２】
前記書き込み方法では、
前記第１ステップと前記第２ステップとを繰り返すことにより、前記抵抗変化型不揮発性記憶素子を前記第２の抵抗状態から前記第１の抵抗状態に変化せしめる
請求項１に記載の抵抗変化型不揮発性記憶素子の書き込み方法。
【請求項３】
前記第１の抵抗状態は高抵抗状態であり、前記第２の抵抗状態は前記高抵抗状態の抵抗より抵抗が低い低抵抗状態である
請求項１または２に記載の抵抗変化型不揮発性記憶素子の書き込み方法。
【請求項４】
前記第１の抵抗状態は低抵抗状態であり、前記第２の抵抗状態は前記低抵抗状態の抵抗より抵抗が高い高抵抗状態である
請求項１または２に記載の抵抗変化型不揮発性記憶素子の書き込み方法。
【請求項５】
前記書き込み方法は、さらに、前記第１の抵抗状態化ステップにより前記抵抗変化型不揮発性記憶素子を前記第１の抵抗状態に変化させる第１の抵抗状態化書き込みが完了したか否かを判定する第１の抵抗状態化判定ステップを含み、
前記第１の抵抗状態化判定ステップは、前記第１の抵抗状態化ステップの後に実施され、
前記第１の抵抗状態化ステップと前記第１の抵抗状態化判定ステップとは、前記抵抗変化型不揮発性記憶素子の抵抗状態が所定の前記第１の抵抗状態に達するまで、繰り返される
請求項１〜４のいずれか１項に記載の抵抗変化型不揮発性記憶素子の書き込み方法。
【請求項６】
前記書き込み方法は、さらに、
前記抵抗変化型不揮発性記憶素子を前記第１の抵抗状態から前記第２の抵抗状態に変化せしめる時に、前記抵抗変化型不揮発性記憶素子に対して、電圧の絶対値が前記第１の閾値電圧近傍であり、かつ、前記第２の電圧パルスと極性が異なる第２の抵抗化プレ電圧パルスを印加する第３ステップと、当該第３ステップの後、前記第２の電圧パルスを印加する第４ステップとを含む第２の抵抗状態化ステップを含む
請求項１または５に記載の抵抗変化型不揮発性記憶素子の書き込み方法。
【請求項７】
前記書き込み方法では、
前記第３ステップと前記第４ステップとを繰り返すことにより、前記抵抗変化型不揮発性記憶素子を前記第１の抵抗状態から前記第２の抵抗状態に変化せしめる
請求項６に記載の抵抗変化型不揮発性記憶素子の書き込み方法。
【請求項８】
前記書き込み方法は、さらに、
前記第１の抵抗状態化ステップにおいて前記第１の電圧パルスが印加されることによって前記抵抗変化型不揮発性記憶素子を前記第１の抵抗状態に変化させる第１の抵抗状態化書き込みが完了したか否かを判定する第１の抵抗状態化判定ステップと、
前記第２の抵抗状態化ステップにおいて前記第２の電圧パルスが印加されることによって前記抵抗変化型不揮発性記憶素子を前記第２の抵抗状態に変化させる第２の抵抗状態化書き込みが完了したか否かを判定する第２の抵抗状態化判定ステップと、を含み、
前記第１の抵抗状態化判定ステップは、前記第１の抵抗状態化ステップの後に実施され、
前記第２の抵抗状態化判定ステップは、前記第２の抵抗状態化ステップの後に実施され、
前記第１の抵抗状態化ステップと前記第１の抵抗状態化判定ステップとは、前記抵抗変化型不揮発性記憶素子の抵抗状態が所定の前記第１の抵抗状態に達するまで、繰り返され、
前記第２の抵抗状態化ステップと前記第２の抵抗状態化判定ステップとは、前記抵抗変化型不揮発性記憶素子の抵抗状態が所定の前記第２の抵抗状態に達するまで、繰り返される
請求項６または７に記載の抵抗変化型不揮発性記憶素子の書き込み方法。
【請求項９】
前記第１の遷移金属酸化物層及び前記第２の遷移金属酸化物層を構成する遷移金属は、タンタル、ハフニウム、及びジルコニウムのうちのいずれかで構成される
請求項１〜８のいずれか１項に記載の抵抗変化型不揮発性記憶素子の書き込み方法。
【請求項１０】
前記第１の遷移金属酸化物層を構成する第１の遷移金属と前記第２の遷移金属酸化物層を構成する第２の遷移金属は互いに異なり、
前記第２の遷移金属の標準電極電位は、前記第２の遷移金属の標準電極電位より低い
請求項１〜８のいずれか１項に記載の抵抗変化型不揮発性記憶素子の書き込み方法。
【請求項１１】
前記第１の遷移金属酸化物層は、ＴａＯｘ（０．８≦ｘ≦１．９）で表される組成を有する層であり、
前記第２の遷移金属酸化物層は、ＴａＯｙ（ただし、ｘ＜ｙ）で表される組成を有する層である
請求項１〜８のいずれか１項に記載の抵抗変化型不揮発性記憶素子の書き込み方法。
【請求項１２】
抵抗変化型不揮発性記憶素子を含むメモリセルと、
前記メモリセルに対して電圧パルスを印加することにより、前記抵抗変化型不揮発性記憶素子を、印加される電圧パルスの極性によって第１の抵抗状態と第２の抵抗状態とを可逆的に変化させる書き込みを行う書き込み制御部とを備え、
前記抵抗変化型不揮発性記憶素子は、第１電極と、第２電極と、前記第１電極および前記第２電極に挟まれた抵抗変化層とを有し、
前記抵抗変化層は、前記第１電極と接する酸素不足型の第１の遷移金属酸化物層と、前記第２電極に接し、前記第１の遷移金属酸化物層よりも小さい酸素不足度をもつ第２の遷移金属酸化物層とを含み、
前記抵抗変化型不揮発性記憶素子は、
前記第１電極および前記第２電極のいずれか一方を基準として前記第１電極および前記第２電極の他方に対して正の電位を持つ第１の閾値電圧以上の電圧パルスである第１の電圧パルスが印加されると前記第１の抵抗状態に遷移し、前記第１電極および前記第２電極の前記他方を基準として前記第１電極および前記第２電極の前記一方に対して正の電位をもつ第２の閾値電圧以上の電圧パルスである第２の電圧パルスが印加されると第２の抵抗状態に遷移する特性を有し、
前記書き込み制御部は、
前記抵抗変化型不揮発性記憶素子を前記第２の抵抗状態から前記第１の抵抗状態に変化せしめる時に、前記抵抗変化型不揮発性記憶素子に対して、電圧の絶対値が前記第２の閾値電圧近傍であり、かつ、前記第１の電圧パルスと極性が異なる第１の抵抗化プレ電圧パルスを印加する第１ステップと、その後、前記第１の電圧パルスを印加する第２ステップとを含む第１の抵抗状態化ステップの処理を実行する
抵抗変化型不揮発性記憶装置。
【請求項１３】
前記メモリセルでは、抵抗変化型不揮発性記憶素子とスイッチ素子とが直列に接続されている
請求項１２に記載の抵抗変化型不揮発性記憶装置。
【請求項１】
抵抗変化型不揮発性記憶素子を含むメモリセルに対して電圧パルスを印加することにより、前記抵抗変化型不揮発性記憶素子を、印加される電圧パルスの極性によって第１の抵抗状態と第２の抵抗状態とを可逆的に変化させる書き込み方法であって、
前記抵抗変化型不揮発性記憶素子は、第１電極と、第２電極と、前記第１電極および前記第２電極に挟まれた抵抗変化層とを有し、
前記抵抗変化層は、前記第１電極に接する酸素不足型の第１の遷移金属酸化物層と、前記第２電極に接し、前記第１の遷移金属酸化物層よりも小さい酸素不足度をもつ第２の遷移金属酸化物層とを含み、
前記抵抗変化型不揮発性記憶素子は、
前記第１電極および前記第２電極の一方を基準として前記第１電極および前記第２電極の他方に対して正の電位を持つ第１の閾値電圧以上の電圧パルスである第１の電圧パルスが印加されると前記第１の抵抗状態に遷移し、前記第１電極および前記第２電極の前記他方を基準として前記第１電極および前記第２電極の前記一方に対して正の電位をもつ第２の閾値電圧以上の電圧パルスである第２の電圧パルスが印加されると第２の抵抗状態に遷移する特性を有し、
前記書き込み方法は、
前記抵抗変化型不揮発性記憶素子を前記第２の抵抗状態から前記第１の抵抗状態に変化せしめる時に、前記抵抗変化型不揮発性記憶素子に対して、電圧の絶対値が前記第２の閾値電圧近傍であり、かつ、前記第１の電圧パルスと極性が異なる第１の抵抗化プレ電圧パルスを印加する第１ステップと、当該第１ステップの後、前記第１の電圧パルスを印加する第２ステップとを含む第１の抵抗状態化ステップを含む
抵抗変化型不揮発性記憶素子の書き込み方法。
【請求項２】
前記書き込み方法では、
前記第１ステップと前記第２ステップとを繰り返すことにより、前記抵抗変化型不揮発性記憶素子を前記第２の抵抗状態から前記第１の抵抗状態に変化せしめる
請求項１に記載の抵抗変化型不揮発性記憶素子の書き込み方法。
【請求項３】
前記第１の抵抗状態は高抵抗状態であり、前記第２の抵抗状態は前記高抵抗状態の抵抗より抵抗が低い低抵抗状態である
請求項１または２に記載の抵抗変化型不揮発性記憶素子の書き込み方法。
【請求項４】
前記第１の抵抗状態は低抵抗状態であり、前記第２の抵抗状態は前記低抵抗状態の抵抗より抵抗が高い高抵抗状態である
請求項１または２に記載の抵抗変化型不揮発性記憶素子の書き込み方法。
【請求項５】
前記書き込み方法は、さらに、前記第１の抵抗状態化ステップにより前記抵抗変化型不揮発性記憶素子を前記第１の抵抗状態に変化させる第１の抵抗状態化書き込みが完了したか否かを判定する第１の抵抗状態化判定ステップを含み、
前記第１の抵抗状態化判定ステップは、前記第１の抵抗状態化ステップの後に実施され、
前記第１の抵抗状態化ステップと前記第１の抵抗状態化判定ステップとは、前記抵抗変化型不揮発性記憶素子の抵抗状態が所定の前記第１の抵抗状態に達するまで、繰り返される
請求項１〜４のいずれか１項に記載の抵抗変化型不揮発性記憶素子の書き込み方法。
【請求項６】
前記書き込み方法は、さらに、
前記抵抗変化型不揮発性記憶素子を前記第１の抵抗状態から前記第２の抵抗状態に変化せしめる時に、前記抵抗変化型不揮発性記憶素子に対して、電圧の絶対値が前記第１の閾値電圧近傍であり、かつ、前記第２の電圧パルスと極性が異なる第２の抵抗化プレ電圧パルスを印加する第３ステップと、当該第３ステップの後、前記第２の電圧パルスを印加する第４ステップとを含む第２の抵抗状態化ステップを含む
請求項１または５に記載の抵抗変化型不揮発性記憶素子の書き込み方法。
【請求項７】
前記書き込み方法では、
前記第３ステップと前記第４ステップとを繰り返すことにより、前記抵抗変化型不揮発性記憶素子を前記第１の抵抗状態から前記第２の抵抗状態に変化せしめる
請求項６に記載の抵抗変化型不揮発性記憶素子の書き込み方法。
【請求項８】
前記書き込み方法は、さらに、
前記第１の抵抗状態化ステップにおいて前記第１の電圧パルスが印加されることによって前記抵抗変化型不揮発性記憶素子を前記第１の抵抗状態に変化させる第１の抵抗状態化書き込みが完了したか否かを判定する第１の抵抗状態化判定ステップと、
前記第２の抵抗状態化ステップにおいて前記第２の電圧パルスが印加されることによって前記抵抗変化型不揮発性記憶素子を前記第２の抵抗状態に変化させる第２の抵抗状態化書き込みが完了したか否かを判定する第２の抵抗状態化判定ステップと、を含み、
前記第１の抵抗状態化判定ステップは、前記第１の抵抗状態化ステップの後に実施され、
前記第２の抵抗状態化判定ステップは、前記第２の抵抗状態化ステップの後に実施され、
前記第１の抵抗状態化ステップと前記第１の抵抗状態化判定ステップとは、前記抵抗変化型不揮発性記憶素子の抵抗状態が所定の前記第１の抵抗状態に達するまで、繰り返され、
前記第２の抵抗状態化ステップと前記第２の抵抗状態化判定ステップとは、前記抵抗変化型不揮発性記憶素子の抵抗状態が所定の前記第２の抵抗状態に達するまで、繰り返される
請求項６または７に記載の抵抗変化型不揮発性記憶素子の書き込み方法。
【請求項９】
前記第１の遷移金属酸化物層及び前記第２の遷移金属酸化物層を構成する遷移金属は、タンタル、ハフニウム、及びジルコニウムのうちのいずれかで構成される
請求項１〜８のいずれか１項に記載の抵抗変化型不揮発性記憶素子の書き込み方法。
【請求項１０】
前記第１の遷移金属酸化物層を構成する第１の遷移金属と前記第２の遷移金属酸化物層を構成する第２の遷移金属は互いに異なり、
前記第２の遷移金属の標準電極電位は、前記第２の遷移金属の標準電極電位より低い
請求項１〜８のいずれか１項に記載の抵抗変化型不揮発性記憶素子の書き込み方法。
【請求項１１】
前記第１の遷移金属酸化物層は、ＴａＯｘ（０．８≦ｘ≦１．９）で表される組成を有する層であり、
前記第２の遷移金属酸化物層は、ＴａＯｙ（ただし、ｘ＜ｙ）で表される組成を有する層である
請求項１〜８のいずれか１項に記載の抵抗変化型不揮発性記憶素子の書き込み方法。
【請求項１２】
抵抗変化型不揮発性記憶素子を含むメモリセルと、
前記メモリセルに対して電圧パルスを印加することにより、前記抵抗変化型不揮発性記憶素子を、印加される電圧パルスの極性によって第１の抵抗状態と第２の抵抗状態とを可逆的に変化させる書き込みを行う書き込み制御部とを備え、
前記抵抗変化型不揮発性記憶素子は、第１電極と、第２電極と、前記第１電極および前記第２電極に挟まれた抵抗変化層とを有し、
前記抵抗変化層は、前記第１電極と接する酸素不足型の第１の遷移金属酸化物層と、前記第２電極に接し、前記第１の遷移金属酸化物層よりも小さい酸素不足度をもつ第２の遷移金属酸化物層とを含み、
前記抵抗変化型不揮発性記憶素子は、
前記第１電極および前記第２電極のいずれか一方を基準として前記第１電極および前記第２電極の他方に対して正の電位を持つ第１の閾値電圧以上の電圧パルスである第１の電圧パルスが印加されると前記第１の抵抗状態に遷移し、前記第１電極および前記第２電極の前記他方を基準として前記第１電極および前記第２電極の前記一方に対して正の電位をもつ第２の閾値電圧以上の電圧パルスである第２の電圧パルスが印加されると第２の抵抗状態に遷移する特性を有し、
前記書き込み制御部は、
前記抵抗変化型不揮発性記憶素子を前記第２の抵抗状態から前記第１の抵抗状態に変化せしめる時に、前記抵抗変化型不揮発性記憶素子に対して、電圧の絶対値が前記第２の閾値電圧近傍であり、かつ、前記第１の電圧パルスと極性が異なる第１の抵抗化プレ電圧パルスを印加する第１ステップと、その後、前記第１の電圧パルスを印加する第２ステップとを含む第１の抵抗状態化ステップの処理を実行する
抵抗変化型不揮発性記憶装置。
【請求項１３】
前記メモリセルでは、抵抗変化型不揮発性記憶素子とスイッチ素子とが直列に接続されている
請求項１２に記載の抵抗変化型不揮発性記憶装置。
【図１】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図３】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図５Ａ】
【図５Ｂ】
【図６Ａ】
【図６Ｂ】
【図７Ａ】
【図７Ｂ】
【図８Ａ】
【図８Ｂ】
【図９】
【図１０】
【図１１】
【図１２】
【図１３Ａ】
【図１３Ｂ】
【図１３Ｃ】
【図１４】
【図１５Ａ】
【図１５Ｂ】
【図１５Ｃ】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図３】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図５Ａ】
【図５Ｂ】
【図６Ａ】
【図６Ｂ】
【図７Ａ】
【図７Ｂ】
【図８Ａ】
【図８Ｂ】
【図９】
【図１０】
【図１１】
【図１２】
【図１３Ａ】
【図１３Ｂ】
【図１３Ｃ】
【図１４】
【図１５Ａ】
【図１５Ｂ】
【図１５Ｃ】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【公開番号】特開２０１３−５８７７９（Ｐ２０１３−５８７７９Ａ）
【公開日】平成２５年３月２８日（２０１３．３．２８）
【国際特許分類】
【出願番号】特願２０１２−２４５１６２（Ｐ２０１２−２４５１６２）
【出願日】平成２４年１１月７日（２０１２．１１．７）
【分割の表示】特願２０１２−５３８５１９（Ｐ２０１２−５３８５１９）の分割
【原出願日】平成２４年３月２２日（２０１２．３．２２）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２５年３月２８日（２０１３．３．２８）
【国際特許分類】
【出願日】平成２４年１１月７日（２０１２．１１．７）
【分割の表示】特願２０１２−５３８５１９（Ｐ２０１２−５３８５１９）の分割
【原出願日】平成２４年３月２２日（２０１２．３．２２）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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