改善されたアイソレーションを備えるハイブリッド基板及びハイブリッド基板の簡素化した製造方法
【課題】実施が容易なハイブリッド基板の製造方法の提供。
【解決手段】アイソレーション領域５と、第１アクティヴ領域１と、第２アクティヴ領域３とを画定するエッチング・マスクを形成するステップと、少なくともアイソレーション領域５と第１半導体材料２の第１アクティヴ領域１とを画定するために、第１半導体材料２から作られた層及び第２半導体材料４から作られた層と、第２アイソレーション材料から作られた層６とをパターニングし、第１アクティヴ領域１の主面を解放することによって基板内に空間を形成し、第１アクティヴ領域１の上方でエッチング・マスクを除去するステップと、空間及びエッチング・マスクに第１アイソレーション材料を充填するステップと、第１アイソレーション材料を平坦化するステップと、第１アクティヴ領域の主面が解放されるまで、第１アイソレーション材料をエッチングするステップと、を連続的に備える。
【解決手段】アイソレーション領域５と、第１アクティヴ領域１と、第２アクティヴ領域３とを画定するエッチング・マスクを形成するステップと、少なくともアイソレーション領域５と第１半導体材料２の第１アクティヴ領域１とを画定するために、第１半導体材料２から作られた層及び第２半導体材料４から作られた層と、第２アイソレーション材料から作られた層６とをパターニングし、第１アクティヴ領域１の主面を解放することによって基板内に空間を形成し、第１アクティヴ領域１の上方でエッチング・マスクを除去するステップと、空間及びエッチング・マスクに第１アイソレーション材料を充填するステップと、第１アイソレーション材料を平坦化するステップと、第１アクティヴ領域の主面が解放されるまで、第１アイソレーション材料をエッチングするステップと、を連続的に備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、少なくとも第１半導体材料から作られた第１アクティヴ領域と第２半導体材料から作られた第２アクティヴ領域とを備えたハイブリッド基板をソース基板から製造する方法に関し、第１アクティヴ領域と第２アクティヴ領域とは、横方向に離れており、且つ、第１アイソレーション材料から作られたアイソレーション領域によって分離され、ソース基板は、第１半導体材料から作られた少なくとも１つの層と、第２アイソレーション材料から作られたアイソレーション層によって分離された、第２半導体材料から作られた１つの層と、を連続的に備え、第１半導体材料から作られた層は、アイソレーション層と支持層との間に配置される。
【０００２】
本発明は、また、
第１半導体材料から作られた第１アクティヴ領域と、
第２半導体材料から作られた第２アクティヴ領域と、を備え、
第１アクティヴ領域及び第２アクティヴ領域は、第１アイソレーション材料から作られたアイソレーション領域の両側に横方向に配置され、
第１半導体材料及び第２半導体材料は、支持層の主面に垂直方向に、第２アイソレーション材料から作られたアイソレーション層によって分離された、
ハイブリッド基板に関する。
【背景技術】
【０００３】
シリコン・オン・インシュレータ型の基板上に形成された電界効果トランジスタの使用は、多くの利点、とりわけ、集積回路デザインの簡素化及びデバイスの性能の改善を提供する。さらに、増え続ける制約を満たすために、使用される基板は、厚さがますます薄いシリコン及び埋め込み酸化物を提供する。
【０００４】
しかしながら、薄膜上に集積されたトランジスタを使用することは、また、多くの欠点も提供する。電界効果デバイスは、例えば、典型的には入力／出力モジュールに見られる大電流の使用に適さない。また、薄い半導体・オン・インシュレータ基板上にバイポーラ・トランジスタを集積することは困難であり、このことは、デバイスを集積回路で使用可能にする範囲を制限する。
【０００５】
集積回路デザインで許容されるべき自由度を増やすために、ハイブリッド基板が使用される。図１に示されるように、これらのハイブリッド基板は、典型的には半導体・オン・インシュレータ領域である第１半導体材料２から作られた第１アクティヴ領域１と、バルク基板型である第２半導体材料４から作られた第２アクティヴ領域３とを備える。第１アクティヴ領域１と第２アクティヴ領域３とは、アイソレーション領域５によって横方向に分離される。
【０００６】
図２に示されるように、これらのハイブリッド基板は、２つの型のアクティヴ領域１及び３を提供するように変形される半導体・オン・インシュレータ型のソース基板から製造される。ソース基板は、第１半導体材料と第２半導体材料との間に配置されたアイソレーション層６を備える。そして、これらの２つの型のアクティヴ領域は、様々なデバイスを形成するのに使用される。そのようなハイブリッド基板を製造する一般的な方法は、アイソレーション領域が形成された後に、第２半導体材料４及びアイソレーション層６を第１半導体材料２に至るまでエッチングすることである。従って、シリコン基板が、むき出しになり、第１アクティヴ領域１を形成する。アイソレーション領域５が、シリコン基板２に入り込み、且つ、第２アクティヴ領域３のシリコン・オン・インシュレータ層よりも高い。それ故、第１アクティヴ領域１が、異なるアイソレーション領域５間に組み込まれる。
【０００７】
選択されたアクティヴ領域のみを解放するには、ハイブリッド基板の製造方法は、実施が複雑である。これは、存在する様々なアクティヴ領域に対して、フォトリソグラフィー・エッチング・ステップのアライメントを必要とする。第２アクティヴ領域３の保護ステップのミスアレイメントは、第１アクティヴ領域１及び／又は第２アクティヴ領域３で得られる寄生パターン（ｐａｒａｓｉｔｅ ｐａｔｔｅｒｎ）を発生させ、且つ、第１アクティヴ領域１及び／又は第２アクティヴ領域３の境界をなすアイソレーションパターン５の中の１つの少なくとも部分的除去を発生させる。従って、この製造方法は、構造の集積可能性を工業的観点から大きく制限することがわかる。
【０００８】
得られる基板は、一般的な基板と比較すればあまり実用的なものではなく、また、得られる回路は、一般的な基板上に作られる回路ほど良好な寿命及び効率を有していないので、最適ではない。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明の目的は、使用される装置に関する危険性に対処するために頑健であるように、実施が容易であり、且つ、有限のフォトリソグラフィー・レベルを使用するハイブリッド基板の製造方法を提供することである。
【００１０】
本発明の追加の目的は、高い歩留まりで集積回路を製造することにとりわけ興味深い基板を提供することである。
【課題を解決するための手段】
【００１１】
本発明の方法は、ソース基板に対して、
−アイソレーション領域と、第１アクティヴ領域と、第２アクティヴ領域とを画定するように設計されたエッチング・マスクを形成するステップと、
−少なくともアイソレーション領域と第１半導体材料内の第１アクティヴ領域とを画定するために、第１半導体材料から作られた層及び第２半導体材料から作られた層と、第２アイソレーション材料から作られた層とをパターニングし、第１アクティヴ領域の主面を解放することによってソース基板内に空間を形成し、第１アクティヴ領域の上方でエッチング・マスクを除去するステップと、
空間及びエッチング・マスクに第１アイソレーション材料を充填するステップと、
第１アイソレーション材料を平坦化するステップと、
第１アクティヴ領域の主面が解放されるまで、第１アイソレーション材料をエッチングするステップと、
を連続的に備えることを特徴とする。
【００１２】
本発明の基板は、アイソレーション領域が、第１アクティヴ領域の少なくとも片側端との境界をなす第１部分を備え、第１部分及び第１アクティヴ領域が、同一の平面を形成する解放主面を有し、アイソレーション領域及び第１アクティヴ領域が、アイソレーション領域と第１アクティヴ領域との間の界面に沿って相補的な形状を有することを特徴とする。
【００１３】
その他の利点及び特徴が、非限定的な例示目的でのみ提供され、且つ、添付の図面に示される以下の本発明の特定の実施形態の説明からより明らかになるであろう。
【図面の簡単な説明】
【００１４】
【図１】従来技術のハイブリッド基板の概略断面図。
【図２】従来技術のソース基板の概略断面図。
【図３】本発明のハイブリッド基板の製造方法のステップを示す概略断面図。
【図４】本発明のハイブリッド基板の製造方法のステップを示す概略断面図。
【図５】本発明のハイブリッド基板の製造方法のステップを示す概略断面図。
【図６】本発明の方法の第１実施形態の変形例を示す概略断面図。
【図７】本発明の方法の第１実施形態の変形例を示す概略断面図。
【図８】本発明の方法の第１実施形態の変形例を示す概略断面図。
【図９】本発明の方法の第１実施形態の変形例を示す概略断面図。
【図１０】本発明の方法の第１実施形態の変形例を示す概略断面図。
【図１１】本発明の方法の第２実施形態の変形例を示す概略断面図。
【図１２】本発明の方法の第２実施形態の変形例を示す概略断面図。
【図１３】本発明の方法の第２実施形態の変形例を示す概略断面図。
【図１４】本発明の方法の第２実施形態の変形例を示す概略断面図。
【図１５】本発明の方法の第２実施形態の変形例を示す概略断面図。
【図１６】本発明の方法の第２実施形態の変形例を示す概略断面図。
【図１７】本発明の方法の第２実施形態の変形例を示す概略断面図。
【図１８】本発明の方法の第２実施形態の変形例を示す概略断面図。
【図１９】本発明のハイブリッド基板の製造方法のステップを示す概略断面図。
【図２０】本発明のハイブリッド基板の製造方法のステップを示す概略断面図。
【発明を実施するための形態】
【００１５】
図２に示されるように、初期の基板は、第１半導体材料２から作られた少なくとも１つの層と、第２半導体材料４から作られた層と、アイソレーション層６とを備えたソース基板である。ソース基板は、また、支持層７を備える。
【００１６】
第１半導体材料２から作られた層は、支持層７の表面又は支持層７の表面領域、即ち、支持層７内に形成されてもよい（図２）。第１半導体材料２から作られた層は、また、半導体・オン・インシュレータ型、例えば、部分空乏型であってもよい。そして、層２は、埋め込み誘電体と呼ばれる誘電体材料（図示しない）によって支持層７から分離される。それにより、第１半導体材料２は、支持層７と同じ材料又は支持層７とは異なる材料であってもよい。また、支持層７及び第１半導体材料２は、同じ結晶方位又は異なる結晶方位を提供することも考えられる。
【００１７】
第２半導体材料４から作られた層は、少なくとも１つのアイソレーション層６によって、第１半導体材料２から作られた層から分離される。従って、第２半導体材料４は、半導体・オン・インシュレータ型である。第１半導体材料２が支持層７の表面上にじかに作られる場合、第２半導体材料４は、少なくともアイソレーション層６によって、支持層７から分離される。第１半導体材料２及び第２半導体材料４は、同じ材料又は異なる材料であってもよく、また、同じ方位又は異なる方位を提供してもよい。
【００１８】
従って、断面図でどのようなスタック（ｓｔａｃｋ）が使用されようとも、ソース基板は、少なくとも、支持層７と、第１半導体材料２から作られた層と、アイソレーション層６と、第２半導体材料４から作られた層とを連続的に備える。ソース基板は、また、半導体材料から作られた追加の層と、追加のアイソレーション層とを備えてもよい。しかしながら、どのような実施形態であっても、第１半導体材料２から作られた層は、支持層７とアイソレーション層６との間に配置される。同様に、アイソレーション層６は、第１半導体材料２と第２半導体材料４との間に配置される。従って、ソース基板は、半導体・オン・インシュレータ型であってもよい。
【００１９】
ハイブリッド基板は、集積回路を製造するのに使用されるので、第１半導体材料２から作られた第１アクティヴ領域１の主面と第２半導体材料４から作られた第２アクティヴ領域３の主面との高さの差をできる限り制限することが好適である。アクティヴ領域の主面は、一般的にはトランジスタ又は電子デバイスが形成される表面である。この高さの差が大きくなるほど、使用される装置の被写界深度限界（ｆｉｅｌｄ ｄｅｐｔｈ ｌｉｍｉｔａｔｉｏｎ）のために、高品質なフォトリソグラフィー・ステップを実行することが困難になる。
【００２０】
図３に示されるように、エッチング・マスク８が、ソース基板上、即ち、支持層７から最も遠い層上、ここでは、第２半導体材料４上に形成される。例えば、エッチング・マスクは、第１保護材料９から作られたハード・マスク内に形成される。別の実施形態では、エッチング・マスク８は、を被覆する少なくとも第１保護材料９を備える。実施形態応じて、第１保護材料９及び追加の保護材料１０は、異なるパターンを提供してもよい。
【００２１】
ハード・マスクは、エッチング・マスク８を形成するようにパターニングされる。エッチング・マスク８は、少なくとも、基板の第１アクティヴ領域１と、基板の第２アクティヴ領域３と、基板のアイソレーション領域５とを画定する。エッチング・マスクは、複数の第１アクティヴ領域１、第２アクティヴ領域３及びアイソレーション領域５を画定してもよい（複数の第１アクティヴ領域１、第２アクティヴ領域３及びアイソレーション領域５の範囲又は境界を規定してもよい）。第１アクティヴ領域１、第２アクティヴ領域３及びアイソレーション領域５はエッチング・マスク内に形成されるので、それらの領域は、強制的に互いに横方向に離される。アイソレーション領域５は、第１アクティヴ領域１と第２アクティヴ領域３とを分離する。換言すると、集積回路では、第１アクティヴ領域１及び第２アクティヴ領域３は、図４の平面図に示されるように、アイソレーション領域５によって囲まれる。エッチング・マスク８では、アイソレーション領域５の画定は、空間領域によって規定されるのに対して、第１アクティヴ領域１及び第２アクティヴ領域３の画定は、ソリッド領域によって達成される。しかしながら、反対の極性を有するエッチング・マスクを形成し、方法に含まれるステップが実行されるときに極性を変更することも考えられる。
【００２２】
従って、エッチング・マスク８は、第１アクティヴ領域１を画定する別個のパターンと、第２アクティヴ領域３を画定する別個のパターンと、アイソレーション領域５を画定する別個のパターンとを備える。これらの３つの種類のパターンは、エッチング・マスク８の表面全体を表す（図４）。
【００２３】
図５に示されるように、エッチング・マスク８が形成された後は、第１半導体材料２から作られた層、第２半導体材料４から作られた層及びアイソレーション層６は、第１半導体材料２内にアイソレーション領域５を画定するように、且つ、第１半導体材料２から作られた第１アクティヴ領域１の主面を解放するように、パターニングされる。第１アクティヴ領域１の主面は解放されなければならないので、アイソレーション層６、第２半導体材料４及びエッチング・マスク８は、所望の領域において第１半導体材料２の上方で除去されなければならない。これと同時に、第１半導体材料２のパターニングは、第１アクティヴ領域１及びアイソレーション領域５を画定する。第１アクティヴ領域の主面は、アイソレーション層との界面を形成した支持基板の表面に対応する。このようにして、第１アクティヴ領域の主面は、アイソレーション層６の位置よりも下になる。
【００２４】
このパターニングが実行されると、第１アクティヴ領域１、アイソレーション領域５及び第２アクティヴ領域３が画定される。エッチング・マスク８のパターニングは、また、第１アクティヴ領域１を画定するエッチング・マスク８の部分を除去するために実行される。しかしながら、エッチング・マスク８のこのパターニングは、使用される実施形態に応じて、異なる時点で実行されてもよい。
【００２５】
一般的な方法では、第１半導体材料２に到達するために、第２半導体材料４から作られた層及びアイソレーション層６がパターニングされる。このパターニングは、プラズマ・エッチングによって一般的な方法で実行されてもよく、このエッチングは、例えば、支持層７に到達するまで、第１半導体材料２の下へ入り込んでもよい。
【００２６】
図６に示される第１実施形態では、エッチング・マスク８の解放領域は、アイソレーション領域５を画定する。第２半導体材料４、アイソレーション層６、さらに、第１半導体材料２は、エッチング・マスク８の解放領域によって表されるデザインから連続的にパターニングされる。従って、アイソレーション領域５のデザインは、エッチング・マスク８と第１半導体材料２から作られた層との間に存在する様々な層内にエッチングされる。このパターニングは、第２半導体材料４、アイソレーション層６及び第１半導体材料２内に空間領域を形成する。また、このパターニングは、この第２半導体材料４のエッチングが実行されるときに、第２半導体材料４から作られた第２アクティヴ領域３を画定する。
【００２７】
その後、図７に示されるように、エッチング・マスク８は、第１アクティヴ領域１の位置で除去されるようにパターニングされる。第１アクティヴ領域１を画定するエッチング・マスク８の一部の除去は、何らかの適切な技術、例えば、フォトリソグラフィー・エッチング・ステップによって、実行されてもよい。そして、第１アクティヴ領域の主面は、第１アクティヴ領域の真上に存在する第２半導体材料４及びアイソレーション層６を除去することによって解放される。エッチング・マスク８は、好適に、エッチングが実行されるときに基板のその他の部分を保護するために使用されてもよい。
【００２８】
図８に示される好適な別の実施形態では、エッチング・マスク８内に第１アクティヴ領域１を画定するデザインは、互いに所定の間隔を隔てて配置された複数のパターンによって作られる。従って、第１アクティヴ領域１の画定は、パターンと空間とを交互に配置することによって、エッチング・マスク８内において実行される。２つの隣接するパターンの２つの対向する側端間の距離は、第１アクティヴ領域１を画定するパターンの側端と第２アクティヴ領域３を画定するパターンの側端との間に存在する最小距離よりも小さい。換言すると、２つの隣接するパターン間の最大距離は、第１アクティヴ領域を画定するパターンの側壁を第２アクティヴ領域３を画定するパターンの側壁から分離する最小距離よりも小さい。また、パターンの横方向の寸法及び／又は縦方向の寸法は、エッチング・マスクの厚さよりも小さい。例えば、パターンは、２つのトランジスタを標準的に分離する距離の約１／３の間隔を隔てて配置される。４５ｎｍ技術ノードの場合の集積では、２つのトランジスタを分離する最小距離は約１００ｎｍであり、従って、２つのパターンを分離する距離は、約３０ｎｍである。より小さい技術ノードの集積の場合、上記の距離は、平易に減少させなければならない。
【００２９】
このように、パターンは、どのような形状であってもよく、例えば、それらのパターンは、正方形、長方形又はそれらの両方であってもよい。第１アクティヴ領域を画定するデザインの側壁は、端部上に配置される全パターンを連結することによって得られる。パターン間の距離を考慮すると、それらのパターンは、どのような寸法であってもよい。
【００３０】
図９に示されるように、第１プラグ１１が、第１アクティヴ領域を画定するデザインのパターン間の間隙内に形成され、ソリッドデザイン、何らの空間もないデザインを形成する。第１プラグ１１は、好適には、一様な厚さ（ｃｏｎｆｏｒｍａｌ）で堆積された被覆材料によって形成され、即ち、この被覆材料は、それが被覆する材料の形状にぴったりと従って堆積する。パターン間の間隙は、第１アクティヴ領域１と第２アクティヴ領域３との間の間隙よりも小さいので、被覆材料は、第１アクティヴ領域１のデザインの空間領域を密封するが、同様に空間領域であるアイソレーション領域を画定するデザインを完全に密封することはない。被覆材料の厚さは、しかるべく選択され、そして、被覆材料は、等方的に除去される。このようにして、被覆材料は、第１アクティヴ領域１を画定するデザインのみに存在する。そして、エッチング・マスク８の空間領域は、アイソレーション領域５のみを画定する。
【００３１】
そして、第２半導体材料４、アイソレーション層６及び第１半導体材料２のパターニングが実行されてもよい。パターニングが実行された後は、被覆材料は、何らかの適切な方法によって選択的に除去され、そして、第１アクティヴ領域１を画定するパターンが除去される。この除去は、好適には、エッチング・マスク８を構成する１又は複数の材料を等方性エッチングすることによって達成される。そして、エッチング・マスク８のわずかな後退（ｒｅｔｒａｃｔｉｏｎ）が、第１アクティヴ領域１及び第２アクティヴ領域３のデザインの側壁の位置で発生する。
【００３２】
第１アクティヴ領域１の上方のエッチング・マスク８が、追加の保護材料１０を備える場合、第１アクティヴ領域１を画定するデザインのパターンの除去は、追加の保護材料１０の選択エッチングによって実行される。この選択エッチングは、パターンのリフトオフ（ｌｉｆｔ−ｏｆｆ）をもたらす。被覆材料及び追加の保護材料１０が同じものであることも考えられ、又は、被覆材料及び追加の保護材料１０が同じエッチング・プロセスに対する反応性を提供することも考えられる。
【００３３】
図１０に示されるように、第１アクティヴ領域１を画定するエッチング・マスク８のデザインが除去された後は、第１アクティヴ領域１を画定する第２半導体材料２の一部分及びアイソレーション層６の一部分もまた除去される。このようにして、アイソレーション領域５が第１半導体材料２内に規定された後は、第１半導体材料２から作られた第１アクティヴ領域１の上方に存在する全材料は、エッチング・マスク８も含めて除去され、第１アクティヴ領域１の主面を解放する。
【００３４】
図１１及び１２に示される別の実施形態では、第１保護材料９は、第１アクティヴ領域１を画定するデザインでのみ第２保護材料１２に取り替えられる。この第２保護材料１２は、第１保護材料９に対するエッチング選択性を提供する。第２保護材料１２は、何らかの適切な技術、例えば、変形されるべき領域の位置で、ドーパント又はその他の材料を第１保護材料９内に注入することによって、形成されてもよい。
【００３５】
図１３に示される追加の別の実施形態では、第２プラグ１３が、アイソレーション領域５を画定するデザインの位置で、エッチング・マスク８内に形成される。そして、第２プラグ１３は、エッチング・マスク８内にアイソレーション領域を画定する。第１保護材料が、第１アクティヴ領域を画定するデザインの位置で除去された後、第２保護材料１２が、エッチング・マスク８の空間領域内に形成される。
【００３６】
さらに別の実施形態では、エッチング・マスクは、追加の保護材料１０上に形成された第１保護材料９を備える。そして、第１保護材料９が除去された後、第２保護材料１２が、追加の保護材料１０によって形成される。好適には、第２プラグは、第１アクティヴ領域１及び第２アクティヴ領域３を画定するデザインの横方向エッチングを防ぐのに使用される。
【００３７】
次に、これらの全実施形態で、エッチング・マスク８は、互いに異なる厚さを提供してもよい３つの異なる材料によって、第１アクティヴ領域１、第２アクティヴ領域３及びアイソレーション領域５を画定する。
【００３８】
上記実施形態と同様に、第１アクティヴ領域１を画定するエッチング・マスク８のデザインは、互いに所定の間隔を隔てて配置された複数のパターンによって形成されてもよく、これらのパターンは、上記と同じ寸法制約を提供する。そして、第２保護材料１２の形成の前に、第１プラグ１１が形成される。図１４及び１５に示される好適な別の実施形態では、エッチング・マスク８は、追加の保護材料１０の上方に堆積された第１保護材料９を備える。第１プラグ１１は、第２プラグ１３の前に形成される。第１プラグが形成された後は、追加の保護層１０がパターニングされる。第１プラグ１１は除去され、且つ、第１保護材料は、第１アクティヴ領域のデザインの位置で異方性エッチングによって除去される。このようにして、第１保護材料９の厚さは、エッチング・マスク８においてわずかに減少し、第１保護材料９から作られた第１アクティヴ領域のデザインは除去される（図１５）。そして、第２プラグ１３が除去され、且つ、基板は、図１２に示される基板とほぼ同じものとなり、アクティヴ領域の上方のエッチング・マスク８の厚さは、より薄くなる。
【００３９】
図１３に示されるように、第２保護材料が形成された後は、第２プラグ１３は除去され、且つ、アイソレーション層５が、第１半導体材料内にパターニングされる。そして、第１半導体材料から作られた第１アクティヴ領域の上方に存在する層が、除去される。
【００４０】
図１６〜１８に示される好適な実施形態では、第２保護材料１２は、アイソレーション層６の材料と同じ材料であり、又は、同じエッチング方法でエッチングされる材料である。このようにして、第１保護材料９及び第２保護材料１２から作られたエッチング・マスク８は、第２半導体材料４をパターニングし、且つ、アイソレーション領域５及び第２アクティヴ領域３を第２半導体材料４内に画定するのに使用される。そして、アイソレーション層６が、アイソレーション領域５を画定するためにパターニングされる。アイソレーション層６及び第２保護材料１２は、同じエッチング方法に対して反応性を有するので、第２保護材料１２は、第１アクティヴ領域１の位置で除去される。そして、第１半導体材料２は、第１アクティヴ領域１を画定するアイソレーション層６から作られたパターンによって、アイソレーション領域５、従って第１アクティヴ領域１を画定するようにパターニングされる。そして、アイソレーション層６から作られたパターンは、除去される。
【００４１】
この実施形態では、パターニングは、異方性エッチングによって達成され、この異方性エッチングは、エッチング・マスク８に基づく第１アクティヴ領域１のデザインを基部層内に再現する。
【００４２】
これらの全実施形態では、アイソレーション層６のパターニング、第１半導体材料２から作られた層のパターニング、及び第２半導体材料４から作られた層のパターニング、並びに、第１アクティヴ領域１の主面の解放は、ソース基板内に空間を形成する。これらの空間は、第２半導体材料４内、アイソレーション層６内及び第１半導体材料２内に配置される。空間は、また、エッチング・マスク８内にも存在する。
【００４３】
エッチング・マスク８、第２半導体材料４及びアイソレーション層６では、空間は、第１アクティヴ領域１の表面及びアイソレーション領域５の表面に対応する。第１半導体材料２では、空間は、アイソレーション領域５のみに対応する。
【００４４】
図１９に示されるように、全実施形態では、第１アイソレーション材料１４が、ソース基板及びエッチング・マスク８の空間領域を満たすように堆積される。この第１アイソレーション材料１４は、例えば、シリコン酸化膜又はシリコン窒化膜のような電気的絶縁材料である。第１アイソレーション材料１４は、アイソレーション層６を構成する第２アイソレーション材料と異なるものであってもよい。また、第１アイソレーション材料及び第２アイソレーション材料は、同じものであってもよい。
【００４５】
第１アイソレーション材料１４は、第１半導体材料２内に形成されたアイソレーション領域内を充填するが、また、アイソレーション層６内及び第２半導体材料４内のアイソレーション領域５及び第１アクティヴ領域１を表す空間領域も充填する。第１アイソレーション材料１４は、また、エッチング・マスク８上にも堆積される。
【００４６】
第１アイソレーション材料１４は、好適には、平坦化ステップを施され、このステップは、エッチング・マスク８の位置の上方で停止することができる。この処理中、エッチング・マスクもエッチングされてよいが、第２半導体材料４の主面を傷つけることは、回避されなければならない。第１アイソレーション材料１４が平坦化された後は、第１半導体材料２の内部において、この第１アイソレーション材料１４をアイソレーション領域５の位置で局所化するために、第１アイソレーション材料１４は、等方性エッチング・ステップ又は異方性エッチング・ステップが施される。このエッチング・ステップでは、第１アイソレーション材料の平坦性は、エッチングを通して保持される。アイソレーション層６、又は、存在し且つアクセス可能なその他の層が、第１アイソレーション材料１４のエッチング・プロセスに対して反応性を有する場合、エッチングは、異方性プロセスによって実行される。
【００４７】
このようにして、第１アクティヴ領域１及び／又は第２アクティヴ領域３の主面に対して必要な位置に、第１アイソレーション材料１４の上面を配置することができる。
【００４８】
図２０に示される好適な実施形態では、第１アイソレーション材料１４のエッチングは、第１アクティヴ領域１の主面が解放されるまで実行される。この場合、第１アクティヴ領域１の主面は、第１アイソレーション材料１４から作られたアイソレーション領域５の主面と正確に同じ位置にある。第１アクティヴ領域１とアイソレーション領域５とは、相補的な形状を有しており、例えば、第１アクティヴ領域１の主面よりも高いアイソレーション領域５のために、これらの２つの領域間の界面には不純物を堆積することができず、第１アクティヴ領域１に不純物が入り込むことはない。また、第１アクティヴ領域１の主面は、アイソレーション領域５の表面より上に存在しないので、第１アクティヴ領域１上に形成されたトランジスタは、漂遊トランジスタ（ｓｔｒａｙ ｔｒａｎｓｉｓｔｏｒ）を提供することがない。
【００４９】
また、アイソレーション領域の主面を第１アクティヴ領域１の主面よりも意図的に低くすることもできる。この場合、第１アイソレーション材料１４は、平坦な表面を提供し、この平坦な表面は、第１アクティヴ領域１の主面の上方においてさえも、即ち、第１アクティヴ領域１の主面が解放された後でさえも、エッチングを通して維持される。
【００５０】
図２０に示される別の実施形態では、横方向スペーサ１５が、第１アイソレーション材料１４から作られたアイソレーション領域５の上方で、第２半導体材料４から作られた第２アクティヴ領域３の側端上に形成される。横方向スペーサ１５は、第１アイソレーション材料１４が第１半導体材料２内部のアイソレーション領域５内で局所化された後に、形成されてもよい。
【００５１】
追加の絶縁材料が、基板上に一様な厚さで堆積される。追加の絶縁材料は、エッチング・マスク８、第１アクティヴ領域１及び第１アイソレーション材料１４、並びにエッチング・マスク８の側壁、第２半導体材料４の側壁及びアイソレーション層６の側壁を被覆する。そして、追加の絶縁材料は、側壁のみで局所化され、それによって、横方向スペーサ１５を形成するように、プラズマによって異方的にエッチングされる。
【００５２】
また、横方向スペーサは、第１アイソレーション材料１４のエッチング中に形成されてもよい。追加の絶縁材料は、基板上に一様な厚さで堆積される。追加の絶縁材料は、エッチング・マスク８、第１アイソレーション材料１４及び被覆されていない側壁を被覆する。そして、追加の絶縁材料は、その絶縁材料を側壁上のみで局所化するように、プラズマによって異方的にエッチングされる。そして、第１アイソレーション材料１４のエッチングが、異方性エッチング・プロセスによって再開され、横方向スペーサは、上部では追加の絶縁材料によって形成され、底部では第１アイソレーション材料によって形成される。
【００５３】
追加の絶縁材料が堆積される厚さ及びエッチングされる厚さは、横方向スペーサの選択された厚さに依存する。
【００５４】
また別の実施形態（図示しない）では、第１アクティヴ領域１の一部分のみを解放することも考えられる。横方向スペーサ１５が、第１アクティヴ領域１の主面が解放される前に形成され、且つ、横方向スペーサ１５の厚さが、第１アクティヴ領域１と第２アクティヴ領域３とを分離する距離（アイソレーション領域５の幅）よりも大きい場合、横方向スペーサ１５は、第１アクティヴ領域１の上方に配置される。その後、横方向スペーサ１５をエッチング・マスクとして使用し、且つ、第１アクティヴ領域１の一部分のみを解放することができる。この実施形態は、例えば選択エピタキシーによって第１アクティヴ領域１の主面の高さを高くすることが望ましい場合にとりわけ好適である。この実施形態は、第１アクティヴ領域１をエンクローチ（ｅｎｃｒｏａｃｈ）する横方向スペーサ１５を得るためのいくつかの幾何学的制約を必要とするので（典型的には、きわめて厚いエッチング・マスク）、実施が困難であることを理解されたい。また、第１アイソレーション材料内の開口部は、追加のフォトリソグラフィー・ステップによって作られてもよいが、その後に、第２アクティヴ領域３及びアイソレーション領域５に対する第１アクティヴ領域１の自己整合損失が存在する。
【００５５】
そして、エッチング・マスク８が、何らかの適切な技術、例えば、ウェット・エッチング等の異方性エッチングによって除去され、第２アクティヴ領域の主面が、解放される。
【００５６】
この製造方法は、第１アクティヴ領域１、第２アクティヴ領域３及びアイソレーション領域５を、自己整合で形成可能にするので、とりわけ、興味を起こさせるものである。様々な領域の位置、形状及び寸法は、エッチング・マスク８が形成されるとすぐに規定される。
【００５７】
これにより、第１半導体材料２から作られた第１アクティヴ領域１と第２半導体材料４から作られた第２アクティヴ領域３とを備えたハイブリッド基板を得ることができ、第１アクティヴ領域１及び第２アクティヴ領域３は、第１アイソレーション材料１４から作られたアイソレーション領域５の両側に横方向に配置される。第１半導体材料２及び第２半導体材料４は、第２アイソレーション材料から作られたアイソレーション層６によって、支持層７の主面に垂直方向に分離される。アイソレーション領域５は、第１アクティヴ領域１の主面と単一面を形成する主面をさらに備える。アイソレーション領域５及び第１アクティヴ領域１は、アイソレーション領域５と第１アクティヴ領域１との間の界面に沿って相補的な形状を有する。第２アクティヴ領域３は、垂直な視点から、アイソレーション層６によって第１アクティヴ領域１から電気的に分離される。
【００５８】
このハイブリッド基板は、予め規定された電子的及び／又は結晶学的特性を提供するアクティヴ領域上に特定のデバイスを形成可能にするので、とりわけ、好適である。アクティヴ領域は、侵襲的なステップ（ａｇｇｒｅｓｓｉｖｅ ｓｔｅｐｓ）から常に保護されるので、優れた表面品質を提供する。アクティヴ領域の主面は、一般的には、ウェット・エッチングによって解放される。基板は、アクティヴ領域のすぐ近く、とりわけ、第１アクティヴ領域の位置で、表面マスクワーク（ｓｕｒｆａｃｅ ｍａｓｋｗｏｒｋ）を提供しない。これは、洗浄問題に関連した汚染の可能性を抑制するという効果、また、漂遊トランジスタを制限するという効果も有する。既存のマスクワークは、デバイスの動作に影響を及ぼす寄生材料の効果を制限するアイソレーション領域の上方に転写される。
【技術分野】
【０００１】
本発明は、少なくとも第１半導体材料から作られた第１アクティヴ領域と第２半導体材料から作られた第２アクティヴ領域とを備えたハイブリッド基板をソース基板から製造する方法に関し、第１アクティヴ領域と第２アクティヴ領域とは、横方向に離れており、且つ、第１アイソレーション材料から作られたアイソレーション領域によって分離され、ソース基板は、第１半導体材料から作られた少なくとも１つの層と、第２アイソレーション材料から作られたアイソレーション層によって分離された、第２半導体材料から作られた１つの層と、を連続的に備え、第１半導体材料から作られた層は、アイソレーション層と支持層との間に配置される。
【０００２】
本発明は、また、
第１半導体材料から作られた第１アクティヴ領域と、
第２半導体材料から作られた第２アクティヴ領域と、を備え、
第１アクティヴ領域及び第２アクティヴ領域は、第１アイソレーション材料から作られたアイソレーション領域の両側に横方向に配置され、
第１半導体材料及び第２半導体材料は、支持層の主面に垂直方向に、第２アイソレーション材料から作られたアイソレーション層によって分離された、
ハイブリッド基板に関する。
【背景技術】
【０００３】
シリコン・オン・インシュレータ型の基板上に形成された電界効果トランジスタの使用は、多くの利点、とりわけ、集積回路デザインの簡素化及びデバイスの性能の改善を提供する。さらに、増え続ける制約を満たすために、使用される基板は、厚さがますます薄いシリコン及び埋め込み酸化物を提供する。
【０００４】
しかしながら、薄膜上に集積されたトランジスタを使用することは、また、多くの欠点も提供する。電界効果デバイスは、例えば、典型的には入力／出力モジュールに見られる大電流の使用に適さない。また、薄い半導体・オン・インシュレータ基板上にバイポーラ・トランジスタを集積することは困難であり、このことは、デバイスを集積回路で使用可能にする範囲を制限する。
【０００５】
集積回路デザインで許容されるべき自由度を増やすために、ハイブリッド基板が使用される。図１に示されるように、これらのハイブリッド基板は、典型的には半導体・オン・インシュレータ領域である第１半導体材料２から作られた第１アクティヴ領域１と、バルク基板型である第２半導体材料４から作られた第２アクティヴ領域３とを備える。第１アクティヴ領域１と第２アクティヴ領域３とは、アイソレーション領域５によって横方向に分離される。
【０００６】
図２に示されるように、これらのハイブリッド基板は、２つの型のアクティヴ領域１及び３を提供するように変形される半導体・オン・インシュレータ型のソース基板から製造される。ソース基板は、第１半導体材料と第２半導体材料との間に配置されたアイソレーション層６を備える。そして、これらの２つの型のアクティヴ領域は、様々なデバイスを形成するのに使用される。そのようなハイブリッド基板を製造する一般的な方法は、アイソレーション領域が形成された後に、第２半導体材料４及びアイソレーション層６を第１半導体材料２に至るまでエッチングすることである。従って、シリコン基板が、むき出しになり、第１アクティヴ領域１を形成する。アイソレーション領域５が、シリコン基板２に入り込み、且つ、第２アクティヴ領域３のシリコン・オン・インシュレータ層よりも高い。それ故、第１アクティヴ領域１が、異なるアイソレーション領域５間に組み込まれる。
【０００７】
選択されたアクティヴ領域のみを解放するには、ハイブリッド基板の製造方法は、実施が複雑である。これは、存在する様々なアクティヴ領域に対して、フォトリソグラフィー・エッチング・ステップのアライメントを必要とする。第２アクティヴ領域３の保護ステップのミスアレイメントは、第１アクティヴ領域１及び／又は第２アクティヴ領域３で得られる寄生パターン（ｐａｒａｓｉｔｅ ｐａｔｔｅｒｎ）を発生させ、且つ、第１アクティヴ領域１及び／又は第２アクティヴ領域３の境界をなすアイソレーションパターン５の中の１つの少なくとも部分的除去を発生させる。従って、この製造方法は、構造の集積可能性を工業的観点から大きく制限することがわかる。
【０００８】
得られる基板は、一般的な基板と比較すればあまり実用的なものではなく、また、得られる回路は、一般的な基板上に作られる回路ほど良好な寿命及び効率を有していないので、最適ではない。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明の目的は、使用される装置に関する危険性に対処するために頑健であるように、実施が容易であり、且つ、有限のフォトリソグラフィー・レベルを使用するハイブリッド基板の製造方法を提供することである。
【００１０】
本発明の追加の目的は、高い歩留まりで集積回路を製造することにとりわけ興味深い基板を提供することである。
【課題を解決するための手段】
【００１１】
本発明の方法は、ソース基板に対して、
−アイソレーション領域と、第１アクティヴ領域と、第２アクティヴ領域とを画定するように設計されたエッチング・マスクを形成するステップと、
−少なくともアイソレーション領域と第１半導体材料内の第１アクティヴ領域とを画定するために、第１半導体材料から作られた層及び第２半導体材料から作られた層と、第２アイソレーション材料から作られた層とをパターニングし、第１アクティヴ領域の主面を解放することによってソース基板内に空間を形成し、第１アクティヴ領域の上方でエッチング・マスクを除去するステップと、
空間及びエッチング・マスクに第１アイソレーション材料を充填するステップと、
第１アイソレーション材料を平坦化するステップと、
第１アクティヴ領域の主面が解放されるまで、第１アイソレーション材料をエッチングするステップと、
を連続的に備えることを特徴とする。
【００１２】
本発明の基板は、アイソレーション領域が、第１アクティヴ領域の少なくとも片側端との境界をなす第１部分を備え、第１部分及び第１アクティヴ領域が、同一の平面を形成する解放主面を有し、アイソレーション領域及び第１アクティヴ領域が、アイソレーション領域と第１アクティヴ領域との間の界面に沿って相補的な形状を有することを特徴とする。
【００１３】
その他の利点及び特徴が、非限定的な例示目的でのみ提供され、且つ、添付の図面に示される以下の本発明の特定の実施形態の説明からより明らかになるであろう。
【図面の簡単な説明】
【００１４】
【図１】従来技術のハイブリッド基板の概略断面図。
【図２】従来技術のソース基板の概略断面図。
【図３】本発明のハイブリッド基板の製造方法のステップを示す概略断面図。
【図４】本発明のハイブリッド基板の製造方法のステップを示す概略断面図。
【図５】本発明のハイブリッド基板の製造方法のステップを示す概略断面図。
【図６】本発明の方法の第１実施形態の変形例を示す概略断面図。
【図７】本発明の方法の第１実施形態の変形例を示す概略断面図。
【図８】本発明の方法の第１実施形態の変形例を示す概略断面図。
【図９】本発明の方法の第１実施形態の変形例を示す概略断面図。
【図１０】本発明の方法の第１実施形態の変形例を示す概略断面図。
【図１１】本発明の方法の第２実施形態の変形例を示す概略断面図。
【図１２】本発明の方法の第２実施形態の変形例を示す概略断面図。
【図１３】本発明の方法の第２実施形態の変形例を示す概略断面図。
【図１４】本発明の方法の第２実施形態の変形例を示す概略断面図。
【図１５】本発明の方法の第２実施形態の変形例を示す概略断面図。
【図１６】本発明の方法の第２実施形態の変形例を示す概略断面図。
【図１７】本発明の方法の第２実施形態の変形例を示す概略断面図。
【図１８】本発明の方法の第２実施形態の変形例を示す概略断面図。
【図１９】本発明のハイブリッド基板の製造方法のステップを示す概略断面図。
【図２０】本発明のハイブリッド基板の製造方法のステップを示す概略断面図。
【発明を実施するための形態】
【００１５】
図２に示されるように、初期の基板は、第１半導体材料２から作られた少なくとも１つの層と、第２半導体材料４から作られた層と、アイソレーション層６とを備えたソース基板である。ソース基板は、また、支持層７を備える。
【００１６】
第１半導体材料２から作られた層は、支持層７の表面又は支持層７の表面領域、即ち、支持層７内に形成されてもよい（図２）。第１半導体材料２から作られた層は、また、半導体・オン・インシュレータ型、例えば、部分空乏型であってもよい。そして、層２は、埋め込み誘電体と呼ばれる誘電体材料（図示しない）によって支持層７から分離される。それにより、第１半導体材料２は、支持層７と同じ材料又は支持層７とは異なる材料であってもよい。また、支持層７及び第１半導体材料２は、同じ結晶方位又は異なる結晶方位を提供することも考えられる。
【００１７】
第２半導体材料４から作られた層は、少なくとも１つのアイソレーション層６によって、第１半導体材料２から作られた層から分離される。従って、第２半導体材料４は、半導体・オン・インシュレータ型である。第１半導体材料２が支持層７の表面上にじかに作られる場合、第２半導体材料４は、少なくともアイソレーション層６によって、支持層７から分離される。第１半導体材料２及び第２半導体材料４は、同じ材料又は異なる材料であってもよく、また、同じ方位又は異なる方位を提供してもよい。
【００１８】
従って、断面図でどのようなスタック（ｓｔａｃｋ）が使用されようとも、ソース基板は、少なくとも、支持層７と、第１半導体材料２から作られた層と、アイソレーション層６と、第２半導体材料４から作られた層とを連続的に備える。ソース基板は、また、半導体材料から作られた追加の層と、追加のアイソレーション層とを備えてもよい。しかしながら、どのような実施形態であっても、第１半導体材料２から作られた層は、支持層７とアイソレーション層６との間に配置される。同様に、アイソレーション層６は、第１半導体材料２と第２半導体材料４との間に配置される。従って、ソース基板は、半導体・オン・インシュレータ型であってもよい。
【００１９】
ハイブリッド基板は、集積回路を製造するのに使用されるので、第１半導体材料２から作られた第１アクティヴ領域１の主面と第２半導体材料４から作られた第２アクティヴ領域３の主面との高さの差をできる限り制限することが好適である。アクティヴ領域の主面は、一般的にはトランジスタ又は電子デバイスが形成される表面である。この高さの差が大きくなるほど、使用される装置の被写界深度限界（ｆｉｅｌｄ ｄｅｐｔｈ ｌｉｍｉｔａｔｉｏｎ）のために、高品質なフォトリソグラフィー・ステップを実行することが困難になる。
【００２０】
図３に示されるように、エッチング・マスク８が、ソース基板上、即ち、支持層７から最も遠い層上、ここでは、第２半導体材料４上に形成される。例えば、エッチング・マスクは、第１保護材料９から作られたハード・マスク内に形成される。別の実施形態では、エッチング・マスク８は、を被覆する少なくとも第１保護材料９を備える。実施形態応じて、第１保護材料９及び追加の保護材料１０は、異なるパターンを提供してもよい。
【００２１】
ハード・マスクは、エッチング・マスク８を形成するようにパターニングされる。エッチング・マスク８は、少なくとも、基板の第１アクティヴ領域１と、基板の第２アクティヴ領域３と、基板のアイソレーション領域５とを画定する。エッチング・マスクは、複数の第１アクティヴ領域１、第２アクティヴ領域３及びアイソレーション領域５を画定してもよい（複数の第１アクティヴ領域１、第２アクティヴ領域３及びアイソレーション領域５の範囲又は境界を規定してもよい）。第１アクティヴ領域１、第２アクティヴ領域３及びアイソレーション領域５はエッチング・マスク内に形成されるので、それらの領域は、強制的に互いに横方向に離される。アイソレーション領域５は、第１アクティヴ領域１と第２アクティヴ領域３とを分離する。換言すると、集積回路では、第１アクティヴ領域１及び第２アクティヴ領域３は、図４の平面図に示されるように、アイソレーション領域５によって囲まれる。エッチング・マスク８では、アイソレーション領域５の画定は、空間領域によって規定されるのに対して、第１アクティヴ領域１及び第２アクティヴ領域３の画定は、ソリッド領域によって達成される。しかしながら、反対の極性を有するエッチング・マスクを形成し、方法に含まれるステップが実行されるときに極性を変更することも考えられる。
【００２２】
従って、エッチング・マスク８は、第１アクティヴ領域１を画定する別個のパターンと、第２アクティヴ領域３を画定する別個のパターンと、アイソレーション領域５を画定する別個のパターンとを備える。これらの３つの種類のパターンは、エッチング・マスク８の表面全体を表す（図４）。
【００２３】
図５に示されるように、エッチング・マスク８が形成された後は、第１半導体材料２から作られた層、第２半導体材料４から作られた層及びアイソレーション層６は、第１半導体材料２内にアイソレーション領域５を画定するように、且つ、第１半導体材料２から作られた第１アクティヴ領域１の主面を解放するように、パターニングされる。第１アクティヴ領域１の主面は解放されなければならないので、アイソレーション層６、第２半導体材料４及びエッチング・マスク８は、所望の領域において第１半導体材料２の上方で除去されなければならない。これと同時に、第１半導体材料２のパターニングは、第１アクティヴ領域１及びアイソレーション領域５を画定する。第１アクティヴ領域の主面は、アイソレーション層との界面を形成した支持基板の表面に対応する。このようにして、第１アクティヴ領域の主面は、アイソレーション層６の位置よりも下になる。
【００２４】
このパターニングが実行されると、第１アクティヴ領域１、アイソレーション領域５及び第２アクティヴ領域３が画定される。エッチング・マスク８のパターニングは、また、第１アクティヴ領域１を画定するエッチング・マスク８の部分を除去するために実行される。しかしながら、エッチング・マスク８のこのパターニングは、使用される実施形態に応じて、異なる時点で実行されてもよい。
【００２５】
一般的な方法では、第１半導体材料２に到達するために、第２半導体材料４から作られた層及びアイソレーション層６がパターニングされる。このパターニングは、プラズマ・エッチングによって一般的な方法で実行されてもよく、このエッチングは、例えば、支持層７に到達するまで、第１半導体材料２の下へ入り込んでもよい。
【００２６】
図６に示される第１実施形態では、エッチング・マスク８の解放領域は、アイソレーション領域５を画定する。第２半導体材料４、アイソレーション層６、さらに、第１半導体材料２は、エッチング・マスク８の解放領域によって表されるデザインから連続的にパターニングされる。従って、アイソレーション領域５のデザインは、エッチング・マスク８と第１半導体材料２から作られた層との間に存在する様々な層内にエッチングされる。このパターニングは、第２半導体材料４、アイソレーション層６及び第１半導体材料２内に空間領域を形成する。また、このパターニングは、この第２半導体材料４のエッチングが実行されるときに、第２半導体材料４から作られた第２アクティヴ領域３を画定する。
【００２７】
その後、図７に示されるように、エッチング・マスク８は、第１アクティヴ領域１の位置で除去されるようにパターニングされる。第１アクティヴ領域１を画定するエッチング・マスク８の一部の除去は、何らかの適切な技術、例えば、フォトリソグラフィー・エッチング・ステップによって、実行されてもよい。そして、第１アクティヴ領域の主面は、第１アクティヴ領域の真上に存在する第２半導体材料４及びアイソレーション層６を除去することによって解放される。エッチング・マスク８は、好適に、エッチングが実行されるときに基板のその他の部分を保護するために使用されてもよい。
【００２８】
図８に示される好適な別の実施形態では、エッチング・マスク８内に第１アクティヴ領域１を画定するデザインは、互いに所定の間隔を隔てて配置された複数のパターンによって作られる。従って、第１アクティヴ領域１の画定は、パターンと空間とを交互に配置することによって、エッチング・マスク８内において実行される。２つの隣接するパターンの２つの対向する側端間の距離は、第１アクティヴ領域１を画定するパターンの側端と第２アクティヴ領域３を画定するパターンの側端との間に存在する最小距離よりも小さい。換言すると、２つの隣接するパターン間の最大距離は、第１アクティヴ領域を画定するパターンの側壁を第２アクティヴ領域３を画定するパターンの側壁から分離する最小距離よりも小さい。また、パターンの横方向の寸法及び／又は縦方向の寸法は、エッチング・マスクの厚さよりも小さい。例えば、パターンは、２つのトランジスタを標準的に分離する距離の約１／３の間隔を隔てて配置される。４５ｎｍ技術ノードの場合の集積では、２つのトランジスタを分離する最小距離は約１００ｎｍであり、従って、２つのパターンを分離する距離は、約３０ｎｍである。より小さい技術ノードの集積の場合、上記の距離は、平易に減少させなければならない。
【００２９】
このように、パターンは、どのような形状であってもよく、例えば、それらのパターンは、正方形、長方形又はそれらの両方であってもよい。第１アクティヴ領域を画定するデザインの側壁は、端部上に配置される全パターンを連結することによって得られる。パターン間の距離を考慮すると、それらのパターンは、どのような寸法であってもよい。
【００３０】
図９に示されるように、第１プラグ１１が、第１アクティヴ領域を画定するデザインのパターン間の間隙内に形成され、ソリッドデザイン、何らの空間もないデザインを形成する。第１プラグ１１は、好適には、一様な厚さ（ｃｏｎｆｏｒｍａｌ）で堆積された被覆材料によって形成され、即ち、この被覆材料は、それが被覆する材料の形状にぴったりと従って堆積する。パターン間の間隙は、第１アクティヴ領域１と第２アクティヴ領域３との間の間隙よりも小さいので、被覆材料は、第１アクティヴ領域１のデザインの空間領域を密封するが、同様に空間領域であるアイソレーション領域を画定するデザインを完全に密封することはない。被覆材料の厚さは、しかるべく選択され、そして、被覆材料は、等方的に除去される。このようにして、被覆材料は、第１アクティヴ領域１を画定するデザインのみに存在する。そして、エッチング・マスク８の空間領域は、アイソレーション領域５のみを画定する。
【００３１】
そして、第２半導体材料４、アイソレーション層６及び第１半導体材料２のパターニングが実行されてもよい。パターニングが実行された後は、被覆材料は、何らかの適切な方法によって選択的に除去され、そして、第１アクティヴ領域１を画定するパターンが除去される。この除去は、好適には、エッチング・マスク８を構成する１又は複数の材料を等方性エッチングすることによって達成される。そして、エッチング・マスク８のわずかな後退（ｒｅｔｒａｃｔｉｏｎ）が、第１アクティヴ領域１及び第２アクティヴ領域３のデザインの側壁の位置で発生する。
【００３２】
第１アクティヴ領域１の上方のエッチング・マスク８が、追加の保護材料１０を備える場合、第１アクティヴ領域１を画定するデザインのパターンの除去は、追加の保護材料１０の選択エッチングによって実行される。この選択エッチングは、パターンのリフトオフ（ｌｉｆｔ−ｏｆｆ）をもたらす。被覆材料及び追加の保護材料１０が同じものであることも考えられ、又は、被覆材料及び追加の保護材料１０が同じエッチング・プロセスに対する反応性を提供することも考えられる。
【００３３】
図１０に示されるように、第１アクティヴ領域１を画定するエッチング・マスク８のデザインが除去された後は、第１アクティヴ領域１を画定する第２半導体材料２の一部分及びアイソレーション層６の一部分もまた除去される。このようにして、アイソレーション領域５が第１半導体材料２内に規定された後は、第１半導体材料２から作られた第１アクティヴ領域１の上方に存在する全材料は、エッチング・マスク８も含めて除去され、第１アクティヴ領域１の主面を解放する。
【００３４】
図１１及び１２に示される別の実施形態では、第１保護材料９は、第１アクティヴ領域１を画定するデザインでのみ第２保護材料１２に取り替えられる。この第２保護材料１２は、第１保護材料９に対するエッチング選択性を提供する。第２保護材料１２は、何らかの適切な技術、例えば、変形されるべき領域の位置で、ドーパント又はその他の材料を第１保護材料９内に注入することによって、形成されてもよい。
【００３５】
図１３に示される追加の別の実施形態では、第２プラグ１３が、アイソレーション領域５を画定するデザインの位置で、エッチング・マスク８内に形成される。そして、第２プラグ１３は、エッチング・マスク８内にアイソレーション領域を画定する。第１保護材料が、第１アクティヴ領域を画定するデザインの位置で除去された後、第２保護材料１２が、エッチング・マスク８の空間領域内に形成される。
【００３６】
さらに別の実施形態では、エッチング・マスクは、追加の保護材料１０上に形成された第１保護材料９を備える。そして、第１保護材料９が除去された後、第２保護材料１２が、追加の保護材料１０によって形成される。好適には、第２プラグは、第１アクティヴ領域１及び第２アクティヴ領域３を画定するデザインの横方向エッチングを防ぐのに使用される。
【００３７】
次に、これらの全実施形態で、エッチング・マスク８は、互いに異なる厚さを提供してもよい３つの異なる材料によって、第１アクティヴ領域１、第２アクティヴ領域３及びアイソレーション領域５を画定する。
【００３８】
上記実施形態と同様に、第１アクティヴ領域１を画定するエッチング・マスク８のデザインは、互いに所定の間隔を隔てて配置された複数のパターンによって形成されてもよく、これらのパターンは、上記と同じ寸法制約を提供する。そして、第２保護材料１２の形成の前に、第１プラグ１１が形成される。図１４及び１５に示される好適な別の実施形態では、エッチング・マスク８は、追加の保護材料１０の上方に堆積された第１保護材料９を備える。第１プラグ１１は、第２プラグ１３の前に形成される。第１プラグが形成された後は、追加の保護層１０がパターニングされる。第１プラグ１１は除去され、且つ、第１保護材料は、第１アクティヴ領域のデザインの位置で異方性エッチングによって除去される。このようにして、第１保護材料９の厚さは、エッチング・マスク８においてわずかに減少し、第１保護材料９から作られた第１アクティヴ領域のデザインは除去される（図１５）。そして、第２プラグ１３が除去され、且つ、基板は、図１２に示される基板とほぼ同じものとなり、アクティヴ領域の上方のエッチング・マスク８の厚さは、より薄くなる。
【００３９】
図１３に示されるように、第２保護材料が形成された後は、第２プラグ１３は除去され、且つ、アイソレーション層５が、第１半導体材料内にパターニングされる。そして、第１半導体材料から作られた第１アクティヴ領域の上方に存在する層が、除去される。
【００４０】
図１６〜１８に示される好適な実施形態では、第２保護材料１２は、アイソレーション層６の材料と同じ材料であり、又は、同じエッチング方法でエッチングされる材料である。このようにして、第１保護材料９及び第２保護材料１２から作られたエッチング・マスク８は、第２半導体材料４をパターニングし、且つ、アイソレーション領域５及び第２アクティヴ領域３を第２半導体材料４内に画定するのに使用される。そして、アイソレーション層６が、アイソレーション領域５を画定するためにパターニングされる。アイソレーション層６及び第２保護材料１２は、同じエッチング方法に対して反応性を有するので、第２保護材料１２は、第１アクティヴ領域１の位置で除去される。そして、第１半導体材料２は、第１アクティヴ領域１を画定するアイソレーション層６から作られたパターンによって、アイソレーション領域５、従って第１アクティヴ領域１を画定するようにパターニングされる。そして、アイソレーション層６から作られたパターンは、除去される。
【００４１】
この実施形態では、パターニングは、異方性エッチングによって達成され、この異方性エッチングは、エッチング・マスク８に基づく第１アクティヴ領域１のデザインを基部層内に再現する。
【００４２】
これらの全実施形態では、アイソレーション層６のパターニング、第１半導体材料２から作られた層のパターニング、及び第２半導体材料４から作られた層のパターニング、並びに、第１アクティヴ領域１の主面の解放は、ソース基板内に空間を形成する。これらの空間は、第２半導体材料４内、アイソレーション層６内及び第１半導体材料２内に配置される。空間は、また、エッチング・マスク８内にも存在する。
【００４３】
エッチング・マスク８、第２半導体材料４及びアイソレーション層６では、空間は、第１アクティヴ領域１の表面及びアイソレーション領域５の表面に対応する。第１半導体材料２では、空間は、アイソレーション領域５のみに対応する。
【００４４】
図１９に示されるように、全実施形態では、第１アイソレーション材料１４が、ソース基板及びエッチング・マスク８の空間領域を満たすように堆積される。この第１アイソレーション材料１４は、例えば、シリコン酸化膜又はシリコン窒化膜のような電気的絶縁材料である。第１アイソレーション材料１４は、アイソレーション層６を構成する第２アイソレーション材料と異なるものであってもよい。また、第１アイソレーション材料及び第２アイソレーション材料は、同じものであってもよい。
【００４５】
第１アイソレーション材料１４は、第１半導体材料２内に形成されたアイソレーション領域内を充填するが、また、アイソレーション層６内及び第２半導体材料４内のアイソレーション領域５及び第１アクティヴ領域１を表す空間領域も充填する。第１アイソレーション材料１４は、また、エッチング・マスク８上にも堆積される。
【００４６】
第１アイソレーション材料１４は、好適には、平坦化ステップを施され、このステップは、エッチング・マスク８の位置の上方で停止することができる。この処理中、エッチング・マスクもエッチングされてよいが、第２半導体材料４の主面を傷つけることは、回避されなければならない。第１アイソレーション材料１４が平坦化された後は、第１半導体材料２の内部において、この第１アイソレーション材料１４をアイソレーション領域５の位置で局所化するために、第１アイソレーション材料１４は、等方性エッチング・ステップ又は異方性エッチング・ステップが施される。このエッチング・ステップでは、第１アイソレーション材料の平坦性は、エッチングを通して保持される。アイソレーション層６、又は、存在し且つアクセス可能なその他の層が、第１アイソレーション材料１４のエッチング・プロセスに対して反応性を有する場合、エッチングは、異方性プロセスによって実行される。
【００４７】
このようにして、第１アクティヴ領域１及び／又は第２アクティヴ領域３の主面に対して必要な位置に、第１アイソレーション材料１４の上面を配置することができる。
【００４８】
図２０に示される好適な実施形態では、第１アイソレーション材料１４のエッチングは、第１アクティヴ領域１の主面が解放されるまで実行される。この場合、第１アクティヴ領域１の主面は、第１アイソレーション材料１４から作られたアイソレーション領域５の主面と正確に同じ位置にある。第１アクティヴ領域１とアイソレーション領域５とは、相補的な形状を有しており、例えば、第１アクティヴ領域１の主面よりも高いアイソレーション領域５のために、これらの２つの領域間の界面には不純物を堆積することができず、第１アクティヴ領域１に不純物が入り込むことはない。また、第１アクティヴ領域１の主面は、アイソレーション領域５の表面より上に存在しないので、第１アクティヴ領域１上に形成されたトランジスタは、漂遊トランジスタ（ｓｔｒａｙ ｔｒａｎｓｉｓｔｏｒ）を提供することがない。
【００４９】
また、アイソレーション領域の主面を第１アクティヴ領域１の主面よりも意図的に低くすることもできる。この場合、第１アイソレーション材料１４は、平坦な表面を提供し、この平坦な表面は、第１アクティヴ領域１の主面の上方においてさえも、即ち、第１アクティヴ領域１の主面が解放された後でさえも、エッチングを通して維持される。
【００５０】
図２０に示される別の実施形態では、横方向スペーサ１５が、第１アイソレーション材料１４から作られたアイソレーション領域５の上方で、第２半導体材料４から作られた第２アクティヴ領域３の側端上に形成される。横方向スペーサ１５は、第１アイソレーション材料１４が第１半導体材料２内部のアイソレーション領域５内で局所化された後に、形成されてもよい。
【００５１】
追加の絶縁材料が、基板上に一様な厚さで堆積される。追加の絶縁材料は、エッチング・マスク８、第１アクティヴ領域１及び第１アイソレーション材料１４、並びにエッチング・マスク８の側壁、第２半導体材料４の側壁及びアイソレーション層６の側壁を被覆する。そして、追加の絶縁材料は、側壁のみで局所化され、それによって、横方向スペーサ１５を形成するように、プラズマによって異方的にエッチングされる。
【００５２】
また、横方向スペーサは、第１アイソレーション材料１４のエッチング中に形成されてもよい。追加の絶縁材料は、基板上に一様な厚さで堆積される。追加の絶縁材料は、エッチング・マスク８、第１アイソレーション材料１４及び被覆されていない側壁を被覆する。そして、追加の絶縁材料は、その絶縁材料を側壁上のみで局所化するように、プラズマによって異方的にエッチングされる。そして、第１アイソレーション材料１４のエッチングが、異方性エッチング・プロセスによって再開され、横方向スペーサは、上部では追加の絶縁材料によって形成され、底部では第１アイソレーション材料によって形成される。
【００５３】
追加の絶縁材料が堆積される厚さ及びエッチングされる厚さは、横方向スペーサの選択された厚さに依存する。
【００５４】
また別の実施形態（図示しない）では、第１アクティヴ領域１の一部分のみを解放することも考えられる。横方向スペーサ１５が、第１アクティヴ領域１の主面が解放される前に形成され、且つ、横方向スペーサ１５の厚さが、第１アクティヴ領域１と第２アクティヴ領域３とを分離する距離（アイソレーション領域５の幅）よりも大きい場合、横方向スペーサ１５は、第１アクティヴ領域１の上方に配置される。その後、横方向スペーサ１５をエッチング・マスクとして使用し、且つ、第１アクティヴ領域１の一部分のみを解放することができる。この実施形態は、例えば選択エピタキシーによって第１アクティヴ領域１の主面の高さを高くすることが望ましい場合にとりわけ好適である。この実施形態は、第１アクティヴ領域１をエンクローチ（ｅｎｃｒｏａｃｈ）する横方向スペーサ１５を得るためのいくつかの幾何学的制約を必要とするので（典型的には、きわめて厚いエッチング・マスク）、実施が困難であることを理解されたい。また、第１アイソレーション材料内の開口部は、追加のフォトリソグラフィー・ステップによって作られてもよいが、その後に、第２アクティヴ領域３及びアイソレーション領域５に対する第１アクティヴ領域１の自己整合損失が存在する。
【００５５】
そして、エッチング・マスク８が、何らかの適切な技術、例えば、ウェット・エッチング等の異方性エッチングによって除去され、第２アクティヴ領域の主面が、解放される。
【００５６】
この製造方法は、第１アクティヴ領域１、第２アクティヴ領域３及びアイソレーション領域５を、自己整合で形成可能にするので、とりわけ、興味を起こさせるものである。様々な領域の位置、形状及び寸法は、エッチング・マスク８が形成されるとすぐに規定される。
【００５７】
これにより、第１半導体材料２から作られた第１アクティヴ領域１と第２半導体材料４から作られた第２アクティヴ領域３とを備えたハイブリッド基板を得ることができ、第１アクティヴ領域１及び第２アクティヴ領域３は、第１アイソレーション材料１４から作られたアイソレーション領域５の両側に横方向に配置される。第１半導体材料２及び第２半導体材料４は、第２アイソレーション材料から作られたアイソレーション層６によって、支持層７の主面に垂直方向に分離される。アイソレーション領域５は、第１アクティヴ領域１の主面と単一面を形成する主面をさらに備える。アイソレーション領域５及び第１アクティヴ領域１は、アイソレーション領域５と第１アクティヴ領域１との間の界面に沿って相補的な形状を有する。第２アクティヴ領域３は、垂直な視点から、アイソレーション層６によって第１アクティヴ領域１から電気的に分離される。
【００５８】
このハイブリッド基板は、予め規定された電子的及び／又は結晶学的特性を提供するアクティヴ領域上に特定のデバイスを形成可能にするので、とりわけ、好適である。アクティヴ領域は、侵襲的なステップ（ａｇｇｒｅｓｓｉｖｅ ｓｔｅｐｓ）から常に保護されるので、優れた表面品質を提供する。アクティヴ領域の主面は、一般的には、ウェット・エッチングによって解放される。基板は、アクティヴ領域のすぐ近く、とりわけ、第１アクティヴ領域の位置で、表面マスクワーク（ｓｕｒｆａｃｅ ｍａｓｋｗｏｒｋ）を提供しない。これは、洗浄問題に関連した汚染の可能性を抑制するという効果、また、漂遊トランジスタを制限するという効果も有する。既存のマスクワークは、デバイスの動作に影響を及ぼす寄生材料の効果を制限するアイソレーション領域の上方に転写される。
【特許請求の範囲】
【請求項１】
支持層（７）と、第１半導体材料（２）から作られた層と、アイソレーション層（６）と、第２半導体材料（４）から作られた層と、を連続的に備える基板を準備し、
アイソレーション領域（５）と、第１アクティヴ領域（１）と、第２アクティヴ領域（３）と、を画定するように構成されたエッチング・マスク（８）を形成し、
前記第１アクティヴ領域（１）と前記第２アクティヴ領域（３）とは、横方向に離れており、且つ、前記アイソレーション領域（５）によって分離され、
少なくとも前記アイソレーション領域（５）と前記第１半導体材料（２）内の前記第１アクティヴ領域（１）とを画定するために、前記第１半導体材料（２）から作られた層と、前記アイソレーション層（６）と、前記第２半導体材料（４）と、をパターニングし、
前記第１アクティヴ領域（１）の主面を解放することによってソース基板内に空間を形成し、
前記エッチング・マスク（８）は、前記第１アクティヴ領域（１）の上方で除去され、
前記第１アクティヴ領域（１）は、前記第１半導体材料（２）内で作られ、
前記第２アクティヴ領域（３）は、前記第２半導体材料（４）内で作られ、
前記空間及びエッチング・マスクに第１アイソレーション材料（１４）を充填し、
前記第１アクティヴ領域（１）の主面が解放されるまで前記第１アイソレーション材料（１４）をエッチングすることによって、前記アイソレーション領域は、前記第１アイソレーション材料（１４）から作られる、ハイブリッド基板の製造方法。
【請求項２】
前記第１アクティヴ領域（１）の主面の解放は、少なくとも前記第１アクティヴ領域（１）を画定するための前記第１半導体材料（２）のパターニングの後に実行される、ことを特徴とする請求項１に記載の方法。
【請求項３】
前記第１半導体材料（２）のパターニングの前に、前記エッチング・マスク（８）の第１保護材料（９）を前記第１アクティヴ領域（１）のデザイン内の第２保護材料（１２）と取り替え、
前記第２保護材料（１２）は、前記アイソレーション層（６）のエッチング・プロセスに対して反応性がある、ことを特徴とする請求項１に記載の方法。
【請求項４】
前記エッチングマスク（８）は、追加の保護材料（１０）上に堆積された第１保護材料（９）を備え、
前記アイソレーション領域（５）を画定するデザインの前記エッチング・マスク（８）内に第１プラグ（１１）が形成され、
前記第２保護材料（１２）は、前記第１保護材料（９）が除去された後に、前記追加の保護材料（１０）によって形成される、ことを特徴とする請求項３に記載の方法。
【請求項５】
前記第１プラグ（１１）の除去と、
前記第２半導体材料（４）のパターニングと、
前記アイソレーション層（６）のパターニングと、
前記第１アクティヴ領域（１）を画定する前記追加の保護材料（１０）及び前記アイソレーション層（６）のパターニングの同時除去と、を連続的に備えることを特徴とする請求項４に記載の方法。
【請求項６】
前記エッチング・マスク（８）において、前記第１アクティヴ領域（１）の画定は、パターン及び空間を交互に配置することによって達成され、
隣接する２つのパターンの対向する２つの側端間の距離は、前記第１アクティヴ領域（１）を画定するデザインの側端と前記第２アクティヴ領域（３）を画定するデザインの側端との間の最小距離より小さい、ことを特徴とする請求項１乃至５の何れかに記載の方法。
【請求項７】
前記第１アクティヴ領域（１）を画定するパターン間の前記空洞領域内に第２プラグ（１３）が形成される、ことを特徴とする請求項６に記載の方法。
【請求項８】
前記第２プラグ（１３）は、犠牲材料によって形成される、こと特徴とする請求項４及び７に記載の方法。
【請求項９】
前記アイソレーション領域（５）は、前記第２アクティヴ領域（３）の少なくとも側壁を被覆する横方向スペーサ（１５）を備える、ことを特徴とする請求項１乃至８の何れかに記載の方法。
【請求項１０】
第１半導体材料（２）から作られた第１アクティヴ領域（１）と、
第２半導体材料（４）から作られた第２アクティヴ領域（３）と、
前記第１アクティヴ領域（１）及び前記第２アクティヴ領域（３）は、第１アイソレーション材料（１４）から作られたアイソレーション領域（５）の両側に横方向に配置され、
前記第１半導体材料（２）及び前記第２半導体材料（４）は、支持層（７）の主面に垂直方向に、第２アイソレーション材料から作られたアイソレーション層（６）によって分離され、
前記アイソレーション領域（５）は、前記第１アクティヴ領域（１）の少なくとも片側端との境界をなす第１部分を備え、
前記第１部分及び前記第１アクティヴ領域（１）は、前記第１半導体材料（２）から作られた層と前記アイソレーション層（６）との間の界面と同一の平面を形成する解放主面を有し、
前記アイソレーション領域（５）及び前記第１アクティヴ領域（１）は、前記アイソレーション領域（５）と前記第１アクティヴ領域（１）との間の界面に沿って相補的な形状を有する、ことを特徴とするハイブリッド基板。
【請求項１】
支持層（７）と、第１半導体材料（２）から作られた層と、アイソレーション層（６）と、第２半導体材料（４）から作られた層と、を連続的に備える基板を準備し、
アイソレーション領域（５）と、第１アクティヴ領域（１）と、第２アクティヴ領域（３）と、を画定するように構成されたエッチング・マスク（８）を形成し、
前記第１アクティヴ領域（１）と前記第２アクティヴ領域（３）とは、横方向に離れており、且つ、前記アイソレーション領域（５）によって分離され、
少なくとも前記アイソレーション領域（５）と前記第１半導体材料（２）内の前記第１アクティヴ領域（１）とを画定するために、前記第１半導体材料（２）から作られた層と、前記アイソレーション層（６）と、前記第２半導体材料（４）と、をパターニングし、
前記第１アクティヴ領域（１）の主面を解放することによってソース基板内に空間を形成し、
前記エッチング・マスク（８）は、前記第１アクティヴ領域（１）の上方で除去され、
前記第１アクティヴ領域（１）は、前記第１半導体材料（２）内で作られ、
前記第２アクティヴ領域（３）は、前記第２半導体材料（４）内で作られ、
前記空間及びエッチング・マスクに第１アイソレーション材料（１４）を充填し、
前記第１アクティヴ領域（１）の主面が解放されるまで前記第１アイソレーション材料（１４）をエッチングすることによって、前記アイソレーション領域は、前記第１アイソレーション材料（１４）から作られる、ハイブリッド基板の製造方法。
【請求項２】
前記第１アクティヴ領域（１）の主面の解放は、少なくとも前記第１アクティヴ領域（１）を画定するための前記第１半導体材料（２）のパターニングの後に実行される、ことを特徴とする請求項１に記載の方法。
【請求項３】
前記第１半導体材料（２）のパターニングの前に、前記エッチング・マスク（８）の第１保護材料（９）を前記第１アクティヴ領域（１）のデザイン内の第２保護材料（１２）と取り替え、
前記第２保護材料（１２）は、前記アイソレーション層（６）のエッチング・プロセスに対して反応性がある、ことを特徴とする請求項１に記載の方法。
【請求項４】
前記エッチングマスク（８）は、追加の保護材料（１０）上に堆積された第１保護材料（９）を備え、
前記アイソレーション領域（５）を画定するデザインの前記エッチング・マスク（８）内に第１プラグ（１１）が形成され、
前記第２保護材料（１２）は、前記第１保護材料（９）が除去された後に、前記追加の保護材料（１０）によって形成される、ことを特徴とする請求項３に記載の方法。
【請求項５】
前記第１プラグ（１１）の除去と、
前記第２半導体材料（４）のパターニングと、
前記アイソレーション層（６）のパターニングと、
前記第１アクティヴ領域（１）を画定する前記追加の保護材料（１０）及び前記アイソレーション層（６）のパターニングの同時除去と、を連続的に備えることを特徴とする請求項４に記載の方法。
【請求項６】
前記エッチング・マスク（８）において、前記第１アクティヴ領域（１）の画定は、パターン及び空間を交互に配置することによって達成され、
隣接する２つのパターンの対向する２つの側端間の距離は、前記第１アクティヴ領域（１）を画定するデザインの側端と前記第２アクティヴ領域（３）を画定するデザインの側端との間の最小距離より小さい、ことを特徴とする請求項１乃至５の何れかに記載の方法。
【請求項７】
前記第１アクティヴ領域（１）を画定するパターン間の前記空洞領域内に第２プラグ（１３）が形成される、ことを特徴とする請求項６に記載の方法。
【請求項８】
前記第２プラグ（１３）は、犠牲材料によって形成される、こと特徴とする請求項４及び７に記載の方法。
【請求項９】
前記アイソレーション領域（５）は、前記第２アクティヴ領域（３）の少なくとも側壁を被覆する横方向スペーサ（１５）を備える、ことを特徴とする請求項１乃至８の何れかに記載の方法。
【請求項１０】
第１半導体材料（２）から作られた第１アクティヴ領域（１）と、
第２半導体材料（４）から作られた第２アクティヴ領域（３）と、
前記第１アクティヴ領域（１）及び前記第２アクティヴ領域（３）は、第１アイソレーション材料（１４）から作られたアイソレーション領域（５）の両側に横方向に配置され、
前記第１半導体材料（２）及び前記第２半導体材料（４）は、支持層（７）の主面に垂直方向に、第２アイソレーション材料から作られたアイソレーション層（６）によって分離され、
前記アイソレーション領域（５）は、前記第１アクティヴ領域（１）の少なくとも片側端との境界をなす第１部分を備え、
前記第１部分及び前記第１アクティヴ領域（１）は、前記第１半導体材料（２）から作られた層と前記アイソレーション層（６）との間の界面と同一の平面を形成する解放主面を有し、
前記アイソレーション領域（５）及び前記第１アクティヴ領域（１）は、前記アイソレーション領域（５）と前記第１アクティヴ領域（１）との間の界面に沿って相補的な形状を有する、ことを特徴とするハイブリッド基板。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【公開番号】特開２０１１−１３５０８０（Ｐ２０１１−１３５０８０Ａ）
【公開日】平成２３年７月７日（２０１１．７．７）
【国際特許分類】
【外国語出願】
【出願番号】特願２０１０−２８４９１４（Ｐ２０１０−２８４９１４）
【出願日】平成２２年１２月２１日（２０１０．１２．２１）
【出願人】（５１０２２５２９２）コミサリア ア レネルジー アトミック エ オ ゼネルジー アルテルナティブ (97)
【氏名又は名称原語表記】ＣＯＭＭＩＳＳＡＲＩＡＴ Ａ Ｌ’ＥＮＥＲＧＩＥ ＡＴＯＭＩＱＵＥ ＥＴ ＡＵＸ ＥＮＥＲＧＩＥＳ ＡＬＴＥＲＮＡＴＩＶＥＳ
【住所又は居所原語表記】Ｂａｔｉｍｅｎｔ Ｌｅ Ｐｏｎａｎｔ Ｄ，２５ ｒｕｅ Ｌｅｂｌａｎｃ，Ｆ−７５０１５ Ｐａｒｉｓ， ＦＲＡＮＣＥ
【出願人】（５０９０９６２２３）エスティマイクロエレクトロニクス、（クロル、２）、エスアエス (5)
【氏名又は名称原語表記】ＳＴＭＩＣＲＯＥＬＥＣＴＲＯＮＩＣＳ （ＣＲＯＬＬＥＳ ２） ＳＡＳ
【Ｆターム（参考）】
【公開日】平成２３年７月７日（２０１１．７．７）
【国際特許分類】
【出願番号】特願２０１０−２８４９１４（Ｐ２０１０−２８４９１４）
【出願日】平成２２年１２月２１日（２０１０．１２．２１）
【出願人】（５１０２２５２９２）コミサリア ア レネルジー アトミック エ オ ゼネルジー アルテルナティブ (97)
【氏名又は名称原語表記】ＣＯＭＭＩＳＳＡＲＩＡＴ Ａ Ｌ’ＥＮＥＲＧＩＥ ＡＴＯＭＩＱＵＥ ＥＴ ＡＵＸ ＥＮＥＲＧＩＥＳ ＡＬＴＥＲＮＡＴＩＶＥＳ
【住所又は居所原語表記】Ｂａｔｉｍｅｎｔ Ｌｅ Ｐｏｎａｎｔ Ｄ，２５ ｒｕｅ Ｌｅｂｌａｎｃ，Ｆ−７５０１５ Ｐａｒｉｓ， ＦＲＡＮＣＥ
【出願人】（５０９０９６２２３）エスティマイクロエレクトロニクス、（クロル、２）、エスアエス (5)
【氏名又は名称原語表記】ＳＴＭＩＣＲＯＥＬＥＣＴＲＯＮＩＣＳ （ＣＲＯＬＬＥＳ ２） ＳＡＳ
【Ｆターム（参考）】
[ Back to top ]