液晶表示装置及び液晶プロジェクターシステム
【課題】サンプリング信号のオーバーラップを防いでゴーストや縦筋の発生を抑え、且つ、書込み時間の変動を低減することでＤＡＣ回路の過剰な書込み能力を抑えることが可能な液晶表示装置を提供する。
【解決手段】タイミング制御回路２０は第２のクロック信号ＨＣＫの立ち上がりを第１のクロック信号ＤＣＫ分遅延させたサンプリング制御信号ＨＣＴＮ、ＨＣＴＮＢを生成し、水平走査回路１１に出力する。水平走査回路１１は第２のクロック信号ＨＣＫに同期して第１の出力信号ＨＳＲを出力するシフトレジスタ１１ａと、サンプリング制御信号と第１の出力信号との論理積の第２の出力信号ＨＯＵＴを転送回路部に出力するアンド回路１１ｂと、を具備する。
【解決手段】タイミング制御回路２０は第２のクロック信号ＨＣＫの立ち上がりを第１のクロック信号ＤＣＫ分遅延させたサンプリング制御信号ＨＣＴＮ、ＨＣＴＮＢを生成し、水平走査回路１１に出力する。水平走査回路１１は第２のクロック信号ＨＣＫに同期して第１の出力信号ＨＳＲを出力するシフトレジスタ１１ａと、サンプリング制御信号と第１の出力信号との論理積の第２の出力信号ＨＯＵＴを転送回路部に出力するアンド回路１１ｂと、を具備する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像・文字等を表示する液晶表示装置及びそれを用いた液晶プロジェクターシステムに関するものである。
【背景技術】
【０００２】
近年、液晶表示装置は、小型表示装置から所謂ＯＡ機器の端末用に広く普及しており、特に、ＯＡ機器においては映像を大画面に投影する投影型液晶表示装置が盛んに利用されている。
【０００３】
この投影型液晶表示装置には、大別すると透過型液晶表示装置と反射型液晶表示装置とがある。反射型液晶表示装置には、反射電極の下部にアクティブマトリクス駆動に必要なスイッチング素子と容量及び配線が配置されている。このため、反射型液晶表示装置は液晶表示パネルの小型化、高精細化、高輝度化において、透過型液晶表示装置と比較して有利な点が多い。
【０００４】
近年、液晶表示装置に対する高精細化が求められており、反射型液晶表示装置は投影して大画面で画像を表示するため高精細画素の要求が強い。従って、高精細な反射型液晶表示装置を安易な考えで実現していくと、半導体基板のチップサイズは巨大化の一途をたどることになる。しかしながら、この巨大化はコストアップに直接繋がるため、チップサイズは可能な限り、小さくすることが望ましく、そのためには画素サイズの微細化が求められている。
【０００５】
表示画素数が増した場合でも、外部駆動回路の部品点数を削減でき、低消費電力が容易となる液晶表示装置として、特許文献１（特開平１０−１７７３７１号公報）に記載されたものがある。同文献の液晶表示装置によれば、外部駆動回路の部品点数を削減でき、アナログ入力の液晶表示装置のように直接液晶素子をドライブするよりもデジタル入力とすることでビデオ信号線の負荷を小さくすることができる。
【０００６】
更に、ＤＡＣ１個当たりの負荷も小さくできると共に液晶画素への書込時間を長くできるので、駆動周波数を低くすることが可能となる。これにより液晶装置全体として低消費電力が容易となり、ノイズの影響が少なく高画質化が可能となる。
【０００７】
一方、アクティブマトリクス型液晶装置において、水平走査回路から順次出力されるサンプリング信号が、配線抵抗や寄生容量によって波形になまりが生じる場合がある。この波形のなまりにより各サンプリング信号間にオーバーラップが存在すると、ゴーストや縦筋が発生し、画質を低下させてしまうことが知られている。特許文献１の液晶表示装置においても同様である。
【０００８】
この課題を解決する方法として、特許文献２（特開２００３−６６９１４号公報）に記載の方法がある。同文献の方法では、クロック生成回路にて水平走査クロック信号を複数のインバータで数十ｎｓ遅延させた信号と、水平走査クロック信号とをＮＡＮＤ合成する。そして、水平走査クロック信号に対して同じ周期で且つデューティ比の小さいクロックを生成する。この生成されたクロック信号によりサンプリング信号のオーバーラップを防いでいる。
【特許文献１】特開平１０−１７７３７１号公報
【特許文献２】特開２００３−６６９１４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
特許文献２の方法では、複数のインバータの遅延時間によりデューティ比を制御してサンプリング信号のオーバーラップを防いでいるが、製造時の素子特性のばらつき、動作条件等の影響により遅延時間が変動してしまう。そのため、サンプリング信号のオーバーラップしていない期間にばらつきを生じ、結果的に書込み時間も変動してしまう。よって、書込み時間の変動を考慮し、最小の書込み時間においてもＤＡＣ回路は十分な書込み能力を持つように設計する必要がある。しかし、ＤＡＣ回路の規模が大きくなり、消費電力の増加及びチップサイズの増加につながってしまう。
【００１０】
本発明の目的は、サンプリング信号のオーバーラップを防いでゴーストや縦筋の発生を抑え、且つ、書込み時間の変動を低減することでＤＡＣ回路の過剰な書込み能力を抑えることが可能な液晶表示装置を提供することにある。
【課題を解決するための手段】
【００１１】
本発明の液晶表示装置は、複数の画素が行列状に配列された表示領域と、第１のクロック信号に基づいてデジタルビデオ信号をアナログビデオ信号に変換して出力するデジタルアナログ変換回路部とを具備する。また、前記アナログビデオ信号を信号線を介して前記画素に転送する転送回路部と、第２のクロック信号に基づいて前記転送回路部を動作させる水平走査回路とを具備する。更に、前記水平走査回路から前記転送回路部に出力される信号を制御するタイミング制御回路とを具備する。そして、前記タイミング制御回路は、前記第１及び第２のクロック信号に基づき立ち上がりを前記第１のクロック信号分遅延させた信号を生成し、前記水平走査回路に出力する。
【発明の効果】
【００１２】
本発明によれば、データクロック信号等を用いてロジック的に遅延時間を制御するため、複数のインバータ等の遅延時間によりサンプリング信号を制御する場合に比べて製造時の素子特性のばらつき、動作条件等の影響を低減できる。よって、書込み時間の変動を低減でき、ＤＡＣ回路の書込み能力を過剰に設計する必要が無くなり、消費電力の増加及びチップサイズの増大化を抑えることが出来る。
【発明を実施するための最良の形態】
【００１３】
次に、発明を実施するための最良の形態について図面を参照して詳細に説明する。
【００１４】
（実施形態１）
図１乃至図５を参照して本発明の実施形態１について説明する。図１は本実施形態に係る反射型液晶表示装置（表示パネル）のシステム構成を模式的に示す斜視図である。図中１は駆動回路及び画素部（後述参照）が一体に形成された液晶表示基板（アクティブマトリクス基板）としてのシリコン基板（単結晶半導体基板）である。
【００１５】
本実施形態では、このシリコン基板（単結晶半導体基板）を用いた反射型液晶表示装置を説明するが、本発明はこれに限定されるものではなく、例えば、絶縁基板を用いた透過型液晶表示装置であっても構わない。
【００１６】
３は透明電極（対向基板）であり、液晶を反転駆動する際の共通電極となる。５は表示領域である。シリコン基板１と透明電極３との間に表示領域５を囲むようにシール材２が配置されている。
【００１７】
シリコン基板１とシール材２と透明電極３で囲まれた空間に液晶層が封止されている。更に、シリコン基板１の四辺のうち一辺側に電源や各信号のＰＡＤ（パッド）が集められている。このＰＡＤにフレキシブル配線４が接続されている。この１つのフレキシブル配線４を介して電源や各信号が入力される。シリコン基板１の一辺に全ての信号及び電源を集める理由は、実装上及びコストのことを考慮したことによる。
【００１８】
６は表示パネル制御用及びビデオデータ出力用のＩＣ（集積回路）を搭載した駆動基板（外部駆動回路基板）、７は制御ＩＣ、８はドライバＩＣを示す。即ち、７は映像ソース（図示せず）からデータを受信し、クロック等のタイミング関係やビデオデータを出力する制御ＩＣである。８は制御ＩＣ７から出力されたビデオデータを、フレキシブル配線４を介して表示パネルに出力するドライバＩＣである。このように制御ＩＣ７、ドライバＩＣ８が外部駆動回路基板６上に搭載されている。
【００１９】
本実施形態では、以上のように同一のシリコン基板１上に走査回路等の駆動回路と画素電極が形成され、駆動回路一体型の反射型液晶表示装置が構成されている。このように単結晶半導体基板を素子基板とした反射型液晶表示装置はＬＣＯＳ（Liquid Crystal On Silicon）とも呼ばれている。
【００２０】
図２はこの駆動回路一体型の反射型液晶表示装置におけるシリコン基板１上の画素領域及び駆動回路の配置例を示す平面図である。図中１０は画素領域（表示領域）、１１は水平走査回路、１３は垂直走査回路、１４はＰＡＤ部、１５はＩ／Ｏ（Input/Output）部、１６はＤＡＣ部、１７は転送スイッチ群である。表示領域１０は複数の画素が行列状に配列されている。
【００２１】
これら各構成要素１０〜１７が同一シリコン基板１上に一体に形成されている。４は図１に示すフレキシブル配線であって、ＰＡＤ部１４に接続されている。全ての電源、制御信号及びビデオデータ信号はシリコン基板１の一辺に接続されたフレキシブル配線４より供給される。
【００２２】
図３はシリコン基板１上に一体に形成された画素領域（表示領域）及び駆動回路の回路構成の一例を示す。画素３１はスイッチングトランジスタ等からなるスイッチ素子３２と保持容量３３と反射電極３４で構成されている。画素３１内のスイッチ素子３２はＮＭＯＳトランジスタで構成されている。
【００２３】
同一行の画素３１内のスイッチ素子３２のゲートはゲート線４３に接続されており、ゲート線４３には垂直走査回路（垂直シフトレジスタ）１３の各レジスタの出力が印加される。同一列の画素３１内のスイッチ素子３２のソース（ＮＭＯＳトランジスタの左側端子）は信号線４２に接続されている。このように複数の画素３１が行列状に配列され、表示領域が構成されている。
【００２４】
各画素３１のスイッチ素子３２のドレイン（ＮＭＯＳトランジスタの右側端子）は保持容量３３と反射電極３４とに接続され、保持容量３３のもう一端は全画素共通のＶｃｏｍ電位に接続されている。信号線４２は転送スイッチ２３を介してビデオ線４１に接続されている。各ビデオ線４１には夫々入力されたデジタルビデオ信号からアナログビデオ信号に変換する複数のＤＡＣ回路２２（ＤＡＣ１〜ＤＡＣ４）が接続されている。
【００２５】
ＤＡＣ回路２２は後述するデータ制御回路２１と共にデータクロック信号ＤＣＫに基づいてデジタルビデオ信号をアナログビデオ信号に変換して出力するデジタルアナログ変換回路部を構成する。デジタルアナログ変換回路部からの出力信号は信号線４２を介して画素３１に供給される。
【００２６】
また、図中のＨＣＫ、ＨＳＴは外部駆動回路基板６から伝送される水平走査クロック信号及び水平走査スタート信号である。以下、ＨＣＫは第２のクロック信号という。第２のクロック信号ＨＣＫはタイミング制御回路２０や水平走査回路１１に入力され、水平走査スタート信号ＨＳＴは水平走査回路１１に入力される。
【００２７】
水平走査回路１１はシフトレジスタ回路（カウンタ回路）１１ａ及び各レジスタの出力に接続されたＡＮＤ回路１１ｂにより構成されている。カウンタ回路１１ａは第２のクロック信号ＨＣＫに同期して第１の出力信号であるＨＳＲを出力する。ＡＮＤ回路１１ｂはタイミング制御回路２０からの信号（ＨＣＴＮ、ＨＣＮＴＢ）と第１の出力信号のＨＳＲとの論理積をとって第２の出力信号を生成する論理回路である。この論理回路は生成した第２の出力信号ＨＯＵＴを上述の転送回路部に出力する。ＡＮＤ回路（論理回路）１１ｂはＤＡＣ回路２２のチャンネル数に対応して複数配置されている。
【００２８】
ＨＣＫは水平走査回路１１の動作基準となるクロック信号であり、ＨＣＫに同期して水シフトレジスタ１１ａから第１の出力信号ＨＳＲ１〜ＨＳＲ４が順次出力される（図５参照）。ＨＳＴは水平走査回路１１のスタート信号であり、ＨＳＴにより水平方向の走査を開始する（図５参照）。
【００２９】
水平走査回路１１の出力はスイッチ（ＳＷ）制御線１２を介して転送回路部の各転送スイッチ２３のゲートに接続されている。水平走査回路１１からＳＷ制御線１２に出力される制御信号（サンプリング信号）は４画素分の信号線４２に接続された４つの転送スイッチ２３を同時にＯＮ／ＯＦＦ可能である。転送スイッチ２３は各ＤＡＣ回路２２からのアナログビデオデータを信号線４２を介して画素３１に転送する転送回路部を構成する。転送回路部は水平走査回路１１からの信号によって動作が制御される。
【００３０】
ＶＣＫ、ＶＳＴは外部駆動回路基板６から伝送される垂直走査クロック信号及び垂直走査スタート信号であり、垂直走査回路１３に入力される。垂直走査回路１３の出力は各画素３１のスイッチング素子（ＮＭＯＳトランジスタ）のゲートに接続されている。垂直走査クロック信号ＶＣＫは図面には示していないが、垂直走査回路１３の動作基準となるクロック信号である。垂直走査回路１３は垂直走査信号ＶＣＫに同期して順次表示領域の行を選択する。垂直走査スタート信号ＶＳＴは垂直走査回路１３の垂直走査のスタート信号である。
【００３１】
ＤＡＴＡは外部駆動回路基板６から伝送されるシリアルデータのｎビット（ｎは２以上の整数）のデジタルビデオ信号であり、データ制御回路２１に入力される。ＤＡＴＡは便宜上1本の配線で示しているが、デジタルビデオ信号のビット数に対応した、ｎ本のバス配線である。
【００３２】
ＤＣＫ、ＤＬＴは外部駆動回路基板６（制御ＩＣ７）から伝送されるデータクロック信号及びデータラッチ信号であり、データ制御回路２１に入力される。ＤＣＫはタイミング制御回路２０にも出力される。以下、データクロック信号ＤＣＫは第１のクロック信号という。
【００３３】
データ制御回路２１は外部駆動回路基板６（ドライバＩＣ８）からのシリアルデータのデジタルビデオ信号ＤＡＴＡをパラレルデータに変換し、その出力は各ＤＡＣ回路２２（ＤＡＣ１〜ＤＡＣ４）に入力される。本発明ではＤＡＣ回路の数をチャンネル数（ｃｈ）と呼ぶ。便宜上、ＤＡＣ回路を４ｃｈとしているが、本発明はこれに限定されるものではない。上述のようにデータ制御回路２１とＤＡＣ回路２２は第１のクロック信号に基づいてデジタルビデオ信号をアナログビデオ信号に変換して出力するデジタルアナログ変換回路部を構成する。
【００３４】
第１のクロック信号ＤＣＫはデータ書込み時の基準となるクロック信号であり、データ制御回路２１はＤＣＫに同期して各チャネル毎にＤＡＴＡをパラレル信号に変換する。データラッチ信号ＤＬＴはパラレル信号をラッチするのに用いられ、データ制御回路２１はＤＬＴに同期して変換されたパラレル信号をラッチする。
【００３５】
タイミング制御回路２０には、第１のクロック信号であるＤＣＫ及び第２のクロック信号であるＨＣＫが入力される。タイミング制御回路２０は第２のクロック信号の立ち上がりを第１のクロック信号分遅延させたサンプリング制御信号ＨＣＮＴを生成し、水平走査回路１１に出力する。
【００３６】
サンプリング制御信号ＨＣＮＴＢはサンプリング制御信号ＨＣＮＴの反転信号である。上述した制御信号（ＤＡＴＡ，ＤＣＫ，ＤＬＴ，ＨＣＫ，ＨＳＴ，ＶＣＫ，ＶＳＴ）を受信する各端子は図２中のＰＡＤ部１４内に設けられている。
【００３７】
次に、図４、図５を参照して本実施形態の動作を説明する。なお、垂直走査回路１３の構成に関しては公知技術が適用され、本発明の特徴部分とは直接関係しないため、詳細な説明は省略する。
【００３８】
図４はデジタルビデオ信号ＤＡＴＡ、データラッチ信号ＤＬＴ、第１のクロック信号であるＤＣＫ、第２のクロック信号であるＨＣＫ及びサンプリング制御信号ＨＣＮＴ、ＨＣＮＴＢの各信号の一例を示す。
【００３９】
タイミング制御回路２０から出力されるサンプリング制御信号ＨＣＮＴ、ＨＣＮＴＢは外部駆動基板６より入力される第２のクロック信号ＨＣＫを、第１のクロック信号ＤＣＫに同期して遅延させ、その信号を２分周した信号である。つまり、タイミング制御回路２０は第２のクロック信号の立ち上がりを第１のクロック信号分遅延させた信号ＨＣＮＴ、ＨＣＮＴＢを生成する。
【００４０】
また、デジタルアナログ変換回路部においてデータ制御回路２１はデジタルビデオ信号ＤＡＴＡの、４ｃｈ分のシリアル信号を第１のクロック信号ＤＣＫに同期して、各ｃｈ（ＤＡＣ１〜ＤＡＣ４）毎にパラレル信号に変換する。
【００４１】
更に、デジタルアナログ変換回路部においてパラレル信号に変換されたデジタルビデオ信号はデータラッチ信号ＤＬＴに同期してラッチされる。そして、各ＤＡＣ２２はｃｈ毎にラッチされたデジタルビデオ信号をアナログビデオ信号に変換し、各ビデオ線４１にそれぞれ出力する。
【００４２】
図５は水平走査回路１１の動作を説明するタイミングチャートの一例を示す。シフトレジスタ１１ａは水平走査スタート信号ＨＳＴが入力されると、第２のクロック信号ＨＣＫに同期して第１の出力信号（ＨＳＲ１〜ＨＳＲ４）を後段の論理回路のＡＮＤ回路１１ｂに出力する。（ＨＳＲ１〜ＨＳＲ４はシフトレジスタ信号である）。
【００４３】
その際、タイミング制御回路２０は第２のクロック信号ＨＣＫの立ち上がりを第１のクロック信号ＤＣＫ分遅延させたサンプリング制御信号ＨＣＴＮ、ＨＣＴＮＢを生成し、水平走査回路１１に出力する。水平走査回路１１はサンプリング制御信号ＨＣＴＮ、ＨＣＴＮＢと上述の第１の出力信号（ＨＳＲ１〜ＨＳＲ４）との論理積をとって第２の出力信号（ＨＯＵＴ１、ＨＯＵＴ３）を出力する。
【００４４】
奇数番目のサンプリング信号（ＨＯＵＴ１、ＨＯＵＴ３）は、シフトレジスタ１１ａの奇数番目の出力信号（ＨＳＲ１、ＨＳＲ３）とサンプリング制御信号ＨＣＮＴとの論理積である。即ち、ＡＮＤ回路（論理回路）１１ｂにより第１の出力信号（ＨＳＲ１、ＨＳＲ３）とサンプリング制御信号ＨＣＮＴとの論理積をとって第２の出力信号ＨＯＵＴ１、ＨＯＵＴ３を生成する。
【００４５】
偶数番目のサンプリング信号（ＨＯＵＴ２、ＨＯＵＴ４）は、シフトレジスタ１１ａの偶数番目の出力信号（ＨＳＲ２、ＨＳＲ４）とサンプリング制御信号ＨＣＮＴＢとの論理積である。即ち、ＡＮＤ回路（論理回路）１１ｂにより第１の出力信号ＨＳＲ２、ＨＳＲ４とサンプリング制御信号ＨＣＮＴＢとの論理積をとって第２の出力信号ＨＯＵＴ２、ＨＯＵＴ４を生成する。
【００４６】
第２の出力信号ＨＯＵＴ１〜ＨＯＵＴ４がハイレベルの時に所望の転送スイッチ２３がＯＮ状態になり、信号線４２を介してアナログビデオ信号が表示領域の画素３１に書き込まれる。従って、第２の出力信号ＨＯＵＴ１〜ＨＯＵＴ４がハイレベルの期間が書込み時間となる。
【００４７】
図５から明らかなように信号ＨＯＵＴ１〜ＨＯＵＴ４は、全ての信号がローレベルとなる期間を有している。即ち、ＨＯＵＴ（ｎ）（ｎ＝２、３，４）がハイレベルに移行する時はＨＯＵＴ（ｎ−１）が確実にローレベルになっている。本発明ではこのローレベル期間を重なり防止期間と定義する。
【００４８】
重なり防止期間は、サンプリング制御信号ＨＣＮＴ、ＨＣＮＴＢの第２のクロック信号ＨＣＫに対する遅延時間Ｔｄにより制御される。遅延時間Ｔｄを、信号ＨＯＵＴ１〜ＨＯＵＴ４が配線抵抗や寄生容量によって生じる波形のなまりの長さよりも大きな時間に設定する。そうすることで、各サンプリング信号がオーバーラップすることがなくなり、ゴーストや縦筋の発生を抑えることができる。
【００４９】
本実施形態では、アクティブマトリクス基板上のタイミング制御回路２０にて第２のクロック信号の立ち上がりを第１のクロック信号ＤＣＫを用いてロジック的に第１のクロック信号分遅延させて遅延時間Ｔｄを制御する。そのため、複数のインバータ等の遅延時間により重なり防止期間を制御する場合に比べ、製造時の素子特性のばらつき、動作条件等の影響を低減できる。
【００５０】
書込み時間は重なり防止期間だけ削られるため、書込み時間の変動も低減することができる。よって、書込み時間の変動に合わせてＤＡＣ回路２２の書込み能力を過剰に設計する必要が無くなる。ＤＡＣ回路２２の規模を小さくすることで消費電力を低減でき、チップサイズを縮小することができる。
【００５１】
また、入力信号に特別な制御信号を用いることが無く、パネル動作に必要な信号のみでサンプリング制御信号ＨＣＮＴ、ＨＣＮＴＢを生成している。よって、外部回路で制御信号を生成する回路が不要となる。更に、フレキシブル配線数、基板上の端子数も増やす必要がなく、コストの観点からも有利である。
【００５２】
ここで、本実施形態では、各制御信号（データラッチ信号ＤＬＴ、第２のクロック信号ＨＣＫ、水平走査スタート信号ＨＳＴ、垂直走査クロック信号ＶＣＫ、垂直走査スタート信号ＶＳＴ）は外部駆動回路基板６より入力される。その際、タイミング制御回路２０にて第１のクロック信号ＤＣＫをもとにデータラッチ信号ＤＬＴ、第２のクロック信号ＨＣＫ、水平走査スタート信号ＨＳＴ、垂直走査クロック信号ＶＣＫ、垂直走査スタート信号ＶＳＴのうち少なくとも１つを生成可能である。
【００５３】
図６はその場合のブロック図を示す。図６では図１〜図３と同一部分には同一符号を付している。シリコン基板１は同様に単結晶半導体基板である。表示領域１０は複数の画素が行列状に配列されている。
【００５４】
図中ＤＡ１〜ＤＡ４は外部駆動回路基板６から伝送されるシリアルデータのデジタルビデオ信号である。ＤＣＫは外部駆動回路基板６から伝送される第１のクロック信号である。これらデジタルビデオ信号及びデータクロック信号を受信する各端子は図２中のＰＡＤ部１４内に設けられている。
【００５５】
タイミング制御回路２０には外部駆動回路基板６からフレキシブル配線４を介して第１のクロック信号ＤＣＫが入力される。タイミング制御回路２０は主としてカウンタ回路で構成され、第１のクロック信号ＤＣＫをカウンタ回路のクロック信号として入力する。タイミング制御回路２０はＤＣＫをもとに所望のタイミングでデータラッチ信号ＤＬＴ、第２のクロック信号ＨＣＫ、水平走査スタート信号ＨＳＴ、垂直走査クロック信号ＶＣＫ及び垂直走査スタート信号ＶＳＴを生成する。
【００５６】
データ制御回路２１は主としてシフトレジスタ回路とラッチ回路で構成されている。データ制御回路２１にはシリアルデータのデジタルビデオ信号（ＤＡ１〜ＤＡ４）と、第１のクロック信号ＤＣＫと、データラッチ信号ＤＬＴとが入力される。データ制御回路２１に入力されるＤＣＫはタイミング制御回路２０を介さずに直接データ制御回路２１に入力しても構わない。
【００５７】
データ制御回路２１はシリアルデータをパラレルデータに変換し、その出力をＤＡＣ部２２に入力する。データ転送速度を考慮するとデータ制御回路２１とタイミング制御回路２０は図２に示すＩ／Ｏ部１５内に設けることが望ましい。
【００５８】
水平走査回路１１にはタイミング制御回路２０にて生成された第２のクロック信号ＨＣＫと水平走査スタート信号ＨＳＴが入力される。水平走査回路１１の出力はスイッチ（ＳＷ）制御線１２を介して転送スイッチ１７群の各転送スイッチ２３のゲートに入力される。水平走査回路１１からＳＷ制御線１２に出力する制御信号は４画素分の信号線４２に接続された４つの転送スイッチ（転送回路部）２３を同時にＯＮ／ＯＦＦする。
【００５９】
垂直走査回路１３にはタイミング制御回路２０にて生成された垂直走査クロック信号ＶＣＫと垂直走査スタート信号ＶＳＴが入力される。垂直走査回路１３の出力は各画素３１のスイッチング素子（ＮＭＯＳトランジスタ）のゲートに接続されている。
【００６０】
ビデオ信号ＤＡ１〜ＤＡ４はシリアルデータであるため、第１のクロック信号ＤＣＫに同期して８ビットのデータ（ＤＡＣ１〜ＤＡＣ４データ）毎にパラレルデータに変換される。その後、各パラレルデータはデータ制御回路２１にてデータラッチ信号ＤＬＴに同期してラッチされる。
【００６１】
データ制御回路２１にてパラレルデータに変換及びラッチされた８ビットのデジタルビデオ信号は対応する４つのＤＡＣ回路２２にそれぞれ並列に出力され、各ＤＡＣ回路２２にてアナログビデオ信号に変換される。この変換されたアナログビデオ信号は各ビデオ線４１にそれぞれ出力される。
【００６２】
一方、これと並行して水平走査回路１１には第２のクロック信号ＨＣＫが入力される。このＨＣＫは1ｃｈ分のシリアルデータ、即ち、データクロック信号ＤＣＫの８ビットが１周期に対応するクロック信号で構成されている。よって、４つのビデオ線４１の各アナログビデオ信号は第２のクロック信号ＨＣＫに基づく水平走査回路１１からの出力による各転送スイッチ２３のＯＮ時に対応する４つの信号線４２に同時に送られる。
【００６３】
これにより、画素部１０内では各アナログビデオ信号が、各信号線４２を介して対応する４つの画素３１に同時に書き込まれる。この後の動作は上述の画素部１０の回路動作と同じである。
【００６４】
なお、サンプリング制御信号ＨＣＮＴ、ＨＣＮＴＢは図４のタイミングに限定されるものではなく、第２のクロック信号ＨＣＫの立ち上りタイミングに対し、早いタイミングとなっても構わない。
【００６５】
（実施形態２）
次に、図７〜図９を参照して本発明に係る液晶表示装置の実施形態２を説明する。実施形態１の構成では、ビデオ線４１が有効画素領域の水平方向全てに配置されているため、これに付随する寄生容量が大きく、ＤＡＣ回路２２の消費電力が大きくなってしまう。実施形態２はこの点を解消した液晶表示装置である。
【００６６】
図７は本実施形態に係る液晶表示装置においてシリコン基板上の画素領域及び駆動回路構成を示す図である。図７では図３と同一部分には同一符号を付している。実施形態１との違いは、４本のＳＷ制御線１２とＤＡＣ回路２２が有効画素領域の水平方向に配置され、水平走査回路１１は実施形態１に示すＤＡＣ回路の位置にある点である。
【００６７】
言い換えると、ＤＡＣ回路の配置場所と水平走査回路の配置場所とを入れ替えた構成となっている。この構成により、ビデオ線４１はＤＡＣ回路２２と転送スイッチ２３との間にのみ配置され、ビデオ線の寄生容量を低減できる。表示領域１１は第１の実施形態と同様に複数の画素が行列状に配列されている。その他の構成は実施形態１と同様であるので詳しい説明は省略する。
【００６８】
ここで、図７に示す水平走査回路１１の構成は実施形態１の構成でも構わないが、シフトレジスタの各レジスタの出力に対して１つのＡＮＤ回路１１ｂが必要となっており、水平走査回路１１の回路規模が大きくなってしまう。よって、本実施形態では図８に示す水平走査回路の構成としている。
【００６９】
図８に示すように水平走査回路１１はＡＮＤ回路１１ｂ、カウンタ回路１１ｃ及びデコーダ回路１１ｄより構成されている。カウンタ回路１１ｃには第２のクロック信号ＨＣＫと水平走査スタート信号ＨＳＴが入力される。
【００７０】
カウンタ回路１１ｃの最下位ビット出力（ＨＣ１、ＨＣ１Ｂ）はＡＮＤ回路１１ｂを介してデコーダ回路１１ｄに入力され、カウンタ回路１１ｃの最下位ビット出力以外（ＨＣ２、ＨＣ２Ｂ、ＨＣ３、ＨＣ３Ｂ）は直接デコーダ回路１１ｄに入力される。ＨＣ１信号が入力されるＡＮＤ回路にはサンプリング制御信号ＨＣＮＴが入力され、ＨＣ１Ｂ信号が入力されるＡＮＤ回路にはサンプリング制御信号ＨＣＮＴＢが入力される。デコーダ回路１１ｄの出力信号（ＨＯＵＴ１〜ＨＯＵＴ４）は、図６に示すようにそれぞれ所望の転送スイッチ２３のゲートに入力される。
【００７１】
図９は本実施形態のデジタルビデオ信号ＤＡＴＡ、データラッチ信号ＤＬＴ、第１のクロック信号ＤＣＫ、第２のクロック信号ＨＣＫ及びサンプリング制御信号ＨＣＮＴ、ＨＣＮＴＢのタイミングの一例を示す。本実施形態では、ＤＡＣ回路２２の各ｃｈ（ＤＡＣ１〜ＤＡＣ４）に接続される信号線が実施形態１と異なるため、デジタルビデオ信号ＤＡＴＡの入れ替えを行っている。その他の信号は実施形態１の図４と同様であるため詳しい説明は省略する。
【００７２】
次に、本実施形態の動作を図７〜図９を用いて説明する。カウンタ回路１１ｃは第２のクロック信号ＨＣＫをクロック信号とし、水平走査スタート信号ＨＳＴをリセット信号として動作する。
【００７３】
タイミング制御回路２０は実施形態１と同様に第１のクロック信号ＤＣＫと第２のクロック信号ＨＣＫからサンプリング制御信号ＨＣＮＴとＨＣＮＴＢを生成し（図５参照）、水平走査回路１１に出力する。サンプリング制御信号ＨＣＮＴ、ＨＣＮＴＢは、実施形態１同様に第２のクロック信号ＨＣＫの立ち上がりを、第１のクロック信号分遅延させた信号である。
【００７４】
各ＡＮＤ回路１１ｂにてＨＣ１とサンプリング制御信号ＨＣＮＴの論理積、ＨＣ１Ｂとサンプリング制御信号ＨＣＮＴＢの論理積を求め、最下位ビット（ＨＣ１、ＨＣ１Ｂ）のパルス幅が遅延時間Ｔｄ短くなった信号をデコーダ回路１１ｄに出力する。
【００７５】
これにより、デコーダ回路１１ｄの出力信号（ＨＯＵＴ１〜ＨＯＵＴ４）のパルス幅は、最下位ビットのパルス幅で決まるため、ＨＯＵＴ１〜ＨＯＵＴ４は図５に示すタイミングと同様となる。従って、実施形態１と同様の効果が得られ、消費電力の低減、回路規模の低減も実現できる。
【００７６】
（実施形態３）
次に、本発明に係るアクティブマトリックス基板を用いた反射型液晶表示装置を使用した液晶プロジェクターシステムについて説明する。図１０は本発明に係る液晶プロジェクターシステムの一実施形態を示す図である。
【００７７】
図中１１０１はランプ、１１０２はリフレクター、１１０３はロッドインテグレーター、１１０４はコリメーターレンズ、１１０５は偏光変換系、１１０６はリレーレンズ、１１０７はダイクロイックミラーである。１１０８は偏光ビームスプリッター、１１０９はクロスプリズム、１１１０は本発明のアクティブマトリックス基板を用いた反射型液晶パネル、１１１１は投影レンズ、１１１２は全反射ミラーである。
【００７８】
ランプ１１０１から出た光束はリフレクター１１０２で反射され、インテグレーター１１０３の入り口に集光する。このリフレクター１１０３は楕円リフレクターであり、発光部及びインテグレーター入り口にその焦点が存在する。
【００７９】
インテグレーター１１０３に入った光束はインテグレーター内部で０〜数回反射を繰り返し、インテグレーター出口で２次光源像を形成する。２次光源形成法としてはフライアイを用いた方法もあるが、ここでは省略する。２次光源からの光束はコリメーターレンズ１１０４を通して、おおむね平行光とされ、偏光変換系の偏光ビームスプリッター１１０５に入射する。
【００８０】
Ｐ波は偏光ビームスプリッター１１０５で反射され、λ／２板を通りＳ波となり、全てがＳ波となりリレーレンズ１１０６に入射する。光束はリレーレンズ１１０６によりパネルに集光される。パネルに集光される間に色分解ダイクロイックミラー１１０７、偏光板（不図示）、偏光ビームスプリッター１１０８、クロスプリズム１１０９等で色分解系が構成され、Ｓ波がそれぞれ３枚の液晶パネル１１１０に入射する。
【００８１】
液晶パネル１１１０では液晶シャッターが、映像に合わせて画素毎に電圧を制御する。液晶の作用によりＳ波を楕円偏光（もしくは直線偏光）に変調し、偏光ビームスプリッター１１０８でＰ波成分を透過させ、クロスプリズム１１０９で色合成した後投影レンズ１１１１から投影する形態が一般的である。このように本発明の液晶表示装置を用いて液晶プロジェクターシステムを構成する。
【図面の簡単な説明】
【００８２】
【図１】本発明の実施形態１に係る反射型液晶表示装置を示す斜視図である。
【図２】実施形態１のシリコン基板に搭載される画素領域及び駆動回路の配置例を示す平面図である。
【図３】実施形態１のシリコン基板に搭載される画素領域及び駆動回路の内部構成を示す回路図である。
【図４】実施形態１の各部の信号を示すタイミングチャートである。
【図５】実施形態１の水平走査を説明するタイミングチャートである。
【図６】実施形態１のタイミング制御回路により各種制御信号を作成する場合のブロック図である。
【図７】本発明の実施形態２に係る反射型液晶表示装置のシリコン基板上の画素領域及び駆動回路の内部構成を示す回路図である。
【図８】実施形態２の水平走査回路の構成例を示す回路図である。
【図９】実施形態２の各部の信号を示すタイミングチャートである。
【図１０】本発明に係る液晶プロジェクターシステムの一実施形態を示す図である。
【符号の説明】
【００８３】
１ シリコン基板（液晶表示基板）
２ シール材
３ 透明電極（共通電極）
４ フレキシブル配線
５ 表示領域
６ 駆動基板（外部駆動回路基板）
７ 制御ＩＣ
８ ドライバＩＣ
１０ 画素部（表示領域）
１１ 水平走査回路
１１ａ シフトレジスタ
１１ｂ ＡＮＤ回路
１１ｃ カウンタ回路
１１ｄ デコーダ回路
１２ ＳＷ制御線
１３ 垂直走査回路
１４ ＰＡＤ部
１５ Ｉ／Ｏ部
１６ ＤＡＣ部
１７ 転送スイッチ群
２０ タイミング制御回路
２１ データ制御回路
２２ ＤＡＣ回路
２３ 転送スイッチ
３１ 画素
３２ スイッチ素子
３３ 保持容量
３４ 反射電極
４１ ビデオ線
４２ 信号線
４３ ゲート線
【技術分野】
【０００１】
本発明は、画像・文字等を表示する液晶表示装置及びそれを用いた液晶プロジェクターシステムに関するものである。
【背景技術】
【０００２】
近年、液晶表示装置は、小型表示装置から所謂ＯＡ機器の端末用に広く普及しており、特に、ＯＡ機器においては映像を大画面に投影する投影型液晶表示装置が盛んに利用されている。
【０００３】
この投影型液晶表示装置には、大別すると透過型液晶表示装置と反射型液晶表示装置とがある。反射型液晶表示装置には、反射電極の下部にアクティブマトリクス駆動に必要なスイッチング素子と容量及び配線が配置されている。このため、反射型液晶表示装置は液晶表示パネルの小型化、高精細化、高輝度化において、透過型液晶表示装置と比較して有利な点が多い。
【０００４】
近年、液晶表示装置に対する高精細化が求められており、反射型液晶表示装置は投影して大画面で画像を表示するため高精細画素の要求が強い。従って、高精細な反射型液晶表示装置を安易な考えで実現していくと、半導体基板のチップサイズは巨大化の一途をたどることになる。しかしながら、この巨大化はコストアップに直接繋がるため、チップサイズは可能な限り、小さくすることが望ましく、そのためには画素サイズの微細化が求められている。
【０００５】
表示画素数が増した場合でも、外部駆動回路の部品点数を削減でき、低消費電力が容易となる液晶表示装置として、特許文献１（特開平１０−１７７３７１号公報）に記載されたものがある。同文献の液晶表示装置によれば、外部駆動回路の部品点数を削減でき、アナログ入力の液晶表示装置のように直接液晶素子をドライブするよりもデジタル入力とすることでビデオ信号線の負荷を小さくすることができる。
【０００６】
更に、ＤＡＣ１個当たりの負荷も小さくできると共に液晶画素への書込時間を長くできるので、駆動周波数を低くすることが可能となる。これにより液晶装置全体として低消費電力が容易となり、ノイズの影響が少なく高画質化が可能となる。
【０００７】
一方、アクティブマトリクス型液晶装置において、水平走査回路から順次出力されるサンプリング信号が、配線抵抗や寄生容量によって波形になまりが生じる場合がある。この波形のなまりにより各サンプリング信号間にオーバーラップが存在すると、ゴーストや縦筋が発生し、画質を低下させてしまうことが知られている。特許文献１の液晶表示装置においても同様である。
【０００８】
この課題を解決する方法として、特許文献２（特開２００３−６６９１４号公報）に記載の方法がある。同文献の方法では、クロック生成回路にて水平走査クロック信号を複数のインバータで数十ｎｓ遅延させた信号と、水平走査クロック信号とをＮＡＮＤ合成する。そして、水平走査クロック信号に対して同じ周期で且つデューティ比の小さいクロックを生成する。この生成されたクロック信号によりサンプリング信号のオーバーラップを防いでいる。
【特許文献１】特開平１０−１７７３７１号公報
【特許文献２】特開２００３−６６９１４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
特許文献２の方法では、複数のインバータの遅延時間によりデューティ比を制御してサンプリング信号のオーバーラップを防いでいるが、製造時の素子特性のばらつき、動作条件等の影響により遅延時間が変動してしまう。そのため、サンプリング信号のオーバーラップしていない期間にばらつきを生じ、結果的に書込み時間も変動してしまう。よって、書込み時間の変動を考慮し、最小の書込み時間においてもＤＡＣ回路は十分な書込み能力を持つように設計する必要がある。しかし、ＤＡＣ回路の規模が大きくなり、消費電力の増加及びチップサイズの増加につながってしまう。
【００１０】
本発明の目的は、サンプリング信号のオーバーラップを防いでゴーストや縦筋の発生を抑え、且つ、書込み時間の変動を低減することでＤＡＣ回路の過剰な書込み能力を抑えることが可能な液晶表示装置を提供することにある。
【課題を解決するための手段】
【００１１】
本発明の液晶表示装置は、複数の画素が行列状に配列された表示領域と、第１のクロック信号に基づいてデジタルビデオ信号をアナログビデオ信号に変換して出力するデジタルアナログ変換回路部とを具備する。また、前記アナログビデオ信号を信号線を介して前記画素に転送する転送回路部と、第２のクロック信号に基づいて前記転送回路部を動作させる水平走査回路とを具備する。更に、前記水平走査回路から前記転送回路部に出力される信号を制御するタイミング制御回路とを具備する。そして、前記タイミング制御回路は、前記第１及び第２のクロック信号に基づき立ち上がりを前記第１のクロック信号分遅延させた信号を生成し、前記水平走査回路に出力する。
【発明の効果】
【００１２】
本発明によれば、データクロック信号等を用いてロジック的に遅延時間を制御するため、複数のインバータ等の遅延時間によりサンプリング信号を制御する場合に比べて製造時の素子特性のばらつき、動作条件等の影響を低減できる。よって、書込み時間の変動を低減でき、ＤＡＣ回路の書込み能力を過剰に設計する必要が無くなり、消費電力の増加及びチップサイズの増大化を抑えることが出来る。
【発明を実施するための最良の形態】
【００１３】
次に、発明を実施するための最良の形態について図面を参照して詳細に説明する。
【００１４】
（実施形態１）
図１乃至図５を参照して本発明の実施形態１について説明する。図１は本実施形態に係る反射型液晶表示装置（表示パネル）のシステム構成を模式的に示す斜視図である。図中１は駆動回路及び画素部（後述参照）が一体に形成された液晶表示基板（アクティブマトリクス基板）としてのシリコン基板（単結晶半導体基板）である。
【００１５】
本実施形態では、このシリコン基板（単結晶半導体基板）を用いた反射型液晶表示装置を説明するが、本発明はこれに限定されるものではなく、例えば、絶縁基板を用いた透過型液晶表示装置であっても構わない。
【００１６】
３は透明電極（対向基板）であり、液晶を反転駆動する際の共通電極となる。５は表示領域である。シリコン基板１と透明電極３との間に表示領域５を囲むようにシール材２が配置されている。
【００１７】
シリコン基板１とシール材２と透明電極３で囲まれた空間に液晶層が封止されている。更に、シリコン基板１の四辺のうち一辺側に電源や各信号のＰＡＤ（パッド）が集められている。このＰＡＤにフレキシブル配線４が接続されている。この１つのフレキシブル配線４を介して電源や各信号が入力される。シリコン基板１の一辺に全ての信号及び電源を集める理由は、実装上及びコストのことを考慮したことによる。
【００１８】
６は表示パネル制御用及びビデオデータ出力用のＩＣ（集積回路）を搭載した駆動基板（外部駆動回路基板）、７は制御ＩＣ、８はドライバＩＣを示す。即ち、７は映像ソース（図示せず）からデータを受信し、クロック等のタイミング関係やビデオデータを出力する制御ＩＣである。８は制御ＩＣ７から出力されたビデオデータを、フレキシブル配線４を介して表示パネルに出力するドライバＩＣである。このように制御ＩＣ７、ドライバＩＣ８が外部駆動回路基板６上に搭載されている。
【００１９】
本実施形態では、以上のように同一のシリコン基板１上に走査回路等の駆動回路と画素電極が形成され、駆動回路一体型の反射型液晶表示装置が構成されている。このように単結晶半導体基板を素子基板とした反射型液晶表示装置はＬＣＯＳ（Liquid Crystal On Silicon）とも呼ばれている。
【００２０】
図２はこの駆動回路一体型の反射型液晶表示装置におけるシリコン基板１上の画素領域及び駆動回路の配置例を示す平面図である。図中１０は画素領域（表示領域）、１１は水平走査回路、１３は垂直走査回路、１４はＰＡＤ部、１５はＩ／Ｏ（Input/Output）部、１６はＤＡＣ部、１７は転送スイッチ群である。表示領域１０は複数の画素が行列状に配列されている。
【００２１】
これら各構成要素１０〜１７が同一シリコン基板１上に一体に形成されている。４は図１に示すフレキシブル配線であって、ＰＡＤ部１４に接続されている。全ての電源、制御信号及びビデオデータ信号はシリコン基板１の一辺に接続されたフレキシブル配線４より供給される。
【００２２】
図３はシリコン基板１上に一体に形成された画素領域（表示領域）及び駆動回路の回路構成の一例を示す。画素３１はスイッチングトランジスタ等からなるスイッチ素子３２と保持容量３３と反射電極３４で構成されている。画素３１内のスイッチ素子３２はＮＭＯＳトランジスタで構成されている。
【００２３】
同一行の画素３１内のスイッチ素子３２のゲートはゲート線４３に接続されており、ゲート線４３には垂直走査回路（垂直シフトレジスタ）１３の各レジスタの出力が印加される。同一列の画素３１内のスイッチ素子３２のソース（ＮＭＯＳトランジスタの左側端子）は信号線４２に接続されている。このように複数の画素３１が行列状に配列され、表示領域が構成されている。
【００２４】
各画素３１のスイッチ素子３２のドレイン（ＮＭＯＳトランジスタの右側端子）は保持容量３３と反射電極３４とに接続され、保持容量３３のもう一端は全画素共通のＶｃｏｍ電位に接続されている。信号線４２は転送スイッチ２３を介してビデオ線４１に接続されている。各ビデオ線４１には夫々入力されたデジタルビデオ信号からアナログビデオ信号に変換する複数のＤＡＣ回路２２（ＤＡＣ１〜ＤＡＣ４）が接続されている。
【００２５】
ＤＡＣ回路２２は後述するデータ制御回路２１と共にデータクロック信号ＤＣＫに基づいてデジタルビデオ信号をアナログビデオ信号に変換して出力するデジタルアナログ変換回路部を構成する。デジタルアナログ変換回路部からの出力信号は信号線４２を介して画素３１に供給される。
【００２６】
また、図中のＨＣＫ、ＨＳＴは外部駆動回路基板６から伝送される水平走査クロック信号及び水平走査スタート信号である。以下、ＨＣＫは第２のクロック信号という。第２のクロック信号ＨＣＫはタイミング制御回路２０や水平走査回路１１に入力され、水平走査スタート信号ＨＳＴは水平走査回路１１に入力される。
【００２７】
水平走査回路１１はシフトレジスタ回路（カウンタ回路）１１ａ及び各レジスタの出力に接続されたＡＮＤ回路１１ｂにより構成されている。カウンタ回路１１ａは第２のクロック信号ＨＣＫに同期して第１の出力信号であるＨＳＲを出力する。ＡＮＤ回路１１ｂはタイミング制御回路２０からの信号（ＨＣＴＮ、ＨＣＮＴＢ）と第１の出力信号のＨＳＲとの論理積をとって第２の出力信号を生成する論理回路である。この論理回路は生成した第２の出力信号ＨＯＵＴを上述の転送回路部に出力する。ＡＮＤ回路（論理回路）１１ｂはＤＡＣ回路２２のチャンネル数に対応して複数配置されている。
【００２８】
ＨＣＫは水平走査回路１１の動作基準となるクロック信号であり、ＨＣＫに同期して水シフトレジスタ１１ａから第１の出力信号ＨＳＲ１〜ＨＳＲ４が順次出力される（図５参照）。ＨＳＴは水平走査回路１１のスタート信号であり、ＨＳＴにより水平方向の走査を開始する（図５参照）。
【００２９】
水平走査回路１１の出力はスイッチ（ＳＷ）制御線１２を介して転送回路部の各転送スイッチ２３のゲートに接続されている。水平走査回路１１からＳＷ制御線１２に出力される制御信号（サンプリング信号）は４画素分の信号線４２に接続された４つの転送スイッチ２３を同時にＯＮ／ＯＦＦ可能である。転送スイッチ２３は各ＤＡＣ回路２２からのアナログビデオデータを信号線４２を介して画素３１に転送する転送回路部を構成する。転送回路部は水平走査回路１１からの信号によって動作が制御される。
【００３０】
ＶＣＫ、ＶＳＴは外部駆動回路基板６から伝送される垂直走査クロック信号及び垂直走査スタート信号であり、垂直走査回路１３に入力される。垂直走査回路１３の出力は各画素３１のスイッチング素子（ＮＭＯＳトランジスタ）のゲートに接続されている。垂直走査クロック信号ＶＣＫは図面には示していないが、垂直走査回路１３の動作基準となるクロック信号である。垂直走査回路１３は垂直走査信号ＶＣＫに同期して順次表示領域の行を選択する。垂直走査スタート信号ＶＳＴは垂直走査回路１３の垂直走査のスタート信号である。
【００３１】
ＤＡＴＡは外部駆動回路基板６から伝送されるシリアルデータのｎビット（ｎは２以上の整数）のデジタルビデオ信号であり、データ制御回路２１に入力される。ＤＡＴＡは便宜上1本の配線で示しているが、デジタルビデオ信号のビット数に対応した、ｎ本のバス配線である。
【００３２】
ＤＣＫ、ＤＬＴは外部駆動回路基板６（制御ＩＣ７）から伝送されるデータクロック信号及びデータラッチ信号であり、データ制御回路２１に入力される。ＤＣＫはタイミング制御回路２０にも出力される。以下、データクロック信号ＤＣＫは第１のクロック信号という。
【００３３】
データ制御回路２１は外部駆動回路基板６（ドライバＩＣ８）からのシリアルデータのデジタルビデオ信号ＤＡＴＡをパラレルデータに変換し、その出力は各ＤＡＣ回路２２（ＤＡＣ１〜ＤＡＣ４）に入力される。本発明ではＤＡＣ回路の数をチャンネル数（ｃｈ）と呼ぶ。便宜上、ＤＡＣ回路を４ｃｈとしているが、本発明はこれに限定されるものではない。上述のようにデータ制御回路２１とＤＡＣ回路２２は第１のクロック信号に基づいてデジタルビデオ信号をアナログビデオ信号に変換して出力するデジタルアナログ変換回路部を構成する。
【００３４】
第１のクロック信号ＤＣＫはデータ書込み時の基準となるクロック信号であり、データ制御回路２１はＤＣＫに同期して各チャネル毎にＤＡＴＡをパラレル信号に変換する。データラッチ信号ＤＬＴはパラレル信号をラッチするのに用いられ、データ制御回路２１はＤＬＴに同期して変換されたパラレル信号をラッチする。
【００３５】
タイミング制御回路２０には、第１のクロック信号であるＤＣＫ及び第２のクロック信号であるＨＣＫが入力される。タイミング制御回路２０は第２のクロック信号の立ち上がりを第１のクロック信号分遅延させたサンプリング制御信号ＨＣＮＴを生成し、水平走査回路１１に出力する。
【００３６】
サンプリング制御信号ＨＣＮＴＢはサンプリング制御信号ＨＣＮＴの反転信号である。上述した制御信号（ＤＡＴＡ，ＤＣＫ，ＤＬＴ，ＨＣＫ，ＨＳＴ，ＶＣＫ，ＶＳＴ）を受信する各端子は図２中のＰＡＤ部１４内に設けられている。
【００３７】
次に、図４、図５を参照して本実施形態の動作を説明する。なお、垂直走査回路１３の構成に関しては公知技術が適用され、本発明の特徴部分とは直接関係しないため、詳細な説明は省略する。
【００３８】
図４はデジタルビデオ信号ＤＡＴＡ、データラッチ信号ＤＬＴ、第１のクロック信号であるＤＣＫ、第２のクロック信号であるＨＣＫ及びサンプリング制御信号ＨＣＮＴ、ＨＣＮＴＢの各信号の一例を示す。
【００３９】
タイミング制御回路２０から出力されるサンプリング制御信号ＨＣＮＴ、ＨＣＮＴＢは外部駆動基板６より入力される第２のクロック信号ＨＣＫを、第１のクロック信号ＤＣＫに同期して遅延させ、その信号を２分周した信号である。つまり、タイミング制御回路２０は第２のクロック信号の立ち上がりを第１のクロック信号分遅延させた信号ＨＣＮＴ、ＨＣＮＴＢを生成する。
【００４０】
また、デジタルアナログ変換回路部においてデータ制御回路２１はデジタルビデオ信号ＤＡＴＡの、４ｃｈ分のシリアル信号を第１のクロック信号ＤＣＫに同期して、各ｃｈ（ＤＡＣ１〜ＤＡＣ４）毎にパラレル信号に変換する。
【００４１】
更に、デジタルアナログ変換回路部においてパラレル信号に変換されたデジタルビデオ信号はデータラッチ信号ＤＬＴに同期してラッチされる。そして、各ＤＡＣ２２はｃｈ毎にラッチされたデジタルビデオ信号をアナログビデオ信号に変換し、各ビデオ線４１にそれぞれ出力する。
【００４２】
図５は水平走査回路１１の動作を説明するタイミングチャートの一例を示す。シフトレジスタ１１ａは水平走査スタート信号ＨＳＴが入力されると、第２のクロック信号ＨＣＫに同期して第１の出力信号（ＨＳＲ１〜ＨＳＲ４）を後段の論理回路のＡＮＤ回路１１ｂに出力する。（ＨＳＲ１〜ＨＳＲ４はシフトレジスタ信号である）。
【００４３】
その際、タイミング制御回路２０は第２のクロック信号ＨＣＫの立ち上がりを第１のクロック信号ＤＣＫ分遅延させたサンプリング制御信号ＨＣＴＮ、ＨＣＴＮＢを生成し、水平走査回路１１に出力する。水平走査回路１１はサンプリング制御信号ＨＣＴＮ、ＨＣＴＮＢと上述の第１の出力信号（ＨＳＲ１〜ＨＳＲ４）との論理積をとって第２の出力信号（ＨＯＵＴ１、ＨＯＵＴ３）を出力する。
【００４４】
奇数番目のサンプリング信号（ＨＯＵＴ１、ＨＯＵＴ３）は、シフトレジスタ１１ａの奇数番目の出力信号（ＨＳＲ１、ＨＳＲ３）とサンプリング制御信号ＨＣＮＴとの論理積である。即ち、ＡＮＤ回路（論理回路）１１ｂにより第１の出力信号（ＨＳＲ１、ＨＳＲ３）とサンプリング制御信号ＨＣＮＴとの論理積をとって第２の出力信号ＨＯＵＴ１、ＨＯＵＴ３を生成する。
【００４５】
偶数番目のサンプリング信号（ＨＯＵＴ２、ＨＯＵＴ４）は、シフトレジスタ１１ａの偶数番目の出力信号（ＨＳＲ２、ＨＳＲ４）とサンプリング制御信号ＨＣＮＴＢとの論理積である。即ち、ＡＮＤ回路（論理回路）１１ｂにより第１の出力信号ＨＳＲ２、ＨＳＲ４とサンプリング制御信号ＨＣＮＴＢとの論理積をとって第２の出力信号ＨＯＵＴ２、ＨＯＵＴ４を生成する。
【００４６】
第２の出力信号ＨＯＵＴ１〜ＨＯＵＴ４がハイレベルの時に所望の転送スイッチ２３がＯＮ状態になり、信号線４２を介してアナログビデオ信号が表示領域の画素３１に書き込まれる。従って、第２の出力信号ＨＯＵＴ１〜ＨＯＵＴ４がハイレベルの期間が書込み時間となる。
【００４７】
図５から明らかなように信号ＨＯＵＴ１〜ＨＯＵＴ４は、全ての信号がローレベルとなる期間を有している。即ち、ＨＯＵＴ（ｎ）（ｎ＝２、３，４）がハイレベルに移行する時はＨＯＵＴ（ｎ−１）が確実にローレベルになっている。本発明ではこのローレベル期間を重なり防止期間と定義する。
【００４８】
重なり防止期間は、サンプリング制御信号ＨＣＮＴ、ＨＣＮＴＢの第２のクロック信号ＨＣＫに対する遅延時間Ｔｄにより制御される。遅延時間Ｔｄを、信号ＨＯＵＴ１〜ＨＯＵＴ４が配線抵抗や寄生容量によって生じる波形のなまりの長さよりも大きな時間に設定する。そうすることで、各サンプリング信号がオーバーラップすることがなくなり、ゴーストや縦筋の発生を抑えることができる。
【００４９】
本実施形態では、アクティブマトリクス基板上のタイミング制御回路２０にて第２のクロック信号の立ち上がりを第１のクロック信号ＤＣＫを用いてロジック的に第１のクロック信号分遅延させて遅延時間Ｔｄを制御する。そのため、複数のインバータ等の遅延時間により重なり防止期間を制御する場合に比べ、製造時の素子特性のばらつき、動作条件等の影響を低減できる。
【００５０】
書込み時間は重なり防止期間だけ削られるため、書込み時間の変動も低減することができる。よって、書込み時間の変動に合わせてＤＡＣ回路２２の書込み能力を過剰に設計する必要が無くなる。ＤＡＣ回路２２の規模を小さくすることで消費電力を低減でき、チップサイズを縮小することができる。
【００５１】
また、入力信号に特別な制御信号を用いることが無く、パネル動作に必要な信号のみでサンプリング制御信号ＨＣＮＴ、ＨＣＮＴＢを生成している。よって、外部回路で制御信号を生成する回路が不要となる。更に、フレキシブル配線数、基板上の端子数も増やす必要がなく、コストの観点からも有利である。
【００５２】
ここで、本実施形態では、各制御信号（データラッチ信号ＤＬＴ、第２のクロック信号ＨＣＫ、水平走査スタート信号ＨＳＴ、垂直走査クロック信号ＶＣＫ、垂直走査スタート信号ＶＳＴ）は外部駆動回路基板６より入力される。その際、タイミング制御回路２０にて第１のクロック信号ＤＣＫをもとにデータラッチ信号ＤＬＴ、第２のクロック信号ＨＣＫ、水平走査スタート信号ＨＳＴ、垂直走査クロック信号ＶＣＫ、垂直走査スタート信号ＶＳＴのうち少なくとも１つを生成可能である。
【００５３】
図６はその場合のブロック図を示す。図６では図１〜図３と同一部分には同一符号を付している。シリコン基板１は同様に単結晶半導体基板である。表示領域１０は複数の画素が行列状に配列されている。
【００５４】
図中ＤＡ１〜ＤＡ４は外部駆動回路基板６から伝送されるシリアルデータのデジタルビデオ信号である。ＤＣＫは外部駆動回路基板６から伝送される第１のクロック信号である。これらデジタルビデオ信号及びデータクロック信号を受信する各端子は図２中のＰＡＤ部１４内に設けられている。
【００５５】
タイミング制御回路２０には外部駆動回路基板６からフレキシブル配線４を介して第１のクロック信号ＤＣＫが入力される。タイミング制御回路２０は主としてカウンタ回路で構成され、第１のクロック信号ＤＣＫをカウンタ回路のクロック信号として入力する。タイミング制御回路２０はＤＣＫをもとに所望のタイミングでデータラッチ信号ＤＬＴ、第２のクロック信号ＨＣＫ、水平走査スタート信号ＨＳＴ、垂直走査クロック信号ＶＣＫ及び垂直走査スタート信号ＶＳＴを生成する。
【００５６】
データ制御回路２１は主としてシフトレジスタ回路とラッチ回路で構成されている。データ制御回路２１にはシリアルデータのデジタルビデオ信号（ＤＡ１〜ＤＡ４）と、第１のクロック信号ＤＣＫと、データラッチ信号ＤＬＴとが入力される。データ制御回路２１に入力されるＤＣＫはタイミング制御回路２０を介さずに直接データ制御回路２１に入力しても構わない。
【００５７】
データ制御回路２１はシリアルデータをパラレルデータに変換し、その出力をＤＡＣ部２２に入力する。データ転送速度を考慮するとデータ制御回路２１とタイミング制御回路２０は図２に示すＩ／Ｏ部１５内に設けることが望ましい。
【００５８】
水平走査回路１１にはタイミング制御回路２０にて生成された第２のクロック信号ＨＣＫと水平走査スタート信号ＨＳＴが入力される。水平走査回路１１の出力はスイッチ（ＳＷ）制御線１２を介して転送スイッチ１７群の各転送スイッチ２３のゲートに入力される。水平走査回路１１からＳＷ制御線１２に出力する制御信号は４画素分の信号線４２に接続された４つの転送スイッチ（転送回路部）２３を同時にＯＮ／ＯＦＦする。
【００５９】
垂直走査回路１３にはタイミング制御回路２０にて生成された垂直走査クロック信号ＶＣＫと垂直走査スタート信号ＶＳＴが入力される。垂直走査回路１３の出力は各画素３１のスイッチング素子（ＮＭＯＳトランジスタ）のゲートに接続されている。
【００６０】
ビデオ信号ＤＡ１〜ＤＡ４はシリアルデータであるため、第１のクロック信号ＤＣＫに同期して８ビットのデータ（ＤＡＣ１〜ＤＡＣ４データ）毎にパラレルデータに変換される。その後、各パラレルデータはデータ制御回路２１にてデータラッチ信号ＤＬＴに同期してラッチされる。
【００６１】
データ制御回路２１にてパラレルデータに変換及びラッチされた８ビットのデジタルビデオ信号は対応する４つのＤＡＣ回路２２にそれぞれ並列に出力され、各ＤＡＣ回路２２にてアナログビデオ信号に変換される。この変換されたアナログビデオ信号は各ビデオ線４１にそれぞれ出力される。
【００６２】
一方、これと並行して水平走査回路１１には第２のクロック信号ＨＣＫが入力される。このＨＣＫは1ｃｈ分のシリアルデータ、即ち、データクロック信号ＤＣＫの８ビットが１周期に対応するクロック信号で構成されている。よって、４つのビデオ線４１の各アナログビデオ信号は第２のクロック信号ＨＣＫに基づく水平走査回路１１からの出力による各転送スイッチ２３のＯＮ時に対応する４つの信号線４２に同時に送られる。
【００６３】
これにより、画素部１０内では各アナログビデオ信号が、各信号線４２を介して対応する４つの画素３１に同時に書き込まれる。この後の動作は上述の画素部１０の回路動作と同じである。
【００６４】
なお、サンプリング制御信号ＨＣＮＴ、ＨＣＮＴＢは図４のタイミングに限定されるものではなく、第２のクロック信号ＨＣＫの立ち上りタイミングに対し、早いタイミングとなっても構わない。
【００６５】
（実施形態２）
次に、図７〜図９を参照して本発明に係る液晶表示装置の実施形態２を説明する。実施形態１の構成では、ビデオ線４１が有効画素領域の水平方向全てに配置されているため、これに付随する寄生容量が大きく、ＤＡＣ回路２２の消費電力が大きくなってしまう。実施形態２はこの点を解消した液晶表示装置である。
【００６６】
図７は本実施形態に係る液晶表示装置においてシリコン基板上の画素領域及び駆動回路構成を示す図である。図７では図３と同一部分には同一符号を付している。実施形態１との違いは、４本のＳＷ制御線１２とＤＡＣ回路２２が有効画素領域の水平方向に配置され、水平走査回路１１は実施形態１に示すＤＡＣ回路の位置にある点である。
【００６７】
言い換えると、ＤＡＣ回路の配置場所と水平走査回路の配置場所とを入れ替えた構成となっている。この構成により、ビデオ線４１はＤＡＣ回路２２と転送スイッチ２３との間にのみ配置され、ビデオ線の寄生容量を低減できる。表示領域１１は第１の実施形態と同様に複数の画素が行列状に配列されている。その他の構成は実施形態１と同様であるので詳しい説明は省略する。
【００６８】
ここで、図７に示す水平走査回路１１の構成は実施形態１の構成でも構わないが、シフトレジスタの各レジスタの出力に対して１つのＡＮＤ回路１１ｂが必要となっており、水平走査回路１１の回路規模が大きくなってしまう。よって、本実施形態では図８に示す水平走査回路の構成としている。
【００６９】
図８に示すように水平走査回路１１はＡＮＤ回路１１ｂ、カウンタ回路１１ｃ及びデコーダ回路１１ｄより構成されている。カウンタ回路１１ｃには第２のクロック信号ＨＣＫと水平走査スタート信号ＨＳＴが入力される。
【００７０】
カウンタ回路１１ｃの最下位ビット出力（ＨＣ１、ＨＣ１Ｂ）はＡＮＤ回路１１ｂを介してデコーダ回路１１ｄに入力され、カウンタ回路１１ｃの最下位ビット出力以外（ＨＣ２、ＨＣ２Ｂ、ＨＣ３、ＨＣ３Ｂ）は直接デコーダ回路１１ｄに入力される。ＨＣ１信号が入力されるＡＮＤ回路にはサンプリング制御信号ＨＣＮＴが入力され、ＨＣ１Ｂ信号が入力されるＡＮＤ回路にはサンプリング制御信号ＨＣＮＴＢが入力される。デコーダ回路１１ｄの出力信号（ＨＯＵＴ１〜ＨＯＵＴ４）は、図６に示すようにそれぞれ所望の転送スイッチ２３のゲートに入力される。
【００７１】
図９は本実施形態のデジタルビデオ信号ＤＡＴＡ、データラッチ信号ＤＬＴ、第１のクロック信号ＤＣＫ、第２のクロック信号ＨＣＫ及びサンプリング制御信号ＨＣＮＴ、ＨＣＮＴＢのタイミングの一例を示す。本実施形態では、ＤＡＣ回路２２の各ｃｈ（ＤＡＣ１〜ＤＡＣ４）に接続される信号線が実施形態１と異なるため、デジタルビデオ信号ＤＡＴＡの入れ替えを行っている。その他の信号は実施形態１の図４と同様であるため詳しい説明は省略する。
【００７２】
次に、本実施形態の動作を図７〜図９を用いて説明する。カウンタ回路１１ｃは第２のクロック信号ＨＣＫをクロック信号とし、水平走査スタート信号ＨＳＴをリセット信号として動作する。
【００７３】
タイミング制御回路２０は実施形態１と同様に第１のクロック信号ＤＣＫと第２のクロック信号ＨＣＫからサンプリング制御信号ＨＣＮＴとＨＣＮＴＢを生成し（図５参照）、水平走査回路１１に出力する。サンプリング制御信号ＨＣＮＴ、ＨＣＮＴＢは、実施形態１同様に第２のクロック信号ＨＣＫの立ち上がりを、第１のクロック信号分遅延させた信号である。
【００７４】
各ＡＮＤ回路１１ｂにてＨＣ１とサンプリング制御信号ＨＣＮＴの論理積、ＨＣ１Ｂとサンプリング制御信号ＨＣＮＴＢの論理積を求め、最下位ビット（ＨＣ１、ＨＣ１Ｂ）のパルス幅が遅延時間Ｔｄ短くなった信号をデコーダ回路１１ｄに出力する。
【００７５】
これにより、デコーダ回路１１ｄの出力信号（ＨＯＵＴ１〜ＨＯＵＴ４）のパルス幅は、最下位ビットのパルス幅で決まるため、ＨＯＵＴ１〜ＨＯＵＴ４は図５に示すタイミングと同様となる。従って、実施形態１と同様の効果が得られ、消費電力の低減、回路規模の低減も実現できる。
【００７６】
（実施形態３）
次に、本発明に係るアクティブマトリックス基板を用いた反射型液晶表示装置を使用した液晶プロジェクターシステムについて説明する。図１０は本発明に係る液晶プロジェクターシステムの一実施形態を示す図である。
【００７７】
図中１１０１はランプ、１１０２はリフレクター、１１０３はロッドインテグレーター、１１０４はコリメーターレンズ、１１０５は偏光変換系、１１０６はリレーレンズ、１１０７はダイクロイックミラーである。１１０８は偏光ビームスプリッター、１１０９はクロスプリズム、１１１０は本発明のアクティブマトリックス基板を用いた反射型液晶パネル、１１１１は投影レンズ、１１１２は全反射ミラーである。
【００７８】
ランプ１１０１から出た光束はリフレクター１１０２で反射され、インテグレーター１１０３の入り口に集光する。このリフレクター１１０３は楕円リフレクターであり、発光部及びインテグレーター入り口にその焦点が存在する。
【００７９】
インテグレーター１１０３に入った光束はインテグレーター内部で０〜数回反射を繰り返し、インテグレーター出口で２次光源像を形成する。２次光源形成法としてはフライアイを用いた方法もあるが、ここでは省略する。２次光源からの光束はコリメーターレンズ１１０４を通して、おおむね平行光とされ、偏光変換系の偏光ビームスプリッター１１０５に入射する。
【００８０】
Ｐ波は偏光ビームスプリッター１１０５で反射され、λ／２板を通りＳ波となり、全てがＳ波となりリレーレンズ１１０６に入射する。光束はリレーレンズ１１０６によりパネルに集光される。パネルに集光される間に色分解ダイクロイックミラー１１０７、偏光板（不図示）、偏光ビームスプリッター１１０８、クロスプリズム１１０９等で色分解系が構成され、Ｓ波がそれぞれ３枚の液晶パネル１１１０に入射する。
【００８１】
液晶パネル１１１０では液晶シャッターが、映像に合わせて画素毎に電圧を制御する。液晶の作用によりＳ波を楕円偏光（もしくは直線偏光）に変調し、偏光ビームスプリッター１１０８でＰ波成分を透過させ、クロスプリズム１１０９で色合成した後投影レンズ１１１１から投影する形態が一般的である。このように本発明の液晶表示装置を用いて液晶プロジェクターシステムを構成する。
【図面の簡単な説明】
【００８２】
【図１】本発明の実施形態１に係る反射型液晶表示装置を示す斜視図である。
【図２】実施形態１のシリコン基板に搭載される画素領域及び駆動回路の配置例を示す平面図である。
【図３】実施形態１のシリコン基板に搭載される画素領域及び駆動回路の内部構成を示す回路図である。
【図４】実施形態１の各部の信号を示すタイミングチャートである。
【図５】実施形態１の水平走査を説明するタイミングチャートである。
【図６】実施形態１のタイミング制御回路により各種制御信号を作成する場合のブロック図である。
【図７】本発明の実施形態２に係る反射型液晶表示装置のシリコン基板上の画素領域及び駆動回路の内部構成を示す回路図である。
【図８】実施形態２の水平走査回路の構成例を示す回路図である。
【図９】実施形態２の各部の信号を示すタイミングチャートである。
【図１０】本発明に係る液晶プロジェクターシステムの一実施形態を示す図である。
【符号の説明】
【００８３】
１ シリコン基板（液晶表示基板）
２ シール材
３ 透明電極（共通電極）
４ フレキシブル配線
５ 表示領域
６ 駆動基板（外部駆動回路基板）
７ 制御ＩＣ
８ ドライバＩＣ
１０ 画素部（表示領域）
１１ 水平走査回路
１１ａ シフトレジスタ
１１ｂ ＡＮＤ回路
１１ｃ カウンタ回路
１１ｄ デコーダ回路
１２ ＳＷ制御線
１３ 垂直走査回路
１４ ＰＡＤ部
１５ Ｉ／Ｏ部
１６ ＤＡＣ部
１７ 転送スイッチ群
２０ タイミング制御回路
２１ データ制御回路
２２ ＤＡＣ回路
２３ 転送スイッチ
３１ 画素
３２ スイッチ素子
３３ 保持容量
３４ 反射電極
４１ ビデオ線
４２ 信号線
４３ ゲート線
【特許請求の範囲】
【請求項１】
複数の画素が行列状に配列された表示領域と、
第１のクロック信号に基づいてデジタルビデオ信号をアナログビデオ信号に変換して出力するデジタルアナログ変換回路部と、
前記アナログビデオ信号を信号線を介して前記画素に転送する転送回路部と、
第２のクロック信号に基づいて前記転送回路部を動作させる水平走査回路と、
前記水平走査回路から前記転送回路部に出力される信号を制御するタイミング制御回路と、を有する液晶表示装置であって、
前記タイミング制御回路は、前記第２のクロック信号の立ち上がりを前記第１のクロック信号分遅延させた信号を生成し、前記水平走査回路に出力することを特徴とする液晶表示装置。
【請求項２】
前記水平走査回路は、前記第２のクロック信号に同期して第１の出力信号を出力するカウンタ回路と、前記遅延させた信号と前記第１の出力信号との論理積をとって生成された第２の出力信号を前記転送回路部に出力する論理回路と、を有することを特徴とする請求項１に記載の液晶表示装置。
【請求項３】
前記表示領域、前記デジタルアナログ変換回路部、前記転送回路部、前記水平走査回路、前記タイミング制御回路が同一の単結晶半導体基板に形成されていることを特徴とする請求項１又は２に記載の液晶表示装置。
【請求項４】
前記単結晶半導体基板は、フレキシブル配線を介してクロック信号及びビデオデータを出力する制御ＩＣと、前記制御ＩＣからのビデオデータを出力するドライバＩＣとを有する外部駆動回路基板と接続されていることを特徴とする請求項１乃至３のいずれか１項に記載の液晶表示装置。
【請求項５】
前記第１のクロック信号に基づいて、前記第２のクロック信号、データラッチ信号ＤＬＴ、水平走査スタート信号ＨＳＴ、垂直走査クロック信号ＶＣＫ、垂直走査スタート信号ＶＳＴのうち少なくとも１つを生成する回路を有することを特徴とする請求項１乃至４のいずれか１項に記載の液晶表示装置。
【請求項６】
請求項１乃至５のいずれか１項に記載の液晶表示装置を有する液晶プロジェクターシステム。
【請求項１】
複数の画素が行列状に配列された表示領域と、
第１のクロック信号に基づいてデジタルビデオ信号をアナログビデオ信号に変換して出力するデジタルアナログ変換回路部と、
前記アナログビデオ信号を信号線を介して前記画素に転送する転送回路部と、
第２のクロック信号に基づいて前記転送回路部を動作させる水平走査回路と、
前記水平走査回路から前記転送回路部に出力される信号を制御するタイミング制御回路と、を有する液晶表示装置であって、
前記タイミング制御回路は、前記第２のクロック信号の立ち上がりを前記第１のクロック信号分遅延させた信号を生成し、前記水平走査回路に出力することを特徴とする液晶表示装置。
【請求項２】
前記水平走査回路は、前記第２のクロック信号に同期して第１の出力信号を出力するカウンタ回路と、前記遅延させた信号と前記第１の出力信号との論理積をとって生成された第２の出力信号を前記転送回路部に出力する論理回路と、を有することを特徴とする請求項１に記載の液晶表示装置。
【請求項３】
前記表示領域、前記デジタルアナログ変換回路部、前記転送回路部、前記水平走査回路、前記タイミング制御回路が同一の単結晶半導体基板に形成されていることを特徴とする請求項１又は２に記載の液晶表示装置。
【請求項４】
前記単結晶半導体基板は、フレキシブル配線を介してクロック信号及びビデオデータを出力する制御ＩＣと、前記制御ＩＣからのビデオデータを出力するドライバＩＣとを有する外部駆動回路基板と接続されていることを特徴とする請求項１乃至３のいずれか１項に記載の液晶表示装置。
【請求項５】
前記第１のクロック信号に基づいて、前記第２のクロック信号、データラッチ信号ＤＬＴ、水平走査スタート信号ＨＳＴ、垂直走査クロック信号ＶＣＫ、垂直走査スタート信号ＶＳＴのうち少なくとも１つを生成する回路を有することを特徴とする請求項１乃至４のいずれか１項に記載の液晶表示装置。
【請求項６】
請求項１乃至５のいずれか１項に記載の液晶表示装置を有する液晶プロジェクターシステム。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２００９−１３４００３（Ｐ２００９−１３４００３Ａ）
【公開日】平成２１年６月１８日（２００９．６．１８）
【国際特許分類】
【出願番号】特願２００７−３０９０７９（Ｐ２００７−３０９０７９）
【出願日】平成１９年１１月２９日（２００７．１１．２９）
【出願人】（０００００１００７）キヤノン株式会社 (59,756)
【Ｆターム（参考）】
【公開日】平成２１年６月１８日（２００９．６．１８）
【国際特許分類】
【出願日】平成１９年１１月２９日（２００７．１１．２９）
【出願人】（０００００１００７）キヤノン株式会社 (59,756)
【Ｆターム（参考）】
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