液晶表示装置
【課題】トップゲート型の薄膜トランジスタのオフリーク電流を低減させ、表示品質を向上させることが可能な技術を提供することである。
【解決手段】
ゲート線からの走査信号に同期しドレイン線からの映像信号を画素電極に出力する薄膜トランジスタが形成される第１基板を有する液晶表示装置であって、ゲート電極が半導体層よりも第１基板よりも遠い側に形成され、ドレイン電極がドレイン線に接続される第１の薄膜トランジスタと、第１の薄膜トランジスタと直列に接続され、ソース電極が画素電極に電気的に接続される第２の薄膜トランジスタと、半導体層と第１基板との間に形成され、第１基板側から入射されるバックライト光を遮光する遮光層とを備え、前記遮光層は、平面的に見て、第１の薄膜トランジスタと重畳して形成され、第１の薄膜トランジスタ側に入射するバックライト光を遮光すると共に、第２の薄膜トランジスタ側に入射するバックライト光は通過させる液晶表示装置である。
【解決手段】
ゲート線からの走査信号に同期しドレイン線からの映像信号を画素電極に出力する薄膜トランジスタが形成される第１基板を有する液晶表示装置であって、ゲート電極が半導体層よりも第１基板よりも遠い側に形成され、ドレイン電極がドレイン線に接続される第１の薄膜トランジスタと、第１の薄膜トランジスタと直列に接続され、ソース電極が画素電極に電気的に接続される第２の薄膜トランジスタと、半導体層と第１基板との間に形成され、第１基板側から入射されるバックライト光を遮光する遮光層とを備え、前記遮光層は、平面的に見て、第１の薄膜トランジスタと重畳して形成され、第１の薄膜トランジスタ側に入射するバックライト光を遮光すると共に、第２の薄膜トランジスタ側に入射するバックライト光は通過させる液晶表示装置である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置に係わり、特に、画素毎に形成されるトップゲート型の薄膜トランジスタの遮光に関する。
【背景技術】
【０００２】
液晶表示装置は、薄膜トランジスタ等が形成される第１基板と、カラーフィルタ等が形成される第２基板とを、液晶層を介して対向配置される構成となっている。特に、図１４に示すように、２つのトップゲート型の薄膜トランジスタＴＦＴ１，ＴＦＴ２からなるダブルゲート構造を有する薄膜トランジスタを用いた従来の液晶表示装置は、Ｘ方向に延在しＹ方向に並設される走査信号線（ゲート線）ＧＬと、Ｙ方向に延在しＸ方向に並設される映像信号線（ドレイン線）ＤＬとにより囲まれる領域毎に画素電極ＰＸが形成され、画素の領域を構成している。このゲート線ＧＬとドレイン線ＤＬとが交差する領域の近傍には、直列に接続される２つの薄膜トランジスタＴＦＴ１，ＴＦＴ２が形成され、該２つの薄膜トランジスタＴＦＴ１，ＴＦＴ２を介して映像信号が、薄膜トランジスタＴＦＴ２のソース電極ＳＴから画素電極ＰＸに供給される構成となっている。このとき、図１４に示すＫ−Ｋ’線での断面図である図１５から明らかなように、２つの薄膜トランジスタＴＦＴ１，ＴＦＴ２を形成する半導体層ＰＳは、金属薄膜等で形成されるゲート線ＧＬよりも第１基板ＳＵＢ１に近い側に積層される構成となっている。このために、矢印で示すバックライト光ＢＬが半導体層ＰＳに入射することに伴って生じる光リーク電流を抑制するために、バックライト光ＢＬを遮光するための遮光層を形成することが提案されている。なお、図１５中において、絶縁膜ＰＡＳ１〜ＰＡＳ５は半導体層ＰＳ等の各薄膜層を絶縁する薄膜層であり、第１基板ＳＵＢ１の最上層の薄膜層は配向膜ＯＲＩである。
【０００３】
遮光層が形成される液晶表示装置として、例えば、特許文献１に記載の液晶表示装置がある。この特許文献１に記載の液晶表示装置では、画素毎に１つの薄膜トランジスタを配置する場合、半導体層の面積よりも遮光層の面積を小さく形成すると共に、遮光層が薄膜トランジスタのソース電極側すなわち画素電極と接続される側を覆うように配置される構成となっている。また、ダブルゲート構造を有するトップゲート型の薄膜トランジスタを用いる場合には、画素電極に近い側の薄膜トランジスタを遮光膜で遮光する構成となっている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００１−３３８２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、図１６に示す画素の等価回路に示すように、また、薄膜トランジスタＴＦＴのソース電極側には映像信号を所定期間保持するための容量（保持容量）Ｃｓｔが形成されていると共に、薄膜トランジスタのゲート電極とソース電極との間にも容量（ゲート・ソース間容量）Ｃｇｓが形成されている。トップゲート型の薄膜トランジスタを遮光層で覆う構成とした場合、前述する容量Ｃｓｔ，Ｃｇｓに加えて、薄膜トランジスタＴＦＴのドレイン電極には遮光層ＳＦとの間に容量Ｃ１が形成されると共に、遮光層ＳＦとゲート線ＧＬとの間の容量Ｃ２及び遮光層ＳＦと薄膜トランジスタとの間の容量Ｃ３が形成されることとなる。この場合、薄膜トランジスタＴＦＴのゲート電極とソース電極との間の容量は、遮光層ＳＦを介して直列接続される容量Ｃ２と容量Ｃ３とで形成される容量と、ゲート・ソース間容量Ｃｇｓとの合計容量となる。このとき、トップゲート型の薄膜トランジスタＴＦＴを用いた場合、ソース電極と遮光層ＳＦとは１層分の絶縁膜を介して重畳配置されることとなるので、遮光層ＳＦと薄膜トランジスタとの間の容量Ｃ３も非常に大きな容量となる。このために、遮光層ＳＦを設けることにより、薄膜トランジスタＴＦＴのゲート・ソース間の容量が大幅に増加することとなり、ゲートオフ時のフィードスルー電圧が増大してしまうことが懸念される。従って、特許文献１に記載の構成においては画素電極に直接接続される側の薄膜トランジスタが遮光層で覆われる構成となっているので、ゲートオフ時フィードスルー電圧が増大し、表示品質が低下してしまうことが懸念される。
【０００６】
特に、ゲート線ＧＬから薄膜トランジスタＴＦＴに供給される走査信号（ゲート信号）はゲート線の配線負荷により表示領域内で遅延量が異なるため、負極書き込み時において、ゲート線ＧＬの負荷が小さく、ゲート波形が急峻に変化する場合では、フィードスルー電圧が大きくなる。一方、ゲート線ＧＬの負荷が大きく、矩形状の走査信号波形（ゲート波形）がなまる場合には、再書き込みにより、フィードスルー電圧が小さくなる。このために、画素電極と接続される薄膜トランジスタを覆うようにして遮光膜を形成した場合、表示領域内でフィードスルー電圧のずれが発生し、表示面内で保持電圧が変化し、この電圧変化が画質への影響として、残像や面内輝度の差が大きくなってしまうことが懸念される。
【０００７】
本発明はこれらの問題点に鑑みてなされたものであり、本発明の目的は、トップゲート型の薄膜トランジスタのオフリーク電流を低減させ、表示品質を向上させることが可能な技術を提供することにある。
【課題を解決するための手段】
【０００８】
前記課題を解決すべく、本願発明の液晶表示装置は、Ｘ方向に延在しＹ方向に並設されるゲート線と、Ｙ方向に延在しＸ方向に並設されるドレイン線と、前記ゲート線からの走査信号に同期して前記ドレイン線からの映像信号を画素電極に出力する薄膜トランジスタとが形成される第１基板と、液晶層を介して前記第１基板と対向配置される第２基板とを有する液晶表示装置であって、前記薄膜トランジスタは、ゲート電極が半導体層よりも前記第１基板よりも遠い側に形成されるトップゲート型の薄膜トランジスタからなり、前記薄膜トランジスタは、ドレイン電極が前記ドレイン線と電気的に接続される第１の薄膜トランジスタと、前記第１の薄膜トランジスタと直列に接続され、そのドレイン電極が前記第１の薄膜トランジスタのソース電極に接続され、ソース電極が前記画素電極に電気的に接続される第２の薄膜トランジスタとからなり、前記半導体層と前記第１基板との間に形成され、前記第１基板側から入射されるバックライト光を遮光する遮光層を備え、前記遮光層は、平面的に見て、前記第１の薄膜トランジスタと重畳して形成され、前記第１の薄膜トランジスタ側に入射するバックライト光を遮光すると共に、前記第２の薄膜トランジスタ側に入射するバックライト光は通過させる液晶表示装置である。
【発明の効果】
【０００９】
本発明によれば、トップゲート型の薄膜トランジスタのオフリーク電流を低減させ、表示品質を向上させることができる。
【００１０】
本発明のその他の効果については、明細書全体の記載から明らかにされる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施形態１の液晶表示装置の全体構成を説明するための図である。
【図２】本発明の実施形態１の液晶表示装置における画素の詳細構成を説明するための平面図である。
【図３】図２に示すＢ−Ｂ’線での断面図である。
【図４】図２に示すＣ−Ｃ’線での断面図である。
【図５】本発明の実施形態２の液晶表示装置における画素の詳細構成を説明するための平面図である。
【図６】図５に示すＤ−Ｄ’線での断面図である。
【図７】本発明の実施形態２の液晶表示装置での画像表示時におけるゲート電極及びドレイン線並びに遮光層での電位を説明するための図である。
【図８】本発明の実施形態３の液晶表示装置における画素の詳細構成を説明するための平面図である。
【図９】図８に示すＦ−Ｆ’線での断面図である。
【図１０】図８に示すＧ−Ｇ’線での断面図である。
【図１１】本発明の実施形態４の液晶表示装置における画素の詳細構成を説明するための平面図である。
【図１２】図１１に示すＨ−Ｈ’線での断面図である。
【図１３】図１１に示すＪ−Ｊ’線での断面図である。
【図１４】従来の液晶表示装置における画素の詳細構成を説明するための図である。
【図１５】図１４に示すＫ−Ｋ’線での断面図である。
【図１６】遮光層ＳＦを有する画素の等価回路である。
【図１７】本発明の実施形態１の液晶表示装置での画像表示時におけるゲート電極及びドレイン線並びに遮光層での電位を説明するための図である。
【発明を実施するための形態】
【００１２】
以下、本発明が適用された実施形態について、図面を用いて説明する。ただし、以下の説明において、同一構成要素には同一符号を付し繰り返しの説明は省略する。また、図中に示すＸ、Ｙ、ＺはそれぞれＸ軸、Ｙ軸及びＺ軸を示す。
【００１３】
〈実施形態１〉
〈実施形態１〉
〈全体構成〉
図１は本発明の実施形態１の液晶表示装置の全体構成を説明するための図であり、以下、図１に基づいて、実施形態１の液晶表示装置の構成を説明する。図１に示すように、実施形態１の液晶表示装置は、画素電極ＰＸ等が形成される第１基板ＳＵＢ１と、図示しないカラーフィルタやブラックマトリクスが形成され、第１基板ＳＵＢ１に対向して配置される第２基板ＳＵＢ２と、第１基板ＳＵＢ１と第２基板ＳＵＢ２とで挟持される図示しない液晶層とで構成される液晶表示パネルを有し、該液晶表示パネルの光源となる図示しないバックライトユニット（バックライト装置）とを組み合わせることにより、液晶表示装置が構成されている。
【００１４】
第１基板ＳＵＢ１と第２基板ＳＵＢ２との固定及び液晶の封止は、第２基板ＳＵＢ２の周辺部に環状に塗布されたシール材ＳＬで固定され、液晶も封止される構成となっている。また、第２基板ＳＵＢ２は、第１基板ＳＵＢ１よりも小さな面積となっており、第１基板ＳＵＢ１の図中下側の辺部を露出させるようになっている。この第１基板ＳＵＢ１の辺部には、半導体チップで構成される駆動回路ＤＲが搭載されている。この駆動回路ＤＲは、後に詳述する表示領域ＡＲにおける各表示画素（以下、画素と略記する）を駆動する。なお、以下の説明では、液晶表示パネルの説明においても、液晶表示装置と記す。
【００１５】
また、第１基板ＳＵＢ１及び第２基板ＳＵＢ２としては、例えば周知のガラス基板が基材として用いられるのが一般的であるが、ガラス基板に限定されることはなく、石英ガラスやプラスチック（樹脂）のような他の絶縁性基板であってもよい。例えば、石英ガラスを用いれば、プロセス温度を高くできるため、後述する薄膜トランジスタＴＦＴのゲート絶縁膜を緻密化できるので、信頼性を向上することができる。一方、プラスチック（樹脂）基板を用いる場合には、軽量で、耐衝撃性に優れた液晶表示装置を提供できる。
【００１６】
また、実施形態１の液晶表示装置では、液晶が封入された領域の内で画素の形成される領域が表示領域ＡＲとなる。従って、液晶が封入されている領域内であっても、画素が形成されておらず表示に係わらない領域は表示領域ＡＲとはならない。
【００１７】
実施形態１の液晶表示装置では第１基板ＳＵＢ１の液晶側の面であって表示領域ＡＲ内には、図１中Ｘ方向に延在しＹ方向に並設される走査信号線（ゲート線）ＧＬが形成されている。また、図１中Ｙ方向に延在しＸ方向に並設される映像信号線（ドレイン線）ＤＬが形成されている。ドレイン線ＤＬとゲート線ＧＬとで囲まれる矩形状の領域は画素が形成される領域を構成し、これにより、各画素は表示領域ＡＲ内においてマトリックス状に配置されている。各画素は、例えば図１中丸印Ａの等価回路図Ａ’に示すように、ゲート線ＧＬからの走査信号によってオン／オフ駆動される２つのトップゲート型の薄膜トランジスタ（第１の薄膜トランジスタ）ＴＦＴ１と薄膜トランジスタ（第２の薄膜トランジスタ）ＴＦＴ２とからなるダブルゲート構造の薄膜トランジスタＴＦＴと、このオンされた薄膜トランジスタＴＦＴ１、ＴＦＴ２を介してドレイン線ＤＬからの映像信号が供給される画素電極ＰＸと、少なくとも表示領域ＡＲの全面に形成され、Ｘ方向の左右（第１基板ＳＵＢ１の端部）の一端又は両側からコモン線ＣＬを介して、映像信号の電位に対して基準となる電位を有する共通信号が供給される共通電極ＣＴとを備えている。このとき、薄膜トランジスタＴＦＴは、直列接続される２つの薄膜トランジスタＴＦＴ１，ＴＦＴ２で構成されており、いわゆるダブルゲート構造のトップゲート型薄膜トランジスタからなる。従って、一方の薄膜トランジスタＴＦＴ１はドレイン電極がドレイン線ＤＬに接続され、ゲート電極がゲート線ＧＬに接続されている。他方の薄膜トランジスタＴＦＴ２はソース電極が画素電極ＰＸに接続され、ゲート電極が薄膜トランジスタＴＦＴ１と同じゲート線ＧＬに接続されており、薄膜トランジスタＴＦＴ１のソース電極と薄膜トランジスタＴＦＴ２のドレイン電極とが電気的に接続されている。
【００１８】
画素電極ＰＸと共通電極ＣＴとの間には、第１基板ＳＵＢ１の主面に平行な成分を有する電界が生じ、この電界によって液晶の分子を駆動させるようになっている。このような液晶表示装置は、いわゆる広視野角表示ができるものとして知られ、液晶への電界の印加の特異性から、ＩＰＳ（In-plane Switching）方式あるいは横電界方式と称される。また、このような構成の液晶表示装置において、液晶に電界が印加されていない場合に光透過率を最小（黒表示）とし、電界を印加することにより光透過率を向上させていくノーマリブラック表示形態で表示を行うようになっている。なお、本願発明は共通電極ＣＴが第１基板ＳＵＢ１の側に形成される液晶表示装置に限定されることはなく、共通電極ＣＴが第２基板ＳＵＢ２に形成されるＴＮ（Twisted Nematic）方式やＶＡ（Vertical Alignment）方式等の他の液晶表示装置にも適用可能である。また、実施形態１の液晶表示装置では、少なくとも表示領域ＡＲの全面に共通電極ＣＴを形成する構成としたが、これに限定されることはなく、例えば、等価回路図Ａ’に示すように、画素毎に独立して形成される共通電極ＣＴにコモン線ＣＬを介して共通信号を入力する構成であってもよい。
【００１９】
各ドレイン線ＤＬ及び各ゲート線ＧＬはその端部においてシール材ＳＬを越えてそれぞれ延在され、外部システムからの表示制御信号に基づいて映像信号や走査信号等の駆動信号を生成する駆動回路ＤＲに接続される。ただし、実施形態１の液晶表示装置では、駆動回路ＤＲを半導体チップで形成し第１基板ＳＵＢ１に搭載する構成としているが、映像信号を出力する映像信号駆動回路と走査信号を出力する走査信号駆動回路との何れか一方又はその両方の駆動回路をフレキシブルプリント基板ＦＰＣにテープキャリア方式やＣＯＦ（Chip On Film）方式で搭載し、第１基板ＳＵＢ１に接続させる構成であってもよい。
【００２０】
〈画素の構成〉
図２は本発明の実施形態１の液晶表示装置における画素の詳細構成を説明するための平面図、図３は図２に示すＢ−Ｂ’線での断面図、図４は図２に示すＣ−Ｃ’線での断面図である。
【００２１】
図２に示すように、ダブルゲート構造を有するトップゲート型の薄膜トランジスタＴＦＴ１，ＴＦＴ２を用いた液晶表示装置は、Ｘ方向に延在しＹ方向に並設されるゲート線ＧＬと、Ｙ方向に延在しＸ方向に並設されるドレイン線ＤＬとにより囲まれる領域毎に線状の画素電極ＰＸが形成されている。このゲート線ＧＬとドレイン線ＤＬとが交差する領域の近傍には、２つの薄膜トランジスタＴＦＴ１，ＴＦＴ２が形成されている。この２つの薄膜トランジスタＴＦＴ１，ＴＦＴ２を形成する半導体層ＰＳはドレイン線ＤＬに沿ってゲート線ＧＬと交差するように延在された後に、ゲート線ＧＬの延在方向に屈曲され、ゲート線ＧＬから延在される延在部ＧＴ１と交差するように形成されている。すなわち、実施形態１の半導体層ＰＳでは、各画素において、Ｘ方向に延在するゲート線ＧＬの図２中下方側で当該半導体層ＰＳの一端側がドレイン線ＤＬと電気的に接続されると共に、ゲート線ＧＬの図２中上方側で当該半導体層ＰＳの他端側がソース電極ＳＴすなわち画素電極ＰＸと電気的に接続される構成となっている。また、ゲート線ＧＬで２つに分割される領域でそれぞれドレイン線ＤＬ（ドレイン電極ＤＴ）又はソース電極ＳＴ（画素電極ＰＸ）と接続されている。この構成により、半導体層ＰＳとゲート線ＧＬとが交差する領域にゲート線ＧＬをゲート電極とする薄膜トランジスタＴＦＴ１が形成され、半導体層ＰＳと延在部ＧＴ１とが交差する領域に延在部ＧＴ１をゲート電極とする薄膜トランジスタＴＦＴ２が形成されている。
【００２２】
このように、２つの薄膜トランジスタＴＦＴ１，ＴＦＴ２とは同一の半導体層ＰＳに沿って形成される構成となっているので、２つの薄膜トランジスタＴＦＴ１，ＴＦＴ２によりダブルゲート構造の薄膜トランジスタＴＦＴが形成されている。さらには、このダブルゲート構造の薄膜トランジスタＴＦＴの内で、ドレイン電極がドレイン線ＤＬと直接に接続される薄膜トランジスタＴＦＴ１の側にのみ、遮光層ＳＦが重畳して形成される構成となっている。すなわち、液晶表示装置の表示面側である第１基板ＳＵＢ１の液晶面側から平面的に見て薄膜トランジスタＴＦＴ１のチャネル領域と重畳する位置に遮光層ＳＦが形成され、薄膜トランジスタＴＦＴ２のチャネル領域には遮光層ＳＦが形成されない構成となっている。特に、図４に示すように、実施形態１の遮光層ＳＦは、薄膜トランジスタＴＦＴ１のチャネル領域を第１基板ＳＵＢ１の側から覆うのみの構成となっており、薄膜トランジスタＴＦＴ１のチャネル領域に図中に矢印で示すバックライト光ＢＬが入射することを防止している。
【００２３】
また、実施形態１の遮光層ＳＦは、半導体層ＰＳに沿った断面図である図４から明らかなように、例えば金属薄膜等の遮光性を有する薄膜材料からなり、特定の電位に固定されない遮光層ＳＦが第１基板ＳＵＢ１の液晶層側（対向面側）に形成されている。このとき、前述するように、遮光層ＳＦはダブルゲート構造の薄膜トランジスタＴＦＴを形成する一方の薄膜トランジスタである薄膜トランジスタＴＦＴ１のチャネル領域を覆うように形成されている。このとき、薄膜トランジスタＴＦＴ１のチャネル方向の遮光層ＳＦの大きさは、少なくとも当該薄膜トランジスタＴＦＴ１のチャネル長よりも大きく形成され、薄膜トランジスタＴＦＴ１のチャネル領域を覆う構成となる。
【００２４】
すなわち、実施形態１の遮光層ＳＦの一端は薄膜トランジスタＴＦＴ１のチャネル領域よりもドレイン領域側に形成され、遮光層ＳＦの他端は薄膜トランジスタＴＦＴ１のチャネル領域よりもソース領域側に形成され、遮光層ＳＦの形成に伴う寄生容量が小さくなるように形成されている。なお、遮光層ＳＦの他端側の形成位置は、薄膜トランジスタＴＦＴ１のチャネル領域のソース側の端部から薄膜トランジスタＴＦＴ２のドレイン領域までの間の領域の形成される構成であってもよい。従って、実施形態１のダブルゲート構造の薄膜トランジスタにおいては、ドレイン線ＤＬに直接接続される薄膜トランジスタＴＦＴ１のチャネル領域は遮光層ＳＦと重畳して形成され、ソース電極ＳＴすなわち画素電極ＰＸに直接接続される薄膜トランジスタＴＦＴ２のチャネル領域は遮光層ＳＦが重畳されない構成となる。
【００２５】
次に、図３及び図４に基づいて、実施形態１の画素構造について詳細に説明する。第１基板ＳＵＢ１の上面には遮光層ＳＦが形成され、その上面に該遮光層ＳＦをも覆うようにして絶縁膜ＰＡＳ１が形成され、該絶縁膜ＰＡＳ１の上層に半導体層ＰＳが形成されている。実施形態１の半導体層ＰＳは、例えば、周知のアモルファスシリコン層を形成した後に、レーザーアニール等で多結晶化した低温ポリシンコン（ＬＴＰＳ）層からなる。このとき、実施形態１の半導体層ＰＳにおいても、従来の半導体層と同様に、半導体層ＰＳの延在方向に対して、ゲート電極ＧＴ，ＧＴ１に対応するチャネル領域を挟むようにして不純物濃度の高い領域が形成され、該不純物濃度の高い領域の内の一方の領域がドレイン領域（例えば、図４中のゲート電極ＧＴの左側領域）となり、他方の領域（例えば、図４中のゲート電極ＧＴの右側領域）がソース領域となる。ただし、半導体層ＰＳのドレイン領域とチャネル層との間の領域、及びソース領域とチャネル層との間の領域に、不純物濃度の低い領域を設けたＬＤＤ（Lightly Doped Drain）構造であってもよい。また、半導体層ＰＳは低温ポリシリコンに限定されることはなく、高温ポリシリコンや微結晶シリコン等であってもよい。
【００２６】
半導体層ＰＳの上面には、絶縁膜ＰＡＳ１の上面をも覆うようにして絶縁膜ＰＡＳ２が形成されており、この絶縁膜ＰＡＳ２の上面にゲート線ＧＬ、及びゲート線ＧＬから延在する延在部ＧＴ１が形成され、薄膜トランジスタＴＦＴ１，ＴＦＴ２のゲート絶縁膜として機能する構成となっている。このとき、半導体層ＰＳと絶縁膜ＰＡＳ２を介して重畳するゲート線ＧＬは薄膜トランジスタＴＦＴ１のゲート電極ＧＴとなり、半導体層ＰＳと絶縁膜ＰＡＳ２を介して重畳する延在部ＧＴ１は薄膜トランジスタＴＦＴ２のゲート電極となる。
【００２７】
ゲート線ＧＬの上面には、延在部ＧＴ１及び絶縁膜ＰＡＳ２の表面も覆うようにして絶縁膜ＰＡＳ３が形成されて、該絶縁膜ＰＡＳ３の表面に薄膜トランジスタＴＦＴ２のソース電極ＳＴ及びドレイン線ＤＬが形成されている。このとき、半導体層ＰＳの一端側の上層には、絶縁膜ＰＡＳ２，ＰＡＳ３を貫通して半導体層ＰＳの表面に至るコンタクトホールが形成されており、該コンタクトホールを介して半導体層ＰＳの一端側とドレイン線ＤＬとが電気的に接続され、薄膜トランジスタＴＦＴ１のドレイン電極ＤＴを形成している。同様にして、半導体層ＰＳの他端側にも絶縁膜ＰＡＳ２，ＰＡＳ３を貫通して半導体層ＰＳの表面に至る図示しないコンタクトホールが形成されており、該コンタクトホールを介して半導体層ＰＳの他端側とソース電極ＳＴとが電気的に接続され、薄膜トランジスタＴＦＴ２のソース電極ＳＴを形成している。
【００２８】
ドレイン線ＤＬ及びソース電極ＳＴの表面には、絶縁膜ＰＡＳ３の表面も覆うようにして、有機絶縁膜材料で形成され第１基板ＳＵＢ１の液晶面側の平坦化膜としても機能するなる絶縁膜ＰＡＳ４が形成され、該絶縁膜ＰＡＳ４の表面に面状の共通電極ＣＴが形成されている。この共通電極ＣＴは、周知のＩＴＯ（Indium Tin Oxide）やＡＺＯ(Aluminum doped Zinc Oxide)、ＧＺＯ（Gallium doped Zinc Oxide）等の透明導電膜材料で形成される。該共通電極ＣＴの表面には、絶縁膜ＰＡＳ４の表面をも覆うようにして容量絶縁膜としても機能する絶縁膜ＰＡＳ５が形成され、該絶縁膜ＰＡＳ５の表面に画素電極ＰＸが形成されている。このとき、液晶面側から見て、画素電極ＰＸの端部とソース電極ＳＴとが重畳するようにして形成されている。さらには、画素電極ＰＸの端部とソース電極ＳＴとの重畳領域には、絶縁膜ＰＡＳ５の表面から絶縁膜ＰＡＳ４を介してソース電極ＳＴの表面に至るコンタクトホールＣＨが形成され、該コンタクトホールＣＨを介してソース電極ＳＴと画素電極ＰＸとが電気的に接続されている。また、絶縁膜ＰＡＳ５の表面には、画素電極ＰＸをも覆うようにして周知の配向膜ＯＲＩが形成されている。
【００２９】
さらには、図３に示すように、Ｘ方向に延在して形成されるゲート線ＧＬに沿った方向においては、遮光層ＳＦは半導体層ＰＳの幅よりも大きく形成される構成となっているので、図３中に矢印ＢＬで示す第１基板ＳＵＢ１の裏面側から入射されるバックライト光が半導体層ＰＳのチャネル領域に入射することを防止できる。
【００３０】
以上説明したように、実施形態１の液晶表示装置では、ゲート電極が半導体層よりも前記液晶層に近い側すなわちゲート電極が半導体層よりも第１基板ＳＵＢ１から遠い側に形成されるトップゲート型の薄膜トランジスタＴＦＴで構成されている。また、ドレイン側がドレイン線ＤＬと電気的に直接に接続される薄膜トランジスタＴＦＴ１と、該薄膜トランジスタＴＦＴ１と直列に接続され、そのドレイン側が薄膜トランジスタＴＦＴ１のソース側に接続され、そのソース側が画素電極ＰＸに電気的に直接に接続される薄膜トランジスタＴＦＴ２との、ダブルゲート構造の薄膜トランジスタＴＦＴで構成されている。
【００３１】
前記半導体層と前記第１基板との間に形成され、前記第１基板側から入射されるバックライト光を遮光する遮光層が、平面的に見て、薄膜トランジスタＴＦＴ１とのみ重畳して形成され、薄膜トランジスタＴＦＴ１の側に入射するバックライト光を遮光すると共に、薄膜トランジスタＴＦＴ２の側に入射するバックライト光は通過させる構成となっているので、薄膜トランジスタＴＦＴのオフ時におけるバックライト光ＢＬの照射に起因するリーク電流いわゆるホトコンによるオフリークは、遮光層ＳＦで遮光される一方の薄膜トランジスタＴＦＴ１により低減できる。その結果、画素の保持電圧の変動を抑制することができるので、画素の薄膜トランジスタＴＦＴのホトコン起因のオフリークによる縦スメアの発生を抑制することができ、画像品質を向上させることができる。
【００３２】
〈実施形態２〉
図５は本発明の実施形態２の液晶表示装置における画素の詳細構成を説明するための平面図、図６は図５に示すＤ−Ｄ’線での断面図であり、以下、図５及び図６に基づいて、実施形態２の液晶表示装置について説明する。ただし、実施形態２の液晶表示装置は、遮光層ＳＦの構成が異なるのみで、他の構成は実施形態１と同様の構成となる。従って、以下の説明では、遮光層ＳＦについて詳細に説明する。また、図５に示すＥ−Ｅ’線での断面構造は、図４に示す断面構造と同じである。
【００３３】
図５から明らかなように、実施形態２の遮光層ＳＦは、ダブルゲート構造の薄膜トランジスタＴＦＴを構成する薄膜トランジスタＴＦＴ１と共に、ゲート線ＧＬに沿ってＸ方向に延在し、ゲート線ＧＬと重畳するようにして形成されている。さらには、ゲート線ＧＬから延在する延在部ＧＴ１の一部とも重畳して形成されており、この延在部ＧＴ１と重畳する遮光層ＳＦの端部が平面的に見て半導体層ＰＳと重畳しないように延在されている。この構成により、遮光層ＳＦが薄膜トランジスタＴＦＴ２と重畳しない、すなわち薄膜トランジスタＴＦＴ２のソース領域及びドレイン領域並びにチャネル領域と重畳しない構成となっている。また、実施形態２の構成においても、Ｘ方向に延在する薄膜トランジスタＴＦＴ２の半導体層ＰＳに、Ｙ方向に延在する延在部ＧＴ１が重畳し、この重畳領域が薄膜トランジスタＴＦＴ２のチャネル領域となるように、薄膜トランジスタＴＦＴ２のドレイン領域及びソース領域が形成されている。
【００３４】
従って、実施形態２の薄膜トランジスタＴＦＴ２においても、当該薄膜トランジスタＴＦＴ２のソース電極となる延在部ＧＴ１とソース領域（ソース電極を含む）との間の容量は、ゲート・ソース間容量Ｃｇｓ（図１６中に示す）のみとなる。その結果、遮光層ＳＦを設けた構成であっても、実施形態１と同様に、画素電極ＰＸに直接接続される薄膜トランジスタＴＦＴ２のゲートオフ時におけるフィードスルー電圧の増大を防止することが可能となるので、表示品質を向上させることができる。
【００３５】
また、図６に示すように、ゲート絶縁膜として機能し比較的膜厚が薄い絶縁膜ＰＡＳ２と絶縁膜ＰＡＳ１とを介して、実施形態２の遮光層ＳＦはゲート線ＧＬと重畳配置される構成となっている。さらには、実施形態２の遮光層ＳＦは、絶縁膜ＰＡＳ１，ＰＡＳ２，ＰＡＳ３及び半導体層ＰＳ並びにゲート線ＧＬを介して、ドレイン線ＤＬと重畳される構成となっている。従って、遮光層ＳＦとドレイン電極ＤＴ（ドレイン線ＤＬ）との間の容量（図１６中の容量Ｃ１に相当する）よりも、遮光層ＳＦとゲート電極ＧＴ（ゲート線ＧＬ）との間の容量（図１６中の容量Ｃ２に相当する）が非常に大きく構成されることとなる。よって、薄膜トランジスタＴＦＴ１の寄生容量は遮光層ＳＦとゲート電極ＧＴ（ゲート線ＧＬ）との間の容量Ｃ２が支配的となる。
【００３６】
その結果、薄膜トランジスタＴＦＴ１をオンさせるための走査信号が入力された際、遮光層ＳＦとゲート電極ＧＴ（ゲート線ＧＬ）との間の容量結合により遮光層ＳＦの電位もゲート電極ＧＴの電位と同様に変動し、この電位がバックゲートとして働くので、薄膜トランジスタＴＦＴ１のオン電流量を増加させることができ、画素書き込み特性を改善し、画素電圧の収束を低減できるという格別の効果を得ることができる。
【００３７】
次に、図７に本発明の実施形態２の液晶表示装置での画像表示時におけるゲート電極及びドレイン線並びに遮光層での電位を説明するための図、図１７に本発明の実施形態１の液晶表示装置での画像表示時におけるゲート電極及びドレイン線並びに遮光層での電位を説明するための図を示し、以下、図７及び図１７に基づいて、実施形態２の遮光層ＳＦの効果について説明する。
【００３８】
実施形態１の遮光層ＳＦは薄膜トランジスタＴＦＴ１の形成領域にのみ形成されると共に、薄膜トランジスタＴＦＴ１のドレイン領域が形成される半導体層ＰＳも構成となっている。このために、遮光層ＳＦが薄膜トランジスタＴＦＴ１の形成領域にのみに形成される実施形態１の構成では、実施形態２の構成に比較して、遮光層ＳＦの形成に伴う全容量に対して遮光層ＳＦとドレイン線ＤＬ（ドレイン電極ＤＴ）との間の容量Ｃ１が支配的となる。その結果、図１７中に太線で示す遮光層ＳＦの電位ＶＳＦが、カップリングによりドレイン電圧ＶＤＬの変動に伴い、電位差Ｖ３で大きく変動することとなる。さらには、走査信号の入力時（ゲート電位ＶＧＴが高電位時）におけるゲート電位ＶＧＴと遮光層ＳＦの電位ＶＳＦとの電位差は、電位差Ｖ２となる。
【００３９】
これに対して、図７に示すように、実施形態２遮光膜ＳＦは、薄膜トランジスタＴＦＴ１のチャネル領域と重畳する領域と共に、ゲート線ＧＬ及び延在部ＧＬ１と重畳する領域にも形成されているので、遮光層ＳＦの形成に伴う全容量に対する遮光層ＳＦとドレイン線ＤＬ（ドレイン電極ＤＴ）との間の容量Ｃ１の比は小さくすることができ、ゲート線（ゲート電極ＧＴ）との間の容量Ｃ２の比は大きくすることができる。その結果、カップリングに起因するドレイン電位ＶＤＬの変動に伴う遮光層ＳＦの電位ＶＳＦの変動を電位差Ｖ３よりも非常に小さくできるという格別の効果を得ることができる。さらには、走査信号の入力時におけるゲート電位ＶＧＴと遮光層ＳＦの電位ＶＳＦとの電位差も、電位差Ｖ２よりも非常に小さい電位差Ｖ１にできるという格別の効果を得ることができる。
【００４０】
〈実施形態３〉
図８は本発明の実施形態３の液晶表示装置における画素の詳細構成を説明するための平面図、図９は図８に示すＦ−Ｆ’線での断面図、図１０は図８に示すＧ−Ｇ’線での断面図である。以下、図８〜図１０に基づいて、実施形態３の液晶表示装置について説明する。ただし、実施形態３の液晶表示装置は、ダブルゲート構造を有するトップゲート型の薄膜トランジスタＴＦＴを形成する半導体層ＰＳ及び遮光層ＳＦの構成が異なるのみで、他の構成は実施形態２と同様の構成となる。従って、以下の説明では、半導体層ＰＳ及び遮光層ＳＦについて詳細に説明する。
【００４１】
図８に示すように、実施形態３のダブルゲート構造の薄膜トランジスタＴＦＴでは、半導体層ＰＳをＵ字状に形成すると共に、同一のゲート線ＧＬと２回交差するように形成することにより、ドレイン線ＤＬの一部を薄膜トランジスタＴＦＴ１のドレイン電極ＤＴとして使用すると共に、ゲート線ＧＬの一部を薄膜トランジスタＴＦＴ１，ＴＦＴ２のゲート電極ＧＴとする構成となっている。すなわち、実施形態３の半導体層ＰＳは、ゲート線ＧＬの図中上側すなわち画素電極ＰＸと同じ側からゲート線ＧＬと交差するようして、ドレイン線ＤＬと重畳し図中下側に延在している。また、半導体層ＰＳはゲート線ＧＬと交差した後にＸ方向に屈曲されてＸ方向に延在し、その後にＹ方向に屈曲されてＹ方向にゲート線ＧＬと交差するようして延在した後に、ソース電極ＳＴと電気的に接続される構成となっている。すなわち、半導体層ＰＳは一対のゲート線ＧＬとドレイン線ＤＬとで囲まれる領域である画素電極ＰＸが形成される画素領域に、半導体層ＰＳの一端と他端とが配置される構成となっている。
【００４２】
この構成により、画素の図中右下側のドレイン線ＤＬ及びゲート線ＧＬ並びに半導体層ＰＳが交差する領域にゲート線ＧＬをゲート電極ＧＴとする薄膜トランジスタＴＦＴ１が形成される。さらには、薄膜トランジスタＴＦＴ１と直列接続され、画素の図中中央下側のゲート線ＧＬ及び半導体層ＰＳが交差する領域にゲート線ＧＬをゲート電極ＧＴとする薄膜トランジスタＴＦＴ２が形成され、ダブルゲート構造の薄膜トランジスタＴＦＴが形成される。このとき、実施形態３のダブルゲート構造の薄膜トランジスタＴＦＴにおいても、ドレイン線ＤＬに近い側に形成されるすなわちドレイン線ＤＬに直接接続される薄膜トランジスタＴＦＴ１と重畳するようにして遮光層ＳＦが形成されると共に、ソース電極ＳＴすなわち画素電極ＰＸに直接接続される薄膜トランジスタＴＦＴ２に重畳する遮光層ＳＦは形成されない構成となっている。すなわち、図１０に示すように、ドレイン電極ＤＴとなるドレイン線ＤＬに直接接続される薄膜トランジスタＴＦＴ１のチャネル領域の第１基板ＳＵＢ１側のみに遮光層ＳＦが形成され、薄膜トランジスタＴＦＴ２のチャネル領域の第１基板ＳＵＢ１側には遮光層ＳＦが形成されない構成となっている。従って、実施形態２と同様に、第１基板ＳＵＢ１の裏面側から矢印で示すバックライト光ＢＬが入射した場合であっても、このバックライト光が薄膜トランジスタＴＦＴ１のチャネル領域に入射することを防止できるので、実地形態２と同様の効果を得ることができる。
【００４３】
また、図９に示すように、実施形態３のダブルゲート構造の薄膜トランジスタＴＦＴでは、薄膜トランジスタＴＦＴ１と薄膜トランジスタＴＦＴ２とがゲート線ＧＬの延在方向に沿って並設される構成となっている。このために、実施形態２と同様に、各画素に対応する遮光層ＳＦを画素領域内に設けたのみでは、遮光層ＳＦとゲート線ＧＬとが重畳する領域の面積が減少してしまうこととなる。従って、実施形態３の遮光層ＳＦにおいては、薄膜トランジスタＴＦＴ１と重畳する遮光層ＳＦをゲート線ＧＬの延在方向であるＸ方向に延在して形成する際に、Ｘ方向に隣接する画素（隣接画素）の薄膜トランジスタＴＦＴ２の近傍にまでそれぞれ延在させる構成としている。すなわち、ゲート線ＧＬに沿って、薄膜トランジスタＴＦＴ２の形成されない領域に遮光膜ＳＦを形成する構成としている。この構成とすることにより、ゲート線ＧＬの延在方向に沿って２つの薄膜トランジスタＴＦＴ１，ＴＦＴ２が隣接配置される構成であっても、遮光層ＳＦとゲート線ＧＬとの重畳面積を十分大きくすることが可能となるので、遮光層ＳＦとゲート線ＧＬ（ゲート電極ＧＴ）との容量（結合容量）を十分に大きくすることが可能となる。従って、実地形態２と同様の効果を得るために必要となる遮光層ＳＦとゲート線ＧＬ（ゲート電極ＧＴ）との容量（結合容量）を確保することができる。
【００４４】
〈実施形態４〉
図１１は本発明の実施形態４の液晶表示装置における画素の詳細構成を説明するための平面図、図１２は図１１に示すＨ−Ｈ’線での断面図、図１３は図１１に示すＪ−Ｊ’線での断面図である。以下、図１１〜図１３に基づいて、実施形態４の液晶表示装置について説明する。ただし、実施形態４の液晶表示装置は、マルチゲート構造を有するトップゲート型の薄膜トランジスタＴＦＴとして、３つのゲート構造を有するトップゲート型の薄膜トランジスタ（以下、トリプルゲート構造を有するトップゲート型の薄膜トランジスタと記す）ＴＦＴの構成が異なるのみで、他の構成は実施形態３と同様の構成となる。従って、以下の説明では、トリプルゲート構造を有するトップゲート型の薄膜トランジスタＴＦＴについて詳細に説明する。
【００４５】
図１１に示すように、実施形態４のトリプルゲート構造の薄膜トランジスタＴＦＴでは、半導体層ＰＳをＳ字状に形成すると共に、同一のゲート線ＧＬと３回交差するように形成することにより、ドレイン線ＤＬの一部を薄膜トランジスタＴＦＴ１のドレイン電極ＤＴとして使用すると共に、ゲート線ＧＬの一部を薄膜トランジスタＴＦＴ１，ＴＦＴ２，ＴＦＴ３のゲート電極ＧＴとする構成となっている。すなわち、実施形態４の半導体層ＰＳは、ゲート線ＧＬの図中下側すなわち図中下側画素の側からゲート線ＧＬと交差するようして、ドレイン線ＤＬと重畳し図中上側に延在している。また、半導体層ＰＳはゲート線ＧＬと交差した後にＸ方向に屈曲されてＸ方向に延在し、その後にＹ方向に屈曲されてＹ方向にゲート線ＧＬと交差した後に、再度、Ｘ方向に屈曲されてＸ方向に延在し、その後にＹ方向に屈曲されてＹ方向にゲート線ＧＬと交差するようして延在した後に、ソース電極ＳＴと電気的に接続される構成となっている。すなわち、実施形態１と同様に、一対のゲート線ＧＬとドレイン線ＤＬとで囲まれる領域である画素電極ＰＸが形成される画素領域に半導体層ＰＳの他端が配置されと共に、Ｙ方向に隣接される画素領域に半導体層ＰＳの一端が配置される構成となっている。
【００４６】
この構成により、画素の図中右下側のドレイン線ＤＬ及びゲート線ＧＬ並びに半導体層ＰＳが交差する領域にゲート線ＧＬをゲート電極ＧＴとする薄膜トランジスタＴＦＴ１が形成される。また、薄膜トランジスタＴＦＴ１の図中右側において、ゲート線ＧＬ及び半導体層ＰＳが交差する領域にゲート線ＧＬをゲート電極ＧＴとする薄膜トランジスタＴＦＴ３が形成され、薄膜トランジスタＴＦＴ１と直列接続される構成となっている。さらには、薄膜トランジスタＴＦＴ３の図中右側において、ゲート線ＧＬ及び半導体層ＰＳが交差する領域にゲート線ＧＬをゲート電極ＧＴとする薄膜トランジスタＴＦＴ２が形成され、薄膜トランジスタＴＦＴ３を介して薄膜トランジスタＴＦＴ１〜ＴＦＴ３が直列接続される構成となり、トリプルゲート構造の薄膜トランジスタＴＦＴが形成される。このとき、実施形態４のトリプルゲート構造の薄膜トランジスタＴＦＴにおいても、ソース電極ＳＴすなわち画素電極ＰＸに直接接続される薄膜トランジスタＴＦＴ２にのみ遮光層ＳＦが重畳して形成されない構成となっており、ドレイン線ＤＬに近い側に形成されるすなわちドレイン線ＤＬに直接接続される薄膜トランジスタＴＦＴ１、及び薄膜トランジスタＴＦＴ１と薄膜トランジスタＴＦＴ２に直列接続される薄膜トランジスタＴＦＴ３は、遮光層ＳＦが重畳して形成される構成となっている。
【００４７】
このように、実施形態４の構成においては、実施形態３の薄膜トランジスタＴＦＴ１と薄膜トランジスタＴＦＴ２との間に、遮光層ＳＦに覆われる薄膜トランジスタＴＦＴ３が形成される構成となっている。すなわち、図１３に示すように、ドレイン電極ＤＴとなるドレイン線ＤＬに直接接続される薄膜トランジスタＴＦＴ１、及び該薄膜トランジスタＴＦＴ１に直接接続される薄膜トランジスタＴＦＴ３のチャネル領域の第１基板ＳＵＢ１側のみに遮光層ＳＦが形成され、薄膜トランジスタＴＦＴ２のチャネル領域の第１基板ＳＵＢ１側には遮光層ＳＦが形成されない構成となっている。従って、実施形態３と同様に、第１基板ＳＵＢ１の裏面側から矢印で示すバックライト光ＢＬが入射した場合であっても、このバックライト光が薄膜トランジスタＴＦＴ１，ＴＦＴ３のチャネル領域に入射することを防止できるので、実施形態３と同様の効果を得ることができる。
【００４８】
さらには、図１２に示すように、実施形態４のトリプルゲート構造の薄膜トランジスタＴＦＴにおいても、薄膜トランジスタＴＦＴ１，ＴＦＴ３と重畳する遮光層ＳＦをゲート線ＧＬの延在方向であるＸ方向に延在して形成する際に、Ｘ方向に隣接する画素（隣接画素）の薄膜トランジスタＴＦＴ２の近傍にまでそれぞれ延在させる構成としている。すなわち、ゲート線ＧＬに沿って、薄膜トランジスタＴＦＴ２の形成されない領域に遮光膜ＳＦを形成する構成としている。従って、実施形態３と同様に、遮光層ＳＦとゲート線ＧＬとの重畳面積を十分大きくすることが可能となり、遮光層ＳＦとゲート線ＧＬ（ゲート電極ＧＴ）との容量（結合容量）を十分に大きくすることが可能となる。
【００４９】
また、実施形態４の構成では、直列接続される３つの薄膜トランジスタＴＦＴ１〜ＴＦＴ３の内で、２つの薄膜トランジスタＴＦＴ１，ＴＦＴ３が遮光層ＳＦで遮光される構成となっているので、薄膜トランジスタＴＦＴ１〜ＴＦＴ３のオフ時のバックライト光が半導体層に入射することに伴って生じる光リーク電流をさらに抑制することが可能となり、さらに表示品質を向上できるという格別の効果を得ることができる。
【００５０】
なお、実施形態１〜４の液晶表示装置では、薄膜トランジスタＴＦＴ１，ＴＦＴ２，ＴＦＴ３として、低温多結晶シリコン薄膜を半導体層ＰＳとして用いた場合について説明したが、例えば、微結晶シリコン薄膜を半導体層ＰＳとする薄膜トランジスタＴＦＴ１，ＴＦＴ２，ＴＦＴ３であってもよい。
【００５１】
また、実施形態１〜４の液晶表示装置では、線状の画素電極ＰＸがＹ方向のみに伸延するいわゆるシングルドメインの場合について説明したが、線状の画素電極の伸延方向がＹ方向に対して２つ以上の方向に傾斜して形成されるいわゆるマルチドメイン構成であってもよい。
【００５２】
以上、本発明者によってなされた発明を、前記発明の実施形態に基づき具体的に説明したが、本発明は、前記発明の実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。
【符号の説明】
【００５３】
ＳＵＢ１……第１基板、ＳＵＢ２……第２基板、ＳＬ……シール材、ＤＲ……駆動回路
ＦＰＣ……フレキシブルプリント基板、ＡＲ……表示領域、ＤＬ……ドレイン線
ＧＬ……ゲート線、ＣＴ……共通電極、ＣＬ……コモン線、ＧＴ……ゲート電極
ＧＴ１……延在部、ＴＦＴ，ＴＦＴ１〜ＴＦＴ３……薄膜トランジスタ、ＳＦ……遮光層
ＰＸ……画素電極、ＤＴ……ドレイン電極、ＰＳ……半導体層、ＳＴ……ソース電極
ＰＡＳ１〜ＰＡＳ５……絶縁膜、ＯＲＩ……配向膜、ＣＨ……コンタクトホール
【技術分野】
【０００１】
本発明は、液晶表示装置に係わり、特に、画素毎に形成されるトップゲート型の薄膜トランジスタの遮光に関する。
【背景技術】
【０００２】
液晶表示装置は、薄膜トランジスタ等が形成される第１基板と、カラーフィルタ等が形成される第２基板とを、液晶層を介して対向配置される構成となっている。特に、図１４に示すように、２つのトップゲート型の薄膜トランジスタＴＦＴ１，ＴＦＴ２からなるダブルゲート構造を有する薄膜トランジスタを用いた従来の液晶表示装置は、Ｘ方向に延在しＹ方向に並設される走査信号線（ゲート線）ＧＬと、Ｙ方向に延在しＸ方向に並設される映像信号線（ドレイン線）ＤＬとにより囲まれる領域毎に画素電極ＰＸが形成され、画素の領域を構成している。このゲート線ＧＬとドレイン線ＤＬとが交差する領域の近傍には、直列に接続される２つの薄膜トランジスタＴＦＴ１，ＴＦＴ２が形成され、該２つの薄膜トランジスタＴＦＴ１，ＴＦＴ２を介して映像信号が、薄膜トランジスタＴＦＴ２のソース電極ＳＴから画素電極ＰＸに供給される構成となっている。このとき、図１４に示すＫ−Ｋ’線での断面図である図１５から明らかなように、２つの薄膜トランジスタＴＦＴ１，ＴＦＴ２を形成する半導体層ＰＳは、金属薄膜等で形成されるゲート線ＧＬよりも第１基板ＳＵＢ１に近い側に積層される構成となっている。このために、矢印で示すバックライト光ＢＬが半導体層ＰＳに入射することに伴って生じる光リーク電流を抑制するために、バックライト光ＢＬを遮光するための遮光層を形成することが提案されている。なお、図１５中において、絶縁膜ＰＡＳ１〜ＰＡＳ５は半導体層ＰＳ等の各薄膜層を絶縁する薄膜層であり、第１基板ＳＵＢ１の最上層の薄膜層は配向膜ＯＲＩである。
【０００３】
遮光層が形成される液晶表示装置として、例えば、特許文献１に記載の液晶表示装置がある。この特許文献１に記載の液晶表示装置では、画素毎に１つの薄膜トランジスタを配置する場合、半導体層の面積よりも遮光層の面積を小さく形成すると共に、遮光層が薄膜トランジスタのソース電極側すなわち画素電極と接続される側を覆うように配置される構成となっている。また、ダブルゲート構造を有するトップゲート型の薄膜トランジスタを用いる場合には、画素電極に近い側の薄膜トランジスタを遮光膜で遮光する構成となっている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００１−３３８２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、図１６に示す画素の等価回路に示すように、また、薄膜トランジスタＴＦＴのソース電極側には映像信号を所定期間保持するための容量（保持容量）Ｃｓｔが形成されていると共に、薄膜トランジスタのゲート電極とソース電極との間にも容量（ゲート・ソース間容量）Ｃｇｓが形成されている。トップゲート型の薄膜トランジスタを遮光層で覆う構成とした場合、前述する容量Ｃｓｔ，Ｃｇｓに加えて、薄膜トランジスタＴＦＴのドレイン電極には遮光層ＳＦとの間に容量Ｃ１が形成されると共に、遮光層ＳＦとゲート線ＧＬとの間の容量Ｃ２及び遮光層ＳＦと薄膜トランジスタとの間の容量Ｃ３が形成されることとなる。この場合、薄膜トランジスタＴＦＴのゲート電極とソース電極との間の容量は、遮光層ＳＦを介して直列接続される容量Ｃ２と容量Ｃ３とで形成される容量と、ゲート・ソース間容量Ｃｇｓとの合計容量となる。このとき、トップゲート型の薄膜トランジスタＴＦＴを用いた場合、ソース電極と遮光層ＳＦとは１層分の絶縁膜を介して重畳配置されることとなるので、遮光層ＳＦと薄膜トランジスタとの間の容量Ｃ３も非常に大きな容量となる。このために、遮光層ＳＦを設けることにより、薄膜トランジスタＴＦＴのゲート・ソース間の容量が大幅に増加することとなり、ゲートオフ時のフィードスルー電圧が増大してしまうことが懸念される。従って、特許文献１に記載の構成においては画素電極に直接接続される側の薄膜トランジスタが遮光層で覆われる構成となっているので、ゲートオフ時フィードスルー電圧が増大し、表示品質が低下してしまうことが懸念される。
【０００６】
特に、ゲート線ＧＬから薄膜トランジスタＴＦＴに供給される走査信号（ゲート信号）はゲート線の配線負荷により表示領域内で遅延量が異なるため、負極書き込み時において、ゲート線ＧＬの負荷が小さく、ゲート波形が急峻に変化する場合では、フィードスルー電圧が大きくなる。一方、ゲート線ＧＬの負荷が大きく、矩形状の走査信号波形（ゲート波形）がなまる場合には、再書き込みにより、フィードスルー電圧が小さくなる。このために、画素電極と接続される薄膜トランジスタを覆うようにして遮光膜を形成した場合、表示領域内でフィードスルー電圧のずれが発生し、表示面内で保持電圧が変化し、この電圧変化が画質への影響として、残像や面内輝度の差が大きくなってしまうことが懸念される。
【０００７】
本発明はこれらの問題点に鑑みてなされたものであり、本発明の目的は、トップゲート型の薄膜トランジスタのオフリーク電流を低減させ、表示品質を向上させることが可能な技術を提供することにある。
【課題を解決するための手段】
【０００８】
前記課題を解決すべく、本願発明の液晶表示装置は、Ｘ方向に延在しＹ方向に並設されるゲート線と、Ｙ方向に延在しＸ方向に並設されるドレイン線と、前記ゲート線からの走査信号に同期して前記ドレイン線からの映像信号を画素電極に出力する薄膜トランジスタとが形成される第１基板と、液晶層を介して前記第１基板と対向配置される第２基板とを有する液晶表示装置であって、前記薄膜トランジスタは、ゲート電極が半導体層よりも前記第１基板よりも遠い側に形成されるトップゲート型の薄膜トランジスタからなり、前記薄膜トランジスタは、ドレイン電極が前記ドレイン線と電気的に接続される第１の薄膜トランジスタと、前記第１の薄膜トランジスタと直列に接続され、そのドレイン電極が前記第１の薄膜トランジスタのソース電極に接続され、ソース電極が前記画素電極に電気的に接続される第２の薄膜トランジスタとからなり、前記半導体層と前記第１基板との間に形成され、前記第１基板側から入射されるバックライト光を遮光する遮光層を備え、前記遮光層は、平面的に見て、前記第１の薄膜トランジスタと重畳して形成され、前記第１の薄膜トランジスタ側に入射するバックライト光を遮光すると共に、前記第２の薄膜トランジスタ側に入射するバックライト光は通過させる液晶表示装置である。
【発明の効果】
【０００９】
本発明によれば、トップゲート型の薄膜トランジスタのオフリーク電流を低減させ、表示品質を向上させることができる。
【００１０】
本発明のその他の効果については、明細書全体の記載から明らかにされる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施形態１の液晶表示装置の全体構成を説明するための図である。
【図２】本発明の実施形態１の液晶表示装置における画素の詳細構成を説明するための平面図である。
【図３】図２に示すＢ−Ｂ’線での断面図である。
【図４】図２に示すＣ−Ｃ’線での断面図である。
【図５】本発明の実施形態２の液晶表示装置における画素の詳細構成を説明するための平面図である。
【図６】図５に示すＤ−Ｄ’線での断面図である。
【図７】本発明の実施形態２の液晶表示装置での画像表示時におけるゲート電極及びドレイン線並びに遮光層での電位を説明するための図である。
【図８】本発明の実施形態３の液晶表示装置における画素の詳細構成を説明するための平面図である。
【図９】図８に示すＦ−Ｆ’線での断面図である。
【図１０】図８に示すＧ−Ｇ’線での断面図である。
【図１１】本発明の実施形態４の液晶表示装置における画素の詳細構成を説明するための平面図である。
【図１２】図１１に示すＨ−Ｈ’線での断面図である。
【図１３】図１１に示すＪ−Ｊ’線での断面図である。
【図１４】従来の液晶表示装置における画素の詳細構成を説明するための図である。
【図１５】図１４に示すＫ−Ｋ’線での断面図である。
【図１６】遮光層ＳＦを有する画素の等価回路である。
【図１７】本発明の実施形態１の液晶表示装置での画像表示時におけるゲート電極及びドレイン線並びに遮光層での電位を説明するための図である。
【発明を実施するための形態】
【００１２】
以下、本発明が適用された実施形態について、図面を用いて説明する。ただし、以下の説明において、同一構成要素には同一符号を付し繰り返しの説明は省略する。また、図中に示すＸ、Ｙ、ＺはそれぞれＸ軸、Ｙ軸及びＺ軸を示す。
【００１３】
〈実施形態１〉
〈実施形態１〉
〈全体構成〉
図１は本発明の実施形態１の液晶表示装置の全体構成を説明するための図であり、以下、図１に基づいて、実施形態１の液晶表示装置の構成を説明する。図１に示すように、実施形態１の液晶表示装置は、画素電極ＰＸ等が形成される第１基板ＳＵＢ１と、図示しないカラーフィルタやブラックマトリクスが形成され、第１基板ＳＵＢ１に対向して配置される第２基板ＳＵＢ２と、第１基板ＳＵＢ１と第２基板ＳＵＢ２とで挟持される図示しない液晶層とで構成される液晶表示パネルを有し、該液晶表示パネルの光源となる図示しないバックライトユニット（バックライト装置）とを組み合わせることにより、液晶表示装置が構成されている。
【００１４】
第１基板ＳＵＢ１と第２基板ＳＵＢ２との固定及び液晶の封止は、第２基板ＳＵＢ２の周辺部に環状に塗布されたシール材ＳＬで固定され、液晶も封止される構成となっている。また、第２基板ＳＵＢ２は、第１基板ＳＵＢ１よりも小さな面積となっており、第１基板ＳＵＢ１の図中下側の辺部を露出させるようになっている。この第１基板ＳＵＢ１の辺部には、半導体チップで構成される駆動回路ＤＲが搭載されている。この駆動回路ＤＲは、後に詳述する表示領域ＡＲにおける各表示画素（以下、画素と略記する）を駆動する。なお、以下の説明では、液晶表示パネルの説明においても、液晶表示装置と記す。
【００１５】
また、第１基板ＳＵＢ１及び第２基板ＳＵＢ２としては、例えば周知のガラス基板が基材として用いられるのが一般的であるが、ガラス基板に限定されることはなく、石英ガラスやプラスチック（樹脂）のような他の絶縁性基板であってもよい。例えば、石英ガラスを用いれば、プロセス温度を高くできるため、後述する薄膜トランジスタＴＦＴのゲート絶縁膜を緻密化できるので、信頼性を向上することができる。一方、プラスチック（樹脂）基板を用いる場合には、軽量で、耐衝撃性に優れた液晶表示装置を提供できる。
【００１６】
また、実施形態１の液晶表示装置では、液晶が封入された領域の内で画素の形成される領域が表示領域ＡＲとなる。従って、液晶が封入されている領域内であっても、画素が形成されておらず表示に係わらない領域は表示領域ＡＲとはならない。
【００１７】
実施形態１の液晶表示装置では第１基板ＳＵＢ１の液晶側の面であって表示領域ＡＲ内には、図１中Ｘ方向に延在しＹ方向に並設される走査信号線（ゲート線）ＧＬが形成されている。また、図１中Ｙ方向に延在しＸ方向に並設される映像信号線（ドレイン線）ＤＬが形成されている。ドレイン線ＤＬとゲート線ＧＬとで囲まれる矩形状の領域は画素が形成される領域を構成し、これにより、各画素は表示領域ＡＲ内においてマトリックス状に配置されている。各画素は、例えば図１中丸印Ａの等価回路図Ａ’に示すように、ゲート線ＧＬからの走査信号によってオン／オフ駆動される２つのトップゲート型の薄膜トランジスタ（第１の薄膜トランジスタ）ＴＦＴ１と薄膜トランジスタ（第２の薄膜トランジスタ）ＴＦＴ２とからなるダブルゲート構造の薄膜トランジスタＴＦＴと、このオンされた薄膜トランジスタＴＦＴ１、ＴＦＴ２を介してドレイン線ＤＬからの映像信号が供給される画素電極ＰＸと、少なくとも表示領域ＡＲの全面に形成され、Ｘ方向の左右（第１基板ＳＵＢ１の端部）の一端又は両側からコモン線ＣＬを介して、映像信号の電位に対して基準となる電位を有する共通信号が供給される共通電極ＣＴとを備えている。このとき、薄膜トランジスタＴＦＴは、直列接続される２つの薄膜トランジスタＴＦＴ１，ＴＦＴ２で構成されており、いわゆるダブルゲート構造のトップゲート型薄膜トランジスタからなる。従って、一方の薄膜トランジスタＴＦＴ１はドレイン電極がドレイン線ＤＬに接続され、ゲート電極がゲート線ＧＬに接続されている。他方の薄膜トランジスタＴＦＴ２はソース電極が画素電極ＰＸに接続され、ゲート電極が薄膜トランジスタＴＦＴ１と同じゲート線ＧＬに接続されており、薄膜トランジスタＴＦＴ１のソース電極と薄膜トランジスタＴＦＴ２のドレイン電極とが電気的に接続されている。
【００１８】
画素電極ＰＸと共通電極ＣＴとの間には、第１基板ＳＵＢ１の主面に平行な成分を有する電界が生じ、この電界によって液晶の分子を駆動させるようになっている。このような液晶表示装置は、いわゆる広視野角表示ができるものとして知られ、液晶への電界の印加の特異性から、ＩＰＳ（In-plane Switching）方式あるいは横電界方式と称される。また、このような構成の液晶表示装置において、液晶に電界が印加されていない場合に光透過率を最小（黒表示）とし、電界を印加することにより光透過率を向上させていくノーマリブラック表示形態で表示を行うようになっている。なお、本願発明は共通電極ＣＴが第１基板ＳＵＢ１の側に形成される液晶表示装置に限定されることはなく、共通電極ＣＴが第２基板ＳＵＢ２に形成されるＴＮ（Twisted Nematic）方式やＶＡ（Vertical Alignment）方式等の他の液晶表示装置にも適用可能である。また、実施形態１の液晶表示装置では、少なくとも表示領域ＡＲの全面に共通電極ＣＴを形成する構成としたが、これに限定されることはなく、例えば、等価回路図Ａ’に示すように、画素毎に独立して形成される共通電極ＣＴにコモン線ＣＬを介して共通信号を入力する構成であってもよい。
【００１９】
各ドレイン線ＤＬ及び各ゲート線ＧＬはその端部においてシール材ＳＬを越えてそれぞれ延在され、外部システムからの表示制御信号に基づいて映像信号や走査信号等の駆動信号を生成する駆動回路ＤＲに接続される。ただし、実施形態１の液晶表示装置では、駆動回路ＤＲを半導体チップで形成し第１基板ＳＵＢ１に搭載する構成としているが、映像信号を出力する映像信号駆動回路と走査信号を出力する走査信号駆動回路との何れか一方又はその両方の駆動回路をフレキシブルプリント基板ＦＰＣにテープキャリア方式やＣＯＦ（Chip On Film）方式で搭載し、第１基板ＳＵＢ１に接続させる構成であってもよい。
【００２０】
〈画素の構成〉
図２は本発明の実施形態１の液晶表示装置における画素の詳細構成を説明するための平面図、図３は図２に示すＢ−Ｂ’線での断面図、図４は図２に示すＣ−Ｃ’線での断面図である。
【００２１】
図２に示すように、ダブルゲート構造を有するトップゲート型の薄膜トランジスタＴＦＴ１，ＴＦＴ２を用いた液晶表示装置は、Ｘ方向に延在しＹ方向に並設されるゲート線ＧＬと、Ｙ方向に延在しＸ方向に並設されるドレイン線ＤＬとにより囲まれる領域毎に線状の画素電極ＰＸが形成されている。このゲート線ＧＬとドレイン線ＤＬとが交差する領域の近傍には、２つの薄膜トランジスタＴＦＴ１，ＴＦＴ２が形成されている。この２つの薄膜トランジスタＴＦＴ１，ＴＦＴ２を形成する半導体層ＰＳはドレイン線ＤＬに沿ってゲート線ＧＬと交差するように延在された後に、ゲート線ＧＬの延在方向に屈曲され、ゲート線ＧＬから延在される延在部ＧＴ１と交差するように形成されている。すなわち、実施形態１の半導体層ＰＳでは、各画素において、Ｘ方向に延在するゲート線ＧＬの図２中下方側で当該半導体層ＰＳの一端側がドレイン線ＤＬと電気的に接続されると共に、ゲート線ＧＬの図２中上方側で当該半導体層ＰＳの他端側がソース電極ＳＴすなわち画素電極ＰＸと電気的に接続される構成となっている。また、ゲート線ＧＬで２つに分割される領域でそれぞれドレイン線ＤＬ（ドレイン電極ＤＴ）又はソース電極ＳＴ（画素電極ＰＸ）と接続されている。この構成により、半導体層ＰＳとゲート線ＧＬとが交差する領域にゲート線ＧＬをゲート電極とする薄膜トランジスタＴＦＴ１が形成され、半導体層ＰＳと延在部ＧＴ１とが交差する領域に延在部ＧＴ１をゲート電極とする薄膜トランジスタＴＦＴ２が形成されている。
【００２２】
このように、２つの薄膜トランジスタＴＦＴ１，ＴＦＴ２とは同一の半導体層ＰＳに沿って形成される構成となっているので、２つの薄膜トランジスタＴＦＴ１，ＴＦＴ２によりダブルゲート構造の薄膜トランジスタＴＦＴが形成されている。さらには、このダブルゲート構造の薄膜トランジスタＴＦＴの内で、ドレイン電極がドレイン線ＤＬと直接に接続される薄膜トランジスタＴＦＴ１の側にのみ、遮光層ＳＦが重畳して形成される構成となっている。すなわち、液晶表示装置の表示面側である第１基板ＳＵＢ１の液晶面側から平面的に見て薄膜トランジスタＴＦＴ１のチャネル領域と重畳する位置に遮光層ＳＦが形成され、薄膜トランジスタＴＦＴ２のチャネル領域には遮光層ＳＦが形成されない構成となっている。特に、図４に示すように、実施形態１の遮光層ＳＦは、薄膜トランジスタＴＦＴ１のチャネル領域を第１基板ＳＵＢ１の側から覆うのみの構成となっており、薄膜トランジスタＴＦＴ１のチャネル領域に図中に矢印で示すバックライト光ＢＬが入射することを防止している。
【００２３】
また、実施形態１の遮光層ＳＦは、半導体層ＰＳに沿った断面図である図４から明らかなように、例えば金属薄膜等の遮光性を有する薄膜材料からなり、特定の電位に固定されない遮光層ＳＦが第１基板ＳＵＢ１の液晶層側（対向面側）に形成されている。このとき、前述するように、遮光層ＳＦはダブルゲート構造の薄膜トランジスタＴＦＴを形成する一方の薄膜トランジスタである薄膜トランジスタＴＦＴ１のチャネル領域を覆うように形成されている。このとき、薄膜トランジスタＴＦＴ１のチャネル方向の遮光層ＳＦの大きさは、少なくとも当該薄膜トランジスタＴＦＴ１のチャネル長よりも大きく形成され、薄膜トランジスタＴＦＴ１のチャネル領域を覆う構成となる。
【００２４】
すなわち、実施形態１の遮光層ＳＦの一端は薄膜トランジスタＴＦＴ１のチャネル領域よりもドレイン領域側に形成され、遮光層ＳＦの他端は薄膜トランジスタＴＦＴ１のチャネル領域よりもソース領域側に形成され、遮光層ＳＦの形成に伴う寄生容量が小さくなるように形成されている。なお、遮光層ＳＦの他端側の形成位置は、薄膜トランジスタＴＦＴ１のチャネル領域のソース側の端部から薄膜トランジスタＴＦＴ２のドレイン領域までの間の領域の形成される構成であってもよい。従って、実施形態１のダブルゲート構造の薄膜トランジスタにおいては、ドレイン線ＤＬに直接接続される薄膜トランジスタＴＦＴ１のチャネル領域は遮光層ＳＦと重畳して形成され、ソース電極ＳＴすなわち画素電極ＰＸに直接接続される薄膜トランジスタＴＦＴ２のチャネル領域は遮光層ＳＦが重畳されない構成となる。
【００２５】
次に、図３及び図４に基づいて、実施形態１の画素構造について詳細に説明する。第１基板ＳＵＢ１の上面には遮光層ＳＦが形成され、その上面に該遮光層ＳＦをも覆うようにして絶縁膜ＰＡＳ１が形成され、該絶縁膜ＰＡＳ１の上層に半導体層ＰＳが形成されている。実施形態１の半導体層ＰＳは、例えば、周知のアモルファスシリコン層を形成した後に、レーザーアニール等で多結晶化した低温ポリシンコン（ＬＴＰＳ）層からなる。このとき、実施形態１の半導体層ＰＳにおいても、従来の半導体層と同様に、半導体層ＰＳの延在方向に対して、ゲート電極ＧＴ，ＧＴ１に対応するチャネル領域を挟むようにして不純物濃度の高い領域が形成され、該不純物濃度の高い領域の内の一方の領域がドレイン領域（例えば、図４中のゲート電極ＧＴの左側領域）となり、他方の領域（例えば、図４中のゲート電極ＧＴの右側領域）がソース領域となる。ただし、半導体層ＰＳのドレイン領域とチャネル層との間の領域、及びソース領域とチャネル層との間の領域に、不純物濃度の低い領域を設けたＬＤＤ（Lightly Doped Drain）構造であってもよい。また、半導体層ＰＳは低温ポリシリコンに限定されることはなく、高温ポリシリコンや微結晶シリコン等であってもよい。
【００２６】
半導体層ＰＳの上面には、絶縁膜ＰＡＳ１の上面をも覆うようにして絶縁膜ＰＡＳ２が形成されており、この絶縁膜ＰＡＳ２の上面にゲート線ＧＬ、及びゲート線ＧＬから延在する延在部ＧＴ１が形成され、薄膜トランジスタＴＦＴ１，ＴＦＴ２のゲート絶縁膜として機能する構成となっている。このとき、半導体層ＰＳと絶縁膜ＰＡＳ２を介して重畳するゲート線ＧＬは薄膜トランジスタＴＦＴ１のゲート電極ＧＴとなり、半導体層ＰＳと絶縁膜ＰＡＳ２を介して重畳する延在部ＧＴ１は薄膜トランジスタＴＦＴ２のゲート電極となる。
【００２７】
ゲート線ＧＬの上面には、延在部ＧＴ１及び絶縁膜ＰＡＳ２の表面も覆うようにして絶縁膜ＰＡＳ３が形成されて、該絶縁膜ＰＡＳ３の表面に薄膜トランジスタＴＦＴ２のソース電極ＳＴ及びドレイン線ＤＬが形成されている。このとき、半導体層ＰＳの一端側の上層には、絶縁膜ＰＡＳ２，ＰＡＳ３を貫通して半導体層ＰＳの表面に至るコンタクトホールが形成されており、該コンタクトホールを介して半導体層ＰＳの一端側とドレイン線ＤＬとが電気的に接続され、薄膜トランジスタＴＦＴ１のドレイン電極ＤＴを形成している。同様にして、半導体層ＰＳの他端側にも絶縁膜ＰＡＳ２，ＰＡＳ３を貫通して半導体層ＰＳの表面に至る図示しないコンタクトホールが形成されており、該コンタクトホールを介して半導体層ＰＳの他端側とソース電極ＳＴとが電気的に接続され、薄膜トランジスタＴＦＴ２のソース電極ＳＴを形成している。
【００２８】
ドレイン線ＤＬ及びソース電極ＳＴの表面には、絶縁膜ＰＡＳ３の表面も覆うようにして、有機絶縁膜材料で形成され第１基板ＳＵＢ１の液晶面側の平坦化膜としても機能するなる絶縁膜ＰＡＳ４が形成され、該絶縁膜ＰＡＳ４の表面に面状の共通電極ＣＴが形成されている。この共通電極ＣＴは、周知のＩＴＯ（Indium Tin Oxide）やＡＺＯ(Aluminum doped Zinc Oxide)、ＧＺＯ（Gallium doped Zinc Oxide）等の透明導電膜材料で形成される。該共通電極ＣＴの表面には、絶縁膜ＰＡＳ４の表面をも覆うようにして容量絶縁膜としても機能する絶縁膜ＰＡＳ５が形成され、該絶縁膜ＰＡＳ５の表面に画素電極ＰＸが形成されている。このとき、液晶面側から見て、画素電極ＰＸの端部とソース電極ＳＴとが重畳するようにして形成されている。さらには、画素電極ＰＸの端部とソース電極ＳＴとの重畳領域には、絶縁膜ＰＡＳ５の表面から絶縁膜ＰＡＳ４を介してソース電極ＳＴの表面に至るコンタクトホールＣＨが形成され、該コンタクトホールＣＨを介してソース電極ＳＴと画素電極ＰＸとが電気的に接続されている。また、絶縁膜ＰＡＳ５の表面には、画素電極ＰＸをも覆うようにして周知の配向膜ＯＲＩが形成されている。
【００２９】
さらには、図３に示すように、Ｘ方向に延在して形成されるゲート線ＧＬに沿った方向においては、遮光層ＳＦは半導体層ＰＳの幅よりも大きく形成される構成となっているので、図３中に矢印ＢＬで示す第１基板ＳＵＢ１の裏面側から入射されるバックライト光が半導体層ＰＳのチャネル領域に入射することを防止できる。
【００３０】
以上説明したように、実施形態１の液晶表示装置では、ゲート電極が半導体層よりも前記液晶層に近い側すなわちゲート電極が半導体層よりも第１基板ＳＵＢ１から遠い側に形成されるトップゲート型の薄膜トランジスタＴＦＴで構成されている。また、ドレイン側がドレイン線ＤＬと電気的に直接に接続される薄膜トランジスタＴＦＴ１と、該薄膜トランジスタＴＦＴ１と直列に接続され、そのドレイン側が薄膜トランジスタＴＦＴ１のソース側に接続され、そのソース側が画素電極ＰＸに電気的に直接に接続される薄膜トランジスタＴＦＴ２との、ダブルゲート構造の薄膜トランジスタＴＦＴで構成されている。
【００３１】
前記半導体層と前記第１基板との間に形成され、前記第１基板側から入射されるバックライト光を遮光する遮光層が、平面的に見て、薄膜トランジスタＴＦＴ１とのみ重畳して形成され、薄膜トランジスタＴＦＴ１の側に入射するバックライト光を遮光すると共に、薄膜トランジスタＴＦＴ２の側に入射するバックライト光は通過させる構成となっているので、薄膜トランジスタＴＦＴのオフ時におけるバックライト光ＢＬの照射に起因するリーク電流いわゆるホトコンによるオフリークは、遮光層ＳＦで遮光される一方の薄膜トランジスタＴＦＴ１により低減できる。その結果、画素の保持電圧の変動を抑制することができるので、画素の薄膜トランジスタＴＦＴのホトコン起因のオフリークによる縦スメアの発生を抑制することができ、画像品質を向上させることができる。
【００３２】
〈実施形態２〉
図５は本発明の実施形態２の液晶表示装置における画素の詳細構成を説明するための平面図、図６は図５に示すＤ−Ｄ’線での断面図であり、以下、図５及び図６に基づいて、実施形態２の液晶表示装置について説明する。ただし、実施形態２の液晶表示装置は、遮光層ＳＦの構成が異なるのみで、他の構成は実施形態１と同様の構成となる。従って、以下の説明では、遮光層ＳＦについて詳細に説明する。また、図５に示すＥ−Ｅ’線での断面構造は、図４に示す断面構造と同じである。
【００３３】
図５から明らかなように、実施形態２の遮光層ＳＦは、ダブルゲート構造の薄膜トランジスタＴＦＴを構成する薄膜トランジスタＴＦＴ１と共に、ゲート線ＧＬに沿ってＸ方向に延在し、ゲート線ＧＬと重畳するようにして形成されている。さらには、ゲート線ＧＬから延在する延在部ＧＴ１の一部とも重畳して形成されており、この延在部ＧＴ１と重畳する遮光層ＳＦの端部が平面的に見て半導体層ＰＳと重畳しないように延在されている。この構成により、遮光層ＳＦが薄膜トランジスタＴＦＴ２と重畳しない、すなわち薄膜トランジスタＴＦＴ２のソース領域及びドレイン領域並びにチャネル領域と重畳しない構成となっている。また、実施形態２の構成においても、Ｘ方向に延在する薄膜トランジスタＴＦＴ２の半導体層ＰＳに、Ｙ方向に延在する延在部ＧＴ１が重畳し、この重畳領域が薄膜トランジスタＴＦＴ２のチャネル領域となるように、薄膜トランジスタＴＦＴ２のドレイン領域及びソース領域が形成されている。
【００３４】
従って、実施形態２の薄膜トランジスタＴＦＴ２においても、当該薄膜トランジスタＴＦＴ２のソース電極となる延在部ＧＴ１とソース領域（ソース電極を含む）との間の容量は、ゲート・ソース間容量Ｃｇｓ（図１６中に示す）のみとなる。その結果、遮光層ＳＦを設けた構成であっても、実施形態１と同様に、画素電極ＰＸに直接接続される薄膜トランジスタＴＦＴ２のゲートオフ時におけるフィードスルー電圧の増大を防止することが可能となるので、表示品質を向上させることができる。
【００３５】
また、図６に示すように、ゲート絶縁膜として機能し比較的膜厚が薄い絶縁膜ＰＡＳ２と絶縁膜ＰＡＳ１とを介して、実施形態２の遮光層ＳＦはゲート線ＧＬと重畳配置される構成となっている。さらには、実施形態２の遮光層ＳＦは、絶縁膜ＰＡＳ１，ＰＡＳ２，ＰＡＳ３及び半導体層ＰＳ並びにゲート線ＧＬを介して、ドレイン線ＤＬと重畳される構成となっている。従って、遮光層ＳＦとドレイン電極ＤＴ（ドレイン線ＤＬ）との間の容量（図１６中の容量Ｃ１に相当する）よりも、遮光層ＳＦとゲート電極ＧＴ（ゲート線ＧＬ）との間の容量（図１６中の容量Ｃ２に相当する）が非常に大きく構成されることとなる。よって、薄膜トランジスタＴＦＴ１の寄生容量は遮光層ＳＦとゲート電極ＧＴ（ゲート線ＧＬ）との間の容量Ｃ２が支配的となる。
【００３６】
その結果、薄膜トランジスタＴＦＴ１をオンさせるための走査信号が入力された際、遮光層ＳＦとゲート電極ＧＴ（ゲート線ＧＬ）との間の容量結合により遮光層ＳＦの電位もゲート電極ＧＴの電位と同様に変動し、この電位がバックゲートとして働くので、薄膜トランジスタＴＦＴ１のオン電流量を増加させることができ、画素書き込み特性を改善し、画素電圧の収束を低減できるという格別の効果を得ることができる。
【００３７】
次に、図７に本発明の実施形態２の液晶表示装置での画像表示時におけるゲート電極及びドレイン線並びに遮光層での電位を説明するための図、図１７に本発明の実施形態１の液晶表示装置での画像表示時におけるゲート電極及びドレイン線並びに遮光層での電位を説明するための図を示し、以下、図７及び図１７に基づいて、実施形態２の遮光層ＳＦの効果について説明する。
【００３８】
実施形態１の遮光層ＳＦは薄膜トランジスタＴＦＴ１の形成領域にのみ形成されると共に、薄膜トランジスタＴＦＴ１のドレイン領域が形成される半導体層ＰＳも構成となっている。このために、遮光層ＳＦが薄膜トランジスタＴＦＴ１の形成領域にのみに形成される実施形態１の構成では、実施形態２の構成に比較して、遮光層ＳＦの形成に伴う全容量に対して遮光層ＳＦとドレイン線ＤＬ（ドレイン電極ＤＴ）との間の容量Ｃ１が支配的となる。その結果、図１７中に太線で示す遮光層ＳＦの電位ＶＳＦが、カップリングによりドレイン電圧ＶＤＬの変動に伴い、電位差Ｖ３で大きく変動することとなる。さらには、走査信号の入力時（ゲート電位ＶＧＴが高電位時）におけるゲート電位ＶＧＴと遮光層ＳＦの電位ＶＳＦとの電位差は、電位差Ｖ２となる。
【００３９】
これに対して、図７に示すように、実施形態２遮光膜ＳＦは、薄膜トランジスタＴＦＴ１のチャネル領域と重畳する領域と共に、ゲート線ＧＬ及び延在部ＧＬ１と重畳する領域にも形成されているので、遮光層ＳＦの形成に伴う全容量に対する遮光層ＳＦとドレイン線ＤＬ（ドレイン電極ＤＴ）との間の容量Ｃ１の比は小さくすることができ、ゲート線（ゲート電極ＧＴ）との間の容量Ｃ２の比は大きくすることができる。その結果、カップリングに起因するドレイン電位ＶＤＬの変動に伴う遮光層ＳＦの電位ＶＳＦの変動を電位差Ｖ３よりも非常に小さくできるという格別の効果を得ることができる。さらには、走査信号の入力時におけるゲート電位ＶＧＴと遮光層ＳＦの電位ＶＳＦとの電位差も、電位差Ｖ２よりも非常に小さい電位差Ｖ１にできるという格別の効果を得ることができる。
【００４０】
〈実施形態３〉
図８は本発明の実施形態３の液晶表示装置における画素の詳細構成を説明するための平面図、図９は図８に示すＦ−Ｆ’線での断面図、図１０は図８に示すＧ−Ｇ’線での断面図である。以下、図８〜図１０に基づいて、実施形態３の液晶表示装置について説明する。ただし、実施形態３の液晶表示装置は、ダブルゲート構造を有するトップゲート型の薄膜トランジスタＴＦＴを形成する半導体層ＰＳ及び遮光層ＳＦの構成が異なるのみで、他の構成は実施形態２と同様の構成となる。従って、以下の説明では、半導体層ＰＳ及び遮光層ＳＦについて詳細に説明する。
【００４１】
図８に示すように、実施形態３のダブルゲート構造の薄膜トランジスタＴＦＴでは、半導体層ＰＳをＵ字状に形成すると共に、同一のゲート線ＧＬと２回交差するように形成することにより、ドレイン線ＤＬの一部を薄膜トランジスタＴＦＴ１のドレイン電極ＤＴとして使用すると共に、ゲート線ＧＬの一部を薄膜トランジスタＴＦＴ１，ＴＦＴ２のゲート電極ＧＴとする構成となっている。すなわち、実施形態３の半導体層ＰＳは、ゲート線ＧＬの図中上側すなわち画素電極ＰＸと同じ側からゲート線ＧＬと交差するようして、ドレイン線ＤＬと重畳し図中下側に延在している。また、半導体層ＰＳはゲート線ＧＬと交差した後にＸ方向に屈曲されてＸ方向に延在し、その後にＹ方向に屈曲されてＹ方向にゲート線ＧＬと交差するようして延在した後に、ソース電極ＳＴと電気的に接続される構成となっている。すなわち、半導体層ＰＳは一対のゲート線ＧＬとドレイン線ＤＬとで囲まれる領域である画素電極ＰＸが形成される画素領域に、半導体層ＰＳの一端と他端とが配置される構成となっている。
【００４２】
この構成により、画素の図中右下側のドレイン線ＤＬ及びゲート線ＧＬ並びに半導体層ＰＳが交差する領域にゲート線ＧＬをゲート電極ＧＴとする薄膜トランジスタＴＦＴ１が形成される。さらには、薄膜トランジスタＴＦＴ１と直列接続され、画素の図中中央下側のゲート線ＧＬ及び半導体層ＰＳが交差する領域にゲート線ＧＬをゲート電極ＧＴとする薄膜トランジスタＴＦＴ２が形成され、ダブルゲート構造の薄膜トランジスタＴＦＴが形成される。このとき、実施形態３のダブルゲート構造の薄膜トランジスタＴＦＴにおいても、ドレイン線ＤＬに近い側に形成されるすなわちドレイン線ＤＬに直接接続される薄膜トランジスタＴＦＴ１と重畳するようにして遮光層ＳＦが形成されると共に、ソース電極ＳＴすなわち画素電極ＰＸに直接接続される薄膜トランジスタＴＦＴ２に重畳する遮光層ＳＦは形成されない構成となっている。すなわち、図１０に示すように、ドレイン電極ＤＴとなるドレイン線ＤＬに直接接続される薄膜トランジスタＴＦＴ１のチャネル領域の第１基板ＳＵＢ１側のみに遮光層ＳＦが形成され、薄膜トランジスタＴＦＴ２のチャネル領域の第１基板ＳＵＢ１側には遮光層ＳＦが形成されない構成となっている。従って、実施形態２と同様に、第１基板ＳＵＢ１の裏面側から矢印で示すバックライト光ＢＬが入射した場合であっても、このバックライト光が薄膜トランジスタＴＦＴ１のチャネル領域に入射することを防止できるので、実地形態２と同様の効果を得ることができる。
【００４３】
また、図９に示すように、実施形態３のダブルゲート構造の薄膜トランジスタＴＦＴでは、薄膜トランジスタＴＦＴ１と薄膜トランジスタＴＦＴ２とがゲート線ＧＬの延在方向に沿って並設される構成となっている。このために、実施形態２と同様に、各画素に対応する遮光層ＳＦを画素領域内に設けたのみでは、遮光層ＳＦとゲート線ＧＬとが重畳する領域の面積が減少してしまうこととなる。従って、実施形態３の遮光層ＳＦにおいては、薄膜トランジスタＴＦＴ１と重畳する遮光層ＳＦをゲート線ＧＬの延在方向であるＸ方向に延在して形成する際に、Ｘ方向に隣接する画素（隣接画素）の薄膜トランジスタＴＦＴ２の近傍にまでそれぞれ延在させる構成としている。すなわち、ゲート線ＧＬに沿って、薄膜トランジスタＴＦＴ２の形成されない領域に遮光膜ＳＦを形成する構成としている。この構成とすることにより、ゲート線ＧＬの延在方向に沿って２つの薄膜トランジスタＴＦＴ１，ＴＦＴ２が隣接配置される構成であっても、遮光層ＳＦとゲート線ＧＬとの重畳面積を十分大きくすることが可能となるので、遮光層ＳＦとゲート線ＧＬ（ゲート電極ＧＴ）との容量（結合容量）を十分に大きくすることが可能となる。従って、実地形態２と同様の効果を得るために必要となる遮光層ＳＦとゲート線ＧＬ（ゲート電極ＧＴ）との容量（結合容量）を確保することができる。
【００４４】
〈実施形態４〉
図１１は本発明の実施形態４の液晶表示装置における画素の詳細構成を説明するための平面図、図１２は図１１に示すＨ−Ｈ’線での断面図、図１３は図１１に示すＪ−Ｊ’線での断面図である。以下、図１１〜図１３に基づいて、実施形態４の液晶表示装置について説明する。ただし、実施形態４の液晶表示装置は、マルチゲート構造を有するトップゲート型の薄膜トランジスタＴＦＴとして、３つのゲート構造を有するトップゲート型の薄膜トランジスタ（以下、トリプルゲート構造を有するトップゲート型の薄膜トランジスタと記す）ＴＦＴの構成が異なるのみで、他の構成は実施形態３と同様の構成となる。従って、以下の説明では、トリプルゲート構造を有するトップゲート型の薄膜トランジスタＴＦＴについて詳細に説明する。
【００４５】
図１１に示すように、実施形態４のトリプルゲート構造の薄膜トランジスタＴＦＴでは、半導体層ＰＳをＳ字状に形成すると共に、同一のゲート線ＧＬと３回交差するように形成することにより、ドレイン線ＤＬの一部を薄膜トランジスタＴＦＴ１のドレイン電極ＤＴとして使用すると共に、ゲート線ＧＬの一部を薄膜トランジスタＴＦＴ１，ＴＦＴ２，ＴＦＴ３のゲート電極ＧＴとする構成となっている。すなわち、実施形態４の半導体層ＰＳは、ゲート線ＧＬの図中下側すなわち図中下側画素の側からゲート線ＧＬと交差するようして、ドレイン線ＤＬと重畳し図中上側に延在している。また、半導体層ＰＳはゲート線ＧＬと交差した後にＸ方向に屈曲されてＸ方向に延在し、その後にＹ方向に屈曲されてＹ方向にゲート線ＧＬと交差した後に、再度、Ｘ方向に屈曲されてＸ方向に延在し、その後にＹ方向に屈曲されてＹ方向にゲート線ＧＬと交差するようして延在した後に、ソース電極ＳＴと電気的に接続される構成となっている。すなわち、実施形態１と同様に、一対のゲート線ＧＬとドレイン線ＤＬとで囲まれる領域である画素電極ＰＸが形成される画素領域に半導体層ＰＳの他端が配置されと共に、Ｙ方向に隣接される画素領域に半導体層ＰＳの一端が配置される構成となっている。
【００４６】
この構成により、画素の図中右下側のドレイン線ＤＬ及びゲート線ＧＬ並びに半導体層ＰＳが交差する領域にゲート線ＧＬをゲート電極ＧＴとする薄膜トランジスタＴＦＴ１が形成される。また、薄膜トランジスタＴＦＴ１の図中右側において、ゲート線ＧＬ及び半導体層ＰＳが交差する領域にゲート線ＧＬをゲート電極ＧＴとする薄膜トランジスタＴＦＴ３が形成され、薄膜トランジスタＴＦＴ１と直列接続される構成となっている。さらには、薄膜トランジスタＴＦＴ３の図中右側において、ゲート線ＧＬ及び半導体層ＰＳが交差する領域にゲート線ＧＬをゲート電極ＧＴとする薄膜トランジスタＴＦＴ２が形成され、薄膜トランジスタＴＦＴ３を介して薄膜トランジスタＴＦＴ１〜ＴＦＴ３が直列接続される構成となり、トリプルゲート構造の薄膜トランジスタＴＦＴが形成される。このとき、実施形態４のトリプルゲート構造の薄膜トランジスタＴＦＴにおいても、ソース電極ＳＴすなわち画素電極ＰＸに直接接続される薄膜トランジスタＴＦＴ２にのみ遮光層ＳＦが重畳して形成されない構成となっており、ドレイン線ＤＬに近い側に形成されるすなわちドレイン線ＤＬに直接接続される薄膜トランジスタＴＦＴ１、及び薄膜トランジスタＴＦＴ１と薄膜トランジスタＴＦＴ２に直列接続される薄膜トランジスタＴＦＴ３は、遮光層ＳＦが重畳して形成される構成となっている。
【００４７】
このように、実施形態４の構成においては、実施形態３の薄膜トランジスタＴＦＴ１と薄膜トランジスタＴＦＴ２との間に、遮光層ＳＦに覆われる薄膜トランジスタＴＦＴ３が形成される構成となっている。すなわち、図１３に示すように、ドレイン電極ＤＴとなるドレイン線ＤＬに直接接続される薄膜トランジスタＴＦＴ１、及び該薄膜トランジスタＴＦＴ１に直接接続される薄膜トランジスタＴＦＴ３のチャネル領域の第１基板ＳＵＢ１側のみに遮光層ＳＦが形成され、薄膜トランジスタＴＦＴ２のチャネル領域の第１基板ＳＵＢ１側には遮光層ＳＦが形成されない構成となっている。従って、実施形態３と同様に、第１基板ＳＵＢ１の裏面側から矢印で示すバックライト光ＢＬが入射した場合であっても、このバックライト光が薄膜トランジスタＴＦＴ１，ＴＦＴ３のチャネル領域に入射することを防止できるので、実施形態３と同様の効果を得ることができる。
【００４８】
さらには、図１２に示すように、実施形態４のトリプルゲート構造の薄膜トランジスタＴＦＴにおいても、薄膜トランジスタＴＦＴ１，ＴＦＴ３と重畳する遮光層ＳＦをゲート線ＧＬの延在方向であるＸ方向に延在して形成する際に、Ｘ方向に隣接する画素（隣接画素）の薄膜トランジスタＴＦＴ２の近傍にまでそれぞれ延在させる構成としている。すなわち、ゲート線ＧＬに沿って、薄膜トランジスタＴＦＴ２の形成されない領域に遮光膜ＳＦを形成する構成としている。従って、実施形態３と同様に、遮光層ＳＦとゲート線ＧＬとの重畳面積を十分大きくすることが可能となり、遮光層ＳＦとゲート線ＧＬ（ゲート電極ＧＴ）との容量（結合容量）を十分に大きくすることが可能となる。
【００４９】
また、実施形態４の構成では、直列接続される３つの薄膜トランジスタＴＦＴ１〜ＴＦＴ３の内で、２つの薄膜トランジスタＴＦＴ１，ＴＦＴ３が遮光層ＳＦで遮光される構成となっているので、薄膜トランジスタＴＦＴ１〜ＴＦＴ３のオフ時のバックライト光が半導体層に入射することに伴って生じる光リーク電流をさらに抑制することが可能となり、さらに表示品質を向上できるという格別の効果を得ることができる。
【００５０】
なお、実施形態１〜４の液晶表示装置では、薄膜トランジスタＴＦＴ１，ＴＦＴ２，ＴＦＴ３として、低温多結晶シリコン薄膜を半導体層ＰＳとして用いた場合について説明したが、例えば、微結晶シリコン薄膜を半導体層ＰＳとする薄膜トランジスタＴＦＴ１，ＴＦＴ２，ＴＦＴ３であってもよい。
【００５１】
また、実施形態１〜４の液晶表示装置では、線状の画素電極ＰＸがＹ方向のみに伸延するいわゆるシングルドメインの場合について説明したが、線状の画素電極の伸延方向がＹ方向に対して２つ以上の方向に傾斜して形成されるいわゆるマルチドメイン構成であってもよい。
【００５２】
以上、本発明者によってなされた発明を、前記発明の実施形態に基づき具体的に説明したが、本発明は、前記発明の実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。
【符号の説明】
【００５３】
ＳＵＢ１……第１基板、ＳＵＢ２……第２基板、ＳＬ……シール材、ＤＲ……駆動回路
ＦＰＣ……フレキシブルプリント基板、ＡＲ……表示領域、ＤＬ……ドレイン線
ＧＬ……ゲート線、ＣＴ……共通電極、ＣＬ……コモン線、ＧＴ……ゲート電極
ＧＴ１……延在部、ＴＦＴ，ＴＦＴ１〜ＴＦＴ３……薄膜トランジスタ、ＳＦ……遮光層
ＰＸ……画素電極、ＤＴ……ドレイン電極、ＰＳ……半導体層、ＳＴ……ソース電極
ＰＡＳ１〜ＰＡＳ５……絶縁膜、ＯＲＩ……配向膜、ＣＨ……コンタクトホール
【特許請求の範囲】
【請求項１】
Ｘ方向に延在しＹ方向に並設されるゲート線と、Ｙ方向に延在しＸ方向に並設されるドレイン線と、前記ゲート線からの走査信号に同期して前記ドレイン線からの映像信号を画素電極に出力する薄膜トランジスタとが形成される第１基板と、液晶層を介して前記第１基板と対向配置される第２基板とを有する液晶表示装置であって、
前記薄膜トランジスタは、ゲート電極が半導体層よりも前記第１基板よりも遠い側に形成されるトップゲート型の薄膜トランジスタからなり、
前記薄膜トランジスタは、ドレイン電極が前記ドレイン線と電気的に接続される第１の薄膜トランジスタと、
前記第１の薄膜トランジスタと直列に接続され、そのドレイン電極が前記第１の薄膜トランジスタのソース電極に接続され、ソース電極が前記画素電極に電気的に接続される第２の薄膜トランジスタとからなり、
前記半導体層と前記第１基板との間に形成され、前記第１基板側から入射されるバックライト光を遮光する遮光層を備え、
前記遮光層は、平面的に見て、前記第１の薄膜トランジスタと重畳して形成され、
前記第１の薄膜トランジスタ側に入射するバックライト光を遮光すると共に、前記第２の薄膜トランジスタ側に入射するバックライト光は通過させることを特徴とする液晶表示装置。
【請求項２】
前記遮光層は、平面的に見て、前記第１の薄膜トランジスタと共に、前記ゲート線と重畳して配置されることを特徴とする請求項１に記載の液晶表示装置。
【請求項３】
前記遮光層は、前記半導体層及び前記ゲート線と絶縁膜を介して形成される導電性薄膜からなり、画素毎に電気的に独立して形成されていることを特徴とする請求項２に記載の液晶表示装置。
【請求項４】
前記第１の薄膜トランジスタと前記第２の薄膜トランジスタとは前記ゲート線に沿ってその延在方向に対して隣接して配置され、
前記遮光層は前記ゲート線に沿って形成されると共に、当該ゲート線の延在方向に隣接する画素毎に形成される前記第２の薄膜トランジスタとの間の領域を覆うようにして形成されることを特徴とする請求項１乃至３の内の何れかに記載の液晶表示装置。
【請求項５】
前記半導体層は、前記ゲート線と２箇所で交差するＵ字状に形成されることを特徴とする請求項４に記載の液晶表示装置。
【請求項６】
前記遮光膜は、前記第１の薄膜トランジスタのチャネル領域のＸ方向およびＹ方向の幅以上に形成されることを特徴とする請求項１乃至５の内の何れかに記載の液晶表示装置。
【請求項１】
Ｘ方向に延在しＹ方向に並設されるゲート線と、Ｙ方向に延在しＸ方向に並設されるドレイン線と、前記ゲート線からの走査信号に同期して前記ドレイン線からの映像信号を画素電極に出力する薄膜トランジスタとが形成される第１基板と、液晶層を介して前記第１基板と対向配置される第２基板とを有する液晶表示装置であって、
前記薄膜トランジスタは、ゲート電極が半導体層よりも前記第１基板よりも遠い側に形成されるトップゲート型の薄膜トランジスタからなり、
前記薄膜トランジスタは、ドレイン電極が前記ドレイン線と電気的に接続される第１の薄膜トランジスタと、
前記第１の薄膜トランジスタと直列に接続され、そのドレイン電極が前記第１の薄膜トランジスタのソース電極に接続され、ソース電極が前記画素電極に電気的に接続される第２の薄膜トランジスタとからなり、
前記半導体層と前記第１基板との間に形成され、前記第１基板側から入射されるバックライト光を遮光する遮光層を備え、
前記遮光層は、平面的に見て、前記第１の薄膜トランジスタと重畳して形成され、
前記第１の薄膜トランジスタ側に入射するバックライト光を遮光すると共に、前記第２の薄膜トランジスタ側に入射するバックライト光は通過させることを特徴とする液晶表示装置。
【請求項２】
前記遮光層は、平面的に見て、前記第１の薄膜トランジスタと共に、前記ゲート線と重畳して配置されることを特徴とする請求項１に記載の液晶表示装置。
【請求項３】
前記遮光層は、前記半導体層及び前記ゲート線と絶縁膜を介して形成される導電性薄膜からなり、画素毎に電気的に独立して形成されていることを特徴とする請求項２に記載の液晶表示装置。
【請求項４】
前記第１の薄膜トランジスタと前記第２の薄膜トランジスタとは前記ゲート線に沿ってその延在方向に対して隣接して配置され、
前記遮光層は前記ゲート線に沿って形成されると共に、当該ゲート線の延在方向に隣接する画素毎に形成される前記第２の薄膜トランジスタとの間の領域を覆うようにして形成されることを特徴とする請求項１乃至３の内の何れかに記載の液晶表示装置。
【請求項５】
前記半導体層は、前記ゲート線と２箇所で交差するＵ字状に形成されることを特徴とする請求項４に記載の液晶表示装置。
【請求項６】
前記遮光膜は、前記第１の薄膜トランジスタのチャネル領域のＸ方向およびＹ方向の幅以上に形成されることを特徴とする請求項１乃至５の内の何れかに記載の液晶表示装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【公開番号】特開２０１３−７６８６４（Ｐ２０１３−７６８６４Ａ）
【公開日】平成２５年４月２５日（２０１３．４．２５）
【国際特許分類】
【出願番号】特願２０１１−２１６９３６（Ｐ２０１１−２１６９３６）
【出願日】平成２３年９月３０日（２０１１．９．３０）
【出願人】（５０２３５６５２８）株式会社ジャパンディスプレイイースト (2,552)
【Ｆターム（参考）】
【公開日】平成２５年４月２５日（２０１３．４．２５）
【国際特許分類】
【出願日】平成２３年９月３０日（２０１１．９．３０）
【出願人】（５０２３５６５２８）株式会社ジャパンディスプレイイースト (2,552)
【Ｆターム（参考）】
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